JP7535525B2 - 固体撮像素子、および、撮像装置 - Google Patents

Description

本技術は、固体撮像素子に関する。詳しくは、画素毎にアナログデジタル変換を行う固体撮像素子、および、撮像装置に関する。

従来より、ＦＡ（Factory Automation）や空撮の分野において、時間遅延積分（ＴＤＩ：Time Delay Integration）センサが用いられている。このＴＤＩセンサは、被写体の移動速度に合わせて時間をずらしながら、電荷量を積分するＴＤＩ処理を行うセンサである。例えば、隣接する２ラインで１ライン分の浮遊拡散層を共有し、２ラインのそれぞれの電荷を、その浮遊拡散層に時間をずらして転送する固体撮像素子が提案されている（例えば、特許文献１参照。）。この電荷転送によりＴＤＩ処理が実現される。

特表２０１４－５１０４４７号公報

上述の従来技術では、ＴＤＩ処理により、明るさの向上やノイズ低減を図っている。しかしながら、上述の固体撮像素子では、浮遊拡散層に２ライン分の電荷を転送してＡＤ（Analog to Digital）変換を行い、次の電荷転送を開始する前に、浮遊拡散層を初期化する必要がある。このため、浮遊拡散層の初期化に要する時間の分、ＡＤ変換の速度が低下するという問題がある。

本技術はこのような状況に鑑みて生み出されたものであり、時間遅延積分を行う固体撮像素子において、ＡＤ変換の速度を向上させることを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、一対の光電変換素子と、一対の浮遊拡散層と、上記一対の光電変換素子のそれぞれの転送先を上記一対の浮遊拡散層のいずれかに切り替えて上記転送先へ電荷を転送する転送部とを具備する固体撮像素子である。これにより、ＡＤ変換の速度が向上するという作用をもたらす。

また、この第１の側面において、上記転送部は、上記一対の光電変換素子の一方から上記一対の浮遊拡散層の他方へ電荷を転送する処理と上記一対の光電変換素子の他方から上記一対の浮遊拡散層の一方へ電荷を転送する処理とを同時に行ってもよい。これにより、それらの転送を順に行う場合と比較して、ＡＤ変換の速度が向上するという作用をもたらす。

また、この第１の側面において、上記転送部は、上記一対の光電変換素子の一方から上記一対の浮遊拡散層の一方へ電荷を転送する第１の転送トランジスタと、上記一対の光電変換素子の一方から上記一対の浮遊拡散層の他方へ電荷を転送する第２の転送トランジスタと、上記一対の光電変換素子の他方から上記一対の浮遊拡散層の一方へ電荷を転送する第３の転送トランジスタと、上記一対の光電変換素子の他方から上記一対の浮遊拡散層の他方へ電荷を転送する第４の転送トランジスタとを備えてもよい。これにより、一対の光電変換素子のそれぞれの転送先を、一対の浮遊拡散層のいずれかに切り替えることができるという作用をもたらす。

また、この第１の側面において、上記一対の光電変換素子のそれぞれから電荷を排出する一対の電荷排出トランジスタをさらに具備してもよい。これにより、光電変換素子が初期化されるという作用をもたらす。

また、この第１の側面において、上記一対の浮遊拡散層のそれぞれを初期化する一対のリセットトランジスタをさらに具備してもよい。これにより、浮遊拡散層が初期化されるという作用をもたらす。

また、この第１の側面において、上記一対の浮遊拡散層の電荷電圧変換効率を制御する一対の変換効率制御トランジスタをさらに具備してもよい。これにより、電荷電圧変換効率が変更されるという作用をもたらす。

また、この第１の側面において、上記一対の浮遊拡散層のそれぞれの電圧を増幅して一対の画素信号を生成する一対の増幅トランジスタと、上記一対の画素信号の一方を選択する一対の選択トランジスタとをさらに具備してもよい。これにより、選択された画素信号が出力されるという作用をもたらす。

また、この第１の側面において、上記一対の画素信号のそれぞれを順にデジタル信号に変換するアナログデジタル変換器をさらに具備してもよい。これにより、複数のデジタル信号が生成されるという作用をもたらす。

また、この第１の側面において上記デジタル信号を積算する演算回路をさらに具備してもよい。これにより、デジタルＴＤＩ処理が行われるという作用をもたらす。

また、本技術の第２の側面は、一対の光電変換素子と、一対の浮遊拡散層と、上記一対の光電変換素子のそれぞれの転送先を上記一対の浮遊拡散層のいずれかに切り替えて上記転送先へ電荷を転送する転送部と、上記電荷の量に応じた画素信号をデジタル信号に変換して処理する信号処理部とを具備する撮像装置である。これにより、デジタル信号が処理され、ＡＤ変換の速度が向上するという作用をもたらす。

本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における撮像装置の利用例を説明するための図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における受光チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素ＡＤ変換部の一構成例を示す図である。 本技術の第１の実施の形態におけるＡＤＣ（Analog to Digital Converter）の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアナログＴＤＩ回路の一構成例を示す回路図である。 本技術の第１の実施の形態における差動入力回路および正帰還回路の一構成例を示す回路図である。 本技術の第１の実施の形態における信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアナログＴＤＩ回路内の素子のレイアウトの一例を示す図である。 本技術の第１の実施の形態におけるアナログＴＤＩ回路内の素子のレイアウトの別の例を示す図である。 本技術の第１の実施の形態におけるトランジスタの制御例を示すタイミングチャートである。 本技術の第１の実施の形態における２フレーム目の露光終了までの固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における４フレーム目の浮遊拡散層の初期化までの固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における５フレーム目の露光終了までの固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における１フレーム目の露光終了までのアナログＴＤＩ回路の状態の一例を示す図である。 本技術の第１の実施の形態における２フレーム目の露光終了までのアナログＴＤＩ回路の状態の一例を示す図である。 本技術の第１の実施の形態における３フレーム目の露光終了までのアナログＴＤＩ回路の状態の一例を示す図である。 本技術の第１の実施の形態における４フレーム目の露光終了までのアナログＴＤＩ回路の状態の一例を示す図である。 本技術の第１の実施の形態における５フレーム目の露光終了までのアナログＴＤＩ回路の状態の一例を示す図である。 比較例における２フレーム目の露光終了までのアナログＴＤＩ回路の状態の一例を示す図である。 本技術の第１の実施の形態におけるＴＤＩ処理の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の変形例におけるアナログＴＤＩ回路の一構成例を示す回路図である。 本技術の第２の実施の形態におけるアナログＴＤＩ回路の一構成例を示す回路図である。 本技術の第２の実施の形態におけるトランジスタの制御例を示すタイミングチャートである。 本技術の第２の実施の形態の変形例におけるアナログＴＤＩ回路の一構成例を示す回路図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（一対の光電変換素子のそれぞれの電荷の転送先を切り替える例）
２．第２の実施の形態（トランジスタを削減し、一対の光電変換素子のそれぞれの電荷の転送先を切り替える例）

＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、光学部１１０、固体撮像素子２００、記憶部１２０、制御部１３０および通信部１４０を備える。

光学部１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、画像データを撮像するものである。この固体撮像素子２００は、画像データを記憶部１２０に信号線２０９を介して供給する。

記憶部１２０は、画像データを記憶するものである。制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。この制御部１３０は、例えば、信号線２０８を介して、撮像タイミングを示す同期信号ＸＨＳを固体撮像素子２００に供給する。

通信部１４０は、画像データを記憶部１２０から読み出して外部に送信するものである。

図２は、本技術の第１の実施の形態における撮像装置１００の利用例を説明するための図である。同図に例示するように、撮像装置１００は、ベルトコンベア５１０が設けられた工場などで用いられる。

ベルトコンベア５１０は、一定の速度で、被写体５１１を所定の方向に移動させるものである。撮像装置１００は、ベルトコンベア５１０の近傍に固定され、この被写体５１１を撮像して画像データを生成する。画像データは、例えば、欠陥の有無などの検査に用いられる。これにより、ＦＡが実現される。

なお、撮像装置１００は、一定速度で移動する被写体５１１を撮像しているが、この構成に限定されない。空撮など、被写体に対して撮像装置１００が一定速度で移動して撮像する構成であってもよい。

［固体撮像素子の構成例］
図３は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。

図４は、本技術の第１の実施の形態における受光チップ２０１の一構成例を示すブロック図である。受光チップ２０１には、画素アレイ部２１０および周辺回路２１２が設けられる。

画素アレイ部２１０には、複数の画素が二次元格子状に配列される。この画素アレイ部２１０において、水平方向に配列された画素の集合を「行」または「ライン」と称し、垂直方向に配列された画素の集合を「列」と称する。

また、画素アレイ部２１０は、複数の画素ブロック２１１に分割される。それぞれの画素ブロック２１１には、例えば、８行×２列の画素が配列される。また、列方向において隣接する２画素は、１つのアナログＴＤＩ回路２２０を構成する。画素ブロック２１１内に８行×２列の画素が配列される場合、画素ブロック２１１内のアナログＴＤＩ回路２２０の個数は、４行×２列の８個となる。アナログＴＤＩ回路２２０の回路構成については後述する。

周辺回路２１２には、例えば、ＤＣ（Direct Current）電圧を供給する回路などが配置される。

図５は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２には、ＤＡＣ（Digital to Analog Converter）２５１、画素駆動回路２５２、時刻コード生成部２５３、画素ＡＤ変換部２５４および垂直走査回路２５５が配置される。さらに回路チップ２０２には、制御回路２５６、信号処理回路４００、画像処理回路２６０、および、出力回路２５７が配置される。

ＤＡＣ２５１は、所定のＡＤ変換期間内に亘って参照信号をＤＡ（Digital to Analog）変換により生成するものである。例えば、のこぎり刃状のランプ信号が参照信号として用いられる。ＤＡＣ２５１は、参照信号を画素ＡＤ変換部２５４に供給する。

時刻コード生成部２５３は、ＡＤ変換期間内の時刻を示す時刻コードを生成するものである。時刻コード生成部２５３は、例えば、カウンタにより実現される。カウンタとして、例えば、グレイコードカウンタが用いられる。時刻コード生成部２５３は、時刻コードを画素ＡＤ変換部２５４へ供給する。

画素駆動回路２５２は、アナログＴＤＩ回路２２０のそれぞれを駆動してアナログの画素信号を生成させるものである。

画素ＡＤ変換部２５４は、アナログＴＤＩ回路２２０のそれぞれのアナログ信号（すなわち、画素信号）をデジタル信号に変換するＡＤ変換を行うものである。この画素ＡＤ変換部２５４は、複数のクラスタ３００により分割される。クラスタ３００は、画素ブロック２１１ごとに設けられ、対応する画素ブロック２１１内のアナログ信号をデジタル信号に変換する。

画素ＡＤ変換部２５４は、ＡＤ変換によりデジタル信号を配列した画像データをフレームとして生成し、信号処理回路４００に供給する。

垂直走査回路２５５は、画素ＡＤ変換部２５４を駆動してＡＤ変換を実行させるものである。

信号処理回路４００は、フレームに対して所定の信号処理を行うものである。信号処理として、ＣＤＳ（Correlated Double Sampling）処理およびデジタルＴＤＩ処理を含む各種の処理が実行される。この信号処理回路４００は、処理後のフレームを画像処理回路２６０に供給する。

画像処理回路２６０は、信号処理回路４００からのフレームに対して、所定の画像処理を実行するものである。画像処理として、画像認識処理、黒レベル補正処理、画像補正処理やデモザイク処理などが実行される。この画像処理回路２６０は、処理後のフレームを出力回路２５７に供給する。

出力回路２５７は、画像処理後のフレームを外部に出力するものである。

制御回路２５６は、ＤＡＣ２５１、画素駆動回路２５２、垂直走査回路２５５、信号処理回路４００、画像処理回路２６０および出力回路２５７のそれぞれの動作タイミングを同期信号ＸＨＳに同期して制御するものである。

図６は、本技術の第１の実施の形態における画素ＡＤ変換部２５４の一構成例を示す図である。この画素ＡＤ変換部２５４には、複数のＡＤＣ３１０が二次元格子状に配列される。ＡＤＣ３１０は、アナログＴＤＩ回路２２０ごとに配置される。画素の行数および列数がＮ行（Ｎは、整数）およびＭ列（Ｍは、整数）である場合、アナログＴＤＩ回路２２０の個数は、Ｎ×Ｍ／２個であるため、Ｎ×Ｍ／２個のＡＤＣ３１０が配置される。

クラスタ３００のそれぞれには、画素ブロック２１１内のアナログＴＤＩ回路２２０の個数と同じ個数のＡＤＣ３１０が配置される。画素ブロック２１１内に４行×２列のアナログＴＤＩ回路２２０が配列される場合、クラスタ３００内にも４行×２列のＡＤＣ３１０が配列される。

ＡＤＣ３１０は、対応するアナログＴＤＩ回路２２０により生成されたアナログの画素信号に対してＡＤ変換を行うものである。このＡＤＣ３１０は、ＡＤ変換において、画素信号と参照信号とを比較し、その比較結果が反転したときの時刻コードを保持する。そして、ＡＤＣ３１０は、保持した時刻コードをＡＤ変換後のデジタル信号として出力する。

また、クラスタ３００の列ごとにリピータ部３６０が配置される。クラスタ３００の列数がＭ／２である場合、Ｍ／２個のリピータ部３６０が配置される。リピータ部３６０は、時刻コードを転送するものである。リピータ部３６０は、時刻コード生成部２５３からＡＤＣ３１０へ時刻コードを転送する。また、リピータ部３６０は、ＡＤＣ３１０から信号処理回路４００へデジタル信号を転送する。このデジタル信号の転送は、デジタル信号の「読出し」とも呼ばれる。

また、同図において、かっこ内の数字は、ＡＤＣ３１０のデジタル信号の読出し順序の一例を示す。例えば、１行目の奇数列のデジタル信号が１番目に読み出され、１行目の偶数列のデジタル信号が２番目に読み出される。２行目の奇数列のデジタル信号が３番目に読み出され、２行目の偶数列のデジタル信号が４番目に読み出される。以下、同様に、各行の奇数列、偶数列のデジタル信号が順に読み出される。

なお、アナログＴＤＩ回路２２０のごとに、ＡＤＣ３１０を配置しているが、この構成に限定されない。複数のアナログＴＤＩ回路２２０が１つのＡＤＣ３１０を共有する構成であってもよい。

［ＡＤＣの構成例］
図７は、本技術の第１の実施の形態におけるＡＤＣ３１０の一構成例を示すブロック図である。このＡＤＣ３１０は、差動入力回路３２０と、正帰還回路３３０と、ラッチ制御回路３４０と、複数のラッチ回路３５０とを備える。

また、アナログＴＤＩ回路２２０と差動入力回路３２０の一部とは、受光チップ２０１に配置され、差動入力回路３２０の残りと、その後段の回路とは、回路チップ２０２に配置される。

差動入力回路３２０は、アナログＴＤＩ回路２２０からの画素信号と、ＤＡＣ２５１からの参照信号とを比較するものである。この差動入力回路３２０は、比較結果を示す比較結果信号を正帰還回路３３０に供給する。

正帰還回路３３０は、出力の一部を入力（比較結果信号）に加算し、出力信号ＶＣＯとしてラッチ制御回路３４０に供給するものである。

ラッチ制御回路３４０は、垂直走査回路２５５からの制御信号ｘＷＯＲＤに従って、出力信号ＶＣＯが反転したときの時刻コードを複数のラッチ回路３５０に保持させるものである。

ラッチ回路３５０は、ラッチ制御回路３４０の制御に従って、リピータ部３６０からの時刻コードを保持するものである。ラッチ回路３５０は、時刻コードのビット数の分、設けられる。例えば、時刻コードが１５ビットの場合、ＡＤＣ３１０内に、１５個のラッチ回路３５０が配置される。また、保持された時刻コードは、ＡＤ変換後のデジタル信号としてリピータ部３６０により読み出される。

同図に例示した構成により、ＡＤＣ３１０は、アナログＴＤＩ回路２２０からの画素信号をデジタル信号に変換する。

［アナログＴＤＩ回路の構成例］
図８は、本技術の第１の実施の形態におけるアナログＴＤＩ回路２２０の一構成例を示す回路図である。このアナログＴＤＩ回路２２０は、リセットトランジスタ２２１および２２２と、浮遊拡散層２２３および２２４と、転送部２３０と、電荷排出トランジスタ２２５および２２６と、光電変換素子２２７および２２８とを備える。また、アナログＴＤＩ回路２２０は、ＳＦ（Source Follower）読出し回路２４０をさらに備える。アナログＴＤＩ回路２２０内のトランジスタ（リセットトランジスタ２２１など）として、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。

リセットトランジスタ２２１は、画素駆動回路２５２からのリセット信号ＲＳＴ１に従って、浮遊拡散層２２３の電荷量を初期化するものである。リセットトランジスタ２２２は、画素駆動回路２５２からのリセット信号ＲＳＴ２に従って、浮遊拡散層２２４の電荷量を初期化するものである。

浮遊拡散層２２３および２２４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。なお、浮遊拡散層２２３および２２４は、特許請求の範囲に記載の一対の浮遊拡散層の一例である。

転送部２３０は、光電変換素子２２７および２２８のそれぞれの転送先を浮遊拡散層２２３および２２４のいずれかに切り替えて、その転送先へ電荷を転送するものである。この転送部２３０は、転送トランジスタ２３１乃至２３４を備える。

転送トランジスタ２３１は、画素駆動回路２５２からの転送信号ＴＸ１－１に従って、光電変換素子２２７から浮遊拡散層２２３へ電荷を転送するものである。転送トランジスタ２３２は、画素駆動回路２５２からの転送信号ＴＸ１－２に従って、光電変換素子２２７から浮遊拡散層２２４へ電荷を転送するものである。なお、転送トランジスタ２３１は、特許請求の範囲に記載の第１の転送トランジスタの一例であり、転送トランジスタ２３２は、特許請求の範囲に記載の第２の転送トランジスタの一例である。

転送トランジスタ２３３は、画素駆動回路２５２からの転送信号ＴＸ２－１に従って、光電変換素子２２８から浮遊拡散層２２３へ電荷を転送するものである。転送トランジスタ２３４は、画素駆動回路２５２からの転送信号ＴＸ２－２に従って、光電変換素子２２８から浮遊拡散層２２４へ電荷を転送するものである。なお、転送トランジスタ２３３は、特許請求の範囲に記載の第３の転送トランジスタの一例であり、転送トランジスタ２３４は、特許請求の範囲に記載の第４の転送トランジスタの一例である。

電荷排出トランジスタ２２５は、画素駆動回路２５２からの排出信号ＯＦＧ１に従って光電変換素子２２７から電荷を引き抜いて初期化するものである。電荷排出トランジスタ２２６は、画素駆動回路２５２からの排出信号ＯＦＧ２に従って光電変換素子２２８から電荷を引き抜いて初期化するものである。

光電変換素子２２７および２２８は、光を電荷に変換するものである。光電変換素子２２７および２２８は、互いに異なる行に配置される。例えば、光電変換素子２２７は、奇数行（１行目など）に配置され、光電変換素子２２８は、光電変換素子２２７に隣接する偶数行（２行目など）に配置される。なお、光電変換素子２２７および２２８は、特許請求の範囲に記載の一対の光電変換素子の一例である。

ＳＦ読出し回路２４０は、浮遊拡散層２２３および２２４のいずれかの電圧に応じた画素信号を出力するものである。このＳＦ読出し回路２４０は、増幅トランジスタ２４１および２４２と、選択トランジスタ２４３および２４４と、電流源トランジスタ２４５とを備える。

増幅トランジスタ２４１は、浮遊拡散層２２３の電圧を増幅するものである。増幅トランジスタ２４２は、浮遊拡散層２２４の電圧を増幅するものである。

選択トランジスタ２４３は、画素駆動回路２５２からの選択信号ＳＥＬ１に従って、増幅トランジスタ２４１により増幅された電圧の信号を画素信号ＳＩＧとしてＡＤＣ３１０に出力するものである。選択トランジスタ２４４は、画素駆動回路２５２からの選択信号ＳＥＬ２に従って、増幅トランジスタ２４２により増幅された電圧の信号を画素信号ＳＩＧとしてＡＤＣ３１０に出力するものである。

電流源トランジスタ２４５は、増幅トランジスタ２４１および２４２と選択トランジスタ２４３および２４４とに一定の電流を供給するものである。

同図においては、アナログＴＤＩ回路２２０は、１行目および２行目に配置されているものとする。３行目以降のｎ（ｎは、整数）行目に対しては、リセット信号ＲＳＴｎ、転送信号ＴＸｎ－１、転送信号ＴＸｎ－２、排出信号ＯＦＧｎおよび選択信号ＳＥＬｎが送信される。

図９は、本技術の第１の実施の形態における差動入力回路３２０および正帰還回路３３０の一構成例を示す回路図である。

差動入力回路３２０は、ｐＭＯＳ（p-channel MOS）トランジスタ３２１、３２４および３２６と、ｎＭＯＳトランジスタ３２２、３２３、３２５、３２７および３２８と、容量３２９とを備える。これらのうちｎＭＯＳトランジスタ３２２、３２３、３２５および３２８と容量３２９とは、受光チップ２０１に配置され、残りは回路チップ２０２に配置される。

ｎＭＯＳトランジスタ３２２および３２５は、差動対を構成し、これらのトランジスタのソースは、ｎＭＯＳトランジスタ３２３のドレインに共通に接続される。また、ｎＭＯＳトランジスタ３２２のドレインは、ｐＭＯＳトランジスタ３２１のドレインとｐＭＯＳトランジスタ３２１および３２４のゲートとに接続される。ｎＭＯＳトランジスタ３２５のドレインは、ｐＭＯＳトランジスタ３２４のドレインとｐＭＯＳトランジスタ３２６のゲートとに接続される。また、ｎＭＯＳトランジスタ３２２のゲートには、ＤＡＣ２５１からの参照信号ＲＥＦが入力される。

ｎＭＯＳトランジスタ３２５のゲートには、容量３２９を介して、アナログＴＤＩ回路２２０からの画素信号ＳＩＧが入力される。また、ｎＭＯＳトランジスタ３２８のソースおよびドレインは、ｎＭＯＳトランジスタ３２５のゲートおよびドレインに接続される。このｎＭＯＳトランジスタ３２８のゲートには、垂直走査回路２５５からのオートゼロ信号ＡＺが入力される。

ｎＭＯＳトランジスタ３２３のゲートには、所定のバイアス電圧ＶＢ１が印加され、ｎＭＯＳトランジスタ３２３のソースには、所定の接地電圧が印加される。

ｐＭＯＳトランジスタ３２１、３２４および３２６は、カレントミラー回路を構成する。ｐＭＯＳトランジスタ３２１、３２４および３２６のソースには、電源電圧ＶＤＤＨが印加される。この電源電圧ＶＤＤＨは、後述する電源電圧ＶＤＤＬよりも高い。

ｎＭＯＳトランジスタ３２７のゲートには電源電圧ＶＤＤＬが印加される。また、ｎＭＯＳトランジスタ３２７のドレインは、ｐＭＯＳトランジスタ３２６のドレインに接続され、ソースは、正帰還回路３３０に接続される。

正帰還回路３３０はｐＭＯＳトランジスタ３３１、３３２、３３４および３３５と、ｎＭＯＳトランジスタ３３３、３３６および３３７とを備える。ｐＭＯＳトランジスタ３３１および３３２とｎＭＯＳトランジスタ３３３とは、電源電圧ＶＤＤＬに直列に接続される。また、ｐＭＯＳトランジスタ３３１のゲートには、垂直走査回路２５５からの駆動信号ＩＮＩ２が入力される。ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３３の接続点は、ｎＭＯＳトランジスタ３２７のソースに接続される。

ｎＭＯＳトランジスタ３３３のソースには接地電圧が印加され、ゲートには、垂直走査回路２５５からの駆動信号ＩＮＩ１が入力される。

ｐＭＯＳトランジスタ３３４および３３５は、電源電圧ＶＤＤＬに直列に接続される。また、ｐＭＯＳトランジスタ３３５のドレインは、ｐＭＯＳトランジスタ３３２のゲートと、ｎＭＯＳトランジスタ３３６および３３７のドレインとに接続される。ｐＭＯＳトランジスタ３３５およびｎＭＯＳトランジスタ３３７のゲートには、垂直走査回路２５５からの制御信号ＴＥＳＴＶＣＯが入力される。また、ｐＭＯＳトランジスタ３３４およびｎＭＯＳトランジスタ３３６のゲートは、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３３の接続点に接続される。

ｐＭＯＳトランジスタ３３５およびｎＭＯＳトランジスタ３３７の接続点からは、出力信号ＶＣＯが出力される。また、ｎＭＯＳトランジスタ３３６および３３７のソースには、接地電圧が印加される。

なお、差動入力回路３２０および正帰還回路３３０のそれぞれは、図７で説明した機能を持つのであれば、図９に例示した回路に限定されない。

［信号処理回路の構成例］
図１０は、本技術の第１の実施の形態における信号処理回路４００の一構成例を示すブロック図である。この信号処理回路４００は、複数のセレクタ４０５と、複数の演算回路４１０と、Ｐ相フレームメモリ４４０と、過去フレームメモリ４５０とを備える。

セレクタ４０５は、クラスタ３００の列ごと、言い換えれば、リピータ部３６０ごとに配置される。クラスタ３００に２列のＡＤＣ３１０が配列される場合、２列ごとにセレクタ４０５が配置される。また、演算回路４１０は、ＡＤＣ３１０の列ごとに配置される。ＡＤＣ３１０がＭ列である場合、Ｍ／２個のセレクタ４０５と、Ｍ個の演算回路４１０とが配置される。

前述したようにリピータ部３６０は、奇数列のデジタル信号と偶数列のデジタル信号とを順に出力する。

セレクタ４０５は、制御回路２５６の制御に従って、デジタル信号の出力先を選択するものである。リピータ部３６０により奇数列が出力された場合にセレクタ４０５は、その奇数列に対応する演算回路４１０にデジタル信号を出力する。一方、偶数列が出力された場合にセレクタ４０５は、その偶数列に対応する演算回路４１０にデジタル信号を出力する。

演算回路４１０は、セレクタ４０５からのデジタル信号に対してＣＤＳ処理とデジタルＴＤＩ処理とを行うものである。

ここで、デジタル信号は、Ｐ相レベルとＤ相レベルとを含む。Ｐ相レベルは、画素がリセット信号ＲＳＴにより初期化されたときのレベルを示す。一方、Ｄ相レベルは、転送信号により電荷が転送されたときの露光量に応じたレベルを示す。Ｐ相レベルは、リセットレベルとも呼ばれ、Ｄ相レベルは、信号レベルとも呼ばれる。

ＣＤＳ処理において、Ｍ個の演算回路４１０は、Ｐ相レベルを配列したＰ相フレームをＰ相フレームメモリ４４０に保持させる。そして、Ｍ個の演算回路４１０は、画素毎にＰ相レベルと、Ｄ相レベルとの差分を求め、差分データを配列したＣＤＳフレームを現在フレームとして生成する。

そして、デジタルＴＤＩ処理において、Ｍ個の演算回路４１０は、ＣＤＳフレームを過去フレームとして過去フレームメモリ４５０に保持させる。次に、Ｍ個の演算回路４１０は、ＣＤＳ処理後のＣＤＳフレーム内の所定アドレスのラインと、２フレーム前の過去フレーム内の所定アドレスに隣接するアドレスのラインとを加算する。

また、Ｍ個の演算回路４１０は、ＣＤＳフレームと、デジタルＴＤＩ処理後のＴＤＩフレームとを画像処理回路２６０に供給する。

図１１は、本技術の第１の実施の形態におけるアナログＴＤＩ回路２２０内の素子のレイアウトの一例を示す図である。光電変換素子２２７および２２８は、垂直方向に配列され、浮遊拡散層２２３および２２４は水平方向に配列される。光電変換素子２２７および２２８と、浮遊拡散層２２４との間には、転送トランジスタ２３２および２３４が配置される。また、光電変換素子２２７および２２８と浮遊拡散層２２３との間には、転送トランジスタ２３１および２３３が配置される。同図における矢印は、電荷の転送方向を示す。

ここで、光電変換素子２２７は、例えば、奇数行であるｋ（ｋは、奇数）行に配置され、光電変換素子２２８は、偶数行であるｋ＋１行に配置されるものとする。また、２ｋ行の光電変換素子２２７を「ＰＤｋ」とし、ｋ＋１行の光電変換素子２２８を「ＰＤ（ｋ＋１）」とする。ｋ行およびｋ＋１行に対応する浮遊拡散層２２３および２２４のうち一方を「ＦＤｋ」とし、他方を「ＦＤ（ｋ＋１）」とする。ｋが「１」である場合、１行目に「ＰＤ１」が配置され、２行目に「ＰＤ２」が配置される。また、１行目および２行目に「ＦＤ１」および「ＦＤ２」が配置される。

また、浮遊拡散層２２４の左側には、矩形のトランジスタ配置部２４７が設けられ、浮遊拡散層２２３の右側には、矩形のトランジスタ配置部２４６が配置される。トランジスタ配置部２４６には、例えば、図８に例示した回路内のリセットトランジスタ２２１、電荷排出トランジスタ２２５、増幅トランジスタ２４１および選択トランジスタ２４３が配置される。トランジスタ配置部２４７には、例えば、図８に例示した回路内のリセットトランジスタ２２２、電荷排出トランジスタ２２６、増幅トランジスタ２４２、選択トランジスタ２４４および電流源トランジスタ２４５が配置される。

図１２は、本技術の第１の実施の形態におけるアナログＴＤＩ回路２２０内の素子のレイアウトの別の例を示す図である。同図に例示するように、トランジスタ配置部２４６および２４７は、Ｌ字型であってもよい。同図におけるａは、トランジスタ配置部２４６を上側に、トランジスタ配置部２４７を下側に配置したレイアウトの一例を示す。同図におけるｂは、トランジスタ配置部２４６を下側に、トランジスタ配置部２４７を上側に配置したレイアウトの一例を示す。

［固体撮像素子の動作例］
図１３は、本技術の第１の実施の形態におけるトランジスタの制御例を示すタイミングチャートである。画素駆動回路２５２は、同期信号ＸＨＳに同期したタイミングで、排出信号ＯＦＧにより、全画素の露光を開始させる。全画素の露光の終了タイミングは、次の露光開始の直前である。例えば、タイミングＴ１乃至Ｔ２の間のタイミングで最初の露光が終了し、最初のフレームＦ１が生成される。また、最初の露光終了後に２回目の露光が開始される。そして、タイミングＴ２２の後のタイミングで２回目の露光が終了し、２番目のフレームＦ２が生成される。また、２番目の露光終了直後に３回目の露光が開始される。

また、タイミングＴ１において、画素駆動回路２５２は、リセット信号ＲＳＴ１により、１行目のＦＤ１を初期化する。また、露光終了直前のタイミングＴ１２において、画素駆動回路２５２は、転送信号ＴＸ１－１により、ＰＤ１からＦＤ１へ電荷を転送させる。

続いてフレームＦ１の露光終了後のタイミングＴ２において、画素駆動回路２５２は、リセット信号ＲＳＴ２により、２行目のＦＤ１を初期化する。また、露光終了前のタイミングＴ２２において、画素駆動回路２５２は、転送信号ＴＸ１－２およびＴＸ２－１により、ＰＤ１からＦＤ２へ電荷を転送させるとともにＰＤ２からＦＤ１へ電荷を転送させる。

同図に例示したように、排出信号ＯＦＧにより露光が開始され、リセット信号ＲＳＴにより浮遊拡散層（ＦＤ１やＦＤ２）が初期化される。

図１４は、本技術の第１の実施の形態における２フレーム目の露光終了までの固体撮像素子２００の動作の一例を示すタイミングチャートである。

フレームＦ１の露光開始後に同期信号ＸＨＳが立ち下がったタイミングＴ１において、画素駆動回路２５２は、リセット信号ＲＳＴ１によりＦＤ１を初期化する。また、差動入力回路３２０には、オートゼロ信号ＡＺが入力される。そして、初期化直後のタイミングＴ１１において、選択信号ＳＥＬ１が送信され、ＡＤＣ３１０は、ＦＤ１のＰ相レベルをデジタル信号に変換する。続いて露光終了直前のタイミングＴ１２において、画素駆動回路２５２は、転送信号ＴＸ１－１により、ＰＤ１からＦＤ１へ電荷を転送させる。この電荷の転送により、ＦＤ１は、初期状態から、ラインＬ１の露光量に応じた電荷を保持した状態に移行する。ここで、ラインＬ１は、奇数行である１行目のラインである。

そして、フレームＦ２の露光開始後に同期信号ＸＨＳが立ち下がったタイミングＴ２において、画素駆動回路２５２は、リセット信号ＲＳＴ１によりＦＤ２を初期化する。また、差動入力回路３２０には、オートゼロ信号ＡＺが入力される。そして、初期化直後のタイミングＴ２１において、選択信号ＳＥＬ２が送信され、ＡＤＣ３１０は、フレームＦ２のＦＤ２のＰ相レベルをデジタル信号に変換する。

続いて露光終了直前のタイミングＴ２２において、画素駆動回路２５２は、転送信号ＴＸ１－２およびＴＸ２－１により、ＰＤ１からＦＤ２へ電荷を転送させるとともにＰＤ２からＦＤ１へ電荷を転送させる。これらの転送により、ＦＤ１は、フレームＦ１のラインＬ１と、フレームＦ２のラインＬ２とのそれぞれの露光量に応じた電荷を保持した状態に移行する。ここで、ラインＬ２は、偶数行である２行目のラインである。一方、ＦＤ２は、初期状態からラインＬ２の露光量に応じた電荷を保持した状態に移行する。同図に例示したようにＦＤ１においては、フレームＦ１のラインＬ１と、フレームＦ２のラインＬ２とのそれぞれの電荷量が積算されているため、アナログのＴＤＩ処理が実現される。

図１５は、本技術の第１の実施の形態における４フレーム目の浮遊拡散層の初期化までの固体撮像素子の動作の一例を示すタイミングチャートである。

フレームＦ３の露光が開始されたタイミングＴ２３において、選択信号ＳＥＬ１が送信され、ＡＤＣ３１０は、フレームＦ１のラインＬ１と、フレームＦ２のラインＬ２とを積算したラインのＤ相レベルをＡＤ変換する。また、演算回路４１０は、そのＤ相レベルと、フレームＦ１のＦＤ１のＰ相レベルとの差分を求めるＣＤＳ処理を行う。

フレームＦ３の露光開始後に同期信号ＸＨＳが立ち下がったタイミングＴ３において、画素駆動回路２５２は、リセット信号ＲＳＴ１によりＦＤ１を初期化する。また、差動入力回路３２０には、オートゼロ信号ＡＺが入力される。そして、初期化直後のタイミングＴ３１において、選択信号ＳＥＬ１が送信され、ＡＤＣ３１０は、フレームＦ３のＦＤ１のＰ相レベルをデジタル信号に変換する。

続いて露光終了直前のタイミングＴ３２において、画素駆動回路２５２は、転送信号ＴＸ１－１およびＴＸ２－２により、ＰＤ１からＦＤ１へ電荷を転送させるとともにＰＤ２からＦＤ２へ電荷を転送させる。これらの転送により、ＦＤ１は、初期状態からフレームＦ３のラインＬ１を保持した状態に移行し、ＦＤ２は、フレームＦ２のラインＬ１とフレームＦ３のラインＬ２とのそれぞれの露光量に応じた電荷を保持した状態に移行する。

フレームＦ４の露光が開始されたタイミングＴ３３において、選択信号ＳＥＬ２が送信され、ＡＤＣ３１０は、フレームＦ２のラインＬ１と、フレームＦ３のラインＬ２とを積算したラインのＤ相レベルをＡＤ変換する。また、演算回路４１０は、そのＤ相レベルと、フレームＦ２のＦＤ２のＰ相レベルとの差分を求めるＣＤＳ処理を行う。

フレームＦ４の露光開始後に同期信号ＸＨＳが立ち下がったタイミングＴ４において、画素駆動回路２５２は、リセット信号ＲＳＴ２によりＦＤ２を初期化する。また、差動入力回路３２０には、オートゼロ信号ＡＺが入力される。

なお、フレームＦ３の露光以降は、３行目以降においても電荷の転送が並列して実行されるが、３行目以降の制御は省略されている。

図１６は、本技術の第１の実施の形態における５フレーム目の露光終了までの固体撮像素子２００の動作の一例を示すタイミングチャートである。

初期化直後のタイミングＴ４１において、選択信号ＳＥＬ２が送信され、ＡＤＣ３１０は、フレームＦ４のＦＤ２のＰ相レベルをデジタル信号に変換する。

続いて露光終了直前のタイミングＴ４２において、画素駆動回路２５２は、転送信号ＴＸ１－２およびＴＸ２－１により、ＰＤ１からＦＤ２へ電荷を転送させるとともにＰＤ２からＦＤ１へ電荷を転送させる。これらの転送により、ＦＤ１は、フレームＦ３のラインＬ１とフレームＦ４のラインＬ２とのそれぞれの露光量に応じた電荷を保持した状態に移行する。一方、ＦＤ２は、初期状態からフレームＦ４のラインＬ１を保持した状態に移行する。

フレームＦ５の露光が開始されたタイミングＴ４３において、選択信号ＳＥＬ１が送信され、ＡＤＣ３１０は、フレームＦ３のラインＬ１と、フレームＦ４のラインＬ２とを積算したラインのＤ相レベルをＡＤ変換する。また、演算回路４１０は、そのＤ相レベルと、フレームＦ３のＦＤ１のＰ相レベルとの差分を求めるＣＤＳ処理を行う。

フレームＦ５の露光開始後に同期信号ＸＨＳが立ち下がったタイミングＴ５において、画素駆動回路２５２は、リセット信号ＲＳＴ１によりＦＤ１を初期化する。また、差動入力回路３２０には、オートゼロ信号ＡＺが入力される。そして、初期化直後のタイミングＴ５１において、選択信号ＳＥＬ１が送信され、ＡＤＣ３１０は、フレームＦ５のＦＤ１のＰ相レベルをデジタル信号に変換する。また、演算回路４１０は、フレームＦ１のラインＬ１と、フレームＦ２のラインＬ２と、フレームＦ３のラインＬ３と、フレームＦ４のラインＬ４とを積算するデジタルＴＤＩ処理を行う。

続いて露光終了直前のタイミングＴ５２において、画素駆動回路２５２は、転送信号ＴＸ１－１およびＴＸ２－２により、ＰＤ１からＦＤ１へ電荷を転送させるとともにＰＤ２からＦＤ２へ電荷を転送させる。これらの転送により、ＦＤ１は、初期状態からフレームＦ５のラインＬ１を保持した状態に移行し、ＦＤ２は、フレームＦ４のラインＬ１とフレームＦ５のラインＬ２とのそれぞれの露光量に応じた電荷を保持した状態に移行する。

フレームＦ５の露光が終了したタイミングＴ５３において、選択信号ＳＥＬ２が送信され、ＡＤＣ３１０は、フレームＦ４のラインＬ１と、フレームＦ５のラインＬ２とを積算したラインのＤ相レベルをＡＤ変換する。また、演算回路４１０は、そのＤ相レベルと、フレームＦ４のＦＤ２のＰ相レベルとの差分を求めるＣＤＳ処理を行う。

続いて、図１４乃至図１６のタイミングチャートの各時点におけるアナログＴＤＩ回路２２０の状態について説明する。

図１７は、本技術の第１の実施の形態における１フレーム目の露光終了までのアナログＴＤＩ回路２２０の状態の一例を示す図である。同図におけるａは、タイミングＴ１におけるアナログＴＤＩ回路２２０の状態の一例を示し、同図におけるｂは、フレームＦ１の露光終了時のアナログＴＤＩ回路２２０の状態の一例を示す。

同図におけるａに例示するように、タイミングＴ１において画素駆動回路２５２は、ＦＤ１を初期化する。そして、同図におけるｂに例示するように、フレームＦ１の露光終了時に画素駆動回路２５２は、ＰＤ１からＦＤ１へ電荷を転送させる。これにより、フレームＦ１のラインＬ１の露光量に応じた電荷がＦＤ１に保持される。

図１８は、本技術の第１の実施の形態における２フレーム目の露光終了までのアナログＴＤＩ回路２２０の状態の一例を示す図である。同図におけるａは、タイミングＴ２におけるアナログＴＤＩ回路２２０の状態の一例を示し、同図におけるｂは、フレームＦ２の露光終了時のアナログＴＤＩ回路２２０の状態の一例を示す。

同図におけるａに例示するように、タイミングＴ２において画素駆動回路２５２は、ＦＤ２を初期化する。そして、同図におけるｂに例示するように、フレームＦ２の露光終了時に画素駆動回路２５２は、ＰＤ１からＦＤ２へ電荷を転送させるとともに、ＰＤ２からＦＤ１へ電荷を転送させる。これにより、フレームＦ１のラインＬ１と、フレームＦ２のラインＬ２とのそれぞれの露光量に応じた電荷がＦＤ１に保持される。一方、ＦＤ２には、フレームＦ２のラインＬ１の露光量に応じた電荷が保持される。

図１９は、本技術の第１の実施の形態における３フレーム目の露光終了までのアナログＴＤＩ回路２２０の状態の一例を示す図である。同図におけるａは、タイミングＴ３におけるアナログＴＤＩ回路２２０の状態の一例を示し、同図におけるｂは、フレームＦ３の露光終了時のアナログＴＤＩ回路２２０の状態の一例を示す。

同図におけるａに例示するように、タイミングＴ３において画素駆動回路２５２は、ＦＤ１を初期化する。そして、同図におけるｂに例示するように、フレームＦ３の露光終了時に画素駆動回路２５２は、ＰＤ１からＦＤ１へ電荷を転送させるとともに、ＰＤ２からＦＤ２へ電荷を転送させる。これにより、フレームＦ３のラインＬ１の露光量に応じた電荷がＦＤ１に保持される。一方、ＦＤ２には、フレームＦ２のラインＬ１と、フレームＦ３のラインＬ２とのそれぞれの露光量に応じた電荷がＦＤ１に保持される。

図２０は、本技術の第１の実施の形態における４フレーム目の露光終了までのアナログＴＤＩ回路２２０の状態の一例を示す図である。同図におけるａは、タイミングＴ４におけるアナログＴＤＩ回路２２０の状態の一例を示し、同図におけるｂは、フレームＦ４の露光終了時のアナログＴＤＩ回路２２０の状態の一例を示す。

同図におけるａに例示するように、タイミングＴ４において画素駆動回路２５２は、ＦＤ２を初期化する。そして、同図におけるｂに例示するように、フレームＦ４の露光終了時に画素駆動回路２５２は、ＰＤ１からＦＤ２へ電荷を転送させるとともに、ＰＤ２からＦＤ１へ電荷を転送させる。これにより、フレームＦ３のラインＬ１と、フレームＦ４のラインＬ２とのそれぞれの露光量に応じた電荷がＦＤ１に保持される。一方、ＦＤ２には、フレームＦ４のラインＬ１の露光量に応じた電荷が保持される。

図２１は、本技術の第１の実施の形態における５フレーム目の露光終了までのアナログＴＤＩ回路２２０の状態の一例を示す図である。同図におけるａは、タイミングＴ５におけるアナログＴＤＩ回路２２０の状態の一例を示し、同図におけるｂは、フレームＦ５の露光終了時のアナログＴＤＩ回路２２０の状態の一例を示す。

同図におけるａに例示するように、タイミングＴ５において画素駆動回路２５２は、ＦＤ１を初期化する。そして、同図におけるｂに例示するように、フレームＦ５の露光終了時に画素駆動回路２５２は、ＰＤ１からＦＤ１へ電荷を転送させるとともに、ＰＤ２からＦＤ２へ電荷を転送させる。これにより、フレームＦ５のラインＬ１の露光量に応じた電荷がＦＤ１に保持される。一方、ＦＤ２には、フレームＦ４のラインＬ１と、フレームＦ５のラインＬ２とのそれぞれの露光量に応じた電荷がＦＤ１に保持される。

ここで、アナログＴＤＩ回路において、ＦＤ１およびＦＤ２の一方と、その一方へ電荷を転送する２つの転送トランジスタとが削減された構成の比較例を想定する。

図２２は、比較例における２フレーム目の露光終了までのアナログＴＤＩ回路の状態の一例を示す図である。同図におけるａは、タイミングＴ２におけるアナログＴＤＩ回路２２０の状態の一例を示し、同図におけるｂは、ＦＤを初期化したアナログＴＤＩ回路の状態を示す。同図におけるｃは、フレームＦ２の露光終了時のアナログＴＤＩ回路の状態の一例を示す。

ＰＤ１およびＰＤ２が１つのＦＤを共有する比較例では、同図におけるａに例示するように、比較例の画素駆動回路２５２は、ＰＤ２からＦＤへ電荷を転送させる。これにより、フレームＦ１のラインＬ１とフレームＦ２のラインＬ２とのそれぞれの露光量に応じた電荷がＦＤに保持される。そして、これらのラインを積算したラインのＤ相レベルがデジタル信号に変換される。

そして、比較例の画素駆動回路２５２は、同図におけるｂに例示するようにＦＤを初期化する。Ｐ相レベルがデジタル信号に変換されると、同図におけるｃに例示するように、ＰＤ１からＦＤへ電荷を転送させる。これにより、フレームＦ２のラインＬ１の露光量に応じた電荷がＦＤに保持される。

同図に例示するように、ＰＤ１およびＰＤ２に対してＦＤが１つしかない比較例では、フレームＦ２のラインＬ２の電荷転送と、そのフレームＦ２のラインＬ１の電荷転送とを同時に行うことができない。これらの電荷転送は、ＦＤのリセットを挟んで順に実行される。

これに対して、ＦＤ１およびＦＤ２を設けたアナログＴＤＩ回路２２０では、図１８におけるｂに例示したように、フレームＦ２のラインＬ２の電荷転送と、そのフレームＦ２のラインＬ１の電荷転送とを同時に行うことができる。このため、ＦＤの初期化を待たずに、次の電荷転送を開始することができる。したがって、同期信号ＸＨＳの間隔を比較例よりも短くすることができる。この同期信号ＸＨＳに同期して、ＴＤＩフレームの１ラインが走査されるため、同期信号ＸＨＳの間隔を短くすることにより、ＴＤＩフレームの走査の速度、すなわちスキャンレートを向上させることができる。また、同期信号ＸＨＳに同期して実行されるＡＤ変換の速度を向上させることができる。

図２３は、本技術の第１の実施の形態におけるＴＤＩ処理の一例を示す図である。例えば、最初にフレームＦ１が撮像され、続いてフレームＦ２、Ｆ３、Ｆ４およびＦ５が順に撮像されたものとする。同図における矢印は、被写体の移動方向を示す。同図に例示するように、この被写体は、垂直方向に沿って１ラインずつ移動するものとする。

アナログＴＤＩ回路２２０は、ＦＤ１を初期化し、フレームＦ１のラインＬ１の電荷をＦＤ１に転送する。次にアナログＴＤＩ回路２２０は、フレームＦ２のラインＬ２の電荷をＦＤ１に転送するとともに、フレームＦ２のラインＬ１の電荷をＦＤ２に転送する。ＦＤ１には、ラインＬ１＋Ｌ２の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。

続いて、アナログＴＤＩ回路２２０は、ＦＤ１およびＦＤ３を初期化し、フレームＦ３のラインＬ２の電荷をＦＤ２に転送するとともに、フレームＦ３のラインＬ１の電荷をＦＤ１に転送する。同時にアナログＴＤＩ回路２２０は、フレームＦ３のラインＬ３の電荷をＦＤ３に転送する。ＦＤ２には、ラインＬ１＋Ｌ２の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。

そして、アナログＴＤＩ回路２２０は、ＦＤ２およびＦＤ４を初期化し、フレームＦ４のラインＬ２の電荷をＦＤ１に転送するとともに、フレームＦ４のラインＬ１の電荷をＦＤ２に転送する。同時にアナログＴＤＩ回路２２０は、フレームＦ４のラインＬ４の電荷をＦＤ３に転送し、フレームＦ４のラインＬ３の電荷をＦＤ４に転送する。ＦＤ１には、ラインＬ１＋Ｌ２の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。また、ＦＤ３には、ラインＬ３＋Ｌ４の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。

演算回路４１０は、フレームＦ２で出力されたデジタル信号とフレームＦ４で出力されたデジタル信号とのそれぞれに対してＣＤＳ処理を行い、それらのＣＤＳ結果を加算する。これにより、フレームＦ１のラインＬ１と、フレームＦ２のラインＬ２と、フレームＦ３のラインＬ３と、フレームＦ４のラインＬ４とが積算される。前述したように、被写体は１ラインずつ移動するため、積算対象の各ラインのパターンは、同一である。演算回路４１０は、加算したラインをＴＤＩフレームの最後のラインとして出力する。このように、時間をずらして露光量を積分する処理は、ＴＤＩ処理と呼ばれる。

続いて、アナログＴＤＩ回路２２０は、ＦＤ３およびＦＤ５を初期化し、フレームＦ５のラインＬ２の電荷をＦＤ２に転送する。同時にアナログＴＤＩ回路２２０は、フレームＦ５のラインＬ３の電荷をＦＤ３に転送し、フレームＦ５のラインＬ４の電荷をＦＤ４に転送する。同時にアナログＴＤＩ回路２２０は、フレームＦ５のラインＬ５の電荷をＦＤ５に転送する。ＦＤ２には、ラインＬ１＋Ｌ２の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。また、ＦＤ４には、ラインＬ３＋Ｌ４の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。

演算回路４１０は、フレームＦ３で出力されたデジタル信号とフレームＦ５で出力されたＦＤ４に対応するデジタル信号とのそれぞれに対してＣＤＳ処理を行い、それらのＣＤＳ結果を加算する。これにより、フレームＦ２のラインＬ１と、フレームＦ３のラインＬ２と、フレームＦ４のラインＬ３と、フレームＦ５のラインＬ４とが積算される。演算回路４１０は、加算したラインをＴＤＩフレームの最後から２番目のラインとして出力する。

フレームＦ６以降においても同様の処理が実行され、ＴＤＩフレームの行が順に出力される。

なお、演算回路４１０は、ＣＤＳ処理に加えてデジタルＴＤＩ処理を実行しているが、ＣＤＳ処理のみを実行する構成とすることもできる。また、固体撮像素子２００は、アナログおよびデジタルのＴＤＩ処理により、４ラインを積算しているが、より多くのラインを積算することもできる。また、固体撮像素子２００は、最初の４フレームについて先頭のラインから４ラインを積分しているが、この構成に限定されない。例えば、被写体の移動方向が逆の場合、固体撮像素子２００は、最初の４フレームについて最後のラインから４ラインを積分すればよい。

図２４は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートの一例である。この動作は、例えば、フレームの撮像を行うための所定のアプリケーションが実行されたときに開始される。

固体撮像素子２００内の画素駆動回路２５２は、全画素を同時に露光し、露光終了時に浮遊拡散層（ＦＤ１やＦＤ２）を初期化する（ステップＳ９０１）。そして、ＡＤＣ３１０は、初期化したＦＤのＰ相レベルをＡＤ変換する（ステップＳ９０２）。

また、アナログＴＤＩ回路２２０は、電荷転送により隣接する２ラインの電荷量をアナログ加算する（ステップＳ９０３）。また、演算回路４１０は、２ラインを保持するＦＤのＤ相レベルを変換し、ＣＤＳ処理を行う（ステップＳ９０４）。また、演算回路４１０は、２ラインがデジタル出力されると、それらを加算するデジタルＴＤＩ処理を行う（ステップＳ９０５）。ステップＳ９０５の後に、固体撮像素子２００は、ステップＳ９０１以降を繰り返し実行する。

このように、本技術の第１の実施の形態では、ＰＤ１およびＰＤ２のそれぞれの転送先をＦＤ１およびＦＤ２のいずれかへ切り替える転送部２３０を設けたため、ＰＤ１からＦＤ２への電荷転送とＰＤ２からＦＤ１への電荷転送とを同時に行うことができる。これにより、それらの電荷転送を順に行う場合と比較して、スキャンレートを速くし、ＡＤ変換の速度を向上させることができる。

［変形例］
上述の第１の実施の形態では、一定の電荷電圧変換効率によりアナログＴＤＩ回路２２０が画素信号を生成していたが、低照度の際のノイズを低減する観点から、互いに異なる２つの電荷電圧変換効率により画素信号を生成することが望ましい。この第１の実施の形態の変形例のアナログＴＤＩ回路２２０は、互いに異なる２つの電荷電圧変換効率のそれぞれにより画素信号を生成する点において第１の実施の形態と異なる。

図２５は、本技術の第１の実施の形態の変形例におけるアナログＴＤＩ回路２２０の一構成例を示す回路図である。この第１の実施の形態の変形例のアナログＴＤＩ回路２２０は、変換効率制御トランジスタ２３５および２３６と、容量２３７および２３８とをさらに備える点において第１の実施の形態と異なる。変換効率制御トランジスタ２３５および２３６として、例えば、ｎＭＯＳトランジスタが用いられる。

変換効率制御トランジスタ２３５は、制御信号ＦＤＧ１に従って浮遊拡散層２２３（ＦＤ１）の電荷電圧変換効率を制御するものである。変換効率制御トランジスタ２３６は、制御信号ＦＤＧ２に従って浮遊拡散層２２４（ＦＤ２）の電荷電圧変換効率を制御するものである。変換効率制御トランジスタ２３５は、リセットトランジスタ２２１と直列に接続され、それらの接続点と接地端子との間に容量２３７が挿入される。変換効率制御トランジスタ２３６は、リセットトランジスタ２２２と直列に接続され、それらの接続点と接地端子との間に容量２３８が挿入される。

画素駆動回路２５２が、ＦＤ１の初期化直後にパルス期間に亘ってハイレベルの制御信号ＦＤＧ１を供給し、それ以降はローレベルに制御することにより、アナログＴＤＩ回路２２０は、所定値より高い電荷電圧変換効率にすることができる。一方、画素駆動回路２５２が、常にハイレベルの制御信号ＦＤＧ１を供給することにより、アナログＴＤＩ回路２２０は、所定値より低い電荷電圧変換効率にすることができる。ＦＤ２についても同様である。以下、高い方の電荷電圧変換効率を単に「高変換効率」と称し、低い方の電荷電圧変換効率を単に「低変換効率」と称する。

例えば、画素駆動回路２５２は、制御信号ＦＤＧにより、高変換効率および低変換効率の両方で画素信号を生成する。そして、演算回路４１０は、高変換効率によるデジタル信号がフルコード未満の場合に、その高変換効率によるデジタル信号を、その画素の信号として出力する。一方、高変換効率によるデジタル信号がフルコードの場合に、演算回路４１０は、その低変換効率によるデジタル信号を、その画素の信号として出力する。これにより、ダイナミックレンジを拡大し、低照度の信号のノイズを低減することができる。

このように、本技術の第１の実施の形態の変形例では、アナログＴＤＩ回路２２０は、高変換効率および低変換効率の両方による画素信号を生成し、フルコードであるか否かに応じて何れかを選択することにより、低照度の際のノイズを低減することができる。

＜２．第２の実施の形態＞
上述の第１の実施の形態では、画素毎にリセットトランジスタを配置していたが、画素数が多くなるほど、回路規模が増大するおそれがある。この第２の実施の形態のアナログＴＤＩ回路２２０は、リセットトランジスタを削減し、電荷排出トランジスタ２２５および２２６の制御により浮遊拡散層２２３および２２４を初期化する点において第１の実施の形態と異なる。

図２６は、本技術の第２の実施の形態におけるアナログＴＤＩ回路２２０の一構成例を示す回路図である。この第２のアナログＴＤＩ回路２２０は、リセットトランジスタ２２１および２２２が配置されない点において第１の実施の形態と異なる。

図２７は、本技術の第２の実施の形態におけるトランジスタの制御例を示すタイミングチャートである。露光開始のタイミングにおいて、画素駆動回路２５２は、全画素に対し、排出信号（ＯＦＧ１やＯＦＧ２）と同時に、転送信号（ＴＸ１－１およびＴＸ２－１）を送信する。これにより、光電変換素子２２７および２２８と同時に、浮遊拡散層２２３および２２４も初期化される。

このように、本技術の第２の実施の形態では、画素駆動回路２５２が、電荷排出トランジスタ２２５および２２６の制御により浮遊拡散層２２３および２２４を初期化するため、リセットトランジスタ２２１および２２２が不要となる。これにより、回路規模を削減することができる。

［変形例］
上述の第２の実施の形態では、一定の電荷電圧変換効率によりアナログＴＤＩ回路２２０が画素信号を生成していたが、低照度の際のノイズを低減する観点から、互いに異なる２つの電荷電圧変換効率により画素信号を生成することが望ましい。この第２の実施の形態の変形例のアナログＴＤＩ回路２２０は、互いに異なる２つの電荷電圧変換効率のそれぞれにより画素信号を生成する点において第２の実施の形態と異なる。

図２８は、本技術の第２の実施の形態の変形例におけるアナログＴＤＩ回路２２０の一構成例を示す回路図である。この第２の実施の形態の変形例のアナログＴＤＩ回路２２０は、変換効率制御トランジスタ２３５および２３６と、容量２３７および２３８とをさらに備える点において第２の実施の形態と異なる。

変換効率制御トランジスタ２３５は、浮遊拡散層２２３と電源端子との間に挿入され、変換効率制御トランジスタ２３５および浮遊拡散層２２３の接続点と接地端子との間に容量２３７が挿入される。変換効率制御トランジスタ２３５は、浮遊拡散層２２３と電源端子との間に挿入され、変換効率制御トランジスタ２３５および浮遊拡散層２２３の接続点と接地端子との間に容量２３７が挿入される。変換効率制御トランジスタ２３６は、浮遊拡散層２２４と電源端子との間に挿入され、変換効率制御トランジスタ２３６および浮遊拡散層２２４の接続点と接地端子との間に容量２３８が挿入される。

第２の実施の形態の変形例の画素駆動回路２５２によるトランジスタの制御方法は、図２７に例示した制御と同様である。

このように、本技術の第２の実施の形態の変形例では、アナログＴＤＩ回路２２０が高変換効率および低変換効率の両方による画素信号を生成し、フルコードであるか否かに応じて何れかを選択することにより、低照度の際のノイズを低減することができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

なお、本技術は以下のような構成もとることができる。
（１）一対の光電変換素子と、
一対の浮遊拡散層と、
前記一対の光電変換素子のそれぞれの転送先を前記一対の浮遊拡散層のいずれかに切り替えて前記転送先へ電荷を転送する転送部と
を具備する固体撮像素子。
（２）前記転送部は、前記一対の光電変換素子の一方から前記一対の浮遊拡散層の他方へ電荷を転送する処理と前記一対の光電変換素子の他方から前記一対の浮遊拡散層の一方へ電荷を転送する処理とを同時に行う前記（１）記載の固体撮像素子。
（３）前記転送部は、
前記一対の光電変換素子の一方から前記一対の浮遊拡散層の一方へ電荷を転送する第１の転送トランジスタと、
前記一対の光電変換素子の一方から前記一対の浮遊拡散層の他方へ電荷を転送する第２の転送トランジスタと、
前記一対の光電変換素子の他方から前記一対の浮遊拡散層の一方へ電荷を転送する第３の転送トランジスタと、
前記一対の光電変換素子の他方から前記一対の浮遊拡散層の他方へ電荷を転送する第４の転送トランジスタと
を備える前記（２）記載の固体撮像素子。
（４）前記一対の光電変換素子のそれぞれから電荷を排出する一対の電荷排出トランジスタをさらに具備する
前記（１）から（３）のいずれかに記載の固体撮像素子。
（５）前記一対の浮遊拡散層のそれぞれを初期化する一対のリセットトランジスタをさらに具備する
前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記一対の浮遊拡散層の電荷電圧変換効率を制御する一対の変換効率制御トランジスタをさらに具備する
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記一対の浮遊拡散層のそれぞれの電圧を増幅して一対の画素信号を生成する一対の増幅トランジスタと、
前記一対の画素信号の一方を選択する一対の選択トランジスタと
をさらに具備する前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記一対の画素信号のそれぞれを順にデジタル信号に変換するアナログデジタル変換器をさらに具備する前記（７）記載の固体撮像素子。
（９）前記デジタル信号を積算する演算回路をさらに具備する
前記（８）記載の固体撮像素子。
（１０）一対の光電変換素子と、
一対の浮遊拡散層と、
前記一対の光電変換素子のそれぞれの転送先を前記一対の浮遊拡散層のいずれかに切り替えて前記転送先へ電荷を転送する転送部と、
前記電荷の量に応じた画素信号をデジタル信号に変換して処理する信号処理部と
を具備する撮像装置。

１００ 撮像装置
１１０ 光学部
１２０ 記憶部
１３０ 制御部
１４０ 通信部
２００ 固体撮像素子
２０１ 受光チップ
２０２ 回路チップ
２１０ 画素アレイ部
２１１ 画素ブロック
２１２ 周辺回路
２２０ アナログＴＤＩ回路
２２１、２２２ リセットトランジスタ
２２３、２２４ 浮遊拡散層
２２５、２２６ 電荷排出トランジスタ
２２７、２２８ 光電変換素子
２３０ 転送部
２３１～２３４ 転送トランジスタ
２３５、２３６ 変換効率制御トランジスタ
２３７、２３８、３２９ 容量
２４０ ＳＦ読出し回路
２４１、２４２ 増幅トランジスタ
２４３、２４４ 選択トランジスタ
２４５ 電流源トランジスタ
２４６、２４７ トランジスタ配置部
２５１ ＤＡＣ
２５２ 画素駆動回路
２５３ 時刻コード生成部
２５４ 画素ＡＤ変換部
２５５ 垂直走査回路
２５６ 制御回路
２５７ 出力回路
２６０ 画像処理回路
３００ クラスタ
３１０ ＡＤＣ
３２０ 差動入力回路
３２１、３２４、３２６、３３１、３３２、３３４、３３５ ｐＭＯＳトランジスタ
３２２、３２３、３２５、３２７、３２８、３３３、３３６、３３７ ｎＭＯＳトランジスタ
３３０ 正帰還回路
３４０ ラッチ制御回路
３５０ ラッチ回路
３６０ リピータ部
４００ 信号処理回路
４０５ セレクタ
４１０ 演算回路
４４０ Ｐ相フレームメモリ
４５０ 過去フレームメモリ

Claims (9)

1. 一対の光電変換素子と、
   一対の浮遊拡散層と、
   前記一対の光電変換素子のそれぞれの転送先を前記一対の浮遊拡散層のいずれかに切り替えて前記転送先へ電荷を転送する転送部と
   を具備し、
   前記転送部は、前記一対の光電変換素子の一方から前記一対の浮遊拡散層の一方へ電荷を転送する処理の後に、前記一対の光電変換素子の一方から前記一対の浮遊拡散層の他方へ電荷を転送する処理と前記一対の光電変換素子の他方から前記一対の浮遊拡散層の一方へ電荷を転送する処理とを同時に行う
   固体撮像素子。
2. 前記転送部は、
   前記一対の光電変換素子の一方から前記一対の浮遊拡散層の一方へ電荷を転送する第１の転送トランジスタと、
   前記一対の光電変換素子の一方から前記一対の浮遊拡散層の他方へ電荷を転送する第２の転送トランジスタと、
   前記一対の光電変換素子の他方から前記一対の浮遊拡散層の一方へ電荷を転送する第３の転送トランジスタと、
   前記一対の光電変換素子の他方から前記一対の浮遊拡散層の他方へ電荷を転送する第４の転送トランジスタと
   を備える請求項１記載の固体撮像素子。
3. 前記一対の光電変換素子のそれぞれから電荷を排出する一対の電荷排出トランジスタをさらに具備する
   請求項１記載の固体撮像素子。
4. 前記一対の浮遊拡散層のそれぞれを初期化する一対のリセットトランジスタをさらに具備する
   請求項１記載の固体撮像素子。
5. 前記一対の浮遊拡散層の電荷電圧変換効率を制御する一対の変換効率制御トランジスタをさらに具備する
   請求項１記載の固体撮像素子。
6. 前記一対の浮遊拡散層のそれぞれの電圧を増幅して一対の画素信号を生成する一対の増幅トランジスタと、
   前記一対の画素信号の一方を選択する一対の選択トランジスタと
   をさらに具備する請求項１記載の固体撮像素子。
7. 前記一対の画素信号のそれぞれを順にデジタル信号に変換するアナログデジタル変換器をさらに具備する請求項６記載の固体撮像素子。
8. 前記デジタル信号を積算する演算回路をさらに具備する
   請求項７記載の固体撮像素子。
9. 一対の光電変換素子と、
   一対の浮遊拡散層と、
   前記一対の光電変換素子のそれぞれの転送先を前記一対の浮遊拡散層のいずれかに切り替えて前記転送先へ電荷を転送する転送部と、
   前記電荷の量に応じた画素信号をデジタル信号に変換して処理する信号処理部と
   を具備し、
   前記転送部は、前記一対の光電変換素子の一方から前記一対の浮遊拡散層の一方へ電荷を転送する処理の後に、前記一対の光電変換素子の一方から前記一対の浮遊拡散層の他方へ電荷を転送する処理と前記一対の光電変換素子の他方から前記一対の浮遊拡散層の一方へ電荷を転送する処理とを同時に行う
   撮像装置。

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