JP7535707B2 - 撮像装置 - Google Patents

Description

本開示は、撮像装置に関する。

積層型の撮像装置が知られている。積層型の撮像装置では、半導体基板および光電変換層を含む積層構造が構成されている。

積層型の撮像装置の一例が、特許文献１および２に記載されている。特許文献１および２の撮像装置では、光電変換層が、対向電極と画素電極との間に配置されている。

国際公開第２０１３／００１８０９号 特開２０１６－１２７２６４号公報

より解像度の高い画像を得る技術が要求されている。

本開示の一態様に係る撮像装置は、
入射光を電荷に変換する光電変換層と、
前記光電変換層で生成した電荷を収集する第１画素電極と、
前記光電変換層で生成した電荷を収集し、第１方向において前記第１画素電極に隣接する第２画素電極と、
前記第１画素電極および前記第２画素電極とは電気的に分離されたシールド電極と、
前記シールド電極から延び、平面視において、前記第１画素電極と前記第２画素電極との間に位置する第１シールドビアと、
を備える。

本開示は、解像度の高い画像を得る技術を提供する。

図１は、実施形態に係る撮像装置の断面構造を示す図である。 図２は、実施形態に係る撮像装置の断面構造を示す図である。 図３は、実施形態に係る撮像装置の平面構造を示す図である。 図４Ａは、実施形態に係る撮像装置の断面構造を示す図である。 図４Ｂは、図４Ａの部分拡大図である。 図４Ｃは、図４Ｂの例とは異なる例に係る絶縁部を示す図である。 図４Ｄは、絶縁層および光電変換層の作製方法を示す模式図である。 図４Ｅは、絶縁層および光電変換層の作製方法を示す模式図である。 図５Ａは、実施形態に係る撮像装置の断面構造を示す図である。 図５Ｂは、図５Ａの部分拡大図である。 図６は、光電変換層の突出部を示す図である。 図７は、実施形態に係る撮像装置の断面構造を示す図である。 図８は、実施形態に係る撮像装置の平面構造を示す図である。 図９Ａは、実施形態に係る撮像装置の平面構造を示す図である。 図９Ｂは、図９Ａの部分拡大図である。 図９Ｃは、図９Ｂの例とは異なる例に係る部分拡大図である。 図９Ｄは、図９Ａの部分拡大図である。 図９Ｅは、図９Ａの部分拡大図である。 図１０は、カメラシステムのブロック図である。

（本開示に係る一態様の概要）
本開示の第１態様に係る撮像装置は、
入射光を電荷に変換する光電変換層と、
前記光電変換層で生成した電荷を収集する第１画素電極と、
前記光電変換層で生成した電荷を収集し、第１方向において前記第１画素電極に隣接する第２画素電極と、
前記第１画素電極および前記第２画素電極とは電気的に分離されたシールド電極と、
前記シールド電極から延び、平面視において、前記第１画素電極と前記第２画素電極との間に位置する第１シールドビアと、
を備える。

第１態様は、解像度の高い画像を得るのに適している。

本開示の第２態様において、例えば、第１態様に係る撮像装置は、
前記光電変換層で生成した電荷を収集し、前記第１方向と異なる第２方向において前記第１画素電極に隣接する第３画素電極と、
前記シールド電極から延び、前記平面視において、前記第１画素電極と前記第３画素電極との間に位置する第２シールドビアと、
をさらに備えていてもよい。

第２態様は、解像度の高い画像を得るのに適している。

本開示の第３態様において、例えば、第１態様に係る撮像装置は、
前記光電変換層で生成した電荷を収集し、前記第１方向と異なる第２方向において前記第１画素電極に隣接する第３画素電極と、
前記光電変換層で生成した電荷を収集し、前記第２方向において前記第２画素電極に隣接し、前記第１方向において前記第３画素電極と隣接する第４画素電極と、
前記シールド電極から延び、前記平面視において、前記第１画素電極と前記第４画素電極との間に位置する第３シールドビアと、
をさらに備えていてもよい。

第３態様は、解像度の高い画像を得るのに適している。

本開示の第４態様において、例えば、第２態様に係る撮像装置は、
前記光電変換層で生成した電荷を収集し、前記第２方向において前記第２画素電極に隣接し、前記第１方向において前記第３画素電極と隣接する第４画素電極と、
前記シールド電極から延び、前記平面視において、前記第１画素電極と前記第４画素電極との間に位置する第３シールドビアと、
をさらに備えていてもよい。

第４態様は、解像度の高い画像を得るのに適している。

本開示の第５態様において、例えば、第１から第４態様のいずれか１つに係る撮像装置は、
前記第１画素電極から延びる第１画素ビアと、
前記第２画素電極から延びる第２画素ビアと、
をさらに備えていてもよい。

第５態様の第１画素ビアは、第１画素電極を他の要素に電気的に接続できる。第２画素ビアは、第２画素電極を他の要素に電気的に接続できる。

本開示の第６態様において、例えば、第５態様に係る撮像装置では、
前記平面視において、前記第１シールドビアは、前記第１画素ビアと前記第２画素ビアとの間に位置していてもよい。

第６態様は、解像度の高い画像を得るのに適している。

本開示の第７態様において、例えば、第１から第６態様のいずれか１つに係る撮像装置は、
第１配線層をさらに備えていてもよく、
前記第１シールドビアは、前記シールド電極から前記第１配線層まで延びていてもよい。

第７態様は、解像度の高い画像を得るのに適している。

本開示の第８態様において、例えば、第１から第７態様のいずれか１つに係る撮像装置は、
前記シールド電極と前記光電変換層との間に位置する絶縁部をさらに備えていてもよい。

第８態様は、シールド電極に起因する撮像装置の感度の低下を抑制しつつ、シールド電極により解像度の高い画像を得るのに適している。

本開示の第９態様において、例えば、第８態様に係る撮像装置では、
前記平面視において、前記絶縁部は、前記シールド電極と重ならない部分を含んでいてもよい。

第９態様は、解像度の高い画像を得るのに適している。

本開示の第１０態様に係る撮像装置は、
入射光を電荷に変換する光電変換層と、
前記光電変換層で生成した電荷を収集する第１画素電極と、
前記第１画素電極とは電気的に分離されたシールド電極と、
前記シールド電極と前記光電変換層との間に位置する絶縁部と、
を備え、
平面視において、前記絶縁部は、前記シールド電極と重ならない部分を含む。

第１０態様は、シールド電極に起因する撮像装置の感度の低下を抑制しつつ、シールド電極により解像度の高い画像を得るのに適している。

本開示の第１１態様において、例えば、第９態様または第１０態様に係る撮像装置では、
前記平面視において、前記絶縁部は、前記第１画素電極と離間していてもよい。

第１１態様は、第１画素電極により信号電荷を捕獲し、解像度の高い画像を得るのに適している。

本開示の第１２態様において、例えば、第８から第１１態様のいずれか１つに係る撮像装置では、
前記絶縁部は、膜形状を有していてもよく、
前記膜形状の厚さは、１０ｎｍ以上であってもよい。

第１２態様は、シールド電極に起因する撮像装置の感度の低下を抑制するのに適している。

本開示の第１３態様において、例えば、第１から第１２態様のいずれか１つに係る撮像装置では、
前記第１画素電極が有する面と、前記シールド電極が有する面とが、同一平面上にあってもよい。

第１３態様の撮像装置は、製造し易い。

本開示の第１４態様において、例えば、第１から第１３態様のいずれか１つに係る撮像装置は、カラーのイメージセンサであってもよい。

カラーのイメージセンサにおいては、第１態様の技術が、混色の抑制に寄与し得る。

本開示の第１５態様に係る撮像装置は、
入射光を電荷に変換する光電変換層と、
前記光電変換層で生成した電荷を収集する第１画素電極と、
前記第１画素電極とは電気的に分離されたシールド電極と、
前記シールド電極と前記光電変換層との間に位置する絶縁部と、
を備える。

本明細書では、「ビア」という用語を用いることがある。本明細書では、ビアホールおよびその内部の導体をまとめて「ビア」と呼ぶ。

本明細書では、「シールドビア」および「画素ビア」という用語を用いることがある。以下に示す例示的な実施形態では、シールドビアは、シールド電極から延びている。画素ビアは、画素電極から延びている。シールドビアおよび画素ビアという用語の使い分けは、説明の便宜上なされているのであって、ビアの特徴を限定的に解釈する目的でなされているわけではない。

本明細書では、第１、第２、第３・・・という序数詞を用いることがある。ある要素に序数詞が付されている場合に、より若番の同種類の要素が存在することは必須ではない。必要に応じて序数詞の番号を変更することができる。

以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、重複する説明については省略または簡略化することがある。

包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路、方法またはコンピュータプログラムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路、方法およびコンピュータプログラムの任意の組み合わせによって実現されてもよい。開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。

図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比および外観などは実物とは異なり得る。

本開示の一態様に係る撮像装置は、光を電気信号に変換する、すなわち光電変換を行う光電変換層を上層に有し、光電変換部にて得られた電気信号を外部に取り出すシリコンベースのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を含む信号処理回路を下層に有する。このように、本開示の一態様に係る撮像装置では、光電変換部と信号処理回路とが積層されているため、それらは独立に設計可能となる。

［実施形態］
図１および２に、実施形態に係る撮像装置１００の断面図を示す。

撮像装置１００は、半導体基板１と、画素部３０と、を備える。画素部３０は、半導体基板１上に設けられている。

画素部３０は、複数の画素電極３と、対向電極５と、光電変換層４と、を含む。光電変換層４は、画素電極３と対向電極５の間に配置されている。光電変換層４は、膜形状を有している。

画素部３０は、検出回路１２を含む。検出回路１２の一部は、半導体基板１内に設けられている。検出回路１２は、画素電極３の電位を検出する。

画素部３０は、絶縁層２を含む。絶縁層２は、光電変換層４と半導体基板１との間に配置されている。

画素部３０では、半導体基板１および絶縁層２の界面をまたぐように、検出回路１２が構成されている。具体的には、複数の画素２０のそれぞれに対応する検出回路１２が構成されている。

以下、説明の便宜上、Ｘ軸、Ｙ軸およびＺ軸という用語を用いることがある。これらの軸は、互いに直交する軸である。また、説明の便宜上、Ｚ軸方向のプラス側を、上と呼ぶことがある。Ｚ軸方向のプラス側の主面を、上面と呼ぶことがある。この例では、上面は、光の入射側に近い側の面である。下面は、光の入射側から遠い側の面である。この例では、上下方向は、半導体基板１の表面に垂直な方向である。

絶縁層２の上面には、画素電極３が形成されている。画素電極３には、画素ビア１３が接続されている。画素ビア１３は、画素電極３から第１配線層１４まで延びている。第１配線層１４は、複数の配線層のうち、画素電極３に最も近い層である。画素ビア１３は、画素電極３と、配線層と、画素電極３に対応する検出回路１２とを、電気的に接続している。

複数の画素２０のそれぞれは、光電変換部１１を含む。光電変換部１１は、画素電極３と、対向電極５と、光電変換層４と、を含む。上述のとおり、光電変換層４は、画素電極３と対向電極５の間に配置されている。

光電変換層４は、入射光を電荷に変換する。

画素電極３は、光電変換層４で生成された電荷を捕集する。

画素電極３の材料の例は、窒化チタン（ＴｉＮ）などの金属化合物である。画素電極３の材料の他の例は、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などの金属である。画素電極３の材料は、これらの金属から少なくとも２種を選択して形成される化合物または合金であってもよい。画素電極３は、これらの金属から少なくとも２種を選択して形成される積層構造を含んでいてもよい。積層構造は、例えば、ＴｉＮ／Ｔｉ構造である。ＴｉＮ／Ｔｉ構造は、窒化チタンの層とチタンの層とが接合された積層構造である。

一具体例では、複数の画素電極３のそれぞれの膜厚は、均一である。複数の画素電極３のそれぞれの上面は、平坦である。

図１の断面図に示すように、複数の画素電極３は、光電変換層４および半導体基板１の間に位置している。

図３の平面図に示すように、複数の画素電極３は、Ｘ軸方向およびＹ軸方向に拡がる２次元方向に配列されている。複数の画素電極３は、絶縁層２の上面に配置されている。

一具体例では、複数の画素電極３は、行列状に配置されている。ここで、複数の要素が行列状に配置されているという表現は、各要素の中心が格子の交点上に位置していることを意味する。複数の画素電極３は、互いに一定の間隔を有している。

画素電極３は、画素２０の配置に対応して配置されている。一例では、複数の画素２０が行列状に配置されている。複数の画素電極３は、複数の画素２０の配置に合わせて行列状に配置されている。

再度、図１を参照する。上述のとおり、撮像装置１００では、複数の画素２０のそれぞれに対応する検出回路１２が構成されている。検出回路１２は、対応する画素電極３によって捕集された信号電荷を検出し、電荷に応じた信号電圧を出力する。

検出回路１２は、例えば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）回路などを含む。検出回路１２は、例えば、ゲートが画素電極３に電気的に接続された増幅トランジスタを含み、増幅トランジスタが信号電荷の量に応じた信号電圧を出力する。検出回路１２は、絶縁層２の内部などに設けられた遮光層により遮光されていてもよい。遮光層の図示は省略されている。

画素ビア１３は、各画素２０の画素電極３と、配線層と、画素電極３に対応する検出回路１２と、を電気的に接続している。

画素ビア１３の材料の例は、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）などの導電性材料である。画素ビア１３は、絶縁層２に埋め込まれている。

絶縁層２は、半導体基板１上に形成されている。絶縁層２は、複数の構成層２ａ、２ｂ、２ｃ、２ｄおよび２ｅを含む。

半導体基板１は、例えば、シリコン（Ｓｉ）などから構成される。複数の構成層２ａ、２ｂ、２ｃ、２ｄおよび２ｅは、例えば、二酸化シリコン（ＳｉＯ₂）、シリコン炭化酸化膜（ＳｉＯＣ）などから構成される。

各構成層２ａ、２ｂ、２ｃ、２ｄおよび２ｅには配線層が埋め込まれている。配線層は、配線を有する。配線層と配線層とは、ビアにより接続されている。このため、配線層と配線層の間には絶縁層２の絶縁体が設けられているものの、配線層と配線層とはビアにより電気的に接続されている。なお、絶縁層２内の構成層の層数は、任意に設定可能であり、図１に示す５層の構成層２ａ、２ｂ、２ｃ、２ｄおよび２ｅの例に限定されない。配線層の層数についても同様である。

構成層２ｅには、画素電極３が配置されている。構成層２ｅおよび画素電極３の上面に、光電変換層４が積層されている。光電変換層４の上面に、対向電極５、緩衝層６および封止層７がこの順で積層されている。封止層７の上面には、各画素２０に対応した透過波長域のカラーフィルタ８が配置されている。カラーフィルタ８の上面には、平坦化層９が配置されている。平坦化層９の上面には、マイクロレンズ１０が配置されている。なお、隣接する画素電極３の間隙には、絶縁層２の構成層が介挿されている。

この例では、撮像装置１００は、カラーのイメージセンサである。ただし、カラーフィルタ８を省略することも可能である。つまり、撮像装置１００は、モノクロのイメージセンサであってもよい。

光電変換層４は、受光した光の強さに応じて電荷を発生する光電変換材料で構成されている。光電変換材料は、例えば、有機半導体材料であり、ｐ型有機半導体およびｎ型有機半導体の少なくとも一方を含む。一具体例では、光電変換層４は、画素領域３０において、膜厚が均一である。別の具体例では、光電変換層４は、画素領域３０において、膜厚が互いに異なる２以上の部分を有する。

対向電極５は、画素電極３に対向している。具体的には、対向電極５は、画素部３０内において、光電変換層４を挟んで、複数の画素電極３および後述するシールド電極６１と対向している。対向電極５は、光電変換層４からみて、撮像装置１００の光が入射する側に配置されている。対向電極５は、光を光電変換層４に入射させるために透光性を有してもよい。対向電極５の材料としては、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などの透明酸化物導電材料が例示される。

「第１要素が、第２要素と、第３要素を挟んで対向している」という表現は、第１要素および第２要素が第３要素と接している態様のみを指すと限定解釈されるべきではない。例えば、「対向電極５は、画素電極３およびシールド電極６１と、光電変換層４を挟んで対向している」という表現は、シールド電極６１と光電変換層４との間に後述する絶縁部６２が介在し、この介在によりシールド電極６１と光電変換層４との接触が阻止されている態様を包含する。

次に、撮像メカニズムについて説明する。

上方より撮像装置１００に入射した光は、封止層７、緩衝層６および対向電極５を通過し、光電変換層４に入射される。光電変換層４は、画素電極３と対向電極５とにより適正なバイアス電圧が印加された状態で、入射された光を光電変換し、電荷を生成する。バイアス電圧は、対向電極５と画素電極３との間における電位差である。

上記のように光電変換層４で生成された電荷は、画素電極３から、画素ビア１３を介して、検出回路１２における蓄積領域に転送され、一時的に蓄積される。そして、電荷は、検出回路１２におけるトランジスタ素子などの開閉動作により、適時に信号として検出回路１２の外部に出力される。

（シールド電極）
上述の説明に係る積層型の撮像装置１００では、光電変換層４は、画素電極３と対向電極５の間に配置されている。図３に示すように、画素電極３と画素電極３の間の領域６０には、シールド電極６１が配置されている。具体的には、領域６０には、絶縁層２およびシールド電極６１が配置されている。なお、図３では、絶縁層２の図示は省略されている。図３の例では、平面視において、領域６０は格子形状を有している。平面視は、例えば、半導体基板１の表面に垂直な方向に観察することをいう。

仮に、シールド電極６１が存在しないとする。この場合、平面視において光電変換層４のうち領域６０と重なる部分は、画素電極３と重なる部分に比べて印加される電界強度が小さい。このため、光電変換層４のうち領域６０と重なる部分では、信号電荷が画素電極３から受ける電界強度が比較的小さい。

上記重なる部分においても、信号電荷は存在し得る。その信号電荷が本来到達すべき画素電極３ではなくこれに隣接する画素電極３に到達する可能性がある。隣接する画素電極３に到達した信号電荷が隣接する画素の画素信号として検出されると、解像度が低下する。解像度の低下を抑制する観点から、シールド電極を用いることができる。撮像装置１００がカラーのイメージセンサである場合は、シールド電極を用いることにより、混色を抑制できる。

以下、シールド電極について、図面を参照しながら説明する。

図１の断面図に示すように、シールド電極６１は、光電変換層４および半導体基板１の間に配置されている。図３に示すように、シールド電極６１は、複数の画素電極３とは電気的に分離されている。

この例では、画素電極３と画素電極３の間の領域６０に、シールド電極６１が配置されている。シールド電極６１を配置することによって、互いに隣接する２つの画素電極３の間の領域に電圧を印加することが可能になる。これにより、光電変換層４における平面視で領域６０と重なる部分で発生した信号電荷６５は、シールド電極６１に収集される。これにより、本来であればある画素電極３に到達すべき信号電荷６５が、隣接する画素電極３に到達することを抑制できる。つまり、隣接画素間の信号電荷の混合を抑制できる。これにより、解像度の高い画像が得られる。撮像装置１００がカラーのイメージセンサである場合は、隣接画素間の混色を抑制できる。

シールド電極６１の材料としては、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などの金属が例示される。シールド電極６１の材料は、これらの金属から少なくとも２種を選択して形成される化合物または合金であってもよい。シールド電極６１は、これらの金属から少なくとも２種を選択して形成される積層構造を含んでいてもよい。積層構造は、例えばＴｉＮ／Ｔｉ構造である。

一具体例では、シールド電極６１のそれぞれの膜厚は、均一である。シールド電極６１のそれぞれにおける光電変換層４側の面は、平坦である。

図１および２に示す例では、シールド電極６１が有する面と画素電極３が有する面とが、同一平面上にある。具体的には、シールド電極６１における半導体基板１に対向する面と画素電極３における半導体基板１に対向する面とが、同一平面上にある。このような構成を有する撮像装置は、製造し易い。ただし、シールド電極６１が有する面と画素電極３が有する面とが、同一平面上になくてもよい。具体的には、シールド電極６１における半導体基板１に対向する面と画素電極３における半導体基板１に対向する面とが、同一平面上になくてもよい。

シールド電極６１の材料と画素電極３の材料は、同じであってもよい。この場合、シールド電極６１と画素電極３とを、別々の製造工程を必要とすることなく形成できる。このようにすれば、シールド電極６１および画素電極３を、同一の製造工程で、かつ、同一マスクで形成できる。このため、合わせずれを考慮する必要がない。ここで、合わせずれは、シールド電極６１および画素電極３の相対的な位置関係が適切な範囲から逸脱することを指す。

画素電極３とシールド電極６１の間の離間幅７１は、例えば、０．１μｍ以上１μｍ以下である。

（シールド電極６１と光電変換層４との間の絶縁部）
図１および図２で示すようにシールド電極６１を配置した場合、光電変換層４で発生した信号電荷６５の一部がシールド電極６１に収集される。この収集により、画素電極３で捕獲可能な信号電荷が少なくなると、撮像装置の感度が低下する場合がある。撮像装置の感度の低下を抑制する観点から、シールド電極６１と光電変換層４との間に絶縁部を設けてもよい。以下、そのように絶縁部が設けられた構成例について、図４Ａ、４Ｂ、４Ｃ、４Ｄ、４Ｅ、５Ａ、５Ｂおよび６を参照しながら説明する。

図４Ａおよび４Ｂの例では、シールド電極６１と光電変換層４との間に、絶縁部６２が設けられている。絶縁部６２は、絶縁体である。このような絶縁部６２を設けることにより、互いに隣接する２つの画素電極３の間の領域と対向電極５との間に電界を印加した状態を保ちつつ、シールド電極６１への信号電荷の流入を抑制することで撮像装置の感度の低下を抑制できる。このため、この例は、シールド電極６１に起因する撮像装置の感度の低下を抑制しつつ、シールド電極６１により解像度の高い画像を得るのに適している。

図４Ａおよび４Ｂの例では、絶縁部６２は、シールド電極６１を覆っている。絶縁部６２は、具体的には、シールド電極６１における光電変換層４側の面全体を覆っている。

図４Ａおよび４Ｂの例では、絶縁部６２は、シールド電極６１に接している。絶縁部６２は、具体的には、シールド電極６１における光電変換層４側の面全体に接している。絶縁部６２により、シールド電極６１と光電変換層４との接触が阻止されている。

図４Ｃに示すように、平面視において、絶縁部６２は、シールド電極６１からはみ出ており、シールド電極６１と重ならない部分を含んていてもよい。このようにすれば、平面視において、絶縁部６２の輪郭の一部または全部を、シールド電極６１の輪郭の外側とすることができる。このようにすれば、シールド電極６１の端部から光電変換層４に向かう斜め上方向の電界を抑制できる。このことは、例えば、シールド電極６１と画素電極３との間の絶縁性を確保する観点から有利である。また、平面視において絶縁部６２がシールド電極６１からはみ出ていることは、信号電荷が絶縁部６２を側方から回り込んでシールド電極６１に流入することを抑制する観点から有利である。このため、図４Ｃの形態は、解像度の高い画像を得るのに適している。

なお、平面視において絶縁部６２がシールド電極６１からはみ出ているとは、平面視において絶縁部６２がシールド電極６１の輪郭よりも外側に存する部分を含むことを意味する。平面視において、シールド電極６１が、絶縁部６２の輪郭よりも内側に存する部分を含んでいるとも言える。より詳細に説明すると、平面視において絶縁部６２がシールド電極６１からはみ出ているとは、平面視において絶縁部６２の輪郭の全てがシールド電極６１の輪郭よりも外側に存在する場合のみならず、平面視において絶縁部６２の輪郭の一部のみがシールド電極６１の輪郭よりも外側に存在する場合を包含する概念である。平面視において、絶縁部６２の輪郭の全てがシールド電極６１の輪郭よりも外側に存在してもよく、絶縁部６２の輪郭の一部のみがシールド電極６１の輪郭よりも外側に存在してもよい。

一具体例では、平面視において、絶縁部６２は、各画素電極３から離間している。このようにすれば、画素電極３による信号電荷の捕獲が絶縁部６２によって妨げられ難い。このことは、解像度の高い画像を得るのに適している。

絶縁部６２は、画素電極３の一部を覆っていてもよい。

図４Ａおよび４Ｂの例では、画素電極３と光電変換層４とは、電気的に接続されている。具体的には、画素電極３と光電変換層４とは接している。ただし、画素電極３と光電変換層４との間にブロッキング層を設けてもよい。ブロッキング層は、光電変換層４における光電変換によって発生した電荷対のうち、信号電荷を通すが、信号電荷でない方の電荷が画素電極３から注入されることを阻止する。このことにより、信号電荷を効率的に画素電極３に輸送することができる。ブロッキング層は、選択的な電荷輸送性を示し、したがって絶縁体には該当しない。

絶縁部６２の材料の例は、二酸化シリコン（ＳｉＯ₂）、シリコン酸炭化物（ＳｉＯＣ）、シリコン窒化物（ＳｉＮ）、シリコン炭窒化物（ＳｉＣＮ）などである。絶縁部６２の材料の他の例は、銅（Ｃｕ）の化合物、チタン（Ｔｉ）の化合物、タンタル（Ｔａ）の化合物、アルミニウム（Ａｌ）の化合物などである。絶縁部６２は、これらの材料から少なくとも２種を選択して形成される積層構造を含んでいてもよい。

絶縁部６２の材料は、絶縁層２の材料と同じであってもよく、絶縁層２の材料とは異なっていてもよい。

典型的には、絶縁部６２は、膜形状を有している。この例では、膜形状の厚さ方向は、半導体基板１の表面に垂直な方向に一致している。

膜形状の厚さは、例えば、１０ｎｍ以上である。膜形状の厚さをこの程度に大きくすることにより、信号電荷がトンネル効果によって絶縁部６２を通り抜けることを抑制できる。したがって、信号電荷がシールド電極６１に捕集されることを抑制できる。このため、膜形状の厚さを１０ｎｍ以上とすることは、シールド電極６１に起因する撮像装置の感度の低下を抑制するのに適している。膜形状の厚さは、２０ｎｍ以上であってもよい。

膜形状の厚さは、例えば、５００ｎｍ以下である。膜形状の厚さをこの程度に小さくすることにより、シールド電極６１に電圧を印加した場合に、シールド電極６１周辺に信号電荷を集め易い。画素電極３間で生じた信号電荷がシールド電極６１付近に集められると、信号電荷が所望の画素電極３以外に捕集されることを抑制できる。このため、膜形状の厚さを５００ｎｍ以下とすることは、シールド電極６１により解像度の高い画像を得るのに適している。膜形状の厚さは、３００ｎｍ以下であってもよい。

膜形状の厚さが適切な範囲に調整されていると、シールド電極６１に捕集される信号電荷を実質的に無視できるレベルに下げつつ、画素電極間で生じた信号電荷をシールド電極６１付近に集められるため、信号電荷が所望の画素電極３以外で捕集されることを抑制し易い。このため、シールド電極６１に起因する撮像装置の感度の低下を抑制しつつ、解像度の高い画像を得易い。

膜形状の厚さは、周知の手法により特定できる。膜形状の厚さは、例えば、以下のように特定できる。まず、膜形状断面の電子顕微鏡像を取得する。次に、その像を用いて、膜形状の任意の複数の測定点（例えば５点）について、厚さを測定する。それら複数の測定点の厚さの平均値を、膜形状の厚さとして採用する。

なお、後述する図５Ａおよび５Ｂの例に上記の例示的な特定手法を適用する場合、側面６２ｃの部分は測定点から除外され、上面６２ａの部分に、測定点が設定される。

絶縁部６２の形成方法は、特に限定されない。

一例では、絶縁部６２は、以下のようにして形成される。シールド電極６１に（典型的には、シールド電極６１の上面全体に）、絶縁部６２の材料の層を形成する。次に、この層の一部を除去する。こうして、絶縁部６２が得られる。このようにすれば、膜形状の絶縁部６２を得ることも可能である。

絶縁部６２の材料の層は、例えば、化学気相堆積（ＣＶＤ）により形成できる。絶縁部６２の材料の層の一部は、例えば、リソグラフィー、エッチングなどにより除去できる。

平面視において、絶縁部６２が、シールド電極６１の上面全体と、画素電極３とシールド電極６１との間の絶縁層２の上面全体と、画素電極３の一部と、を覆っていてもよい。このようにすれば、絶縁部６２の端部で形成される段差の位置を、画素電極３上とすることができる。段差の位置の画素電極３上とすることにより得られる利点について、図４Ｄおよび図４Ｅを参照しながら説明する。図４Ｄおよび図４Ｅは、絶縁層２および光電変換層４の作製方法を示す模式図である。

図４Ｄの部分（ａ）および図４Ｅの部分（ａ）では、画素電極３およびシールド電極６１が、絶縁部６２の材料の層６２ｘにより覆われている。層６２ｘの一部が、マスク８１により覆われている。層６２ｘのうち、マスク８１で覆われていない部分が、エッチングにより除去される。

なお、図４Ｄの部分（ａ）および図４Ｅの部分（ａ）では、絶縁層２の図示を省略している。図４Ｄおよび図４Ｅに関する説明では、画素電極３とシールド電極６１との間の位置に絶縁層２があるものとする。また、図４Ｄおよび図４Ｅに関する説明では、エッチングの実施前において、上記位置にある絶縁層２の上面は、画素電極３の上面およびシールド電極６１の上面と面一であるものとする。

図４Ｄの部分（ａ）では、マスク８１は、シールド電極６１の上面全体を覆っている。しかし、マスク８１は、画素電極３とシールド電極６１との間の絶縁層２の上面を覆っていない。また、マスク８１は、画素電極３の上面を覆っていない。一方、図４Ｅの部分（ａ）では、マスク８１は、シールド電極６１の上面全体と、画素電極３とシールド電極６１との間の絶縁層２の上面全体と、を覆っている。図４Ｅの部分（ａ）では、マスク８１は、さらに、画素電極３の上面を部分的に覆っている。

図４Ｄの部分（ａ）のマスク８１を用いてエッチングを行うことにより、シールド電極６１の上面全体だけを覆う絶縁部６２が得られる。一方、図４Ｅの部分（ａ）のマスク８１を用いてエッチングを行うことにより、シールド電極６１の上面全体と、画素電極３とシールド電極６１との間の絶縁層２の上面全体と、画素電極３の上面の一部と、を覆う絶縁部６２が得られる。

図４Ｄの部分（ｂ）および図４Ｅの部分（ｂ）は、エッチングにより、層６２ｘのうちマスク８１で覆われていない部分が除去された様子を表している。この除去により、層６２ｘが絶縁部６２へと加工される。

現実には、エッチングにより層６２ｘのみを削ることは難しい。図４Ｄの部分（ａ）のようにマスク８１を配置すると、マスク８１によって覆われていない画素電極３および絶縁層２もある程度削られる。画素電極３と絶縁層２とでは、エッチングレートが異なり、削られる程度が異なる。このため、図４Ｄの部分（ｂ）の点線８４で囲った領域内に示されているように、画素電極３と絶縁層２とで、上面の高さに差が生じる。また、点線８５で囲った領域内に示されているように、絶縁部６２と絶縁層２とで、上面の高さに差が生じる。この上面の高さの差は、マスク８１によって覆われていた部分と覆われていない部分との境目に生じるものである。図４Ｄの部分（ｂ）の一点鎖線８２は、画素電極３および絶縁層２の上面の位置を表している。

マスク８１によって、シールド電極６１の上面全体を覆い、画素電極３とシールド電極６１との間の絶縁層２の上面を部分的に覆う場合も同様である。その場合には、画素電極３と絶縁層２とで、エッチングレートの違いに由来する上面の高さの差が生じる。また、絶縁層２上に、絶縁部６２が位置している部分と位置していない部分とで、上面の高さの差が生じる。この上面の高さの差は、絶縁層２上の絶縁層６２ｘがマスク８１に覆われていた部分と覆われていない部分との境目に生じるものである。

これに対し、図４Ｅの部分（ａ）のようにマスク８１を配置すると、図４Ｅの部分（ｂ）の点線８６内に示されているように、画素電極３上で上面の高さに差が生じる。この差は、マスク８１で覆われていた部分と覆われていない部分との境目に生じるものである。しかし、絶縁層２は絶縁部６２に完全に覆われるため、絶縁層２上で、上面の高さに差が生じることがない。このため、図４Ｄの場合に比べて、マスク８１を用いたエッチングにより形成される上面における、段差の数を減らすことができる。

図４Ｄの部分（ｃ）および図４Ｅの部分（ｃ）は、エッチングにより形成された上面上に、光電変換層４が形成された様子を表している。エッチングにより形成された上面上に光電変換層４を形成すると、該上面の形状が光電変換層４の上面の形状にも反映される。図４Ｄおよび図４Ｅの部分（ｃ）の二点鎖線８３は、光電変換層４の上面の位置を表している。

以上の説明から理解されるように、図４Ｅの形態は、図４Ｄの形態に比べ、光電変換層４の形状をフラットにする観点から有利である。このことから、絶縁部６２が、シールド電極６１の上面全体と、画素電極３とシールド電極６１との間の絶縁層２の上面全体と、画素電極３の上面の一部と、を覆う構成は、光電変換層４のフラットにする観点から有利であると言える。

図４Ａ、４Ｂおよび４Ｃに示す具体例では、絶縁部６２は、膜形状を有する。図４Ｂおよび４Ｃに示すように、膜形状は、上面６２ａと、下面６２ｂと、側面６２ｃと、を有する。側面６２ｃは、下面６２ｂから上面６２ａに延びている。上面６２ａと側面６２ｃとにより、角６２ｄが形成されている。下面６２ｂと側面６２ｃとの間には、角度θが形成されている。角度θは、比較的大きい。具体的は、角度θは、約９０°である。このため、角６２ｄは、尖っている。

図５Ａおよび５Ｂに示す別の具体例でも、絶縁部６２は、膜形状を有する。図５Ａおよび５Ｂの具体例では、図４Ａ、４Ｂおよび４Ｃの具体例に比べ、角度θが小さい。このようにすれば、角６２ｄの尖りが緩和され、光電変換層４の形成時に角６２ｄでのクラックが発生し難くなる。これにより、絶縁部６２との接触部において光電変換層４が劣化し難くなる。

角度θを小さくする、あるいは角６２ｄの尖りを緩和することは、例えば、プラズマ中のイオンにより絶縁部の角が削られる逆スパッタリング効果、絶縁部をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって平坦化する際に角が削られることなどにより、実現できる。

現実には、図６に示すように、光電変換層４における平面視で絶縁部６２と重複する位置に、突出部４ｐが形成され得る。光電変換層４において、突出部４ｐは、突出部４ｐの周囲の部分に比べ、絶縁部６２の膜形状の厚さ方向に突出している。

突出部４ｐの突出幅ＰＷは、絶縁部６２の膜形状の厚さＴＨと同じであり得る。ただし、図６に示すように、突出幅ＰＷを、厚さＴＨに比べて小さくすることは可能である。別の言い方をすると、光電変換層４における平面視で絶縁部６２と重複する部分の厚さを、その部分の周囲の厚さに比べて薄くすることができる。例えば、光電変換層４に対して熱処理を実施することで、突出幅ＰＷを小さくすることができる。なお、突出幅ＰＷが厚さＴＨに比べて小さいとは、突出幅ＰＷがゼロである場合を含む概念である。

上述の説明から理解されるように、絶縁部６２を設けつつ、突出部４ｐの突出幅ＰＷが小さいまたは突出部４ｐが存在しない光電変換層４を実現することが可能である。光電変換層４の上面が高い平坦性を有していると、光電変換層４の上側の層を作製し易い。

図６の例では、光電変換層４における平面視で画素電極３と重複する部分の厚さが、光電変換層４における平面視でシールド電極６１と重複する部分の厚さに比べ、大きい。このことは、前者の部分における光電変換を促進して画素電極３により多くの信号電荷を捕獲し、後者の部分における光電変換を抑制してシールド電極６１による信号電荷の捕獲を抑制するのに適している。

なお、光電変換層４における突出部４ｐは、絶縁部６２が図４Ｂに示す態様である場合にも、図４Ｃに示す態様である場合にも、形成され得る。これらの場合においても、ＰＷ＝ＴＨまたはＰＷ＜ＴＨとすることができる。これらの場合においても、突出部４ｐが存在しない光電変換層４を実現できる。これらの場合においても、光電変換層４における平面視で画素電極３と重複する部分の厚さを、光電変換層４における平面視でシールド電極６１と重複する部分の厚さに比べ、大きくできる。

図７に示す具体例も採用され得る。図７の具体例でも、絶縁部６２は、膜形状を有する。この具体例では、半導体基板１から光電変換層４に向かって順に、画素ビア１３と、画素電極３と、ビア６８と、画素電極６９とが接続されている。このため、これらは電気的に接続されている。画素電極６９に到達した信号電荷は、ビア６８、画素電極３および画素ビア１３をこの順に流れていく。

図７に示す具体例では、絶縁部６２は、平面視で画素電極６９を取り囲んでいる。絶縁部６２の上面と画素電極６９の上面とは、面一である。絶縁部６２は、画素電極３と画素電極６９の間にも存在する。

図７に示す具体例では、シールド電極６１の上面は、絶縁部６２によって覆われている。画素電極３の上面も、絶縁部６２によって覆われている。

図７の具体例のようにビア６８および画素電極６９を設けることは、光電変換層４の下面を平坦にしつつ、シールド電極６１と光電変換層４との間に絶縁部６２を設ける観点から有利である。そのため、この構成は、光電変換層４においてクラックの発生を抑制する観点から有利である。特に、絶縁部６２が厚い場合には、絶縁部６２上あるいは画素電極６９上に、絶縁部６２に由来する大きな段差が形成されうる。その場合には、平坦でない表面上に光電変換層４を形成することになるため、光電変換層４にクラックが生じ易い。したがって、そのような場合には図７の構成を用いることで、クラック抑制効果を発揮することができる。なお、図７の具体例では、絶縁部６２の膜形状の厚さは、絶縁部６２のうち平面視でシールド電極６１と重なる部分の厚さを指す。上記測定点は、当該部分に設定される。

図７の例では、画素電極３とシールド電極６１との間に、絶縁体６７が設けられている。絶縁体６７の材料と絶縁部６２の材料とは、同じであってもよく、異なっていてもよい。絶縁体６７は、絶縁層２の絶縁体であり得る。なお、図４Ｂ、４Ｃおよび５Ｂでも、図示は省略されているが、画素電極３とシールド電極６１との間に絶縁体である絶縁層２が位置している。

（シールド電極６１に接続されたビアによるシールド構造）
積層型の撮像装置１００では、光電変換層４とは別に電荷の蓄積領域が設けられている。蓄積領域は、検出回路１２における半導体基板１内の部分に設けられている。光電変換層４で発生した電荷は、画素電極３から、画素ビア１３を介して、蓄積領域に輸送される。

積層型の撮像装置１００においては、ある画素電極３に接続された画素ビア１３と、その画素電極３に隣接する画素電極３に接続された画素ビア１３と、の間に、寄生容量が生じる場合がある。この寄生容量は、画素間のクロストークの原因となり得る。

寄生容量に起因するクロストークを抑制するには、シールド電極６１にビアを接続し、そのビアによって画素ビア１３間をシールドすることが考えられる。このようにすれば、画素ビア１３間の寄生容量を低減できるため、寄生容量に由来するクロストークを抑制できる。

上述のとおり、撮像装置１００は、複数の配線層を備える。複数の配線層は、シールド電極と半導体基板１の間に配置されている。複数の配線層は、半導体基板１の表面に垂直な方向について、互いに異なる位置にある。第１配線層１４は、複数の配線層のうち画素電極３に最も近い層である。第１配線層１４よりも画素電極３側に位置する領域に比べ、第１配線層１４よりも半導体基板１側に位置する領域では、クロストークを抑制するシールドとして機能し得る配線が配置されていることが多い。よって、シールド電極６１に接続されたビアによるシールド効果は、第１配線層１４よりも画素電極３側の領域において現れやすい。また、シールド電極６１に接続されたビアによるシールド効果は、画素電極３と第１配線層１４との間隔が大きい場合には、現れやすい。

一例では、撮像装置１００は、カラーのイメージセンサである。カラーのイメージセンサの一例では、ＲＧＢに対応する画素が隣接して配置されている。つまり、異なる色に対応する画素が隣接して配置されている。このため、画素間のクロストークが生じると、混色が生じる。カラーのイメージセンサにシールド構造を適用することで、クロストークが抑制され、混色による画質の低下が抑制される。

以下、シールド電極６１に接続されたビアを利用する技術について説明する。以下では、シールド電極６１から延びるビアを、シールドビアと称することがある。

本実施形態では、図１から７により理解されるように、シールド電極６１に、シールドビア６３，６３Ｃが接続されている。シールドビア６３，６３Ｃは、シールド電極６１から半導体基板１に向かって延びている。具体的には、シールドビア６３，６３Ｃは、シールド電極６１から第１配線層１４まで延びている。

第１配線層１４よりも半導体基板１側に、シールド電極６１と電気的に接続されているビアがあってもよい。

図３の例では、平面視において、個々の画素電極３は、シールド電極６１に含まれた枠状部によって取り囲まれている。シールド電極６１に接続されているシールドビア６３Ｃは、上記枠状部の四隅に配置されている。さらに、シールドビア６３は、四隅と四隅の間にも配置されている。なお、図３では、図示中央の画素電極３を取り囲む枠状部の四隅に位置するシールドビア６３Ｃに、符号６３Ｃを付している。

図３の例よりも、シールドビア６３，６３Ｃの個数を増やしてもよい。平面視で１つの画素電極３を取り囲むシールドビア６３，６３Ｃの数が多いほど、クロストーク低減の効果が大きくなる。数多くのシールドビア６３，６３Ｃを設け、隣接するシールドビア６３，６３Ｃが互いに接するようにしてもよい。このように設けられた複数のシールドビア６３，６３Ｃの集合を、ラインビアと称することができる。

以上説明したように、シールド電極６１にシールドビア６３，６３Ｃを接続し、シールドビア６３，６３Ｃを半導体基板１に向かって延ばすことによって、画素２０間のクロストークを抑制できる。

撮像装置１００がカラーのイメージセンサである場合は、上記のようにクロストークを抑制することにより、混色を抑制できる。

シールドビア６３，６３Ｃの材料として、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）などの導電性材料が例示される。

シールドビア６３，６３Ｃは、絶縁層２に埋め込ことにより形成され得る。

複数のシールドビア６３，６３Ｃを、画素ビア１３と同一の製造工程で形成してもよい。

シールド電極６１と光電変換層４との間に絶縁部６２を設けることなく、シールド電極６１に接続されたシールドビアによるシールド構造を設けてもよい。

以下、図８を参照しつつ、シールドビアによるシールドについてさらに説明する。

以下では、シールドビアに序数詞をつけて説明をすることがある。図８において、シールドビア６３である第１シールドビアの位置が、点Ｐ１によって表されている。シールドビア６３である第２シールドビアの位置が、点Ｐ２によって表されている。シールドビア６３である第３シールドビアの位置が、点Ｐ３によって表されている。シールドビア６３である第４シールドビアの位置が、点Ｐ４によって表されている。シールドビア６３Ｃである第５シールドビアの位置が、点Ｐ５によって表されている。シールドビア６３Ｃである第６シールドビアの位置が、点Ｐ６によって表されている。シールドビア６３Ｃである第７シールドビアの位置が、点Ｐ７によって表されている。シールドビア６３Ｃである第８シールドビアの位置が、点Ｐ８によって表されている。シールドビア６３である第９シールドビアの位置が、点Ｐ９によって表されている。シールドビア６３である第１０シールドビアの位置が、点Ｐ１０によって表されている。シールドビア６３である第１１シールドビアの位置が、点Ｐ１１によって表されている。シールドビア６３である第１２シールドビアの位置が、点Ｐ１２によって表されている。シールドビア６３である第１３シールドビアの位置が、点Ｐ１３によって表されている。シールドビア６３である第１４シールドビアの位置が、点Ｐ１４によって表されている。

以下では、第１部分Ｘ１、第２部分Ｘ２、第３部分Ｘ３、第４部分Ｘ４、第５部分Ｘ５、第６部分Ｘ６、第７部分Ｘ７および第８部分Ｘ８という用語を用いることがある。図８では、これらの部分の各々に、ハッチングが付されている。なお、図８では、絶縁層２の図示は省略している。

以下では、平面視という用語を用いることがある。平面視は、例えば、半導体基板１の表面に垂直な方向に観察することをいう。

図８の例では、複数の画素電極３は、第１画素電極３Ａと、第１隣接画素電極３Ｂ１と、第２隣接画素電極３Ｂ２と、第３隣接画素電極３Ｂ３と、第４隣接画素電極３Ｂ４と、を含む。第１隣接画素電極３Ｂ１、第２隣接画素電極３Ｂ２、第３隣接画素電極３Ｂ３および第４隣接画素電極３Ｂ４は、第１画素電極３Ａに隣接している。

また、図８の例では、複数の画素電極３は、第１特定画素電極３Ｃ１と、第２特定画素電極３Ｃ２と、第３特定画素電極３Ｃ３と、第４特定画素電極３Ｃ４と、を含む。第１特定画素電極３Ｃ１は、第１隣接画素電極３Ｂ１および第２隣接画素電極３Ｂ２に隣接している。第２特定画素電極３Ｃ２は、第２隣接画素電極３Ｂ２および第３隣接画素電極３Ｂ３に隣接している。第３特定画素電極３Ｃ３は、第３隣接画素電極３Ｂ３および第４隣接画素電極３Ｂ４に隣接している。第４特定画素電極３Ｃ４は、第４隣接画素電極３Ｂ４および第１隣接画素電極３Ｂ１に隣接している。

シールド電極６１は、第１部分Ｘ１と、第２部分Ｘ２と、第３部分Ｘ３と、第４部分Ｘ４と、を含む。少なくとも１つのシールドビアは、第１シールドビアと、第２シールドビアと、第３シールドビアと、第４シールドビアと、を含む。第１シールドビアは、第１部分Ｘ１から半導体基板１に向かって延びている。第２シールドビアは、第２部分Ｘ２から半導体基板１に向かって延びている。第３シールドビアは、第３部分Ｘ３から半導体基板１に向かって延びている。第４シールドビアは、第４部分Ｘ４から半導体基板１に向かって延びている。

平面視において、第１画素電極３Ａは、第１辺Ｓ１と、第２辺Ｓ２と、第３辺Ｓ３と、第４辺Ｓ４と、がこの順に接続された四角形Ｑである。平面視において、第１部分Ｘ１は、第１辺Ｓ１と第１隣接画素電極３Ｂ１との間に位置する。平面視において、第２部分Ｘ２は、第２辺Ｓ２と第２隣接画素電極３Ｂ２との間に位置する。平面視において、第３部分Ｘ３は、第３辺Ｓ３と第３隣接画素電極３Ｂ３との間に位置する。平面視において、第４部分Ｘ４は、第４辺Ｓ４と第４隣接画素電極３Ｂ４との間に位置する。

図８の例では、具体的には、平面視において、第１辺Ｓ１は、第１部分Ｘ１を挟んで第１隣接画素電極３Ｂ１と対向している。平面視において、第２辺Ｓ２は、第２部分Ｘ２を挟んで第２隣接画素電極３Ｂ２と対向している。平面視において、第３辺Ｓ３は、第３部分Ｘ３を挟んで第３隣接画素電極３Ｂ３と対向している。平面視において、第４辺Ｓ４は、第４部分Ｘ４を挟んで第４隣接画素電極３Ｂ４と対向している。

図８の例では、シールド電極６１は、第５部分Ｘ５と、第６部分Ｘ６と、第７部分Ｘ７と、第８部分Ｘ８と、を含む。少なくとも１つのシールドビアは、第５シールドビアと、第６シールドビアと、第７シールドビアと、第８シールドビアと、を含む。第５シールドビアは、第５部分Ｘ５から半導体基板１に向かって延びている。第６シールドビアは、第６部分Ｘ６から半導体基板１に向かって延びている。第７シールドビアは、第７部分Ｘ７から半導体基板１に向かって延びている。第８シールドビアは、第８部分Ｘ８から半導体基板１に向かって延びている。

平面視において、複数の画素電極３は、複数の交差部Ｙを含む格子状領域６０を介して互いに離間している。平面視において、シールド電極６１は、格子状領域６０に位置する。

平面視において、四角形Ｑは、第１頂点Ｖ１と、第２頂点Ｖ２と、第３頂点Ｖ３と、第４頂点Ｖ４と、を含む。第１頂点Ｖ１は、第１辺Ｓ１と第２辺Ｓ２とが接する頂点である。第２頂点Ｖ２は、第２辺Ｓ２と第３辺Ｓ３とが接する頂点である。第３頂点Ｖ３は、第３辺Ｓ３と第４辺Ｓ４とが接する頂点である。第４頂点Ｖ４は、第４辺Ｓ４と第１辺Ｓ１とが接する頂点である。

平面視において、複数の交差部Ｙは、第１交差部Ｙ１と、第２交差部Ｙ２と、第３交差部Ｙ３と、第４交差部Ｙ４と、を含む。平面視において、第１交差部Ｙ１は、複数の交差部Ｙにおいて第１頂点Ｖ１に最も近い。平面視において、第２交差部Ｙ２は、複数の交差部Ｙにおいて第２頂点Ｖ２に最も近い。第３交差部Ｙ３は、複数の交差部Ｙにおいて第３頂点Ｖ３に最も近い。第４交差部Ｙ４は、複数の交差部Ｙにおいて第４頂点Ｖ４に最も近い。

平面視において、第５部分Ｘ５は、第１交差部Ｙ１に位置する。平面視において、第６部分Ｘ６は、第２交差部Ｙ２に位置する。平面視において、第７部分Ｘ７は、第３交差部Ｙ３に位置する。平面視において、第８部分Ｘ８は、第４交差部Ｙ４に位置する。

さらに、図８の例では、上記少なくとも１つのシールドビアは、第９シールドビアと、第１０シールドビアと、第１１シールドビアと、第１２シールドビアと、第１３シールドビアと、第１４シールドビアと、を含む。第９シールドビアおよび第１０シールドビアは、第１部分Ｘ１から半導体基板１に向かって延びている。第１１シールドビアは、第２部分Ｘ２から半導体基板１に向かって延びている。第１２シールドビアおよび第１３シールドビアは、第３部分Ｘ３から半導体基板１に向かって延びている。第１４シールドビアは、第４部分Ｘ４から半導体基板１に向かって延びている。

シールド電極６１に接続されたビアは、解像度の高い画像を得ることに寄与する。具体的には、このように第１シールドビアから第１４シールドビアを設けると、平面視において１つの画素電極３を取り囲むシールドビア６３、６３Ｃの数が多くなり、クロストーク低減の効果が大きくなる。また、斜め方向に並ぶ画素間でのクロストークも低減することができる。したがって、より解像度の高い画像を得易い。なお、斜め方向は、図８の例では、平面視で四角形Ｑの対角線が延びる方向である。

上記の説明に係るシールド電極６１に接続されたシールドビア６３、６３Ｃの一部を省略してもよい。シールド電極６１から半導体基板１に向かって延びるシールドビア６３、６３Ｃを追加してもよい。

図８の例では、撮像装置１００は、画素ビア１３を含む。画素ビア１３は、第１画素電極３Ａに接続されている。画素ビア１３は、第１画素電極３Ａから半導体基板１に向かって延びている。図８において、画素ビア１３の位置は、点ＰＡによって表されている。なお、図示は省略しているが、図８の例では、図示中央の画素電極３Ａのみならず、他の８つの画素電極３Ｂ１から３Ｂ４および３Ｃ１から３Ｃ４からも、画素ビア１３が半導体基板１に向かって延びている。

このような撮像装置１００においては、第１画素電極３Ａに接続された画素ビア１３を流れる信号電荷への、該画素ビア１３と隣接画素電極に接続された画素ビアとの寄生容量に由来するノイズの重畳が、シールド電極６１に接続されたシールドビア６３、６３Ｃによって抑制され得る。このため、このような撮像装置１００は、解像度の高い画像を得るのに適している。

一具体例では、平面視において、第１画素電極３Ａに接続された画素ビア１３は、第１シールドビアと、第２シールドビアと、第３シールドビアと、第４シールドビアと、第５シールドビアと、によって取り囲まれている。

具体的には、平面視において、第１画素電極３Ａに接続された画素ビア１３は、第１シールドビアと、第２シールドビアと、第３シールドビアと、第４シールドビアと、第５シールドビアと、第６シールドビアと、第７シールドビアと、第８シールドビアと、によって取り囲まれている。

より具体的には、平面視において、第１画素電極３Ａに接続された画素ビア１３は、第１シールドビアと、第２シールドビアと、第３シールドビアと、第４シールドビアと、第５シールドビアと、第６シールドビアと、第７シールドビアと、第８シールドビアと、第９シールドビアと、第１０シールドビアと、第１１シールドビアと、第１２シールドビアと、第１３シールドビアと、第１４シールドビアと、によって取り囲まれている。

図８の例では、上記少なくとも１つのシールドビアは、シールド電極６１から第１配線層１４まで延びている。このようにすることは、解像度の高い画像を得るのに適している。

図８の例では、四角形Ｑは、長方形である。四角形Ｑは、正方形であってもよい。

図８の例では、平面視において、第１隣接画素電極３Ｂ１、第２隣接画素電極３Ｂ２、第３隣接画素電極３Ｂ３および第４隣接画素電極３Ｂ４は、四角形である。典型的には、平面視において、第１隣接画素電極３Ｂ１、第２隣接画素電極３Ｂ２、第３隣接画素電極３Ｂ３および第４隣接画素電極３Ｂ４は、四角形Ｑと同じ形状および寸法を有する。

図８の例では、平面視において、第１隣接画素電極３Ｂ１および第３隣接画素電極３Ｂ３は、第１画素電極３Ａと、第２辺Ｓ２および第４辺Ｓ４が延びる方向に隣接している。第２隣接画素電極３Ｂ２および第４隣接画素電極３Ｂ４は、第１画素電極３Ａと、第１辺Ｓ１および第３辺Ｓ３が延びる方向に隣接している。

図８の例では、単一の導電体であるシールド電極６１が、複数の画素電極３をシールドする。具体的には、単一の導電体は、平面視において、格子形状を有している。ただし、別の形態を採用することもできる。例えば、シールド電極６１が複数の部分に電気的に分離されており、複数の部分のそれぞれが個別に対応する画素電極３をシールドしていてもよい。

以下、図９Ａから図９Ｅを参照して、撮像装置の特徴を説明する。以下の説明は、上述の説明と重複することがある。以下の説明内容と上述の説明内容とを組み合わせてもよい。以下の説明における用語と上述の説明における用語の読み替えも可能である。なお、図９Ａから図９Ｅでは、絶縁層２の図示は省略している。

図９Ａの第１シールドビアＳＶ１は、図８の点Ｐ１における第１シールドビアに対応する。図９Ａの第２シールドビアＳＶ２は、図８の点Ｐ２における第２シールドビアに対応する。図９Ａの第３シールドビアＳＶ３は、図８の点Ｐ５における第５シールドビアに対応する。図９Ａの第４シールドビアＳＶ４は、図８の点Ｐ３における第３シールドビアに対応する。図９Ａの第５シールドビアＳＶ５は、図８の点Ｐ６における第６シールドビアに対応する。図９Ａの第６シールドビアＳＶ６は、図８の点Ｐ４における第４シールドビアに対応する。図９Ａの第７シールドビアＳＶ７は、図８の点Ｐ７における第７シールドビアに対応する。図９Ａの第８シールドビアＳＶ８は、図８の点Ｐ８における第８シールドビアに対応する。図９Ａの第９シールドビアＳＶ９は、図８の点Ｐ９における第９シールドビアに対応する。図９Ａの第１０シールドビアＳＶ１０は、図８の点Ｐ１０における第１０シールドビアに対応する。図９Ａの第１１シールドビアＳＶ１１は、図８の点Ｐ１１における第１１シールドビアに対応する。図９Ａの第１２シールドビアＳＶ１２は、図８の点Ｐ１２における第１２シールドビアに対応する。図９Ａの第１３シールドビアＳＶ１３は、図８の点Ｐ１３における第１３シールドビアに対応する。図９Ａの第１４シールドビアＳＶ１４は、図８の点Ｐ１４における第１４シールドビアに対応する。

シールドビアＳＶ１からＳＶ１４は、シールド電極６１から延びている。具体的には、シールドビアＳＶ１からＳＶ１４は、シールド電極６１から、光の入射面から遠ざかる方向に延びている。シールドビアＳＶ１からＳＶ１４は、シールド電極６１から下方に延びているとも言える。この例では、シールドビアＳＶ１からＳＶ１４は、第１配線層１４まで延びている。

図９Ａの第１画素電極ＰＥ１は、図８の第１画素電極３Ａに対応する。図９Ａの第２画素電極ＰＥ２は、図８の第１隣接画素電極３Ｂ１に対応する。図９Ａの第３画素電極ＰＥ３は、図８の第２隣接画素電極３Ｂ２に対応する。図９Ａの第４画素電極ＰＥ４は、図８の第１特定画素電極３Ｃ１に対応する。図９Ａの第５画素電極ＰＥ５は、図８の第３隣接画素電極３Ｂ３に対応する。図９Ａの第６画素電極ＰＥ６は、図８の第２特定画素電極３Ｃ２に対応する。図９Ａの第７画素電極ＰＥ７は、図８の第４隣接画素電極３Ｂ４に対応する。図９Ａの第８画素電極ＰＥ８は、図８の第３特定画素電極３Ｃ３に対応する。図９Ａの第９画素電極ＰＥ９は、図８の第４特定画素電極３Ｃ４に対応する。第１画素電極ＰＥ１から第９画素電極ＰＥ９は、電荷を収集する。第１画素電極ＰＥ１から第９画素電極ＰＥ９は、シールド電極６１とは電気的に分離されている。

第１画素電極ＰＥ１は、第２画素電極ＰＥ２、第３画素電極ＰＥ３、第５画素電極ＰＥ５および第７画素電極ＰＥ７と隣接している。第４画素電極ＰＥ４は、第２画素電極ＰＥ２および第３画素電極ＰＥ３と隣接している。第６画素電極ＰＥ６は、第３画素電極ＰＥ３および第５画素電極ＰＥ５と隣接している。第８画素電極ＰＥ８は、第５画素電極ＰＥ５および第７画素電極ＰＥ７と隣接している。第９画素電極ＰＥ９は、第７画素電極ＰＥ７および第２画素電極ＰＥ２と隣接している。

具体的には、第１画素電極ＰＥ１および第２画素電極ＰＥ２は、第１方向に隣接している。第１画素電極ＰＥ１および第３画素電極ＰＥ３は、第２方向に隣接している。第１画素電極ＰＥ１および第５画素電極ＰＥ５は、第１方向に隣接している。第１画素電極ＰＥ１および第７画素電極ＰＥ７は、第２方向に隣接している。第４画素電極ＰＥ４および第２画素電極ＰＥ２は、第２方向に隣接している。第４画素電極ＰＥ４および第３画素電極ＰＥ３は、第１方向に隣接している。第６画素電極ＰＥ６および第３画素電極ＰＥ３は、第１方向に隣接している。第６画素電極ＰＥ６および第５画素電極ＰＥ５は、第２方向に隣接している。第８画素電極ＰＥ８および第５画素電極ＰＥ５は、第２方向に隣接している。第８画素電極ＰＥ８および第７画素電極ＰＥ７は、第１方向に隣接している。第９画素電極ＰＥ９および第７画素電極ＰＥ７は、第１方向に隣接している。第９画素電極ＰＥ９および第２画素電極ＰＥ２は、第２方向に隣接している。

ここで、第１方向および第２方向は、互いに異なる方向である。図示の例では、第１方向および第２方向は、互いに直交する方向である。図示の例では、第１方向は、行方向である。第２方向は、列方向である。また、図示の例では、第１方向は、Ｘ軸方向に対応する。第２方向は、Ｙ軸方向に対応する。

第１画素電極ＰＥ１と第２画素電極ＰＥ２とが隣接しているという表現について、図９Ｂおよび図９Ｃを参照しながら説明する。この表現は、平面視において、第１画素電極ＰＥ１を収容する最小の長方形ＲＴ１が有する辺Ｓｊと第２画素電極ＰＥ２を収容する最小の長方形ＲＴ２が有する辺Ｓｋとが互いに対向していることを意味する。長方形は、正方形を含む概念である。具体的には、第１画素電極ＰＥ１と第２画素電極ＰＥ２とが隣接しているとは、平面視において、辺Ｓｊの法線が辺Ｓｋを通り、かつ、辺Ｓｋの法線が辺Ｓｊを通ることを意味する。辺Ｓｊの法線は、辺Ｓｊにおけるいずれかの点を通る線であればよい。辺Ｓｋの法線は、辺Ｓｋにおけるいずれかの点を通る線であればよい。一具体例では、平面視において、辺Ｓｊの垂直二等分線が辺Ｓｋの中点を通り、かつ、辺Ｓｋの垂直二等分線が辺Ｓｊの中点を通る。第１画素電極ＰＥ１と第３画素電極ＰＥ３とが隣接している等といった、他の画素電極間の隣接に関する表現およびその具体例についても同様である。

図３、図８、図９Ａおよび図９Ｂに示す例では、平面視において、第１画素電極ＰＥ１を収容する最小の長方形ＲＴ１は、第１画素電極ＰＥ１の輪郭と同じである。第２画素電極ＰＥ２等の他の画素電極についても同様である。

ただし、図９Ｃに示すように、平面視において、第１画素電極ＰＥ１の輪郭は、丸みを帯びていることがあり得る。図９Ｃの例では、第１画素電極ＰＥ１を収容する最小の長方形ＲＴ１は、第１画素電極ＰＥ１の輪郭とは異なる。第２画素電極ＰＥ２等の他の画素電極も、図９Ｃに示す形状を有し得る。現実において、画素電極のサイズが小さい場合等には、画素電極が平面視において丸みを帯び易い傾向にある。

図３、図８および図９Ａに示す例では、複数の画素は、行列状に配置されることによって、画素アレイを構成している。このように画素アレイが構成されている場合において、ある画素電極と別の画素電極が隣接しているとは、これらの画素電極が行方向または列方向に隣り合うことを指すのであって、これらの画素が行方向及び列方向に対して傾斜する斜め方向に並ぶことを指すのではない。図３、図８および図９Ａに示す例では、行方向は左右方向に対応し、列方向は上下方向に対応する。

図９Ａに戻って、第１画素電極ＰＥ１から、第１画素ビアＰＶ１が延びている。図９Ａの第１画素ビアＰＶ１は、図８の点ＰＡにおける画素ビア１３に対応する。第２画素電極ＰＥ２から、第２画素ビアＰＶ２が延びている。第３画素電極ＰＥ３から、第３画素ビアＰＶ３が延びている。第４画素電極ＰＥ４から、第４画素ビアＰＶ４が延びている。第５画素電極ＰＥ５から、第５画素ビアＰＶ５が延びている。第６画素電極ＰＥ６から、第６画素ビアＰＶ６が延びている。第７画素電極ＰＥ７から、第７画素ビアＰＶ７が延びている。第８画素電極ＰＥ８から、第８画素ビアＰＶ８が延びている。第９画素電極ＰＥ９から、第９画素ビアＰＶ９が延びている。第１画素ビアＰＶ１から第９画素ビアＰＶ９は、第１画素電極ＰＥ１から第９画素電極ＰＥ９を他の要素に電気的に接続できる。他の要素の具体例は、配線層、検出回路１２等である。

平面視において、第１シールドビアＳＶ１は、第１画素電極ＰＥ１と第２画素電極ＰＥ２との間に位置している。平面視において、第２シールドビアＳＶ２は、第１画素電極ＰＥ１と第３画素電極ＰＥ３との間に位置している。平面視において、第４シールドビアＳＶ４は、第１画素電極ＰＥ１と第５画素電極ＰＥ５との間に位置している。平面視において、第６シールドビアＳＶ６は、第１画素電極ＰＥ１と第７画素電極ＰＥ７との間に位置している。平面視において、第９シールドビアＳＶ９は、第１画素電極ＰＥ１と第２画素電極ＰＥ２との間に位置している。平面視において、第１０シールドビアＳＶ１０は、第１画素電極ＰＥ１と第２画素電極ＰＥ２との間に位置している。平面視において、第１１シールドビアＳＶ１１は、第１画素電極ＰＥ１と第３画素電極ＰＥ３との間に位置している。平面視において、第１２シールドビアＳＶ１２は、第１画素電極ＰＥ１と第５画素電極ＰＥ５との間に位置している。平面視において、第１３シールドビアＳＶ１３は、第１画素電極ＰＥ１と第５画素電極ＰＥ５との間に位置している。平面視において、第１４シールドビアＳＶ１４は、第１画素電極ＰＥ１と第７画素電極ＰＥ７との間に位置している。平面視においてこのように２つの画素電極間にシールドビアが存在することは、解像度の高い画像を得るのに適している。

平面視において第１シールドビアＳＶ１が第１画素電極ＰＥ１と第２画素電極ＰＥ２との間に位置するとは、平面視において、上記辺Ｓｊにおけるいずれかの点を一端とし上記辺Ｓｋにおけるいずれかの点を他端とする線分上に第１シールドビアＳＶ１が存在することを意味する。一具体例では、平面視において、上記線分上にシールド電極６１と第１シールドビアＳＶ１との接続部が存在する。平面視において第２シールドビアＳＶ２が第１画素電極ＰＥ１と第３画素電極ＰＥ３との間に位置する等といった、他の２つの隣接する画素電極間のシールドビアの配置に関する表現およびその具体例についても同様である。平面視において２つの隣接する画素電極間にシールドビアが位置することにより、シールドビアは、画素電極間の電気力線の少なくとも一部を遮蔽できる。

図示の例では、平面視において第１画素電極ＰＥ１と第２画素電極ＰＥ２との間に位置するシールドビアの数と、平面視において第１画素電極ＰＥ１と第３画素電極ＰＥ３との間に位置するシールドビアの数とは、異なる。平面視において第１画素電極ＰＥ１と第３画素電極ＰＥ３との間に位置するシールドビアの数と、平面視において第１画素電極ＰＥ１と第５画素電極ＰＥ５との間に位置するシールドビアの数とは、異なる。平面視において第１画素電極ＰＥ１と第５画素電極ＰＥ５との間に位置するシールドビアの数と、平面視において第１画素電極ＰＥ１と第７画素電極ＰＥ７との間に位置するシールドビアの数とは、異なる。平面視において第１画素電極ＰＥ１と第７画素電極ＰＥ７との間に位置するシールドビアの数と、平面視において第１画素電極ＰＥ１と第２画素電極ＰＥ２との間に位置するシールドビアの数とは、異なる。

図示の例では、平面視において第１画素電極ＰＥ１と第２画素電極ＰＥ２との間に位置するシールドビアの数と、平面視において第１画素電極ＰＥ１と第５画素電極ＰＥ５との間に位置するシールドビアの数とは、同じである。平面視において第１画素電極ＰＥ１と第３画素電極ＰＥ３との間に位置するシールドビアの数と、平面視において第１画素電極ＰＥ１と第７画素電極ＰＥ７との間に位置するシールドビアの数とは、同じである。

具体的には、平面視において第１画素電極ＰＥ１と第２画素電極ＰＥ２との間に位置するシールドビアは、第１シールドビアＳＶ１、第９シールドビアＳＶ９および第１０シールドビアＳＶ１０の３本である。平面視において第１画素電極ＰＥ１と第３画素電極ＰＥ３との間に位置するシールドビアは、第２シールドビアＳＶ２および第１１シールドビアＳＶ１１の２本である。平面視において第１画素電極ＰＥ１と第５画素電極ＰＥ５との間に位置するシールドビアは、第４シールドビアＳＶ４、第１２シールドビアＳＶ１２および第１３シールドビアＳＶ１３の３本である。平面視において第１画素電極ＰＥ１と第７画素電極ＰＥ７との間に位置するシールドビアは、第６シールドビアＳＶ６および第１４シールドビアＳＶ１４の２本である。

図示の例では、平面視において、第３シールドビアＳＶ３は、第１画素電極ＰＥ１および第４画素電極ＰＥ４の間に位置している。平面視において、第５シールドビアＳＶ５は、第１画素電極ＰＥ１および第６画素電極ＰＥ６の間に位置している。平面視において、第７シールドビアＳＶ７は、第１画素電極ＰＥ１および第８画素電極ＰＥ８の間に位置している。平面視において、第８シールドビアＳＶ８は、第１画素電極ＰＥ１および第９画素電極ＰＥ９の間に位置している。このようにすると、斜め方向に並ぶ画素間でのクロストークも低減することができる。したがって、より解像度の高い画像を得易い。なお、図９Ａの例では、平面視で第１画素電極ＰＥ１の輪郭が四角形であり、斜め方向は、その四角形の対角線が延びる方向である。

平面視において第３シールドビアＳＶ３が第１画素電極ＰＥ１および第４画素電極ＰＥ４の間に位置するという表現について、図９Ｄを参照しながら説明する。この表現は、平面視において、第１画素電極ＰＥ１を収容する最小の長方形ＲＴ１の頂点と、第４画素電極ＰＥ４を収容する最小の長方形ＲＴ４の頂点と、の２つの対向する頂点を結ぶ線分を対角線とする正方形Ｓｘ２内に第３シールドビアＳＶ３が位置することを意味する。２つの対向する頂点は、正方形Ｓｘ２が最小となるように選択される。一具体例では、平面視において、正方形Ｓｘ２内にシールド電極６１と第３シールドビアＳＶ３との接続部が存在する。平面視において第５シールドビアＳＶ５が第１画素電極ＰＥ１および第６画素電極ＰＥ６の間に位置する等といった、他の２つの画素電極間のシールドビアの配置に関する表現およびその具体例についても同様である。平面視において２つの画素電極間にシールドビアが位置することにより、シールドビアは、それら２つの画素電極間の電気力線の少なくとも一部を遮蔽できる。

図示の例では、平面視において、第３シールドビアＳＶ３は、第１画素電極ＰＥ１、第２画素電極ＰＥ２、第３画素電極ＰＥ３および第４画素電極ＰＥ４の間に位置している。平面視において、第５シールドビアＳＶ５は、第１画素電極ＰＥ１、第３画素電極ＰＥ３、第５画素電極ＰＥ５および第６画素電極ＰＥ６の間に位置している。平面視において、第７シールドビアＳＶ７は、第１画素電極ＰＥ１、第５画素電極ＰＥ５、第７画素電極ＰＥ７および第８画素電極ＰＥ８の間に位置している。平面視において、第８シールドビアＳＶ８は、第１画素電極ＰＥ１、第７画素電極ＰＥ７、第２画素電極ＰＥ２および第９画素電極ＰＥ９の間に位置している。平面視においてこのように４つの画素電極間にビアが存在することは、解像度の高い画像を得るのに適している。

平面視において第３シールドビアＳＶ３が第１画素電極ＰＥ１、第２画素電極ＰＥ２、第３画素電極ＰＥ３および第４画素電極ＰＥ４の間に位置するという表現について、図９Ｅを参照しながら説明する。この表現は、平面視において、第１画素電極ＰＥ１を収容する最小の長方形ＲＴ１の頂点と、第２画素電極ＰＥ２を収容する最小の長方形ＲＴ２の頂点と第３画素電極ＰＥ３を収容する最小の長方形ＲＴ３の頂点と、第４画素電極ＰＥ４を収容する最小の長方形ＲＴ４の頂点と、の４つの対向する頂点によって規定される四角形Ｓｘ４内に第３シールドビアＳＶ３が位置することを意味する。４つの対向する頂点は、四角形Ｓｘ４が最小となるように選択される。一具体例では、平面視において、四角形Ｓｘ４内にシールド電極６１と第３シールドビアＳＶ３との接続部が存在する。平面視において第５シールドビアＳＶ５が第１画素電極ＰＥ１、第３画素電極ＰＥ３、第４画素電極ＰＥ５および第６画素電極ＰＥ６の間に位置する等といった、他の４つの画素電極間のシールドビアの配置に関する表現およびその具体例についても同様である。平面視において４つの画素電極間にシールドビアが位置することにより、シールドビアは、それら４つの画素電極間の電気力線の少なくとも一部を遮蔽できる。

図９Ｅの四角形Ｓｘ４は、図９Ｄの正方形Ｓｘ２に対応し得る。図９Ｄの正方形Ｓｘ２および図９Ｅの四角形Ｓｘ４は、図８の第１交差部Ｙ１に対応し得る。図９Ｄを用いた上記の説明および図９Ｅを用いた上記の説明は、図９Ｃのように平面視において画素電極が丸みを帯びている場合においても成立し得る。

図９Ａに戻って、平面視において、第１シールドビアＳＶ１は、第１画素ビアＰＶ１と第２画素ビアＰＶ２との間に位置している。平面視において、第３シールドビアＳＶ３は、第１画素ビアＰＶ１と第４画素ビアＰＶ４との間に位置している。平面視において、第４シールドビアＳＶ４は、第１画素ビアＰＶ１と第５画素ビアＰＶ５との間に位置している。平面視において、第５シールドビアＳＶ５は、第１画素ビアＰＶ１と第６画素ビアＰＶ６との間に位置している。平面視において、第７シールドビアＳＶ７は、第１画素ビアＰＶ１と第８画素ビアＰＶ８との間に位置している。平面視において、第８シールドビアＳＶ８は、第１画素ビアＰＶ１と第９画素ビアＰＶ９との間に位置している。

平面視において第１シールドビアＳＶ１が第１画素ビアＰＶ１と第２画素ビアＰＶ２との間に位置するとは、平面視において、第１画素ビアＰＶ１を一端とし第２画素ビアＰＶ２を他端とする線分上に、第１シールドビアＳＶ１が存在することを意味する。一具体例では、平面視において、第１画素電極ＰＥ１および第１画素ビアＰＶ１の接続部を一端とし第２画素電極ＰＥ２および第２画素ビアＰＶ２の接続部を他端とする線分上に、シールド電極６１および第１シールドビアＳＶ１の接続部が存在する。平面視において第３シールドビアＳＶ３が第１画素ビアＰＶ１と第４画素ビアＰＶ４との間に位置する等といった、他の画素ビア間のビアの配置に関する表現およびその具体例についても同様である。平面視において画素ビア間にシールドビアを配置することによって、シールドビアは画素ビア間の電気力線の少なくとも一部を遮蔽できる。

図９Ａでは図示を省略しているが、平面視において、絶縁部６２は、第１画素電極ＰＥ１、第２画素電極ＰＥ２、第３画素電極ＰＥ３、第４画素電極ＰＥ４、第５画素電極ＰＥ５、第６画素電極ＰＥ６、第７画素電極ＰＥ７、第８画素電極ＰＥ８および第９画素電極ＰＥ９から離間している。

平面視において、シールド電極６１は、第１画素電極ＰＥ１および第２画素電極ＰＥ２の間を延びている。平面視において、シールド電極６１は、第１画素電極ＰＥ１および第３画素電極ＰＥ３の間を延びている。平面視において、シールド電極６１は、第１画素電極ＰＥ１および第５画素電極ＰＥ５の間を延びている。平面視において、シールド電極６１は、第１画素電極ＰＥ１および第７画素電極ＰＥ７の間を延びている。平面視において、シールド電極６１は、第４画素電極ＰＥ４および第２画素電極ＰＥ２の間を延びている。平面視において、シールド電極６１は、第４画素電極ＰＥ４および第３画素電極ＰＥ３の間を延びている。平面視において、シールド電極６１は、第６画素電極ＰＥ６および第３画素電極ＰＥ３の間を延びている。平面視において、シールド電極６１は、第６画素電極ＰＥ６および第５画素電極ＰＥ５の間を延びている。平面視において、シールド電極６１は、第８画素電極ＰＥ８および第５画素電極ＰＥ５の間を延びている。平面視において、シールド電極６１は、第８画素電極ＰＥ８および第７画素電極ＰＥ７の間を延びている。平面視において、シールド電極６１は、第９画素電極ＰＥ９および第７画素電極ＰＥ７の間を延びている。平面視において、シールド電極６１は、第９画素電極ＰＥ９および第２画素電極ＰＥ２の間を延びている。

（カメラシステム）
以下、上述の撮像装置１００が適用されたカメラシステムについて、図１０を参照しつつ説明する。

図１０の例では、カメラシステム６０４は、撮像装置１００と、光学系６０１と、カメラ信号処理部６０２と、システムコントローラ６０３と、を備える。

光学系６０１は、光を集光する。光学系６０１は、例えば、レンズを含む。

カメラ信号処理部６０２は、撮像装置１００で撮像したデータを信号処理し、画像またはデータとして出力する。

システムコントローラ６０３は、撮像装置１００およびカメラ信号処理部６０２を制御する。

本開示に係る撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラなど、様々なカメラシステムおよびセンサシステムへの利用が可能である。

以上、本開示の撮像装置について、実施形態に基づいて説明してきたが、本開示に係る撮像装置およびその製造方法は、上記実施形態に限定されるものではない。上記実施形態における任意の構成要素を組み合わせて実現される別の実施形態、上記実施形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例、および本開示の固体撮像装置を内蔵した各種機器も本開示に含まれる。

１ 半導体基板
２ 絶縁層
２ａ，２ｂ，２ｃ，２ｄ，２ｅ 構成層
３，３Ａ，３Ｂ１，３Ｂ２，３Ｂ３，３Ｂ４，３Ｃ１，３Ｃ２，３Ｃ３，３Ｃ４，ＰＥ１，ＰＥ２，ＰＥ３，ＰＥ４，ＰＥ５，ＰＥ６，ＰＥ７，ＰＥ８，ＰＥ９，６９ 画素電極
４ 光電変換層
４ｐ 突出部
５ 対向電極
６ 緩衝層
７ 封止層
８ カラーフィルタ
９ 平坦化層
１０ マイクロレンズ
１１ 光電変換部
１２ 検出回路
１３，ＰＶ１，ＰＶ２，ＰＶ３，ＰＶ４，ＰＶ５，ＰＶ６，ＰＶ７，ＰＶ８，ＰＶ９ 画素ビア
６３，６３Ｃ，ＳＶ１，ＳＶ２，ＳＶ３，ＳＶ４，ＳＶ５，ＳＶ６，ＳＶ７，ＳＶ８，ＳＶ９，ＳＶ１０，ＳＶ１１，ＳＶ１２，ＳＶ１３，ＳＶ１４ シールドビア
１４ 第１配線層
２０ 画素
３０ 画素部
６０ 領域
６１ シールド電極
６２ 絶縁部
６２ａ 上面
６２ｂ 下面
６２ｃ 側面
６２ｄ 角
６２ｘ 層
６５ 信号電荷
６７ 絶縁体
６８ ビア
７１ 離間幅
８１ マスク
１００ 撮像装置
６０１ 光学系
６０２ カメラ信号処理部
６０３ システムコントローラ
６０４ カメラシステム
Ｓ１，Ｓ２，Ｓ３，Ｓ４ 辺
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，ＰＡ 点
Ｑ、Ｓｘ４ 四角形
Ｓｘ２ 正方形
ＲＴ１，ＲＴ２，ＲＴ３，ＲＴ４ 長方形
Ｓｋ，Ｓｊ 辺
Ｖ１，Ｖ２，Ｖ３，Ｖ４ 頂点
Ｘ１，Ｘ２，Ｘ３，Ｘ４，Ｘ５，Ｘ６，Ｘ７，Ｘ８ 部分
Ｙ，Ｙ１，Ｙ２，Ｙ３，Ｙ４ 交差部

Claims (17)

1. 第１画素と、行方向に沿って前記第１画素に隣接する第２画素と、を含み、行列方向に配置された複数の画素と、
   前記第１画素と前記第２画素との間に位置する部分を含むシールド電極と、
   前記シールド電極から延びる第１シールドビアと、を備え、
   前記第１画素は、
   入射光を電荷に変換する第１光電変換層と、
   前記第１光電変換層で生成した電荷を収集する第１画素電極と、
   前記第１画素電極から延びる第１画素ビアと、
   を含み、
   前記第２画素は、
   入射光を電荷に変換する第２光電変換層と、
   前記第２光電変換層で生成した電荷を収集する第２画素電極と、
   前記第２画素電極から延びる第２画素ビアと、
   を含み、
   前記シールド電極は、前記第１画素電極および前記第２画素電極とは電気的に分離されており、
   前記第１シールドビアは、平面視において、前記第１画素電極と前記第２画素電極との間に位置し、
   前記平面視において、前記第２画素ビアは、前記第１シールドビアに対して前記第１画素ビアと対称な位置にあり、
   前記シールド電極と前記第１光電変換層を含む光電変換膜との間に位置する絶縁部をさらに備え、
   前記平面視において、前記絶縁部は、前記第１画素電極と離間している、
   撮像装置。
2. 前記複数の画素は、列方向に沿って前記第１画素に隣接する第３画素を含み、
   前記第３画素は、
   入射光を電荷に変換する第３光電変換層と、
   前記第３光電変換層で生成した電荷を収集する第３画素電極と、
   を含み、
   前記シールド電極から延び、前記平面視において、前記第１画素電極と前記第３画素電極との間に位置する第２シールドビアをさらに備える、
   請求項１に記載の撮像装置。
3. 前記複数の画素は、前記列方向に沿って前記第２画素と隣接する第４画素を含み、
   前記第４画素は、
   入射光を電荷に変換する第４光電変換層と、
   前記第４光電変換層で生成した電荷を収集する第４画素電極と、
   を含み、
   前記シールド電極から延び、前記平面視において、前記第１画素電極と前記第４画素電極との間に位置する第３シールドビアをさらに備える、
   請求項２に記載の撮像装置。
4. さらに、第４シールドビアを備え、
   前記シールド電極は、前記複数の画素を取り囲む格子を含み、
   前記平面視において、前記第４シールドビアは、前記格子における辺と辺とが交わる部分から延びる、
   請求項１に記載の撮像装置。
5. 前記平面視において、前記第１シールドビアは、前記第１画素ビアと前記第２画素ビアとの間に位置する、
   請求項１に記載の撮像装置。
6. 第１配線層をさらに備え、
   前記第１シールドビアは、前記シールド電極から前記第１配線層まで延びている、
   請求項１に記載の撮像装置。
7. 前記平面視において、前記絶縁部は、前記シールド電極と重ならない部分を含む、
   請求項１に記載の撮像装置。
8. 前記絶縁部は、膜形状を有し、
   前記膜形状の厚さは、１０ｎｍ以上である、
   請求項１に記載の撮像装置。
9. 前記絶縁部の下面と側面とのなす角度は９０度より小さい、
   請求項１に記載の撮像装置。
10. 前記絶縁部は、前記シールド電極を覆っている、
    請求項１に記載の撮像装置。
11. 第１画素と、行方向に沿って前記第１画素に隣接する第２画素と、を含み、行列方向に配置された複数の画素と、
    前記第１画素と前記第２画素との間に位置する部分を含むシールド電極と、
    前記シールド電極から延びる第１シールドビアと、
    前記シールド電極から延びる第２シールドビアと、
    を備え、
    前記第１画素は、
    入射光を電荷に変換する第１光電変換層と、
    前記第１光電変換層で生成した電荷を収集する第１画素電極と、
    前記第１画素電極から延びる第１画素ビアと、
    を含み、
    前記第２画素は、
    入射光を電荷に変換する第２光電変換層と、
    前記第２光電変換層で生成した電荷を収集する第２画素電極と、
    を含み、
    前記シールド電極は、前記第１画素電極および前記第２画素電極とは電気的に分離されており、
    前記第１シールドビアは、平面視において、前記第１画素電極と前記第２画素電極との間に位置し、
    前記平面視において、前記第２シールドビアは、前記第１画素ビアに対して前記第１シールドビアと対称な位置にあり、
    前記シールド電極と前記第１光電変換層を含む光電変換膜との間に位置する絶縁部をさらに備え、
    前記平面視において、前記絶縁部は、前記第１画素電極と離間している、
    撮像装置。
12. 第１画素と、行方向に沿って前記第１画素に隣接する第２画素と、列方向に沿って前記第２画素に隣接する第４画素と、を含み、行列方向に配置された複数の画素と、
    前記第１画素と前記第４画素との間に位置する部分を含むシールド電極と、
    前記シールド電極から延びる第３シールドビアと、を備え、
    前記第１画素は、
    入射光を電荷に変換する第１光電変換層と、
    前記第１光電変換層で生成した電荷を収集する第１画素電極と、
    前記第１画素電極から延びる第１画素ビアと、
    を含み、
    前記第４画素は、
    入射光を電荷に変換する第４光電変換層と、
    前記第４光電変換層で生成した電荷を収集する第４画素電極と、
    前記第４画素電極から延びる第４画素ビアと、
    を含み、
    前記シールド電極は、前記第１画素電極および前記第４画素電極とは電気的に分離されており、
    前記第３シールドビアは、平面視において、前記第１画素電極と前記第４画素電極との間に位置し、
    前記平面視において、前記第４画素ビアは、前記第３シールドビアに対して前記第１画素ビアと対称な位置にあり、
    前記シールド電極と前記第１光電変換層を含む光電変換膜との間に位置する絶縁部をさらに備え、
    前記平面視において、前記絶縁部は、前記第１画素電極と離間している、
    撮像装置。
13. 第１画素と、行方向に沿って前記第１画素に隣接する第２画素と、列方向に沿って前記第２画素に隣接する第４画素と、を含み、行列方向に配置された複数の画素と、
    前記第１画素と前記第４画素との間に位置する部分を含むシールド電極と、
    前記シールド電極から延びる第３シールドビアと、
    前記シールド電極から延びる第４シールドビアと、
    を備え、
    前記第１画素は、
    入射光を電荷に変換する第１光電変換層と、
    前記第１光電変換層で生成した電荷を収集する第１画素電極と、
    前記第１画素電極から延びる第１画素ビアと、
    を含み、
    前記第４画素は、
    入射光を電荷に変換する第４光電変換層と、
    前記第４光電変換層で生成した電荷を収集する第４画素電極と、
    を含み、
    前記シールド電極は、前記第１画素電極および前記第４画素電極とは電気的に分離されており、
    前記第３シールドビアは、平面視において、前記第１画素電極と前記第４画素電極との間に位置し、
    前記平面視において、前記第４シールドビアは、前記第１画素ビアに対して前記第３シールドビアと対称な位置にあり、
    前記シールド電極と前記第１光電変換層を含む光電変換膜との間に位置する絶縁部をさらに備え、
    前記平面視において、前記絶縁部は、前記第１画素電極と離間している、
    撮像装置。
14. 前記平面視において、前記絶縁部は、前記シールド電極と重ならない部分を含む、
    請求項１１から１３のいずれか１項に記載の撮像装置。
15. 前記絶縁部は、膜形状を有し、
    前記膜形状の厚さは、１０ｎｍ以上である、
    請求項１１から１３のいずれか１項に記載の撮像装置。
16. 前記絶縁部の下面と側面とのなす角度は９０度より小さい、
    請求項１１から１３のいずれか１項に記載の撮像装置。
17. 前記絶縁部は、前記シールド電極を覆っている、
    請求項１１から１３のいずれか１項に記載の撮像装置。

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