JP7539448B2

JP7539448B2 - Semiconductor Device

Info

Publication number: JP7539448B2
Application number: JP2022170027A
Authority: JP
Inventors: 旭紘日笠
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2014-04-15
Filing date: 2022-10-24
Publication date: 2024-08-23
Anticipated expiration: 2035-04-13
Also published as: JP2019201217A; JP7165775B2; JP2023002733A; JP6871316B2; JP2021108390A

Description

本発明は、トレンチゲート型ＩＧＢＴを備える半導体装置に関する。 The present invention relates to a semiconductor device equipped with a trench gate type IGBT.

一般的なトレンチゲート型ＩＧＢＴを開示する文献として、たとえば、特許文献１が公知である。 For example, Patent Document 1 is well known as a document that discloses a typical trench gate IGBT.

特許第４７８５３３４号公報Patent No. 4785334

本発明の一実施形態に係る半導体装置は、第１導電型の半導体層と、前記半導体層の表面部に配置された第２導電型のベース領域と、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチであって、それぞれの間にアクティブ領域を定義するトレンチと、前記アクティブ領域に選択的に配置され、下部で前記ベース領域に接続された第２導電型のベースコンタクト領域と、前記アクティブ領域に配置された第１導電型の複数のエミッタ領域と、前記トレンチに埋め込まれたゲート電極と、前記ゲート電極上で前記トレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する埋め込み絶縁膜と、前記アクティブ領域および前記埋め込み絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極とを含み、前記トレンチの幅が前記エミッタ領域よりも幅広く形成され、前記エミッタ領域が、前記埋め込み絶縁膜よりも深く形成されており、前記エミッタ領域の底部において、前記トレンチの幅は隣り合う前記トレンチの間隔よりも広く、前記トレンチの幅は０．６μｍよりも大きい。 A semiconductor device according to one embodiment of the present invention includes a semiconductor layer of a first conductivity type, a base region of a second conductivity type disposed on the surface of the semiconductor layer, a plurality of trenches extending from the surface of the semiconductor layer beyond the bottom of the base region, the trenches defining an active region between each of the trenches, a base contact region of a second conductivity type selectively disposed in the active region and connected to the base region at the bottom, a plurality of emitter regions of a first conductivity type disposed in the active region, a gate electrode embedded in the trench, a buried insulating film embedded in the trench on the gate electrode and having an upper surface at a height position equal to or lower than the surface of the semiconductor layer, and an emitter electrode covering the active region and the buried insulating film and electrically connected to the base region and the emitter region, the width of the trench is formed wider than the emitter region, the emitter region is formed deeper than the buried insulating film, and at the bottom of the emitter region, the width of the trench is wider than the interval between adjacent trenches, and the width of the trench is greater than 0.6 μm.

図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。FIG. 1 is a schematic plan view of a semiconductor device according to an embodiment of the present invention. 図２は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ａ－Ａで前記半導体装置を切断したときの断面に対応している。FIG. 2 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and corresponds to a cross section of the semiconductor device taken along line AA in FIG. 図３は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ｂ－Ｂで前記半導体装置を切断したときの断面に対応している。FIG. 3 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and corresponds to a cross section of the semiconductor device taken along line BB in FIG. 図４は、前記半導体装置が組み込まれたインバータ回路図である。FIG. 4 is a diagram of an inverter circuit in which the semiconductor device is incorporated. 図５Ａは、前記半導体装置の製造工程の一部を示す図である。FIG. 5A is a diagram showing a part of the manufacturing process of the semiconductor device. 図５Ｂは、図５Ａの次の工程を示す図である。FIG. 5B is a diagram showing the next step of FIG. 5A. 図５Ｃは、図５Ｂの次の工程を示す図である。FIG. 5C is a diagram showing the next step of FIG. 5B. 図５Ｄは、図５Ｃの次の工程を示す図である。FIG. 5D is a diagram showing the next step of FIG. 5C. 図５Ｅは、図５Ｄの次の工程を示す図である。FIG. 5E is a diagram showing the next step of FIG. 5D. 図５Ｆは、図５Ｅの次の工程を示す図である。FIG. 5F is a diagram showing the next step of FIG. 5E. 図５Ｇは、図５Ｆの次の工程を示す図である。FIG. 5G is a diagram showing the next step of FIG. 5F. 図５Ｈは、図５Ｇの次の工程を示す図である。FIG. 5H is a diagram showing the next step of FIG. 5G. 図５Ｉは、図５Ｈの次の工程を示す図である。FIG. 5I is a diagram showing the next step of FIG. 5H. 図５Ｊは、図５Ｉの次の工程を示す図である。FIG. 5J is a diagram showing the next step of FIG. 5I. 図５Ｋは、図５Ｊの次の工程を示す図である。FIG. 5K is a diagram showing the next step of FIG. 5J. 図５Ｌは、図５Ｋの次の工程を示す図である。FIG. 5L shows the next step of FIG. 5K. 図６は、Ｓｉ表面からの深さとホール密度との関係を示すシミュレーションデータである。FIG. 6 shows simulation data showing the relationship between the depth from the Si surface and the hole density. 図７は、コレクタ－エミッタ電圧（ＶＣＥ）とコレクタ電流（ＩＣ）との関係を示すシミュレーションデータである。FIG. 7 shows simulation data showing the relationship between collector-emitter voltage (VCE) and collector current (IC). 図８は、本発明の一実施形態に係る半導体装置の模式的な断面図である。FIG. 8 is a schematic cross-sectional view of a semiconductor device according to one embodiment of the present invention. 図９は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ａ－Ａで前記半導体装置を切断したときの断面に対応している。FIG. 9 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and corresponds to a cross section of the semiconductor device taken along line AA in FIG. 図１０は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ｂ－Ｂで前記半導体装置を切断したときの断面に対応している。FIG. 10 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and corresponds to a cross section of the semiconductor device taken along line BB in FIG. 図１１は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ｃ－Ｃで前記半導体装置を切断したときの断面に対応している。FIG. 11 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and corresponds to a cross section of the semiconductor device taken along line CC in FIG. 図１２Ａは、図９～図１１の半導体装置の製造工程の一部を示す図である。FIG. 12A is a diagram showing a part of the manufacturing process of the semiconductor device of FIGS. 図１２Ｂは、図１２Ａの次の工程を示す図である。FIG. 12B is a diagram showing the next step of FIG. 12A. 図１２Ｃは、図１２Ｂの次の工程を示す図である。FIG. 12C is a diagram showing the next step of FIG. 12B. 図１２Ｄは、図１２Ｃの次の工程を示す図である。FIG. 12D is a diagram showing the next step of FIG. 12C. 図１２Ｅは、図１２Ｄの次の工程を示す図である。FIG. 12E is a diagram showing the next step of FIG. 12D. 図１２Ｆは、図１２Ｅの次の工程を示す図である。FIG. 12F is a diagram showing the next step of FIG. 12E.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。 Below, an embodiment of the present invention will be described in detail with reference to the attached drawings.

図１は、本発明の一実施形態に係る半導体装置１，５１の模式的な平面図である。図２および図３は、半導体装置１の模式的な断面図であって、それぞれ、図１の切断線Ａ－ＡおよびＢ－Ｂで半導体装置１を切断したときの断面に対応している。なお、図１は、平面図であるが、明瞭化のために幾つかの構成要素にハッチングを付している。 Figure 1 is a schematic plan view of a semiconductor device 1, 51 according to one embodiment of the present invention. Figures 2 and 3 are schematic cross-sectional views of the semiconductor device 1, and correspond to cross sections of the semiconductor device 1 taken along the cutting lines A-A and B-B in Figure 1, respectively. Although Figure 1 is a plan view, some components are hatched for clarity.

半導体装置１は、トレンチゲート型ＩＧＢＴを備えるデバイスであって、本発明の半導体層の一例としての半導体基板２を含む。半導体基板２は、たとえば、５０μｍ～２００μｍの厚さのｎ^－型シリコン基板であってよい。 The semiconductor device 1 is a device equipped with a trench gate type IGBT, and includes a semiconductor substrate 2 as an example of the semiconductor layer of the present invention. The semiconductor substrate 2 may be, for example, an n ^- type silicon substrate having a thickness of 50 μm to 200 μm.

半導体基板２は、その裏面３から表面７へ向かって順に、ｐ^＋型コレクタ領域４、ｎ型バッファ領域５およびｎ^－型ドリフト領域６が積層された構造を有している。 The semiconductor substrate 2 has a structure in which ap ⁺ -type collector region 4 , an n-type buffer region 5 , and an n ⁻ -type drift region 6 are laminated in this order from the back surface 3 to the front surface 7 .

ｐ^＋型コレクタ領域４のｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、ｐ型不純物領域において同じ）。一方、ｎ型バッファ領域５およびｎ^－型ドリフト領域６のｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、ｎ型不純物領域において同じ）。 As the p-type dopant for p ⁺ type collector region 4, for example, B (boron), Al (aluminum), etc. can be used (hereinafter, the same applies to the p-type impurity region). On the other hand, as the n-type dopant for n ^- type buffer region 5 and n- type drift region 6, for example, N (nitrogen), P (phosphorus), As (arsenic), etc. can be used (hereinafter, the same applies to the n-type impurity region).

また、ｐ^＋型コレクタ領域４のドーパント濃度は、たとえば、１×１０^１５ｃｍ^－３～２×１０^１９ｃｍ^－３である。一方、ｎ型バッファ領域５のドーパント濃度は、たとえば、１×１０^１５ｃｍ^－３～５×１０^１７ｃｍ^－３であり、ｎ^－型ドリフト領域６のドーパント濃度は、たとえば、１×１０^１３ｃｍ^－３～５×１０^１４ｃｍ^－３である。 The dopant concentration of the p ⁺ type collector region 4 is, for example, 1×10 ¹⁵ cm ⁻³ to 2×10 ¹⁹ cm ⁻³ . On the other hand, the dopant concentration of the n type buffer region 5 is, for example, 1×10 ¹⁵ cm ⁻³ to 5×10 ¹⁷ cm ⁻³ , and the dopant concentration of the n ⁻ type drift region 6 is, for example, 1×10 ¹³ cm ⁻³ to 5×10 ¹⁴ cm ⁻³ .

ｎ^－型ドリフト領域６の表面部には、ｐ型ベース領域８が形成され、さらに、表面７からｐ型ベース領域８の底部を超えて延びる複数のゲートトレンチ９が形成されている。ｐ型ベース領域８のドーパント濃度は、たとえば、１×１０^１６ｃｍ^－３～１×１０^１８ｃｍ^－３である。また、ｐ型ベース領域８の表面７からの深さは、たとえば、１．０μｍ～４．０μｍである。 A p ^- type base region 8 is formed in a surface portion of the n -type drift region 6, and further a plurality of gate trenches 9 are formed extending from the surface 7 beyond the bottom of the p-type base region 8. The dopant concentration of the p-type base region 8 is, for example, 1×10 ¹⁶ cm ^-3 to 1×10 ¹⁸ cm ^-3 . The depth of the p-type base region 8 from the surface 7 is, for example, 1.0 μm to 4.0 μm.

複数のゲートトレンチ９は、互いに平行なストライプ状に形成されている。これにより、隣り合うゲートトレンチ９間のｐ型ベース領域８は、ストライプ状に分割されている。この分割されたストライプ状の半導体領域（Ｓｉ結晶領域）が、アクティブ領域１０として定義される。 The multiple gate trenches 9 are formed in parallel stripes. This divides the p-type base region 8 between adjacent gate trenches 9 into stripes. This divided stripe-shaped semiconductor region (Si crystal region) is defined as the active region 10.

図１に示すように、隣り合うゲートトレンチ９の間隔Ｐ_１（ゲートトレンチ９の中心間の距離）は、たとえば、１μｍ以下である。また、ゲートトレンチ９の幅Ｗ_１は、たとえば、０．６μｍ～３．０μｍであり、アクティブ領域１０の幅Ｗ_２は、幅Ｗ_１よりも狭く、たとえば、０．５μｍ～１．５μｍである。 1, the interval P ₁ between adjacent gate trenches 9 (the distance between the centers of the gate trenches 9) is, for example, 1 μm or less. The width W ₁ of the gate trench 9 is, for example, 0.6 μm to 3.0 μm, and the width W ₂ of the active region 10 is narrower than the width W ₁ and is, for example, 0.5 μm to 1.5 μm.

ゲートトレンチ９には、ゲート絶縁膜１１を介してゲート電極１２が埋め込まれている。ゲート絶縁膜１１は、たとえばＳｉＯ_２からなり、ゲート電極１２は、たとえばポリシリコンからなる。また、ゲート絶縁膜１１の厚さは、たとえば、１１００Å～１３００Å（この実施形態では、１２００Å）である。 A gate electrode 12 is buried in the gate trench 9 via a gate insulating film 11. The gate insulating film 11 is made of, for example, _SiO2 , and the gate electrode 12 is made of, for example, polysilicon. The thickness of the gate insulating film 11 is, for example, 1100 Å to 1300 Å (1200 Å in this embodiment).

ゲート電極１２は、ゲートトレンチ９の深さ方向途中まで埋め込まれている。これにより、ゲートトレンチ９においてゲート電極１２の上方には、ゲート電極１２の上面およびゲートトレンチ９の両側面によって定義されたスペース１３が形成されている。 The gate electrode 12 is embedded partway into the gate trench 9 in the depth direction. As a result, a space 13 is formed above the gate electrode 12 in the gate trench 9, the space being defined by the upper surface of the gate electrode 12 and both side surfaces of the gate trench 9.

スペース１３は、ｐ型ベース領域８よりも浅く形成されており、たとえば、ゲートトレンチ９の長手方向全域に亘って延びるシャロートレンチとなっている。スペース１３の表面７からの深さは、たとえば、０．２μｍ～０．５μｍである。 The space 13 is formed shallower than the p-type base region 8, and is, for example, a shallow trench that extends over the entire longitudinal direction of the gate trench 9. The depth of the space 13 from the surface 7 is, for example, 0.2 μm to 0.5 μm.

スペース１３には、埋め込み絶縁膜１４が埋め込まれている。埋め込み絶縁膜１４は、たとえばＳｉＯ_２からなる。埋め込み絶縁膜１４は、アクティブ領域１０の表面７と同じか当該表面７よりも低い高さ位置に上面１５を有している。上面１５がアクティブ領域１０の表面７よりも低い高さ位置の場合、その高低差は、後述する絶縁材料３８のエッチバックの際に、当該絶縁材料３８が若干オーバーエッチングされることによって形成される凹みによって生じるものである。したがって、半導体基板２の表面７は、半導体（Ｓｉ）表面と絶縁物（ＳｉＯ_２）表面とが互いに段差なく連続して平坦面となっているか、もしくは、半導体（Ｓｉ）表面に対して絶縁物（ＳｉＯ_２）表面が若干凹むことで非常に浅い凹部が形成された略平坦な面となっている。 A buried insulating film 14 is buried in the space 13. The buried insulating film 14 is made of, for example, SiO _2. The buried insulating film 14 has an upper surface 15 at a height position equal to or lower than the surface 7 of the active region 10. When the upper surface 15 is at a height position lower than the surface 7 of the active region 10, the height difference is caused by a recess formed by slight over-etching of the insulating material 38 during etching back of the insulating material 38, which will be described later. Therefore, the surface 7 of the semiconductor substrate 2 is either a flat surface in which the semiconductor (Si) surface and the insulator (SiO ₂ ) surface are continuous with no steps, or a substantially flat surface in which a very shallow recess is formed by a slight recess in the insulator (SiO ₂ ) surface relative to the semiconductor (Si) surface.

埋め込み絶縁膜１４とゲート電極１２との間には、絶縁薄膜１６が介在されている。絶縁薄膜１６は、たとえばＳｉＯ_２からなる。また、絶縁薄膜１６は、ゲート絶縁膜１１よりも薄く、たとえば、１５０Å～２５０Å（この実施形態では、２００Å）の厚さを有している。 A thin insulating film 16 is interposed between the buried insulating film 14 and the gate electrode 12. The thin insulating film 16 is made of, for example, SiO _2. The thin insulating film 16 is thinner than the gate insulating film 11 and has a thickness of, for example, 150 Å to 250 Å (200 Å in this embodiment).

アクティブ領域１０においてｐ型ベース領域８の表面部には、複数のｎ^＋型エミッタ領域１７が形成されている。各ｎ^＋型エミッタ領域１７は、隣り合うゲートトレンチ９をつなぐように形成されている。ｎ^＋型エミッタ領域１７が隣り合うゲートトレンチ９をつなぐとは、図１に示すように、各ｎ^＋型エミッタ領域１７が、一方のゲートトレンチ９から他方のゲートトレンチ９に延びる過程で分断されていないことを意味している。 In the active region 10, a plurality of n ⁺ type emitter regions 17 are formed in a surface portion of the p type base region 8. Each n ⁺ type emitter region 17 is formed so as to connect adjacent gate trenches 9. The n ⁺ type emitter region 17 connecting adjacent gate trenches 9 means that each n ⁺ type emitter region 17 is not divided in the process of extending from one gate trench 9 to the other gate trench 9, as shown in FIG.

また、複数のｎ^＋型エミッタ領域１７は、ストライプ状のゲートトレンチ９に垂直に交わるストライプ状に配列されている。これにより、ゲートトレンチ９およびｎ^＋型エミッタ領域１７は、全体として、平面視格子状に形成されている。図１に示すように、隣り合うｎ^＋型エミッタ領域１７の間隔Ｐ_２（ｎ^＋型エミッタ領域１７の中心間の距離）は、たとえば、３．５μｍ～１０μｍである。各ｎ^＋型エミッタ領域１７の幅Ｗ_３は、たとえば、０．３５μｍ～１．０μｍである。 The multiple n ⁺ type emitter regions 17 are arranged in stripes perpendicularly intersecting the striped gate trenches 9. As a result, the gate trenches 9 and the n ⁺ type emitter regions 17 are formed in a lattice shape in a plan view as a whole. As shown in FIG. 1, the spacing P ₂ between adjacent n ⁺ type emitter regions 17 (the distance between the centers of the n ⁺ type emitter regions 17) is, for example, 3.5 μm to 10 μm. The width W ₃ of each n ⁺ type emitter region 17 is, for example, 0.35 μm to 1.0 μm.

また、各ｎ^＋型エミッタ領域１７は、埋め込み絶縁膜１４の底部よりも深く形成されていて、ゲート絶縁膜１１を介してゲート電極１２に対向している。ｎ^＋型エミッタ領域１７の表面７からの深さは、たとえば、０．６μｍ～０．８μｍである。また、ｎ^＋型エミッタ領域１７のドーパント濃度は、１×１０^１９ｃｍ^－３～５×１０^２０ｃｍ^－３である。 Each n ⁺ type emitter region 17 is formed deeper than the bottom of the buried insulating film 14, and faces the gate electrode 12 via the gate insulating film 11. The depth of the n ⁺ type emitter region 17 from the surface 7 is, for example, 0.6 μm to 0.8 μm. The dopant concentration of the n ⁺ type emitter region 17 is 1×10 ¹⁹ cm ^-3 to 5×10 ²⁰ cm ^-3 .

また、アクティブ領域１０においてｐ型ベース領域８の表面部には、複数のｐ^＋型ベースコンタクト領域１８が形成されている。ｐ^＋型ベースコンタクト領域１８は、アクティブ領域１０のｎ^＋型エミッタ領域１７を除く全領域に形成されている。つまり、アクティブ領域１０においてｐ型ベース領域８の表面部には、ｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８がゲートトレンチ９に沿って交互に配置されている。ｐ^＋型ベースコンタクト領域１８の幅Ｗ_４は、幅Ｗ_３よりも広く、たとえば、３μｍ～９μｍである。このようなアクティブ領域１０において、ｐ型ベース領域８に対するｎ^＋型エミッタ領域１７の面積比（ｎ^＋型エミッタ領域１７の配置率）は、たとえば、２０％以下であり、好ましくは、１０％～１５％である。これにより、良好な短絡耐量を達成することができる。 Further, in the active region 10, a plurality of p ⁺ type base contact regions 18 are formed in the surface portion of the p type base region 8. The p ⁺ type base contact regions 18 are formed in the entire region of the active region 10 except for the n ⁺ type emitter region 17. That is, in the surface portion of the p type base region 8 in the active region 10, the n ⁺ type emitter regions 17 and the p ⁺ type base contact regions 18 are alternately arranged along the gate trench 9. The width W ₄ of the p ⁺ type base contact region 18 is wider than the width W ₃ , and is, for example, 3 μm to 9 μm. In such an active region 10, the area ratio of the n ⁺ type emitter regions 17 to the p type base region 8 (the arrangement rate of the n ⁺ type emitter regions 17) is, for example, 20% or less, and preferably 10% to 15%. This makes it possible to achieve a good short circuit resistance.

また、各ｐ^＋型ベースコンタクト領域１８は、ｎ^＋型エミッタ領域１７および埋め込み絶縁膜１４の底部よりも浅く形成されている。ｐ^＋型ベースコンタクト領域１８の表面７からの深さは、たとえば、０．２μｍ～０．８μｍである。また、ｐ^＋型ベースコンタクト領域１８のドーパント濃度は、たとえば、５×１０^１８ｃｍ^－３～１×１０^２０ｃｍ^－３である。 Each p ⁺ type base contact region 18 is formed shallower than the bottom of the n ⁺ type emitter region 17 and the buried insulating film 14. The depth of the p ⁺ type base contact region 18 from the surface 7 is, for example, 0.2 μm to 0.8 μm. The dopant concentration of the p ⁺ type base contact region 18 is, for example, 5×10 ¹⁸ cm ⁻³ to 1×10 ²⁰ cm ⁻³ .

半導体基板２上には、エミッタ電極１９が形成されている。エミッタ電極１９は、たとえばＡｌ－Ｓｉ－Ｃｕ系合金からなる。エミッタ電極１９は、その一方表面および他方表面が表面７の半導体（Ｓｉ）表面および絶縁物（ＳｉＯ_２）表面に沿うように、アクティブ領域１０および埋め込み絶縁膜１４を覆っている。前述のように表面７が（略）平坦面となっていることから、エミッタ電極１９は、この平坦性を引き継いだ平坦電極となっている。そのため、エミッタ電極１９にボンディングワイヤ等の配線材を接合するときの接合強度を向上させることができる。 An emitter electrode 19 is formed on the semiconductor substrate 2. The emitter electrode 19 is made of, for example, an Al-Si-Cu alloy. The emitter electrode 19 covers the active region 10 and the buried insulating film 14 such that one and the other surfaces thereof are aligned with the semiconductor (Si) surface and the insulator (SiO ₂ ) surface of the surface 7. As described above, the surface 7 is (almost) flat, and therefore the emitter electrode 19 is a flat electrode that inherits this flatness. This makes it possible to improve the bonding strength when bonding a wiring material such as a bonding wire to the emitter electrode 19.

つまり、図２および図３に示すように、エミッタ電極１９では、アクティブ領域１０に接してｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８に接続されたコンタクト部分と、埋め込み絶縁膜１４に接してゲート電極１２に対向する非コンタクト部分とが、互いに段差なく連続している。非コンタクト部とゲート電極１２とは、埋め込み絶縁膜１４によって絶縁されている。 2 and 3, in the emitter electrode 19, a contact portion in contact with the active region 10 and connected to the n ⁺ type emitter region 17 and the p ⁺ type base contact region 18, and a non-contact portion in contact with the buried insulating film 14 and facing the gate electrode 12 are continuous with each other without any step. The non-contact portion and the gate electrode 12 are insulated by the buried insulating film 14.

また、半導体基板２とエミッタ電極１９との間には、図２および図３に示すように、Ｔｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア膜２０が介在されていてもよい。 Also, as shown in Figures 2 and 3, a barrier film 20 having a Ti/TiN/Ti laminated structure may be interposed between the semiconductor substrate 2 and the emitter electrode 19.

半導体基板２の裏面３には、コレクタ電極２１が形成されている。コレクタ電極２１は、裏面３から順に積層されたＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕ積層構造を有している。 A collector electrode 21 is formed on the rear surface 3 of the semiconductor substrate 2. The collector electrode 21 has an AlSi/Ti/Ni/Au laminated structure that is laminated in this order from the rear surface 3.

そして、半導体装置１は、たとえば、図４に示すようなインバータ回路２２に組み込んで使用することができる。図４は、半導体装置１が組み込まれたインバータ回路図である。 The semiconductor device 1 can be used, for example, by incorporating it into an inverter circuit 22 as shown in FIG. 4. FIG. 4 is a diagram of an inverter circuit in which the semiconductor device 1 is incorporated.

インバータ回路２２は、負荷の一例としての三相モータ２３に接続される三相インバータ回路である。インバータ回路２２は、直流電源２４およびスイッチ部２５を含む。 The inverter circuit 22 is a three-phase inverter circuit connected to a three-phase motor 23 as an example of a load. The inverter circuit 22 includes a DC power supply 24 and a switch unit 25.

直流電源２４は、この実施形態では、たとえば、７００Ｖである。直流電源２４には、その高圧側に高圧側配線２６が接続され、その低圧側に低圧側配線２７が接続されている。 In this embodiment, the DC power supply 24 is, for example, 700 V. A high-voltage side wiring 26 is connected to the high-voltage side of the DC power supply 24, and a low-voltage side wiring 27 is connected to the low-voltage side of the DC power supply 24.

スイッチ部２５は、三相モータ２３のＵ相２３Ｕ、Ｖ相２３ＶおよびＷ相２３Ｗのそれぞれの相に対応する３つのアーム２８～３０を備えている。 The switch section 25 has three arms 28 to 30 corresponding to the U-phase 23U, V-phase 23V, and W-phase 23W of the three-phase motor 23.

アーム２８～３０は、高圧側配線２６と低圧側配線２７との間に並列に接続されている。アーム２８～３０は、それぞれ高圧側のハイサイドトランジスタ（半導体装置１）３１Ｈ～３３Ｈと、低圧側のローサイドトランジスタ（半導体装置１）３１Ｌ～３３Ｌとを備えている。各トランジスタ３１Ｈ～３３Ｈおよび３１Ｌ～３３Ｌには、それぞれ回生ダイオード３４Ｈ～３６Ｈおよび３４Ｌ～３６Ｌが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されている。 The arms 28 to 30 are connected in parallel between the high-voltage side wiring 26 and the low-voltage side wiring 27. The arms 28 to 30 each include a high-side transistor (semiconductor device 1) 31H to 33H on the high-voltage side and a low-side transistor (semiconductor device 1) 31L to 33L on the low-voltage side. Regenerative diodes 34H to 36H and 34L to 36L are connected in parallel to each of the transistors 31H to 33H and 31L to 33L, respectively, so that a forward current flows from the low-voltage side to the high-voltage side.

インバータ回路２２では、各アーム２８～３０のハイサイドトランジスタ３１Ｈ～３３Ｈおよびローサイドトランジスタ３１Ｌ～３３Ｌのオン／オフ制御を交互に切り替えることによって、つまり、一方のトランジスタがスイッチオンで、他方のトランジスタがスイッチオフである状態を交互に切り替えることによって、三相モータ２３に交流電流を流すことができる。一方、両方のトランジスタをスイッチオフの状態にすることによって、三相モータ２３への通電を停止することができる。このようにして、三相モータ２３のスイッチング動作を行う。 In the inverter circuit 22, alternating current can be passed through the three-phase motor 23 by alternately switching the on/off control of the high-side transistors 31H-33H and low-side transistors 31L-33L of each arm 28-30, that is, by alternately switching one transistor on and the other off. On the other hand, current to the three-phase motor 23 can be stopped by switching both transistors off. In this way, the switching operation of the three-phase motor 23 is performed.

図５Ａ～図５Ｌは、半導体装置１の製造工程の一部を工程順に示す図である。図５Ａ～図５Ｌにおいて、紙面左側の図が図２の断面に対応しており、紙面右側の図が図３の断面に対応している。 Figures 5A to 5L are diagrams showing some of the manufacturing processes for semiconductor device 1 in the order of steps. In Figures 5A to 5L, the diagrams on the left side of the page correspond to the cross section of Figure 2, and the diagrams on the right side of the page correspond to the cross section of Figure 3.

半導体装置１を製造するには、図５Ａに示すように、ｎ^－型の半導体基板２（ｎ^－型ドリフト領域６）の表面７に対してｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｐ型ドーパントがドライブイン拡散してｐ型ベース領域８が形成される。 5A, in order to manufacture the semiconductor device 1, a p-type dopant is ion-implanted (implanted) into a surface 7 of an n ^- type semiconductor substrate 2 (n ^- type drift region 6), and then the semiconductor substrate 2 is annealed. As a result, the p-type dopant is drive-in diffused to form a p-type base region 8.

次に、図５Ｂに示すように、半導体基板２が選択的にエッチングされることによって、ゲートトレンチ９が形成される。また、隣り合うゲートトレンチ９で挟まれた部分にアクティブ領域１０が形成される。 Next, as shown in FIG. 5B, the semiconductor substrate 2 is selectively etched to form gate trenches 9. In addition, an active region 10 is formed in the area sandwiched between adjacent gate trenches 9.

次に、図５Ｃに示すように、半導体基板２が熱酸化されることによって、ゲートトレンチ９の内面を含む表面全域にゲート絶縁膜１１が形成される。 Next, as shown in FIG. 5C, the semiconductor substrate 2 is thermally oxidized to form a gate insulating film 11 over the entire surface, including the inner surface of the gate trench 9.

次に、図５Ｄに示すように、たとえばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、ポリシリコン等の電極材料３７が半導体基板２上に堆積される。電極材料３７の堆積は、ゲートトレンチ９を完全に埋め戻し、半導体基板２が電極材料３７で覆われるまで続けられる。 Next, as shown in FIG. 5D, an electrode material 37 such as polysilicon is deposited on the semiconductor substrate 2, for example, by LPCVD (Low Pressure Chemical Vapor Deposition). The deposition of the electrode material 37 is continued until the gate trench 9 is completely backfilled and the semiconductor substrate 2 is covered with the electrode material 37.

次に、図５Ｅに示すように、電極材料３７がエッチバックされることによって、電極材料３７の不要部分が除去される。これにより、ゲートトレンチ９の深さ方向途中部まで埋め込まれたゲート電極１２が形成されると共に、ゲート電極１２の上方にスペース１３が形成される。 Next, as shown in FIG. 5E, the electrode material 37 is etched back to remove unnecessary portions of the electrode material 37. This forms a gate electrode 12 that is embedded halfway into the gate trench 9 in the depth direction, and forms a space 13 above the gate electrode 12.

次に、図５Ｆに示すように、半導体基板２が熱酸化されることによって、ゲート絶縁膜１１で覆われていないゲート電極１２の上面に絶縁薄膜１６（熱酸化膜）が形成される。 Next, as shown in FIG. 5F, the semiconductor substrate 2 is thermally oxidized to form a thin insulating film 16 (thermal oxide film) on the upper surface of the gate electrode 12 that is not covered with the gate insulating film 11.

次に、図５Ｇに示すように、ＴＥＯＳ原料を用いたＣＶＤ法によってＳｉＯ_２からなる絶縁材料３８が半導体基板２上に堆積される。その後、絶縁材料３８の表面を平坦化させるため、半導体基板２をアニール処理してもよい。また、このアニール処理は、前述の図５Ａ（ドライブイン拡散）、図５Ｃ（ゲート熱酸化）および図５Ｄ（ポリシリコンデポ）等の加熱工程を経て徐々に深くなったｐ型ベース領域８のこの時点での深さを確認した上で、最終的な深さ調整をするために利用してもよい。 Next, as shown in Fig. 5G, an insulating material ₃₈ made of SiO2 is deposited on the semiconductor substrate 2 by a CVD method using a TEOS raw material. Thereafter, the semiconductor substrate 2 may be annealed to flatten the surface of the insulating material 38. This annealing process may also be used to check the depth at this point of the p-type base region 8, which has gradually become deeper through the heating steps of Fig. 5A (drive-in diffusion), Fig. 5C (gate thermal oxidation), Fig. 5D (polysilicon deposition), etc., and then to make a final depth adjustment.

次に、図５Ｈに示すように、絶縁材料３８がエッチバックされることによって、絶縁材料３８の不要部分が除去される。これにより、スペース１３に埋め込まれた埋め込み絶縁膜１４が形成される。 Next, as shown in FIG. 5H, the insulating material 38 is etched back to remove unnecessary portions of the insulating material 38. This results in the formation of the buried insulating film 14 buried in the space 13.

次に、図５Ｉに示すように、半導体基板２の表面７に対してｎ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｎ型ドーパントがドライブイン拡散してｎ^＋型エミッタ領域１７が形成される。 5I, an n-type dopant is ion-implanted (implanted) into the surface 7 of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed. As a result, the n-type dopant is diffused by drive-in diffusion to form an n ⁺ -type emitter region 17.

次に、図５Ｊに示すように、半導体基板２の表面７に対してｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｐ型ドーパントがドライブイン拡散してｐ^＋型ベースコンタクト領域１８が形成される。 5J, a p-type dopant is ion-implanted (implanted) into the surface 7 of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed. This causes the p-type dopant to undergo drive-in diffusion, forming the p ⁺ type base contact region 18.

次に、半導体基板２上に、たとえばスパッタ法によって、Ｔｉ膜が堆積されアニール処理された後、同様の方法によってＴｉＮ膜、Ｔｉ膜およびＡｌ－Ｓｉ－Ｃｕ系合金膜が順に堆積される。そして、これらＴｉ／ＴｉＮ／Ｔｉ／Ａｌ－Ｓｉ－Ｃｕ系合金をパターニングすることによって、図５Ｋに示すように、エミッタ電極１９およびバリア膜２０が同時に形成される。 Next, a Ti film is deposited on the semiconductor substrate 2, for example, by sputtering, and then annealed. A TiN film, a Ti film, and an Al-Si-Cu alloy film are then deposited in that order by a similar method. Then, by patterning these Ti/TiN/Ti/Al-Si-Cu alloy films, an emitter electrode 19 and a barrier film 20 are simultaneously formed, as shown in FIG. 5K.

次に、必要に応じて半導体基板２を裏面３からの研削によって薄化させた後、図５Ｌに示すように、半導体基板２の裏面３に対して選択的にｎ型およびｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理（この実施形態では、レーザアニール）される。これにより、ｎ型およびｐ型ドーパントがドライブイン拡散してｎ型バッファ領域５およびｐ^＋型コレクタ領域４が形成される。その後、たとえばスパッタ法によって、ＡｌＳｉ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜が順に堆積される。これにより、コレクタ電極２１が形成される。 Next, the semiconductor substrate 2 is thinned by grinding from the back surface 3 as necessary, and then, as shown in FIG. 5L, n-type and p-type dopants are selectively ion-implanted (implanted) into the back surface 3 of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed (laser annealed in this embodiment). As a result, the n-type and p-type dopants are drive-in diffused to form the n-type buffer region 5 and the p ⁺ -type collector region 4. Then, for example, an AlSi film, a Ti film, a Ni film, and an Au film are deposited in this order by a sputtering method. As a result, the collector electrode 21 is formed.

以上のような工程を経て、図１～図３に示す半導体装置１が得られる。なお、図５Ａ～図５Ｌでは半導体装置１の製造工程の一部を表したに過ぎず、当該製造工程は、図５Ａ～図５Ｌで示されなかった工程を含んでいてもよい。 Through the above steps, the semiconductor device 1 shown in Figures 1 to 3 is obtained. Note that Figures 5A to 5L only show a portion of the manufacturing process for the semiconductor device 1, and the manufacturing process may include steps not shown in Figures 5A to 5L.

この半導体装置１によれば、図２および図３に示すように、ゲート電極１２とエミッタ電極１９とを埋め込み絶縁膜１４で絶縁できるので、隣り合うゲートトレンチ９間のアクティブ領域１０の半導体（Ｓｉ）表面全体を、エミッタコンタクト領域として使用することができる。そのため、ｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８の形成（図５Ｉおよび図５Ｊ）後、半導体基板２に層間絶縁膜等の絶縁膜を形成する工程を経ずに、図５Ｋに示すように、エミッタ電極１９の材料を直接堆積すればよい。 2 and 3, the gate electrode 12 and the emitter electrode 19 can be insulated by the buried insulating film 14, so that the entire semiconductor (Si) surface of the active region 10 between adjacent gate trenches 9 can be used as the emitter contact region. Therefore, after the n ⁺ -type emitter region 17 and the p ⁺ -type base contact region 18 are formed (FIGS. 5I and 5J), the material of the emitter electrode 19 can be directly deposited as shown in FIG. 5K without going through a process of forming an insulating film such as an interlayer insulating film on the semiconductor substrate 2.

したがって、ｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８へのコンタクトを形成する際に、ゲートトレンチ９に直交する方向におけるマスクの位置ずれおよび寸法ばらつき等を考慮したデザインマージンが必要ない。さらに、ｎ^＋型エミッタ領域１７の構造が、図１に示すように、隣り合うゲートトレンチ９をつなぐ橋掛け構造であるため、その形成にあたり、前記同様のデザインマージンを必要としない。その結果、前記デザインマージンを削減したデバイスの微細化を達成することができる。 Therefore, when forming contacts to the n ⁺ type emitter region 17 and the p ⁺ type base contact region 18, no design margin is required in consideration of mask positional deviation and dimensional variation in the direction perpendicular to the gate trench 9. Furthermore, since the structure of the n ⁺ type emitter region 17 is a bridge structure connecting adjacent gate trenches 9 as shown in Figure 1, no design margin is required for its formation. As a result, it is possible to achieve miniaturization of the device with reduced design margin.

そして、微細化によるアクティブ領域１０の幅Ｗ_２の縮小化によって、ｐ型ベース領域８とｎ^－型ドリフト領域６との界面付近でのホール密度を高めてオン電圧を低減することができる。ホール密度の向上効果およびオン電圧の低減効果は、それぞれ、図６および図７によって証明することができる。 Furthermore, by reducing the width _W2 of active region 10 through miniaturization, it is possible to increase the hole density near the interface between p-type base region 8 and n ^- type drift region 6, thereby reducing the on-voltage. The effects of improving the hole density and reducing the on-voltage can be demonstrated by Figures 6 and 7, respectively.

図６は、Ｓｉ表面からの深さとホール密度との関係を示すシミュレーションデータである。図７は、コレクタ－エミッタ電圧（ＶＣＥ）とコレクタ電流（ＩＣ）との関係を示すシミュレーションデータである。 Figure 6 shows simulation data indicating the relationship between the depth from the Si surface and the hole density. Figure 7 shows simulation data indicating the relationship between the collector-emitter voltage (VCE) and the collector current (IC).

図６および図７において、実施例の実線は、この実施形態に係る半導体装置１の結果を示している。一方、参考例は、ゲート電極１２とエミッタ電極１９とを絶縁するための絶縁膜として、埋め込み絶縁膜１４に代えて表面７上の層間絶縁膜を採用し、コンタクトホール形成のためのデザインマージンを考慮してゲートトレンチ９の間隔Ｐ_１を半導体装置１よりも広げた、半導体装置の結果を示している。 6 and 7, the solid lines for the Example show the results for the semiconductor device 1 according to this embodiment. On the other hand, the Reference Example shows the results for a semiconductor device in which an interlayer insulating film on the surface 7 is used as an insulating film for insulating the gate electrode 12 and the emitter electrode 19 instead of the buried insulating film 14, and the interval _P1 of the gate trenches 9 is made wider than that of the semiconductor device 1 in consideration of a design margin for contact hole formation.

図６から、実施例のホール密度は、Ｓｉ表面からの深さに関係なく、参考例よりも高いことがわかる。また、図７から、実施例のオン電圧が参考例よりも低いことが明らかである。 Figure 6 shows that the hole density of the embodiment is higher than that of the reference example, regardless of the depth from the Si surface. Also, Figure 7 clearly shows that the on-voltage of the embodiment is lower than that of the reference example.

以上より、半導体装置１のようにゲートトレンチ９の間隔Ｐ_１を狭めることによって、ホール密度を向上できると共に、オン電圧を低減できることがわかった。その結果、前記間隔Ｐ_１を維持して比較的低いオン電圧を確保したまま、ｐ型ベース領域８に対するｎ^＋型エミッタ領域１７の面積比（ｎ^＋型エミッタ領域１７の配置率）を調節することによって、短絡耐量値も容易に向上させることができる。つまり、半導体装置１によれば、オン電圧と短絡耐量のトレードオフの関係を改善することができる。 From the above, it has been found that the hole density can be improved and the on-voltage can be reduced by narrowing the interval _P1 of the gate trenches ₉ as in the semiconductor device 1. As a result, the short circuit withstand voltage can be easily improved by adjusting the area ratio of the n ⁺ type emitter region 17 to the p-type base region 8 (the arrangement rate of the n ⁺ type emitter region 17) while maintaining the interval P1 and securing a relatively low on-voltage. In other words, the semiconductor device 1 can improve the trade-off relationship between the on-voltage and the short circuit withstand voltage.

図８は、本発明の一実施形態に係る半導体装置５０の模式的な断面図である。図８では、前述の半導体装置１と異なる構成要素について主に説明し、共通の構成要素については同じ符号を付して説明を省略する。 Figure 8 is a schematic cross-sectional view of a semiconductor device 50 according to one embodiment of the present invention. In Figure 8, components that differ from the semiconductor device 1 described above are mainly described, and common components are denoted by the same reference numerals and description thereof is omitted.

半導体装置５１では、ｎ^－型ドリフト領域６を介してゲートトレンチ９に対向するようにエミッタトレンチ４４が形成されている。エミッタトレンチ４４は、図８に示すように、各ゲートトレンチ９を挟むように一対ずつ設けられていてもよい。図８では、ゲートトレンチ９および一対のエミッタトレンチ４４を含むトレンチユニットが、ストライプ状に複数形成されている。 In the semiconductor device 51, the emitter trenches 44 are formed so as to face the gate trenches 9 via the n ⁻ type drift region 6. The emitter trenches 44 may be provided in pairs so as to sandwich each gate trench 9, as shown in Fig. 8. In Fig. 8, a plurality of trench units, each including a gate trench 9 and a pair of emitter trenches 44, are formed in a stripe pattern.

エミッタトレンチ４４には、ゲートトレンチ９と同様に、絶縁膜４５を介して埋め込み電極４６が配置されていてもよい。埋め込み電極４６は、エミッタ電極１９に電気的に接続されていてもよい。絶縁膜４５および埋め込み電極４６は、それぞれ、ゲート絶縁膜１１およびゲート電極１２と同じ工程で形成することができる。したがって、エミッタトレンチ４４において埋め込み電極４６の上方には、埋め込み電極４６の上面およびエミッタトレンチ４４の両側面によって定義されたスペース４７が形成されていてもよい。 In the emitter trench 44, a buried electrode 46 may be disposed via an insulating film 45, as in the gate trench 9. The buried electrode 46 may be electrically connected to the emitter electrode 19. The insulating film 45 and the buried electrode 46 may be formed in the same process as the gate insulating film 11 and the gate electrode 12, respectively. Therefore, a space 47 defined by the upper surface of the buried electrode 46 and both side surfaces of the emitter trench 44 may be formed above the buried electrode 46 in the emitter trench 44.

スペース４７には、ＳｉＯ_２等の絶縁材料からなる埋め込み絶縁膜４８が埋め込まれていてもよい。埋め込み絶縁膜４８は、隣り合うエミッタトレンチ４４を繋ぐ表面絶縁膜４９と一体的に形成されていてもよい。埋め込み絶縁膜４８および表面絶縁膜４９は、埋め込み絶縁膜１４と同じ工程で形成することができる。たとえば、図５Ｇで絶縁材料３８を堆積した後、エミッタ電極１９のコンタクトに必要な箇所を選択的にエッチングしてコンタクトホール５３を形成し、コンタクトホール５３以外の部分を表面絶縁膜４９として残せばよい。 The space 47 may be filled with a buried insulating film 48 made of an insulating material such as SiO _2. The buried insulating film 48 may be formed integrally with a surface insulating film 49 connecting adjacent emitter trenches 44. The buried insulating film 48 and the surface insulating film 49 can be formed in the same process as the buried insulating film 14. For example, after depositing the insulating material 38 in FIG. 5G, a portion required for contacting the emitter electrode 19 may be selectively etched to form a contact hole 53, and the portion other than the contact hole 53 may be left as the surface insulating film 49.

ゲートトレンチ９と一方のエミッタトレンチ４４との間のｐ型ベース領域８の表面部にｎ^＋型エミッタ領域１７が形成され、ゲートトレンチ９と他方のエミッタトレンチ４４との間のｐ型ベース領域８の表面部にｐ^＋型ベースコンタクト領域１８が形成されている。 An n ⁺ type emitter region 17 is formed in the surface portion of the p-type base region 8 between the gate trench 9 and one of the emitter trenches 44, and a p ⁺ type base contact region 18 is formed in the surface portion of the p-type base region 8 between the gate trench 9 and the other emitter trench 44.

隣り合うエミッタトレンチ４４間のｎ^－型ドリフト領域６には、ｐ型フローティング領域５２が形成されている。ｐ型フローティング領域５２は、表面絶縁膜４９に対向している。ｐ型フローティング領域５２は、電気的にフローティング状態が保たれた半導体領域であり、ゲートトレンチ９に隣り合うエミッタトレンチ４４によって、ゲートトレンチ９と分離されている。ｐ型フローティング領域５２は、ｐ型ベース領域８よりも深い位置（たとえば、エミッタトレンチ４４の底部を超える位置）まで延びていてもよい。これにより、スイッチングオフ動作時にエミッタトレンチ４４に負荷するコレクタ－エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。ｐ型フローティング領域５２のドーパント濃度は、たとえば、５×１０^１５ｃｍ^－３～１×１０^１８ｃｍ^－３である。 A p ^{-type floating region 52 is formed in the n-} type drift region 6 between adjacent emitter trenches 44. The p-type floating region 52 faces the surface insulating film 49. The p-type floating region 52 is a semiconductor region that is kept in an electrically floating state, and is separated from the gate trench 9 by the emitter trench 44 adjacent to the gate trench 9. The p-type floating region 52 may extend to a position deeper than the p-type base region 8 (for example, a position beyond the bottom of the emitter trench 44). This makes it possible to ease the collector-emitter voltage applied to the emitter trench 44 during switching-off operation. Therefore, it is possible to prevent the device from being destroyed by a steep voltage change (dv/dt). The dopant concentration of the p-type floating region 52 is, for example, 5×10 ¹⁵ cm ⁻³ to 1×10 ¹⁸ cm ⁻³ .

隣り合うエミッタトレンチ４４の間隔Ｐ_３は、たとえば、１．５μｍ以上であり、好ましくは、３μｍ以下である。また、ゲートトレンチ９を挟んで対向する一対のエミッタトレンチ４４の間隔Ｐ_４は、たとえば、３μｍ以下である。この間隔Ｐ_４は、たとえば、コンタクトホール５３と同じサイズであってもよい。 The interval _P3 between adjacent emitter trenches 44 is, for example, 1.5 μm or more, and preferably 3 μm or less. The interval _P4 between a pair of emitter trenches 44 facing each other across the gate trench 9 is, for example, 3 μm or less. This interval _P4 may be, for example, the same size as the contact hole 53.

以上、半導体装置５０によれば、埋め込み絶縁膜１４，４８が形成されているので、前述の半導体装置１と同様に、デザインマージンを削減したデバイスの微細化を達成することができる。さらに、ｐ型フローティング領域５２によって高い短絡耐量を達成することもできる。つまり、デバイスの微細化と高性能化の両立を図ることができる。たとえば、微細化に関しては、コンタクトホール５３を３μｍ程度に抑えることができる。 As described above, according to the semiconductor device 50, the buried insulating films 14 and 48 are formed, so that, like the semiconductor device 1 described above, it is possible to achieve miniaturization of the device with reduced design margins. Furthermore, the p-type floating region 52 can achieve high short-circuit resistance. In other words, it is possible to achieve both miniaturization and high performance of the device. For example, in terms of miniaturization, the contact hole 53 can be kept to about 3 μm.

図９～図１１は、本発明の一実施形態に係る半導体装置５１の模式的な断面図であって、それぞれ、図１の切断線Ａ－Ａ、Ｂ－ＢおよびＣ－Ｃで半導体装置５１を切断したときの断面に対応している。なお、図９～図１１では、前述の半導体装置１と異なる構成要素について主に説明し、共通の構成要素については同じ符号を付して説明を省略する。 Figures 9 to 11 are schematic cross-sectional views of a semiconductor device 51 according to one embodiment of the present invention, and correspond to cross sections of the semiconductor device 51 taken along the cutting lines A-A, B-B, and C-C in Figure 1, respectively. Note that Figures 9 to 11 mainly explain components that are different from the semiconductor device 1 described above, and common components are denoted by the same reference numerals and will not be explained.

半導体装置５１において、スペース１３には、埋め込み絶縁膜１４が埋め込まれている。埋め込み絶縁膜１４は、たとえばＳｉＯ_２からなる。埋め込み絶縁膜１４は、アクティブ領域１０の表面７を超えて突出し、ゲートトレンチ９の側面３９と連続する側面４０を有している。つまり、ゲートトレンチ９の側面３９と埋め込み絶縁膜１４の側面４０とが、ゲートトレンチ９の深さ方向に沿って互いに段差なく連続している。なお、この「段差なく連続する」は、ゲート絶縁膜１１のような薄膜の厚さによって形成される微小な段差は無視するものとする。 In the semiconductor device 51, a buried insulating film 14 is buried in the space 13. The buried insulating film 14 is made of, for example, _SiO2 . The buried insulating film 14 protrudes beyond the surface 7 of the active region 10 and has a side surface 40 that is continuous with the side surface 39 of the gate trench 9. In other words, the side surface 39 of the gate trench 9 and the side surface 40 of the buried insulating film 14 are continuous with each other without any steps along the depth direction of the gate trench 9. Note that this "continuous with no steps" ignores minute steps formed by the thickness of a thin film such as the gate insulating film 11.

また、埋め込み絶縁膜１４が表面７を超えて突出しているため、半導体基板２上には、半導体基板２の表面７と埋め込み絶縁膜１４の上面１５との間に段差によって形成され、底部にアクティブ領域１０が露出する掘り込み構造４１が形成されている。掘り込み構造４１は、ゲートトレンチ９によって分割されたストライプ状の半導体領域の全域に形成されている。 In addition, because the buried insulating film 14 protrudes beyond the surface 7, a recessed structure 41 is formed on the semiconductor substrate 2, which is formed by a step between the surface 7 of the semiconductor substrate 2 and the upper surface 15 of the buried insulating film 14, and the active region 10 is exposed at the bottom. The recessed structure 41 is formed over the entire striped semiconductor region divided by the gate trenches 9.

また、掘り込み構造４１は、図９および図１０に示すように、アクティブ領域１０の表面７の深さ位置が、埋め込み絶縁膜１４の厚さ方向途中に配置される深さで形成されていてもよい。つまり、埋め込み絶縁膜１４が、アクティブ領域１０の表面７に対して下側および上側に跨るように形成されていてもよい。掘り込み構造４１の深さは、たとえば、０．３μｍ～０．６μｍである。 Also, as shown in Figures 9 and 10, the recessed structure 41 may be formed at a depth such that the depth position of the surface 7 of the active region 10 is located midway in the thickness direction of the buried insulating film 14. In other words, the buried insulating film 14 may be formed so as to straddle both the upper and lower sides of the surface 7 of the active region 10. The depth of the recessed structure 41 is, for example, 0.3 μm to 0.6 μm.

また、各ｎ^＋型エミッタ領域１７は、埋め込み絶縁膜１４の底部よりも深く形成されていて、ゲート絶縁膜１１を介してゲート電極１２に対向している。ｎ^＋型エミッタ領域１７の表面７からの深さは、たとえば、０．２μｍ～０．５μｍである。また、ｎ^＋型エミッタ領域１７のドーパント濃度は、１×１０^１９ｃｍ^－３～５×１０^２０ｃｍ^－３である。 Each n ⁺ type emitter region 17 is formed deeper than the bottom of the buried insulating film 14, and faces the gate electrode 12 via the gate insulating film 11. The depth of the n ⁺ type emitter region 17 from the surface 7 is, for example, 0.2 μm to 0.5 μm. The dopant concentration of the n ⁺ type emitter region 17 is 1×10 ¹⁹ cm ^-3 to 5×10 ²⁰ cm ^-3 .

また、各ｐ^＋型ベースコンタクト領域１８は、図１１に示すように、ｎ^＋型エミッタ領域１７と同じ深さで形成されている。ｐ^＋型ベースコンタクト領域１８の表面７からの深さは、たとえば、０．２μｍ～０．８μｍである。また、ｐ^＋型ベースコンタクト領域１８のドーパント濃度は、たとえば、５×１０^１８ｃｍ^－３～１×１０^２０ｃｍ^－３である。 11, each p ⁺ type base contact region 18 is formed to the same depth as the n ⁺ type emitter region 17. The depth of the p ⁺ type base contact region 18 from the surface 7 is, for example, 0.2 μm to 0.8 μm. The dopant concentration of the p ⁺ type base contact region 18 is, for example, 5×10 ¹⁸ cm ^-3 to 1×10 ²⁰ cm ^-3 .

半導体基板２上には、エミッタ電極１９が形成されている。エミッタ電極１９は、たとえばＡｌ－Ｓｉ－Ｃｕ系合金からなる。エミッタ電極１９は、掘り込み構造４１に入り込んでｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８に接続されている。 An emitter electrode 19 is formed on the semiconductor substrate 2. The emitter electrode 19 is made of, for example, an Al-Si-Cu based alloy. The emitter electrode 19 penetrates into the recessed structure 41 and is connected to the n ⁺ type emitter region 17 and the p ⁺ type base contact region 18.

具体的には、図９および図１０に示すように、エミッタ電極１９は、アクティブ領域１０に接してｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８に接続されたコンタクト部分と、埋め込み絶縁膜１４に接してゲート電極１２に対向する非コンタクト部分とを有している。非コンタクト部とゲート電極１２とは、埋め込み絶縁膜１４によって絶縁されている。 9 and 10 , the emitter electrode 19 has a contact portion in contact with the active region 10 and connected to the n ⁺ type emitter region 17 and the p ⁺ type base contact region 18, and a non-contact portion in contact with the buried insulating film 14 and facing the gate electrode 12. The non-contact portion and the gate electrode 12 are insulated by the buried insulating film 14.

また、半導体基板２とエミッタ電極１９との間には、図９および図１０に示すように、Ｔｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア膜２０が介在されていてもよい。バリア膜２０は、その一方表面および他方表面が、掘り込み構造４１によって形成された半導体基板２上の凹凸に沿うように形成されている。 Also, as shown in Figures 9 and 10, a barrier film 20 having a Ti/TiN/Ti laminated structure may be interposed between the semiconductor substrate 2 and the emitter electrode 19. The barrier film 20 is formed so that one and the other surfaces thereof conform to the unevenness on the semiconductor substrate 2 formed by the recessed structure 41.

そして、この半導体装置５１も、前述の半導体装置１と同様に、たとえば、図４に示すようなインバータ回路２２に組み込んで使用することができる。 And like the semiconductor device 1 described above, this semiconductor device 51 can also be used by being incorporated into an inverter circuit 22 as shown in FIG. 4, for example.

次に、半導体装置５１の製造方法を説明する。 Next, we will explain the manufacturing method of the semiconductor device 51.

半導体装置５１を製造するには、まず、図５Ａ～図５Ｇに示した工程と同じ工程が行われる。 To manufacture semiconductor device 51, the same steps as those shown in Figures 5A to 5G are first performed.

図５Ｇにおいて、絶縁材料３８が半導体基板２上に堆積された後、図１２Ａに示すように、絶縁材料３８がエッチバックされることによって、絶縁材料３８の不要部分が除去される。これにより、スペース１３に埋め込まれた埋め込み絶縁膜１４が形成される。このとき、埋め込み絶縁膜１４の上面１５は、アクティブ領域１０の表面７と同じか当該表面７よりも低い高さ位置に上面１５を有している。上面１５がアクティブ領域１０の表面７よりも低い高さ位置の場合、その高低差は、絶縁材料３８のエッチバックの際に、当該絶縁材料３８が若干オーバーエッチングされることによって形成される凹みによって生じるものである。したがって、半導体基板２の表面７は、半導体（Ｓｉ）表面と絶縁物（ＳｉＯ_２）表面とが互いに段差なく連続して平坦面となっているか、もしくは、半導体（Ｓｉ）表面に対して絶縁物（ＳｉＯ_２）表面が若干凹むことで非常に浅い凹部が形成された略平坦な面となっている。 In FIG. 5G, after the insulating material 38 is deposited on the semiconductor substrate 2, as shown in FIG. 12A, the insulating material 38 is etched back to remove unnecessary portions of the insulating material 38. This forms the buried insulating film 14 buried in the space 13. At this time, the upper surface 15 of the buried insulating film 14 has an upper surface 15 at a height position equal to or lower than the surface 7 of the active region 10. When the upper surface 15 is at a height position lower than the surface 7 of the active region 10, the height difference is caused by a recess formed by slight over-etching of the insulating material 38 during the etch-back of the insulating material 38. Therefore, the surface 7 of the semiconductor substrate 2 is either a flat surface in which the semiconductor (Si) surface and the insulator (SiO ₂ ) surface are continuously connected with no step, or a substantially flat surface in which a very shallow recess is formed by a slight recess in the insulator (SiO ₂ ) surface relative to the semiconductor (Si) surface.

次に、図１２Ｂに示すように、埋め込み絶縁膜１４で挟まれたアクティブ領域１０が選択的にエッチングされることによって掘り込み構造４１が形成される。この際、埋め込み絶縁膜１４（ＳｉＯ_２）は、アクティブ領域１０（Ｓｉ）に対してエッチング選択比を有しているため、エッチングマスクとして使用することができる。これにより、掘り込み構造４１は、埋め込み構造４１に対して自己整合的に形成される。 12B, the active region 10 sandwiched between the buried insulating films 14 is selectively etched to form a recessed structure 41. At this time, the buried insulating film 14 (SiO ₂ ) has an etching selectivity with respect to the active region 10 (Si), and therefore can be used as an etching mask. As a result, the recessed structure 41 is formed in a self-aligned manner with respect to the buried structure 41.

次に、図１２Ｃに示すように、半導体基板２の表面７に対してｎ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｎ型ドーパントがドライブイン拡散してｎ^＋型エミッタ領域１７が形成される。 12C, an n-type dopant is ion-implanted (implanted) into the surface 7 of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed. As a result, the n-type dopant is diffused by drive-in diffusion to form an n ⁺ -type emitter region 17.

次に、図１２Ｄに示すように、半導体基板２の表面７に対してｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｐ型ドーパントがドライブイン拡散してｐ^＋型ベースコンタクト領域１８が形成される。 12D, a p-type dopant is ion-implanted (implanted) into the surface 7 of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed. As a result, the p-type dopant is drive-in diffused to form the p ⁺ type base contact region 18.

次に、半導体基板２上に、たとえばスパッタ法によって、Ｔｉ膜が堆積されアニール処理された後、同様の方法によってＴｉＮ膜、Ｔｉ膜およびＡｌ－Ｓｉ－Ｃｕ系合金膜が順に堆積される。そして、これらＴｉ／ＴｉＮ／Ｔｉ／Ａｌ－Ｓｉ－Ｃｕ系合金をパターニングすることによって、図１２Ｅに示すように、エミッタ電極１９およびバリア膜２０が同時に形成される。 Next, a Ti film is deposited on the semiconductor substrate 2, for example by sputtering, and then annealed. A TiN film, a Ti film, and an Al-Si-Cu alloy film are then deposited in that order by a similar method. Then, by patterning these Ti/TiN/Ti/Al-Si-Cu alloy films, an emitter electrode 19 and a barrier film 20 are simultaneously formed, as shown in FIG. 12E.

次に、必要に応じて半導体基板２を裏面３からの研削によって薄化させた後、図１２Ｆに示すように、半導体基板２の裏面３に対して選択的にｎ型およびｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理（この実施形態では、レーザアニール）される。これにより、ｎ型およびｐ型ドーパントがドライブイン拡散してｎ型バッファ領域５およびｐ^＋型コレクタ領域４が形成される。その後、たとえばスパッタ法によって、ＡｌＳｉ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜が順に堆積される。これにより、コレクタ電極２１が形成される。 Next, the semiconductor substrate 2 is thinned by grinding from the back surface 3 as necessary, and then, as shown in FIG. 12F, n-type and p-type dopants are selectively ion-implanted (implanted) into the back surface 3 of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed (laser annealed in this embodiment). As a result, the n-type and p-type dopants are drive-in diffused to form the n-type buffer region 5 and the p ⁺ -type collector region 4. Then, for example, an AlSi film, a Ti film, a Ni film, and an Au film are deposited in this order by a sputtering method. As a result, the collector electrode 21 is formed.

以上のような工程を経て、図９～図１１に示す半導体装置５１が得られる。なお、図１２Ａ～図１２Ｆでは半導体装置５１の製造工程の一部を表したに過ぎず、当該製造工程は、図１２Ａ～図１２Ｆで示されなかった工程を含んでいてもよい。 Through the above steps, the semiconductor device 51 shown in Figures 9 to 11 is obtained. Note that Figures 12A to 12F only show a portion of the manufacturing process for semiconductor device 51, and the manufacturing process may include steps not shown in Figures 12A to 12F.

この半導体装置５１によれば、図９および図１０に示すように、ゲート電極１２とエミッタ電極１９とを埋め込み絶縁膜１４で絶縁できるので、隣り合うゲートトレンチ９間のアクティブ領域１０の半導体（Ｓｉ）表面全体を、エミッタコンタクト領域として使用することができる。そのため、ｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８の形成（図１２Ｃおよび図１２Ｄ）後、半導体基板２に層間絶縁膜等の絶縁膜を形成する工程を経ずに、図１２Ｅに示すように、エミッタ電極１９の材料を直接堆積すればよい。 9 and 10, the gate electrode 12 and the emitter electrode 19 can be insulated by the buried insulating film 14, so that the entire semiconductor (Si) surface of the active region 10 between adjacent gate trenches 9 can be used as the emitter contact region. Therefore, after forming the n ⁺ type emitter region 17 and the p ⁺ type base contact region 18 (FIGS. 12C and 12D), the material of the emitter electrode 19 can be directly deposited as shown in FIG. 12E without going through a step of forming an insulating film such as an interlayer insulating film on the semiconductor substrate 2.

そして、微細化によるアクティブ領域１０の幅Ｗ_２の縮小化によって、ｐ型ベース領域８とｎ^－型ドリフト領域６との界面付近でのホール密度を高めてオン電圧を低減することができる。ホール密度の向上効果およびオン電圧の低減効果は、それぞれ、前述の半導体装置１と同様に、図６および図７によって証明することができる。 Furthermore, by reducing the width _W2 of active region 10 through miniaturization, it is possible to increase the hole density near the interface between p-type base region 8 and n ^- type drift region 6, thereby reducing the on-voltage. The effects of improving the hole density and reducing the on-voltage can be demonstrated, respectively, by FIGS. 6 and 7, similarly to the above-described semiconductor device 1.

以上より、半導体装置５１のようにゲートトレンチ９の間隔Ｐ_１を狭めることによって、ホール密度を向上できると共に、オン電圧を低減できることがわかった。その結果、前記間隔Ｐ_１を維持して比較的低いオン電圧を確保したまま、ｐ型ベース領域８に対するｎ^＋型エミッタ領域１７の面積比（ｎ^＋型エミッタ領域１７の配置率）を調節することによって、短絡耐量値も容易に向上させることができる。つまり、半導体装置５１によれば、オン電圧と短絡耐量のトレードオフの関係を改善することができる。 From the above, it has been found that the hole density can be improved and the on-voltage can be reduced by narrowing the interval _P1 of the gate trenches ₉ as in the semiconductor device 51. As a result, the short circuit withstand voltage can be easily improved by adjusting the area ratio of the n ⁺ type emitter region 17 to the p type base region 8 (the arrangement rate of the n ⁺ type emitter region 17) while maintaining the interval P1 and securing a relatively low on-voltage. In other words, the semiconductor device 51 can improve the trade-off relationship between the on-voltage and the short circuit withstand voltage.

さらに、半導体装置５１によれば、掘り込み構造４１が形成されているので、アクティブ領域１０における半導体（Ｓｉ）表面からゲート電極１２の頂部までの距離を短くすることができる。具体的には、図１１に示すように、掘り込み構造４１が形成されていない場合の表面７の高さ位置４２に比べて、表面７を低くすることができる。そのため、ｎ^＋型エミッタ領域１７を浅く形成しても、ｎ^＋型エミッタ領域１７をゲート電極１２に確実に対向させることができる。ｎ^＋型エミッタ領域１７が浅くてよいので、ｎ^＋型エミッタ領域１７を形成する際の不純物の拡散時間を短縮することができる。これにより、図１１に示すように、半導体基板２の表面７に沿う面内方向への不純物の横広がり４３を抑制することができる。その結果、ｎ^＋型エミッタ領域１７パターンのロスの低減による微細化を達成できると共に、ｐ型ベース領域８の表面７からの深さ（ｐ型ベース長）を短くできることによる高性能化（エミッタ電極１９の直列抵抗の低減）を実現することができる。 Furthermore, according to the semiconductor device 51, since the recessed structure 41 is formed, the distance from the semiconductor (Si) surface in the active region 10 to the top of the gate electrode 12 can be shortened. Specifically, as shown in FIG. 11, the surface 7 can be lowered compared to the height position 42 of the surface 7 in the case where the recessed structure 41 is not formed. Therefore, even if the n ⁺ type emitter region 17 is formed shallow, the n ⁺ type emitter region 17 can be reliably opposed to the gate electrode 12. Since the n ⁺ type emitter region 17 may be shallow, the diffusion time of the impurity when forming the n ⁺ type emitter region 17 can be shortened. This makes it possible to suppress the lateral spread 43 of the impurity in the in-plane direction along the surface 7 of the semiconductor substrate 2, as shown in FIG. 11. As a result, miniaturization can be achieved by reducing the loss of the n ⁺ type emitter region 17 pattern, and high performance (reduction of the series resistance of the emitter electrode 19) can be realized by shortening the depth (p type base length) from the surface 7 of the p type base region 8.

以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。 Although an embodiment of the present invention has been described above, the present invention can also be implemented in other forms.

たとえば、半導体装置１，５０，５１の各半導体部分の導電型を反転した構成が採用されてもよい。つまり、半導体装置１，５０，５１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。 For example, a configuration in which the conductivity type of each semiconductor portion of semiconductor devices 1, 50, and 51 is inverted may be adopted. That is, in semiconductor devices 1, 50, and 51, the p-type portions may be n-type, and the n-type portions may be p-type.

また、前述の実施形態では、半導体装置１，５０，５１が備えるＩＧＢＴの構成のみを図示したが、本発明の半導体装置は、ＩＧＢＴ以外の素子（たとえば、ＭＯＳＦＥＴ、ダイオード等）をＩＧＢＴの形成領域とは異なる領域に備えていてもよい。 In addition, in the above-described embodiment, only the configuration of the IGBT included in the semiconductor device 1, 50, 51 is illustrated, but the semiconductor device of the present invention may include elements other than the IGBT (e.g., MOSFET, diode, etc.) in a region other than the region where the IGBT is formed.

また、半導体装置５１において、埋め込み絶縁膜１４は、その底部が半導体基板２の表面７と同じ高さ位置にあってもよい。 In addition, in the semiconductor device 51, the bottom of the buried insulating film 14 may be at the same height as the surface 7 of the semiconductor substrate 2.

また、半導体装置５１において、各ｎ^＋型エミッタ領域１７は、一方のゲートトレンチ９から他方のゲートトレンチ９に延びる過程で分断されていてもよい。 In the semiconductor device 51 , each n ⁺ -type emitter region 17 may be divided in the process of extending from one gate trench 9 to the other gate trench 9 .

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes may be made within the scope of the claims.

なお、前述の実施形態に加えて、以下の課題に関して、他の実施形態として以下の構成の半導体装置および半導体装置の製造方法を提供できる。 In addition to the above-described embodiment, a semiconductor device and a method for manufacturing the semiconductor device having the following configuration can be provided as another embodiment with respect to the following problem.

まず、課題として、特許文献１のＩＧＢＴの構造では、トレンチ内部のゲート電極とエミッタ電極とが、Ｓｉ表面上の層間絶縁膜によって絶縁されている。層間絶縁膜には、隣り合うトレンチの間のＳｉ表面を露出させるコンタクトホールが形成されている。エミッタ電極は、当該コンタクトホールを介してＳｉ表面に接続されている。 First, as a problem, in the structure of the IGBT in Patent Document 1, the gate electrode and emitter electrode inside the trench are insulated by an interlayer insulating film on the Si surface. A contact hole is formed in the interlayer insulating film to expose the Si surface between adjacent trenches. The emitter electrode is connected to the Si surface via the contact hole.

このような構造では、ゲート電極とエミッタ電極との短絡を防止するために、マスクの位置ずれおよび寸法ばらつき等を考慮したマージン（たとえば、０．３５μｍ～０．５μｍ）を含めてコンタクトホールの位置・大きさをデザインしなければならない。この制約が、隣り合うトレンチの間隔を制限し、デバイスの微細化を困難にしている。 In this type of structure, to prevent short circuits between the gate electrode and emitter electrode, the position and size of the contact holes must be designed with a margin (for example, 0.35 μm to 0.5 μm) that takes into account mask misalignment and dimensional variations. This constraint limits the spacing between adjacent trenches, making it difficult to miniaturize devices.

そこで、本発明の他の実施形態は、エミッタ領域へのコンタクトを形成する際のデザインマージンが必要なく、デバイスの微細化を図ることができる半導体装置および半導体装置の製造方法を提供する。 Therefore, another embodiment of the present invention provides a semiconductor device and a method for manufacturing the semiconductor device that does not require a design margin when forming a contact to the emitter region and allows for device miniaturization.

より具体的には、本発明の他の実施形態は、第１導電型の半導体層と、前記半導体層の表面部に配置された第２導電型のベース領域と、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチであって、それぞれの間にアクティブ領域を定義するトレンチと、前記アクティブ領域に配置された第１導電型の複数のエミッタ領域であって、それぞれが隣り合う前記トレンチをつなぐエミッタ領域と、前記トレンチに埋め込まれたゲート電極と、前記ゲート電極上で前記トレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する埋め込み絶縁膜と、前記アクティブ領域および前記埋め込み絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極とを含む、半導体装置を提供する。 More specifically, another embodiment of the present invention provides a semiconductor device including a semiconductor layer of a first conductivity type, a base region of a second conductivity type disposed in a surface portion of the semiconductor layer, a plurality of trenches extending from the surface of the semiconductor layer beyond the bottom of the base region, the trenches defining an active region between each of the trenches, a plurality of emitter regions of a first conductivity type disposed in the active region, each of the emitter regions connecting adjacent trenches, a gate electrode embedded in the trench, a buried insulating film embedded in the trench on the gate electrode, and having an upper surface at a height position equal to or lower than the surface of the semiconductor layer, and an emitter electrode covering the active region and the buried insulating film and electrically connected to the base region and the emitter region.

この構成によれば、ゲート電極とエミッタ電極とを埋め込み絶縁膜で絶縁できるので、隣り合うトレンチ間のアクティブ領域の半導体表面全体を、エミッタコンタクト領域として使用することができる。そのため、エミッタ領域へのコンタクトを形成する際に、マスクの位置ずれおよび寸法ばらつき等を考慮したデザインマージンが必要ない。さらに、エミッタ領域の構造が、隣り合うトレンチをつなぐ橋掛け構造であるため、前記同様のデザインマージンを必要としない。その結果、前記デザインマージンを削減したデバイスの微細化を達成することができる。 With this configuration, the gate electrode and emitter electrode can be insulated by the buried insulating film, so the entire semiconductor surface of the active region between adjacent trenches can be used as the emitter contact region. Therefore, when forming a contact to the emitter region, no design margin is required to take into account mask misalignment and dimensional variations. Furthermore, since the emitter region has a bridge structure that connects adjacent trenches, the same design margin as above is not required. As a result, it is possible to achieve device miniaturization with reduced design margin.

そして、微細化によるアクティブ領域の幅の縮小化によって、半導体層でのホール密度を高めてオン電圧を低減することができる。そのため、比較的低いオン電圧を確保したまま、ベース領域に対するエミッタ領域の面積比（エミッタ領域の配置率）を調節することによって、短絡耐量値を容易に制御することができる。その結果、オン電圧と短絡耐量のトレードオフの関係を改善することができる。 Furthermore, by reducing the width of the active region through miniaturization, it is possible to increase the hole density in the semiconductor layer and reduce the on-voltage. Therefore, while maintaining a relatively low on-voltage, it is possible to easily control the short-circuit withstand voltage by adjusting the area ratio of the emitter region to the base region (the arrangement rate of the emitter region). As a result, it is possible to improve the trade-off between on-voltage and short-circuit withstand voltage.

本発明の他の実施形態では、前記エミッタ電極が、平坦電極であってもよい。 In another embodiment of the present invention, the emitter electrode may be a flat electrode.

この構成によれば、エミッタ電極にボンディングワイヤ等の配線材を接合するときの接合強度を向上させることができる。 This configuration improves the bonding strength when bonding wiring material such as bonding wire to the emitter electrode.

本発明の他の実施形態は、前記アクティブ領域に選択的に配置され、下部で前記ベース領域に接続された第２導電型のベースコンタクト領域を含んでいてもよい。 Other embodiments of the invention may include a base contact region of a second conductivity type selectively disposed in the active region and connected to the base region at a lower portion.

前記ベースコンタクト領域は、前記エミッタ領域よりも浅く形成されていてもよい。 The base contact region may be formed shallower than the emitter region.

前記ベースコンタクト領域が、前記埋め込み絶縁膜よりも浅く形成され、前記エミッタ領域が、前記埋め込み絶縁膜よりも深く形成されていてもよい。 The base contact region may be formed shallower than the buried insulating film, and the emitter region may be formed deeper than the buried insulating film.

前記ベースコンタクト領域は、前記アクティブ領域の前記エミッタ領域を除く全領域に形成されていてもよい。 The base contact region may be formed in the entire active region except for the emitter region.

前記トレンチは、ストライプ状に形成され、前記エミッタ領域は、当該ストライプ状のトレンチに垂直に交わるストライプ状に形成されていてもよい。 The trench may be formed in a stripe shape, and the emitter region may be formed in a stripe shape that intersects perpendicularly with the stripe-shaped trench.

隣り合う前記トレンチの間隔は、１μｍ以下であってもよい。 The spacing between adjacent trenches may be 1 μm or less.

隣り合う前記エミッタ領域の間隔は、３．５μｍ～１０μｍであってもよい。 The spacing between adjacent emitter regions may be 3.5 μm to 10 μm.

前記埋め込み絶縁膜は、ＳｉＯ_２からなっていてもよいし、前記ゲート電極は、ポリシリコンからなっていてもよい。また、前記半導体層は、Ｓｉからなっていてもよいし、前記エミッタ電極は、Ａｌ－Ｓｉ－Ｃｕ系合金からなっていてもよい。 The buried insulating film may be made of _SiO2 , the gate electrode may be made of polysilicon, the semiconductor layer may be made of Si, and the emitter electrode may be made of an Al-Si-Cu alloy.

本発明の他の実施形態は、前記エミッタ電極と前記半導体層との間に配置されたＴｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア層をさらに含んでいてもよい。 Other embodiments of the present invention may further include a barrier layer having a Ti/TiN/Ti stack structure disposed between the emitter electrode and the semiconductor layer.

本発明の他の実施形態は、第１導電型の半導体層の表面部に、第２導電型のベース領域を形成する工程と、それぞれの間にアクティブ領域を定義するように、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチを形成する工程と、前記トレンチをゲート電極で埋め戻す工程と、前記ゲート電極を上部から選択的に除去することによって、前記ゲート電極上に前記トレンチの側面で定義されたスペースを形成する工程と、前記スペースに、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する埋め込み絶縁膜を埋め込む工程と、それぞれが隣り合う前記トレンチをつなぐように、前記アクティブ領域に第１導電型の複数のエミッタ領域を形成する工程と、前記アクティブ領域および前記埋め込み絶縁膜を覆うようにエミッタ電極を形成する工程とを含む、半導体装置の製造方法を提供する。 Another embodiment of the present invention provides a method for manufacturing a semiconductor device, including the steps of forming a base region of a second conductivity type in a surface portion of a semiconductor layer of a first conductivity type, forming a plurality of trenches extending from the surface of the semiconductor layer beyond the bottom of the base region so as to define an active region between each of the trenches, backfilling the trenches with a gate electrode, forming a space defined by the side of the trench on the gate electrode by selectively removing the gate electrode from the top, filling the space with a buried insulating film having an upper surface at a height position equal to or lower than the surface of the semiconductor layer, forming a plurality of emitter regions of a first conductivity type in the active region so as to connect adjacent trenches, and forming an emitter electrode to cover the active region and the buried insulating film.

この方法によって、前述の半導体装置を製造することができる。 This method allows the semiconductor device described above to be manufactured.

前記埋め込み絶縁膜を埋め込む工程は、前記半導体層の表面を覆うように絶縁材料を堆積させる工程と、前記半導体層の表面が露出するまで前記絶縁材料をエッチバックすることによって、前記埋め込み絶縁膜を形成する工程とを含んでいてもよい。 The step of embedding the buried insulating film may include a step of depositing an insulating material so as to cover the surface of the semiconductor layer, and a step of forming the buried insulating film by etching back the insulating material until the surface of the semiconductor layer is exposed.

前記絶縁材料を堆積させる工程は、ＴＥＯＳ原料を用いたＣＶＤ法によってＳｉＯ_２を堆積させる工程を含んでいてもよい。 The step of depositing the insulating material may include a step of depositing _SiO2 by a CVD method using a TEOS source material.

本発明の他の実施形態は、第１導電型の半導体層と、前記半導体層の表面部に配置された第２導電型のベース領域と、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチと、前記トレンチに埋め込まれたゲート電極と、前記ゲート電極上で前記半導体層の表面を超えて突出し、前記トレンチの側面と連続する側面を有する絶縁膜と、前記半導体層と前記絶縁膜との間の段差によって形成され、底部に前記半導体層からなるアクティブ領域が定義された掘り込み構造と、前記アクティブ領域に選択的に配置された第１導電型のエミッタ領域と、前記アクティブ領域および前記絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極とを含む、半導体装置を提供する。 Another embodiment of the present invention provides a semiconductor device including a semiconductor layer of a first conductivity type, a base region of a second conductivity type disposed on a surface portion of the semiconductor layer, a plurality of trenches extending from the surface of the semiconductor layer beyond the bottom of the base region, a gate electrode embedded in the trench, an insulating film protruding beyond the surface of the semiconductor layer on the gate electrode and having a side surface continuous with a side surface of the trench, a recessed structure formed by a step between the semiconductor layer and the insulating film and having an active region made of the semiconductor layer at the bottom, an emitter region of the first conductivity type selectively disposed in the active region, and an emitter electrode covering the active region and the insulating film and electrically connected to the base region and the emitter region.

この構成によれば、ゲート電極とエミッタ電極とを、トレンチの側面と連続する側面を有する絶縁膜で絶縁できるので、隣り合うトレンチ間のアクティブ領域の半導体表面全体を、エミッタコンタクト領域として使用することができる。そのため、エミッタ領域へのコンタクトを形成する際に、マスクの位置ずれおよび寸法ばらつき等を考慮したデザインマージンが必要ない。その結果、前記デザインマージンを削減したデバイスの微細化を達成することができる。 With this configuration, the gate electrode and emitter electrode can be insulated by an insulating film having side surfaces that are continuous with the side surfaces of the trenches, so the entire semiconductor surface of the active region between adjacent trenches can be used as the emitter contact region. Therefore, when forming a contact to the emitter region, no design margin is required to take into account mask misalignment and dimensional variations. As a result, it is possible to achieve device miniaturization with reduced design margins.

さらに、掘り込み構造が形成されているので、アクティブ領域における半導体表面からゲート電極の頂部までの距離を短くすることができる。そのため、この構造が形成されていない場合に比べてエミッタ領域を浅く形成しても、エミッタ領域をゲート電極に確実に対向させることができる。エミッタ領域が浅くてよいので、エミッタ領域を形成する際の不純物の拡散時間を短縮でき、半導体層の表面に沿う面内方向への不純物の横広がりを抑制することができる。これにより、エミッタ領域パターンのロスの低減による微細化を達成できると共に、ベース領域の半導体表面からの深さ（ベース長）を短くできることによる高性能化を実現することができる。 Furthermore, because a recessed structure is formed, the distance from the semiconductor surface in the active region to the top of the gate electrode can be shortened. Therefore, even if the emitter region is formed shallower than when this structure is not formed, it can be reliably opposed to the gate electrode. Since the emitter region can be shallow, the diffusion time of impurities when forming the emitter region can be shortened, and the lateral spread of impurities in the in-plane direction along the surface of the semiconductor layer can be suppressed. This makes it possible to achieve miniaturization by reducing loss in the emitter region pattern, and to realize high performance by shortening the depth (base length) of the base region from the semiconductor surface.

前記掘り込み構造は、隣り合う前記トレンチの間の半導体領域の全域に広がっていてもよい。 The recessed structure may extend over the entire semiconductor region between adjacent trenches.

前記エミッタ領域は、隣り合う前記トレンチをつなぐように形成されていてもよい。 The emitter region may be formed to connect adjacent trenches.

この構成によれば、エミッタ領域の構造が、隣り合うトレンチをつなぐ橋掛け構造であるため、前記同様のデザインマージンを必要としない。その結果、前記デザインマージンを削減したデバイスの微細化をより良好に達成することができる。 With this configuration, the emitter region has a bridge structure that connects adjacent trenches, so there is no need for the same design margin as above. As a result, it is possible to better achieve miniaturization of devices with reduced design margins.

前記ベースコンタクト領域は、前記エミッタ領域と同じ深さで形成されていてもよい。 The base contact region may be formed to the same depth as the emitter region.

前記エミッタ領域は、前記トレンチに沿って複数形成されており、隣り合う前記エミッタ領域の間隔は、３．５μｍ～１０μｍであってもよい。 The emitter regions may be formed in multiple locations along the trench, and the spacing between adjacent emitter regions may be 3.5 μm to 10 μm.

前記絶縁膜は、ＳｉＯ_２からなっていてもよいし、前記ゲート電極は、ポリシリコンからなっていてもよい。また、前記半導体層は、Ｓｉからなっていてもよいし、前記エミッタ電極は、Ａｌ－Ｓｉ－Ｃｕ系合金からなっていてもよい。 The insulating film may be made of _SiO2 , the gate electrode may be made of polysilicon, the semiconductor layer may be made of Si, and the emitter electrode may be made of an Al-Si-Cu alloy.

本発明の半導体装置は、前記エミッタ電極と前記半導体層との間に配置されたＴｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア層をさらに含んでいてもよい。 The semiconductor device of the present invention may further include a barrier layer having a Ti/TiN/Ti laminated structure disposed between the emitter electrode and the semiconductor layer.

本発明の他の実施形態は、第１導電型の半導体層の表面部に、第２導電型のベース領域を形成する工程と、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチを形成する工程と、前記トレンチをゲート電極で埋め戻す工程と、前記ゲート電極を上部から選択的に除去することによって、前記ゲート電極上に前記トレンチの側面で定義されたスペースを形成する工程と、前記スペースに、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する絶縁膜を埋め込む工程と、前記半導体層を表面から前記絶縁膜に対して自己整合的に除去することによって、底部に前記半導体層からなるアクティブ領域が定義された掘り込み構造を形成する工程と、前記掘り込み構造に第１導電型の不純物を選択的に注入し、拡散させることによって、前記アクティブ領域にエミッタ領域を形成する工程と、前記アクティブ領域および前記絶縁膜を覆うようにエミッタ電極を形成する工程とを含む、半導体装置の製造方法を提供する。 Another embodiment of the present invention provides a method for manufacturing a semiconductor device, including the steps of forming a base region of a second conductivity type on a surface of a semiconductor layer of a first conductivity type, forming a plurality of trenches extending from the surface of the semiconductor layer beyond the bottom of the base region, backfilling the trenches with a gate electrode, selectively removing the gate electrode from the top to form a space defined by the side of the trench on the gate electrode, filling the space with an insulating film having an upper surface at a height position equal to or lower than the surface of the semiconductor layer, forming a recessed structure with an active region made of the semiconductor layer defined at the bottom by removing the semiconductor layer from the surface in a self-aligned manner with respect to the insulating film, selectively injecting and diffusing impurities of a first conductivity type into the recessed structure to form an emitter region in the active region, and forming an emitter electrode to cover the active region and the insulating film.

前記絶縁膜を埋め込む工程は、前記半導体層の表面を覆うように絶縁材料を堆積させる工程と、前記半導体層の表面が露出するまで前記絶縁材料をエッチバックすることによって、前記絶縁膜を形成する工程とを含んでいてもよい。 The step of embedding the insulating film may include a step of depositing an insulating material so as to cover the surface of the semiconductor layer, and a step of forming the insulating film by etching back the insulating material until the surface of the semiconductor layer is exposed.

本発明の他の実施形態は、第１導電型の半導体層と、前記半導体層に形成されたゲートトレンチおよびエミッタトレンチと、前記ゲートトレンチに埋め込まれたゲート電極と、前記エミッタトレンチに埋め込まれた埋め込み電極と、前記ゲートトレンチと前記エミッタトレンチとの間において前記半導体層の表面部に形成された第２導電型のベース領域と、前記ベース領域の表面部に形成された第１導電型のエミッタ領域と、前記ゲート電極上で前記ゲートトレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する第１埋め込み絶縁膜と、前記埋め込み電極上で前記エミッタトレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する第２埋め込み絶縁膜と、前記第１および第２埋め込み絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極とを含む、半導体装置を提供する。 Another embodiment of the present invention provides a semiconductor device including a semiconductor layer of a first conductivity type, a gate trench and an emitter trench formed in the semiconductor layer, a gate electrode embedded in the gate trench, an embedded electrode embedded in the emitter trench, a base region of a second conductivity type formed on the surface of the semiconductor layer between the gate trench and the emitter trench, an emitter region of a first conductivity type formed on the surface of the base region, a first embedded insulating film embedded in the gate trench on the gate electrode and having an upper surface at a height position equal to or lower than the surface of the semiconductor layer, a second embedded insulating film embedded in the emitter trench on the embedded electrode and having an upper surface at a height position equal to or lower than the surface of the semiconductor layer, and an emitter electrode covering the first and second embedded insulating films and electrically connected to the base region and the emitter region.

本発明の他の実施形態では、前記エミッタトレンチが複数形成されており、前記複数のエミッタトレンチの間に形成された第２導電型のフローティング領域を含んでいてもよい。 In another embodiment of the present invention, the emitter trenches may be formed in a plurality of places, and may include a floating region of the second conductivity type formed between the plurality of emitter trenches.

１半導体装置
２半導体基板
３（半導体基板）裏面
４ｐ^＋型コレクタ領域
５ｎ型バッファ領域
６ｎ^－型ドリフト領域
７（半導体基板）表面
８ｐ型ベース領域
９ゲートトレンチ
１０アクティブ領域
１１ゲート絶縁膜
１２ゲート電極
１３スペース
１４埋め込み絶縁膜
１５（埋め込み絶縁膜）上面
１６絶縁薄膜
１７ｎ^＋型エミッタ領域
１８ｐ^＋型ベースコンタクト領域
１９エミッタ電極
２０バリア膜
２１コレクタ電極
３７電極材料
３８絶縁材料
３９（ゲートトレンチ）側面
４０（埋め込み絶縁膜）側面
４１掘り込み構造
５０半導体装置
５１半導体装置 LIST OF SYMBOLS 1 Semiconductor device 2 Semiconductor substrate 3 (Semiconductor substrate) back surface 4 p ⁺ type collector region 5 n- type buffer region 6 ^n- type drift region 7 (Semiconductor substrate) front surface 8 p-type base region 9 Gate trench 10 Active region 11 Gate insulating film 12 Gate electrode 13 Space 14 Buried insulating film 15 (Buried insulating film) top surface 16 Insulating thin film 17 n ⁺ type emitter region 18 p ⁺ type base contact region 19 Emitter electrode 20 Barrier film 21 Collector electrode 37 Electrode material 38 Insulating material 39 (Gate trench) side surface 40 (Buried insulating film) side surface 41 Engraved structure 50 Semiconductor device 51 Semiconductor device

Claims

A semiconductor layer of a first conductivity type;
a base region of a second conductivity type disposed on a surface portion of the semiconductor layer;
a plurality of trenches extending from a surface of the semiconductor layer beyond a bottom of the base region, the trenches defining active areas therebetween;
a base contact region of a second conductivity type selectively disposed in the active region, connected to the base region at a lower portion thereof , and having a higher concentration than the base region ;
a plurality of emitter regions of a first conductivity type disposed in the active region;
a gate electrode embedded in the trench and having a constant distance from the inner surface of the trench over the entire inner surface of the trench ;
a space defined by an upper surface of the gate electrode and both side surfaces of the trench above the gate electrode and having a depth of 0.2 μm to 0.5 μm from a surface of the semiconductor layer;
a buried insulating film that is embedded in the space, has an upper surface at a height position equal to or lower than a surface of the semiconductor layer, and is thicker than a distance between an inner surface of the trench and the gate electrode ;
an emitter electrode covering the active region and the buried insulating film and electrically connected to the base region and the emitter region ;
an insulating thin film interposed between the buried insulating film and the gate electrode, the insulating thin film being thinner than the buried insulating film and thinner than a distance between an inner surface of the trench and the gate electrode;
The trench is formed to be wider than the emitter region;
the emitter region is formed deeper than the buried insulating film and has a bottom portion at a position deeper than a boundary between the gate electrode and the insulating thin film,
At the bottom of the emitter region, the width of the trench is wider than the interval between adjacent trenches, and the width of the trench is greater than 0.6 μm;
In the depth direction of the trench, the base contact region is formed to be thinner than the depth of the space .

The semiconductor device according to claim 1, wherein the emitter electrode is a flat electrode.

3. The semiconductor device according to claim 1 , wherein said base contact region is formed in the entire area of said active region except for said emitter region.

The trench is formed in a stripe shape,
4. The semiconductor device according to claim 1 , wherein the emitter region is formed in a stripe shape perpendicular to the stripe-shaped trench.

2. The semiconductor device according to claim 1 , wherein the distance between adjacent emitter regions is 3.5 μm to 10 μm.

The semiconductor device according to claim 1 , wherein the buried insulating film is made of SiO ₂ .

7. The semiconductor device according to claim 1 , wherein said gate electrode is made of polysilicon.

8. The semiconductor device according to claim 1 , wherein the semiconductor layer is made of Si.

9. The semiconductor device according to claim 1 , wherein the emitter electrode is made of an Al--Si--Cu alloy.

10. The semiconductor device according to claim 9 , further comprising a barrier layer having a Ti/TiN/Ti laminated structure disposed between said emitter electrode and said semiconductor layer.

2. The semiconductor device according to claim 1 , wherein the thickness of said base contact region in the depth direction of said trench is 0.2 μm to 0.8 μm.