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JP7540596B2 - 炭化珪素半導体装置の製造方法 - Google Patents
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JP7540596B2 - 炭化珪素半導体装置の製造方法 - Google Patents

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Description

この発明は、炭化珪素半導体装置の製造方法に関する。
従来、トレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、ゲート絶縁膜を介してゲート電極を埋め込んだゲートトレンチの底面がｎ+型基板領域に近づいた構成となるため、オフ時に、ゲート・ソース間が逆バイアスされると同時に、ドレイン・ソース間に正の高電圧（ソースに対して正の電圧）が印加されると、ゲートトレンチの底面のゲート絶縁膜に電界が集中して絶縁破壊しやすい。
炭化珪素（ＳｉＣ）を半導体材料とした場合、シリコン（Ｓｉ）を半導体材料とした場合よりも最大電界強度が１桁以上大きくなるため、ゲートトレンチの底面のゲート絶縁膜への電界集中も大きくなる。このため、炭化珪素を半導体材料としたトレンチゲート構造の縦型ＳｉＣ－ＭＯＳＦＥＴでは、ｎ-型ドリフト領域の内部において、ゲートトレンチの底面よりもｎ+型基板領域側に深い位置にｐ+型領域を選択的に設けることで、ゲートトレンチの底面のゲート絶縁膜にかかる電界を緩和した構造が公知である。
従来の炭化珪素半導体装置の構造について説明する。図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。図１３に示す従来の炭化珪素半導体装置１１０は、炭化珪素からなる半導体基板１２０に形成したゲートトレンチ１０７の内部にゲート絶縁膜１０８を介してゲート電極１０９を埋め込んだトレンチゲート構造の縦型ＳｉＣ－ＭＯＳＦＥＴである。ゲートトレンチ１０７は、半導体基板１２０のおもて面からｎ+型ソース領域１０５およびｐ型ベース領域１０４を貫通して所定深さに達する。
ｐ型ベース領域１０４とｎ-型ドリフト領域１０３との間において、ゲートトレンチ１０７の底面よりもｎ+型基板領域１０１側に深い位置に、ｐ+型領域１３１，１３２およびｎ型電流拡散領域１３３がそれぞれ選択的に設けられている。ｐ+型領域１３１，１３２およびｎ型電流拡散領域１３３は、ｎ-型エピタキシャル層１２３にイオン注入により形成された拡散領域である。ｎ-型エピタキシャル層１２３の、ｐ+型領域１３１，１３２およびｎ型電流拡散領域１３３を除く部分はｎ-型ドリフト領域１０３である。
ｐ+型領域１３１，１３２は、ゲートトレンチ１０７の底面のゲート絶縁膜１０８にかかる電界を緩和する機能を有する。ｐ+型領域１３１は、ｐ型ベース領域１０４と離れて配置され、深さ方向にゲートトレンチ１０７の底面に対向する。ｐ+型領域１３２は、互いに隣り合うゲートトレンチ１０７間において、ｐ型ベース領域１０４に接し、ゲートトレンチ１０７およびｐ+型領域１３１と離れて配置され、かつｎ+型基板領域１０１側にｐ+型領域１３１と同じ深さ位置に達する。
ｎ型電流拡散領域１３３は、キャリアの広がり抵抗を低減させる機能を有する。符号１２１～１２４は、それぞれ半導体基板１２０を構成するｎ+型出発基板１２１およびエピタキシャル層であり、それぞれｎ+型基板領域１０１、ｎ型バッファ領域１０２、ｎ-型ドリフト領域１０３およびｐ型ベース領域１０４となる。符号１０６，１１１，１１５は、ｐ++型コンタクト領域、層間絶縁膜およびドレイン電極である。符号１１２～１１４は、ソース電極を構成する金属膜である。
図１３に示す従来の炭化珪素半導体装置１１０では、オフ時に、ゲート・ソース間が逆バイアスされると同時に、ドレイン・ソース間に正の高電圧が印加されたときに、ｐ+型領域１３１によってゲートトレンチ１０７の底面のゲート絶縁膜１０８にかかる電界を緩和させることでゲート絶縁膜１０８の信頼性を向上させて、ゲート絶縁膜１０８の寿命が十分に長くなるように設計される。
従来の炭化珪素半導体装置として、ゲート絶縁膜を、酸化シリコン（ＳｉＯ2）膜からなる下層膜と、酸化アルミニウム（Ａｌ2Ｏ3）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）および酸化ハフニウム（ＨｆｘＯｙ）の少なくとも一種からなる高誘電率（ｈｉｇｈ－ｋ）膜からなる上層膜と、を順に積層した多層構造としたＳｉＣ－ＭＯＳＦＥＴが提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ＳｉＯ2膜の厚さを薄くすることでゲート絶縁膜中の可動イオンを低減させ、高温動作の安定化を図っている。
従来の半導体装置として、ゲート絶縁膜として機能する誘電体膜をランタンアルミニウムオキサイド（ＬａＡｌＯ3）膜としたトランジスタが提案されている（例えば、下記特許文献２参照。）。下記特許文献２には、原子層化学気相成長（ＡＬＣＶＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積されたアモルファス構造のＬａＡｌＯ3膜が、ゲート絶縁膜の比誘電率の最適化と、ゲートリーク電流（ゲート絶縁膜を流れるリーク電流）の低減と、に有用であることが開示されている。
従来の別の炭化珪素半導体装置として、ゲート絶縁膜を、酸窒化シリコン（ＳｉＯｘＮｙ）膜と酸化ハフニウム（ＨｆＯ2）膜とを順に積層した多層構造としたＭＯＳ型半導体装置が提案されている（例えば、下記非特許文献１参照。）。下記非特許文献１では、ＳｉＯｘＮｙ膜によってゲートリーク電流を低減し、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積された高誘電率のＨｆＯ2膜によって、ゲート絶縁膜と半導体基板との界面の界面準位密度（Ｄit）を減少させている。
従来の別の炭化珪素半導体装置として、ゲート絶縁膜を、珪酸ランタン（ＬａＳｉＯｘ）膜と、ＡＬＤ法を用いて堆積されたＳｉＯ2膜と、を順に積層した多層構造としたＭＯＳ型半導体装置が提案されている（例えば、下記非特許文献２，３参照。）。下記非特許文献２，３には、ＬａＳｉＯｘ膜の形成時に半導体基板表面のサブオキサイド（ＳｉＯｘ）が酸化ランタン（Ｌａ2Ｏ3）膜中のランタン原子と反応して除去されることで、ゲート絶縁膜と半導体基板との界面の界面準位密度が減少することが開示されている。
従来の別の炭化珪素半導体装置として、ゲート絶縁膜を、ＳｉＯ2膜と酸窒化アルミニウム（ＡｌＯＮ）膜とを順に積層した多層構造としたＭＯＳ型半導体装置が提案されている（例えば、下記非特許文献４参照。）。下記非特許文献４では、ＳｉＯ2膜の厚さに対するＡｌＯＮ膜の厚さの比率と、ＡｌＯＮ膜の窒素含有量と、を最適化して、炭化珪素半導体装置の性能と信頼性とを高めている。また、下記非特許文献４には、ＳｉＯ2膜の厚さを５ｎｍ以上にすることで、ゲートリーク電流が抑制されることが開示されている。
また、ゲート絶縁膜の絶縁材料として、バンドギャップが５．６ｅＶで、かつＳｉＯｘＮｙと比べて比誘電率の高いランタンアルミネート（ＬａＡｌＯ3）を使用可能であることが開示されている（例えば、下記非特許文献５参照。）。下記非特許文献５には、ゲート絶縁膜を半導体基板（Ｓｉ基板）上にＬａＡｌＯ3膜およびＡｌ2Ｏ3膜を順に堆積した構造とすることで、アニール中にＬａＡｌＯ3膜中のＬａ原子およびＡｌ原子の外方拡散が生じないことが開示されている。また、このアニール温度を８００℃以下にすることで、半導体基板中のＳｉ原子のマイグレーションが抑制されることが開示されている。
ゲート絶縁膜としてＬａＡｌＯ3膜を形成するにあたって、ＬａＡｌＯ3膜の堆積方法およびアニール条件を最適化することで、ＬａＡｌＯ3膜の電気的特性を改善することが開示されている（例えば、下記非特許文献６参照。）。下記非特許文献６には、窒素（Ｎ2）雰囲気下において８００℃の温度でＬａＡｌＯ3膜をアニールすることで、ＬａＡｌＯ3膜の静電容量Ｃとゲート電圧ＶgとのＣ－Ｖ曲線のヒステリシスが小さくなり、ゲートリーク電流密度が低減されることが開示されている。
ＬａＡｌＯ3膜の上にＡｌ2Ｏ3からなるキャップ膜を形成することで、ＬａＡｌＯ3膜が大気に曝露されないため、ＬａＡｌＯ3膜を吸湿（Ｈ2Ｏ吸収）から保護することができることが開示されている（例えば、下記非特許文献７参照。）。下記非特許文献７には、ＬａＡｌＯ3膜をＡｌ2Ｏ3膜で覆うことで、ＬａＡｌＯ3膜が吸湿から保護されるとともに、その後のアニール中におけるＬａＡｌＯ3膜のコンタミネーション（アニール炉内の汚染物質の吸収）が防止されることが開示されている。
特開２０１６－１５７９７６号公報 特表２００４－５３３１０８号公報
ケイ・ワイ・チョン（Ｋ．Ｙ．Ｃｈｅｏｎｇ）、外７名、インプルーブドゥ エレクトロニック パフォーマンス オブ ＨｆＯ2／ＳｉＯ2 スタッキング ゲート ダイエレクトリック オン ４Ｈ ＳｉＣ（Ｉｍｐｒｏｖｅｄ ｅｌｅｃｔｒｏｎｉｃ ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＨｆＯ2／ＳｉＯ2 ｓｔａｃｋｉｎｇ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｏｎ ４Ｈ ＳｉＣ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ Ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、（米国）、アイ・トリプル・イー：インスティテュート オブ エレクトリカル アンド エレクトロニクス エンジニアーズ（ＩＥＥＥ：Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）、２００７年１２月、第５４巻、第１２号、ｐｐ．３４０９－３４１３ エックス・ヤン（Ｘ．Ｙａｎｇ）、外２名、ハイ モビリティ ４Ｈ－ＳｉＣ ラテラル ＭＯＳＦＥＴｓ ユージング ランタン シリケート アンド アトミック レイヤー デポジッティド ＳｉＯ2（Ｈｉｇｈ ｍｏｂｉｌｉｔｙ ４Ｈ－ＳｉＣ ｌａｔｅｒａｌ ＭＯＳＦＥＴｓ ｕｓｉｎｇ ｌａｎｔｈａｎｕｍ ｓｉｌｉｃａｔｅ ａｎｄ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｅｄ ＳｉＯ2）、アイ・トリプル・イー エレクトロン デバイス レターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）、（米国）、アイ・トリプル・イー：インスティテュート オブ エレクトリカル アンド エレクトロニクス エンジニアーズ（ＩＥＥＥ：Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）、２０１５年４月、第３６巻、第４号、ｐｐ．３１２－３１４ エス・ジャヤンティ（Ｓ．Ｊａｙａｎｔｉ）、外３名、テクニーク トゥ インプルーブ パフォーマンス オブ Ａｌ2Ｏ3 インターポリ ダイエレクトゥリック ユージング ア Ｌａ2Ｏ3 インターフェイス スキャベンジング レイヤー フォア フローティング ゲート メモリー ストラクチャーズ（Ｔｅｃｈｎｉｑｕｅ ｔｏ ｉｍｐｒｏｖｅ ｐｅｒｆｏｒｍａｎｃｅ ｏｆ Ａｌ2Ｏ3 ｉｎｔｅｒｐｏｌｙ ｄｉｅｌｅｃｔｒｉｃ ｕｓｉｎｇ ａ Ｌａ2Ｏ3 ｉｎｔｅｒｆａｃｅ ｓｃａｖｅｎｇｉｎｇ ｌａｙｅｒ ｆｏｒ ｆｌｏａｔｉｎｇ ｇａｔｅ ｍｅｍｏｒｙ ｓｔｒｕｃｔｕｒｅｓ）、アプライドゥ フィジクス レターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ）、（米国）、アメリカン インスティテュート オブ フィジクス（Ａｍｅｒｉｃａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ）、２０１０年、第９６号、０９２９０５ ティ・ホソイ（Ｔ．Ｈｏｓｏｉ）、外１１名、パフォーマンス アンド リライアビリティ インプルーブメント イン ＳｉＣ パワー ＭＯＳＦＥＴｓ バイ イムプリメンティング ＡｌＯＮ ｈｉｇｈ－ｋ ゲート ダイエレクトリックス（Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ ｒｅｌｉａｂｉｌｉｔｙ ｉｍｐｒｏｖｅｍｅｎｔ ｉｎ ＳｉＣ ｐｏｗｅｒ ＭＯＳＦＥＴｓ ｂｙ ｉｍｐｌｅｍｅｎｔｉｎｇ ＡｌＯＮ ｈｉｇｈ－ｋ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃｓ）、インターナショナル エレクトロン デバイシズ ミーティング（ＩＥＤＭ：Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）、（米国）、アイ・トリプル・イー：インスティテュート オブ エレクトリカル アンド エレクトロニクス エンジニアーズ（ＩＥＥＥ：Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）、２０１２年、ｐｐ．７．４．１－７．４．４ エル・ミオッチ（Ｌ．Ｍｉｏｔｔｉ）、外８名、アトミック トランスポート イン ＬａＡｌＯ3 フィルムス オン Ｓｉ インデューストゥ バイ サーマル アニーリング（Ａｔｏｍｉｃ ｔｒａｎｓｐｏｒｔ ｉｎ ＬａＡｌＯ3 ｆｉｌｍｓ ｏｎ Ｓｉ ｉｎｄｕｃｅｄ ｂｙ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）、エレクトロケミカル アンド ソリッド－ステイト レターズ（Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ａｎｄ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｌｅｔｔｅｒｓ）、（米国）、ザ エレクトロケミカル ソサイエティ（Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ）、２００６年４月、第９巻、第６号、ｐｐ．Ｆ４９－Ｆ５２ ビー・イー・パーク（Ｂ．Ｅ．Ｐａｒｋ）、外１名、フォーメーション オブ フィルムス オン Ｓｉ（１００） サブストレーツ ユージング モレキュラ ビーム デポジション（Ｆｏｒｍａｔｉｏｎ ｏｆ ｆｉｌｍｓ ｏｎ Ｓｉ（１００） ｓｕｂｓｔｒａｔｅｓ ｕｓｉｎｇ ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｄｅｐｏｓｉｔｉｏｎ）、アプライド フィジクス レターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ）、（米国）、アメリカン インスティテュート オブ フィジクス（Ａｍｅｒｉｃａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ）、２００３年２月、第８２巻、第８号、ｐｐ．１１９７－１１９９ ジェイ・スウェルツ（Ｊ．Ｓｗｅｒｔｓ）、外７名、ステイビラゼイション オブ アンビエント センシティブ アトミック レイヤー デポジッティド タンラン アルミネーツ バイ アニーリング アンド イン サイチュ キャッピング（Ｓｔａｂｉｌｉｚａｔｉｏｎ ｏｆ ａｍｂｉｅｎｔ ｓｅｎｓｉｔｉｖｅ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｅｄ ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎａｔｅｓ ｂｙ ａｎｎｅａｌｉｎｇ ａｎｄ ｉｎ ｓｉｔｕ ｃａｐｐｉｎｇ）、アプライド フィジクス レターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ）、（米国）、アメリカン インスティテュート オブ フィジクス（Ａｍｅｒｉｃａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ）、２０１１年３月、第９８号、１０２９０４
本来は、炭化珪素を半導体材料とした場合においても、シリコンを半導体材料とした場合と同様に、ゲートトレンチ１０７の底面付近にｐ+型領域１３１，１３２（図１３参照）を設けないことがよい。その理由は、ｐ+型領域１３１，１３２を形成するための工程を行わないことで、製造プロセスが簡略化され、製造コストを低減することができるからである。しかしながら、単純にｐ+型領域１３１，１３２を設けない構成としてしまうと、ゲートトレンチ１０７の底面のゲート絶縁膜１０８に高電界がかかるため、ゲート絶縁膜１０８の信頼性が低下し、絶縁破壊までのゲート絶縁膜１０８の寿命が短くなるなど、様々な問題が発生する。
この発明は、上述した従来技術による課題を解消するため、ゲート絶縁膜の信頼性を確保することができる炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、ゲート電極と、ＬａＡｌＯ3膜を含む多層構造のゲート絶縁膜と、炭化珪素からなる半導体基板と、の３層構造からなる絶縁ゲートを備えた炭化珪素半導体装置の製造方法であって、次の特徴を有する。前記半導体基板の表面に前記ゲート絶縁膜を形成する第１工程を行う。前記ゲート絶縁膜を挟んで前記半導体基板に対向する前記ゲート電極を形成する第２工程を行う。前記第１工程は、堆積工程と、前記堆積工程の後に行う熱処理工程と、を含む。前記堆積工程では、前記ゲート絶縁膜として、原子層堆積法を用いてＬａ2Ｏ3原子層膜とＡｌ2Ｏ3原子層膜とを交互に繰り返し堆積することによって前記ＬａＡｌＯ3膜を形成する。前記堆積工程では、前記半導体基板の表面に直接接触させて、最初に前記Ｌａ2Ｏ3原子層膜から堆積する。熱処理工程では、７００℃以上９００℃未満の温度で熱処理を行う。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程は、前記堆積工程の後、前記熱処理工程の前に、前記ゲート絶縁膜として、前記ＬａＡｌＯ3膜の上にＡｌ2Ｏ3膜を形成する第２形成工程をさらに含むことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記熱処理工程では、酸素を含むガス雰囲気下で前記熱処理を行うことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記熱処理工程では、８００℃以下の温度で前記熱処理を行うことを特徴とする。
上述した発明によれば、ＬａＡｌＯ3膜によりゲート絶縁膜の比誘電率を高くすることができるため、ゲート・ソース間が逆バイアスされたときにゲート絶縁膜にかかる電界を緩和することができる。また、上述した発明によれば、原子層堆積法を用いてＬａ2Ｏ3原子層膜とＡｌ2Ｏ3原子層膜とを交互に繰り返し堆積してＬａＡｌＯ3膜を形成するにあたって、最初にＬａ2Ｏ3原子層膜を堆積することで、半導体基板の表面（またはＳｉＯ2膜の表面）のサブオキサイドを除去することができる。これにより、ゲート絶縁膜と半導体基板との界面の界面準位密度を減少させることができる。または、原子層堆積法を用いてＬａＡｌＯ3膜を形成するにあたって最初にＡｌ2Ｏ3原子層膜を堆積することで、ゲート絶縁膜と半導体基板との界面の界面準位密度を減少させ、酸化膜中の固定電荷を減少させることができる。
本発明にかかる炭化珪素半導体装置の製造方法によれば、ゲート絶縁膜の信頼性を確保することができるという効果を奏する。
図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 図２は、図１のＭＯＳゲート付近を拡大して示す断面図である。 図３は、実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 図４は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 図５は、実験例のＭＯＳキャパシタの断面構造を模式的に示す断面図である。 図６は、実験例のゲート電極およびゲート絶縁膜の堆積時の状態を模式的に示す断面図である。 図７は、実験例のゲート絶縁膜の構成を示す図表である。 図８は、実験例のＣ－Ｖ特性と図３のステップＳ８のＰＯＡ温度との関係を示す特性図である。 図９は、実験例のＣ－Ｖ特性と図３のステップＳ８のＰＯＡ温度との関係を示す特性図である。 図１０は、実験例のゲート絶縁膜と半導体基板との界面の界面準位密度と図３のステップＳ８のＰＯＡ温度との関係を示す特性図である。 図１１は、実験例の絶縁破壊電界強度と図３のステップＳ８のＰＯＡ温度との関係を示す特性図である。 図１２は、実施例の絶縁破壊電界強度を示す特性図である。 図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図２は、図１のＭＯＳゲート付近を拡大して示す断面図である。図１，２に示す実施の形態１にかかる炭化珪素半導体装置１０は、活性領域において、炭化珪素（ＳｉＣ）からなる半導体基板２０のおもて面側に、トレンチゲート構造を備えた縦型ＳｉＣ－ＭＯＳＦＥＴである。活性領域は、ＭＯＳＦＥＴがオン状態のときに主電流（ドリフト電流）が流れる領域である。
エッジ終端領域（不図示）は、活性領域と半導体基板２０の端部との間の領域であり、半導体基板２０のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造又はガードリング等の耐圧構造（不図示）が配置される。耐圧とは、炭化珪素半導体装置１０が誤動作や破壊を起こさない限界の電圧である。
半導体基板２０は、炭化珪素からなるｎ+型出発基板２１のおもて面上にｎ型バッファ領域２、ｎ-型ドリフト領域３およびｐ型ベース領域４となる各エピタキシャル層２２～２４を順にエピタキシャル成長させてなる。半導体基板２０の、ｐ型エピタキシャル層２４側の主面をおもて面とし、ｎ+型出発基板２１側の主面を裏面とする。ｎ+型出発基板２１は、ｎ+型基板領域１である。ｎ型バッファ領域２は、ｎ+型基板領域１とｎ-型ドリフト領域３との間に、これらの領域に接して設けられている。
ｎ型バッファ領域２は、逆方向バイアス時に発生する電界がｎ+型出発基板２１に到達することを防止する機能を有する。ｎ型バッファ領域２を設けない場合、ｎ+型出発基板２１のおもて面上にｎ-型ドリフト領域３となるｎ-型エピタキシャル層２３がエピタキシャル成長される。
ｎ-型ドリフト領域３は、ｐ型ベース領域４とｎ型バッファ領域２との間に、これらの領域に接して設けられている。ｎ-型エピタキシャル層２３の内部に、従来構造（図１３参照）のようなｐ+型領域１３１，１３２は設けられていない。従来構造のようなｐ+型領域１３１を除去してトレンチ７の底面のゲート絶縁膜に電界が印加されても、本実施の形態の後述するゲート絶縁膜８の多層構造を用いればゲート絶縁膜８の信頼性を確保できるからである。
ｎ型電流拡散領域３３はＭＯＳＦＥＴのオン時にトレンチ７の側壁に沿ってｐ型ベース領域４の内部に形成されるチャネル（ｎ型の反転層）を通ってｎ+型ソース領域５からｎ-型エピタキシャル層２３（ｎ-型ドリフト領域３）へ流れるチャネル電流をｎ-型エピタキシャル層２３全体に均一に流すための電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）であり、ｎ型電流拡散領域３３を設けることでオン抵抗の低減につなげることができる。ｐ型ベース領域４は、ｐ型エピタキシャル層２４の、後述するｎ+型ソース領域５および後述するｐ++型コンタクト領域６を除く部分である。ｐ型ベース領域４は、半導体基板２０のおもて面とｎ-型ドリフト領域３との間に設けられている。
トレンチゲート構造は、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６と、後述するトレンチ（ゲートトレンチ）７、ゲート絶縁膜８およびゲート電極９からなるＭＯＳゲートと、で構成される。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、ｐ型エピタキシャル層２４の内部にイオン注入により形成された拡散領域である。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、半導体基板２０のおもて面とｐ型ベース領域４との間にそれぞれ選択的に設けられている。
ｎ+型ソース領域５およびｐ++型コンタクト領域６は、ｐ型ベース領域４に接し、かつ後述する層間絶縁膜１１のコンタクトホールにおいて半導体基板２０のおもて面に露出されている。半導体基板２０のおもて面に露出とは、層間絶縁膜１１のコンタクトホールで後述するオーミック電極１３に接することである。ｐ++型コンタクト領域６は設けられていなくてもよい。ｐ++型コンタクト領域６が設けられていない場合、ｐ++型コンタクト領域６に代えて、ｐ型ベース領域４が半導体基板２０のおもて面に露出される。
トレンチ７は、ｎ+型ソース領域５およびｐ型ベース領域４を貫通してｎ-型ドリフト領域３に達する。トレンチ７の内壁に沿って、トレンチ７の内壁（半導体基板２０の表面）上にゲート絶縁膜８が設けられている。ゲート絶縁膜８は、酸化シリコン（ＳｉＯ2）膜８ａ、ランタンアルミニウムオキサイド（ＬａＡｌＯ3、いわゆるＬＡＯ）膜８ｂおよび酸化アルミニウム（Ａｌ2Ｏ3）膜８ｃを順に積層した多層構造である。ＳｉＯ2膜８ａは、ゲート絶縁膜８と半導体基板２０との界面の界面準位密度（Ｄit）を減少させる機能を有する。
ＳｉＯ2膜８ａは、例えばトレンチ７の内壁の全面を熱酸化させてなり、トレンチ７の内壁で半導体基板２０に接する。ＳｉＯ2膜８ａは、例えば一酸化窒素（ＮＯ）または一酸化二窒素（Ｎ2Ｏ）のガス雰囲気下でのアニール（ＰＯＡ：Ｐｏｓｔ－Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌｉｎｇ）により再酸化されていてもよい（後述する図３のステップＳ５参照）。ＳｉＯ2膜８ａの再酸化により、ゲート絶縁膜８と半導体基板２０との界面状態が不動態化される。ＳｉＯ2膜８ａの厚さは、例えば５ｎｍ以上１０ｎｍ以下程度であってもよい。
ＳｉＯ2膜８ａとＬａＡｌＯ3膜８ｂとの界面は、後述する清掃（ｓｃａｖｅｎｇｉｎｇ）効果によりサブオキサイド（ＳｉＯｘ、ｘは２未満）が除去された状態となっていることが好ましい。サブオキサイドとは、Ｓｉ原子の４つの結合手のいくつかに結合された原子が酸素原子でなく化学量論的にＳｉＯ2でない膜質の劣る酸化膜であり、具体的には自然酸化膜である。ゲート絶縁膜８にサブオキサイドが含まれないことで、ゲート絶縁膜８と半導体基板２０との界面の界面準位密度を減少させることができる。
ＬａＡｌＯ3膜８ｂは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＳｉＯ2膜８ａの表面に堆積されたアモルファス構造の高誘電率（ｈｉｇｈ－ｋ）膜である（後述する図３のステップＳ６参照）。ＬａＡｌＯ3膜８ｂはＳｉＯ2膜８ａよりも比誘電率ｋが高く、例えば１３～２７程度である。ＬａＡｌＯ3膜８ｂによりゲート絶縁膜８の比誘電率ｋが最適化されており、ゲート・ソース間が逆バイアスされたときにトレンチ７の底面のゲート絶縁膜８にかかる電界を緩和させることができる。
また、ゲート絶縁膜８がＳｉＯ2膜８ａよりも比誘電率ｋの高いＬａＡｌＯ3膜８ｂを含むことで、ゲート容量（ソース・ゲート間にゲート絶縁膜８の静電容量で形成される寄生容量）を増加させることができるため、ゲートリーク電流（ＭＯＳＦＥＴのオフ時にゲート絶縁膜８を流れるリーク電流）を低減させることができる。ＬａＡｌＯ3膜８ｂの厚さは、例えばＬａＡｌＯ3膜８ｂによる効果が得られる２０ｎｍ以上であり、好ましくは例えば４０ｎｍ以上５０ｎｍ程度であることがよい。
また、ＬａＡｌＯ3膜８ｂの厚さは、ゲート閾値電圧（後述する図８の横軸に相当）が高くなりすぎないように、例えば１００ｎｍ以下程度とすることがよい。Ａｌ2Ｏ3膜（Ａｌ2Ｏ3原子層膜）８ｃは、ＬａＡｌＯ3膜８ｂを保護するキャップ膜であり、ＬａＡｌＯ3膜８ｂの表面の全面を覆う。Ａｌ2Ｏ3膜８ｃの厚さは、保護機能が得られる例えば２ｎｍ程度である。このＡｌ2Ｏ3膜８ｃにより、製造プロセス中にＬａＡｌＯ3膜８ｂが大気に曝露されないため、ＬａＡｌＯ3膜８ｂを吸湿（Ｈ2Ｏ吸収）から保護することができる。
また、ＳｉＯ2膜８ａにより、Ａｌ2Ｏ3膜８ｃの堆積後に行うアニール（ＰＯＡ、またはこのＰＯＡに代えてＰＤＡ：Ｐｏｓｔ Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｌ、後述する図３のステップＳ８参照）中におけるＬａＡｌＯ3膜８ｂのコンタミネーションを防止することができる。
トレンチ７の内部において、ゲート絶縁膜８上（すなわちＡｌ2Ｏ3膜８ｃ上）に、トレンチ７を埋め込むようにゲート電極９が設けられている。ゲート電極９の材料は、例えば、ポリシリコン（ｐｏｌｙ－Ｓｉ）やアルミニウムであってもよい。層間絶縁膜１１は、半導体基板２０のおもて面に設けられ、ゲート電極９を覆う。層間絶縁膜１１と後述するおもて面電極１４との間の全面に、例えばおもて面電極１４側からゲート電極９側への金属原子の拡散を防止するバリアメタル１２が設けられてもよい。
オーミック電極１３は、層間絶縁膜１１のコンタクトホールにおいて半導体基板２０のおもて面に設けられ、ｎ+型ソース領域５およびｐ++型コンタクト領域６（ｐ++型コンタクト領域６を設けない場合はｐ++型コンタクト領域６に代えてｐ型ベース領域４）にオーミック接触するシリサイド膜である。オーミック電極１３は、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。バリアメタル１２、オーミック電極１３およびおもて面電極１４は、ソース電極として機能する。
おもて面電極１４は、層間絶縁膜１１のコンタクトホールを埋め込むように、活性領域において半導体基板２０のおもて面の略全面に設けられている。おもて面電極１４は、オーミック電極１３を介してｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。裏面電極１５は、半導体基板２０の裏面（ｎ+型出発基板２１の裏面）全面に設けられ、ｎ+型基板領域１に電気的に接続されている。裏面電極１５は、ドレイン電極として機能する。
次に、実施の形態１にかかる炭化珪素半導体装置１０の製造方法について説明する。図３は、実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。まず、炭化珪素からなるｎ+型出発基板（出発ウエハ）２１を用意する。次に、ｎ+型出発ウエハのおもて面にｎ型バッファ領域２およびｎ-型ドリフト領域３となる各エピタキシャル層２２～２３をエピタキシャル成長し、ｎ-型エピタキシャル層２３の表面領域にｎ型電流拡散領域３３をイオン注入により形成する。その後、ｐ型ベース領域４となるエピタキシャル層２４をエピタキシャル成長させて半導体基板（半導体ウエハ）２０を形成する（ステップＳ１）。
次に、イオン注入によりｐ型エピタキシャル層２４の表面領域にｎ+型ソース領域５およびｐ++型コンタクト領域６をそれぞれ選択的に形成する。ｐ型エピタキシャル層２４のｎ+型ソース領域５およびｐ++型コンタクト領域６を除く部分にはイオン注入せずに、ｐ型エピタキシャル層２４のそのままの不純物濃度でｐ型ベース領域４として残す（ステップＳ２）。次に、エッチングにより、ｎ+型ソース領域５およびｐ型ベース領域４を貫通してｎ-型ドリフト領域３に達するトレンチ７を形成する（ステップＳ３）。
次に、トレンチ７の内壁を熱酸化させることで、トレンチ７の内壁における半導体基板２０の表面に、トレンチ７の内壁に沿って、ゲート絶縁膜８となるＳｉＯ2膜８ａを形成する（ステップＳ４：第１形成工程）。ステップＳ４の熱酸化は、例えば、ドライ酸素（Ｏ2）雰囲気下において１１５０℃程度の温度で行ってもよい。次に、例えば一酸化窒素または一酸化二窒素の雰囲気下において１３００℃程度でのアニールにより、ＳｉＯ2膜８ａを再酸化する（ステップＳ５：第１形成工程）。
ステップＳ４の熱酸化は、例えば、一酸化窒素または一酸化二窒素の雰囲気下において行ってもよい。この場合、ステップＳ５のアニール（ＳｉＯ2膜８ａを再酸化）は省略される。一酸化窒素もしくは一酸化二窒素の雰囲気下での熱酸化によりＳｉＯ2膜８ａを形成すること、または一酸化窒素もしくは一酸化二窒素の雰囲気下においてＳｉＯ2膜８ａを再酸化することにより、ゲート絶縁膜８と半導体基板２０との界面状態を不動態化させることができる。
次に、ＡＬＤ法を用いて例えば２５０℃程度の温度環境下で、酸化ランタン（Ｌａ2Ｏ3）膜（後述する図６のＬａ2Ｏ3膜６１に相当。以降、Ｌａ2Ｏ3膜６１とする）と、酸化アルミニウム（Ａｌ2Ｏ3）膜（後述する図６のＡｌ2Ｏ3膜（Ａｌ2Ｏ3原子層膜）６２に相当。以降、Ａｌ2Ｏ3膜６２とする）と、を交互に繰り返し堆積することで、トレンチ７の内壁に沿ってＳｉＯ2膜８ａの表面に、ゲート絶縁膜８となるランタンアルミニウムオキサイド（ＬａＡｌＯ3）膜８ｂを形成する（ステップＳ６：堆積工程）。
具体的には、ステップＳ６の処理において、例えば、材料ガス（プリカーサ）としてランタンを含む揮発性の有機金属化合物を反応炉に投入して、最表面（半導体基板２０のおもて面およびトレンチ７の内壁の最表面）に、ランタンを含む有機金属化合物の１原子層（レイヤー）を堆積する。次に、反応炉内の残留ガスを排気（パージ）する。次に、水蒸気（Ｈ2Ｏ）を反応炉に投入して、ランタンを含む有機金属化合物の原子層の表面に、酸素の１原子層を堆積する。次に、反応炉内の残留ガスを排気する。
次に、材料ガスとしてアルミニウムを含む揮発性の有機金属化合物（例えばトリメチルアルミニウム：ＴＭＡ）を反応炉に投入して、最表面（酸素の１原子層の表面）に、アルミニウムを含む有機金属化合物の１原子層を堆積する。次に、反応炉内の残留ガスを排気する。次に、水蒸気を反応炉に投入して、アルミニウムを含む有機金属化合物の１原子層の表面に、酸素の１原子層を堆積する。次に、反応炉内の残留ガスを排気する。これらの工程を、総原子層の総厚さがＬａＡｌＯ3膜８ｂの所定厚さになるまで繰り返し行う。
ランタンを含む有機金属化合物の１原子層と、その上に堆積された酸素の１原子層と、が反応してＬａ2Ｏ3膜６１が形成される。アルミニウムを含む有機金属化合物の１原子層と、その上に堆積された酸素の１原子層と、が反応してＡｌ2Ｏ3膜６２が形成される。反応炉内の排気においては、例えば、反応炉内が真空に近づけられる。反応炉内から排気される残留ガスには、Ｌａ2Ｏ3膜６１やＡｌ2Ｏ3膜６２が形成されるときの酸化反応により分解されたプリカーサ（有機物）や、余った材料ガス、余分な水が含まれる。
これによって、ＳｉＯ2膜８ａの表面にＬａ2Ｏ3膜６１とＡｌ2Ｏ3膜６２とが交互に例えば数百回程度繰り返し堆積され、これら堆積されたすべてのＬａ2Ｏ3膜６１およびＡｌ2Ｏ3膜６２でＬａＡｌＯ3膜８ｂが形成される。Ａｌ2Ｏ3膜６２とＬａ2Ｏ3膜６１とをこの順に交互に繰り返し堆積してＬａＡｌＯ3膜８ｂを形成する場合、ランタンを含む有機金属化合物の１原子層を堆積する工程と、アルミニウムを含む有機金属化合物の１原子層を堆積する工程と、を入れ替えればよい。
ステップＳ６の処理時にＬａ2Ｏ3膜６１およびＡｌ2Ｏ3膜６２のいずれを最初に堆積させてもよいが、最初にＬａ2Ｏ3膜６１を堆積する（Ｌａ2Ｏ3膜６１から堆積し始める）ことが好ましい。その理由は、ＳｉＯ2膜８ａとＬａ2Ｏ3膜６１とが接触することで、後のステップＳ８の処理時にＳｉＯ2膜８ａの表面のサブオキサイドがＬａ2Ｏ3膜６１中のランタン原子と反応して除去されるからである。次に、ＬａＡｌＯ3膜８ｂの表面に、ゲート絶縁膜８となるＡｌ2Ｏ3膜８ｃを形成する（ステップＳ７：第２形成工程）。
次に、酸素雰囲気下においてＰＯＡ（またはＰＤＡ）を行う（ステップＳ８：熱処理工程）。ＳｉＯ2膜８ａとＬａ2Ｏ3膜６１とが接触している場合、ステップＳ８のＰＯＡ時にＳｉＯ2膜８ａの表面のサブオキサイドとＬａ2Ｏ3膜６１中のＬａ原子とが反応して、サブオキサイド中の酸素（Ｏ）原子がＬａ2Ｏ3膜６１中に取り込まれることで、サブオキサイドが清掃される。このランタン原子によって生じる清掃効果により、ＳｉＯ2膜８ａとＬａ2Ｏ3膜６１との界面のサブオキサイドが除去される。
ステップＳ８のＰＯＡ温度は、例えば９００℃未満程度であることがよい。ステップＳ８のＰＯＡ温度が９００℃以上である場合、ＬａＡｌＯ3膜８ｂ中のランタン原子がＳｉＯ2膜８ａ中の酸素原子と反応して、ＬａＡｌＯ3膜８ｂ中に電子トラップ密度が増加する。ＬａＡｌＯ3膜８ｂ中の電子トラップ密度の増加により、ゲート絶縁膜８の静電容量Ｃとゲート電圧ＶgとのＣ－Ｖ曲線のヒステリシスが大きくなり（後述する図９参照）、ゲート絶縁膜８と半導体基板２０との界面の界面準位密度が増加してしまう。
ゲート絶縁膜８と半導体基板２０との界面の界面準位密度が増加すると、チャネル移動度が低下して、チャネル抵抗が高くなり、ゲート特性が劣化する。ステップＳ８のＰＯＡ温度が例えば７００℃未満である場合、ＳｉＣ（半導体基板２０）の絶縁破壊電界強度Ｅeffが低下するため、ステップＳ８のＰＯＡ温度は例えば７００℃以上程度であることがよい。例えば、ステップＳ８のＰＯＡ温度を８００℃以上程度とすることで、ＳｉＣの絶縁破壊電界強度Ｅeffが十分に高くなる（後述する図１１参照）。
一方、ステップＳ８のＰＯＡ温度を高くするほど、ゲート絶縁膜８と半導体基板２０との界面の界面準位密度が増加する。このため、ゲート絶縁膜８と半導体基板２０との界面の界面準位密度の増加を抑制するには、ステップＳ８のＰＯＡ温度は例えば７００℃以上８００℃以下程度であることがよい（図８～１０参照）。したがって、ステップＳ８のＰＯＡ温度は、所定の界面準位密度および所定の絶縁破壊電界強度Ｅeffが得られる温度範囲であり、好ましくは７００℃以上８００℃以下程度であることがよい。
次に、トレンチ７の内部に埋め込むように、ゲート絶縁膜８の上にゲート電極９を形成する（ステップＳ９）。ここまでの工程により、トレンチ７、ゲート絶縁膜８およびゲート電極９からなるＭＯＳゲートが形成される。次に、半導体基板２０のおもて面上に、層間絶縁膜１１を形成する（ステップＳ１０）。次に、層間絶縁膜１１を選択的に除去してコンタクトホールを開口し、当該コンタクトホールにｎ+型ソース領域５およびｐ++型コンタクト領域６を露出させる。
次に、一般的な方法により、層間絶縁膜１１の表面全面を覆うバリアメタル１２を形成する。次に、層間絶縁膜１１のコンタクトホールにおいてｎ+型ソース領域５およびｐ++型コンタクト領域６にオーミック接触するオーミック電極１３を形成する。次に、半導体基板２０の両主面にそれぞれ表（ひょう）面電極（おもて面電極１４および裏面電極１５）を形成する（ステップＳ１１）。その後、半導体ウエハを切断（ダイシング）して個々の半導体チップに個片化することで、図１，２の炭化珪素半導体装置１０が完成する。
以上、説明したように、実施の形態１によれば、ゲート絶縁膜がＬａＡｌＯ3膜を含む多層構造である。これによって、ＬａＡｌＯ3膜によりゲート絶縁膜の比誘電率を最適化することができ、ゲート・ソース間が逆バイアスされたときにゲート絶縁膜にかかる電界を緩和することができる。このため、トレンチの底面付近に電界緩和のためのｐ+型領域を配置しなくても、トレンチの底面のゲート絶縁膜にかかる電界を緩和させることができ、ゲート絶縁膜の信頼性を確保することができる。また、電界緩和のためのｐ+型領域を形成する工程を省略することができるため、製造プロセスが簡略化され、製造コストを低減することができる。
また、実施の形態１によれば、ＬａＡｌＯ3膜を形成するにあたって、ＡＬＤ法を用いてＬａ2Ｏ3膜（原子層）とＡｌ2Ｏ3膜（原子層）とを交互に繰り返し堆積する。このとき、最初にＬａ2Ｏ3膜を堆積することで、後に行うＰＯＡ時にＬａ2Ｏ3膜中のランタン原子の清掃効果によりＳｉＯ2膜の表面のサブオキサイドが除去され、ゲート絶縁膜と半導体基板との界面の界面準位密度を減少させることができる。このＰＯＡ温度を７００℃以上９００℃未満の範囲内で適宜設定することで、ＳｉＣの絶縁破壊電界強度を高くしたり、ゲート絶縁膜と半導体基板との界面の界面準位密度の増加を抑制したりすることができる。
または、実施の形態１によれば、ＡＬＤ法を用いてＬａＡｌＯ3膜を形成するにあたって最初にＡｌ2Ｏ3膜を堆積することで、Ｌａ原子のマイグレーションを防止できるので、ＳｉＯ2膜と半導体基板（ＳｉＣ部）との界面を正常に保つことができる。その結果、最初にＬａ2Ｏ3原子層膜を堆積することに比べて、ゲート絶縁膜と半導体基板との界面の界面準位密度を減少させることができ、ＣＶカーブにおいて理想カーブからのフラットバンドシフト電圧を減少させる、すなわち酸化膜中の固定電荷を減少させることができる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図４は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。図４には、ＭＯＳゲート付近を拡大して示す。実施の形態２にかかる炭化珪素半導体装置３０のゲート絶縁膜３１以外の構成は図１と同様である。実施の形態２にかかる炭化珪素半導体装置３０が実施の形態１にかかる炭化珪素半導体装置１０（図２参照）と異なる点は、ゲート絶縁膜３１として、ＬａＡｌＯ3膜８ｂおよびＡｌ2Ｏ3膜８ｃのみを順に積層した点である。
実施の形態２においては、ゲート絶縁膜３１はＬａＡｌＯ3膜８ｂおよびＡｌ2Ｏ3膜８ｃの２層構造であり、ＳｉＯ2膜（図２の符号８ａに相当)を有していない。ＬａＡｌＯ3膜８ｂはトレンチ７の内壁で半導体基板２０に直に接する。実施の形態２にかかる炭化珪素半導体装置３０の製造方法は、実施の形態１にかかる炭化珪素半導体装置１０の製造方法（図３参照）においてステップＳ４（ＳｉＯ2膜の形成）およびステップＳ５（ＳｉＯ2膜の再酸化）を省略すればよい。
実施の形態２においても、実施の形態１と同様に、ステップＳ６の処理（ＡＬＤ法によるＬａＡｌＯ3膜８ｂの形成）において最初にＬａ2Ｏ3膜６１（図６参照）を堆積する（すなわち半導体基板２０に接触させる）ことが好ましい。その理由は、実施の形態１と同様であり、ステップＳ８のＰＯＡ時に半導体基板２０の表面のサブオキサイドとＬａ2Ｏ3膜６１中のＬａ原子とが反応して、ランタンによる清掃効果により、半導体基板２０とＬａ2Ｏ3膜６１との界面のサブオキサイドが除去されることで、ＳｉＣ表面（半導体基板２０の表面）との急峻な界面を形成して、ゲート絶縁膜３１と半導体基板２０との界面の界面準位密度を低減することができるからである。
以上、説明したように、実施の形態２によれば、ゲート絶縁膜をＬａＡｌＯ3膜およびＡｌ2Ｏ3膜の２層構造とした場合においても、実施の形態１と同様の効果を得ることができる。
（実験例）
実施の形態１にかかる炭化珪素半導体装置１０の製造方法（図３参照）のステップＳ８のＰＯＡ温度について検証した。図５は、実験例のＭＯＳキャパシタの断面構造を模式的に示す断面図である。図６は、実験例のゲート電極およびゲート絶縁膜の堆積時の状態を模式的に示す断面図である。図７は、実験例のゲート絶縁膜の構成を示す図表である。図８，９は、実験例のＣ－Ｖ（ゲート絶縁膜の静電容量Ｃ－ゲート電圧Ｖg）特性と図３のステップＳ８のＰＯＡ温度との関係を示す特性図である。
上述した図３のステップＳ４～Ｓ８の処理にしたがってゲート絶縁膜４３を形成したＭＯＳキャパシタ５０（図５参照）を用意した（以下、実験例１～３とする）。実験例１～３は、それぞれステップＳ８のＰＯＡ温度を７００℃、８００℃および９００℃とした。ＭＯＳキャパシタ５０は、図１，２の実施の形態１にかかる炭化珪素半導体装置１０のＭＯＳゲートに相当し、半導体基板４０のおもて面上にゲート絶縁膜４３およびゲート電極４４を順に積層した積層構造（ゲートスタック：ｇａｔｅ ｓｔａｃｋ）を備える。
半導体基板４０は、炭化珪素からなるｎ+型出発基板４１上にｎ-型エピタキシャル層４２がエピタキシャル成長されてなる。半導体基板４０の結晶構造を、四層周期六方晶構造（４Ｈ－ＳｉＣ）とした。ｎ-型エピタキシャル層４２の不純物濃度を、１×１０16／ｃｍ3とした。半導体基板４０、ｎ+型出発基板４１、ｎ-型エピタキシャル層４２、ゲート絶縁膜４３およびゲート電極４４は、それぞれ、図１の半導体基板２０、ｎ+型出発基板２１、ｎ-型エピタキシャル層２３、ゲート絶縁膜８およびゲート電極９に相当する。
ゲート絶縁膜４３は、半導体基板４０のおもて面（ｎ-型エピタキシャル層４２側の主面）上に、ＳｉＯ2膜５１、ＬａＡｌＯ3膜５２およびＡｌ2Ｏ3膜５３（それぞれ図２のＳｉＯ2膜８ａ、ＬａＡｌＯ3膜８ｂおよびＡｌ2Ｏ3膜８ｃに相当）を順に積層した多層構造である。ＳｉＯ2膜５１は、ドライ酸素（Ｏ2）雰囲気下において１１５０℃程度の温度で半導体基板４０のおもて面を熱酸化することで形成した。ＳｉＯ2膜５１は、一酸化二窒素雰囲気下において１３００℃程度でのアニールにより再酸化されている。
ＬａＡｌＯ3膜５２は、ステップＳ６の処理においてＡＬＤ法を用いて、ＳｉＯ2膜５１に接してＬａ2Ｏ3膜６１を最初に堆積し、かつＬａ2Ｏ3膜６１とＡｌ2Ｏ3膜６２とを交互に繰り返し堆積されてなる（図６参照）。ＬａＡｌＯ3膜５２は、一酸化二窒素雰囲気下において所定温度でステップＳ８のＰＯＡが行われている。ＳｉＯ2膜５１、ＬａＡｌＯ3膜５２およびＡｌ2Ｏ3膜５３の各厚さは、それぞれ８ｎｍ、４５ｎｍおよび２ｎｍとした。ゲート電極４４をアルミニウム層とした。
図５，６に示すゲート絶縁膜４３およびゲート電極４４の積層構造は、半導体基板４０のおもて面に沿った平板状（プレーナゲート構造）である。図５，６のＭＯＳキャパシタ５０をトレンチゲート構造に適用する場合、トレンチ（図１，２のトレンチ７を参照）の内壁に沿ってゲート絶縁膜４３が設けられ、トレンチを埋め込むようにゲート絶縁膜４３上にゲート電極４４が設けられる。半導体基板４０の裏面に、裏面電極４５（図１の裏面電極１５に相当）が設けられている。裏面電極４５をアルミニウム層とした。
実験例１～３のゲート絶縁膜４３の構成を図７に示す。上述したように、実験例１～３のゲート絶縁膜４３は、ＳｉＯ2膜５１、ＬａＡｌＯ3膜５２およびＡｌ2Ｏ3膜５３を順に積層した多層構造である（図７には「ＬａＡｌＯ3＋ＳｉＯ2」と記載）。実験例１～３のＬａＡｌＯ3膜５２は、ステップＳ６の処理においてＡＬＤ法を用いて、ＳｉＯ2膜５１に接してＬａ2Ｏ3膜６１を最初に堆積し（図７には「Ｌａ－ｆｉｒｓｔ」と記載）、かつＬａ2Ｏ3膜６１とＡｌ2Ｏ3膜６２とを交互に繰り返し堆積して形成される。
図７には、実験例１～３を、「ステップＳ８のＰＯＡ温度」、「Ｌａ－ｆｉｒｓｔ」の先頭文字、「ＬａＡｌＯ3＋ＳｉＯ2」の各分子式の先頭文字をとって、それぞれ「７００ＬＬＳ」、「８００ＬＬＳ」および「９００ＬＬＳ」と記載する。比較例１として、実験例１～３と同じ積層構造でゲート絶縁膜およびゲート電極を積層したＭＯＳキャパシタを用意した。比較例１が実験例１～３と異なる点は、ステップＳ８のＰＯＡを行っていない点である。図７には、比較例１を「ＬＬＳ」と記載する。
比較例２として、ゲート絶縁膜をＳｉＯ2膜のみで構成した一般的なＭＯＳキャパシタを用意した。比較例２は、ステップＳ８のＰＯＡを行っていない。比較例２は実験例１～３のゲート特性の評価基準であり、図７に「Ｃｏｎｔｒｏｌ」と記載する。比較例３および実験例４として、炭化珪素からなる半導体基板のおもて面上にゲート絶縁膜およびゲート電極を積層したＭＯＳキャパシタを用意した。比較例３および実験例４のゲート絶縁膜は、ＳｉＯ2膜、ＬａＡｌＯ3膜およびＡｌ2Ｏ3膜を順に積層した多層構造である。
比較例３および実験例４が実験例１～３と異なる点は、ステップＳ６の処理においてＡＬＤ法を用いてＬａＡｌＯ3膜を形成するにあたってＡｌ2Ｏ3膜を最初に堆積した点（図７には「Ａｌ－ｆｉｒｓｔ」と記載）である。比較例３は、ステップＳ８のＰＯＡを行っていない。実験例４は、ステップＳ８のＰＯＡ温度を７００℃としており、実施の形態１の別例に相当する。図７には、比較例３および実験例４を、それぞれ「ＡＬＳ（Ａｌ－ｆｉｒｓｔ ＬａＡｌＯ3＋ＳｉＯ2）」および「７００ＡＬＳ」と記載する。
実験例１～３について、ゲート電極４４に印加するゲート電圧Ｖgを＋１０Ｖからマイナス側に掃引したときのゲート絶縁膜４３の静電容量Ｃとゲート電圧ＶgとのＣ－Ｖ曲線を図８に示す。図８には、比較例１について、実験例１～３と同じ条件でゲート電圧Ｖｇを掃引したときのゲート絶縁膜の静電容量Ｃとゲート電圧ＶgとのＣ－Ｖ曲線を示す。図８の横軸はゲート電圧Ｖgであり、縦軸はゲート絶縁膜４３の最大静電容量Ｃmaxに対する実測値（静電容量Ｃ）の比率（＝Ｃ／Ｃmax）である。
図８に示す結果から、実験例１，２では、ステップＳ８のＰＯＡを行っていない比較例１と同じＣ－Ｖ特性が得られることが確認された。一方、実験例３では、比較例１よりも１Ｖ程度プラス側にＣ－Ｖ曲線がシフトし、ゲート絶縁膜４３と半導体基板４０との界面やゲート絶縁膜４３中に負の固定電荷が蓄積されることが確認された。この理由は、ステップＳ８のＰＯＡ温度が高いことでゲート絶縁膜４３の化学結合が変化し、ゲート絶縁膜４３と半導体基板４０との界面の界面準位密度が増加するからである（図１０参照）。
また、実験例１～３について、ゲート電極４４に印加するゲート電圧Ｖgをマイナス側から＋１０Ｖまで掃引し（可動電荷が蓄積される）、かつ＋１０Ｖからマイナス側に掃引した（可動電荷が放出される）ときのゲート絶縁膜４３の静電容量Ｃとゲート電圧ＶgとのＣ－Ｖ曲線をそれぞれ図９の（ａ）～（ｃ）に示す。図９の縦軸および横軸は図８と同じであり、それぞれ、ゲート電圧Ｖg、および、ゲート絶縁膜４３の最大静電容量Ｃmaxに対する実測値（静電容量Ｃ）の比率（＝Ｃ／Ｃmax）である。
図９に示す結果から、実験例１では、ゲート絶縁膜４３の静電容量Ｃとゲート電圧ＶgとのＣ－Ｖ曲線は、ヒステリシス（可動電荷蓄積時と可動電荷放出時とのＣ－Ｖ曲線のシフト幅）がほぼ見られない良好な状態であることが確認された。一方、実験例２，３のようにステップＳ８のＰＯＡ温度を高くするほど、ゲート絶縁膜４３の静電容量Ｃとゲート電圧ＶgとのＣ－Ｖ曲線のヒステリシスが大きくなり、ゲート絶縁膜４３と半導体基板４０との界面やゲート絶縁膜４３中の可動電荷が放出されにくくなることが確認された。
このように可動電荷が放出されにくくなる理由は、ステップＳ８のＰＯＡ温度を高くするほど、ゲート絶縁膜４３と半導体基板４０との界面やゲート絶縁膜４３中での可動電荷のトラップ密度が大きくなるからである。また、ステップＳ８のＰＯＡ温度を高くするほど、ゲート絶縁膜４３と半導体基板４０との界面の化学結合を変化させ、ステップＳ８のＰＯＡによる効果を損なうからである。図８，９の結果から、ステップＳ８のＰＯＡ温度は９００℃未満とすることがよいことが確認された。
実験例１～３のゲート絶縁膜４３と半導体基板４０との界面の界面準位密度を測定した結果を図１０に示す。図１０は、実験例のゲート絶縁膜と半導体基板との界面の界面準位密度と図３のステップＳ８のＰＯＡ温度との関係を示す特性図である。図１０の横軸は炭化珪素（ＳｉＣ）からなる半導体基板４０の伝導帯の底からのエネルギー準位（＝Ｅc－Ｅ）であり、縦軸はゲート絶縁膜４３と半導体基板４０との界面の界面準位密度Ｄitである。図１０には、比較例１，２のゲート絶縁膜と半導体基板との界面の界面準位密度を測定した結果も示す。
図１０に示す結果から、実験例１，２では、ステップＳ８のＰＯＡを行っていない比較例１、および、ゲート絶縁膜をＳｉＯ2膜のみで構成した比較例２、と比べて、ゲート絶縁膜４３と半導体基板４０との界面の界面準位密度の増加がわずかであり、ゲート絶縁膜４３と半導体基板４０との界面の界面準位密度を比較例１，２と同程度にすることが確認された。一方、実験例３では、比較例１，２と比べて、ゲート絶縁膜４３と半導体基板４０との界面の界面準位密度の増加が大きくなることが確認された。
その理由は、実験例３では、ステップＳ８のＰＯＡ温度が高いことでゲート絶縁膜４３の化学結合が変化してしまうからである。ゲート絶縁膜４３と半導体基板４０との界面の界面準位密度が増加すると、チャネル移動度が低下して、チャネル抵抗が高くなり、ゲート特性が劣化する。図１０に示す結果から、ゲート絶縁膜４３と半導体基板４０との界面の界面準位密度を低くするには、ステップＳ８のＰＯＡ温度を９００℃未満にすることがよいことが確認された。
実験例１～３のＳｉＣ（半導体基板４０）の絶縁破壊電界強度Ｅeffを測定した結果を図１１に示す。図１１は、実験例の絶縁破壊電界強度と図３のステップＳ８のＰＯＡ温度との関係を示す特性図である。図１１の横軸は絶縁破壊電界強度Ｅeffであり、縦軸はゲート絶縁膜４３のゲートリーク電流密度Ｊgである。絶縁破壊電界強度Ｅeffは、ゲート絶縁膜４３に印加されるゲート電圧Ｖgと、ＳｉＣのフラットバンド電圧Ｖfbと、ゲート絶縁膜４３の実効的な厚さＥＯＴと、に基づいて、次の（１）式で算出される。
フラットバンド電圧Ｖfbは、ＳｉＣ（半導体基板４０）の伝導帯の底のエネルギー準位Ｅcにフラットバンド容量（＝電荷ｑ／フラットバンド電圧Ｖfb）を与えるために必要な電圧である。ゲート絶縁膜４３の実効的な厚さＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：等価酸化膜の厚さ）は、高誘電率膜（ＬａＡｌＯ3膜５２）を含むゲート絶縁膜４３の厚さを、ＳｉＯ2膜のみのゲート絶縁膜と等価な電気的な厚さに換算した厚さであり、次の（２）式で算出される。
Ｅeff＝（Ｖg－Ｖfb）／ＥＯＴ ・・・（１）
ＥＯＴ＝Ａ×ε0×εSiO2／Ｃm ・・・（２）
上記（２）式において、Ａはゲート電極４４の面積（ゲート絶縁膜４３との接触面積）である。ε0は真空誘電率である。εSiO2はＳｉＯ2の誘電率である。Ｃmは、ゲート絶縁膜４３に印加するゲート電圧Ｖgを１０Ｖとして準静的に測定されたゲート絶縁膜４３の静電容量である。図１１には、比較例１～３および実験例４の絶縁破壊電界強度Ｅeffも示す。比較例３および実験例４の構成は、ＬａＡｌＯ3膜の形成時に「Ａｌ－ｆｉｒｓｔ」（図７参照）とした以外はそれぞれ比較例１および実験例１と同様である。
図１１に示す結果から、実験例２，３において絶縁破壊電界強度Ｅeff（枠７１で囲む部分）を十分に高くすることができ、ステップＳ８のＰＯＡ温度は８００℃以上であることが好ましいことが確認された。ステップＳ８のＰＯＡ温度を７００℃とした実験例１，４のいずれにおいても、実験例２，３と比べると、絶縁破壊電界強度Ｅeff（枠７２で囲む部分）が大きく低下することが確認された。符号７３は、ステップＳ８のＰＯＡを行わない比較例１～３の絶縁破壊電界強度Ｅeffである。
図示省略するが、ステップＳ８のＰＯＡ温度が７００℃超で８００℃未満であるときの絶縁破壊電界強度Ｅeffは、実験例１の絶縁破壊電界強度Ｅeffと実験例２の絶縁破壊電界強度Ｅeffとの間で変化する。このため、所定の絶縁破壊電界強度Ｅeffが得られるのであれば、ステップＳ８のＰＯＡ温度は７００℃以上８００℃未満であってもよい。
以上、図８～１１に示す結果から、ステップＳ８のＰＯＡ温度は７００℃以上９００℃未満であることがよいことが確認された。また、図８～１０に示す結果から、ゲート絶縁膜４３と半導体基板４０との界面の界面準位密度の増加を抑制するには、ステップＳ８のＰＯＡ温度は７００℃以上８００℃以下程度であることがよいことが確認された。図１１に示す結果から、絶縁破壊電界強度Ｅeffを高くするには、ステップＳ８のＰＯＡ温度は８００℃以上程度であることがよいことが確認された。
（実施例）
実施の形態２にかかる炭化珪素半導体装置３０（図４参照）のＳｉＣ（半導体基板２０）の絶縁破壊電界強度Ｅeffについて検証した。図１２は、実施例の絶縁破壊電界強度を示す特性図である。上述した実施の形態２にかかる炭化珪素半導体装置３０の製造方法（図３，４参照）にしたがってＭＯＳゲート（ゲート絶縁膜３１およびゲート電極９）を形成したＭＯＳキャパシタ（以下、実施例３とする）を用意した。この実施例３について、絶縁破壊電界強度Ｅeffを測定した結果を図１２に示す。
実施例３が後述する実施例１と異なる点は、ゲート絶縁膜３１がＬａＡｌＯ3膜８ｂおよびＡｌ2Ｏ3膜８ｃの２層構造であり、ＳｉＯ2膜を有していない点である。具体的には、実施例３は、ステップＳ６の処理においてＡＬＤ法を用いて、半導体基板４０のおもて面に接してＬａ2Ｏ3膜６１を最初に堆積し（すなわち「Ｌａ－ｆｉｒｓｔ」）、Ｌａ2Ｏ3膜６１とＡｌ2Ｏ3膜６２とを交互に繰り返し堆積して形成される。実施例３においてステップＳ８のＰＯＡ温度は７００℃である。
図１２には、実施の形態１にかかる炭化珪素半導体装置１０の製造方法（図２，３参照）にしたがってＭＯＳゲートを形成したＭＯＳキャパシタ（以下、実施例１，２とする）の絶縁破壊電界強度Ｅeffを測定した結果も示す。実施例１，２は、それぞれ、上述した実験例４（すなわち７００ＡＬＳ）および実験例１（すなわち７００ＬＬＳ）に相当する。図１２には、ゲート絶縁膜をＳｉＯ2膜のみで構成した比較例２の絶縁破壊電界強度Ｅeffを測定した結果も示す。
図１２に示す結果から、ゲート絶縁膜８，３１にＬａＡｌＯ3膜８ｂを含む実施例１～３のいずれにおいても、ゲート絶縁膜をＳｉＯ2膜のみで構成した比較例２と比べて、絶縁破壊電界強度Ｅeffを高くすることができることが確認された。例えば、実施例１においては、比較例２と比べて、絶縁破壊電界強度Ｅeffを５０％程度向上させることができる。また、実施例１においては、実施例２と比べて、絶縁破壊電界強度Ｅeffが高くなることが確認された。
実施例１においては、ステップＳ８のＰＯＡ中に、ＳｉＯ2膜８ａとＬａ2Ｏ3膜６１との間のＡｌ2Ｏ3膜６２がＬａ2Ｏ3膜６１中のランタン原子のＳｉＯ2膜８ａへの移動を妨げるか、またはＳｉＯ2膜８ａ中のシリコン原子のＬａＡｌＯ3膜８ｂへの移動を妨げる（Ａｌ2Ｏ3膜６２のブロッキング機能）。実施例２は、ＳｉＯ2膜８ａにＬａ2Ｏ3膜６１が接することで、実施例１と比べてＡｌ2Ｏ3膜６２のブロッキング機能が低くなる。このため、実施例１は、実施例２と比べて絶縁破壊電界強度Ｅeffが高くなる。
実施例３においては、絶縁破壊電界強度Ｅeffが５ＭＶ／ｃｍ以下になると、実施例１，２および比較例２と比べて、ゲートリーク電流密度が高くなることが確認された。実施例３において絶縁破壊電界強度Ｅeffが低いときにゲートリーク電流密度が高くなるのは、ＳｉＣ（半導体基板２０）とＬａＡｌＯ3膜８ｂとの間の伝導帯のバンドオフセットが低いからである。実施例３は、実施例１，２および比較例２と比べて、ゲート絶縁膜３１の実効的な厚さＣＥＴが最も薄い。
したがって、実施例３においては、実施例１，２および比較例２と比べて、ゲート絶縁膜３１の実効的な厚さＣＥＴが最も薄いことで、ゲート絶縁膜３１の絶縁破壊電圧が高くなり、ＳｉＣ（半導体基板２０）の絶縁破壊電界強度Ｅeffを最も高くすることができる。ゲート絶縁膜３１の実効的な厚さＣＥＴ（Ｃａｐａｃｉｔａｎｃｅ Ｅｑｕｉｖａｌｅｎｔ Ｔｈｉｃｋｎｅｓｓ）は、半導体基板２０の効果（量子効果）とゲート電極９の効果（空乏化）とを補正した容量と等価な静電容量となる厚さである。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、トレンチゲート構造のＭＯＳＦＥＴについて説明したが、これに限らず、トレンチゲート構造に代えてプレーナゲート構造としてもよいし、ＭＯＳＦＥＴに代えてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等の他のＭＯＳ型炭化珪素半導体装置としてもよい。
本発明をプレーナゲート構造に適用する場合、半導体基板のおもて面（半導体基板の表面）上に、ＳｉＯ2膜、ＬａＡｌＯ3膜およびＡｌ2Ｏ3膜を順に積層した３層構造のゲート絶縁膜、もしくはＬａＡｌＯ3膜およびＡｌ2Ｏ3膜を順に積層した２層構造のゲート絶縁膜を形成し、当該ゲート絶縁膜上にゲート電極を形成すればよい。また、本発明をＩＧＢＴに適用する場合、ｎ+型基板領域となるｎ+型出発基板に代えて、ｐ+型コレクタ領域となるｐ+型出発基板を用いればよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造のＳｉＣ－ＭＯＳＦＥＴに適している。
１ ｎ+型基板領域
２ ｎ型バッファ領域
３ ｎ-型ドリフト領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ トレンチ
８，３１，４３ ゲート絶縁膜
８ａ，５１ ＳｉＯ2膜
８ｂ，５２ ＬａＡｌＯ3膜
８ｃ，５３ Ａｌ2Ｏ3膜
９，４４ ゲート電極
１０，３０ 炭化珪素半導体装置
１１ 層間絶縁膜
１２ バリアメタル
１３ オーミック電極
１４ おもて面電極
１５，４５ 裏面電極
２０，４０ 半導体基板
２１，４１ ｎ+型出発基板
２２ ｎ型エピタキシャル層
２３，４２ ｎ-型エピタキシャル層
２４ ｐ型エピタキシャル層
５０ ＭＯＳキャパシタ
６１ Ｌａ2Ｏ3膜
６２ Ａｌ2Ｏ3膜

Claims (4)

  1. ゲート電極と、ＬａＡｌＯ3膜を含む多層構造のゲート絶縁膜と、炭化珪素からなる半導体基板と、の３層構造からなる絶縁ゲートを備えた炭化珪素半導体装置の製造方法であって、
    前記半導体基板の表面に前記ゲート絶縁膜を形成する第１工程と、
    前記ゲート絶縁膜を挟んで前記半導体基板に対向する前記ゲート電極を形成する第２工程と、
    を含み、
    前記第１工程は、
    前記ゲート絶縁膜として、原子層堆積法を用いてＬａ2Ｏ3原子層膜とＡｌ2Ｏ3原子層膜とを交互に繰り返し堆積することによって前記ＬａＡｌＯ3膜を形成する堆積工程と、
    前記堆積工程の後に、７００℃以上９００℃未満の温度で熱処理を行う熱処理工程と、を含み、
    前記堆積工程では、前記半導体基板の表面に直接接触させて、最初に前記Ｌａ2Ｏ3原子層膜から堆積することを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記第１工程は、前記堆積工程の後、前記熱処理工程の前に、前記ゲート絶縁膜として、前記ＬａＡｌＯ 3 膜の上にＡｌ 2 Ｏ 3 膜を形成する第２形成工程をさらに含むことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記熱処理工程では、酸素を含むガス雰囲気下で前記熱処理を行うことを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
  4. 前記熱処理工程では、８００℃以下の温度で前記熱処理を行うことを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
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