JP7549213B2 - DC-DC Converter - Google Patents
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Description
本発明はDC-DCコンバータに関する。 The present invention relates to a DC-DC converter.
2つのレグから構成される第1のブリッジ回路と、トランスと、2つのレグから構成される第2のブリッジ回路と、から構成されるデュアルブリッジDC-DCコンバータが知られている。特許文献1には、特定の制御を行うことで、スイッチング素子においてZVS(ゼロボルトスイッチング:Zero Voltage Switching)を実現するDC-DCコンバータが開示されている。
A dual bridge DC-DC converter is known that is composed of a first bridge circuit composed of two legs, a transformer, and a second bridge circuit composed of two legs.
しかしながら、上述のような従来技術は、DC-DCコンバータの低出力領域では、ZVSが実現できなくなる課題があった。 However, the conventional technology described above had the problem that ZVS could not be achieved in the low output range of the DC-DC converter.
本発明の一態様は、上記課題に鑑みてなされたものであり、低出力領域においても、スイッチング素子のZVSが可能となる、DC-DCコンバータを実現することを目的とする。 One aspect of the present invention was made in consideration of the above problems, and aims to realize a DC-DC converter that enables ZVS of switching elements even in the low output range.
上記の課題を解決するために、本発明の一態様に係るDC-DCコンバータは、それぞれが、一対の1次側スイッチング素子と、各前記1次側スイッチング素子にそれぞれ並列に接続されるコンデンサ素子とを有した、1次側第1レグと1次側第2レグとからなる1次側ブリッジ回路と、それぞれが、一対の2次側スイッチング素子と、各前記2次側スイッチング素子にそれぞれ並列に接続されるコンデンサ素子とを有した、2次側第1レグと2次側第2レグとからなる2次側ブリッジ回路と、トランスを有し、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間に接続される変換部と、前記1次側スイッチング素子及び前記2次側スイッチング素子のスイッチングを制御する制御部と、を備え、前記制御部は、前記1次側ブリッジ回路のレグ間の位相差を0とし、各前記1次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、前記1次側第2レグの前記1次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御し、前記2次側ブリッジ回路のレグ間に位相差を設け、各前記2次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、前記2次側第2レグの前記2次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御する。 In order to solve the above problems, a DC-DC converter according to one aspect of the present invention includes a primary bridge circuit consisting of a primary first leg and a primary second leg, each of which has a pair of primary switching elements and a capacitor element connected in parallel to each of the primary switching elements, a secondary bridge circuit consisting of a secondary first leg and a secondary second leg, each of which has a pair of secondary switching elements and a capacitor element connected in parallel to each of the secondary switching elements, a conversion unit having a transformer and connected between the primary bridge circuit and the secondary bridge circuit, and a conversion circuit having a conversion circuit for converting the primary switching elements and the secondary switching elements into a conversion circuit for converting ... and a control unit that controls the switching of the primary side switching elements, the control unit sets the phase difference between the legs of the primary side bridge circuit to 0, controls each of the primary side switching elements to switch every half cycle, and further controls the primary side switching elements of the primary side second leg to switch an even number of times within each half cycle, sets a phase difference between the legs of the secondary side bridge circuit, controls each of the secondary side switching elements to switch every half cycle, and further controls the secondary side switching elements of the secondary side second leg to switch an even number of times within each half cycle.
本発明の一態様によれば、DC-DCコンバータにおける低出力時において、低損失で電力輸送できるDC-DCコンバータを実現できる。 According to one aspect of the present invention, it is possible to realize a DC-DC converter that can transmit power with low loss when the DC-DC converter is at low output.
〔実施形態1〕
以下、図1~8を用いて、本発明の一実施形態について、詳細に説明する。
[Embodiment 1]
Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS.
(DC-DCコンバータの構成)
図1は、実施形態1に係るDC-DCコンバータ1を示す回路図である。DC-DCコンバータ1は、1次側ブリッジ回路10と、2次側ブリッジ回路20と、変換部30と、制御部40と、を備える。1次側ブリッジ回路10は、直流電源E1に接続されている。2次側ブリッジ回路20は、直流電源E2に接続されている。直流電源E1の出力電圧は、1次側電圧V1である。直流電源E1を流れる1次側電流I1とする。直流電源E2の出力電圧は、2次側電圧V2である。直流電源E2を流れる2次側電流I2とする。ここで、1次側電圧V1、1次側電流I1、2次側電圧V2、2次側電流I2のそれぞれは、時間平均値を表す。
(Configuration of DC-DC Converter)
1 is a circuit diagram showing a DC-
1次側ブリッジ回路10は、4つのスイッチング素子が設けられたフルブリッジ回路に、コンデンサ素子C1が並列に接続されている。1次側ブリッジ回路10は、1次側第1レグ11と、1次側第2レグ12と、コンデンサ素子C1とにより構成されている。1次側第1レグは、スイッチング素子S1とスイッチング素子S2とが直列に接続されている。1次側第2レグは、スイッチング素子S3とスイッチング素子S4とが直列に接続されている。
The
2次側ブリッジ回路20は、4つのスイッチング素子が設けられたフルブリッジ回路に、コンデンサ素子C2が並列に接続されている。2次側ブリッジ回路20は、2次側第1レグ21と、2次側第2レグ22と、コンデンサ素子C2とにより構成されている。2次側第1レグは、スイッチング素子S5とスイッチング素子S6とが直列に接続されている。2次側第2レグは、スイッチング素子S7とスイッチング素子S8とが直列に接続されている。
The
スイッチング素子S1~S8には、還流ダイオードD1~D8がそれぞれ並列に接続されている。また、スイッチング素子S1~S8には、スナバコンデンサCsnub1~Csnub8がそれぞれ並列に接続されている。 Freewheeling diodes D1 to D8 are connected in parallel to the switching elements S1 to S8, respectively. In addition, snubber capacitors Csnub1 to Csnub8 are connected in parallel to the switching elements S1 to S8, respectively.
変換部30は、トランスTrと、リアクトルL1と、リアクトルL2とを備える。リアクトルL1は、スイッチング素子S1とスイッチング素子S2との接続点と、トランスTrの1次巻線に接続されている。リアクトルL2は、スイッチング素子S3とスイッチング素子S4との接続点と、トランスTrの1次巻線に接続されている。リアクトルL1およびリアクトルL2で表せるインダクタンス成分は、トランスTrの漏れインダクタンスを含む。トランスTrの2次巻線は、スイッチング素子S5とスイッチング素子S6との接続点およびスイッチング素子S7とスイッチング素子S8との接続点に接続されている。このように図1の回路図においては、変換部30のインダクタンス成分が、1次側に設けられたリアクトルL1と、リアクトルL2として等価的に表されている。
The
制御部40は、1次側電圧V1、1次側電流I1、2次側電圧V2、および2次側電流I2を参照して、スイッチング素子S1~S8のスイッチングを制御する。
The
(DC-DCコンバータの基本動作)
図2は、実施形態1に係るDC-DCコンバータ1の動作を示すタイミングチャートである。一般的に知られているように、各レグにおいて2つのスイッチング素子が同時に導通すると流れる貫通電流を防ぐために、オンオフの切替えの際には、これら2つのスイッチング素子を双方ともオフとするゲート信号を発するデッドタイムを設ける必要がある。しかし、以下の説明及び図2では、説明を分かりやすくするためにデッドタイムを無視している。しかしながら、スイッチング素子をオンに転じる際にはデッドタイムだけ遅延させたタイミングで、ゲート信号をオンに転じるように、制御される。
(Basic operation of a DC-DC converter)
2 is a timing chart showing the operation of the DC-
制御部40は、指令値vrefと第1三角波vtr1とからスイッチングタイミングを生成する。第1三角波vtr1は、周期2πの振幅1の三角波であり、図2においては鎖線で示す。指令値vrefは、第1三角波vtr1の中央値を通る。
The
1次側ブリッジ回路10のスイッチングタイミングは、指令値vrefと第1三角波vtr1との大小関係によって、1次側ブリッジ回路10のスイッチングタイミングは生成される。すなわち、指令値vrefよりも第1三角波vtr1が大きい時、スイッチング素子S1のゲート信号はオフし、指令値vrefよりも第1三角波vtr1が小さい時、スイッチング素子S1のゲート信号はオンする。結果的に、指令値vrefが第1三角波vtr1の中央値であるため、半周期πごとにスイッチングする。スイッチング素子S2のゲート信号は、スイッチング素子S1のゲート信号のオンオフを逆転した信号である。
The switching timing of the
ここで、第1三角波vtr1と逆位相の第2三角波vtr2を定義する。第2三角波vtr2は、第1三角波vtr1と異なる振幅をもつ三角波であり、図2においては鎖線で示す。 Here, we define a second triangular wave vtr2 that is in opposite phase to the first triangular wave vtr1. The second triangular wave vtr2 is a triangular wave that has a different amplitude from the first triangular wave vtr1, and is shown by a dotted line in Figure 2.
第2三角波vtr2とスイッチング素子S1のゲート信号を比較し、大小関係によって、スイッチング素子S3のゲート信号は生成される。すなわち、スイッチング素子S1のゲート信号よりも第2三角波vtr2が大きい時、スイッチング素子S3のゲート信号はオンし、スイッチング素子S1のゲート信号よりも第2三角波vtr2が小さい時、スイッチング素子S3のゲート信号はオフする。スイッチング素子S4のゲート信号は、スイッチング素子S3のゲート信号のオンオフを逆転した信号である。 The second triangular wave vtr2 and the gate signal of switching element S1 are compared, and the gate signal of switching element S3 is generated based on the magnitude relationship. In other words, when the second triangular wave vtr2 is greater than the gate signal of switching element S1, the gate signal of switching element S3 is turned on, and when the second triangular wave vtr2 is smaller than the gate signal of switching element S1, the gate signal of switching element S3 is turned off. The gate signal of switching element S4 is a signal that reverses the on/off of the gate signal of switching element S3.
したがって、1次側ブリッジ回路10においては、1次側第1レグ11と1次側第2レグ12との間に位相差が設けられない。また、1次側第1レグ11は、時刻t0および時刻t7でスイッチングし、1次側第2レグ12は、時刻t0、時刻t3、時刻t5および時刻t7でスイッチングする。1次側第2レグでは1次側第1レグの3倍スイッチングを行う。
Therefore, in the primary
次に、2次側第1レグ21のスイッチングタイミングは、1次側第1レグ11のスイッチングタイミングに対して、ブリッジ間位相差φB遅れたものである。すなわち、2次側第1レグ21のスイッチングタイミングは、時刻t0よりもブリッジ間位相差φB遅れた時刻t1となる。
Next, the switching timing of the secondary
2次側第1レグ21と2次側第2レグ22とのスイッチングタイミングには、レグ間位相差φLの時間差が設けられ、2次側第2レグ22でのスイッチングが実行される。さらに、2次側第2レグ22に関しては、1次側第2レグ12の場合と同様にして、第2三角波vtr2とスイッチング素子S1のゲート信号との大小関係を比較し、ブリッジ間位相差φBとレグ間位相差φLとの合計だけ遅らせたタイミングでスイッチングする。
The switching timing of the secondary side
このように、2次側ブリッジ回路20においては、2次側第1レグ21と2次側第2レグ22との間にレグ間位相差φLが設けられる。また、2次側第1レグ21は、時刻t1でスイッチングし、2次側第2レグ22は、時刻t2、時刻t4、および時刻t6でスイッチングする。2次側第2レグでは2次側第1レグの3倍スイッチングを行う。
In this way, in the
したがって、1次側ブリッジ回路のレグ間の位相差を0とし、1次側スイッチング素子S1~S4については、それぞれが半周期毎にスイッチングを行うように制御する。さらに、1次側第2レグの1次側スイッチング素子S3・S4については、更に各半周期内にも第1位相間隔δ1で2回のスイッチングを行うように制御する。第1位相間隔δ1は、第2三角波vtr2の振幅によって間接的に定まる値である。 Therefore, the phase difference between the legs of the primary bridge circuit is set to 0, and the primary switching elements S1 to S4 are controlled to switch every half cycle. Furthermore, the primary switching elements S3 and S4 of the second primary leg are controlled to switch twice in each half cycle with a first phase interval δ1. The first phase interval δ1 is a value that is indirectly determined by the amplitude of the second triangular wave vtr2.
2次側ブリッジ回路のレグ間にレグ間位相差φLを設け、2次側スイッチング素子S5~S8については、それぞれが半周期毎にスイッチングを行うように制御する。さらに、2次側第2レグの2次側スイッチング素子S7・S8については、更に各半周期内にも第2位相間隔δ2で2回のスイッチングを行うように制御する。第2位相間隔δ2は、第2三角波vtr2の振幅によって間接的に定まる値である。 A phase difference between the legs, φL, is provided between the legs of the secondary bridge circuit, and the secondary switching elements S5 to S8 are controlled to switch every half cycle. Furthermore, the secondary switching elements S7 and S8 of the second secondary leg are controlled to switch twice at a second phase interval δ2 within each half cycle. The second phase interval δ2 is a value that is indirectly determined by the amplitude of the second triangular wave vtr2.
時刻t0からt7までで、半周期であり、残りの半周期では、各時刻でのスイッチング素子S1~S8のゲート信号は全てオンオフを逆転した信号である。 Times t0 to t7 are one half-cycle, and in the remaining half-cycle, the gate signals of switching elements S1 to S8 at each time are all on/off reversed signals.
ここで、第2三角波vtr2とスイッチング素子S1とを比較することで、他のスイッチング素子のゲート信号を生成しているが、それぞれの信号に関して説明する。スイッチング素子S1のオンオフの電圧差は1である。スイッチング素子S1のゲート信号は、オフの場合に0を、オンの場合に1を取る。半周期毎には1次側第2レグのスイッチングを行うため、第2三角波vtr2の中央値は、スイッチング素子S1のゲート信号の中央値と同じで0.5である。そのため、第2三角波vtr2は、第2三角波vtr2の振幅が2αの場合、0.5-αから0.5+αの範囲で値が変化する三角波である。 Here, the second triangular wave vtr2 is compared with the switching element S1 to generate gate signals for the other switching elements, and each signal will be explained below. The on/off voltage difference of switching element S1 is 1. The gate signal of switching element S1 is 0 when it is off and 1 when it is on. Since the second leg of the primary side is switched every half cycle, the median of the second triangular wave vtr2 is 0.5, the same as the median of the gate signal of switching element S1. Therefore, when the amplitude of the second triangular wave vtr2 is 2α, the second triangular wave vtr2 is a triangular wave whose value changes in the range of 0.5-α to 0.5+α.
上述した説明では、第1位相間隔δ1および第2位相間隔δ2は、ともに第2三角波vtr2より導出できる値なため、等しい値になるが、異なる値でもよい。この場合、2次側第2レグ22での2次側スイッチング素子S7・S8のスイッチングタイミングは、第2三角波vtr2によって導出されるのではなく、第3三角波vtr3によって導出される。2次側第2レグ22に関しては、1次側第2レグ12の場合と同様にして、第3三角波vtr3とスイッチング素子S1のゲート信号との大小関係を比較し、ブリッジ間位相差φBとレグ間位相差φLとの合計だけ遅らせたタイミングでスイッチングする。また、第3三角波vtr3は、第3三角波vtr3の振幅が2βの場合、0.5-βから0.5+βの範囲で値が変化する三角波である。
In the above description, the first phase interval δ1 and the second phase interval δ2 are both values that can be derived from the second triangular wave vtr2, so they are equal, but they may be different values. In this case, the switching timing of the secondary side switching elements S7 and S8 in the secondary side
第2三角波vtr2と第3三角波vtr3とで異なる三角波を用いることで、DC-DCコンバータ1の1次側電圧V1または2次側電圧V2が変動するような環境に対応することができるようになる。その際、第2三角波vtr2と第3三角波vtr3との振幅は、トランス1次側電圧vt1とトランス2次側電圧vt2との実効値がある程度等しくなり、かつZVSの条件を満たすように、第2三角波vtr2と第3三角波vtr3との振幅を決定する。また、第2三角波vtr2と第3三角波vtr3とで異なる三角波を用いることで、電圧変動が起こっても、第1位相間隔δ1と第2位相間隔δ2とを調整して出力電直の調整を行うことは変わらない。
By using different triangular waves for the second triangular wave vtr2 and the third triangular wave vtr3, it becomes possible to respond to an environment in which the primary voltage V1 or the secondary voltage V2 of the DC-
(片側還流または両側還流)
図3は、実施形態1に係るDC-DCコンバータ1のタイミングチャートのうち、トランス1次側電圧vt1、トランス2次側電圧vt2、トランス1次側電流it1、トランス2次側電流it2、および出力電力Poutを拡大して示した図である。
(One-sided or two-sided reflux)
FIG. 3 is an enlarged timing chart of the DC-
図2および図3に示すように、時刻t3において、トランス1次側電圧vt1は0となる。図4は、この時のDC-DCコンバータ1における等価回路での電流の経路を示す図である。図4に示すように、1次側ブリッジ回路では、スイッチング素子S1と還流ダイオードD3とに電流が流れ還流しており、2次側ブリッジ回路では、還流ダイオードD5から直流電源E2を通り、還流ダイオードD8に電流が流れる。直流電源E2によって還流電流は徐々に減少し、やがて反転する。
As shown in Figures 2 and 3, at time t3, the transformer primary voltage vt1 becomes 0. Figure 4 is a diagram showing the current path in the equivalent circuit of the DC-
このように、1次側ブリッジ回路10または2次側ブリッジ回路20にて、還流が発生し、トランス1次側電圧vt1またはトランス2次側電圧vt2が0になる場合を片側還流と呼ぶ。なお、図4では、変換部30をインダクタンス成分のみで表した等価回路でDC-DCコンバータ1を表している。
In this way, when a return current occurs in the
次に、時刻t4において、トランス2次側電圧vt2は0となる。よって、時刻t4から時刻t5の間においては、トランス1次側電圧vt1およびトランス2次側電圧vt2がともに0である。図5は、この時のDC-DCコンバータ1における等価回路での電流の経路を示す図である。図5に示すように、1次側ブリッジ回路では、スイッチング素子S1と還流ダイオードD3とに電流が流れ還流しており、2次側ブリッジ回路では、スイッチング素子S5と還流ダイオードD7に電流が流れ還流している。
Next, at time t4, the transformer secondary voltage vt2 becomes 0. Therefore, between time t4 and time t5, the transformer primary voltage vt1 and the transformer secondary voltage vt2 are both 0. Figure 5 is a diagram showing the current path in the equivalent circuit of the DC-
このように、1次側ブリッジ回路10および2次側ブリッジ回路20にて還流が発生し、トランス1次側電圧vt1およびトランス2次側電圧vt2がともに0になる場合を両側還流と呼ぶ。
When a return current occurs in the
次に、時刻t5において、1次側第2レグ12はスイッチングすることで、トランス1次側電圧vt1は0ではなくなる。図6は、この時のDC-DCコンバータ1における等価回路での電流の経路を示す図である。そのため、図6に示すように、1次側ブリッジ回路では、還流ダイオードD1から直流電源E1を通り、還流ダイオードD4に電流が流れ、2次側ブリッジ回路では、スイッチング素子S5と還流ダイオードD7に電流が流れ還流している。直流電源E1によって還流電流は徐々に減少し、やがて再反転する。
Next, at time t5, the
ここで、時刻t3から時刻t5の間における1次側ブリッジ回路10で還流が発生している期間が第1位相間隔δ1に対応する。また、時刻t4から時刻t6における2次側ブリッジ回路20で還流が発生している期間を第2位相間隔δ2に対応する。
Here, the period from time t3 to time t5 during which reflux occurs in the
図3に示すように、時刻t3から時刻t6にかけて、出力電力Pout=V2×I2が低下している。これは、片側還流または両側還流となっているためである。 As shown in FIG. 3, the output power Pout = V2 x I2 decreases from time t3 to time t6. This is because one-sided or two-sided return is in effect.
その結果、DC-DCコンバータ1では、低出力時においても2次側スイッチング素子のターンオン時の瞬時電流を、ZVSを可能にする十分な電流値にすることができる。そのため、DC-DCコンバータ1では、低出力時においても、ZVSが可能になる。
As a result, in the DC-
(DC-DCコンバータの理論計算)
時刻t0~時刻t7での電流理論式は次のようになる。
The theoretical current equation from time t0 to time t7 is as follows.
また、(9)式のPallは、片側パルス幅制御の出力理論式を示しており、Pδは、片側還流および両側還流区間である、第1位相間隔δ1および第2位相間隔δ2がなかった場合での本来伝送されるはずだった電力をしめしている。したがって、第1位相間隔δ1および第2位相間隔δ2を調節することで、各部での瞬時電流を低減させることなく、平均化した輸送電力を低出力にすることができる。そのため、各部での瞬時電流は大出力時と変わらないため、低出力時においても損失を低減することができる。 In addition, Pall in equation (9) represents the theoretical output formula for one-sided pulse width control, and Pδ represents the power that would have been transmitted if the first phase interval δ1 and the second phase interval δ2, which are the one-sided return and two-sided return sections, did not exist. Therefore, by adjusting the first phase interval δ1 and the second phase interval δ2, the averaged transport power can be made low output without reducing the instantaneous current in each section. Therefore, since the instantaneous current in each section remains the same as at high output, losses can be reduced even at low output.
(DC-DCコンバータの制御部)
図7は、制御部40の構成を示すブロック図である。
(DC-DC converter control section)
FIG. 7 is a block diagram showing the configuration of the
ブロック図51により、ブリッジ間位相差φBおよびレグ間位相差φLを決定する。ZVS可能最小電流imin_ZVSに対し、係数aをかけたものと、2次側電流ピーク値it2_peakとの差分を取ったものを、PID(Proportional Integral Differential)制御によって増幅する。増幅したものを、ブリッジ間位相差φBおよびレグ間位相差φLとする。ここで、2次側電流ピーク値it2_peakは、トランス2次側電流it2の最大値(ピーク値)であり、例えば、図3における時刻t2でのトランス2次側電流it2などである。ZVS可能最小電流imin_ZVSおよび係数aは次のようになる。
ブロック図52により、指令値vrefと第1三角波vtr1との大小関係を比較する。比較結果がスイッチング素子S1のゲート信号になり、その逆がスイッチング素子S2のゲート信号となる。また、スイッチング素子S1のゲート信号およびスイッチング素子S2のゲート信号に対し、ブリッジ間位相差分だけ位相を遅らせたものをそれぞれスイッチング素子S5のゲート信号およびスイッチング素子S6のゲート信号とする。 The command value vref and the first triangular wave vtr1 are compared in magnitude using block diagram 52. The comparison result becomes the gate signal of switching element S1, and the inverse becomes the gate signal of switching element S2. In addition, the gate signals of switching elements S1 and S2 are delayed in phase by the bridge-to-bridge phase difference to become the gate signals of switching elements S5 and S6, respectively.
ブロック図53により、目標電力Pout*と出力電力Poutとの差分を取ったものを、PID制御によって増幅する。増幅したものをampと称する係数とする。 According to block diagram 53, the difference between the target power Pout* and the output power Pout is amplified by PID control. The amplified result is a coefficient called amp.
ブロック図54により、スイッチング素子S1のゲート信号と、振幅をampにした第2三角波vtr2とを比較する。比較結果がスイッチング素子S3のゲート信号になり、その逆がスイッチング素子S4のゲート信号となる。 The gate signal of switching element S1 is compared with the second triangular wave vtr2, whose amplitude is set to amp, using block diagram 54. The comparison result becomes the gate signal of switching element S3, and the inverse becomes the gate signal of switching element S4.
ブロック図55により、スイッチング素子S1のゲート信号と、振幅をampにした第2三角波vtr2とを比較する。比較結果に対し、ブリッジ間位相差φBおよびレグ間位相差φL分位相を遅らせたものが、スイッチング素子S7のゲート信号になり、その逆がスイッチング素子S8のゲート信号となる。第1位相間隔δ1と第2位相間隔δ2が等しくない場合、上述したように、ブロック図55では第2三角波vtr2の代わりに、第3三角波vtr3を用いればよい。 Block diagram 55 compares the gate signal of switching element S1 with the second triangular wave vtr2 with an amplitude of amp. The gate signal of switching element S7 is delayed in phase by the bridge-to-bridge phase difference φB and the leg-to-leg phase difference φL from the comparison result, and the inverse of this delay becomes the gate signal of switching element S8. If the first phase interval δ1 and the second phase interval δ2 are not equal, as described above, in block diagram 55, the third triangular wave vtr3 can be used instead of the second triangular wave vtr2.
以上のようにampにより、間接的に第1位相間隔δ1および第2位相間隔δ2が決定され、輸送電力を決定している。 As described above, the first phase interval δ1 and the second phase interval δ2 are indirectly determined by amp, which determines the transmission power.
(DC-DCコンバータの立ち上げ手順)
次に実際に、DC-DCコンバータ1を立ち上げる手順を説明する。
(DC-DC converter start-up procedure)
Next, the procedure for actually starting up the DC-
ブリッジ間位相差φBおよびレグ間位相差φLを十分小さい値から徐々に大きくし、2次側電流ピーク値it2_peakがZVS可能最小電流imin_ZVSに到達するようにする。この時、ブリッジ間位相差φBおよびレグ間位相差φLは等しい値とする。この工程により、DC-DCコンバータ1はZVS可能な状況で立ち上げができるようになる。この時、第1位相間隔δ1および第2位相間隔δ2は大きい値となるようにampの値を設定し、ほぼ電力を出力しない状態とする。
The bridge-to-bridge phase difference φB and leg-to-leg phase difference φL are gradually increased from sufficiently small values so that the secondary current peak value it2_peak reaches the ZVS-possible minimum current imin_ZVS. At this time, the bridge-to-bridge phase difference φB and leg-to-leg phase difference φL are set to equal values. This process enables the DC-
次に、出力電力Poutを目標電力Pout*になるように、ampの値を変化させ、第2三角波vtr2によって、スイッチング素子S1のゲート信号およびスイッチング素子S5のゲート信号を変調する。この時、ブリッジ間位相差φBおよびレグ間位相差φLは固定値とする。 Next, the value of amp is changed so that the output power Pout becomes the target power Pout*, and the gate signal of the switching element S1 and the gate signal of the switching element S5 are modulated by the second triangular wave vtr2. At this time, the phase difference between the bridges φB and the phase difference between the legs φL are fixed values.
以上のように、ブリッジ間位相差φBと、レグ間位相差φLとが等しい条件のもとで、ブリッジ間位相差φBとレグ間位相差φLを定める。また、1次側から2次側へ、または2次側から1次側へと輸送する電力に応じて、第1位相間隔δ1および第2位相間隔δ2を定める。 As described above, the bridge phase difference φB and the leg phase difference φL are determined under the condition that they are equal. In addition, the first phase interval δ1 and the second phase interval δ2 are determined according to the power transported from the primary side to the secondary side or from the secondary side to the primary side.
これらにより、低出力時においても、ZVS可能最小電流imin_ZVSを超すだけの瞬時電流を、2次側スイッチング素子S5~S8において保証することができ、ZVSが可能になり、低損失での電力輸送が可能である。 As a result, even at low output, an instantaneous current exceeding the minimum ZVS-possible current imin_ZVS can be guaranteed in the secondary switching elements S5 to S8, making ZVS possible and enabling power transmission with low loss.
図8は、低出力時におけるDC-DCコンバータ1のタイミングチャートである。図8に示すように、DC-DCコンバータの立ち上げ時を含む、低出力時においては、第2三角波vtr2の振幅に対し、スイッチング素子S1およびスイッチング素子S5のゲート信号の振幅は小さい。そのため、時刻t3および時刻t4が早まり、時刻t5および時刻t6が遅くなり、第1位相間隔δ1および第2位相間隔δ2が長くなる。
Figure 8 is a timing chart of the DC-
第1位相間隔δ1および第2位相間隔δ2を長くすることで、電力を輸送する期間を短くし、低出力での電力輸送が可能になる。この場合においても、(1)~(8)式の関係を満たせ、ブリッジ間位相差φBおよびレグ間位相差φLが等しければ、図2と図8とでの各時刻t0~t7での電流値は等しい。そのため、低出力時においても、2次側スイッチング素子S5~S8のターンオン時にZVSを可能にする電流値を確保することができ、2次側スイッチング素子S5~S8においてZVSが可能である。ZVSの結果、無効電流を低減することができる。 By lengthening the first phase interval δ1 and the second phase interval δ2, the period for transmitting power is shortened, making it possible to transmit power at low output. Even in this case, if the relationships in equations (1) to (8) are satisfied and the bridge-to-bridge phase difference φB and the leg-to-leg phase difference φL are equal, the current values at times t0 to t7 in Figures 2 and 8 are equal. Therefore, even at low output, a current value that enables ZVS when the secondary side switching elements S5 to S8 are turned on can be secured, making ZVS possible in the secondary side switching elements S5 to S8. As a result of ZVS, the reactive current can be reduced.
〔まとめ〕
本発明の態様1に係るDC-DCコンバータは、それぞれが、一対の1次側スイッチング素子と、各前記1次側スイッチング素子にそれぞれ並列に接続されるコンデンサ素子とを有した、1次側第1レグと1次側第2レグとからなる1次側ブリッジ回路と、それぞれが、一対の2次側スイッチング素子と、各前記2次側スイッチング素子にそれぞれ並列に接続されるコンデンサ素子とを有した、2次側第1レグと2次側第2レグとからなる2次側ブリッジ回路と、トランスを有し、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間に接続される変換部と、前記1次側スイッチング素子及び前記2次側スイッチング素子のスイッチングを制御する制御部と、を備え、前記制御部は、前記1次側ブリッジ回路のレグ間の位相差を0とし、各前記1次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、前記1次側第2レグの前記1次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御し、前記2次側ブリッジ回路のレグ間に位相差を設け、各前記2次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、前記2次側第2レグの前記2次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御する。
〔summary〕
A DC-DC converter according to a first aspect of the present invention includes a primary bridge circuit including a primary first leg and a primary second leg, each of which has a pair of primary switching elements and a capacitor element connected in parallel to each of the primary switching elements, a secondary bridge circuit including a secondary first leg and a secondary second leg, each of which has a pair of secondary switching elements and a capacitor element connected in parallel to each of the secondary switching elements, a conversion unit having a transformer and connected between the primary bridge circuit and the secondary bridge circuit, and switches for the primary switching elements and the secondary switching elements. and a control unit that controls switching between the legs of the primary side bridge circuit, wherein the control unit sets a phase difference between the legs of the primary side bridge circuit to zero, controls each of the primary side switching elements to perform switching every half cycle, and further controls the primary side switching elements of the primary side second leg to perform switching an even number of times in each half cycle, provides a phase difference between the legs of the secondary side bridge circuit, controls each of the secondary side switching elements to perform switching every half cycle, and further controls the secondary side switching elements of the secondary side second leg to perform switching an even number of times in each half cycle.
上記の構成によれば、DC-DCコンバータにおいて、片側還流区間および両側還流区間を作ることができる。 The above configuration allows a single-side return section and a double-side return section to be created in the DC-DC converter.
本発明の態様2に係るDC-DCコンバータは、上記態様1において、前記制御部は、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間の位相差と、前記2次側ブリッジ回路のレグ間の位相差とを、前記変換部から前記2次側ブリッジ回路に流れる変換部2次側電流のピーク値の大きさが所定値以上になるように定める。
In the DC-DC converter according to
上記の構成によれば、1次側ブリッジ回路と2次側ブリッジ回路との間の位相差と、2次側ブリッジ回路のレグ間の位相差とを、定めることができ、1次側から2次側へと電力を輸送することができる。 With the above configuration, it is possible to determine the phase difference between the primary bridge circuit and the secondary bridge circuit, and the phase difference between the legs of the secondary bridge circuit, and it is possible to transmit power from the primary side to the secondary side.
本発明の態様3に係るDC-DCコンバータは、上記態様2において、前記所定値は、前記2次側スイッチング素子のターンオン時のゼロボルトスイッチングを可能にする電流値である。
In the DC-DC converter according to
上記の構成によれば、片側還流区間および両側還流区間においても、ZVSが可能になり、低出力時の損失を低減することができる。 The above configuration enables ZVS in both the one-side return section and the two-side return section, reducing losses at low output.
本発明の態様4に係るDC-DCコンバータは、上記態様2または3において、前記制御部は、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間の位相差と、前記2次側ブリッジ回路のレグ間の位相差とが等しい条件のもとで、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間の位相差と、前記2次側ブリッジ回路のレグ間の位相差とを定める。
In the DC-DC converter according to
上記の構成によれば、DC-DCコンバータを立ち上げることができる。 The above configuration allows the DC-DC converter to start up.
本発明の態様5に係るDC-DCコンバータは、上記態様1から4において、前記制御部は、前記1次側第2レグの前記1次側スイッチング素子については、更に各半周期内にも第1位相間隔で2回のスイッチングを行うように制御し、前記2次側第2レグの前記2次側スイッチング素子については、更に各半周期内にも第2位相間隔で2回のスイッチングを行うように制御し、1次側から2次側へ、または2次側から1次側へと輸送する電力に応じて、前記第1位相間隔及び前記第2位相間隔を定める。
In the DC-DC converter according to
上記の構成によれば、出力する電力の調整を第1位相間隔および第2位相間隔の調整によって行うことができる。 With the above configuration, the output power can be adjusted by adjusting the first phase interval and the second phase interval.
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
[Additional Notes]
The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope of the claims. Embodiments obtained by appropriately combining the technical means disclosed in different embodiments are also included in the technical scope of the present invention.
1 DC-DCコンバータ
10 1次側ブリッジ回路
11 1次側第1レグ
12 1次側第2レグ
20 2次側ブリッジ回路
21 2次側第1レグ
22 2次側第2レグ
30 変換部
40 制御部
51~55 ブロック図
C1、C2 コンデンサ素子
Csnub1~Csnub8 スナバコンデンサ素子
D1~D8 還流ダイオード
E1、E2 直流電源
I1 1次側電流
I2 2次側電流
it1 トランス1次側電流
it2 トランス2次側電流
L1、L2 リアクトル
Pout 出力電力
Pout* 目標電力
S1~S8 スイッチング素子
Tr トランス
t0~t7 時刻
V1 1次側電圧
V2 2次側電圧
vt1 トランス1次側電圧
vt2 トランス2次側電圧
vref 指令値
vtr1 第1三角波
vtr2 第2三角波
φB ブリッジ間位相差
φL レグ間位相差
δ1 第1位相間隔
δ2 第2位相間隔
REFERENCE SIGNS
Claims (5)
それぞれが、一対の2次側スイッチング素子と、各前記2次側スイッチング素子にそれぞれ並列に接続されるコンデンサ素子とを有した、2次側第1レグと2次側第2レグとからなる2次側ブリッジ回路と、
トランスを有し、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間に接続される変換部と、
前記1次側スイッチング素子及び前記2次側スイッチング素子のスイッチングを制御する制御部と、を備え、
前記制御部は、
前記1次側ブリッジ回路のレグ間の位相差を0とし、各前記1次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、
前記1次側第2レグの前記1次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御し、
前記2次側ブリッジ回路のレグ間に位相差を設け、各前記2次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、
前記2次側第2レグの前記2次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御することを特徴とする、DC-DCコンバータ。 a primary bridge circuit including a primary first leg and a primary second leg, each of which has a pair of primary switching elements and a capacitor element connected in parallel to each of the primary switching elements;
a secondary bridge circuit including a secondary first leg and a secondary second leg, each of which has a pair of secondary switching elements and a capacitor element connected in parallel to each of the secondary switching elements;
a conversion unit having a transformer and connected between the primary bridge circuit and the secondary bridge circuit;
a control unit that controls switching of the primary side switching element and the secondary side switching element,
The control unit is
A phase difference between the legs of the primary bridge circuit is set to 0, and each of the primary switching elements is controlled to perform switching every half cycle;
The primary-side switching element of the primary-side second leg is further controlled to perform switching an even number of times within each half cycle,
A phase difference is provided between the legs of the secondary bridge circuit, and each of the secondary switching elements is controlled to perform switching every half cycle;
The DC-DC converter further comprises controlling the secondary-side switching element of the secondary-side second leg so as to perform switching an even number of times within each half cycle.
前記1次側ブリッジ回路と前記2次側ブリッジ回路との間の位相差と、前記2次側ブリッジ回路のレグ間の位相差とを、前記変換部から前記2次側ブリッジ回路に流れる変換部2次側電流のピーク値の大きさが所定値以上になるように定めることを特徴とする、請求項1に記載のDC-DCコンバータ。 The control unit is
2. The DC-DC converter according to claim 1, wherein a phase difference between the primary bridge circuit and the secondary bridge circuit and a phase difference between the legs of the secondary bridge circuit are determined so that a peak value of a conversion unit secondary current flowing from the conversion unit to the secondary bridge circuit is equal to or greater than a predetermined value.
前記1次側ブリッジ回路と前記2次側ブリッジ回路との間の位相差と、前記2次側ブリッジ回路のレグ間の位相差とが等しい条件のもとで、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間の位相差と、前記2次側ブリッジ回路のレグ間の位相差とを定めることを特徴とする、請求項2または3に記載のDC-DCコンバータ。 The control unit is
4. The DC-DC converter according to claim 2 or 3, wherein the phase difference between the primary bridge circuit and the secondary bridge circuit and the phase difference between the legs of the secondary bridge circuit are determined under a condition in which the phase difference between the primary bridge circuit and the secondary bridge circuit and the phase difference between the legs of the secondary bridge circuit are equal.
前記1次側第2レグの前記1次側スイッチング素子については、更に各半周期内にも第1位相間隔で2回のスイッチングを行うように制御し、
前記2次側第2レグの前記2次側スイッチング素子については、更に各半周期内にも第2位相間隔で2回のスイッチングを行うように制御し、
1次側から2次側へ、または2次側から1次側へと輸送する電力に応じて、前記第1位相間隔及び前記第2位相間隔を定めることを特徴とする、請求項1から4のいずれか1項に記載のDC-DCコンバータ。 The control unit is
The primary-side switching element of the primary-side second leg is further controlled to perform switching twice at a first phase interval within each half cycle,
The secondary-side switching element of the secondary-side second leg is further controlled to perform switching twice at a second phase interval within each half cycle,
5. The DC-DC converter according to claim 1, wherein the first phase interval and the second phase interval are determined according to power transported from the primary side to the secondary side or from the secondary side to the primary side.
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