JP7550877B2 - ナノシート・ゲート・ダイオード - Google Patents

Description

本発明は、改良された半導体ダイオードに関する。より詳細には、本発明は、１つまたは複数のゲート・ダイオード（gated diode）、およびナノシートからゲート・ダイオードを製造する方法に関する。

ナノシートは、薄い半導体層である。ナノシートは積層され、ナノシート・スタックが形成される。

ナノシート技術は、５ナノメートル（ｎｍ）テクノロジをターゲットとした小型デバイスを製造するための有力な選択肢として追求されている。ナノシート・スタックは、電界効果トランジスタ（ＦＥＴ：field effect transistor）のようなデバイスを製造するための初期構造として使用される。

ダイオードは、デジタル回路、アナログ回路、ロジックおよび制御回路、および静電放電回路を含む、多くの回路用途に普及している半導体デバイスである。

効果的なナノシート・ゲート・ダイオード構造、およびナノテクノロジを用いてゲート・ダイオードを製造する方法に対するニーズがある。加えて、ゲート・ダイオードをＦＥＴのような他の構成要素とともにナノシート構造に集積する方法および構造が必要とされている。

本発明の実施形態は、１つまたは複数のゲート・ダイオード構造、およびゲート・ダイオードをナノシート構造から製造し、ゲート・ダイオードをナノシート構造に集積する方法を含む。

ゲート・ダイオードは基板を含む。第１のソース／ドレイン（Ｓ／Ｄ）は基板上に配置される。第１のＳ／Ｄは、第１のＳ／Ｄドーピング型で第１のＳ／Ｄドーピング濃度を有する。第２のソース／ドレイン（Ｓ／Ｄ）は基板上に配置される。第２のＳ／Ｄは、第２のＳ／Ｄドーピング型で第２のＳ／Ｄドーピング濃度を有する。

１つまたは複数のｐ－ｎ接合は、それぞれダイオードを形成する。各ｐ－ｎ接合は、第１の側と第２の側とを有する。第１の側は、第１の側接合ドーピング型で第１の側接合ドーピング濃度を有する。第１の側接合ドーピング型は、第１のＳ／Ｄドーピング型と同じ型であり、ｐ－ｎ接合の第１の側は、第１のＳ／Ｄに電気的および物理的に接続される。第２の側は、第２の側接合ドーピング型で第２の側接合ドーピング濃度を有する。第２の側接合ドーピング型は、第２のＳ／Ｄドーピング型と同じ型であり、ｐ－ｎ接合の第２の側は、第２のＳ／Ｄに電気的および物理的に接続される。

ゲート誘電体層は、ｐ－ｎ接合の各々と界面で接して周囲を取り囲み、ゲート金属は、そのゲート誘電体層を取り囲む。ゲート金属およびゲート誘電体層は、ｐ－ｎ接合の各々を取り囲むゲート・スタックを形成する。

本発明の様々な実施形態は、次に簡潔に説明する添付の図面を参照しながら、以下により詳細に説明する。図は、本発明の様々な装置、構造、および関連する方法ステップを示す。

中間積層構造、たとえばナノシート・スタックの断面図である。 図１の中間構造上に配置された一対のダミー・ゲートおよび一対のゲート・スペーサの断面図である。 領域が除去されて一対のスタックが形成された中間積層ナノシート構造の断面図である。 一対のスタックの各々にインナー・スペーサが形成された中間構造の断面図である。 一対のマスクを堆積させた後の中間構造の断面図であり、各マスクはスタックの半分をマスクしている。 １つまたは複数のチャネル層の側部を選択的エッチングした後の中間構造の断面図である。 チャネル・エピタキシを含む、第１のソース／ドレイン（Ｓ／Ｄ）のエピタキシャル成長後の中間構造の断面図である。 開口領域充填マスク（open area fill mask）の堆積後の中間構造の断面図である。 １つまたは複数の第２のソース・ドレインのエピタキシャル成長後の中間構造の断面図である。 領域充填マスクを除去し、層間誘電体（ＩＬＤ：interlayer dielectric）充填材を堆積させた後の中間構造の断面図である。 １つまたは複数のゲート・スタック形成後の１つまたは複数のナノシート・ゲート・ダイオードの一実施形態の断面図である。 ナノシート・ゲート・ダイオードを製造する方法ステップを示すフローチャートである。

本発明の実施形態は、本明細書に開示された例示的な方法、装置、構造、システムおよびデバイスに限定されるものではなく、むしろ、この開示が与えられた当業者にとって明らかになる、他の代替的でより広範な方法、装置、構造、システムおよびデバイスに対してより広範に適用可能であることは理解されるべきである。

加えて、添付の図面に示される様々な層、構造、または領域、あるいはその組合せは縮尺通りに描かれておらず、一般的に使用される種類の１つまたは複数の層、構造、または領域、あるいはその組合せが所定の図面に明示的に示されていないことがあることは理解されるべきである。これは、明示的に示されていない層、構造、または領域、あるいはその組合せが実際のデバイスから省略されることを意味するものではない。

加えて、説明がそのような省略された要素に必ずしも焦点を当てられていないとき、明確化または単純化あるいはその両方のために、特定の要素は図から省かれ得る。さらに、図面全体で使用される同一または類似の参照番号は、同一または類似の特徴、要素、または構造を示すために使用され、したがって、同一または類似の特徴、要素、または構造の詳細な説明は、図面のそれぞれについて繰り返されないことがある。

本発明の実施形態によって開示される半導体デバイス、構造、および方法は、アプリケーション、ハードウェア、または電子システム、あるいはその組合せにおいて採用され得る。本発明の実施形態を実施するための適切なハードウェアおよびシステムは、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯通信デバイス（たとえば、セルおよびスマートフォン）、固体媒体記憶デバイス、エキスパートおよび人工知能システム、機能回路、ニューラル・ネットワークなどを含み得るが、これらに限定されるものではない。本半導体デバイスおよび構造を組み込んだシステムおよびハードウェアは、本発明の実施形態として企図される。

本明細書で使用する際、「高さ（height）」は、要素（たとえば、層、トレンチ、ホール、開口部など）の底面から最上面まで測定された、または要素が置かれている表面を基準に測定された、あるいはその両方の、断面図または立面図における要素の垂直方向の寸法を指す。

逆に、「深さ（depth）」は、要素（たとえば、層、トレンチ、ホール、開口部など）の最上面から底面まで測定した、断面図または立面図における要素の垂直方向の寸法を指す。「厚い（thick）」、「厚さ（thickness）」、「薄い（thin）」などの用語またはそれらの派生語が記載される場合、「高さ」の代わりに使用され得る。

本明細書で使用する際、「横方向の（lateral）」、「横側（lateral side）」、「側部（side）」、および「外側面（lateral surface）」は、図面における左側面（left-side surface）または右側面（right-side surface）などの要素（たとえば、層、開口部など）の側面（side surface）のことをいう。

本明細書で使用する際、「幅（width）」または「長さ（length）」は、要素の一側面から反対側の表面まで測定された、図面における要素（たとえば、層、トレンチ、ホール、開口部など）の寸法を指す。「厚い」、「厚さ」、「薄い」などの用語またはそれらの派生語が記載される場合、「幅」または「長さ」の代わりに使用され得る。

本明細書で使用する際、「上部の（upper）」、「下部の（lower）」、「右の（right）」、「左の（left）」、「垂直の（vertical）」、「水平の（horizontal）」、「最上部（top）」、「底部（bottom）」などの用語、およびそれらの派生語は、図面図において方向付けられるように、開示される構造および方法に関連する。たとえば、本明細書で使用する際、「垂直の」は、立面図における基板の最上面に垂直な方向を指し、「水平の」は、立面図における基板の最上面に平行な方向を指す。

本明細書で使用する際、別段に指定されない限り、「上に（on）」、「上に（overlying）」、「頂上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」または「頂上に位置する（positioned atop）」などの用語は、第１の要素が第２の要素上に存在することを意味し、第１の要素と第２の要素との間に介在要素が存在し得る。本明細書で使用する際、別段に指定されない限り、「上に（on）」、「上に（overlying）」、「頂上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」、「頂上に位置する（positioned atop）」、もしくは「上に配置される（disposed on）」という用語に関連して使用される「直接（directly）」という用語、または「接触して（in contact）」もしくは「直接接触して（direct contact）」という用語は、第１の要素と第２の要素とが、第１の要素と第２の要素との間に、たとえば、中間の導電層、絶縁層または半導体層などの介在要素がいずれも存在せずに接続されることを意味する。

これらの用語は、記載されたデバイスの向きによって影響を受ける可能性があることを理解されたい。たとえば、これらの記述の意味は、デバイスが上下逆に回転されれば変わることもあり得るが、本発明の特徴間の相対的な関係を記述しているので、記述は依然有効である。

図は、１つまたは複数のナノシート・ゲート・ダイオードの実施形態につながる一連の中間構造および異なる方法ステップを提示する。ある非限定的な例示的実施形態では、たとえばｎ型材料でできている第１のソース／ドレインのエピタキシャル成長が提示される。第１のソース／ドレインのエピタキシャル成長の第１の部分はチャネル・エピタキシであり、ｎ型材料が、反対型の半導体材料、たとえばｐ型材料を含む１つまたは複数の凹んだチャネル内のエッチング除去された空間にエピタキシャル成長する。

「全周（all-around）」ゲートの様々な実施形態が開示されている。たとえば、全周ゲートは、ｐ－ｎ接合、すなわちダイオードの各々が形成されている１つまたは複数のチャネル（およびｐ－ｎ接合）の最上面、底面、前面、および裏面に直接接触する（界面で接する）ゲートであり得る。ゲートが、個々の並列チャネル／ｐ－ｎ接合の各々のすべてを取り囲む（「全周」）１つの統合された構造である実施形態では、すべてのｐ－ｎ接合に同じゲート電圧が同時にかかる。

次に、図を参照する。

図１は、中間積層構造１００の断面図である。開始構造１００は、基板１０５上に配置されたナノシートの層である。各ナノシート（１２０、１３０、１２２、１３２、１２４、および１３４、一般的には１４０）は、チャネル層（１３０、１３２、および１３４、一般的には１５０）または全周ダミー・ゲート層（１２０、１２２、１２４、一般的には１６０）のいずれかである。チャネル層１５０と全周ダミー・ゲート層１６０とは、一方が他方の上に交互に配置されて、ナノシート１４０の層を形成している。

基板１０５は、単一の元素（たとえば、シリコンまたはゲルマニウム）；主として単一の元素（たとえば、ドープされた材料）、たとえばドープされたシリコン；または化合物半導体、たとえばガリウムヒ素（ＧａＡｓ）；または半導体合金、たとえばシリコンゲルマニウム（ＳｉＧｅ）から製造され得る。基板１０５の材料の非限定的な例は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、Ｓｉ：Ｃ（炭素ドープシリコン）、ゲルマニウム（Ｇｅ）、炭素ドープシリコンゲルマニウム（ＳｉＧｅ：Ｃ）、Ｓｉ合金、Ｇｅ合金、ＩＩＩ－Ｖ族材料（たとえば、ＧａＡｓ、インジウムガリウムヒ素（ＩｎＧａＡｓ）、インジウムヒ素（ＩｎＡｓ）、インジウムリン（ＩｎＰ）、アルミニウムヒ素（ＡｌＡｓ）など）、ＩＩ－Ｖ族材料（たとえば、カドミウムセレン（ＣｄＳｅ）、硫化カドミウム（ＣｄＳ）またはこれらの任意の組合せ）のような１つまたは複数の半導体材料、あるいは他の同種の半導体を含む。加えて、半導体材料の複数の層は基板１０５を構成することができる。いくつかの実施形態では、基板１０５は半導体材料と絶縁体材料の両方を含む。いくつかのシリコン・オン・インシュレータ（ＳＯＩ）実装例では、埋め込み酸化物層ＢＯＸ（たとえば、ＳｉＯ２）が基板１０５中に埋め込まれる。

チャネル層１５０は、半導体材料でできている。

チャネル層１５０は、第２のＳ／Ｄ９５０（後述）と同じ型のドーピングを有するが、チャネル層１５０のドーピング・レベルすなわちドーピング濃度（典型的には１５５）は、第２のＳ／Ｄのドーピング・レベル／濃度より低い。（以下の第２のＳ／Ｄ９５０のより詳細な説明を参照されたい。）

第２のＳ／Ｄ９５０およびチャネル層１５０がｐ型にドープされる場合、ドーパントは、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、およびタリウム（Ｔｌ）の非限定的なグループから選択され得る。第２のＳ／Ｄおよびチャネル層１５０がｎ型にドープされる場合、ドーパントは、リン（Ｐ）、ヒ素（Ａｓ）およびアンチモン（Ｓｂ）の非限定的なグループから選択され得る。

いくつかの実施形態では、チャネル層１５０は、５ナノメートル（ｎｍ）と１２ナノメートルとの間の範囲のチャネル層１５０厚さ１３５を有する。

チャネル層１５０のドーピング・レベル／濃度は変化する。たとえば、ｐ型ドーピングについては、チャネル層１５０は、たとえばボロン（Ｂ）で、１×１０^１７ｃｍ^－３と１×１０^１９ｃｍ^－３との間の濃度でドープされ得る。ｎ型ドーピングについては、チャネル層１５０は、たとえばリン（Ｐ）で、１×１０^１９ｃｍ^－３と４×１０^２０ｃｍ^－３との間の濃度でドープされ得る。他のドーピング・レベル／濃度１５５およびチャネル層厚さ１３５も可能である。

非限定的な例では、チャネル層１５０は、ボロン（Ｂ）のｐ型ドーピングで１×１０^１７ｃｍ^－３と１×１０^１９ｃｍ^－３との間の濃度をもつシリコンでできている。

全周ダミー・ゲート層１６０は、構造１００の他の材料、たとえば基板１０５およびチャネル層１５０を作る材料に影響を与えないプロセスによって除去され得る犠牲材料でできている。いくつかの実施形態では、全周ダミー・ゲート層１６０はシリコンゲルマニウム（ＳｉＧｅ）でできている。

全周ダミー・ゲート層１６０の厚さ１２５は６ｎｍと２０ｎｍとの間であり、好ましくは８ｎｍから１０ｎｍまでの厚さをもつ。他の厚さも可能である。

いくつかの実施形態では、ナノシート層１４０は、互いの上に重ねてエピタキシャル成長させられる。「エピタキシャル成長するか、または堆積するか、あるいはその両方を行う（epitaxially growing and/or depositing）」および「エピタキシャル成長させられるか、または堆積させられるか、あるいはその両方が行われる（epitaxially grown and/or deposited）」という用語は、半導体材料の堆積表面上の半導体材料の成長を意味し、成長させられる半導体材料は、堆積表面の半導体材料と同じ結晶特性を有する。

エピタキシャル堆積プロセスでは、堆積しようとする原子が、表面上を動き回り自分自身の向きを堆積表面の原子の結晶配列に合わせるのに十分なエネルギーを伴って半導体基板の堆積表面に到達するように、ソース・ガスによって供給される化学反応物質が制御され、システム・パラメータが設定される。したがって、エピタキシャル半導体材料スタックの各半導体層は、それが形成される堆積表面と同じ結晶特性を有する。

本発明で採用され得る様々なエピタキシャル成長プロセス装置の例は、たとえば、急速熱化学気相成長（ＲＴＣＶＤ：rapid thermal chemical vapor deposition）、低エネルギー・プラズマ成長（ＬＥＰＤ：low-energy plasma deposition）、超高真空化学気相成長（ＵＨＶＣＶＤ：ultra-high vacuum chemical vapor deposition）、大気圧化学気相成長（ＡＰＣＶＤ：atmospheric pressure chemical vapor deposition）、および分子線エピタキシ（ＭＢＥ：molecular beam epitaxy）を含む。エピタキシャル堆積の温度は、一般的には５５０℃から９００℃までの範囲である。

いくつかの実施形態では、エピタキシャル成長のためのガス源は、シリコンを含有するガス源またはゲルマニウムの混合物を含有するガス源あるいはその両方を含み得る。シリコン・ガス源の例は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、およびこれらの組合せを含む。ゲルマニウム・ガス源の例は、ゲルマン、ジゲルマン、またはそれらの組合せを含む。いくつかの実施形態では、エピタキシャルＳｉＧｅ合金は、シリコンとゲルマニウムとを含有する化合物を含むソース・ガスから形成され得る。水素、ヘリウム、およびアルゴンのようなキャリア・ガスが使用され得る。層のエピタキシャル成長中に、適切な型のドーパントを前駆物質ガスまたはガス混合物に添加され得る。

チャネル層１５０材料のいくつかの実施形態では、前駆物質ガスまたはガス混合物中にドーパントが存在しないし、添加されてもいない。他の実施形態では、以下に説明するように、チャネル層１５０はガス混合物中のドーパントでドープされるが、第２のＳ／Ｄ９５０よりも低いドーピング濃度でドープされる。

好ましい実施形態では、層１４０は、統合エピタキシ・プロセスによって成長させられる。統合エピタキシ・プロセスでは、構造は、異なるドーパントおよびドーパント濃度をもつ異なる層を生成するためにガス源の型、およびドーパントの型または濃度あるいはその両方が異なる時間および時間期間で変化しながら、連続的にエピタキシャル成長させられる。いくつかの温度調整はまた、エピタキシャル成長中に、層の１つまたは複数に対して行われ得る。

ナノシート層１４０は、以下に説明するように、互いの上に重ねて成長させられて構造１００を完成させる。成長させられるチャネル層１５０はインサイチュでドープされ得、これは、それぞれのエピタキシャル・チャネル層１５０の成長／堆積中にドーパントがエピタキシ層中に取り込まれることを意味する。

いくつかの実施形態では、全周ダミー・ゲート層１６０を生成するために、ソース・ガスが変更される。一般的に、全周ダミー・ゲート層１６０は、ドープされない。全周ダミー・ゲート層１６０のドーピングは、これらの層１６０が犠牲的であるため、必然性がない。

いくつかの実施形態では、２つまたは３つのチャネル層１５０が形成される。より多くのチャネル層１５０の形成も可能である。

ナノ層１４０をエピタキシャル成長させることによって構造１００を生成することにより、ナノ層１４０厚さおよびドーピング・レベルの正確な制御が可能になる。さらに、ナノ層１４０の成長中は、層のアラインメントが必要とされない。

図２は、中間構造１００上に配置された、一対（２１０Ａ、２１０Ｂ）のダミー・ゲート２１０および一対（２２０Ａ、２２０Ｂ）のゲート・スペーサ２２０の断面図２００である。

ダミー・ゲート２１０およびゲート・スペーサ２２０は、周知の方法によって形成される。たとえば、ダミー・ゲート材料２１０は、マスクを介して堆積される。マスク除去後、ゲート・スペーサ材料２２０がコンフォーマルに堆積され、指向性エッチ・バック（directional etch back）が行われる。ダミー・ゲート２１０は、ゲート・スペーサ２２０の材料と化学的に選択性が異なる犠牲材料でできている。

ダミー・ゲート２１０材料は、たとえば、アモルファス・シリコン（α－Ｓｉ）または多結晶シリコン（ポリシリコン）を含むことができる。いくつかの実施形態では、ダミー・ゲート材料は、全周ダミー・ゲート層１６０と同じ材料、たとえば、ＳｉＧｅである。ダミー・ゲート２１０材料は、物理気相成長（ＰＶＤ：physical vapor deposition）、化学気相成長（ＣＶＤ：chemical vapor deposition）、およびプラズマ強化化学気相成長（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）を含むが、これらに限定されない堆積プロセスによって堆積され得る。ダミー・ゲート２１０は、約１０ｎｍから約１００ｎｍまで、または２０ｎｍから５０ｎｍまでの厚さを有する。他の厚さも可能である。

ゲート・スペーサ２２０の材料は、ＰＶＤ、ＣＶＤ、または原子層堆積（ＡＬＤ：atomic layer deposition）のような既知の技術によって堆積させられ得、窒化シリコン（ＳｉＮ）、硼窒化シリコン（ＳｉＢＮ）、硼炭窒化シリコン（ＳｉＢＣＮ）、酸炭窒化シリコン（ＳｉＯＣＮ）、絶縁体酸窒化物、または酸化シリコン（ＳｉＯｘ）のような絶縁体酸化物のような材料からなり得る。ゲート・スペーサ２２０の厚さは、他の厚さも可能であるが、３ｎｍから１５ｎｍまでの間であり得る。いくつかの実施形態では、ゲート・スペーサ２２０はＳｉＮである。

図３は、以下に説明するように、マスクおよびソース／ドレイン領域の成長を可能にするために領域（３１０、３１５、３２０）が除去された、一対のスタック３６０の中間構造３００の断面図である。たとえば、一対のスタック３６０の間３１５およびスタックの横（３１０、３２０）の領域は、基板１０５上方に材料が何もないことになる。

いくつかの実施形態では、ゲート・スペーサ２２０は、ゲート・スペーサ２２０の各々の下には一対（３６０Ａ、３６０Ｂ）のナノ層１４０のスタック３６０を残しながら、領域３１０、３１５、および３２０のナノ層１４０をエッチング除去する指向性反応性イオン・エッチ（ＲＩＥ：reactive ion etch）プロセスのマスクとして使用される。いくつかの実施形態では、ＲＩＥエッチングは、層１４０が除去される化学反応に必要な、一連の異なるＲＩＥである。ＲＩＥは、終点検出（end point detection）のような既知の技術、すなわち最後に除去される層１２０の材料が検出されなくなるときを監視することを使用して、基板１０５の表面３０５が到達されたときに停止する。

一対のスタックの各々は、チャネル最上部７１０とチャネル底部７２０とをもつ１つまたは複数のチャネル７３０を有する。チャネル７３０は、それぞれのチャネル７３０の内部の材料を含むチャネル層１５０と区別される。また、チャネル７３０はチャネル幅３２５を有する。

図４は、一対（４６０Ａ、４６０Ｂ）のスペーサ・スタック４６０を生成するインナー・スペーサ４５０をもつ中間構造４００の断面図である。インナー・スペーサ４５０は、各全周ダミー・ゲート層１６０の端部、典型的には４５５に形成され、次の処理ステップのいくつかにおいて、全周ダミー・ゲート層１６０を保護する。

インナー・スペーサ４５０の形成は、全周ダミー・ゲート層１６０の部分的なエッチ・バックから始まる。そのエッチング化学反応は、全周ダミー・ゲート層１６０の材料、たとえばＳｉＧｅを選択的に除去し、チャネル層１５０またはゲート・スペーサ２２０の材料には影響を与えない。たとえば、構造３００は、ある限られた時間期間、気体のＨＣｌのような既知の化学物質に曝露される。たとえば、ＴＥＬ（東京エレクトロン株式会社）によって開発された他の利用可能な方法がある。

全周ダミー・ゲート層１６０の端部４５５を必要な距離４５１だけ凹ませるための時間の長さは、経験的に決定される。

端部４５５が凹まされた後、インナー・スペーサ４５０の材料はコンフォーマルに堆積させられる。既知のプロセス（たとえば、マスクされた方向性エッチング）は、スペーサ・スタック４６０の側部を再定義し、基板１０５の表面３０５からスペーサ材料を除去する。

インナー・スペーサ４５０の材料および堆積技術は、ゲート・スペーサ２２０の形成に使用されたものであり得る。いくつかの実施形態では、インナー・スペーサ４５０は、窒化シリコン（ＳｉＮ）でできている。インナー・スペーサ４５０の厚さ４５１は、３ｎｍと８ｎｍとの間である。他の厚さも可能である。

図５は、一対（５５０Ａ、５５０Ｂ）のハーフ・マスク５５０の堆積後の中間構造５００の断面図であり、各ハーフ・マスク５５０はスペーサ・スタック４６０の半分をマスクしている。

いくつかの実施形態では、ハーフ・マスク５５０は、二酸化シリコン（ＳｉＯ２）を含む、酸化物のような、エピタキシャル成長に対応しない材料でできている。ハーフ・マスク５５０の材料はまた、チャネル層１５０を構成する材料と化学的に選択性がある。

図６は、選択的エッチング・ステップ後の中間構造６００の断面図である。

ハーフ・マスク５５０が領域３１５を露出させたままにしているので、チャネル層１５０のチャネル層端部、一般的には６５５も露出される。ゲート・スペーサ２２０およびインナー・スペーサ４５０またはゲート・スペーサ２２０およびインナー・スペーサ４５０によってマスクされた材料、たとえばダミー層１６０の端部４５５にほとんどまたは全く影響を与えずに、チャネル７３０内の材料１５０を選択的にエッチ・バック／凹ませる６５０エッチング処理ステップ、たとえば適切な時限ウェットまたはドライ・エッチングが実行される。

エッチングは、十分なチャネル層１５０の材料が除去されてチャネル７３０の各々の幅３２５の約半分６２５を凹ませる６５０まで続けられ、露出したチャネル層１５０端部６５５をチャネル７３０の幅３２５の約半分６２５だけチャネル７３０中に凹んだままにする。

シリコンは、水酸化アンモニウム（ＮＨ_４ＯＨ）溶液を用いて室温より高い温度で選択エッチングされる。その他の方法は、ＴＥＬ（東京エレクトロン株式会社）から入手可能である。

チャネル７３０中に残存するチャネル層１５０材料は、露出したチャネル層端部６５５でｐ－ｎ接合の第２の側６８０となる。

図７は、上述したような、エピタキシャル成長およびドーピング方法を用いた第１のソース／ドレイン（Ｓ／Ｄ）７２５のエピタキシャル成長後の中間構造７００の断面図である。

露出したチャネル層端部６５５およびダミー・ゲート材料１６０は半導体材料でできているので、第１のＳ／Ｄ７２５の材料は、チャネル７３０内の露出領域６５０の底部（典型的には７２０）、最上部（典型的には７１０）および露出したチャネル層端部６５５（半導体表面）上にエピタキシャル成長する。このチャネル・エピタキシは、第１のＳ／Ｄエピタキシャル成長７２５の第１の部分である。

いくつかの実施形態では、チャネル・エピタキシ中に、チャネル層１５０の露出した凹部６５０は、たとえば第１のｐ－ｎ接合ドーピング・レベル７８１の低いレベル７８１に保たれたドーピング・レベル７８１でエピタキシャル成長する材料７５０（第１のＳ／Ｄ７２５のエピタキシャル成長のこの第１の部分－チャネル・エピタキシにおいて）によって充填されている。

エピタキシャル成長が続くと７２８、第１のＳ／Ｄ７２５のエピタキシャル成長の第２の部分で、継続しているエピタキシャル成長は第１のＳ／Ｄ領域７２５を充填する（たとえば、以前の何もなかった空間３１５をさらに充填する）。第１のＳ／Ｄ７２５の継続しているエピタキシャル成長のこの第２の部分において、ドーピング・レベル７２６は、より高いレベル７２６、たとえば第１のソース／ドレイン・ドーピング・レベル７２６に上昇される。

より高い第１のＳ／Ｄドーピング濃度７２６への切り替えは、チャネル７３０内の何もない空間／露出した凹部６５０を充填７５０して、第１の側接合ドーピング・レベル／濃度７８１と第１の側接合ドーピング型７８２とをもつ第１の側接合７８０を形成するための十分な時間期間後に行われる。したがって、ｐ－ｎ接合７９０は、チャネル内、典型的には７３０内のｐ－ｎ接合７９０の第２の側６８０と接する第１の側接合７８０を形成する、低いドーピング濃度７８１での時限チャネル・エピタキシャル成長によって形成される。

換言すると、何もない／露出した領域６５０が充填された７５０後にドーピング・レベルは上昇し、第１の側接合ドーピング・レベル／濃度７８１と第１の側接合ドーピング型７８２とを有する材料７５０でできている第１の側接合７８０を形成する。何もない／露出した領域６５０が充填された後、第１のＳ／Ｄ７２５は、より高い第１のＳ／Ｄドーピング濃度７２６と第１のＳ／Ｄドーピング型７２７とをもつエピタキシャル成長７２８（第１のＳ／Ｄエピタキシャル成長の第２の部分）を続ける。したがって、第１のＳ／Ｄドーピング型７２７と第１の側接合ドーピング型７８２とは同じものである。いくつかの実施形態では、第１のＳ／Ｄ７２５を作る材料と、チャネル７３０の露出した凹部６５０を埋める材料７５０とは、同じドーピング型（７２７、７８２）であるが異なるドーピング濃度（７２６、７８１）をもつ同じ第１のＳ／Ｄ材料である。組成は異なるが、適切に整合する格子構造をもつ他の材料も想定される。換言すれば、いくつかの実施形態では、第１のＳ／Ｄ材料は、ある第１のＳ／Ｄ材料から別の第１のＳ／Ｄ材料に変更され、ある第１のＳ／Ｄ材料と別の第１のＳ／Ｄ材料とは異なる材料であるが、整合する格子構造を有する。

いくつかの実施形態では、ドーピング・レベルがより低い第１の側接合ドーピング・レベル／濃度７８１からより高い第１のＳ／Ｄドーピング・レベル／濃度７２６に上昇する時間は、実験によって経験的に決定される。

したがって、ｐ－ｎ接合すなわちダイオード、典型的には７９０は、ここで各前に露出したチャネル層端部６５５に形成される。ｐ－ｎ接合／ダイオード７９０は、第１の側、典型的には７８０、および第２の側、典型的には６８０を有する。

チャネル７３０の充填された７５０部分は、第１のＳ／Ｄ７２５に物理的および電気的に接続されるｐ－ｎ接合／ダイオード７９０の第１の側７８０を形成する。ｐ－ｎ接合／ダイオード７９０の第１の側７８０は、第１のＳ／Ｄ材料と同じ材料である。第１の側接合ドーピング型７８２は、第１のＳ／Ｄドーピング型７２７と同じであるが、第１の側接合ドーピング濃度７８１は、第１のＳ／Ｄドーピング濃度７２６より低い。

ｐ－ｎ接合／ダイオード７９０の第２の側６８０は、元々チャネル層１５０を構成するドープされた半導体材料であり、元のチャネル層１５０と同じドーピング型（第２の側接合ドーピング型６８２）と濃度（第２の側接合ドーピング濃度６８１／１５５）とをもつ。

いくつかの実施形態では、充填７５０された、露出した、凹んだ／何もない６５０チャネル７３０、すなわちｐ－ｎ接合７９０の第１の側７８０は、１×１０^１９ｃｍ^－３と４×１０^２０ｃｍ^－３との間の第１の側接合ドーピング・レベル／濃度７８１でドープされるが、第１のＳ／Ｄ７２５は、８×１０^２０ｃｍ^－３と２×１０^２１ｃｍ^－３との間の第１のＳ／Ｄドーピング濃度７２６でドープされる。第１の側接合７８０のドーピング型７８２が第２の側接合６８０のドーピング型６８２と反対であるので、ｐ－ｎ接合／ダイオード７９０はチャネル７３０内に形成される。

非限定的な例では、第１のＳ／Ｄ７２５およびチャネル７３０の露出した凹部６５０内の充填物７５０、すなわちｐ－ｎ接合７９０の第１の側７８０を構成する材料／ドーピングは、たとえばリン（Ｐ）でｎ型ドープ７８２されたシリコンである。接合／ダイオードの第２の側６８０は、ボロン（Ｂ）でドープされたｐ型ドープ６８２のシリコンでできている。第２の側接合ドーピング（ボロン、Ｂで）濃度６８１は、１×１０^１７ｃｍ^－３と１×１０^１９ｃｍ^－３との間である。第１の側接合７８０は、ｎ型ドープ７８２されたシリコン（リン、Ｐで）であり、第１の側接合ドーピング濃度７８１は、１×１０^１９ｃｍ^－３と４×１０^２０ｃｍ^－３との間である。その他のドーピング・レベルも想定される。第１の側７８０および第２の側６８０のドーピング型（７８２、６８２）と濃度（７８１、６８１）とは、チャネル７３０において逆の位置にあり得る。

図８は、ハーフ・マスク５５０の除去および開口領域充填マスク８５０の堆積後の中間構造８００の断面図である。

一対（５５０Ａ、５５０Ｂ）のハーフ・マスク５５０の除去は、ハーフ・マスク５５０を構成する材料を除去するが、ゲート・スペーサ２２０およびインナー・スペーサ４５０にはほとんど影響を与えない適切なウェット・エッチングまたはドライ・エッチングによって行われる。

ハーフ・マスク５５０の除去は、再び、外側領域（３１０、３２０）および一対（２２０Ａ、２２０Ｂ）のゲート・スペーサ２２０の一対（８２５Ａ、８２５Ｂ）の最上部８２５を露出させる。現在は接合／ダイオード６８０の第２の側であるチャネル層、典型的には１５０の各対（８１０Ａ、８１０Ｂ）の外縁、典型的には８１０がまた露出される。

充填マスク８５０は、第１のソース／ドレイン７２５上方のすべての何もない空間を埋めるために、たとえばリソグラフィ・プロセスで堆積される。いくつかの実施形態では、充填マスク８５０は、ゲート・スペーサ２２０の一対（８２５Ａ、８２５Ｂ）の最上部８２５のうちいくつかの最上部８２５と重なる。いくつかの実施形態では、化学機械研磨（ＣＭＰ：chemical-mechanical polishing）を行って（図示せず）、構造８００の最上部を平坦化する。

充填マスク１２０は、次のステップで第２のソース・ドレインがエピタキシャル成長させられる間、第１のソース／ドレイン７２５を保護する保護材料である。充填マスク１２０の絶縁体材料は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、硼炭窒化シリコン（ＳｉＢＣＮ）、酸炭窒化シリコン（ＳｉＯＣＮ）、および酸窒化シリコン（ＳｉＯＮ）のうちのいずれか１つを含み、化学気相成長（ＣＶＤ）または物理気相成長（ＰＶＤ）のような既知の技術によって堆積されるがこれだけに限定されるものではない。

図９は、１つまたは複数の、たとえば一対（９５０Ａ、９５０Ｂ）の、第２のソース・ドレイン９５０のエピタキシャル成長後の中間構造９００の断面図である。

一対（９５０Ａ、９５０Ｂ）の第２のＳ／Ｄ９５０は、上述したようにエピタキシャル成長させられる。エピタキシャル成長中、各第２のソース・ドレイン（９５０Ａ、９５０Ｂ）は、チャネル層１５０の外縁（８１０Ａ、８１０Ｂ）（現在はｐ－ｎ接合／ダイオード７９０の第２の側６８０）に電気的および物理的にそれぞれ接続されるようになる。

いくつかの実施形態では、左の第２のＳ／Ｄ９５０Ａおよび右の第２のＳ／Ｄ９５０Ｂがある。左の第２のＳ／Ｄ９５０Ａは、左のデバイス・スタック（図１１中の１１６０Ａ）におけるｐ－ｎ接合／ダイオード７９０の第２の側６８０に電気的に接続され、右の第２のＳ／Ｄ９５０Ｂは、右のデバイス・スタック（図１１中の１１６０Ｂ）におけるｐ－ｎ接合／ダイオード７９０のすべての第２の側６８０に電気的に接続される。

第２のソース・ドレイン９５０は、チャネル層１５０／第２のｐ－ｎ接合側６８０と同じ第２のＳ／Ｄドーピング型９５２を有する。しかしながら、いくつかの実施形態では、第２のソース・ドレイン９５０の第２のＳ／Ｄドーピング濃度９５１は、ｐ－ｎ接合／ダイオード７９０の第２の側６８０のそれよりも高くなる。たとえば、第２のソース・ドレイン９５０の第２のＳ／Ｄドーピング濃度／レベル９５１は、８×１０^２０ｃｍ^－３と２×１０^２１ｃｍ^－３との間である。

いくつかの実施形態では、第２のソース・ドレイン９５０は、ｐ型ドーパント、たとえばボロン（Ｂ）でドープされる。

図１０は、領域充填マスク８５０を除去し、層間誘電体（ＩＬＤ）充填材１０５０を堆積させた後の中間構造１０００の断面図である。

充填マスク８５０は、既知の選択的ウェット・エッチング技術またはドライ・エッチング技術あるいはその両方を実行することによって除去される。

ＩＬＤ充填材１０５０は、酸化シリコン、スピンオングラス、流動性酸化物、高密度プラズマ酸化物、ボロホスホシリケート・ガラス（ＢＰＳＧ）、またはそれらの任意の組合せを含むがこれらに限定されない、低誘電率誘電体材料（ｋ＜４．０をもつ）から形成され得る。ＩＬＤ１０５０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、蒸着、化学溶液堆積、または同様のプロセスを含むが、これらに限定されない他の堆積プロセスによって堆積される。

ＩＬＤ１０５０は、構造１０００を覆う。しかしながら、いくつかの実施形態では、ＩＬＤ１０５０は、全周ダミー・ゲート層（１２０、１２２、１２４、典型的には１６０）の前からまたは後から（図の外側および内側）あるいはその両方からの進入路は覆わない。

いくつかの実施形態では、構造体１０００は、ＣＭＰのような既知の方法によって平坦化される。いくつかの実施形態では、構造１０００の最上面を平滑化することに加えて、ＣＭＰは、ゲート・スペーサ２２０の最上部８２５を除去し（図示せず）、ダミー・ゲート２１０の材料を露出させる。線１０１５は、この場合、ＣＭＰが停止するレベルを示す。

図１１は、ダミー・ゲート２１０および全周ダミー・ゲート１６０の材料を除去し、１つまたは複数のゲート・スタック（１１２５、１１５０）を形成した後のナノシート・ゲート・ダイオード１１００の実施形態１１００の断面図である。

ダミー・ゲート２１０および全周ダミー・ゲート１６０の材料は、リリース・エッチングによって除去される。ダミー・ゲート２１０と全周ダミー・ゲート層１６０とが同じ材料、たとえばＳｉＧｅでできている場合、１回のリリース・エッチングで済む。ダミー・ゲート２１０と全周ダミー・ゲート１６０が異なる材料でできている場合には、複数のリリース・エッチングが必要とされ得る。

いくつかの実施形態では、ダミー・ゲート２１０および全周ダミー・ゲート１６０は、ＳｉＧｅでできている。これらの条件では、ダミー・ゲート２１０中のＳｉＧｅおよびチャネル７３０とインナー・スペーサ４５０との間の全周ダミー・ゲート１６０の材料（ＳｉＧｅ）は、ドライ・エッチング、または室温より高い温度での水酸化アンモニウム（ＮＨ_４ＯＨ）への曝露、またはフッ酸（ＨＦ）の溶液への曝露によって選択的に除去または引き抜かれ得る。

エッチング材料は、構造１１００の最上部からダミー・ゲート２１０に到達することができ、たとえば、レベル１０１５から到達される。エッチング材料は、構造１１００の前面および背面（図示せず）の露出した側部から全周ダミー・ゲート１６０内の材料に到達することができる。

リリース・エッチングは、インナー・スペーサ４５０とチャネル７３０との間、およびダミー・ゲート２１０の材料が除去された場所を何もない状態のままにする（図示せず）。チャネル７３０の、最上部７１０および底部７２０および前部および後部（図示せず）、ならびにチャネル７３０中に形成されたそれぞれのｐ－ｎ接合、典型的には７９０が露出される。

ゲート・スタック（１１２５、１１５０）は、インナー・スペーサ４５０とチャネル７３０との間であって、ダミー・ゲート２１０材料が除去された何もない領域に形成される。ゲート・スタック（１１２５、１１５０）は、チャネル７３０およびチャネル７３０内のそれぞれのｐ－ｎ接合７９０の表面（および残存するゲート・スペーサおよびインナー・スペーサ（２２０、４５０）材料の表面にも）と界面で接して周囲を取り囲むゲート誘電体層１１２５を有する。金属ゲート１１５０は、空間の残りを充填する。

２つのデバイス・スタック１１６０、第１のまたは左のデバイス・スタック１１６０Ａ、および第２のまたは右のデバイス・スタック１１６０Ｂがあることに留意されたい。

ゲート誘電体層１１２５は、３．９より大きい、より好ましくは７．０を上回る、さらにより好ましくは１０．０を上回る誘電率を有する絶縁体材料で作られ得る。ゲート誘電体材料１１２５に適した材料の非限定的な例は、酸化物、窒化物、酸窒化物、またはそれらの任意の組合せを含む。高誘電率材料（誘電率が７．０より大きい）の例は、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、タンタル酸スカンジウム鉛、および亜鉛ニオブ酸鉛などの金属酸化物を含むが、これらに限定されない。高誘電率材料は、たとえば、ランタンおよびアルミニウムなどのドーパントをさらに含み得る。

ゲート誘電体材料１１２５層は、適切な堆積プロセス、たとえば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、蒸着、化学溶液堆積、または他の同様のプロセスによって形成され得る。ゲート誘電体材料１１２５の厚さは、堆積プロセスならびに使用される高誘電率誘電体材料の組成および数によって変化し得る。

ゲート金属層１１５０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）またはルテニウム（Ｒｕ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、炭窒化チタンアルミニウム（ＴｉＡｌＣＮ）、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、炭化タンタルアルミニウム（ＴａＡｌＣ）、炭窒化タンタルアルミニウム（ＴａＡｌＣＮ）またはランタン（Ｌａ）ドープのＴｉＮ、ＴａＮを含むが、必ずしもこれらに限定されない。これらのゲート金属１１５０は、たとえば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、ＬＳＭＣＤ、高周波化学気相成長（ＲＦＣＶＤ：Radio Frequency Chemical Vapor Deposition）、パルス・レーザ堆積（ＰＬＤ：Pulsed Laser Deposition）、液体ソースミスト化学堆積（ＬＳＭＣＤ：Liquid Source Misted Chemical Deposition）、またはスパッタリングあるいはその組合せを含むがこれらに限定されない堆積技術を使用して堆積させられる。

いくつかの実施形態では、外部電気的コンタクト１１７５は、第１のソース／ドレイン７２５となされる。第１のソース／ドレイン７２５を露出させるために、リソグラフィ技術またはレーザ技術を使用して、１つまたは複数の開口部／トレンチがＩＬＤ１１５０を貫いて生成される。シリサイド層が、次いで、第１のソース／ドレイン７２５の露出した表面上に形成される。導電性材料１１７５が、第１のソース／ドレイン７２５に対する外部電気的コンタクト１１７５を形成する開口部／トレンチを埋めるように堆積させられる。

他の実施形態では、外部電気的コンタクトはまた、たとえば１１２０が、ゲートとして作動する金属１１５０に対して、または、たとえば１１１５が第２のソース・ドレイン９５０に対して、あるいはその両方に対してなされ得る。前と同様に、必要に応じて開口／トレンチが、それぞれのコンタクト、すなわちゲート金属（１１５０）または第２のソース／ドレイン９５０あるいはその両方に接触するために作られ得る。シリサイド層は、半導体材料の露出した表面上に形成される。その後、導電性材料１１２０が、開口部／トレンチを埋めるために堆積させられる。

このようにして、外部接続１１１５が第２のＳ／Ｄ９５０の各々になされる。外部接続１１１５Ａは第２のＳ／Ｄ９５０Ａになされ、外部接続１１１５Ｂは第２のＳ／Ｄ９５０Ｂになされる。

導電性材料（１１２０、１１７５、１１１５）は、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）またはそれらの任意の組合せなどの導電性金属であり得る。導電性材料（１１２０、１１７５）は、適切な堆積プロセス、たとえば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、メッキ、熱もしくは電子ビーム蒸着、またはスパッタリングによって堆積され得る。

典型的な既知のシリサイド形成プロセスは、半導体表面上に金属（Ｎｉのような）を堆積させ、その後、たとえば摂氏４１０度と４２５度との間の温度で約１５分間アニールし、その後、未反応の金属を除去することを含む。

ＣＭＰは、デバイス１１００の表面を平坦化するために実行され得る。

一対（１１２５Ａ、１１５０Ａ、１１２５Ｂ、１１５０Ｂ）のゲート・スタック（１１２５、１１５０）がチャネル７３０およびｐ－ｎ接合７９０を完全に取り囲む（上部７１０および下部７２０および前および後）実施形態では、一対（１１６０Ａ、１１６０Ｂ）のデバイス・スタック１１６０の各々内のゲート金属（１１５０Ａ、１１５０Ｂ）が共通接続１１５０に接続されているので、ゲート・スタック（１１２５、１１５０）のすべての部分は、実質的に同じ電圧電位にある。したがって、それぞれのゲート接続（１１５０Ａ，１１５０Ｂ）に印加される実質的に同じ電圧が、デバイス・スタック１１６０の各々（１１６０Ａ，１１６０Ｂ）内のすべてのチャネル７３０およびｐ－ｎ接合７９０中に電界を生じさせる。

いくつかの実施形態では、各（１１６０Ａ、１１６０Ｂ）デバイス・スタック１１６０内の複数のダイオード７９０の各々は、並列に接続される。各（１１６０Ａ、１１６０Ｂ）デバイス・スタック１１６０における並列接続されたダイオード７９０は、さらに並列接続され得る。

本実施形態では、ゲート・ダイオード・デバイス１１００全体を流れる電流、たとえば、第１の７２５および第２の９５０ソース／ドレインを流れる電流は、およそダイオード・パスの数だけ倍増する。換言すれば、ゲート・ダイオード１１００の電流容量は、電気的に並列接続されたダイオード７９０の数とともに増加する。

ダイオード７９０を垂直方向（基板１０５に対して垂直方向）に積層することにより、基板１０５上の少ない面積において大電流容量のダイオード（接続されたダイオードのグループ）が可能になる。

ダイオード７９０を取り囲むゲート・スタック１１２５／１１５０に印加される電圧／信号は、ダイオード７９０の電流－電圧特性、したがってゲート・ダイオード・デバイス１１００の電流－電圧特性を変調する。一実施形態では、ゲート・ダイオード・デバイス１１００のブレークダウン電圧は、ゲート・スタック１１２５／１１５０に印加される電圧の関数である。

図１２は、ナノシート・ゲート・ダイオード、たとえば１１００を製造する方法ステップを示すプロセスのフローチャート１２００である。

本方法は、交互に積層するナノ層１４０を形成することと、対（２１０Ａ、２１０Ｂ）のダミー・ゲート２１０および対（２２０Ａ、２２０Ｂ）のゲート・スペーサ２２０を堆積させることと、材料（３１０、３１５、および３２０）を除去してインナー・スペーサ４５０の形成の準備をすることとによって、ステップ１２０５から開始する。

ステップ１２１０において、インナー・スペーサ４５０は、ダミー・ゲート層１６０の残存物の露出した端部４５５に形成される。チャネル層１５０はエッチングされ、チャネル層端部６５５およびチャネル７３０の何もない空間６５０を露出する。第１のソース／ドレイン（Ｓ／Ｄ）７２５がエピタキシャル成長させられ（第１のＳ／Ｄ成長の第１の部分）、ｐ－ｎ接合／ダイオード７９０が第１の側接合ドーピング・レベル／濃度７８１と第１の側接合ドーピング型７８２とで形成される。ｐ－ｎ接合７９０の第１の側７８０が形成された（第１のＳ／Ｄ成長の第２の部分）後、第１のソース／ドレイン（Ｓ／Ｄ）のドーピング・レベル７２６は第１のＳ／Ｄドーピング・レベル７２６に増加させられる。

ステップ１２１５において、第１のソース／ドレイン７２５は開口領域充填マスク８５０でマスクされ、左９５０Ａおよび右９５０Ｂの第２のＳ／Ｄ９５０が成長させられる。第２のＳ／Ｄ９５０は、ｐ－ｎ接合７９０の第２の側６８０と同じドーピング型（６８２、１５０）である第２のＳ／Ｄ型のドーピング９５２を有する。第２のＳ／Ｄ９５０のドーピング・レベル／濃度９５１は、第２の側６８０のドーピング・レベル／濃度６８１／１５５よりも大きくなるように上昇する。

ステップ１２２０において、上述のように、ゲート・スタック（１１２５、１１５０）が形成される。

ステップ１２２５において、ゲート・ダイオード７９０のための外部接続（１１１５、１１２０、１１７５）が作られる。

本発明の様々な実施形態の説明は、例示の目的で提示されたが、網羅的であることまたは開示された実施形態に限定されることを意図していない。説明された実施形態の範囲および思想から逸脱することなく、多くの修正および変形が当業者には明らかになろう。たとえば、本発明の実施形態によって開示される半導体デバイス、構造、および方法は、アプリケーション、ハードウェア、または電子システムあるいはその組合せにおいて採用され得る。本発明の実施形態を実施するための適切なハードウェアおよびシステムは、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯通信デバイス（たとえば、セルおよびスマートフォン）、固体媒体記憶デバイス、エキスパートおよび人工知能システム、機能回路などを含み得るが、これらに限定されるものではない。半導体装置を組み込んだシステムおよびハードウェアは、本発明の実施形態として企図される。

本明細書で使用される用語は、実施形態の原理と、市場で見出される技術に対する実用化または技術的改良とを説明するために、またはさもなければ当業者が本明細書に開示された実施形態を理解できるようにするために選択されたものである。実質的に同じ機能を実行すること、実質的に同じ方法で働くこと、実質的に同様に用いられること、または同様のステップを実行すること、あるいはその組合せを行う、異なる用語で説明されたデバイス、構成要素、要素、特徴、装置、システム、構造、技術、および方法は、本発明の実施形態として企図されるものである。

Claims (20)

1. ナノシート・ゲート・ダイオードであって、
   基板と、
   前記基板上に配置された第１のソース／ドレイン（Ｓ／Ｄ）であって、第１のＳ／Ｄドーピング型で第１のＳ／Ｄドーピング濃度を有する前記第１のＳ／Ｄと、
   前記基板上に配置された第２のソース／ドレイン（Ｓ／Ｄ）であって、第２のＳ／Ｄドーピング型で第２のＳ／Ｄドーピング濃度を有する前記第２のＳ／Ｄと、
   ダイオードを形成するｐ－ｎ接合と、
   前記ｐ－ｎ接合の第１の側であって、前記第１の側は、第１の側接合ドーピング型で第１の側接合ドーピング濃度を有し、前記第１の側接合ドーピング型が前記第１のＳ／Ｄドーピング型と同じであり、前記ｐ－ｎ接合の前記第１の側が前記第１のＳ／Ｄに電気的および物理的に接続されている、前記第１の側と、
   前記ｐ－ｎ接合の第２の側であって、前記第２の側は、第２の側接合ドーピング型で第２の側接合ドーピング濃度を有し、前記第２の側接合ドーピング型が前記第２のＳ／Ｄドーピング型と同じであり、前記ｐ－ｎ接合の前記第２の側が前記第２のＳ／Ｄに電気的および物理的に接続されている、前記第２の側と、
   前記ｐ－ｎ接合と界面で接して周囲を取り囲むゲート誘電体層と、
   前記ゲート誘電体層を取り囲むゲート金属であって、前記ゲート金属および前記ゲート誘電体層が、前記ｐ－ｎ接合を取り囲むゲート・スタックを形成する、前記ゲート金属と
   を備える、ナノシート・ゲート・ダイオード。
2. 前記第１の側接合ドーピング型および前記第１のＳ／Ｄドーピング型がｎ型ドーパントである、請求項１に記載のナノシート・ゲート・ダイオード。
3. 前記ｎ型ドーパントが、リン（Ｐ）、ヒ素（Ａｓ）、およびアンチモン（Ｓｂ）のうちの１つである、請求項２に記載のナノシート・ゲート・ダイオード。
4. 前記第１の側接合ドーピング濃度が１×１０^１９ｃｍ^－３と４×１０^２０ｃｍ^－３との間であり、前記第１のＳ／Ｄドーピング濃度が８×１０^２０ｃｍ^－３と２×１０^２１ｃｍ^－３との間である、請求項２に記載のナノシート・ゲート・ダイオード。
5. 前記第２の側接合ドーピング型および前記第２のＳ／Ｄドーピング型がｐ型ドーパントである、請求項１に記載のナノシート・ゲート・ダイオード。
6. 前記ｐ型ドーパントが、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、およびタリウム（Ｔｌ）のうちの１つである、請求項５に記載のナノシート・ゲート・ダイオード。
7. 前記第２の側接合ドーピング濃度が１×１０^１７ｃｍ^－３と１×１０^１９ｃｍ^－３との間であり、前記第２のＳ／Ｄドーピング濃度が８×１０^２０ｃｍ^－３と２×１０^２１ｃｍ^－３との間である、請求項２に記載のナノシート・ゲート・ダイオード。
8. 前記第１の側接合ドーピング型および前記第１のＳ／Ｄドーピング型がｐ型ドーパントである、請求項１に記載のナノシート・ゲート・ダイオード。
9. 前記第１の側接合ドーピング濃度が１×１０^１７ｃｍ^－３と１×１０^１９ｃｍ^－３との間であり、前記第１のＳ／Ｄドーピング濃度が８×１０^２０ｃｍ^－３と２×１０^２１ｃｍ^－３との間である、請求項８に記載のナノシート・ゲート・ダイオード。
10. 前記第２の側接合ドーピング型および前記第２のＳ／Ｄドーピング型がｎ型ドーパントである、請求項１に記載のナノシート・ゲート・ダイオード。
11. 前記第２の側接合ドーピング濃度が１×１０^１９ｃｍ^－３と４×１０^２０ｃｍ^－３との間であり、前記第２のＳ／Ｄドーピング濃度が８×１０^２０ｃｍ^－３と２×１０^２１ｃｍ^－３との間である、請求項１０に記載のナノシート・ゲート・ダイオード。
12. ナノシート・ゲート・ダイオードであって、
    基板と、
    前記基板上に配置された第１のソース／ドレイン（Ｓ／Ｄ）であって、第１のＳ／Ｄドーピング型で第１のＳ／Ｄドーピング濃度を有する前記第１のＳ／Ｄと、
    前記基板上に配置された２つ以上の第２のソース／ドレイン（Ｓ／Ｄ）であって、前記第２のＳ／Ｄが、第２のＳ／Ｄドーピング型で第２のＳ／Ｄドーピング濃度を有し、前記第２のＳ／Ｄのうちの１つが右の第２のＳ／Ｄで、前記第２のＳ／Ｄのうちの１つが左の第２のＳ／Ｄである、前記２つ以上の第２のＳ／Ｄと、
    １つまたは複数のｐ－ｎ接合であって、各ｐ－ｎ接合は別々のチャネル中にダイオードを形成し、前記ダイオードおよび前記チャネルの各々がゲート・スタックによって取り囲まれ、前記ゲート・スタックが、前記ｐ－ｎ接合の各々と界面で接して周囲を取り囲むゲート誘電体層と、前記ゲート誘電体層を取り囲むゲート金属とを有する、前記１つまたは複数のｐ－ｎ接合と、
    前記ダイオードの１つまたは複数が互いに積層されて形成された２つ以上のデバイス・スタックであって、左のデバイス・スタックが前記左の第２のＳ／Ｄと前記第１のＳ／Ｄとの間にあり、右のデバイス・スタックが前記右の第２のＳ／Ｄと前記第１のＳ／Ｄとの間にある、前記２つ以上のデバイス・スタックと、
    前記ｐ－ｎ接合の各々の第１の側であって、前記第１の側が第１の側接合ドーピング型で第１の側接合ドーピング濃度を有し、前記第１の側接合ドーピング型が前記第１のＳ／Ｄドーピング型と同じであり、前記ｐ－ｎ接合の前記第１の側が前記第１のＳ／Ｄに電気的および物理的に接続されている、前記ｐ－ｎ接合の各々の前記第１の側と、
    前記ｐ－ｎ接合の第２の側であって、前記第２の側が第２の側接合ドーピング型で第２の側接合ドーピング濃度を有し、前記第２の側接合ドーピング型が前記第２のＳ／Ｄドーピング型と同じであり、前記左のスタック中の前記ｐ－ｎ接合の前記第２の側が前記左の第２のＳ／Ｄに電気的および物理的に接続され、前記右のスタック中の前記ｐ－ｎ接合が前記右の第２のＳ／Ｄに電気的および物理的に接続されている、前記ｐ－ｎ接合の前記第２の側と
    を備え、前記左のスタック中および前記右のスタック中の前記ｐ－ｎ接合の前記第１の側が前記第１のＳ／Ｄに電気的に接続され、電気的に並列に接続された複数の前記ダイオードを形成する、ナノシート・ゲート・ダイオード。
13. 前記ゲート誘電体層を取り囲む前記ゲート金属と前記ダイオードの各々とが電気的に共通に接続されている、請求項１２に記載のナノシート・ゲート・ダイオード。
14. 前記ナノシート・ゲート・ダイオードの電流容量が、ダイオードの数に応じて増加する、請求項１２に記載のナノシート・ゲート・ダイオード。
15. ナノシート・ゲート・ダイオードを製造する方法であって、
    複数のナノ層から中間積層構造を形成するステップであって、前記ナノ層は、１つまたは複数のチャネル層および１つまたは複数のダミー・ゲート層であり、前記チャネル層および前記ダミー・ゲート層は、前記中間積層構造を形成するために、互い違いに互いの上に配置され、前記チャネル層は、第２の側接合ドーピング濃度と第２の側接合ドーピング型とをもつ半導体材料である、前記ステップと、
    前記中間積層構造上に、ゲート・スペーサ層によってそれぞれ覆われる２つのダミー・ゲートを堆積させるステップと、
    前記ゲート・スペーサ層をマスクとして使用し、前記中間積層構造から一対のスタックを、前記スタックの間および前記スタックの横の前記ナノ層を除去することによって生成するステップと、
    前記ダミー・ゲート層の１つまたは複数の露出した端部の各々にインナー・スペーサを形成するステップと、
    チャネル内の各チャネル層のチャネル層端部を露出させるために前記チャネル層の各々の一部を除去するステップであって、前記チャネル層が次に第２の側接合になる、前記ステップと、
    第１のＳ／Ｄエピタキシャル成長の第１の部分としてチャネル・エピタキシをエピタキシャル成長させるステップであって、前記チャネル・エピタキシが、前記チャネル内に第１の側接合を成長させ、前記第１の側接合が前記第２の側接合に接触する前記露出したチャネル層にｐ－ｎ接合／ダイオードを生成し、前記第１の側接合が第１の側接合ドーピング濃度と前記第２の側接合ドーピング型と反対の第１の側接合ドーピング型とを有する、前記ステップと、
    第１のＳ／Ｄドーピング濃度と第１のＳ／Ｄドーピング型とをもつ第１のＳ／Ｄを成長させるために、前記第１のＳ／Ｄエピタキシャル成長を継続するステップであって、前記第１の側接合ドーピング型と前記第１のＳ／Ｄドーピング型とは同じで、前記第１のＳ／Ｄドーピング濃度が前記第１の側接合ドーピング濃度より高い、前記ステップと、
    第２のＳ／Ｄドーピング濃度と第２のＳ／Ｄドーピング型とをもつ第２のソース／ドレイン（Ｓ／Ｄ）をエピタキシャル成長させるステップであって、前記第２のＳ／Ｄが前記第２の側接合と電気的に接触し、前記第２のＳ／Ｄドーピング型は前記第２の側接合ドーピング型と同じで、前記第２のＳ／Ｄドーピング濃度が前記第２の側接合ドーピング濃度より高い、前記ステップと、
    前記ｐ－ｎ接合／ダイオードの１つまたは複数の周囲にゲート・スタックを形成するステップと
    を含む、方法。
16. 前記ｐ－ｎ接合／ダイオードが形成された後、前記第１の側接合ドーピング濃度が前記第１のＳ／Ｄドーピング濃度まで上昇される、請求項１５に記載の方法。
17. 前記チャネル・エピタキシが時限エピタキシャル成長である、請求項１６に記載の方法。
18. 除去された前記チャネル層の各々の前記一部が、前記チャネル層の幅の約半分において前記チャネル層端部を露出させる、請求項１５に記載の方法。
19. 前記第１のＳ／Ｄドーピング濃度および前記第２のＳ／Ｄドーピング濃度が８×１０^２０ｃｍ^－３と２×１０^２１ｃｍ^－３との間である、請求項１５に記載の方法。
20. 前記ゲート・スタックが、前記ｐ－ｎ接合の各々と界面で接して周囲を取り囲むゲート誘電体層と、前記ゲート誘電体層を取り囲むゲート金属とを有し、前記ゲート金属が、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）またはルテニウム（Ｒｕ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、炭窒化チタンアルミニウム（ＴｉＡｌＣＮ）、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、炭化タンタルアルミニウム（ＴａＡｌＣ）、炭窒化タンタルアルミニウム（ＴａＡｌＣＮ）またはランタン（Ｌａ）ドープのＴｉＮ、ＴａＮのうちの１つまたは複数である、請求項１５に記載の方法。

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