JP7551061B2 - アナログデジタル変換回路 - Google Patents

Description

本発明は、逐次比較型のアナログデジタル変換回路（以下、Ａ／Ｄ変換回路と称す）に関するものである。

Ａ／Ｄ変換回路は、入力したアナログ「電圧」を、デジタル処理を行う目的で「数値化」する装置であり、高速性、面積、消費電力のバランスが良い逐次比較型がよく使用される。

逐次比較型のＡ／Ｄ変換回路１は、図７を参照すると、アナログ入力した電位を基に容量ＤＡＣ２で生成した電位を比較器３で比較し、その結果を変換データ生成器４へフィードバックし、近似データ候補を容量ＤＡＣ２に伝える。この繰り返しを分解能ｂｉｔ分（ｎビット：ｎ回）繰り返し、デジタル変換値を得る。

特開昭６２－１３３８２１号公報 特開昭５１－０１５３６３号公報

容量ＤＡＣ２の容量Ｃ_０～Ｃ_{（ｎ－１）}は、切り替えるｂｉｔ（ｎ－１）に対して２^{（ｎ－１）}のように重み付けされている。ここで、容量ＤＡＣ２が目標のレベルに達するまでのｂｉｔ毎の静定時間は、出力電位の変化量に比例し、出力電位の変化量は、容量Ｃ_０～Ｃ_{（ｎ－１）}に充放電される電荷量に比例し、容量Ｃ_０～Ｃ_{（ｎ－１）}に充放電される電荷量は、切り替えるｂｉｔの容量に比例する。従って、容量ＤＡＣ２の静定時間は、切り替えるｂｉｔに対して一様ではない。

逐次比較型のＡ／Ｄ変換回路１の分解能を（ｎ）ｂｉｔとした場合、１つのアナログ値からデジタル値を得るために、変換データ生成器４による変換データ生成動作[変換データ生成時間]と、容量ＤＡＣ２による電位生成動作[容量ＤＡＣ静定時間]と、比較器３による比較動作[比較動作時間]}とをｎ回繰り返し、最後に変換データ生成器４による変換データ生成動作[変換データ生成時間]を実行する。

従って、変換時間は、
{[変換データ生成時間]＋[容量ＤＡＣ静定時間]＋[比較動作時間]}×ｎ(回)＋[変換データ生成時間]
となる。

この動作を等間隔の変換クロックを使って制御する場合、図８（ａ）に示すように、容量ＤＡＣ２による電位生成動作に割り当てる[容量ＤＡＣ静定時間]は、ｂｉｔ毎の静定時間のうち、最大になるケースを想定し、上位ｂｉｔから下位ｂｉｔにかけて同じ時間Ｔに設定される。図８には、分解能１２ｂｉｔの例が示されている。

しかし、実際には、容量ＤＡＣ２での静定時間は切り替えるｂｉｔに対して一様ではなく、下位ｂｉｔになるほど短くなる傾向があるため、図８（ｂ）に斜線で示す無駄な時間が［容量ＤＡＣ静定時間］として割り当てられ、Ａ／Ｄ変換回路１の高速化を妨げている。

なお、下位ビットの決定時の変換クロックを上位ビット決定時の変換クロックに比べて早くする技術は、すでに提案されている（例えば、特許文献１、２参照）。

しかかしながら、特許文献１、２では、変換クロックをシフトレジスタやカウンタを用いて変更させており、プロセス要因で容量値が変化することで容量ＤＡＣ２の静定時間が変わることは考慮されていない。従って、想定される容量値の変化量をカバーする十分なマージンとって変換クロックの周期を設定する必要があり、このマージンが過剰な[容量ＤＡＣ静定時間]の割り当てになってしまう。

本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、過剰な[容量ＤＡＣ静定時間]の割り当てをなくして、高速化を実現できるＡ／Ｄ変換回路を提供する点にある。

本発明に係るＡ／Ｄ変換回路は、上記の目的を達成するため、次のように構成される。
本発明に係るアＡ／Ｄ変換回路は、変換データ生成器による変換データ生成動作と、容量ＤＡＣによる電位生成動作と、比較器による比較動作とを分解能ｂｉｔ分繰り返すことで、アナログ入力をデジタル変換値に変換する逐次比較型のアナログデジタル変換回路であって、前記容量ＤＡＣで用いている容量と特性が等しい容量素子への充放電時間に基づいて、前記容量ＤＡＣが生成する電位が静定する時刻を予測し、前記比較器に前記比較動作を開始させる比較器動作信号を生成する比較器動作信号生成回路を具備することを特徴とする。

本発明のＡ／Ｄ変換回路は、容量ＤＡＣ２で用いる容量と同じ特性の容量素子５１を用いることで、真に必要な［容量ＤＡＣ静定時間］を予測することができ、過剰な[容量ＤＡＣ静定時間]の割り当てをなくして、高速化を実現できるという効果を奏する。

本発明に係るＡ／Ｄ変換回路の第１の実施の形態の構成を示すブロック図である。 図１に示すＡ／Ｄ変換回路の動作説明図である。 図１に示す比較器動作信号生成回路の第１変形例を示す図である。 図１に示す比較器動作信号生成回路の第２変形例を示す図である。 図１に示す比較器動作信号生成回路の第３変形例を示す図である。 図１に示す比較器動作信号生成回路の第４変形例を示す図である。 従来のＡ／Ｄ変換回路の構成を示す図である。 従来のＡ／Ｄ変換回路の動作説明図である。

以下に、本発明の好適な実施の形態を添付図面に基づいて説明する。なお、実施の形態において、同様の機能を示す構成には、同一の符号を付して適宜説明を省略する。

本実施の形態のＡ／Ｄ変換回路１０は、逐次比較型であり、図１を参照すると、容量ＤＡＣ２と、比較器３と、変換データ生成器４０と、比較器動作信号生成回路５とを備えている。

Ａ／Ｄ変換回路１０は、アナログ入力した電位を基に容量ＤＡＣ２で生成した電位を比較器３で比較し、その結果を変換データ生成器４０へフィードバックし、近似データ候補を容量ＤＡＣ２に伝える。この繰り返しを分解能ｂｉｔ分（ｎビット：ｎ回）繰り返し、デジタル変換値を得る。

容量ＤＡＣ２において、切り替えるｂｉｔ（ｎ－１）に対して２^{（ｎ－１）}のように重み付けされている容量Ｃ_０～Ｃ_{（ｎ－１）}のそれぞれの一方端は、共通の比較配線２１に接続され、比較配線２１の電位が比較器３によって基準電位Ｖｒｅｆと比較される。容量Ｃ_０～Ｃ_{（ｎ－１）}のそれぞれの他方端は、それぞれスイッチ２２_０～２２_{（ｎ－１）}を介してアナログ入力（電位）と、基準電位（Ｈｉｇｈｔ）と、基準電位（Ｌｏｗ）と、のいずれか１つが選択して接続される。なお、容量Ｃ_ａは、容量Ｃ_０容量値を有するダミーコンデンサであり、容量Ｃ_ａの一方端は、比較配線２１に接続され、他方端は、スイッチ２２_ａを介してアナログ入力（電位）と、基準電位（Ｌｏｗ）と、のいずれか１つが選択して接続される。

容量ＤＡＣ２では、切り替えるｂｉｔに応じて容量Ｃ_０～Ｃ_{（ｎ－１）}のいずれかをそれぞれスイッチ２２_０～２２_{（ｎ－１）}を介して基準電位（Ｈｉｇｈｔ）もしくは基準電位（Ｌｏｗ）と接続することで、目標のレベルに到達させる。従って、スイッチ２２_０～２２_{（ｎ－１）}を介して容量Ｃ_０～Ｃ_{（ｎ－１）}を基準電位（Ｈｉｇｈｔ）に充電させる時間もしくは基準電位（Ｌｏｗ）まで放電させる時間が静定時間となる。

比較器動作信号生成回路５は、変換データ生成器４０が生成した変換データに基づいて容量ＤＡＣ２が生成する電位が静定する時刻を予測し、比較器３に比較動作を開始させる比較器動作信号を生成する。

比較器動作信号生成回路５は、容量ＤＡＣ２で用いている容量Ｃ_０～Ｃ_{（ｎ－１）}と特性が等しい容量素子５１と、容量素子５１への充放電スイッチ５２と、容量素子５１に充電する電位を切り換える電位切換スイッチ５３と、容量素子５１の電位が閾電位を下回ると比較開始信号を出力するインバータ回路５４とを備えている。

容量素子５１は、一方端が接地端子に接続され、他方端がインバータ回路５４の入力端子と充放電スイッチ５２の一方端とに接続されている。充放電スイッチ５２は、容量素子５１の他方端を電位切換スイッチ５３の一方端と接続する充電スイッチ５２１と、容量素子５１の他方端を接地端子に接続する放電スイッチ５２２とを備え、変換データ生成器４０からの充放電指示信号によって充電スイッチ５２１及び放電スイッチ５２２のオンオフが制御される。例えば、充放電指示信号がＬｏｗで充電スイッチ５２１がオン及び放電スイッチ５２２がオフに制御され、充放電指示信号がＨｉｇｈで充電スイッチ５２１がオフ及び放電スイッチ５２２がオンに制御される。

放電スイッチ５２２は、容量Ｃ_０～Ｃ_{（ｎ－１）}と基準電位（Ｈｉｇｈｔ）もしくは基準電位（Ｌｏｗ）との接続時におけるスイッチ２２_０～２２_{（ｎ－１）}のオン抵抗と、同等のオン抵抗を有するもの用いられる。そして、充電スイッチ５２１は、オン抵抗が放電スイッチ５２２よりも低くものが用いられ、急速充電に対応している。

電位切換スイッチ５３は、容量素子５１の他方端と分解能ｂｉｔ分のｎ個の注入電位（ｎ－１）～注入電位（０）とをそれぞれ接続する分解能ｂｉｔ分のｎ個の接続スイッチ５３１_{（ｎ－１）}～５３１_（０）を備え、変換データ生成器４０からの電位切換指示信号によって容量素子５１に電荷を注入（充電）する注入電位を注入電位（ｎ－１）～注入電位（０）の中から選択して切り換える。

注入電位（ｎ－１）～注入電位（０）は、容量ＤＡＣ２に注入又は排出する電荷量を模擬するための電位であり、容量素子５１からの放電に際し、インバータ回路５４の閾電位に到達するまでの時間が最上位～最下位ｂｉｔ毎の静定時間（充電によって基準電位）の最大値になるようにそれぞれ設定されている。

次に、Ａ／Ｄ変換回路１０の動作について図２を参照して詳細に説明する。
変換データ生成器４０は、電位切換指示信号によって比較器動作信号生成回路５の電位切換スイッチ５３に最上位ｂｉｔに対応する注入電位（ｎ－１）への接続を指示すると共に、充放電指示信号をＬｏｗにして容量素子５１を注入電位（ｎ－１）に充電させておき、変換開始信号が入力されると、変換データ生成動作を開始する。

次に、変換データ生成器４０は、変換開始信号から所定時間後（変換データ生成動作終了後）に生成される動作開始信号のタイミングで最上位ｂｉｔの容量ＤＡＣ入力値を容量ＤＡＣ２に出力すると同時に、比較器動作信号生成回路５に充放電指示信号をＨｉｇｈに遷移させて容量素子５１からの放電を指示する。

容量ＤＡＣ２は、電位生成動作によって最上位ｂｉｔを判断するための電位を生成し、比較器動作信号生成回路５は、放電によって容量素子５１に充電された注入電位（ｎ－１）がインバータ回路の閾電位を下回ると比較開始信号を比較器３と変換データ生成器４０とに出力する。すなわち、比較器動作信号生成回路５は、容量ＤＡＣ２で用いている容量と特性が等しい容量素子５１と、注入電位（０）～注入電位（ｎ－１）とを用いて、切り替えるｂｉｔ毎に異なる容量ＤＡＣ２の静定時間を予測し、静定時間が終了するタイミングで比較開始信号を出力する。

比較開始信号に入力によって比較器３は、容量ＤＡＣ２の電位生成動作によって生成された電位と基準電位とを比較し、比較結果を変換データ生成器４０に出力する。また、比較開始信号に入力によって変換データ生成器４０は、切換指示信号によって比較器動作信号生成回路５の電位切換スイッチ５３に次のｂｉｔに対応する注入電位（ｎ－２）への接続を指示し、充放電指示信号をＬｏｗにして容量素子５１に充電させる。また、変換データ生成器４０は、比較開始信号から所定時間後（変換比較動作終了後）に生成される変換信号のタイミングで比較器３の比較結果に基づいて最上位ｂｉｔの変換データＤ_{（ｎ－１）}を生成する変換データ生成動作を開始する。

次に、変換データ生成器４０は、変換開始信号から所定時間後（変換データ生成動作終了後）に生成される動作開始信号のタイミングで、最上位ｂｉｔの変換データ（比較器３の比較結果）に基づいて次のｂｉｔの容量ＤＡＣ入力値を容量ＤＡＣ２に出力すると同時に、比較器動作信号生成回路５に充放電指示信号をＨｉｇｈに遷移させて容量素子５１からの放電を指示する。

容量ＤＡＣ２は、電位生成動作によって次のｂｉｔを判断するための電位を生成し、比較器動作信号生成回路５は、放電によって容量素子５１の電位がインバータ回路５４の閾電位を下回ると比較開始信号を比較器３と変換データ生成器４０とに出力する。

比較開始信号に入力によって比較器３は、容量ＤＡＣ２の電位生成動作によって生成された電位と基準電位とを比較し、比較結果を変換データ生成器４０に出力する。また、比較開始信号に入力によって変換データ生成器４０は、切換指示信号によって比較器動作信号生成回路５の電位切換スイッチ５３に次のｂｉｔに対応する注入電位（ｎ－３）への接続を指示し、充放電指示信号をＬｏｗにして容量素子５１に充電させる。また、変換データ生成器４０は、比較開始信号から所定時間後（変換比較動作終了後）に生成される変換信号のタイミングで比較器３の比較結果に基づいて次のｂｉｔの変換データＤ_{（ｎ－２）}を生成する変換データ生成動作を開始する。

以下、分解能ｂｉｔ分（１２ｂｉｔ分）の比較を繰り返して最上位ｂｉｔの変換データを生成されるまで上述の動作を繰り返し、変換データ生成器４０は、変換データＤ_{（ｎ－１）}～Ｄ_（０）を変換値として出力する。

これにより、容量ＤＡＣ２による電位生成動作に割り当てる[容量ＤＡＣ静定時間] Ｔ_１～Ｔ_１２は、ｂｉｔ毎の静定時間に応じて、上位ｂｉｔから下位ｂｉｔにかけて短くなるように設定され、高速化を実現できる。なお、下位ｂｉｔになるほど静定時間に短くなるが、減少幅も小さくなる。従って、予め設定された複数の下位ｂｉｔは、同一の注入電位で対応するようにしても良い。

次に、比較器動作信号生成回路５の第１変形例について図３を参照して詳細に説明する。
第１変形例である比較器動作信号生成回路５ａは、図３を参照すると、切り替えるｂｉｔ毎に異なる容量ＤＡＣ２の静定時間をそれぞれ予測し、静定時間が終了するタイミングで比較開始信号をそれぞれ出力する生成回路５０_{（ｎ－１）}～生成回路５０_（０）と、生成回路５０_{（ｎ－１）}～生成回路５０_（０）のいずれの比較開始信号を出力するかを選択する出力切換スイッチ５５とを備えている。

生成回路５０_{（ｎ－１）}～生成回路５０_（０）は、容量素子５１と、充放電スイッチ５２と、インバータ回路５４とをそれぞれ備え、それぞれの容量素子５１は、一方端が接地端子に接続され、他方端がインバータ回路５４の入力端子と充放電スイッチ５２の一方端とに接続されている。

生成回路５０_{（ｎ－１）}～生成回路５０_（０）の充放電スイッチ５２は、容量素子５１の他方端を注入電位（ｎ－１）～注入電位（０）とそれぞれ接続する充電スイッチ５２１と、容量素子５１の他方端を接地端子に接続する放電スイッチ５２２とを備え、変換データ生成器４０からの充放電指示信号によって充電スイッチ５２１及び放電スイッチ５２２のオンオフが制御される。

出力切換スイッチ５５は、分解能ｂｉｔ分のｎ個の接続スイッチ５５１_{（ｎ－１）}～５５１_（０）を備え、変換データ生成器４０からの出力切換指示信号によって生成回路５０_{（ｎ－１）}～生成回路５０_（０）の中から比較開始信号を出力するものを選択して切り換える。

なお、比較器動作信号生成回路５ａにおいて、生成回路５０_{（ｎ－１）}～生成回路５０_（０）の充放電スイッチ５２を個別に放電に切り換え可能に構成した場合には、出力切換スイッチ５５を省略することができる。

次に、比較器動作信号生成回路５の第２変形例について図４を参照して詳細に説明する。
第２変形例である比較器動作信号生成回路５ｂは、図４を参照すると、容量ＤＡＣ２で用いている容量と特性が等しい容量素子５１を用いて比較開始信号を出力するタイミングを生成する生成回路５０_１がＮ段に直列（シリーズ）に接続され、いずれの比較開始信号を比較器３に出力するかを選択する出力切換スイッチ５５を備えている。Ｎ個の生成回路５０_１は、容量素子５１と、充放電スイッチ５２と、インバータ回路５４とをそれぞれ備え、インバータ回路５４から出力される比較開始信号が次段の充放電スイッチ５２に放電指示信号として入力されるように接続されている。

生成回路５０_１において、容量素子５１は、一方端が接地端子に接続され、他方端がインバータ回路５４の入力端子と充放電スイッチ５２の一方端とに接続されている。そして、充放電スイッチ５２は、容量素子５１の他方端を注入電位とそれぞれ接続する充電スイッチ５２１と、容量素子５１の他方端を接地端子に接続する放電スイッチ５２２とを備え、変換データ生成器４０からの充電指示信号によって充電スイッチ５２１をオン、放電スイッチ５２２をオフして容量素子５１に対して電荷を注入する。

全ての段の容量素子５１に電荷が注入された状態で、１段目の生成回路５０_１に変換データ生成器４０から充電指示信号が入力されると、１段目の生成回路５０_１において、充電スイッチ５２１がオフ、放電スイッチ５２２がオンされて容量素子５１からの放電が開始される。放電によって容量素子５１の電位がインバータ回路５４の閾電位を下回ると比較開始信号が出力され、次段の充放電スイッチ５２に放電指示信号として入力される。

これにより、出力切換スイッチ５５（接続スイッチ_{（Ｎ－１）}～５５１_（０））を制御して放電指示信号する段を選択することで、切り替えるｂｉｔ毎に異なる容量ＤＡＣ２の静定時間をそれぞれ予測し、静定時間が終了するタイミングで比較開始信号を比較器３に出力することができる。

次に、比較器動作信号生成回路５の第３変形例について図５を参照して詳細に説明する。
第３変形例である比較器動作信号生成回路５ｃは、図５を参照すると、容量ＤＡＣ２で用いている容量と特性が等しい容量素子５１を用いて比較開始信号を出力するタイミングを生成する生成回路５０_１が２段に接続され、いずれの比較開始信号を比較器３に出力するかを選択する出力切換スイッチ５５を備えている。２段の生成回路５０_１は、容量素子５１と、充放電スイッチ５２と、インバータ回路５４とをそれぞれ備え、インバータ回路５４から出力される比較開始信号が他段の充放電スイッチ５２に放電指示信号として入力されるように接続されている。

生成回路５０_１において、容量素子５１は、一方端が接地端子に接続され、他方端がインバータ回路５４の入力端子と充放電スイッチ５２の一方端とに接続されている。そして、充放電スイッチ５２は、容量素子５１の他方端を注入電位とそれぞれ接続する充電スイッチ５２１と、容量素子５１の他方端を接地端子に接続する放電スイッチ５２２とを備え、変換データ生成器４０からの充電指示信号によって充電スイッチ５２１をオン、放電スイッチ５２２をオフして容量素子５１に対して電荷を注入する。

全ての段の容量素子５１に電荷が注入された状態で、１段目の生成回路５０_１に変換データ生成器４０から放電指示信号が入力されると１段目の生成回路５０_１において、充電スイッチ５２１がオフ、放電スイッチ５２２がオンされて容量素子５１からの放電が開始され、放電によって容量素子５１の電位がインバータ回路５４の閾電位を下回ると比較開始信号が出力される。１段目の生成回路５０_１から出力された比較開始信号は、２段目の充放電スイッチ５２に放電指示信号として入力されると共に、変換データ生成器４０に完了信号として入力される。

これにより、２段目の生成回路５０_１において、充電スイッチ５２１がオフ、放電スイッチ５２２がオンされて容量素子５１からの放電が開始されると共に、変換データ生成器４０は、１段目の生成回路５０_１に充電指示信号を出力して容量素子５１への充電を開始させる。そして、放電によって１段目の生成回路５０_１における容量素子５１の電位がインバータ回路５４の閾電位を下回ると比較開始信号が出力され、１段目の充放電スイッチ５２に放電指示信号として入力されると共に、変換データ生成器４０に完了信号として入力される。

以下、繰り返しによって量子化された時刻で比較開始信号が出力され、変換データ生成器４０は、入力される完了信号をカウントすることで所望のタイミングで出力切換スイッチ５５に出力切換指示信号を出力し、出力切換スイッチ５５の接続スイッチ５５１_１、５５１_２のいずれかをオンにして比較開始信号を比較器３に出力する。

これにより、２段の生成回路５０_１によって、切り替えるｂｉｔ毎に異なる容量ＤＡＣ２の静定時間をそれぞれ予測し、静定時間が終了するタイミングで比較開始信号を比較器３に出力することができる。

次に、比較器動作信号生成回路５の第４変形例について図６を参照して詳細に説明する。
第４変形例である比較器動作信号生成回路５ｄは、図６を参照すると、容量素子５１と、充放電スイッチ５２ａと、インバータ回路５４と、容量素子５１の電位が閾電位を上回ると比較開始信号を出力するバッファ回路５６とを備えた生成回路５０_２と、インバータ回路５４とバッファ回路５６とのいずれの比較開始信号を比較器３に出力するかを選択する出力切換スイッチ５５ａとを備えている。

生成回路５０_２において、容量素子５１は、一方端が接地端子に接続され、他方端がインバータ回路５４の入力端子とバッファ回路５６の入力端子と充放電スイッチ５２ａの一方端とに接続されている。そして、充放電スイッチ５２ａは、容量素子５１の他方端を注入電位とそれぞれ接続する充電スイッチ５２１ａと、容量素子５１の他方端を接地端子に接続する放電スイッチ５２２とを備え、容量ＤＡＣ２への動作指示信号と同時に変換データ生成器４０から出力される充電指示信号によって充電スイッチ５２１ａをオン、放電スイッチ５２２をオフして容量素子５１に対して電荷を注入する。

充電スイッチ５２１ａ及び放電スイッチ５２２は、容量Ｃ_０～Ｃ_{（ｎ－１）}と基準電位（Ｈｉｇｈｔ）もしくは基準電位（Ｌｏｗ）との接続時におけるスイッチ２２_０～２２_{（ｎ－１）}のオン抵抗と、同等のオン抵抗を有するもの用いられる。

容量素子５１の電位がバッファ回路５６の閾電位を上回るとバッファ回路５６から比較開始信号が出力される。バッファ回路５６から出力された比較開始信号は、充放電スイッチ５２ａに放電指示信号として入力されると共に、変換データ生成器４０に完了信号として入力される。

バッファ回路５６から放電指示信号が入力されると、充電スイッチ５２１ａがオフ、放電スイッチ５２２がオンされて容量素子５１からの放電が開始され、放電によって容量素子５１の電位がインバータ回路５４の閾電位を下回るとインバータ回路５４から比較開始信号が出力される。インバータ回路５４から出力された比較開始信号は、充放電スイッチ５２ａに充電指示信号として入力されると共に、変換データ生成器４０に完了信号として入力される。

以下、繰り返しによって量子化された時刻で比較開始信号が出力され、変換データ生成器４０は、入力される完了信号をカウントすることで所望のタイミングで出力切換スイッチ５５ａに出力切換指示信号を出力し、出力切換スイッチ５５の接続スイッチ５５１_ａ、５５１_ｂのいずれかをオンにして比較開始信号を比較器３に出力する。

これにより、１個の生成回路５０_２によって、切り替えるｂｉｔ毎に異なる容量ＤＡＣ２の静定時間をそれぞれ予測し、静定時間が終了するタイミングで比較開始信号を比較器３に出力することができる。

以上説明したように、本実施の形態は、変換データ生成器４０による変換データ生成動作と、容量ＤＡＣ２による電位生成動作と、比較器３による比較動作とを分解能ｂｉｔ分繰り返すことで、アナログ入力をデジタル変換値に変換する逐次比較型のＡ／Ｄ変換回路１０であって、容量ＤＡＣ２で用いている容量Ｃ_０～Ｃ_{（ｎ－１）}と特性が等しい容量素子５１への充放電時間に基づいて、容量ＤＡＣ２が生成する電位が静定する時刻を予測し、比較器３に比較動作を開始させる比較器動作信号を生成する比較器動作信号生成回路５を備えている。
この構成により、容量ＤＡＣ２で用いる容量と同じ特性の容量素子５１を用いることで、真に必要な［容量ＤＡＣ静定時間］を予測することができ、過剰な[容量ＤＡＣ静定時間]の割り当てをなくして、高速化を実現できる。

さらに、本実施形態において、比較器動作信号生成回路５、５ａは、複数の注入電位（ｎ－１）～注入電位（０）でそれぞれ充電した容量素子５１のそれぞれ放電時間に基づいて、切り替えるｂｉｔ毎に異なる容量ＤＡＣ２の静定時間をそれぞれ予測する。

さらに、本実施形態において、比較器動作信号生成回路５ｂ、５ｃは、注入電位で充電された容量素子５１の放電時間の繰り返しによって、切り替えるｂｉｔ毎に異なる容量ＤＡＣ２の静定時間をそれぞれ予測する。
この構成により、複数の注入電位を用意することなく、［容量ＤＡＣ静定時間］を予測できる。

さらに、本実施形態において、容量素子５１は、放電スイッチ５２２を介して放電され、放電スイッチ５２２は、容量Ｃ_０～Ｃ_{（ｎ－１）}と基準電位（Ｈｉｇｈｔ）もしくは基準電位（Ｌｏｗ）との接続時におけるスイッチ２２_０～２２_{（ｎ－１）}のオン抵抗と、同等のオン抵抗を有する。
この構成により、より正確に静定時間を予測することができる。

さらに、本実施形態において、比較器動作信号生成回路５ｄは、注入電位で容量素子５１を充電する充電時間と、注入電位で充電された容量素子５１の放電時間との繰り返しによって、切り替えるｂｉｔ毎に異なる容量ＤＡＣ２の静定時間をそれぞれ予測する。
この構成により、１つの容量素子５１を用いるだけで、［容量ＤＡＣ静定時間］を予測できる。

さらに、本実施形態において、容量素子５１は、充電スイッチ５２１ａ及び放電スイッチ５２２を介してそれぞれ充電及び放電され、充電スイッチ５２１ａ及び放電スイッチ５２２は、容量Ｃ_０～Ｃ_{（ｎ－１）}と基準電位（Ｈｉｇｈｔ）もしくは基準電位（Ｌｏｗ）との接続時におけるスイッチ２２_０～２２_{（ｎ－１）}のオン抵抗と、同等のオン抵抗を有する。
この構成により、より正確に静定時間を予測することができる。

なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、同一構成要素には、各図において、同一符号を付している。

１、１０ アナログデジタル変換回路（Ａ／Ｄ変換回路）
２ 容量ＤＡＣ
３ 比較器
４、４０ 変換データ生成器
５、５ａ、５ｂ、５ｃ、５ｄ 比較器動作信号生成回路
２１ 比較配線
２２ スイッチ
５０ 生成回路
５１ 容量素子
５２、５２ａ 充放電スイッチ
５３ 電位切換スイッチ
５４ インバータ回路
５５、５５ａ 出力切換スイッチ
５６ バッファ回路
５２１、５２１ａ 充電スイッチ
５２２ 放電スイッチ
５３１、５５１ 接続スイッチ

Claims (6)

1. 変換データ生成器による変換データ生成動作と、容量ＤＡＣによる電位生成動作と、比較器による比較動作とを分解能ｂｉｔ分繰り返すことで、アナログ入力をデジタル変換値に変換する逐次比較型のアナログデジタル変換回路であって、
   前記容量ＤＡＣで用いている容量と特性が等しい容量素子への充放電時間に基づいて、前記容量ＤＡＣが生成する電位が静定する時刻を予測し、前記比較器に前記比較動作を開始させる比較器動作信号を生成する比較器動作信号生成回路を具備することを特徴とするアナログデジタル変換回路。
2. 前記比較器動作信号生成回路は、複数の注入電位でそれぞれ充電した前記容量素子のそれぞれ放電時間に基づいて、切り替えるｂｉｔ毎に異なる前記容量ＤＡＣの静定時間をそれぞれ予測することを特徴とする請求項１に記載のアナログデジタル変換回路。
3. 前記比較器動作信号生成回路は、注入電位で充電された前記容量素子の放電時間の繰り返しによって、切り替えるｂｉｔ毎に異なる前記容量ＤＡＣの静定時間をそれぞれ予測することを特徴とする請求項１に記載のアナログデジタル変換回路。
4. 前記容量素子は、放電スイッチを介して放電され、
   前記放電スイッチは、前記容量ＤＡＣで用いている容量と基準電位（Ｈｉｇｈｔ）もしくは基準電位（Ｌｏｗ）とを接続するスイッチのオン抵抗と、同等のオン抵抗を有することを特徴とする請求項２又は３記載のアナログデジタル変換回路。
5. 前記比較器動作信号生成回路は、注入電位で前記容量素子を充電する充電時間と、前記注入電位で充電された前記容量素子の放電時間との繰り返しによって、切り替えるｂｉｔ毎に異なる前記容量ＤＡＣの静定時間をそれぞれ予測することを特徴とする請求項１に記載のアナログデジタル変換回路。
6. 前記容量素子は、充電スイッチ及び放電スイッチを介してそれぞれ充電及び放電され、
   前記充電スイッチ及び前記放電スイッチは、前記容量ＤＡＣで用いている容量と基準電位（Ｈｉｇｈｔ）もしくは基準電位（Ｌｏｗ）とを接続するスイッチのオン抵抗と、同等のオン抵抗を有することを特徴とする請求項５記載のアナログデジタル変換回路。

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