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JP7551277B2 - 半導体装置、機器 - Google Patents
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Description

本発明は、半導体装置、機器に関する
複数の半導体層が積層され、この複数の半導体層の間に配置された複数の導電体部が接合された半導体装置が知られている。特許文献１には、接合面を構成する層を、層間絶縁膜と、層間絶縁膜に埋め込まれ、一方の表面が層間絶縁膜の表面と同一面上に位置した電極パッドとによって構成した半導体装置が開示されている。特許文献１において、電極パッドにはビアが接続されており、各電極パッドは、ビアを介して配線に接続される。
特開２０１２－２５６７３６号公報
導電体部の熱膨張の影響により導電体部の体積が変動すると、導電体部の近傍に応力が生じるため、導電体部の形状によっては、接合の信頼性が十分でない可能性がある。
そこで本発明は、半導体装置において複数の部品の接合の信頼性を向上するうえで有利な技術を提供することを目的とする。
本発明の第１の態様は、
第１半導体層および前記第１半導体層の上の第１絶縁膜を含む第１半導体部品と、
第２半導体層および前記第２半導体層の上の第２絶縁膜を含む第２半導体部品と、
を備える半導体装置であって、
前記第１半導体部品と前記第２半導体部品は、前記第１絶縁膜に設けられた複数の凹部の各々の中に配置された複数の第１導電体部の各々と、前記第２絶縁膜に設けられた複数の凹部の各々の中に配置された複数の第２導電体部の各々と、によって互いに接合されており、
前記複数の第１導電体部の各々は、前記第１半導体層の主面に沿った第１方向において前記第１絶縁膜に囲まれた１個のパッドと、前記主面に垂直な第２方向において前記１個のパッドと前記第１半導体層との間に位置するように前記１個のパッドに結合するＮ個（Ｎは２以上の自然数）のビアと、により構成されており、
前記１個のパッドの体積ＶＴＲと、前記Ｎ個の前記ビアの合計の体積ＶＴＨと、が
ＶＴＲ／ＶＴＨ≧Ｎ
を満たすことを特徴とする半導体装置である。
本発明の第２の態様は、
第１半導体層および前記第１半導体層の上の第１絶縁膜を含む第１半導体部品と、
第２半導体層および前記第２半導体層の上の第２絶縁膜を含む第２半導体部品と、
を備える半導体装置であって、
前記第１半導体部品と前記第２半導体部品は、前記第１絶縁膜に設けられた複数の凹部の各々の中に配置された複数の第１導電体部の各々と、前記第２絶縁膜に設けられた複数の凹部の各々の中に配置された複数の第２導電体部の各々と、によって互いに接合されており、
前記複数の第１導電体部の各々は、前記第１半導体層の主面に沿った第１方向において前記第１絶縁膜に囲まれた１個のパッドと、前記主面に垂直な第２方向において前記１個のパッドと前記第１半導体層との間に位置するように前記１個のパッドに結合するＮ個（Ｎは２以上の自然数）のビアと、により構成されており、
前記１個のパッドの体積ＶＴＲと、前記Ｎ個の前記ビアの少なくとも１個のビアの体積ＶＳＨと、が
ＶＴＲ／ＶＳＨ≧Ｎ２
を満たすことを特徴とする半導体装置である。
本発明の第３の態様は、
第１半導体層および前記第１半導体層の上の第１絶縁膜を含む第１半導体部品と、
第２半導体層および前記第２半導体層の上の第２絶縁膜を含む第２半導体部品と、を備え、
前記第１半導体部品と前記第２半導体部品は、前記第１絶縁膜に設けられた複数の凹部の各々の中に配置された複数の第１導電体部の各々と、前記第２絶縁膜に設けられた複数の凹部の各々の中に配置された複数の第２導電体部の各々と、によって互いに接合されており、
前記複数の第１導電体部の各々は、前記第１半導体層の主面に沿った第１方向において前記第１絶縁膜に囲まれた１個のパッドと、前記主面に垂直な第２方向において前記１個のパッドと前記第１半導体層との間に位置するように前記１個のパッドに結合する少なくとも１個のビアと、により構成されており、
前記１個のパッドの体積ＶＴＲと、前記１個の前記ビアの体積ＶＳＨと、が
ＶＴＲ／ＶＳＨ≧１６
を満たすことを特徴とする半導体装置である。
本発明の第４の態様は、
半導体層と、半導体層の上の絶縁膜と、絶縁膜に設けられた複数の凹部の各々の中に配置された複数の導電体部と、を備え、前記絶縁膜および前記複数の導電体部の各々が他のウエハに接合される半導体ウエハであって、
前記複数の導電体部の各々は、前記半導体層の主面に沿った第１方向において前記絶縁膜に囲まれた１個のパッドと、前記主面に垂直な第２方向において前記１個のパッドと前記半導体層との間に位置するように前記１個のパッドに結合するＮ個（Ｎは２以上の自然数）のビアと、により構成されており、
前記半導体ウエハの最表面から前記複数の導電体部の各々までの距離が前記１個のパッドの厚さよりも小さく、
前記１個のパッドの体積ＶＴＲと、前記１個の前記ビアの体積ＶＳＨと、が
Ｎ２≦ＶＴＲ／ＶＳＨ≦３６を満たす、
ことを特徴とする半導体ウエハである。
本発明によれば、半導体装置において複数の部品の接合の信頼性を向上するうえで有利な技術を提供することができる。
実施形態１に係る機器の構成図 実施形態１に係る半導体装置の断面図 実施形態１に係る部品を示す図 実施形態１に係る半導体装置の一部の断面図 実施形態１に係る半導体装置の製造方法を示すフローチャート 実施形態１に係る部品の製造過程を示す図 実施形態１に係る部品の製造過程を示す図 実施形態１に係る部品の製造過程を示す図 実施形態１に係る部品の製造過程を示す図 実施形態１に係る半導体装置の製造過程を示す図 実施形態２に係る撮像システムの構成例を表す図 実施形態３に係る撮像システムおよび移動体の構成例を表す図
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
＜実施形態１＞
本実施形態では、互いに接合された２つの半導体部品（チップ）によって構成される半導体装置ＡＰＲにおいて、当該接合に用いる配線構造体の導電体部の体積や厚さを調整することによって、当該接合を強固にする。具体的には、導電体部におけるビアとパッドの体積や厚さを調整する。ビアやパッドの厚さとは、２つの半導体部品の各々に含まれる半導体層が積層する方向（積層方向）のビアやパッドの寸法を示す。積層方向は２つの半導体部品の各々に含まれる半導体層の主面に垂直な方向である。ビアやパッドの幅とは、２つの半導体部品の各々に含まれる半導体層の主面に沿った方向（平面方向）のビアやパッドの寸法を示す。
［半導体装置ＡＰＲの概要］
まず、以下にて半導体装置ＡＰＲの概要について、図１を用いて説明する。図１は、本実施形態に係る半導体装置ＡＰＲを説明する模式図である。
半導体装置ＡＰＲは、半導体デバイスＩＣを含んでおり、半導体デバイスＩＣのほかに、半導体デバイスＩＣを実装するためのパッケージＰＫＧを含んでいてもよい。本実施形態では、半導体装置ＡＰＲは、光電変換装置（固体撮像装置）である。半導体デバイスＩＣは、画素回路ＰＸＣがマトリックス配列された画素領域ＰＸとその周辺の周辺領域ＰＲを有する。周辺領域ＰＲには、周辺回路を設けることができる。
また、半導体装置ＡＰＲは、機器ＥＱＰに備えられている。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹおよび機械装置ＭＣＨＮの少なくともいずれかを備え得る。機器ＥＱＰについては、後述にて詳細に説明する。
［半導体装置ＡＰＲの構成］
続いて、半導体装置ＡＰＲの構成について図２を用いて説明する。図２は、本実施形態に係る半導体装置ＡＰＲの断面図である。半導体装置ＡＰＲは、積層された半導体層１００および半導体層２００を備える。半導体層１００および半導体層２００は、上述した半導体デバイスＩＣに含まれる。この半導体層１００および半導体層２００が積層されている方向（Ｚ軸方向）に半導体装置ＡＰＲが切断されたものが、図２が示す断面図である。
半導体装置ＡＰＲは、半導体層１００と半導体層２００との間に配置された配線構造体０１０および配線構造体０２０を備える。部品００１は、半導体層１００と配線構造体０１０とを備える半導体部品（半導体チップ）であり、部品００２は半導体層２００と配線構造体０２０とを備える半導体部品（半導体チップ）である。配線構造体０１０と配線構造体０２０はそれぞれ、後述するように、積層された複数の配線層と積層された複数の絶
縁膜を有する。このため、配線構造体０１０と配線構造体０２０とが接合されたものを、半導体装置ＡＰＲにおける配線構造体部ということもできる。半導体装置ＡＰＲは、部品００１と部品００２とが接合されることによって構成されている。
半導体装置ＡＰＲにおいて、配線構造体０１０と配線構造体０２０とが接合されている。より詳細には、配線構造体０１０と配線構造体０２０とは、配線構造体０１０の接合部材４１１と配線構造体０２０の接合部材４２１とによって構成される接合面４００において接合される。なお、接合面４００は、接合部材４１１の表面と接合部材４２１の表面とを含む。
なお、図２では、半導体層１００と半導体層２００とが積層される方向を積層方向Ｚと、積層方向Ｚに直交する方向を平面方向Ｘ，Ｙとして示している。ここで、平面方向Ｘと平面方向Ｙは互いに直交する。また、以下では、Ｚ軸方向において、半導体層１００に対して半導体層２００が配置される側を「上」と定義して、Ｚ軸方向において「上」と反対の方向を「下」と定義する。
（配線構造体０１０について）
配線構造体０１０は、絶縁膜１０３、コンタクトプラグ１０４、配線層１０５、絶縁膜１０６、配線層１０７、ビアプラグ１０８、絶縁膜１０９、ビアプラグ１１０、配線層１１１を含む。また、配線構造体０１０は、配線層１１１の上に配置された絶縁膜１１２と、を含む。配線構造体０１０は、複数の導電体部２１３を含む。さらに、絶縁膜１１２と、複数の導電体部１１３を含む。接合部材４１１は配線構造体０１０の一部であり、絶縁膜１１２と複数の導電体部１１３を含む。典型的には、導電体部１１３の熱膨張係数は絶縁膜１１２の熱膨張係数よりも大きく、導電体部２１３の熱膨張係数は絶縁膜２１２の熱膨張係数よりも大きい。
ビアプラグ１０８は、配線層１０５と配線層１０７を接続する。
ビアプラグ１１０は、配線層１０７と配線層１１１を接続する。
複数の導電体部１１３は、絶縁膜１１２に設けられた複数の凹部の各々の中に埋め込まれたダマシン構造を有し、部品００２に部品００１を電気的に接続するために用いられる。導電体部１１３は、パッド３１１とビア３１２を有する。１個のパッド３１１は平面方向Ｘ，Ｙにおいて絶縁膜１１２に囲まれている。１個のパッド３１１の輪郭が、１個のパッド３１１を囲む絶縁膜１１２の輪郭に一致する。１個の導電体部１１３に含まれる１個のパッド３１１に、Ｎ個（Ｎは自然数）のビア３１２が結合している。積層方向Ｚにおいて、Ｎ個のビア３１２はパッド３１１と半導体層１００との間に位置する。つまり、１個のパッド３１１から半導体層１００の主面に対する正射影にＮ個のビア３１２が位置する。１個のビア３１２の幅は１個のパッド３１１の幅よりも大きい。Ｎ個のビア３１２の各々は平面方向Ｘ、Ｙにおいて絶縁膜１１２に囲まれている。Ｎ個のビア３１２の各々の間には絶縁膜１１２が存在している。１個のビア３１２の輪郭が、１個のビア３１２を囲む絶縁膜１１２の輪郭に一致する。本実施形態では、ビア３１２の厚みはパッド３１１の厚みより大きいことが好ましい。なお、本実施形態における「厚み」は、Ｚ軸方向の長さのことである。また、導電体部１１３は、アルミニウムによって構成される配線層１１１に接続している。より詳細には、ビア３１２の少なくとも一部は、配線層１１１に接続する。例えば、導電体部１１３のパッド３１１とビア３１２は、デュアルダマシン構造であり、主成分を銅（Ｃｕ）として形成される。図２に示すように、接合部材４１１は、パッドを有しビアを有しないシングルダマシン構造の導電体部１１４を有することもできる。図２に示すように、接合部材４２１は、パッドを有しビアを有しないシングルダマシン構造の導電体部２１４を有することもできる。導電体部１１４と導電体部２１４とが接合することにより、部品００１と部品００２との接合をより強固にすることができる。
なお、部品００１と部品００２を接合し、導電体部１１３と導電体部２１３を電気的に接続させるためには３００～４００℃前後の熱処理を実施することが好ましい。しかしながら、熱処理の際に導電体内のパッド３１１とビア３１２の体積関係次第ではビア３１２の熱膨張の影響が大きくなり接合界面から剥がれてしまう懸念がある。また、接合後のいくつかの製造工程（成膜やエッチング、アニール）でも１００～４００℃程度の熱処理が実施されうる。その熱処理でも同様にビア３１２の熱膨張の影響が大きくなると接合界面から剥がれてしまう懸念がある。また、半導体装置ＡＰＲは例えば０℃程度の環境下で使用される場合があり、使用時の半導体装置ＡＰＲの発熱により半導体装置ＡＰＲの温度が８０℃程度まで上昇する可能性があり、このような温度サイクルに対する耐久性も求められる。本発明者らはパッド３１１の体積に対してビア３１２の体積が相対的に小さいほど良好な接合が得られると考えている。そして、１個のパッド３１１あたりのビア３１２の数が大きいほど、パッド３１１の体積に対するビア３１２の体積の比率を小さくすることが有用であると考えている。これは、ビア３１２の数が増えるほど、導電体部内での体積の不均一性が大きくなるからであり、このような導電体部内での体積の不均一性が接合の信頼性を低下させるためだと推測される。
そこで、本実施形態では、良好な接合を行うために、パッド３１１とビア３１２の体積の関係が、以下の（１）～（３）の少なくともいずれかの条件（関係）が成り立つように、パッド３１１とビア３１２を決める。なお、以下では、この（１）～（３）の条件を「良接合条件」と呼び説明する。
（１）１個のパッド３１１の体積ＶＴＲと、１個のパッド３１１に結合するＮ個（Ｎは自然数）のビア３１２の合計の体積ＶＴＨとが、以下の関係を満たす。
・Ｎが２以上であり、ＶＴＲ／ＶＴＨ≧Ｎである。
・Ｎが１であり、ＶＴＲ／ＶＴＨ≧２である。
Ｎ個のビア３１２のうちの１個のビア３１２の平均の体積ＶＳＨ＝ＶＴＨ／Ｎである。ＶＳＨ＝ＶＴＨ／ＮをＶＴＲ／ＶＴＨ≧Ｎに代入すれば、ＶＴＲ／ＶＳＨ≧Ｎ２となる。（２）１個のパッド３１１の体積ＶＴＲと、１個のパッド３１１に結合するＮ個（Ｎは自然数）のビア３１２の少なくとも１個（Ｎ個のビア３１２のいずれか１個）のビア３１２の体積ＶＳＨと、が以下の関係を満たす。
・Ｎが２以上であり、ＶＴＲ／ＶＳＨ≧Ｎ２である。
例えば、Ｎが２の場合は、ＶＴＲ／ＶＳＨ≧４であり、Ｎが４の場合は、ＶＴＲ／ＶＳＨ≧１６である。
（３）１個のパッド３１１の体積ＶＴＲと、１個のパッド３１１に結合するＮ個（Ｎは自然数）のビア３１２の少なくとも１個（Ｎ個のビア３１２のいずれか１個）のビアの体積ＶＳＨと、が以下の関係を満たす。
・ＶＴＲ／ＶＳＨ≧１６である。
この場合、Ｎは１であってもよいし、Ｎは２以上であってもよい。
なお、条件（２）、（３）について、Ｎ個のビア３１２のうちの少なくとも１個のビア３１２が条件（２）や条件（３）を満たしていればよい。Ｎ個のビア３１２のすべてが条件（２）や条件（３）を満たさない場合に比べれば、より小さいビア３１２を採用することで信頼性を向上できるからである。当然、Ｎ個のビア３１２のすべてが条件（２）や条件（３）を満たすことが好ましい。
このように良接合条件を満たすことにより、部品００１と部品００２を接合する際の導電体の熱膨張の影響、特にビア部分の熱膨張の影響を抑制することができる。従って、接合界面から剥がれてしまい、接合の信頼性が低下することを抑制できる。上記良接合条件は、導電体部１１３のビア３１２の厚みが導電体部１１３のパッド３１１の厚みより大きい場合に、より効果的である。導電体部１１３と導電体部２１３の膨張が接合に与える影
響は、ビア３１２の積層方向における寸法（厚み）が、ビア３１２の面内方向における寸法（幅）よりも大きいためである。上述のようにビア３１２を極端に増やすと信頼性は低下するため、ビア３１２の数（Ｎ個）の上限はＮ＝６でありうる。つまり、条件（１）については、ＶＴＲ／ＶＴＨ≦６でありうるし、Ｎ×ＶＴＲ／ＶＴＨ≦３６でありうる。条件（２）、（３）については、ＶＴＲ／ＶＳＨ≦３６でありうる。なお、接合部材４１１にはビア３１２を有する導電体部１１３の他にビアを有しない導電体部１１４があってもよいことを図示したが、導電体部１１３よりもビアの数が多い導電体部（不図示）があってもよい。このようなビアの数が多い導電体部におけるビアの数はＮを超えてもよく、上述した条件（１）～（３）を満たさなくてもよい。しかし、半導体装置ＡＰＲにおける部品００１と部品００２の接合の信頼性を高めるためには、導電体部１１３よりもビアの数が多い導電体部は導電体部１１３よりも少ないことが好ましい。
このように、この良接合条件を成り立たせることで導電体部の熱膨張の影響により接合界面から剥がれてしまうことを抑制する。これにより、半導体装置ＡＰＲの接合の信頼性を向上させることができる。
（配線構造体０２０について）
配線構造体０２０は、絶縁膜２０３、コンタクトプラグ２０４、配線層２０５、絶縁膜２０６、配線層２０７、ビアプラグ２０８、絶縁膜２０９、配線層２１０、ビアプラグ２１１を含む。配線構造体０２０は、さらに、絶縁膜２１２と、導電体部２１３を含む。接合部材４２１は配線構造体０２０の一部であり、絶縁膜２１２と複数の導電体部２１３を含む。
ビアプラグ２０８は、配線層２０５と配線層２０７を接続し、ビアプラグ２１１は、配線層２０７と配線層２１０を接続する。
導電体部２１３は、絶縁膜２１２に設けられた凹部の中に埋め込まれたダマシン構造を有する。導電体部２１３の少なくとも一部は、配線層２１０に接続している。本実施形態では、導電体部２１３は、デュアルダマシン構造を有しており、パッド３２１とビア３２２で構成されている。部品００１と部品００２は、導電体部１１３と導電体部２１３とにより電気的に接続されている。
なお、部品００１の導電体部１１３と部品００２の導電体部２１３との少なくとも一方に関して、上述したパッドとビアの厚みおよび体積の良接合条件を満たすようにするとよい。このことで、部品００１と部品００２は製造時の熱処理や使用時の温度上昇の際に、導電体部１１３もしくは導電体部２１３の熱膨張の影響により部品００１と部品００２が接合界面から剥がれてしまうことを抑制できる。従って、半導体装置ＡＰＲの接合の信頼性を向上させることができる。なお、図２が示す半導体装置ＡＰＲでは、ビアとパッドを有する導電体部が４箇所存在するが、このうち１箇所でも上述の良接合条件が満たされていれば、半導体装置ＡＰＲにおける接合部での信頼性を向上することができる。なお、良接合条件を満たす箇所がより多いほど、半導体装置ＡＰＲにおける接合部での信頼性がより向上する。
なお、導電体部１１３，２１３の主成分は好ましくは銅であるが、これに限定されることはなく、導電体部１１３，２１３の主成分は金や銀であってもよい。絶縁膜１１２，２１２の主成分は好ましくはシリコン化合物である。また、絶縁膜１１２，２１２は、金属の拡散を防止する層（例えば窒化シリコン層）と酸化シリコン層やｌｏｗ－ｋ材料層とを積層した膜構造などのように、複数の材質からなる複層構成であってもよい。これによれば、部品００１と部品００２との接合時に生じたアライメントズレによる導電体部１１３，２１３の接合ズレによる金属の拡散の影響を防ぐことができる。なお、絶縁膜１１２，
２１２の主成分は樹脂であってもよい。
（半導体層１００について）
半導体層１００には、素子分離１０１、複数のトランジスタが設けられている。半導体層１００の複数面のうち複数のトランジスタが設けられた面が半導体層１００の主面である。主面のことを表面と称してもよく、主面の反対面を裏面と称してもよい。なお、光電変換装置としての半導体装置ＡＰＲでは、半導体層１００の集積回路には、画素信号を処理する、アナログ信号処理回路ＡＤ変換回路やノイズ除去回路、デジタル信号処理回路などの信号処理回路を含むことができる。また、半導体層１００を「基板」、または「半導体基板」と呼ぶことができる。
素子分離１０１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有しており、半導体層１００の素子領域（活性領域）を画定する。複数のトランジスタ１０２はＣＭＯＳ回路を構成しうる。トランジスタ１０２のソース・ドレインはコバルトシリサイドやニッケルシリサイドなどのシリサイド層を有しうる。トランジスタ１０２のゲート電極はシリサイド層や金属層、金属化合物層を有しうる。トランジスタ１０２のゲート絶縁膜は、酸化化シリコン膜、窒化シリコン膜あるいは金属酸化膜でありうる。
（半導体層２００について）
半導体層２００には、素子分離２０１、転送ゲート２０２（転送トランジスタ）、フォトダイオード２２０、フローティングディフュージョン２２１、画素トランジスタ（不図示）が設けられている。半導体層２００の表面のうち複数のトランジスタが設けられた面が半導体層２００の主面である。主面のことを表面と称してもよく、主面の反対面を裏面と称してもよい。また、半導体層２００を「基板」、または「半導体基板」と呼ぶことができる。
素子分離２０１は、ＳＴＩ構造を有し、半導体層２００の素子領域（活性領域）を画定する。転送ゲート２０２は、フォトダイオード２２０の電荷を、フローティングディフュージョン２２１に転送する。
また、半導体層２００には、フォトダイオード２２０で生成された電荷を画素信号に変換する画素回路ＰＸＣが設けられている。画素回路ＰＸＣは、リセットトランジスタ、増幅トランジスタ、選択トランジスタなどの画素トランジスタを含むことができる。フローティングディフュージョン２２１に転送された電荷に応じた画素信号が、増幅トランジスタによって生成される。フローティングディフュージョン２２１の電位はリセットトランジスタによってリセット電位にリセットされる。
なお、光電変換装置として用いられる半導体装置ＡＰＲでは、半導体層２００の上に、金属酸化膜５１１、反射防止膜５１２、絶縁膜５１３、カラーフィルタ５１４、マイクロレンズ５１５が配置されている。絶縁膜５１３中に、例えばタングステンなどの金属膜で形成されるＯＢ領域を形成するための遮光膜や、各画素の光が混色しないように分離のための遮光壁を含むことができる。本例の半導体装置ＡＰＲは半導体層２００の裏面が受光面となる裏面照射型のＣＭＯＳイメージセンサーであるが、本発明が適用可能な半導体装置ＡＰＲはイメージセンサーに限らない。
［配線構造体における接合の詳細］
以下にて、部品００１の配線構造体０１０と部品００２の配線構造体０２０との接合の詳細について説明する。
図３（Ａ）は、本実施形態に係る半導体装置ＡＰＲの接合前の断面図である。より詳細
には、図３（Ａ）は、部品００１の配線構造体０１０（接合部材４１１）の一部である接合部αを示す図である。接合部材４１１には複数の位置に接合部αが設けられている。また、図３（Ｂ）は、図３（Ａ）の平面図（透視図）を示す。図４は、半導体装置ＡＰＲの接合後の断面図である。より詳細には、図４は、接合部αと、部品００２の配線構造体０２０（接合部材４２１）の一部である接合部βとが接合している状態を示す図である。接合部材４２１には複数の位置に接合部βが設けられている。
なお、図３（Ａ）～図４では、配線構造体０１０と配線構造体０２０とが積層される方向を積層方向Ｚと、積層方向Ｚに直交する方向を直交方向Ｘ，Ｙとして示している。直交方向Ｘと直交方向Ｙは互いに直交する。また、以下では、Ｚ軸方向において、配線構造体０１０に対して配線構造体０２０が配置される側を「上」と定義して、Ｚ軸方向において「上」と反対の方向を「下」と定義する。
図３（Ａ）を示すように、接合部αは、配線層１１１、絶縁膜１１２、導電体部１１３を有する。なお、図２を用いて説明したように、部品００１には、トランジスタなどの半導体素子を備えており、この半導体素子上に複数の配線層が設けられ、その複数の配線層の最も上部が配線層１１１である。また、導電体部１１３は、配線層１１１に接続して形成されている。導電体部１１３は、パッド３１１とビア３１２を有する。例えば、導電体部１１３におけるパッド３１１とビア３１２は、デュアルダマシン構造であり銅（Ｃｕ）で形成される。そのため、複数の導電体部１１３の各々は、パッド３１１を構成し銅を主成分とする銅領域３１１１（銅部）と、ビア３１２を構成し銅を主成分とする銅領域３１２１（銅部）を含む。銅領域３１１１が銅領域３１２１に連続している。また、パッド３１１およびビア３１２は、図３（Ａ）において導電体部１１３を囲うような太線によって示されている、バリアメタル膜３１０２を、絶縁膜１１２に接する部分に有する。バリアメタル膜３１０２は、タンタル（Ｔａ）やタンタル化合物、あるいは、チタンやチタン化合物からなる。バリアメタル膜３１０２は、銅領域３１１１と絶縁膜１１２との間に位置する部分３１１２（バリアメタル部）と、銅領域３１２１と絶縁膜１１２との間に位置する部分３１２２（バリアメタル部）とを含む。部分３１１２が部分３１２２に連続している。このように、パッド３１１およびビア３１２では、バリアメタルによって囲まれている部分に、銅（Ｃｕ）によって構成されている部位を有する。なお、本実施形態では、パッド３１１の形状は四角柱であり、ビア３１２の形状は円錐台である。
なお、絶縁膜１１２は、より詳細には、絶縁層１１２１と絶縁層１１２２と絶縁層１１２３との３層の絶縁膜によって構成される。絶縁層１１２１および絶縁層１１２３は、主にＳｉ（ケイ素）とＯ（酸素）によって構成された酸化シリコン層であり、絶縁層１１２２は、主にＳｉ（ケイ素）とＮ（窒素）によって構成された窒化シリコン層である。絶縁層１１２２は、主にＳｉ（ケイ素）とＣ（炭素）によって構成された炭化シリコン層であってもよい。なお、酸化シリコン層にはＳｉおよびＯよりも少ない濃度で、ＳｉとＯと軽元素以外の元素、例えばＣ（炭素）、窒素（Ｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、アルゴン（Ａｒ）、ホウ素（Ｂ）、リン（Ｐ）およびＳ（硫黄）のいずれかを含むことができる。なお、窒化シリコン層にはＳｉおよびＮよりも少ない濃度で、ＳｉとＮと軽元素以外の元素、例えばＣ（炭素）、酸素（Ｏ）、フッ素（Ｆ）、塩素（Ｃｌ）、アルゴン（Ａｒ）、ホウ素（Ｂ）、リン（Ｐ）およびＳ（硫黄）のいずれかを含むことができる。なお、酸化シリコン層、窒化シリコン層、炭化シリコン層は水素（Ｈ）などの軽元素を含むことができ、軽元素の濃度はＳｉ、Ｏ、Ｎ、Ｃよりも多くてもよいし少なくてもよい。このように、主成分が絶縁層１１２１と異なる絶縁層１１２２は、エッチングによりパッド３１１に対応する溝を形成する際のエッチングストッパとして働くことができる。つまり、絶縁層１１２２があることによって、適切な厚さのパッド３１１およびビア３１２が形成可能である。絶縁膜１１２に含まれる、窒化シリコン層や炭化シリコン層としての絶縁層１１２２は、接合相手である接合部材４２１の導電体部２１３に含まれる銅が絶縁層１１２３
へ拡散することを抑制する。同様に、絶縁膜２１２に含まれる窒化シリコン層や炭化シリコン層としての絶縁層は、導電体部１１３に含まれる銅の拡散を抑制する。
ここで、図３（Ａ）が示すように、絶縁層１１２１の厚さをａと定義し、絶縁層１１２２におけるパッド３１１を囲む部分の厚さをｂと定義する。また、絶縁層１１２２におけるビア３１２を囲み、パッド３１１に重なる部分の厚さをｃと定義し、絶縁層１１２３におけるビア３１２を囲み、積層方向Ｚから見てパッド３１１に重なる部分の厚さをｄと定義する。厚さｃ＝０とするように絶縁膜１１２がエッチングされてもよいが、ａ、ｂ、ｃ、ｄの少なくとも２つが、ｄ＞ｂ＞ａ≧ｃで表される関係の少なくとも一部を満たすようにエッチングがされることが好ましい。例えば、ａ＜ｄを満たしてもよいし、ｃ＜ｂを満たしてもよいし、ａ＜ｂを満たしてもよいし、ｃ＜ｄを満たしてもよい。絶縁層１１２１の厚さａは例えば１００～３００ｎｍであり、絶縁層１１２２の厚さｂ＋ｃは例えば３００～５００ｎｍであり、絶縁層１１２３の厚さｄは例えば４００～８００ｎｍである。厚さｂは例えば２００～４００ｎｍであり、厚さｃは例えば５０～１５０ｎｍである。
なお、配線構造体０２０の一部である接合部βは、配線層２１０、絶縁膜２１２、導電体部２１３を有する。導電体部２１３は、パッド３２１とビア３２２を有する。また、絶縁膜２１２は、絶縁膜１１２と同様に三層の絶縁層によって構成されているとよい。
図３（Ｂ）には、パッド３１１に接続する４個のビア３１２が存在する例を示している。ここで、図４が示すように、接合部α（部品００１）と接合部β（部品００２）を接合し、導電体部１１３と導電体部２１３を電気的に接続させるためには、３００～４００℃前後の熱処理を実施する必要がある。しかしながら、熱処理の際に導電体内のパッドとビアの体積関係次第では、ビアの体積の熱膨張の影響が大きくなり接合界面から剥がれてしまう懸念がある。パッド３１１の下にある絶縁膜１１２とビア３１２とを比較すると、ビア３１２の熱膨張係数が絶縁膜１１２の熱膨張係数よりも大きい。そのため、パッド３１１の下における熱膨張の影響を小さくするには、パッド３１１の下に位置する絶縁膜１１２の体積を小さくするよりも、ビア３１２の体積を小さくする方が有効である。
ここで、本実施形態においてパッド３１１の体積をＶＴＲとし、ビア３１２の４個分の体積をＶＴＨとする。そして、以下の関係を満たすようにパッド３１１とビア３１２の体積（サイズ）を決める。なお、ＶＴＨおよびＶＴＲには、上述したバリアメタルの部分も含まれる。また、ビア３１２の厚みはパッド３１１の厚みより大きくてよい。
・ＶＴＲ／ＶＴＨ≧４（ビア３１２の個数）
これによれば、接合部αと接合部βとを接合する際の導電体の熱膨張の影響、特にビア３１２の熱膨張の影響により接合界面から剥がれてしまうことによる接合の信頼性の低下を抑制することができる。
より詳細に、良好な接合を行うためのパッド３１１とビア３１２の体積の関係の詳細を以下に記載する。つまり、１個のパッド３１１に対してＮ個（Ｎは自然数）のビア３１２が接続されている場合には、以下の「良接合条件」を満たすようにする。なお、ビア３１２の厚みはパッド３１１の厚みより大きい。パッド３１１の体積ＶＴＲと、Ｎ個のビア３１２の体積の合計ＶＴＨと、１個のパッド３１１に結合するＮ個（Ｎは自然数）のビア３１２の少なくとも１個のビアの体積ＶＳＨとが、以下の関係のいずれかを満たすことが好ましい。
・Ｎが２以上であり、ＶＴＲ／ＶＴＨ≧Ｎである。
・Ｎが１であり、ＶＴＲ／ＶＴＨ≧２である。
・Ｎが２以上であり、ＶＴＲ／ＶＳＨ≧Ｎ２である。
・Ｎに関わらず、ＶＴＲ／ＶＳＨ≧１６である。
なお、上述の４つの関係に限らず、Ｎ≦６であってもよく、Ｎ×ＶＴＲ／ＶＳＨ≦３６でもよいし、ＶＴＲ／ＶＳＨ≦３６であってもよい。これらの関係の２つ以上を満たしてもよく、例えば、Ｎ２≦ＶＴＲ／ＶＳＨ≦３６であってもよい。
また、上述の良接合条件を満たすパッド３１１およびビア３１２について、具体的に数値を用いた一例を説明する。パッド３１１の厚さは、０．４μｍ～０．６μｍであり、例えば、０．５μｍである。ビア３１２の厚さは、０．７μｍ～０．９μｍであり、例えば、０．８μｍである。なお、上述より、図５（Ａ）において、パッド３１１の厚さは、ａ＋ｂであり、ビア３１２の厚さは、ｃ＋ｄである。また、ビア３１２におけるパッド３１１と接する幅ｅは、０．６μｍ～０．８μｍであり、例えば、０．７μｍである。ビア３１２における配線層１１１と接する幅ｆは、０．３μｍ～０．５μｍであり、例えば、０．４μｍである。ここで幅とは、Ｘ軸方向またはＹ軸方向の長さを示す。さらに、パッド３１１の体積ＶＴＲは、４．１μｍ２～５．１μｍ２であり、例えば、４．６μｍ２である。また、ビア３１２は４個であり、１個のビア３１２の体積（ＶＳＨまたはＶＴＨ／Ｎ）は、０．１μｍ２～０．３μｍ２であり、例えば、０．２μｍ２である。そして、４個のビア３１２の合計の体積ＶＴＨは、０．７μｍ２から０．９μｍ２であり、例えば、０．８μｍ２である。
簡易的に、ビア３１２の厚さを０．８μｍ、ビア３１２（導電体部１１３）の熱膨張係数を１７×１０－６／Ｋ、絶縁膜１１２の熱膨張係数を１×１０－６／Ｋとする。仮に１００Ｋの温度変化が接合部材４１１生じたとすれば、パッド３１１の下では、ビア３１２の部分と絶縁膜２１２の部分とで厚さに１．３ｎｍ程度の差が生じうる。接合部材接合される表面をその高低差が１０ｎｍ以下となるように平坦化設定することを考慮すると数ｎｍ程度の差は無視できない。そして、この厚さの差が応力を生じ、接合の信頼性を低下させると考えられる。
上述した良接合条件を満たすことでウェハを強固に接合するための熱処理の際に、導電体の熱膨張の影響により接合界面から剥がれてしまうことを抑制する。ビア３１２の個数または体積が増加するほど、主に銅により構成された導電体部１１３の熱膨張が不安定になる。これに対して、パッド３１１の体積が増えることにより、導電体部１１３の熱膨張が安定化するからである。そのため、半導体装置ＡＰＲに不具合を引き起こす可能性を低減させ、半導体装置ＡＰＲの接合の信頼性を向上させることができる。
なお、本実施形態では、接合部αにおけるパッド３１１とビア３１２が良接合条件を満たすようにしたが、この限りではない。つまり、接合部αにおいて、当該良接合条件を満たさずに、接合部βにおけるパッド３２１とビア３２２が当該良接合条件を満たしてもよい。つまり、接合部αと接合部βとのいずれかの、接合に用いるパッドおよびビアが、上述の良接合条件を満たせばよい。つまり、１個のパッド３２１の体積をＶＴＲ、Ｎ個のビア３２２の合計の体積をＶＴＨ、１個のビア３２２の体積をＶＳＨとして上記条件（１）～（３）の少なくともいずれかを満足すればよい。なお、互いに接合する導電体部１１３と導電体部２１３との関係で、導電体部１１３におけるビア３１２の数と、導電体部２１３におけるビア３２２の数と、が異なっていてもよい。ビア３１２の数とビア３２２の数の一方をＮ（Ｎ個）としたとき、ビア３１２の数とビア３２２の数の他方をＭ（Ｍ個）と表現することができる。ＭをＮと等価な変数として上記した条件（１）～（３）に適用可能である。なお、パッド３１１、３２１それぞれをパッド部、ビア３１２、３２２それぞれをビア部と言い換えることができる。体積ＶＴＲを有するパッド３１１、３２１をパッド部と言い換える場合、パッド部の体積をＶＴＲＰ（体積ＶＴＲＰ）と言い換えることができる（ＶＴＲ＝ＶＴＲＰ）。また、体積ＶＴＨ、ＶＳＨを有するビア３１２、３２２をビア部と言い換える場合、ビア部の体積をＶＴＨＰ（体積ＶＴＨＰ），ＶＳＨＰと言い換えることができる（ＶＴＨ＝ＶＴＨＰ，ＶＳＨ＝ＶＳＨＰ）。例えば、導電体部１１３と
導電体部２１３の一方では、ＶＴＲＰ／ＶＴＨＰ≧Ｎを満たし（ＶＴＲ／ＶＴＨ≧Ｎを満たし）、導電体部１１３と導電体部２１３の他方では、ＶＴＲＰ／ＶＴＨＰ≧Ｍを満たせばよい。
また、導電体部１１３と導電体部２１３は、接合面４００を基準に面対称であってもよいし、面対称でなくてもよい。また、本実施形態では、パッド３１１は四角柱であり、ビア３１２は円錐台であると説明したが、これに限らない。具体的には、パッド３１１およびビア３１２は、円柱、円錐台、四角柱、四角錐台など様々な形状であってもよい。
［半導体装置ＡＰＲの接合に関する部分の形成方法］
続いて、本実施形態に係る半導体装置ＡＰＲにおける図４が示す部分の製造方法を説明する。つまり、本実施形態に係る半導体装置ＡＰＲにおける部品００１と部品００２との接合に関連する部分の製造方法を説明する。
（接合部αの形成方法）
まず、接合部αが以下の、Ｓ１１～Ｓ１３の工程によって形成される。
（Ｓ１１）トランジスタなどの半導体素子が半導体層１００に形成されて、半導体素子上に複数の配線層が形成される。当該複数の配線層の最も上部が配線層１１１である。
（Ｓ１２）配線層１１１上に絶縁膜１１２が形成される。
（Ｓ１３）導電体部１１３が、一般的なデュアルダマシンの製造方法を用いて形成される。パッド３１１およびビア３１２は、フォトマスクで規定したパターンにより形成される。
Ｓ１３では、具体的には、エッチングにより溝が形成された後、ＰＶＤやＣＶＤにより全面にわたり銅などの導電体で溝が埋め込まれる。なお、本実施形態では、銅が埋め込まれる前に、タンタルやタンタル化合物からなるバリアメタルによって、溝の表面のみがコーティングされて、その後に、銅などの導電体が埋め込まれるとよい。そして、化学機械研磨やエッチバックなどにより表面の導電体が除去されることにより、導電体部１１３が形成されて、図３（Ａ）に示すような接合前の接合部αが完成する。
なお、Ｓ１３において、パッド３１１は、フォトマスクで規定したパターンにより、開口面積ＳＴＲであり、かつ、厚みＨＴＲであるように形成される。また、ビア３１２は、フォトマスクで規定したパターンにより、開口面積ＳＴＨであり、かつ、厚みＨＴＨであるように形成される。従って、パッド３１１の体積ＶＴＲは、パッド部分のマスクの開口面積ＳＴＲとパッド３１１の厚みＨＴＲの積で求められる。また、パッドと接続するＮ個のビアの体積の合計ＶＴＨは、ビア部分のマスクの開口面積ＳＴＨとビアの厚みＨＴＨとビアの個数Ｎの積で求められる。なお、ビア３１２の厚みＨＴＨは、パッド３１１の厚みＨＴＲより大きく形成される。
そして、パッド３１１の体積ＶＴＲと、パッド３１１と接続するＮ個（Ｎは自然数）のビア３１２の体積の合計ＶＴＨと、Ｎ個のビア３１２のうちのいずれか１個のビアの体積ＶＳＨとの関係が、以下のいずれかが成立するように導電体部１１３が形成される。
・Ｎが２以上であり、ＶＴＲ／ＶＴＨ≧Ｎである。
・Ｎが１であり、ＶＴＲ／ＶＴＨ≧２である。
・Ｎが２以上であり、ＶＴＲ／ＶＳＨ≧Ｎ２である。
・Ｎに関わらず、ＶＴＲ／ＶＳＨ≧１６である。
なお、上述の関係に限らず、Ｎ≦６であってもよく、Ｎ×ＶＴＲ／ＶＳＨ≦３６でもよいし、ＶＴＲ／ＶＳＨ≦３６であってもよい。これらの関係の２つ以上を満たしてもよく、例えば、Ｎ２≦ＶＴＲ／ＶＳＨ≦３６であってもよい。
（接合部βの部分の形成方法）
続いて、接合部βが以下の、Ｓ２１～Ｓ２３の工程によって形成される。
（Ｓ２１）トランジスタなどの半導体素子が半導体層２００に形成され、半導体素子上に複数の配線層が形成される。複数の配線層の最も上部が配線層２１０である。
（Ｓ２２）配線層２１０上に絶縁膜２１２が形成される。
（Ｓ２３）導電体部２１３が、一般的なデュアルダマシンの製造方法を用いて形成される。
Ｓ２３では、より詳細には、エッチングにより溝が形成された後、ＰＶＤやＣＶＤによって表面の全面にわたり銅などの導電体で溝が埋め込まれる。そして、化学機械研磨やエッチバックなどにより表面の導電体が除去されることによって、接合前の接合部βが完成する。
なお、Ｓ２３における、接合部βの導電体部２１３のパッド３２１とビア３２２に関しても、上述の良接合条件を満たすように形成されていることが望ましい。
（２つの半導体ウエハの接合）
次に、Ｓ２３において製造された接合部βが反転されて、接合部αと接合部βが接合面４００において接合される。これにより、接合後は、接合部αの上に接合部βが積層された構造をとるような、図４が示す半導体装置ＡＰＲの一部が製造できる。
なお、ウェハの接合は、まず、例えば、プラズマ活性化接合法により仮接合が行われる。その後、例えば、３５０℃をとるように熱が加えられる熱処理を行うことにより、絶縁膜１１２と絶縁膜２１２とが接合され、導電体部１１３と導電体部２１３とが接合される。接合部αと接合部βの少なくとも一方において、上述したパッドとビアの体積の良接合条件を満たすようにする。絶縁膜１１２と絶縁膜２１２の接合は、分子間力や共有結合などの化学結合、絶縁膜１１２と絶縁膜２１２との溶融による一体化、接着材を介した接着などにより実現することができる。なお、絶縁膜１１２と絶縁膜２１２とが互いに離間していてもよい。導電体部１１３と導電体部２１３との接合は、金属結合によって実現することができる。
このことにより、強固に接合するための熱処理の際に、導電体部１１３もしくは導電体部２１３の熱膨張の影響により接合部αと接合部βが接合界面から剥がれてしまうことを抑制できる。従って、半導体装置ＡＰＲの接合部の信頼性を向上させることができる。
次に、半導体装置ＡＰＲの製造方法を説明する。以下では、部品００１用のウエハ、部品００２用のウエハの製造方法を説明した後に、この２つのウエハを用いた半導体装置ＡＰＲの製造方法を説明する。
［部品００１用の半導体ウエハの製造方法］
まず、図５（Ａ）が示すフローチャートおよび図６、図７を用いて、部品００１用の半導体ウエハの製造方法を説明する。
（Ｓ１００１）
図６（Ａ）に示す部品００１用の半導体ウエハの一部であるウエハＰ１が準備される。ウエハＰ１は、半導体層１００、素子分離１０１、トランジスタ１０２（ゲート電極）、絶縁膜１０３、コンタクトプラグ１０４を有する。さらにウエハＰ１は、配線層１０５、絶縁膜１０６、配線層１０７、配線層１０５と配線層１０７を接続するビアプラグ１０８
を有する。なお、ウエハＰ１は、周知な構成を利用できるため、ウエハＰ１の製造方法の説明は省略する。
（Ｓ１００２）
絶縁膜１０６上に絶縁膜１０９が形成される。絶縁膜１０９は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜などである。また膜の層構成としては、１種類の材質からなる単層構成であってもよいし、複数の材質からなる複層構成であってもよい。
（Ｓ１００３）
次に、絶縁膜１０９の表面からエッチングにより溝が形成され、ＰＶＤやＣＶＤにより表面の全面にわたり導電体を形成して溝が導電体によって埋め込まれる。化学機械研磨やエッチバックなどにより表面の導電体を除去することで、図６（Ａ）が示すように、絶縁膜１０９にビアプラグ１１０が形成される。
（Ｓ１００４）
次に、絶縁膜１０９上に導電体膜が形成される。導電体膜の材質は、アルミニウムなどがあり得る。
（Ｓ１００５）
次に、絶縁膜１０９上の導電体膜がパターンニングされる。パターニングは、フォトリソグラフィーとエッチングにより実現され、配線層１１１が形成される。なお、本実施形態では、配線層１０５と配線層１０７と配線層１１１との３層としたが、配線層の数は任意に選択可能である。また、本実施形態では、半導体層１００の表面にＭＯＳトランジスタのみを配置するが、本実施形態はこれに限らない。例えば、ＭＯＳキャパシタ、トレンチキャパシタ、半導体層１００の一部を利用した抵抗、トランジスタ１０２（ゲート電極）を利用した抵抗などを配置することも可能である。また、配線層間にＭＩＭキャパシタなどを配置することも可能である。
（Ｓ１００６）
次に、絶縁膜１０９上に絶縁膜１１２が形成される。絶縁膜１１２は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜などである。ここで、例えば、シリコン酸化膜を形成したのちに化学機械研磨による平坦化を行うことで、次の工程以降で、段差起因で生じる不具合を低減することができる。
（Ｓ１００７）
次に図６（Ｂ）が示すように、導電体材料を埋め込むための複数の凹部１１３０が絶縁膜１１２に形成される。複数の凹部１１３０の少なくとも一部は、配線層１１１に達するように形成される。なお、この凹部１１３０は、チップ全体で適切な密度で配置する。凹部１１３０は、凹部１１３０におけるパッド３１１に対応する溝（トレンチ）１３１１とビア３１２に対応する孔（ビアホール）１３１２とで形成される。凹部１１３０の形成にあたっては、デュアルダマシン用のエッチング方法を採用することができる。凹部１１３０の形成方法としては、孔１３１２を形成後に溝１３１１を形成するビアファーストの方法と、溝１３１１を形成後に孔１３１２を形成するトレンチファーストの方法と、孔１３１２と溝１３１１を同時に形成する方法と、のいずれでもよい。ビア３１２の形状制御の精度を高める上では、先に、孔１３１２に対応するフォトマスクで規定したレジストパターンを形成した後に、溝１３１１に対応するフォトマスクで規定したレジストパターンを形成するのがよい。なお、導電体部１１４に対応する凹部を形成する部分については、溝１３１１の形成時に、導電体部１１４に対応する凹部を形成し、孔１３１２の形成時には
、当該部分をマスクしておけばよい。
このとき、凹部１１３０は、後工程で導電体材料が埋め込まれることにより、導電体部１１３に形成される。このことから、凹部１１３０におけるパッド３１１に対応する溝（トレンチ）１３１１とビア３１２に対応する孔（スルーホール）１３１２の体積および厚さが、以下の関係を満たすように、凹部１１３０が形成されるとよい。なお、孔１３１２の深さは溝１３１１の深さより大きいことが好ましい。溝１３１１の体積ＭＶＴＲと、Ｎ個の孔１３１２の体積の合計ＭＶＴＨと、１個の孔１３１２の体積ＭＶＳＨが、以下の関係の少なくともいずれかを満たす。
・Ｎが２以上であり、ＭＶＴＲ／ＭＶＴＨ≧Ｎである。
・Ｎが１であり、ＭＶＴＲ／ＭＶＴＨ≧２である。
・Ｎが２以上であり、ＭＶＴＲ／ＭＶＳＨ≧Ｎ２である。
・Ｎに関わらず、ＭＶＴＲ／ＭＶＳＨ≧１６である。
なお、上述の関係に限らず、Ｎ≦６であってもよく、Ｎ×ＶＴＲ／ＭＶＳＨ≦３６でもよいし、ＭＶＴＲ／ＭＶＳＨ≦３６であってもよい。これらの関係の２つ以上を満たしてもよく、例えば、Ｎ２≦ＭＶＴＲ／ＭＶＳＨ≦３６であってもよい。
（Ｓ１００８）
次に図７（Ａ）が示すように、導電体材料１１３１を表面の全面にわたって形成する。その際、凹部１１３０は、導電体材料１１３１で埋め込まれる。導電体材料１１３１の材質としては銅があり得る。
（Ｓ１００９）
次に図７（Ｂ）が示すように、化学機械研磨法により余分な導電体材料１１３１が除去されて、導電体部１１３が形成される。つまり、パッド３１１と、パッドの底に配されたビア３１２が形成される。そして、Ｓ１００７において、凹部１１３０における溝１３１１と孔１３１２の厚さと体積の調整が行われていれば、上述のような良接合条件を満たす導電体部１１３が形成できる。以上の工程によって、接合前の、部品００１用の半導体ウエハが完成する。なお、この化学機械研磨時に導電体部１１３がチップ全体で適切な密度で形成されるため、化学機械研磨によるディッシングやエロージョンが抑制される。よって、接合前の部品００１用の半導体ウエハの表面の平坦性が向上する。ウェハ接合の際の段差起因で生じる不具合を低減することができる。部品００１用の半導体ウエハの最上面は平坦化された状態で、導電体部１１３と絶縁膜１１２とで構成されうる。つまり、部品００１用の半導体ウエハの最上面から導電体部１１３と絶縁膜１１２までの距離は０でありうる。ただし、後述の接合を行うまで、導電体部１１３と絶縁膜１１２を覆う被覆膜を形成した状態で半導体ウエハを保管あるいは出荷してもよい。被覆膜の厚さは、パッド３１１の厚さよりも小さくてよく、例えば５００ｎｍ以下であり、例えば５０ｎｍ以下であり、例えば５ｎｍ以上である。被覆膜の厚さが部品００１用の半導体ウエハの最上面（最表面）から導電体部１１３と絶縁膜１１２までの距離に相当しうる。部品００１用の半導体ウエハの最上面から導電体部１１３と絶縁膜１１２までの距離は、パッド３１１の厚さよりも小さくてよく、例えば５００ｎｍ以下であり、例えば５０ｎｍ以下であり、例えば５ｎｍ以上である。
［部品００２用の半導体ウエハの製造方法］
次に、図５（Ｂ）が示すフローチャートおよび図８、図９を用いて、部品００２用の半導体ウエハの製造方法について説明する。
（Ｓ２００１）
図８（Ａ）に示す部品００２用の半導体ウエハの一部であるウエハＰ２が準備される。ウエハＰ２は、半導体層２００、素子分離２０１、転送ゲート２０２、絶縁膜２０３、コ
ンタクトプラグ２０４を有する。半導体層２００には、フォトダイオード２２０とフローティングディフュージョン２２１が設けられている。ウエハＰ２は、さらに配線層２０５、絶縁膜２０６、配線層２０７、配線層２０５と配線層２０７を接続するビアプラグ２０８を有する。ウエハＰ２は、さらに、絶縁膜２０９、配線層２１０、配線層２０７と配線層２１０を接続するビアプラグ２１１を有する。なお、ウエハＰ２は、周知の技術により製造可能であるので、ウエハＰ２の製造方法については記載を省略する。
また、本実施形態では、半導体層２００の表面にＭＯＳトランジスタのみを配置するものとするが、これに限られない。例えば、ＭＯＳキャパシタ、トレンチキャパシタ、半導体層２００の一部を利用した抵抗、転送ゲート２０２を利用した抵抗などを配置することも可能である。また、配線層間にＭＩＭキャパシタなども配置することも可能である。
（Ｓ２００２）
絶縁膜２０９上に絶縁膜２１２が形成される。絶縁膜２１２は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜などである。
（Ｓ２００３）
次に図８（Ｂ）が示すように、導電体材料を埋め込むための複数の凹部２１３０が絶縁膜２１２に形成される。複数の凹部２１３０の少なくとも一部は配線層２１０に達するように形成される。なお、この凹部２１３０はチップ全体で適切な密度で配置する。なお、このことから、凹部２１３０におけるパッド３２１に対応する溝２３２１とビア３２２に対応する孔２３２２の体積および厚さが、Ｓ１００７において示した関係を満たすようにするとよい。導電体部２１３に対応する凹部２１３０や導電体部２１４に対応する凹部Ｓ１００７で示した方法と同様の方法で形成してもよい。
（Ｓ２００４）
次に図９（Ａ）が示すように、導電体材料２１３１が絶縁膜２１２表面の全面にわたって形成される。その際、凹部２１３０は、導電体材料２１３１で埋め込まれる。導電体材料２１３１の材質としては、銅があり得る。
（Ｓ２００５）
次に図９（Ｂ）が示すように、化学機械研磨により余分な導電体材料２１３１が除去され、配線層２１０に接続された導電体部２１３が形成される。つまり、パッド３２１と、パッド３２１の底に配されたビア３２２が形成される。そして、Ｓ２００３において、凹部２１３０における溝２３２１と孔２３２２の厚さと体積の調整が行われていれば、上述のような良接合条件を満たす導電体部２１３が形成できる。以上により、接合前の、部品００２用の半導体ウエハが完成する。なおこの化学機械研磨時に、凹部２１３０はチップ全体で適切な密度で配置されているので、化学機械研磨によるディッシングやエロージョンが抑制される。よって、接合前の、部品００２用の半導体ウエハの表面の平坦性が向上する。部品００２用の半導体ウエハの最上面は平坦化された状態で、導電体部２１３と絶縁膜２１２とで構成されうる。つまり、部品００２用の半導体ウエハの最上面から導電体部２１３と絶縁膜２１２までの距離は０でありうる。ただし、後述の接合を行うまで、導電体部２１３と絶縁膜２１２を覆う被覆膜を形成した状態で半導体ウエハを保管あるいは出荷してもよい。被覆膜の厚さは、パッド３２１の厚さよりも小さくてよく、例えば５００ｎｍ以下であり、例えば５０ｎｍ以下であり、例えば５ｎｍ以上である。被覆膜の厚さが部品００２用の半導体ウエハの最上面から導電体部２１３と絶縁膜２１２までの距離に相当しうる。部品００２用の半導体ウエハの最上面から導電体部２１３と絶縁膜２１２までの距離は、パッド３２１の厚さよりも小さくてよく、例えば５００ｎｍ以下であり、例えば５０ｎｍ以下であり、例えば５ｎｍ以上である。
［半導体装置ＡＰＲの製造］
最後に、図５（Ｃ）が示すフローチャートおよび図１０を用いて、半導体装置ＡＰＲの製造方法を説明する。
（Ｓ３００１）
図１０が示すように、部品００２用の半導体ウエハを反転させて、部品００１用の半導体ウエハと部品００２用の半導体ウエハとが接合面４００において接合される。これにより、接合後は、部品００１用の半導体ウエハの上に部品００２用の半導体ウエハが積層される構造をとる。例えば、ウエハの接合は、まず、プラズマ活性化によりウエハの接合面の絶縁膜１１２、２１２を活性化し、活性化した絶縁膜１１２、２１２同士を接合する方法により半導体ウエハの仮接合が行われる。その後、例えば３５０℃の熱処理が行われることにより、接合面４００における絶縁膜１１２と絶縁膜２１２とが仮接合よりも強固に接合する。また、導電体部１１３と導電体部２１３との間の銅の相互拡散により導電体部１１３と導電体部２１３とが接合する。
ここで、部品００１用の半導体ウエハか部品００２用の半導体ウエハの少なくとも一方について、上述したパッドとビアとの関係が良接合条件を満たすようにされている。このことで、強固に接合するための熱処理の際に、導電体部１１３もしくは導電体部２１３の熱膨張の影響により部品００１用の半導体ウエハと部品００２用の半導体ウエハが接合界面から剥がれてしまうことを抑制できる。従って、半導体装置の製造時の歩留まりを向上させることができる。また、半導体装置において部品００１と部品００２が接合界面から剥がれてしまうことを抑制できる。従って、半導体装置の部品の接合の信頼性を向上させることができる。
（Ｓ３００２）
次に、図２が示すように、半導体層２００が数十～数μｍ程度の厚さをとるまで薄化される。薄化の方法としては、バックグラインド、化学機械研磨、エッチングなどがある。
（Ｓ３００３）
そして、部品００２用の半導体ウエハの半導体層２００の表面に金属酸化膜５１１、反射防止膜５１２、絶縁膜５１３が形成される。金属酸化膜５１１は、例えば、酸化ハフニウム膜、酸化アルミニウム膜などである。反射防止膜５１２は、例えば、酸化タンタル膜などである。絶縁膜５１３は、半導体装置において一般的に使用されている材質の中から任意に選択しうる。例えば、材料としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜などである。また膜の層構成としては、１種類の材質からなる単層構成であってもよいし、複数の材質からなる積層構成であってもよい。また図示はしないが、絶縁膜５１３中に、例えばタングステンなどの金属膜で形成されるＯＢ領域を形成するための遮光膜や、各画素の光が混色しないように分離のための遮光壁が形成されてもよい。なお、半導体層２００の上にカラーフィルタ５１４やマイクロレンズ５１５が形成されてもよい。半導体層２００には配線構造体０１０あるいは配線構造体０２０に含まれるパッド電極に達する開口（パッド開口）が形成されてもよい。また、半導体層１００には、半導体層１００を貫通し、配線構造体０１０あるいは配線構造体０２０に含まれる電極に接続する貫通ビア（ＴＳＶ）が形成されてもよい。
この後、導電体部１１３と導電体部２１３とを介して接合された２つの半導体ウエハの積層体をダイシングして複数の半導体デバイスＩＣに個別化する。このように個別化された半導体デバイスＩＣにおいて、部品００１用の半導体ウエハから得られたチップとしての部品００１と、部品００２用の半導体ウエハから得られたチップとしての部品００２と
が積層（接合）されている。なお、本実施形態では、部品００１と部品００２との２つを積層（接合）した半導体装置ＡＰＲについて説明したが、３つ以上の部品を積層（接合）した半導体装置であってもよい。この場合においても、各部品（半導体部品）は、導電体部と絶縁膜によって互いに接合され、この導電体部に上述の良接合条件を適用させることで、接合部の信頼性を向上させることができる。また、ウエハレベルで接合した後にウエハをダイシングする形態を説明したが、ウエハごとにダイシングしてチップを得た後に、チップ同士を接合してもよい。
［機器ＥＱＰについて］
以下、図１が示す、半導体装置ＡＰＲを備える機器ＥＱＰについて詳細に説明する。半導体装置ＡＰＲは、上述のように、半導体層１００を有する半導体デバイスＩＣのほかに、半導体デバイスＩＣを収容するパッケージＰＫＧを含むことができる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラスなどの蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプなどの接合部材と、を含むことができる。
機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹ、機械装置ＭＣＨＮの少なくともいずれかを備えることができる。光学系ＯＰＴは、半導体装置ＡＰＲに結像する。光学系ＯＰＴは、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは、半導体装置ＡＰＲを制御する。制御装置ＣＴＲＬは、例えばＡＳＩＣなどの光電変換装置である。
処理装置ＰＲＣＳは、半導体装置ＡＰＲから出力された信号を処理する。処理装置ＰＲＣＳは、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの光電変換装置である。表示装置ＤＳＰＬは、半導体装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装ＭＭＲＹは、半導体装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。
機械装置ＭＣＨＮは、モーターやエンジンなどの可動部あるいは推進部を有する。機器ＥＱＰでは、半導体装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、半導体装置ＡＰＲが有する記憶回路や演算回路とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳをさらに備えることが好ましい。機械装置ＭＣＨＮは、半導体装置ＡＰＲから出力され信号に基づいて制御されてもよい。
また、機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学系ＯＰＴの部品を駆動することができる。
また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、半導体装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置ＰＲＣＳは、半導体装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。あるいは、機器ＥＱＰは内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事
務機器であってもよい。
以上、説明した実施形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、実施形態の開示内容は、本明細書に明記したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。
（効果）
本実施形態によれば、接合するための熱処理、接合後の熱処理、使用時の温度上昇の際に、導電体部の熱膨張の影響により部品００１と部品００２が接合界面から剥がれてしまうことを抑制できる。従って、半導体装置における複数の部品の接合の信頼性を向上させることができる。
従って、本実施形態に係る半導体装置を用いれば、半導体装置の高性能化が可能である。そのため、例えば、半導体装置を輸送機器に搭載して、輸送機器の外部の撮影や外部環境の測定を行う際に優れた信頼性を得ることができる。よって、輸送機器の製造、販売を行う上で、本実施形態に係る半導体装置を輸送機器へ搭載することを決定することは、輸送機器自体の性能を高める上で有利である。
＜実施形態２＞
本発明の実施形態２による撮像システムについて、図１１を用いて説明する。図１１は、本実施形態による撮像システムの概略構成を示すブロック図である。
上記実施形態１で述べた半導体装置ＡＰＲ（撮像装置）は、種々の撮像システムに適用可能である。適用可能な撮像システムとしては、特に限定されるものではないが、例えば、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星、医療用カメラなどの各種の機器が挙げられる。また、レンズなどの光学系と撮像装置（光電変換装置）とを備えるカメラモジュールも、撮像システムに含まれる。図１１にはこれらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
撮像システム２０００は、図１１に示すように、撮像装置１０００、撮像光学系２００２、ＣＰＵ２０１０、レンズ制御部２０１２、撮像装置制御部２０１４、画像処理部２０１６を備える。また、撮像システム２０００は、絞りシャッター制御部２０１８、表示部２０２０、操作スイッチ２０２２、記録媒体２０２４を備える。
撮像光学系２００２は、被写体の光学像を形成するための光学系であり、レンズ群、絞り２００４等を含む。絞り２００４は、その開口径を調節することで撮影時の光量調節を行なう機能を備えるほか、静止画撮影時には露光秒時調節用シャッターとしての機能も備える。レンズ群及び絞り２００４は、光軸方向に沿って進退可能に保持されており、これらの連動した動作によって変倍機能（ズーム機能）や焦点調節機能を実現する。撮像光学系２００２は、撮像システムに一体化されていてもよいし、撮像システムへの装着が可能な撮像レンズでもよい。
撮像光学系２００２の像空間には、その撮像面が位置するように撮像装置１０００が配置されている。撮像装置１０００は、実施形態１で説明した半導体装置ＡＰＲであり、ＣＭＯＳセンサ（画素部）とその周辺回路（周辺回路領域）とを含んで構成される。撮像装置１０００は、複数の光電変換部を有する画素が２次元配置され、これらの画素に対してカラーフィルタが配置されることで、２次元単板カラーセンサを構成している。撮像装置１０００は、撮像光学系２００２により結像された被写体像を光電変換し、画像信号や焦点検出信号として出力する。
レンズ制御部２０１２は、撮像光学系２００２のレンズ群の進退駆動を制御して変倍操作や焦点調節を行うためのものであり、その機能を実現するように構成された回路や処理装置により構成されている。絞りシャッター制御部２０１８は、絞り２００４の開口径を変化して（絞り値を可変として）撮影光量を調節するためのものであり、その機能を実現するように構成された回路や処理装置により構成される。
ＣＰＵ２０１０は、カメラ本体の種々の制御を司るカメラ内の制御装置であり、演算部、ＲＯＭ、ＲＡＭ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、通信インターフェイス回路等を含む。ＣＰＵ２０１０は、ＲＯＭ等に記憶されたコンピュータプログラムに従ってカメラ内の各部の動作を制御し、撮像光学系２００２の焦点状態の検出（焦点検出）を含むＡＦ、撮像、画像処理、記録等の一連の撮影動作を実行する。ＣＰＵ２０１０は、信号処理部でもある。
撮像装置制御部２０１４は、撮像装置１０００の動作を制御するとともに、撮像装置１０００から出力された信号をＡ／Ｄ変換してＣＰＵ２０１０に送信するためのものであり、それら機能を実現するように構成された回路や制御装置により構成される。Ａ／Ｄ変換機能は、撮像装置１０００が備えていてもかまわない。画像処理部２０１６は、Ａ／Ｄ変換された信号に対してγ変換やカラー補間等の画像処理を行って画像信号を生成する処理装置であり、その機能を実現するように構成された回路や制御装置により構成される。表示部２０２０は、液晶表示装置（ＬＣＤ）等の表示装置であり、カメラの撮影モードに関する情報、撮影前のプレビュー画像、撮影後の確認用画像、焦点検出時の合焦状態等を表示する。操作スイッチ２０２２は、電源スイッチ、レリーズ（撮影トリガ）スイッチ、ズーム操作スイッチ、撮影モード選択スイッチ等で構成される。記録媒体２０２４は、撮影済み画像等を記録するためのものであり、撮像システムに内蔵されたものでもよいし、メモリカード等の着脱可能なものでもよい。
このようにして、実施形態１による半導体装置ＡＰＲを適用した撮像システム２０００を構成することにより、高性能の撮像システムを実現することができる。
＜実施形態３＞
本発明の実施形態３による撮像システム及び移動体について、図１２（Ａ）及び図１２（Ｂ）を用いて説明する。図１２（Ａ）及び図１２（Ｂ）は、本実施形態による撮像システム及び移動体の構成を示す図である。
図１２（Ａ）は、車載カメラに関する撮像システム２１００の一例を示したものである。撮像システム２１００は、撮像装置２１１０を有する。撮像装置２１１０は、上述の実施形態１に記載の半導体装置ＡＰＲである。撮像システム２１００は、撮像装置２１１０により取得された複数の画像データに対し、画像処理を行う処理装置である画像処理部２１１２を有する。撮像システム２１００は、撮像装置２１１０により取得された複数の画像データから視差（視差画像の位相差）の算出を行う処理装置である視差取得部２１１４を有する。また、撮像システム２１００は、算出された視差に基づいて対象物までの距離を算出する処理装置である距離取得部２１１６を有する。撮像システム２１００は、算出された距離に基づいて衝突可能性があるか否かを判定する処理装置である衝突判定部２１１８を有する。ここで、視差取得部２１１４や距離取得部２１１６は、対象物までの距離情報等の情報を取得する情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部２１１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。上述の処理装置は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールに基づいて演算を行う汎用のハードウェアによって実現されてもよい。また、処理装置はＦＰＧＡ
（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよい。また、処理装置は、これらの組合せによって実現されてもよい。
撮像システム２１００は、車両情報取得装置２１２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム２１００は、衝突判定部２１１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ２１２５が接続されている。すなわち、制御ＥＣＵ２１２５は、距離情報に基づいて移動体を制御する移動体制御手段の一例である。また、撮像システム２１００は、衝突判定部２１１８での判定結果に基づいて、ドライバーへ警報を発する警報装置２１４０とも接続されている。例えば、衝突判定部２１１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ２１２５はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置２１４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム２１００で撮像する。図１２（Ｂ）に、車両前方（撮像範囲２１５０）を撮像する場合の撮像システム２１００を示した。車両情報取得装置２１２０は、撮像システム２１００を動作させ撮像を実行させるように指示を送る。上述の実施形態１の半導体装置ＡＰＲを撮像装置２１１０として用いることにより、本実施形態の撮像システム２１００は、測距の精度をより向上させることができる。
以上の説明では、他の車両と衝突しないように制御する例を述べたが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システムは、自動車等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（輸送機器）に適用することができる。移動体（輸送機器）における移動装置はエンジン、モーター、車輪、プロペラなどの各種の駆動源である。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
００１：部品、００２：部品、１１３：導電体部、２１３：導電体部
３１１：パッド、３１２：ビア、３２１：パッド、３２２：ビア

Claims (16)

  1. 第１半導体層および前記第１半導体層の上の第１絶縁膜を含む第１半導体部品と、
    第２半導体層および前記第２半導体層の上の第２絶縁膜を含む第２半導体部品と、
    を備える半導体装置であって、
    前記第１半導体部品と前記第２半導体部品は、前記第１絶縁膜に設けられた複数の凹部の各々の中に配置された複数の第１導電体部の各々と、前記第２絶縁膜に設けられた複数の凹部の各々の中に配置された複数の第２導電体部の各々と、によって互いに接合されており、
    前記複数の第１導電体部の各々は、前記第１半導体層の主面に沿った第１方向において前記第１絶縁膜に囲まれた１個のパッドと、前記主面に垂直な第２方向において前記１個のパッドと前記第１半導体層との間に位置するように前記１個のパッドに結合するＮ個（Ｎは２以上の自然数）のビアと、により構成されており、
    前記１個のパッドの体積ＶＴＲと、前記Ｎ個の前記ビアの合計の体積ＶＴＨと、が
    ＶＴＲ／ＶＴＨ≧Ｎ
    を満たすことを特徴とする半導体装置。
  2. 第１半導体層および前記第１半導体層の上の第１絶縁膜を含む第１半導体部品と、
    第２半導体層および前記第２半導体層の上の第２絶縁膜を含む第２半導体部品と、
    を備える半導体装置であって、
    前記第１半導体部品と前記第２半導体部品は、前記第１絶縁膜に設けられた複数の凹部の各々の中に配置された複数の第１導電体部の各々と、前記第２絶縁膜に設けられた複数の凹部の各々の中に配置された複数の第２導電体部の各々と、によって互いに接合されており、
    前記複数の第１導電体部の各々は、前記第１半導体層の主面に沿った第１方向において前記第１絶縁膜に囲まれた１個のパッドと、前記主面に垂直な第２方向において前記１個のパッドと前記第１半導体層との間に位置するように前記１個のパッドに結合するＮ個（Ｎは２以上の自然数）のビアと、により構成されており、
    前記１個のパッドの体積ＶＴＲと、前記Ｎ個の前記ビアの少なくとも１個のビアの体積ＶＳＨと、が
    ＶＴＲ／ＶＳＨ≧Ｎ２
    を満たすことを特徴とする半導体装置。
  3. Ｎ×ＶＴＲ／ＶＴＨ≦３６である請求項１に記載の半導体装置、または、
    ＶＴＲ／ＶＳＨ≦３６である請求項２に記載の半導体装置。
  4. 前記ビアの厚みが前記パッドの厚みより大きい、
    ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記複数の第１導電体部の各々は、
    前記パッドを構成し銅を主成分とする第１銅領域と、
    前記ビアを構成し銅を主成分とする第２銅領域と、
    前記第１銅領域と前記第１絶縁膜との間に位置する第１バリアメタル部と、
    前記第２銅領域と前記第１絶縁膜との間に位置する第２バリアメタル部と、
    を含み、
    前記第１銅領域が前記第２銅領域に連続しており、
    前記第１バリアメタル部が前記第２バリアメタル部に連続している、
    ことを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１半導体部品と前記第２半導体部品は、前記第１絶縁膜と前記第２絶縁膜とによって互いに接合されている、
    ことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記第１絶縁膜は、
    第１酸化シリコン層と、
    前記第２方向において前記第１酸化シリコン層と前記第１半導体層との間に配された第２酸化シリコン層と、
    前記第２方向において前記第１酸化シリコン層と前記第２酸化シリコン層との間に配された窒化シリコン層と、
    を含み、
    前記第１酸化シリコン層が前記第１方向において前記パッドを囲み、
    前記第２酸化シリコン層が前記第１方向において前記ビアを囲む、
    ことを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記窒化シリコン層は、
    前記第１方向において前記パッドを囲む第１部分と、前記第２方向において前記第２酸化シリコン層と前記パッドとの間に位置する第２部分と、を含む、
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１酸化シリコン層の厚さをａ、前記第２酸化シリコン層のうちの前記パッドに重なる部分の厚さをｄとして、ａ＜ｄを満たす、
    ことを特徴とする請求項７または８に記載の半導体装置。
  10. 前記第１部分の厚さをｂ、前記第２部分の厚さをｃとして、ｃ＜ｂを満たす、
    ことを特徴とする請求項８に記載の半導体装置。
  11. 前記第１酸化シリコン層の厚さをａ、前記第１部分の厚さをｂ、前記第２部分の厚さをｃとして、前記第２酸化シリコン層のうちの前記パッドに重なる部分の厚さをｄとして、ａ＜ｂおよびｃ＜ｄを満たす、
    ことを特徴とする請求項８に記載の半導体装置。
  12. 前記複数の第１導電体部と前記第１半導体層との間には、主にアルミニウムによって構成されている配線層が位置する、
    ことを特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
  13. 前記第１半導体層にはフォトダイオードが設けられている、
    ことを特徴とする請求項１から１２のいずれか１項に記載の半導体装置。
  14. 前記第１半導体層にはデジタル信号処理回路が設けられている、
    ことを特徴とする請求項１から１２のいずれか１項に記載の半導体装置。
  15. 前記複数の第２導電体部の各々は、前記第２半導体層の主面に沿った第３方向において前記第２絶縁膜に囲まれた１個のパッド部と、前記主面に垂直な第４方向において前記１個のパッド部と前記第１半導体層との間に位置するように前記１個のパッド部に連続するＭ個（Ｍは２以上の自然数）のビア部と、により構成されており、
    前記１個のパッド部の体積ＶＴＲＰと、前記Ｍ個の前記ビアの合計の体積ＶＴＨＰと、が
    ＶＴＲＰ／ＶＴＨＰ≧Ｍ
    を満たすことを特徴とする請求項１から１４のいずれか１項に記載の半導体装置。
  16. 請求項１から１５のいずれか１項に記載の半導体装置と、
    前記半導体装置に結像する光学系、
    前記半導体装置を制御する制御装置、
    前記半導体装置から出力された信号を処理する処理装置、
    前記半導体装置が得る情報を表示する表示装置、
    前記半導体装置が得る情報を記憶する記憶装置、
    可動部または推進部を有する機械装置、
    の６つのうち少なくともいずれかと、
    を備える機器。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018190766A (ja) * 2017-04-28 2018-11-29 ソニーセミコンダクタソリューションズ株式会社 半導体デバイス、製造方法、撮像素子、および電子機器
SG11202003745TA (en) * 2017-10-26 2020-05-28 Shinkawa Kk Bonding apparatus
JP7321724B2 (ja) * 2019-03-05 2023-08-07 キヤノン株式会社 半導体装置および機器
US12125812B2 (en) * 2021-07-23 2024-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming the same
KR20230052367A (ko) 2021-10-12 2023-04-20 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
JP2023174187A (ja) * 2022-05-27 2023-12-07 キヤノン株式会社 光電変換装置、光電変換装置の製造方法、撮像システム、移動体、および機器
US20240128216A1 (en) * 2022-10-12 2024-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cruciform bonding structure for 3d-ic

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086589A (ja) 2001-09-07 2003-03-20 Fujitsu Ltd 半導体装置及びその製造方法
JP2012019147A (ja) 2010-07-09 2012-01-26 Canon Inc 固体撮像装置
JP2012190961A (ja) 2011-03-10 2012-10-04 Fujitsu Semiconductor Ltd 半導体装置、電子デバイス及び電子デバイスの製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5422236B2 (ja) 2009-03-23 2014-02-19 株式会社東芝 撮像装置
JP2011258687A (ja) 2010-06-08 2011-12-22 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012033894A (ja) 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
JP5919653B2 (ja) 2011-06-09 2016-05-18 ソニー株式会社 半導体装置
KR101952976B1 (ko) * 2011-05-24 2019-02-27 소니 주식회사 반도체 장치
JP2013083619A (ja) 2011-09-27 2013-05-09 Elpida Memory Inc 半導体チップ、半導体装置、及びその測定方法
JP5768975B2 (ja) 2011-12-15 2015-08-26 オムロン株式会社 接合部の構造及びその接合方法並びに電子部品
JP2015041718A (ja) 2013-08-23 2015-03-02 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
JP6212720B2 (ja) * 2013-09-20 2017-10-18 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP2016018879A (ja) 2014-07-08 2016-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
JP2018073851A (ja) 2016-10-24 2018-05-10 ソニーセミコンダクタソリューションズ株式会社 半導体装置、製造方法、及び、固体撮像装置
JP7321724B2 (ja) * 2019-03-05 2023-08-07 キヤノン株式会社 半導体装置および機器
JP7381223B2 (ja) * 2019-05-27 2023-11-15 キヤノン株式会社 光電変換装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086589A (ja) 2001-09-07 2003-03-20 Fujitsu Ltd 半導体装置及びその製造方法
JP2012019147A (ja) 2010-07-09 2012-01-26 Canon Inc 固体撮像装置
JP2012190961A (ja) 2011-03-10 2012-10-04 Fujitsu Semiconductor Ltd 半導体装置、電子デバイス及び電子デバイスの製造方法

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