JP7552091B2 - 量子デバイス - Google Patents

Description

本発明は、量子デバイスに関する。

特許文献１には、量子状態を利用した量子チップをインターポーザにフリップチップ実装した量子デバイスが記載されている。このような量子デバイスを超電導状態で用いるためには、インターポーザの量子チップが実装されていない面を、冷却機能を有する試料台上に固定することが考えられる。この場合には、量子チップは、試料台からインターポーザを介して冷却され、所定の温度に保たれる。

国際公開第２０１８／２１２０４１号

上述した量子デバイスでは、インターポーザの片面を試料台による冷却に使用するため、引き出せる端子数に限界がある。一方で、量子チップを所定の温度に冷却しないと性能が得られないことから、冷却しつつ端子数の増加の両立が必要である。

本開示の目的は、このような課題を解決するためになされたものであり、端子数を確保しつつ、冷却機能を向上させることができる量子デバイスを提供することにある。

本開示にかかる量子デバイスは、量子ビットが構成された量子チップと、前記量子チップが実装されたインターポーザと、を備え、前記インターポーザは、前記量子チップと導通した導通配線と、冷却機能を有する試料台との接触部分に設けられた金属膜と、を含み、前記インターポーザの前記量子チップが実装された実装面、または、前記実装面の反対側の反対面は、前記実装面または前記反対面に直交する方向から見て、第１領域及び前記第１領域と異なる第２領域を有し、前記導通配線は、前記実装面または前記反対面において、前記第１領域に配置され、前記金属膜は、前記実装面または前記反対面において、前記第２領域に配置される。

本開示によれば、端子数を確保しつつ、冷却効果を向上させることができる量子デバイスを提供することができる。

実施形態１に係る量子デバイスを例示した断面図である。 実施形態１に係る量子デバイスにおいて、量子チップ及びインターポーザを例示した分解斜視図である。 実施形態１に係るインターポーザの実装面を例示した平面図である。 実施形態１に係る別の金属膜を例示した平面図である。 実施形態１に係る別の金属膜を例示した平面図である。 実施形態１に係る別の金属膜を例示した平面図である。 実施形態１に係る別の金属膜を例示した平面図である。 実施形態１に係る別の金属膜を例示した平面図である。 実施形態１に係るインターポーザの反対面を例示した平面図である。 実施形態１の変形例１に係る接着層または接合層を例示した断面図である。 実施形態１の変形例２に係る量子チップと試料台との間の空間を例示した断面図である。 実施形態１の変形例３に係る量子チップの第２面に接するチップピンを例示した断面図である。 実施形態１の変形例４に係る試料台の凹部及び抑え部材を例示した斜視図である。 実施形態１の変形例４に係る試料台の凹部及び抑え部材を例示した平面図である。 実施形態１の変形例５に係る冷却部材及びサーマルビアを例示した断面図である。 実施形態１の変形例６に係る試料台に形成された凹みを例示した断面図である。 実施形態１の変形例６に係る試料台に形成された凹みを例示した平面図である。 実施形態１の変形例７に係る試料台に形成された凹みを例示した断面図である。 実施形態１の変形例８に係る試料台に形成された凹みを例示した断面図である。 実施形態１の変形例９に係る試料台に形成された凹み及びピラーを例示した断面図である。 実施形態１の変形例１０に係る試料台に形成された貫通孔を例示した断面図である。 実施形態２に係る量子デバイスを例示した断面図である。 実施形態２に係る試料台の凹部及びザグリを例示した平面図である。 実施形態３に係る量子デバイスを例示した断面図である。

量子コンピューティングとは量子力学的な現象（量子ビット）を用いてデータを操作する領域である。量子力学的な現象とは、複数の状態の重ね合わせ（量子変数が複数の異なる状態を同時にとる）、もつれ（複数の量子変数が空間または時間に関わらず関係する状態）などとなる。量子チップは、量子ビットを生成する量子回路が設けられている。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

（実施形態１）
実施形態１に係る量子デバイスを説明する。図１は、実施形態１に係る量子デバイスを例示した断面図である。図２は、実施形態１に係る量子デバイスにおいて、量子チップ及びインターポーザを例示した分解斜視図である。図１及び図２に示すように、量子デバイス１は、量子チップ１０と、インターポーザ２０と、を備えている。

量子チップ１０は、チップ基板１５と、配線層１６とを含んでいる。チップ基板１５は、例えば、シリコン（Ｓｉ）を含んでいる。なお、チップ基板１５は、量子チップ１０が量子ビットを構成することができれば、シリコンを含むものに限らず、サファイアや化合物半導体材料（ＩＶ族、ＩＩＩ－Ｖ族、ＩＩ－ＶＩ族）等の他の電子材料を含んでもよい。また、単結晶である方が望ましいが、多結晶やアモルファスでも構わない。

チップ基板１５の形状は、例えば、板状であり、一方の板面及び一方の板面の反対側の他方の板面を有している。一方の板面を第１面１１と呼び、他方の板面を第２面１２と呼ぶ。したがって、量子チップ１０及びチップ基板１５は、第１面１１と、第２面１２とを有している。例えば、第１面１１及び第２面１２は、矩形である。量子デバイス１において、第１面１１は、インターポーザ２０側に向いている。第１面１１は、インターポーザ２０にバンプＢＰによって実装されている。

配線層１６は、チップ基板１５の第１面１１側に設けられている。配線層１６は、例えば、ニオブ（Ｎｂ）等の超電導材料を含んでいる。なお、配線層１６に用いられる超電導材料は、例えば、ニオブ（Ｎｂ）に限らず、ニオブ窒化物、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、錫（Ｓｎ）、レニウム（Ｒｅ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）、及び、これらのうちの少なくともいずれかを含む合金でもよい。

配線層１６は、量子回路１７を含む。量子回路１７には、超電導材料がジョセフソン接合１７ａによって環状に接続されたループ回路１７ｂを有する共振器１７ｃが形成されている。ジョセフソン接合に用いる材料は、Ａｌが好ましいが、他の超電導材料でもよい。量子回路１７は、超電導における量子状態において、共振器１７ｃを用いた処理を行う。このように、量子チップ１０は、量子回路１７を含み、量子状態を用いた処理を行う。

配線層１６は、バンプＢＰを介して、インターポーザ２０に実装されている。よって、量子チップ１０は、インターポーザ２０にフリップチップ実装されている。

バンプＢＰは、上述した超電導材料を含んでもよい。バンプＢＰは、配線層１６と同じ超電導材料を含んでもよいし、配線層１６と異なる超電導材料を含んでもよい。また、バンプＢＰが複数の金属層を含む場合には、少なくとも１層は、超電導材料を含むことが好ましい。バンプＢＰは、Ｎｂ（量子チップ１０の配線表面）／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／Ｔｉ／Ｎｂ（インターポーザ２０の配線表面）／Ｃｕを含む層状でもよいし、Ｎｂ（量子チップ１０の配線表面）／Ｎｂ（インターポーザ２０の配線表面）／Ｃｕを含む層状でもよいし、Ｎｂ（量子チップ１０の配線表面）／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／Ｔａ（インターポーザ２０の配線表面）／Ｃｕを含む層状でもよい。また、Ａｌ及びＩｎを含むバンプＢＰの場合には、ＡｌとＩｎとの間の合金化を防ぐために、ＴｉＮをバリア層に用いてもよい。その場合には、バンプＢＰは、Ａｌ（量子チップ１０の配線表面）／Ｔｉ／ＴｉＮ／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／ＴｉＮ／Ｔｉ／Ａｌ（インターポーザ２０の配線表面）／Ｃｕを含む層状でもよい。ここで、Ｔｉは密着層である。好ましいフリップチップ接続は、Ｎｂ（量子チップ１０の配線）／Ｉｎ／Ｔｉ／Ｎｂ（インターポーザ２０の配線表面）／Ｃｕ、または、Ｎｂ（量子チップ１０の配線）／Ｎｂ（インターポーザ２０の配線表面）／Ｃｕである。Ｃｕの厚みを、インターポーザ配線層２３の２μｍ厚に、２～１０μｍの範囲で追加してφ１００μｍのバンプを設けることが好ましい。

インターポーザ２０は、インターポーザ配線層２３及び２４と、インターポーザ基板２５と、貫通ビア（Ｔｈｏｕｇｈ Ｖｉａ、以下、ＴＶ２６と呼ぶ）と、金属膜７０とを含んでいる。なお、図１では、図が煩雑にならないように、ＴＶ２６を省略している。

インターポーザ基板２５は、例えば、板状である。インターポーザ基板２５は、例えば、シリコン（Ｓｉ）を含んでいる。なお、インターポーザ基板２５は、量子チップ１０を実装することができれば、シリコンを含むものに限らず、サファイアや化合物半導体材料（ＩＶ族、ＩＩＩ－Ｖ族、ＩＩ－ＶＩ族）、ガラス、セラミック等の他の電子材料を含んでもよい。インターポーザ基板２５の表面は、シリコン酸化膜（ＳｉＯ_２、ＴＥＯＳ膜等）で覆われていることが好ましい。インターポーザ基板２５及びインターポーザ２０は、量子チップ１０が実装された実装面２１と、実装面２１の反対側の反対面２２と、を有している。

ここで、量子デバイス１の説明の便宜のため、ＸＹＺ直交座標軸を導入している。インターポーザ２０の反対面２２に平行な面をＸＹ平面とし、反対面２２に直交する方向をＺ軸方向とする。＋Ｚ軸方向を上方とし、－Ｚ軸方向を下方とする。なお、上方及び下方は、説明の便宜のためであり、実際の量子デバイス１を使用する際の配置される方向を示すものではない。

例えば、インターポーザ２０の－Ｚ軸方向側に量子チップ１０が配置されている。量子チップ１０の＋Ｘ軸方向側に配置された配線層１６と、インターポーザ２０の－Ｚ軸方向側に配置された実装面２１とはバンプＢＰを介して接続されている。

インターポーザ配線層２３は、インターポーザ２０の実装面２１側、すなわち、インターポーザ２０の－Ｚ軸方向側に形成されている。インターポーザ配線層２３は、上述した超電導材料を含んでいる。インターポーザ配線層２３は、配線層１６と同じ超電導材料を含んでもよいし、配線層１６と異なる超電導材料を含んでもよい。例えば、インターポーザ配線層２３は、表面からインターポーザ基板２５まで順に、Ｎｂ（０．１μｍ厚）、Ｃｕ（２μｍ厚）、Ｔｉを含むことが好ましい。例えば、インターポーザ基板２５がシリコンを含む場合には、インターポーザ２０の実装面２１側は、Ｎｂ／Ｃｕ／Ｔｉ／ＳｉＯ_２／Ｓｉ（インターポーザ基板２５）という構成が好ましい。

インターポーザ配線層２３は、導通配線ＣＬ１を含んでいる。導通配線ＣＬ１は、量子チップ１０と導通されている。すなわち、導通配線ＣＬ１は、バンプＢＰを介して、量子チップ１０の配線層１６に導通されている。よって、導通配線ＣＬ１は、量子チップ１０に寄与する配線である。インターポーザ配線層２３は、導通配線ＣＬ１以外の配線及び回路を含んでもよい。導通配線ＣＬ１以外の配線及び回路は、量子チップ１０に導通されていない。導通配線ＣＬ１以外の配線及び回路は、例えば、インターポーザ２０の熱排出に使用される配線及び回路を含んでもよく、例えば、量子チップ１０に導通されないＴＶ２６を含んでもよい。よって、導通配線ＣＬ１以外の配線及び回路は、量子チップ１０に寄与していない。

インターポーザ配線層２３は、単層でも多層でもよい。インターポーザ配線層２３は、磁場印加回路２３ａ及び読み出し部２３ｂを含んでもよい。磁場印加回路２３ａは、ループ回路１７ｂに印加する磁場を生成する。ループ回路１７ｂに磁場を印加することにより、量子回路１７を発信器として機能させることができる。読み出し部２３ｂは、量子回路１７から情報を読み出す。

インターポーザ配線層２４は、インターポーザ基板２５の反対面２２側、すなわち、インターポーザ２０の＋Ｚ軸方向側に形成されている。インターポーザ配線層２４は、上述した超電導材料を含んでもよい。インターポーザ配線層２４は、配線層１６及びインターポーザ配線層２３と同じ超電導材料を含んでもよいし、配線層１６及びインターポーザ配線層２３と異なる超電導材料を含んでもよい。また、インターポーザ配線層２４は、常電導材料を含んでもよい。常電導材料は、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、及び、これらのうちの少なくともいずれかを含む合金である。例えば、インターポーザ配線層２４は、表面からインターポーザ基板２５まで順に、Ｃｕ、Ｔｉを含むことが好ましい。例えば、インターポーザ基板２５がシリコンを含む場合には、インターポーザ２０の反対面２２側は、Ｃｕ／Ｔｉ／ＳｉＯ_２／Ｓｉ（インターポーザ基板２５）という構成が好ましい。

インターポーザ配線層２４は、導通配線ＣＬ２を含んでいる。導通配線ＣＬ２は、量子チップ１０に導通されている。すなわち、導通配線ＣＬ２は、ＴＶ２６及びバンプＢＰを介して、量子チップ１０の配線層１６に接続されている。また、導通配線ＣＬ２は、ＴＶ２６、導通配線ＣＬ１及びバンプＢＰを介して、量子チップ１０の配線層１６に導通されてもよい。よって、導通配線ＣＬ２は、量子チップ１０に寄与する配線である。インターポーザ配線層２４は、導通配線ＣＬ２以外の配線及び回路を含んでもよい。導通配線ＣＬ２以外の配線及び回路は、量子チップ１０に導通されていない。導通配線ＣＬ２以外の配線及び回路は、例えば、インターポーザ２０の熱排出に使用させる配線及び回路を含んでもよく、例えば、量子チップ１０に導通されないＴＶ２６を含んでもよい。よって、導通配線ＣＬ２以外の配線及び回路は、量子チップ１０に寄与していない。

インターポーザ配線層２４は、単層でも多層でもよい。インターポーザ配線層２４は、量子チップ１０からＴＶ２６を介して情報を取り出すための端子２４ａを含んでいる。図２では、１つの端子２４ａのみ示しているが、複数の端子２４ａが形成されてもよい。本実施形態の量子デバイス１では、反対面２２を、情報を取り出すための端子２４ａに最大限に活用することができる。

ＴＶ２６は、インターポーザ基板２５の実装面２１側から反対面２２側まで貫通する。インターポーザ配線層２３とインターポーザ配線層２４とは、ＴＶ２６によって接続されてもよい。また、ＴＶ２６は、インターポーザ２０の熱排出に使用される配線及び回路に接続されてもよい。

ＴＶ２６は、上述した超電導材料を含んでもよい。ＴＶ２６は、配線層１６等と同じ超電導材料を含んでもよいし、配線層１６等と異なる超電導材料を含んでもよい。また、ＴＶ２６は、上述した常電導材料を含んでもよい。ＴＶ２６は、インターポーザ配線層２４と同じ常電導材料を含んでもよいし、インターポーザ配線層２４と異なる常電導材料を含んでもよい。例えば、ＴＶ２６は、φ５０μｍの貫通孔の側壁にＳｉＯ_２（例えば、熱酸化膜）を形成し、Ｔｉを密着層としてＣｕを充填されたものでもよい。

図３は、実施形態１に係るインターポーザ２０の実装面２１を例示した平面図である。図３に示すように、実装面２１には量子チップ１０が実装されている。インターポーザ２０の量子チップが実装された実装面２１は、実装面２１に直交する方向から見て、第１領域ＡＲ１１、及び、第１領域ＡＲ１１と異なる第２領域ＡＲ１２を有している。導通配線ＣＬ１は、実装面２１において、第１領域ＡＲ１１に配置されている。言い換えれば、実装面２１において、導通配線ＣＬ１が配置された領域を第１領域ＡＲ１１とし、導通配線ＣＬ１が配置されていない領域を第２領域ＡＡＲ１２とする。第１領域ＡＲ１１は、例えば、実装面２１の中央部に位置している。第２領域ＡＲ１２は、例えば、実装面２１の周辺部に位置している。なお、実装面２１における第１領域ＡＲ１１及び第２領域ＡＲ１２の位置は、これに限らない。導通配線ＣＬ１が配置される位置によって、第１領域ＡＲ１１は、周辺部または＋Ｘ軸方向側等、所定の領域に位置してもよいし、第２領域ＡＲ１２は、中央部または－Ｘ軸方向側等、所定の領域に位置してもよい。

金属膜７０は、冷却機能を有する試料台３０との接触部分に設けられている。よって、インターポーザ２０は、金属膜７０を介して試料台３０に接する。金属膜７０は、本実施形態では、実装面２１において、第２領域ＡＲ１２に配置されている。例えば、第２領域ＡＲ１２は、第１領域ＡＲ１１を囲むように配置された場合には、金属膜７０は、第１領域ＡＲ１１の周りを囲む連続したロの字状のベタ膜でもよい。金属膜７０をベタ膜とすることにより、熱容量を大きくでき、温度安定性を向上させることができる。なお、金属膜７０は、ベタ膜に限らず、くし形、メッシュ、ドット等の形状のパターンでもよい。

図４～図８は、実施形態１に係る別の金属膜を例示した平面図である。図４に示すように、第２領域ＡＲ１２が第１領域ＡＲ１１を囲む場合には、金属膜７０ａは、第１領域ＡＲ１１の周りを、スリットＳＬを挟んでロの字状に並べた複数のベタ膜を含んでもよい。図４では、いくつかの符号を省略している。少なくとも１か所にスリットＳＬを形成することにより、インターポーザ２０と試料台３０との間の金属膜７０ａで囲まれた空間を真空等の減圧雰囲気にすることができる。例えば、試料台３０の凹部３１の内部に配置された量子チップ１０を減圧雰囲気にすることができる。なお、スリットＳＬの配置位置は、実装面２１上で、点対称、線対称の位置でなくてもよいし、実装面２１の各辺の中央部でなくてもよい。

図５に示すように、金属膜７０ｂに形成するスリットＳＬを、ロの字状のベタ膜の１つの角部に形成してもよい。これにより、インターポーザ２０の１つの角部を特定することができ、インターポーザ２０の実装面２１における向き判定に用いることができる。

図６に示すように、第２領域ＡＲ１２が第１領域ＡＲ１１を囲む場合には、金属膜７０ｃは、第１領域ＡＲ１１の周りを囲むロの字状のパターン膜であって、打ち抜き状の所定の抜きパターンを有するパターン膜を含んでもよい。打ち抜き状の所定の抜きパターンは、丸状、四角状等の太さが変わりながら連なる形状でもよい。図では、四角形の太さが変わりながら、第１領域ＡＲ１１の周りを囲むロの字状につながっている。ベタ膜では、膜応力や、インターポーザ２０等を構成する部材からの脱ガス（特に真空状態）により剥離が起きやすい場合がある。発生するガスとしては、例えば、水分、脱離物があげられる。脱離物としては、水素、酸素、炭素、窒素、有機物（低分子量）等があげられる。そこで、このような丸状、四角状等のパターン膜の太さを変えるようにすることで、金属膜７０ｂの剥離を抑制することができる。なお、少なくとも１か所にスリットＳＬを形成してもよい。

図７に示すように、金属膜７０ｄの打ち抜き状の所定パターンは、丸状、四角状等のメッシュ抜きパターンを形成してもよい。このような構成とすることにより、上述した脱ガスなどによる金属膜７０ｄの剥離を抑制することができる。なお、少なくとも１か所にスリットＳＬを形成してもよい。

図８に示すように、第２領域ＡＲ１２が第１領域ＡＲ１１を囲む場合には、金属膜７０ｅは、第１領域ＡＲ１１の周りを、ロの字状に並べた複数のドット膜を含んでもよい。すなわち、メッシュの逆パターンでもよい。このような構成とすることにより、一部のドット膜のパターン剥離が起きても、全体のドット膜が剥離することはめったにない。よって、試料台３０との接触を維持し、冷却性能を向上させることができる。また、ドット膜間の隙間から、金属膜７０ｅで囲まれた空間を真空等の減圧雰囲気にすることができる。

金属膜７０及び７０ａ～７０ｅは、試料台３０との間で、接着及び接合等を行わずに、スライド移動可能な状態で接してもよい。また、金属膜７０は、試料台３０との間で、接着及び接合等を行ってもよい。金属膜７０は、第２領域ＡＲ１２において、インターポーザ２０の熱排出に使用される配線及び回路に接してもよいし、熱排出に使用されるＴＶ２６に接してもよい。金属膜７０を、第１領域ＡＲ１１に設けずに、第２領域ＡＲ１２に設けることにより、導通配線ＣＬ１との電気的短絡を抑制しつつ、熱排出を向上させることができる。

金属膜７０は、常電導材料を含むことが好ましい。金属膜７０は、インターポーザ配線層２４等と同じ常電導材料を含んでもよいし、インターポーザ配線層２４等と異なる常電導材料を含んでもよい。金属膜７０は、単層でも多層でもよい。

金属膜７０を、導通状態にして、一定の電位を印加してもよい。例えば、金属膜７０に、グランド電位を印加してもよいし、試料台３０で規定された電位となるように試料台に接続されてもよい。これにより、インターポーザ２０における量子チップ１０に導通されない回路及び配線は、グランド電位等の一定の電位を金属膜７０からとることができる。

図９は、実施形態１に係るインターポーザ２０の反対面２２を例示した平面図である。図９に示すように、反対面２２は、反対面２２に直交する方向から見て、第１領域ＡＲ２１、及び、第１領域ＡＲ２１と異なる第２領域ＡＲ２２を有している。導通配線ＣＬ２は、反対面２２において、第１領域ＡＲ２１に配置されている。言い換えれば、反対面２２において、導通配線ＣＬ２が配置された領域を第１領域ＡＲ２１とし、導通配線ＣＬ２が配置されていない領域を第２領域ＡＡＲ２２とする。第１領域ＡＲ２１は、例えば、反対面２２の中央部に位置している。第２領域ＡＲ２２は、例えば、反対面２２の周辺部に位置している。なお、反対面２２における第１領域ＡＲ２１及び第２領域ＡＲ２２の位置は、これに限らない。導通配線ＣＬ２が配置される位置によって、第１領域ＡＲ２１は、周辺部または＋Ｘ軸方向側等、所定の領域に位置してもよいし、第２領域ＡＲ２２は、中央部または－Ｘ軸方向側等、所定の領域に位置してもよい。

図１に示すように、試料台３０は、冷却機能を有する。例えば、試料台３０は、冷凍機によって、１０［ｍＫ］程度の極温度に冷却可能なコールドステージである。試料台３０は、例えば、Ｃｕ、Ｃｕ合金、Ａｌ等の金属を含むことが好ましい。Ａｌを含む試料台３０の場合には、アルマイト処理による絶縁化を施してもよい。本実施形態の量子デバイス１は、例えば、量子チップ１０の超電導材料として、Ｎｂを含む場合には９．２［Ｋ］以下、Ａｌを含む場合には、１．２［Ｋ］以下の極低温における超電導現象を用いる。このため、このような極温度に冷却可能な試料台３０を用いる。

試料台３０には、凹部３１が形成されている。例えば、試料台３０の所定面３２には、凹部３１が形成されている。所定面３２は、例えば、＋Ｚ軸方向に面した上面である。凹部３１は、＋Ｚ軸方向側に開口している。上方から見て、凹部３１は、例えば、矩形である。

量子チップ１０は、上方からインターポーザ２０を透過させて見ると、凹部３１よりも小さい。一方、インターポーザ２０は、上方から見ると、凹部３１よりも大きい。量子チップ１０は、冷却機能を有する試料台３０に形成された凹部３１の内部に配置されている。一方、インターポーザ２０の一部は、試料台３０に接している。例えば、インターポーザ２０の量子チップ１０が実装された実装面２１の一部は、試料台３０の上面に接している。

インターポーザ２０の実装面２１における試料台３０に接した部分には、金属膜７０が形成されている。すなわち、実装面２１における金属膜７０が配置された部分を、試料台３０に接するようにする。量子チップ１０の第２面１２は、凹部３１の内面に接している。量子チップ１０周囲の温度変化を低減する断熱性を向上させるため、量子チップ１０の周囲を真空状態または減圧雰囲気にすることが好ましい。

次に、本実施形態の効果を説明する。本実施形態の量子デバイス１において、インターポーザ２０は、金属膜７０を介して試料台３０に接している。試料台３０から金属膜７０及びインターポーザ２０を熱流路として用いることで、量子チップ１０における量子回路１７を極低温に冷却し、超電導現象を利用することができる。

金属膜７０を試料台３０に接するようにすることにより、極低温への温度変化によって生じるインターポーザ２０及び試料台３０の収縮差による応力及びひずみを抑制することができる。

金属膜７０は、実装面２１において、導通配線ＣＬ１が配置されない第２領域ＡＲ１２に接する。よって、導通配線ＣＬ１との電気的短絡を抑制することができる。

金属膜７０ａ～７０ｅは、特有のパターンを有することにより、熱容量による温度安定性、真空引き、実装面２１の向き判定、剥離の抑制等の上述した各パターン特有の効果を発揮することができる。

量子チップ１０は、冷却機能を有する試料台３０の内部に配置されている。さらに、量子チップ１０の第２面１２は、試料台３０の凹部３１の内面に接している。なお、第２面１２の少なくとも一部が、凹部３１の内面に接してもよい。このような構成により、量子チップ１０を第２面１２側から試料台３０の熱伝導によって冷却することができ、冷却性能を向上させることができる。よって、量子チップ１０における量子回路１７を安定動作させることができる。

また、量子チップ１０の第２面１２が凹部３１の内面に移動可能に接することにより、極低温への温度変化によって生じる量子チップ１０及び試料台３０の収縮差による応力及びひずみを抑制することができる。

インターポーザ２０の反対面２２を、量子チップ１０から情報を取り出すための端子２４ａに最大限用いることができる。よって、情報取り出し端子数を増加させることができる。

（変形例１）
次に、実施形態１の変形例１を説明する。本変形例は、量子チップ１０と、試料台３０との間に、接着層または接合層を有する。図１０は、実施形態１の変形例１に係る接着層または接合層を例示した断面図である。図１０に示すように、変形例１の量子デバイス１ａにおいて、量子チップ１０の第２面１２の少なくとも一部は、試料台３０の凹部３１の内面に接着または接合されてもよい。例えば、第２面１２は、ワニス、グリス等の接着層ＢＬによって、試料台３０の上面等の所定面３２に接着されてもよい。また、第２面１２は、チップ基板１５と試料台３０との間に形成された金属層等の接合層ＭＬによって接合されてもよい。このような構成とすることにより、量子チップ１０の設置安定性を向上させ、位置精度を向上させることができる。また、試料台３０との熱的接続を向上させることができる。

接着層ＢＬまたは接合層ＭＬは、第２面１２全面に配置されてもよいし、第２面１２の周辺部または第２面１２の中央部等、第２面１２の少なくとも一部に配置されてもよい。例えば、上方から見て、量子回路１７が形成された領域を避けるように、接着層ＢＬまたは接合層ＭＬを形成してもよい。接着層ＢＬが絶縁材料の場合には、キャパシタとして量子回路１７と共振し、全体的なエネルギーを損失する恐れが考えられる。量子回路１７が形成された領域を避けるように接着層ＢＬを配置することにより、共振を抑制することができる。

また、接合層ＭＬが金属層のような導電性を有する場合には、量子チップ１０のグランド電位を、接合層ＭＬを介して試料台３０から取得するようにしてもよく、試料台３０で規定している電位を取得してもよい。

（変形例２）
次に、実施形態１の変形例２を説明する。本変形例は、量子チップ１０と、試料台３０との間に空間を有する。図１１は、実施形態１の変形例２に係る量子チップ１０と試料台３０との間の空間を例示した断面図である。図１１に示すように、変形例２の量子デバイス１ｂにおいて、量子チップ１０は、試料台３０に接触しなくてもよい。すなわち、量子チップ１０の第２面１２は、試料台３０の凹部３１の内面との間に空間を介して配置されてもよい。このような構成とすることにより、極低温への温度変化によって生じる量子チップ１０及び試料台３０の収縮差による応力及びひずみを抑制することができる。

（変形例３）
次に、実施形態１の変形例３を説明する。本変形例は、量子チップ１０の第２面１２に接するチップピンを含む。図１２は、実施形態１の変形例３に係る量子チップ１０の第２面１２に接するチップピンを例示した断面図である。図１２に示すように、変形例３の量子デバイス１ｃにおいて、第２面１２は、凹部３１の底から突出するように試料台３０に対して可動なチップピン１９に接する。

例えば、凹部３１の底には、１本または複数のチップピン１９が設けられている。チップピン１９は、例えば、長手方向に延びた細長いピン状であり、一端及び他端を有している。チップピン１９の他端には、例えば、コリルバネまたは板バネ等の弾性部材が設けられてもよい。例えば、試料台３０の上面には穴３０ｈが形成されている。そして、チップピン１９の他端は、試料台３０の穴３０ｈに挿入されている。これにより、チップピン１９の一端は、試料台３０の上面から突出している。このような構成により、チップピン１９は、試料台３０から突出するように試料台３０に対して可動である。

チップピン１９は、熱伝導性が高い材料を含むことが好ましい。チップピン１９は、試料台３０と同じ材料を含んでもよいし、上述の超電導材料を含んでもよい。また、チップピン１９は、上述した常電導材料を含んでもよい。導電性の材料を含むチップピン１９は、他の部材との電気的短絡を防止する必要がある場合には、絶縁膜等で覆われてもよい。また、チップピン１９は、窒化アルミニウム等の熱伝導性が高いセラミックを含んでもよい。

チップピン１９を導電状態にして、一定の電位を印加してもよい。例えば、チップピン１９に、グランド電位を印加してもよいし、試料台３０で規定している電位を印加してもよい。これにより、量子チップ１０は、グランド電位等の一定の電位をチップピン１９から取得することができる。なお、この場合には、チップピン１９は、熱伝導性が高く、導電性の材料を含むことが好ましい。チップピン１９を量子チップ１０の第２面１２に開口した図示しない穴に挿入してもよい。第２面１２に開口した穴は、第１面１１から第２面１２に貫通してもよい。

量子デバイス１ｃによれば、チップピン１９は、量子チップ１０の第２面１２に接するので、冷却性能を向上させることができる。また、極低温への温度変化によって生じる量子チップ１０及び試料台３０の収縮差による応力及びひずみを抑制することができる。

（変形例４）
次に、実施形態１の変形例４を説明する。本変形例は、試料台３０の所定面３２上に抑え部材を有する。図１３は、実施形態１の変形例４に係る試料台３０の凹部３１及び抑え部材を例示した斜視図である。図１４は、実施形態１の変形例４に係る試料台３０の凹部３１及び抑え部材を例示した平面図である。図１３及び図１４に示すように、変形例４の量子デバイス１ｄにおいて、凹部３１は、試料台３０の所定面３２、例えば、試料台３０の上面に形成されている。そして、凹部３１の周辺における所定面３２上には、複数の抑え部材３３が設けられている。例えば、４つの抑え部材３３は、所定面３２上に設けられている。

インターポーザ２０の側面の少なくとも一部は、所定面３２上に設けられた抑え部材３３に接している。例えば、インターポーザ２０は、上方から見て矩形である場合には、複数の抑え部材３３は、インターポーザ２０における各角部の近傍の側面を平面部分で抑えている。このような構成とすることにより、複数の抑え部材３３は、インターポーザ２０の側面を対角部分で非連続的かつ平面部分で押さえつけることができる。よって、インターポーザ２０または抑え部材３３が低温で収縮した場合に、直線状にスライド移動することを可能とし、収縮を均等化することができる。

（変形例５）
次に、実施形態１の変形例５を説明する。本変形例は、インターポーザ２０の反対面２２上に冷却部材を有するとともに、インターポーザ２０の内部にサーマルビアを有する。図１５は、実施形態１の変形例５に係る冷却部材及びサーマルビアを例示した断面図である。図１５において、図が煩雑にならないように、インターポーザ２０のＴＶ２６を省略している。図１５に示すように、変形例５の量子デバイス１ｅにおいて、インターポーザ２０の反対面２２は、冷却部材３４に接してもよい。冷却部材３４は、冷却機能を有している。例えば、冷却部材３４は、試料台３０に接続することによって冷却機能を有してもよい。このような構成とすることにより、インターポーザ２０の反対面２２は、冷却部材３４の熱伝導によって冷却することができ、冷却性能を向上させることができる。

また、インターポーザ２０は、サーマルビア２７を含んでもよい。サーマルビア２７は、インターポーザ基板２５の実装面２１に直交する方向に延びた部材でもよい。例えば、サーマルビア２７は、インターポーザ基板２５を貫通してもよい。このように、インターポーザ２０は、インターポーザ基板２５の実装面２１側から反対面２２側まで貫通したサーマルビア２７を含んでもよい。サーマルビア２７は、例えば、実装面２１に直交する方向に延びた中心軸を有する円柱状または角柱状等の柱状でもよい。サーマルビア２７は、実装面２１側と反対面２２側との間で熱を移動させることができる。

サーマルビア２７は、熱伝導性が高い材料を含むことが好ましい。サーマルビア２７は、上述の超電導材料を含んでもよい。サーマルビア２７は、配線層１６等と同じ超電導材料を含んでもよいし、配線層１６等と異なる超電導材料を含んでもよい。また、サーマルビア２７は、上述した常電導材料を含んでもよい。サーマルビア２７は、インターポーザ配線層２４等と同じ常電導材料を含んでもよいし、インターポーザ配線層２４等と異なる常電導材料を含んでもよい。また、サーマルビア２７は、窒化アルミニウム等の熱伝導性が高いセラミックを含んでもよい。

サーマルビア２７は、冷却部材３４に接続させてもよい。このような構成とすることにより、量子デバイス１ｄの冷却性能を向上させることができる。なお、量子デバイス１ｄは、サーマルビア２７を設けず、冷却部材３４のみ設けてもよし、冷却部材３４を設けず、サーマルビア２７のみ設けてもよい。また、冷却部材３４及びサーマルビア２７の両方を設けてもよい。また、可動ピン６１を、サーマルビア２７に接するようにしてもよい。

また、図の吹き出しに示すように、サーマルビア２７は、実装面２１側の径よりも反対面２２側の径の方が大きいテーパが形成された部分を含んでもよい。すなわち、サーマルビア２７は、反対面２２側に向かってビア断面が大きくなる略円錐台状の部分を含んでもよい。テーパ形状を含むことで熱容量を増加させることができ、急激な温度変化を緩和することができる。よって、サーマルビア２７の温度に対する安定性を向上させることができる。また、サーマルビア２７を冷却部材３４と接触させた場合には、冷却部材３４との熱的接合面積が増加する。よって、より効果的に熱移動を促進させることができる。なお、サーマルビア２７と貫通孔との界面において、常温から極低温に温度を変化させた場合に、界面の密着力が低下することがあり得る。例えば、熱収縮によりサーマルビア２７と貫通孔との界面において密着力以上の力がかかったり、低弾性率の材料を壁面に使用した場合には、極低温下において、弾性率が高くなる（分子が動かなくなる）ので、密着力を失ったりすることで剥離が発生する可能性がある。剥離してしまう場合は、サーマルビア２７の位置が動くことが想定されるが、テーパ形状を含むことで、上下の位置が移動しても、サーマルビア２７と貫通孔との界面での接触面を維持することができる。サーマルビア２７が移動する場合において、冷却部材３４との接触を維持させる凸形状をあらかじめ冷却部材３４に形成し、冷却部材３４とサーマルビア２７との接触を維持するようにしてもよい。

さらに、図の別の吹き出しに示すように、インターポーザ２０は、複数のサーマルビア２７を接続する共通の接続部材２８を含んでもよい。例えば、実装面２１に平行な板状の接続部材２８で複数のサーマルビア２７を接続させてもよい。接続部材２８は、熱伝導性が高い材料を含むことが好ましく、サーマルビア２７と同様の材料を含んでもよい。接続部材２８で接続された複数のサーマルビア２７は、熱容量を大きくすることができ、温度変化を抑制することができる。また、可動ピン６１を、サーマルビア２７を介して、接続部材２８に接するようにしてもよい。

さらに、接続部材２８で接続された複数のサーマルビア２７に、一定の電位を印加してもよい。例えば、グランド電位を印加してもよい。これにより、量子チップ１０またはインターポーザ２０は、グランド電位をサーマルビア２７からとることができる。なお、この場合には、サーマルビア２７及び接続部材２８は、熱伝導性が高く、導電性の材料を含むことが好ましい。

インターポーザ２０において、量子回路１７に接続された導通配線ＣＬ１及びＣｌ２、信号線が実装された領域は、それ以外の領域よりも熱を発生する。よって、そのような領域のサーマルビア２７の密度を、それ以外の領域の密度よりも大きくすることが好ましい。例えば、インターポーザ基板２５を上方から見て、量子チップ１０がインターポーザ２０の中央に実装された場合には、中央領域のサーマルビア２７の密度を、周辺領域のサーマルビア２７の密度よりも大きくする。また、インターポーザ２０において、量子回路１７からの信号を伝達するＴＶ２６の近傍でも、サーマルビア２７の密度を、それ以外の領域の密度よりも大きくすることが好ましい。また、第１領域ＡＲ１１及びＡＲ２１のサーマルビア２７の密度を、第２領域ＡＲ１２及びＡＲ２２のサーマルビア２７の密度よりも大きくしてもよい。これにより、冷却性能を向上させることができる。

（変形例６）
次に、実施形態１の変形例６を説明する。本変形例は、試料台３０の凹部３１の底に凹みを有する。図１６は、実施形態１の変形例６に係る試料台３０に形成された凹みを例示した断面図である。図１７は、実施形態１の変形例６に係る試料台３０に形成された凹みを例示した平面図である。図１６及び図１７に示すように、変形例６の量子デバイス１ｆにおいて、試料台３０には凹み３５が形成されている。図１７に示すように、上方から見て、凹み３５の領域は、量子回路１７が形成された領域１８よりも大きい。よって、量子回路１７が形成された領域１８は、凹み３５の領域に含まれている。量子チップ１０の第２面１２の周辺部は、試料台３０に接してもよい。量子チップ１０の第２面１２の中央部は、凹み３５を覆っている。

上方から見て、凹み３５の領域は、量子チップ１０よりも大きくてもよい。この場合には、量子チップ１０の第２面１２は、凹部３１の底に接しない。

量子デバイス１ｆでは、上方から見て、凹み３５の領域は、量子回路１７が形成された領域１８よりも大きいので、量子回路１７が形成された領域１８と、金属等を含む試料台３０との間の距離を大きくすることができる。これにより、疑似的なキャパシタの生成を抑制し、チップ基板１５のシリコン等の主材に発生する共振の影響を低減することができる。よって、量子回路１７の動作周波数に与える影響を低減することができる。

（変形例７）
次に、実施形態１の変形例７を説明する。本変形例は、量子チップ１０の第２面１２の周辺部を凹み３５の周囲に接着または接合する。図１８は、実施形態１の変形例７に係る試料台３０に形成された凹み３５を例示した断面図である。図１８に示すように、変形例７の量子デバイス１ｇでは、量子チップ１０の第２面１２の周辺部は、試料台３０に接着層ＢＬによって接着してもよいし、金属層等の接合層ＭＬによって接合してもよい。このような構成とすることにより、共振の影響を低減しつつ、量子チップ１０の設置安定性を向上させ、位置精度を向上させることができる。また、試料台３０との熱的接続を向上させることができる。

（変形例８）
次に、実施形態１の変形例８を説明する。本変形例は、量子チップ１０の第２面１２の周辺部と、凹み３５の周囲との間に空間を有する。図１９は、実施形態１の変形例８に係る試料台３０に形成された凹み３５を例示した断面図である。図１９に示すように、変形例８の量子デバイス１ｈでは、量子チップ１０の第２面１２の周辺部は、試料台３０に接触しなくてもよい。すなわち、量子チップ１０の第２面１２の周辺部は、試料台３０との間に空間を介して配置されてもよい。このような構成とすることにより、共振の影響を低減しつつ、極低温への温度変化によって生じる量子チップ１０及び試料台３０の収縮差による応力及びひずみを抑制することができる。

（変形例９）
次に、実施形態１の変形例９を説明する。本変形例は、凹み３５にピラーを有する。図２０は、実施形態１の変形例９に係る試料台３０の凹部３１の底に形成された凹み３５及びピラーを例示した断面図である。図２０に示すように、変形例９の量子デバイス１ｉにおいて、試料台３０には凹み３５が形成されている。そして、凹み３５には、１本または複数のピラー３６が設けられている。ピラー３６は、第１面１１及び第２面１２に直交する方向に延びている。ピラー３６の一端は、量子チップ１０の第２面１２に接し、ピラー３６の他端は、試料台３０に接続している。このように、量子チップ１０は、試料台３０から第１面１１に直交する方向に延びたピラー３６に接している。ピラー３６は、円柱でもよいし、柱状でもよい。ピラー３６は、チップピン１９と同様の材料を含んでもよい。１本または複数のピラー３６と、第２面１２とは、接着層ＢＬによって接着されてもよいし、金属層によって接合されてもよい。

量子デバイス１ｉでは、上方から見て、凹み３５の領域は、量子回路１７が形成された領域１８よりも大きいので、量子回路１７が形成された領域１８と、金属等を含む試料台３０との間の距離を大きくすることができる。これにより、チップ基板１５のシリコン等の主材に発生する共振の影響を低減することができる。それとともに、ピラー３６は量子チップ１０の第２面１２に接するので、冷却性能を向上させることができる。

なお、ピラー３６を、凹み３５の底から可動としてもよい。すなわち、ピラー３６を、チップピン１９に置き換えてもよい。

（変形例１０）
次に、実施形態１の変形例１０を説明する。本変形例は、試料台３０に貫通孔を有する。図２１は、実施形態１の変形例１０に係る試料台３０に形成された貫通孔を例示した断面図である。図２１に示すように、変形例１０の量子デバイス１ｊにおいて、試料台３０には貫通孔３７が形成されている。上方から見て、貫通孔３７の領域は、量子回路１７が形成された領域１８よりも大きい。よって、量子回路１７が形成された領域１８は、貫通孔３７の領域に含まれている。量子チップ１０の第２面１２の周辺部は、凹部３１の底に接してもよいし、凹部３１の底に接着または接合してもよい。量子チップ１０の第２面１２の中央部は、貫通孔３７を覆っている。

量子デバイス１ｉでは、上方から見て、貫通孔３７の領域は、量子回路１７が形成された領域１８よりも大きいので、量子回路１７が形成された領域１８と、金属等を含む試料台３０との間の距離を大きくすることができる。これにより、チップ基板１５のシリコン等の主材に発生する共振の影響を低減することができる。よって、量子回路１７の動作周波数に与える影響を低減することができる。以上、実施形態１の変形例１～１０を説明したが、変形例１～１０のいくつかを組み合わせてもよい。

（実施形態２）
次に、実施形態２を説明する。本実施形態は、凹部３１にザグリが形成されている。図２２は、実施形態２に係る量子デバイスを例示した断面図である。図２３は、実施形態２に係る試料台３０の凹部３１及びザグリを例示した平面図である。図２２及び図２３に示すように、量子デバイス２において、試料台３０の凹部３１は、試料台３０の所定面３２に形成されている。そして、凹部３１の開口部の周囲には、ザグリ３８が形成されている。これにより、凹部３１の開口部の周囲に所定面３２と段差を有する段差面３９が形成されている。よって、ザグリ３８は、段差面３９を含んでいる。

段差面３９は、例えば、所定面３２に平行である。段差面３９は、凹部３１の周りに形成されている。段差面３９は、凹部３１を囲んでいる。量子チップ１０は、凹部３１の内部に配置されている。インターポーザ２０の実装面２１の一部は、段差面３９に接している。そして、実装面２１における段差面３９との接触部分には、金属膜７０が設けられている。金属膜７０は、実装面２１において、第２領域ＡＲ１２に配置されている。

図２３に示すように、凹部３１は、量子チップ１０を配置できるように、４辺に空間を有するようにしてもよい。また、凹部３１は、４隅にＲまたは円形を追加した形状としてもよい。これにより、極低温まで冷却時の体積変化による応力及びひずみの発生を抑制することができる。特に、直角及び鋭角の形状による４隅の応力集中を避けることができる。

本実施形態の量子デバイス２では、インターポーザ２０は、ザグリ３８の内部に配置されるので、試料台３０に囲まれている。よって、冷却性能を向上させることができる。また、インターポーザ２０の実装面２１における金属膜７０は、段差面３９に接しているので、これによっても、冷却性能を向上させることができる。また、所定面３２と反対面２２との段差を小さくすることができるので、量子デバイス２の配置の自由度を向上させることができる。これ以外の構成及び効果は、実施形態１の記載に含まれている。

（実施形態３）
次に、実施形態３を説明する。本実施形態の量子デバイスは、インターポーザ２０の反対面２２に金属膜７０が配置されている。図２４は、実施形態３に係る量子デバイスを例示した断面図である。なお、図２４においては、実装面２１に直交する方向をＺ軸方向とし、実装面２１側を＋Ｚ軸方向、反対面２２側を－Ｚ軸方向とする。説明の便宜上、＋Ｚ軸方向側を上方とし、－Ｚ軸方向側を下方とする。よって、本実施形態の量子デバイス３では、量子チップ１０は、インターポーザ２０の上方（＋Ｚ軸方向側）に配置されている。前述の実施形態１～２では、インターポーザ２０の実装面２１は、試料台３０に向いている。よって、実装面２１及び反対面２２のうち、少なくとも、第１領域ＡＲ１１及び第２領域ＡＲ１２を有するのは、インターポーザ２０の実装面２１であるとして説明した。これに対して、本実施形態の量子デバイス３では、図２４に示すように、インターポーザ２０の反対面２２は、試料台３０に向いている。よって、実装面２１及び反対面２２のうち、少なくとも、第１領域ＡＲ２１及び第２領域ＡＲ２２を有するのは、反対面２２である。したがって、金属膜７０は、反対面２２の第２領域ＡＲ２２に配置されている。

例えば、第２領域ＡＲ２２が第１領域ＡＲ２１を囲むように配置された場合には、実装面２１に設けられる場合と同様に、金属膜７０は、第１領域ＡＲ２１の周りを囲む連続したロの字状のベタ膜を含んでもよいし、第１領域ＡＲ２１の周りを、スリットＳＬを挟んでロの字状に並べた複数のベタ膜を含んでもよい。さらに、金属膜７０は、第１領域ＡＲ２１の周りを囲むロの字状のパターン膜であって、打ち抜き状の所定の抜きパターンを有するパターン膜を含んでもよいし、第１領域ＡＲ２１の周りを、ロの字状に並べた複数のドット膜を含んでもよい。反対面２２に配置された場合でも、インターポーザ２０は、金属膜７０を介して試料台３０に接する。金属膜７０は、第２領域ＡＲ２２において、インターポーザ２０の熱排出に使用される配線及び回路に接してもよいし、熱排出に使用されるＴＶ２６に接してもよい。金属膜７０を、第１領域ＡＲ２１に設けず、第２領域ＡＲ２２に設けることにより、導通配線ＣＬ２との電気的短絡を抑制しつつ、熱排出を向上させることができる。なお、試料台３０の所定面３２に凹部３１を形成し、凹部３１を覆うように反対面２２を配置させてもよい。これ以外の構成及び効果は、実施形態１及び２の記載に含まれている。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施形態１～３及び各変形例の各構成を適宜組み合わせたもの、複数の量子チップ１０がインターポーザ２０に接続されたものも、本実施形態の技術的思想の範囲に含まれる。

上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

（付記１）
量子チップと、
前記量子チップが実装されたインターポーザと、
を備え、
前記インターポーザは、前記量子チップと導通した導通配線と、冷却機能を有する試料台との接触部分に設けられた金属膜と、を含み、
前記インターポーザの前記量子チップが実装された実装面、または、前記実装面の反対側の反対面は、前記実装面または前記反対面に直交する方向から見て、第１領域及び前記第１領域と異なる第２領域を有し、
前記導通配線は、前記実装面または前記反対面において、前記第１領域に配置され、
前記金属膜は、前記実装面または前記反対面において、前記第２領域に配置された、
量子デバイス。

（付記２）
前記金属膜は、常電導材料を含む、
付記１に記載の量子デバイス。

（付記３）
前記金属膜は、前記試料台で規定された電位となるように前記試料台に接続された、
付記１または２に記載の量子デバイス。

（付記４）
前記第２領域は、前記第１領域を囲み、
前記金属膜は、前記第１領域の周りを囲む連続したロの字状のベタ膜を含む、
付記１～３のいずれか１項に記載の量子デバイス。

（付記５）
前記第２領域は、前記第１領域を囲み、
前記金属膜は、前記第１領域の周りを、スリットを挟んでロの字状に並べた複数のベタ膜を含む、
付記１～３のいずれか１項に記載の量子デバイス。

（付記６）
前記第２領域は、前記第１領域を囲み、
前記金属膜は、前記第１領域の周りを囲むロの字状のパターン膜であって、打ち抜き状の所定の抜きパターンを有するパターン膜を含む、
付記１～３のいずれか１項に記載の量子デバイス。

（付記７）
前記第２領域は、前記第１領域を囲み、
前記金属膜は、前記第１領域の周りを、ロの字状に並べた複数のドット膜を含む、
付記１～３のいずれか１項に記載の量子デバイス。

（付記８）
前記量子チップは、前記試料台の所定面に形成された凹部の内部に配置され、
前記インターポーザの前記量子チップが実装された実装面の一部は、前記所定面に接した、
付記１～７のいずれか１項に記載の量子デバイス。

（付記９）
前記インターポーザの側面の少なくとも一部は、前記所定面上に設けられた複数の抑え部材に接した、
付記８に記載の量子デバイス。

（付記１０）
前記インターポーザは、前記実装面に直交する方向から見て矩形であり、
複数の前記抑え部材は、前記インターポーザにおける各角部の近傍の側面を平面部分で抑える、
付記９に記載の量子デバイス。

（付記１１）
前記量子チップは、前記インターポーザに実装された第１面と、前記第１面の反対側の第２面と、を有し、
前記第２面の少なくとも一部は、前記凹部の内面に接した、
付記８～１０のいずれか１項に記載の量子デバイス。

（付記１２）
前記量子チップは、前記インターポーザに実装された第１面と、前記第１面の反対側の第２面と、を有し、
前記第２面の少なくとも一部は、前記凹部の内面に接着または接合された、
付記８～１０のいずれか１項に記載の量子デバイス。

（付記１３）
前記量子チップは、前記インターポーザに実装された第１面と、前記第１面の反対側の第２面と、を有し、
前記第２面は、前記凹部の内面との間に空間を介して配置された、
付記８～１０のいずれか１項に記載の量子デバイス。

（付記１４）
前記量子チップは、前記インターポーザに実装された第１面と、前記第１面の反対側の第２面と、を有し、
前記第２面は、前記凹部の内面から突出するように前記試料台に対して可動なチップピンに接した、
付記８～１０のいずれか１項に記載の量子デバイス。

（付記１５）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子回路を含み、
前記凹部の底には凹みが形成され、
前記量子チップの前記インターポーザに実装された第１面に直交する方向から見て、前記量子回路が形成された領域は、前記凹みの領域に含まれた、
付記８～１４のいずれか１項に記載の量子デバイス。

（付記１６）
前記量子チップは、前記凹部の底から前記第１面に直交する方向に延びたピラーに接した、
付記１５に記載の量子デバイス。

（付記１７）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子回路を含み、
前記凹部の底には貫通孔が形成され、
前記量子チップの前記インターポーザに実装された第１面に直交する方向から見て、前記量子回路が形成された領域は、前記貫通孔の領域に含まれた、
付記８～１４のいずれか１項に記載の量子デバイス。

（付記１８）
前記凹部は、前記試料台の所定面に形成され、
前記凹部の開口部の周囲に前記所定面に対して段差を有する段差面が形成され、
前記インターポーザの前記量子チップが実装された実装面の一部は、前記段差面に接した、
付記８～１７のいずれか１項に記載の量子デバイス。

（付記１９）
前記インターポーザは、前記量子チップが実装された実装面と、前記実装面の反対側の反対面と、を有し、
前記反対面は、冷却機能を有する冷却部材に接した、
付記１～１８のいずれか１項に記載の量子デバイス。

（付記２０）
前記インターポーザは、前記量子チップが実装された実装面と、前記実装面の反対側の反対面と、を有し、
前記インターポーザは、インターポーザ基板と、前記インターポーザ基板の前記実装面側から前記反対面側まで貫通したサーマルビアと、を含む、
付記１～１８のいずれか１項に記載の量子デバイス。

（付記２１）
前記サーマルビアは、前記実装面側の径よりも前記反対面側の径の方が大きいテーパが形成された部分を含む、
付記２０に記載の量子デバイス。

（付記２２）
前記インターポーザは、複数の前記サーマルビアを接続する共通の接続部材をさらに含む、
付記２０または２１に記載の量子デバイス。

（付記２３）
前記第１領域及び前記第２領域を有するのは、前記実装面である、
付記１～２２のいずれか１項に記載の量子デバイス。

（付記２４）
前記第１領域及び前記第２領域を有するのは、前記反対面である、
付記１～７のいずれか１項に記載の量子デバイス。

１、２、３ 量子デバイス
１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、１ｈ、１ｉ、１ｊ 量子デバイス
１０ 量子チップ
１１ 第１面
１２ 第２面
１５ チップ基板
１６ 配線層
１７ 量子回路
１７ａ ジョセフソン接合
１７ｂ ループ回路
１７ｃ 共振器
１８ 領域
１９ チップピン
２０ インターポーザ
２１ 実装面
２２ 反対面
２３ インターポーザ配線層
２３ａ 磁場印加回路
２３ｂ 読み出し部
２４ インターポーザ配線層
２４ａ 端子
２５ インターポーザ基板
２６ ＴＶ
２７ サーマルビア
２８ 接続部材
３０ 試料台
３０ｈ 穴
３１ 凹部
３２ 所定面
３３ 抑え部材
３４ 冷却部材
３５ 凹み
３６ ピラー
３７ 貫通孔
３８ ザグリ
３９ 段差面
７０、７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅ 金属膜
ＡＲ１１、ＡＲ２１ 第１領域
ＡＲ１２、ＡＲ２２ 第２領域
ＣＬ１、ＣＬ２ 導通配線
ＢＬ 接着層
ＢＰ バンプ
ＭＬ 金属層
ＳＬ スリット

Claims (10)

1. 量子チップと、
   前記量子チップが実装されたインターポーザと、
   を備え、
   前記インターポーザは、前記量子チップと導通した導通配線と、冷却機能を有する試料台との接触部分に設けられた金属膜と、を含み、
   前記インターポーザの前記量子チップが実装された実装面、または、前記実装面の反対側の反対面は、前記実装面または前記反対面に直交する方向から見て、第１領域及び前記第１領域と異なる第２領域を有し、
   前記導通配線は、前記実装面または前記反対面において、前記第１領域に配置され、
   前記金属膜は、前記実装面または前記反対面において、前記第２領域に配置され、前記第１領域の周りを囲むロの字状に形成されている、
   量子デバイス。
2. 前記金属膜は、常電導材料を含む、
   請求項１に記載の量子デバイス。
3. 前記金属膜は、前記試料台で規定された電位となるように前記試料台に接続された、
   請求項１または２に記載の量子デバイス。
4. 前記第２領域は、前記第１領域を囲み、
   前記金属膜は、前記第１領域の周りを囲む連続したロの字状のベタ膜を含む、
   請求項１～３のいずれか１項に記載の量子デバイス。
5. 前記第２領域は、前記第１領域を囲み、
   前記金属膜は、前記第１領域の周りを、スリットを挟んでロの字状に並べた複数のベタ膜を含む、
   請求項１～３のいずれか１項に記載の量子デバイス。
6. 前記第２領域は、前記第１領域を囲み、
   前記金属膜は、前記第１領域の周りを囲むロの字状のパターン膜であって、打ち抜き状の所定の抜きパターンを有するパターン膜を含む、
   請求項１～３のいずれか１項に記載の量子デバイス。
7. 前記第２領域は、前記第１領域を囲み、
   前記金属膜は、前記第１領域の周りを、ロの字状に並べた複数のドット膜を含む、
   請求項１～３のいずれか１項に記載の量子デバイス。
8. 前記量子チップは、前記試料台の所定面に形成された凹部の内部に配置され、
   前記インターポーザの前記量子チップが実装された実装面の一部は、前記所定面に接した、
   請求項１～７のいずれか１項に記載の量子デバイス。
9. 前記インターポーザは、前記量子チップが実装された実装面と、前記実装面の反対側の反対面と、を有し、
   前記インターポーザは、インターポーザ基板と、前記インターポーザ基板の前記実装面側から前記反対面側まで貫通したサーマルビアと、を含む、
   請求項１～８のいずれか１項に記載の量子デバイス。
10. 前記サーマルビアは、前記実装面側の径よりも前記反対面側の径の方が大きいテーパが形成された部分を含む、
    請求項９に記載の量子デバイス。

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