JP7554071B2

JP7554071B2 - Operational Amplifier

Info

Publication number: JP7554071B2
Application number: JP2020133841A
Authority: JP
Inventors: 正訓小川; 要典境
Original assignee: Nisshinbo Micro Devices Inc
Current assignee: Nisshinbo Micro Devices Inc
Priority date: 2020-08-06
Filing date: 2020-08-06
Publication date: 2024-09-19
Anticipated expiration: 2040-08-06
Also published as: JP2022030085A

Description

本発明は、演算増幅器に係り、特に、高周波外来ノイズに起因する出力特性の劣化防止、動作の安定性確保等を図ったものに関する。 The present invention relates to an operational amplifier, and in particular to one that aims to prevent degradation of output characteristics caused by high-frequency external noise and ensure operational stability.

従来、演算増幅器における高周波外来ノイズに対する方策としては、ノイズが入力端子に混入することに着目して対策を施したものが多い。例えば、特許文献１等には、入力に混入する高周波外来ノイズをコンデンサと抵抗器で構成されるローパスフィルタ（ＬＰＦ）で軽減するものが提案されている。 Conventionally, many of the measures taken to deal with high-frequency external noise in operational amplifiers focus on the fact that noise gets mixed in with the input terminal. For example, Patent Document 1 proposes using a low-pass filter (LPF) composed of a capacitor and resistor to reduce high-frequency external noise mixed in with the input.

特許文献１においては、同文献で開示されたローパスフィルタによる高周波外来ノイズ対策は、図９に示された回路を用いて高周波外来ノイズの混入について検証した結果を反映したものである旨が述べられている。
図９に示された検証回路は、演算増幅器ＯＰ１を用いた増幅回路であって、その回路構成は従来から良く知られているものであるので、ここでの詳細な説明は省略する。 Patent Document 1 states that the high-frequency external noise countermeasure using a low-pass filter disclosed in the document reflects the results of verifying the intrusion of high-frequency external noise using the circuit shown in FIG. 9.
The verification circuit shown in FIG. 9 is an amplifier circuit using an operational amplifier OP1, and since the circuit configuration is well known, a detailed description thereof will be omitted here.

また、図１０には、演算増幅器ＯＰ１の具体的な回路構成例が示されている。
この図１０に示された回路は、特許文献１において演算増幅器ＯＰ１の従来回路として開示されているものと基本的に同一構成のものであるが、図１０においては、電流分配用のカレントミラー回路の具体回路構成も示されたものとなっている。
この電流分配用のカレントミラー回路は、カレントミラー元であるトランジスタＱ１０９と電流源ＣＳ１とを用いて構成されており、トランジスタＱ１０９に電流源ＣＳ１が接続されて、この電流源ＣＳ１の電流がトランジスタＱ１１０～Ｑ１１７にミラーされている。 FIG. 10 shows a specific example of the circuit configuration of the operational amplifier OP1.
The circuit shown in FIG. 10 has basically the same configuration as that disclosed in Patent Document 1 as a conventional circuit for an operational amplifier OP1. However, FIG. 10 also shows a specific circuit configuration of a current mirror circuit for current distribution.
This current mirror circuit for current distribution is configured using a transistor Q109, which is the source of the current mirror, and a current source CS1. The current source CS1 is connected to the transistor Q109, and the current of this current source CS1 is mirrored to the transistors Q110 to Q117.

図１１には、図９に示された検証回路において、ＡＣ電圧源ＲＦによりＡＣ電圧を演算増幅器ＯＰ１に印加した場合の出力電圧Ｖｏｕｔの変化の測定結果が示されている。なお、ＡＣ電圧源ＲＦの電圧振幅は０．２Ｖｐｐである。
同図によれば、出力電圧Ｖｏｕｔは、周波数が低い領域では０Ｖ付近で安定しているが、周波数が高くなるにつれて変動することが確認できる。この出力電圧Ｖｏｕｔの変動は、演算増幅器の後段の集積回路においてて誤動作を招く原因となる。 Fig. 11 shows the measurement results of the change in the output voltage Vout when an AC voltage is applied to the operational amplifier OP1 by the AC voltage source RF in the verification circuit shown in Fig. 9. The voltage amplitude of the AC voltage source RF is 0.2 Vpp.
According to the figure, it can be seen that the output voltage Vout is stable near 0 V in the low frequency region, but fluctuates as the frequency increases. This fluctuation in the output voltage Vout can cause malfunctions in the integrated circuit downstream of the operational amplifier.

かかる出力電圧Ｖｏｕｔの変動対策として、特許文献１においては、図１２に示されたように、反転入力端子ＩＮＭとトランジスタＱ１のベースとの間に抵抗器Ｒｉｎ１を、非反転入力端子ＩＮＰとトランジスタＱ２のベースとの間に抵抗器Ｒｉｎ２を、それぞれ挿入した構成が開示されている。
上述の構成において、トランジスタＱ１、Ｑ２のベースと負電源端子ＶＥＥとの間には、寄生容量Ｃｉｎ１、Ｃｉｎ２が存在する。
その結果、抵抗器Ｒｉｎ１、Ｒｉｎ２と寄生容量Ｃｉｎ１、Ｃｉｎ２とでローパスフィルタ（ＬＰＦ）が構成され、それによる高周波外来ノイズの低減によって出力電圧Ｖｏｕｔの変動抑制が可能となっている。 As a countermeasure against such fluctuations in the output voltage Vout, Patent Document 1 discloses a configuration in which a resistor Rin1 is inserted between the inverting input terminal INM and the base of the transistor Q1, and a resistor Rin2 is inserted between the non-inverting input terminal INP and the base of the transistor Q2, as shown in FIG. 12.
In the above-mentioned configuration, parasitic capacitances Cin1 and Cin2 exist between the bases of the transistors Q1 and Q2 and the negative power supply terminal VEE.
As a result, a low pass filter (LPF) is formed by the resistors Rin1 and Rin2 and the parasitic capacitances Cin1 and Cin2, which reduces high frequency external noise and makes it possible to suppress fluctuations in the output voltage Vout.

本願発明者は、実際に図１２の構成における高周波外来ノイズの低減効果の検証を行った。図１３には、その検証結果である入力周波数変化に対する出力電圧Ｖｏｕｔの変化特性が示されている。すなわち、同図において、実線の特性線は、図１２に示された回路構成における入力周波数変化に対する出力電圧Ｖｏｕｔの変化特性であり、対策がない場合（点線の特性線）に比して、高周波外来ノイズに対する一定の低減効果が確認できる。 The inventors of the present application actually verified the effect of reducing high-frequency external noise in the configuration of FIG. 12. FIG. 13 shows the result of the verification, ie, the change characteristic of the output voltage Vout with respect to the change in input frequency. That is, in the figure, the solid characteristic line is the change characteristic of the output voltage Vout with respect to the change in input frequency in the circuit configuration shown in FIG. 12, and a certain reduction effect on high-frequency external noise can be confirmed compared to the case where no countermeasure is taken (dotted characteristic line).

ところが、高周波外来ノイズが混入するのは入力端子だけとは限らず、例えば、電源ラインに混入する可能性を否定できない。特に、近年の車載半導体においては、電源ラインにおける高周波外来ノイズに対する高い耐性が求められる場合が増加している。
本願発明者は、かかる観点から、先の図１２に示された演算増幅器における電源ラインへの高周波外来ノイズ混入の際の出力電圧Ｖｏｕｔの挙動を検証した。 However, high-frequency external noise can enter not only input terminals, but also the power supply line. In particular, there is an increasing demand for high resistance to high-frequency external noise in the power supply line for in-vehicle semiconductors in recent years.
From this perspective, the inventors of the present application have examined the behavior of the output voltage Vout when high-frequency external noise is mixed into the power supply line in the operational amplifier shown in FIG.

図１４には、検証に用いた回路例が示されており、同図を参照しつつ検証内容について説明する。
まず、図１４に示された回路例において、演算増幅器ＯＰ１は、先の図１２の回路構成のものである。演算増幅器ＯＰ１の端子にはインダクタンスＬ１～Ｌ５が付加されているが、これらは、パッケージングされた演算増幅器ＯＰ１に用いられている金線のインダクタンスを等価的に表したものである。 FIG. 14 shows an example of a circuit used in the verification, and the verification content will be described with reference to this figure.
First, in the circuit example shown in Fig. 14, the operational amplifier OP1 has the circuit configuration shown in Fig. 12. Inductances L1 to L5 are added to the terminals of the operational amplifier OP1, which are equivalent to the inductances of the gold wires used in the packaged operational amplifier OP1.

図１４に示された回路例は、演算増幅器ＯＰ１によりボルテージフォロア回路が構成されており、反転入力端子ＩＮＭは寄生インダクタンスＬ２、Ｌ５を介して出力端子ＯＵＴに接続されている。
一方、非反転入力端子ＩＮＰは、寄生インダクタンスＬ３を介してＤＣ電圧源Ｖ２＝６Ｖに接続されている。 In the circuit example shown in FIG. 14, a voltage follower circuit is configured by an operational amplifier OP1, and an inverting input terminal INM is connected to an output terminal OUT via parasitic inductances L2 and L5.
On the other hand, the non-inverting input terminal INP is connected to a DC voltage source V2=6 V via a parasitic inductance L3.

また、負電源端子ＶＥＥは、寄生インダクタンスＬ４を介してグランドに接続されている。
正電源端子ＶＣＣは、インダクタＬＡ１及び寄生インダクタンスＬ１を介してＤＣ電圧源Ｖ１＝１２Ｖに接続されると共に、ＤＣカット用コンデンサＣＡ１を介してＡＣ電圧源ＲＦに接続されている。インダクタＬＡ１はＤＣ電圧源Ｖ１への高周波信号を遮断する。
ＡＣ電圧源ＲＦは、高周波外来ノイズを模しており、出力はＰｉｎ（ｄＢｍ）である。 Moreover, the negative power supply terminal VEE is connected to ground via a parasitic inductance L4.
The positive power supply terminal VCC is connected to a DC voltage source V1 (=12 V) via an inductor LA1 and a parasitic inductance L1, and is also connected to an AC voltage source RF via a DC blocking capacitor CA1. The inductor LA1 blocks high frequency signals to the DC voltage source V1.
The AC voltage source RF mimics high frequency external noise and has an output of Pin (dBm).

ここで、ＤＣ電圧源Ｖ１＝１２Ｖと、ＤＣカットコンデンサＣＡ１と、寄生インダクタンスＬ１とが電気的に導通状態とされるノードを、以下、説明の便宜上”電源ライン”と称する。
以下、この電源ラインにおける高周波外来ノイズの混入に対する演算増幅器ＯＰ１への影響に関する検証について説明する。 Here, for convenience of explanation, a node where the DC voltage source V1=12V, the DC blocking capacitor CA1, and the parasitic inductance L1 are electrically connected is referred to as a "power supply line" hereinafter.
The following describes verification of the effect of high-frequency external noise on the power supply line on the operational amplifier OP1.

かかる検証は、ＡＣ電圧源ＲＦからの入力電力を増加した場合の出力電圧ＶｏｕｔのＤＣレベルを計測することで行う。
例えば、図１４の回路において、ＡＣ電圧源ＲＦからの入力電圧が無い場合、出力電圧Ｖｏｕｔが６Ｖとなることは自明である。しかし、ＡＣ電圧源ＲＦからの入力電力Ｐｉｎが増加すると、演算増幅器ＯＰ１は何等かの影響を受け、出力電圧Ｖｏｕｔは変動を来す。 This verification is performed by measuring the DC level of the output voltage Vout when the input power from the AC voltage source RF is increased.
14, when there is no input voltage from the AC voltage source RF, it is obvious that the output voltage Vout is 6 V. However, when the input power Pin from the AC voltage source RF increases, the operational amplifier OP1 is somehow affected, and the output voltage Vout fluctuates.

図１５には、図１４の回路における検証結果として、電源ラインへのＡＣ入力電力Ｐｉｎの変化に対する出力電圧Ｖｏｕｔの変化特性が点線の特性線により示されている。
この検証結果は、入力電力Ｐｉｎを変化させた際の、出力電圧Ｖｏｕｔの変化を計測した結果である。
なお、ＡＣ電圧源ＲＦの周波数は０．５ＧＨｚである。 FIG. 15 shows, as a verification result for the circuit of FIG. 14, the change characteristic of the output voltage Vout relative to the change in the AC input power Pin to the power supply line, by a dotted characteristic line.
This verification result was obtained by measuring the change in the output voltage Vout when the input power Pin was changed.
The frequency of the AC voltage source RF is 0.5 GHz.

演算増幅器ＯＰ１は、先に図１２に示されたように入力端子に対する高周波外来ノイズに対する対策が施されたものであるが、図１５に示された検証結果においては、ＡＣ電圧源ＲＦの入力電力Ｐｉｎが３０ｄＢｍ付近になると、出力電圧Ｖｏｕｔは大きく変動し始めていることが確認できる。
これは、高周波外来ノイズが電源ラインに混入すると、出力電圧Ｖｏｕｔが変動することを意味するものである。 As shown in FIG. 12, the operational amplifier OP1 has been provided with measures against high frequency external noise at its input terminal. However, in the verification results shown in FIG. 15, it can be seen that when the input power Pin of the AC voltage source RF reaches approximately 30 dBm, the output voltage Vout begins to fluctuate significantly.
This means that when high-frequency external noise is introduced into the power supply line, the output voltage Vout fluctuates.

このような出力電圧Ｖｏｕｔの変動は、実使用において誤動作を招く原因となる。なお、このようにＡＣ電源などを用いて、特定の端子に高周波外来ノイズを印加する実験は、Direct Power Injectionと称され、ＤＰＩと略称されることもある。
本願発明者は、さらに、図１２に示された回路構成の演算増幅器において出力電圧Ｖｏｕｔが変動するメカニズムの解析を試みた結果、次述するような知見を得るに至った。 Such fluctuations in the output voltage Vout can cause malfunctions in actual use. Note that an experiment in which high-frequency external noise is applied to a specific terminal using an AC power supply or the like is called Direct Power Injection, sometimes abbreviated as DPI.
The inventors of the present application further attempted to analyze the mechanism by which the output voltage Vout fluctuates in the operational amplifier having the circuit configuration shown in FIG. 12, and as a result, arrived at the following findings.

以下、本願発明者が得た知見について、図１６を参照しつつ説明する。
まず、図１６は、先に図１２に示された回路構成の演算増幅器を、図１４に示された検証回路で高周波外来ノイズに対する検証を行った場合において注目すべき主要な電流を図１２に示された回路構成例に書き加えた回路図である。
この検証においては、正電源端子ＶＣＣに振幅ＶCAの高周波のＡＣ電圧を重畳し、回路各部に生ずる電流等について解析を行った。 The findings of the present inventors will be described below with reference to FIG.
First, FIG. 16 is a circuit diagram in which main currents that should be noted when verifying the resistance of high-frequency external noise to the operational amplifier having the circuit configuration previously shown in FIG. 12 using the verification circuit shown in FIG. 14 are added to the circuit configuration example shown in FIG. 12.
In this verification, a high frequency AC voltage with an amplitude of VCA was superimposed on the positive power supply terminal VCC, and the currents generated in each part of the circuit were analyzed.

すなわち、正電源端子ＶＣＣに振幅ＶCAの高周波のＡＣ電圧を重畳させると、トランジスタＱ１５のコレクタ・ベース間の寄生容量Ｃｂ１を流れるＡＣ電流ＩCB15が発生する（図１６参照）。このＡＣ電流ＩCB15の一部は、位相補償容量Ｃ１に流れるＡＣ電流ＩXCとなる。ＡＣ電流ＩXCは、トランジスタＱ８のベース・エミッタ間の寄生容量Ｃｂ２を介して、トランジスタＱ８のベースからエミッタに流れる。 That is, when a high-frequency AC voltage with an amplitude of VCA is superimposed on the positive power supply terminal VCC, an AC current ICB15 flows through the parasitic capacitance Cb1 between the collector and base of transistor Q15 (see FIG. 16). Part of this AC current ICB15 becomes the AC current IXC that flows through the phase compensation capacitance C1. The AC current IXC flows from the base to the emitter of transistor Q8 via the parasitic capacitance Cb2 between the base and emitter of transistor Q8.

ここで、トランジスタＱ８は、ＰＮＰ型のトランジスタであるため、遮断周波数が低く、そのため、高周波信号に対してトランジスタ動作しない。その結果、トランジスタＱ８のベース・エミッタ容量を介して、ＡＣ電流ＩXCがトランジスタＱ８のベースからエミッタに流れることになる。その後、ＡＣ電流ＩXCは、トランジスタＱ１１４のコレクタ電流ＩC114の一部と共にトランジスタＱ９のベース電流となる。結果として、トランジスタＱ９のエミッタから流れ出る電流が増加し、トランジスタＱ１０のベース電流ＩB10が増加し、それと共に、トランジスタＱ１０のコレクタ電流ＩC10も増加する。 Here, since transistor Q8 is a PNP type transistor, it has a low cutoff frequency and therefore does not function as a transistor for high frequency signals. As a result, AC current IXC flows from the base to the emitter of transistor Q8 via the base-emitter capacitance of transistor Q8. Then, AC current IXC becomes the base current of transistor Q9 together with a part of collector current IC114 of transistor Q114. As a result, the current flowing out of the emitter of transistor Q9 increases, and base current IB10 of transistor Q10 increases, and at the same time, collector current IC10 of transistor Q10 also increases.

一方、トランジスタＱ１０のコレクタに供給される電流は、トランジスタＱ１１７のコレクタ電流ＩC117の一部である電流ＩXと、トランジスタＱ１７のベース電流ＩB17である。
ここで、電流ＩXの元となるコレクタ電流ＩC117は増やすことができない。それは、トランジスタＱ１１７がトランジスタＱ１０９とカレントミラーを構成しており、ミラー元となるトランジスタＱ１０９のコレクタ電流となる電流源ＣＳ１の出力電流が一定であるためである。 On the other hand, the current supplied to the collector of transistor Q10 is a current IX which is a part of the collector current IC117 of transistor Q117, and a base current IB17 of transistor Q17.
Here, collector current IC117, which is the source of current IX, cannot be increased. This is because transistor Q117 forms a current mirror with transistor Q109, and the output current of current source CS1, which is the collector current of transistor Q109, which is the source of the mirror, is constant.

したがって、トランジスタＱ１０のコレクタ電流ＩC10の増加分は、トランジスタＱ１７のベース電流ＩB17を増加させることで対応することとなる。したがって、トランジスタＱ１７は、ＯＮ状態となる。
ここで、出力電圧Ｖｏｕｔに注目すると、出力電圧Ｖｏｕｔは、トランジスタＱ１０のコレクタ電位にトランジスタＱ１７のベース・エミッタ間電圧Ｖｂｅを加えた大きさとなる。 Therefore, the increase in collector current IC10 of transistor Q10 is compensated for by increasing base current IB17 of transistor Q17, so that transistor Q17 is turned on.
Here, looking at the output voltage Vout, the output voltage Vout is equal to the collector potential of the transistor Q10 plus the base-emitter voltage Vbe of the transistor Q17.

トランジスタＱ１０のベース電流ＩB10が増加することで、コレクタ電流ＩC10が増加する場合、トランジスタＱ１０は飽和領域に近づいてゆくのでコレクタ電位は低下する。したがって、演算増幅器の出力電圧Ｖｏｕｔも低下する方向に変動することとなる。その結果、図１５に示されたように、電源ラインへのＡＣ入力電力が増加し、ある大きさを越えると、この検証回路ではそれまで６Ｖ付近で一定を保っていた出力電圧Ｖｏｕｔが低下する方向に変動することが確認された。 When the collector current IC10 of transistor Q10 increases due to an increase in the base current IB10, transistor Q10 approaches the saturation region, and the collector potential decreases. Therefore, the output voltage Vout of the operational amplifier also fluctuates downward. As a result, as shown in Figure 15, when the AC input power to the power line increases and exceeds a certain level, it was confirmed that the output voltage Vout, which had been constant at around 6 V until then, fluctuates downward in this verification circuit.

上述のように、電源ラインに高周波外来ノイズが混入し、正電源端子ＶＣＣに高周波のＡＣ電圧が重畳されると、ＡＣ電流ＩXCが発生し、この電流ＩXCが回路後段に伝わることで出力電圧Ｖｏｕｔの変動が生じる。
かかる検証結果に基づいて、本願発明者は、ＡＣ電流ＩXCを減らすことができれば、出力電圧Ｖｏｕｔの変動を抑制することができるという結論を得るに至った。 As described above, when high-frequency external noise is introduced into the power supply line and a high-frequency AC voltage is superimposed on the positive power supply terminal VCC, an AC current IXC is generated, and this current IXC is transmitted to the subsequent stages of the circuit, causing a fluctuation in the output voltage Vout.
Based on the results of such verification, the inventors of the present application have reached the conclusion that if the AC current I XC can be reduced, the fluctuation of the output voltage V out can be suppressed.

ここで、ＡＣ電流ＩXCは、下記の式１に示された相関式で表すことができる。 Here, the AC current Ixc can be expressed by the correlation equation shown in Equation 1 below.

ＩXC∝ＶCA／｛（１／２πｆ）×（１／Ｃ１＋１／Ｃｂ１＋１／Ｃｂ２）｝・・・式１ IXC∝VCA/{(1/2πf)×(1/C1+1/Cb1+1/Cb2)}...Formula 1

ここで、ＶCAは、正電源端子ＶＣＣノードにおける高周波ＡＣ電圧の振幅、ｆは、高周波ＡＣ電圧の周波数、Ｃ１は、位相補償容量Ｃ１の容量値、Ｃｂ１は、トランジスタＱ１５のコレクタ・ベース間の寄生容量値、Ｃｂ２は、トランジスタＱ８のベース・エミッタ間の寄生容量値である。 Here, VCA is the amplitude of the high frequency AC voltage at the positive power supply terminal VCC node, f is the frequency of the high frequency AC voltage, C1 is the capacitance value of the phase compensation capacitance C1, Cb1 is the parasitic capacitance value between the collector and base of transistor Q15, and Cb2 is the parasitic capacitance value between the base and emitter of transistor Q8.

式１の分子ＶCAは、正電源端子ＶＣＣにおける高周波ＡＣ電圧の振幅であり、例えば、図１４や図１６において模式的に示された如くのものである。
この電圧ＶCAを、ＡＣ電流ＩXCが通るトランジスタＱ１５の寄生容量Ｃｂ１、位相補償容量Ｃ１、トランジスタＱ８の寄生容量Ｃｂ２のインピーダンスで除した値がＡＣ電流ＩXCと相関を有するものとなる。
先に述べたように、ＡＣ電流ＩXCを減らせば出力電圧Ｖｏｕｔの変動を抑制することが可能となるが、そのためには、正電源端子ＶＣＣの高周波ＡＣ電圧の振幅ＶCAを減少させる必要がある。 The numerator V CA in Equation 1 is the amplitude of the high frequency AC voltage at the positive power supply terminal VCC, such as that shown diagrammatically in FIG.
A value obtained by dividing this voltage VCA by the impedance of the parasitic capacitance Cb1 of transistor Q15, the phase compensation capacitance C1, and the parasitic capacitance Cb2 of transistor Q8 through which AC current IXC passes has a correlation with AC current IXC.
As described above, if the AC current IXC is reduced, it is possible to suppress the fluctuation of the output voltage Vout. To do this, however, it is necessary to reduce the amplitude VCA of the high frequency AC voltage at the positive power supply terminal VCC.

この高周波ＡＣ電圧の振幅ＶCAを減少させる方策として、例えば、正電源端子ＶＣＣと負電源端子ＶＥＥとの間にコンデンサを挿入する方法が一般的に良く知られている。
これは、いわゆる電源間のパスコンと称されるもので、具体的には、図１７に示されたように、演算増幅器の正電源端子ＶＣＣと負電源端子ＶＥＥとの間に、コンデンサＣＸ１を挿入する方法である。 As a method for reducing the amplitude VCA of this high frequency AC voltage, for example, a method of inserting a capacitor between the positive power supply terminal VCC and the negative power supply terminal VEE is generally well known.
This is what is called a bypass capacitor between power supplies, and specifically, as shown in FIG. 17, it is a method of inserting a capacitor CX1 between the positive power supply terminal VCC and the negative power supply terminal VEE of the operational amplifier.

特許第３８８６０９０号公報Patent No. 3886090

P.R.グレイ著、「アナログ集積回路設計技術下巻」、培風館P.R. Gray, "Analog Integrated Circuit Design Techniques, Vol. 2", Baifukan 吉澤浩和著、「ＣＭＯＳＯＰアンプ回路実務設計の基礎」、ＣＱ出版社Hirokazu Yoshizawa, "CMOS OP Amp Circuit Practical Design Fundamentals", CQ Publishing

しかしながら、図１７に示されたように電源間にコンデンサＣＸ１を半導体プロセスで形成すると、ＥＳＤ(Electro Static Discharge)のサージに対して脆弱になるという問題がある。すなわち、電源端子間に数千Ｖ程度のサージが入った場合、コンデンサＣＸ１の両端にはこのサージが直接印加されるため、薄い絶縁膜で形成されたコンデンサＣＸ１はサージに耐え得ずに破損する可能性がある。 However, as shown in Figure 17, forming the capacitor CX1 between the power supplies using a semiconductor process creates the problem of vulnerability to ESD (Electro Static Discharge) surges. In other words, when a surge of several thousand volts occurs between the power supply terminals, this surge is applied directly to both ends of the capacitor CX1, and the capacitor CX1, which is made of a thin insulating film, may not be able to withstand the surge and may be damaged.

このようなコンデンサＣＸ１のサージによる破損を防ぐ方策としては、例えば、薄い絶縁膜でコンデンサＣＸ１を形成することに代えて、ＰＮ接合容量で代用する比較的良く知られた方法がある。
具体的には、図１８に示されたように、ダイオード構造を有する素子ＤＸ１を、そのカソードが演算増幅器の正電源端子ＶＣＣに、また、アノードが負電源端子ＶＥＥに、それぞれ接続して設け、この素子ＤＸ１の寄生容量ＣｂＸ１を先のコンデンサＣＸ１の代替として用いるものである。 As a measure to prevent damage to the capacitor CX1 due to a surge, for example, there is a relatively well-known method of substituting a PN junction capacitance for the capacitor CX1 instead of forming the capacitor CX1 from a thin insulating film.
Specifically, as shown in FIG. 18, an element DX1 having a diode structure is provided with its cathode connected to the positive power supply terminal VCC of the operational amplifier and its anode connected to the negative power supply terminal VEE, and the parasitic capacitance CbX1 of this element DX1 is used as a substitute for the above-mentioned capacitor CX1.

但し、この方法は、寄生容量ＣｂＸ１の容量値を大きくしようとした場合、大きな面積のＰＮ接合を必要とする。さらに、大きな面積のＰＮ接合は、カソードからアノードへのリーク電流の増加を招くという問題がある。したがって、低消費電流を特徴とする演算増幅器にあっては、図１８に示された構成を採ることは低消費電流特性を損なうという問題を招くこととなる。 However, this method requires a PN junction with a large area if the capacitance value of the parasitic capacitance CbX1 is to be increased. Furthermore, a PN junction with a large area has the problem of increasing the leakage current from the cathode to the anode. Therefore, in an operational amplifier characterized by low current consumption, adopting the configuration shown in FIG. 18 will lead to the problem of impairing the low current consumption characteristics.

本発明は、上記実状に鑑みてなされたもので、消費電流の増加を招くことなく電源ラインに高周波外来ノイズが混入しても安定した出力特性を得ることのできる演算増幅器を提供するものである。 The present invention has been made in consideration of the above-mentioned circumstances, and aims to provide an operational amplifier that can obtain stable output characteristics even when high-frequency external noise is mixed into the power supply line, without increasing current consumption.

上記本発明の目的を達成するため、本発明に係る演算増幅器は、
非反転入力端子と反転入力端子間に印加された入力信号の差動増幅可能に構成されてなる演算増幅器であって、
前記入力信号の差動増幅を行う差動増幅回路と、前記差動増幅回路の出力レベルのシフトを行うレベルシフト回路と、前記レベルシフト回路を介して入力された前記差動増幅回路の出力を増幅する増幅回路と、前記増幅回路の出力を所望の出力レベルとして出力する出力回路とを具備してなり、
前記差動増幅回路の出力と前記増幅回路の出力との間に、前記差動増幅回路の出力側から位相補償用コンデンサとインピーダンス素子とが直列接続されて設けられ、
前記インピーダンス素子は抵抗器であって、前記抵抗器の抵抗値ＲＸ１１は、
不等式（１／２πｆ）×｛（１／Ｃ１）＋（１／Ｃｂ１）＋（１／Ｃｂ２）｝＜ＲＸ１１＜（１＋Ｃｂ３／Ｃ１）／ｇｍを満たす値に選定され、
前記不等式におけるｆは、高周波外来ノイズの周波数、前記不等式におけるＣ１は、前記位相補償用コンデンサの容量値、前記不等式におけるＣｂ１は、前記出力回路の入力段と正電源電圧との間の寄生容量の容量値、前記不等式におけるＣｂ２は、前記レベルシフト回路の入出力間の寄生容量の容量値、前記不等式におけるＣｂ３は、前記出力回路の入力段と負電源電圧との間の寄生容量の容量値、前記不等式におけるｇｍは、前記増幅回路のトランスコンダクタンスとしてなるものである。
In order to achieve the above object of the present invention, an operational amplifier according to the present invention comprises:
An operational amplifier configured to be capable of differentially amplifying an input signal applied between a non-inverting input terminal and an inverting input terminal,
a differential amplifier circuit for performing differential amplification of the input signal, a level shift circuit for shifting an output level of the differential amplifier circuit, an amplifier circuit for amplifying the output of the differential amplifier circuit input via the level shift circuit, and an output circuit for outputting the output of the amplifier circuit at a desired output level,
a phase compensation capacitor and an impedance element are connected in series from the output side of the differential amplifier circuit between the output of the differential amplifier circuit and the output of the amplifier circuit ;
The impedance element is a resistor, and the resistance value RX11 of the resistor is
A value is selected to satisfy the inequality (1/2πf)×{(1/C1)+(1/Cb1)+(1/Cb2)}<RX11<(1+Cb3/C1)/gm,
In the above inequality, f is the frequency of high frequency external noise, C1 in the above inequality is the capacitance value of the phase compensation capacitor, Cb1 in the above inequality is the capacitance value of the parasitic capacitance between the input stage of the output circuit and the positive power supply voltage, Cb2 in the above inequality is the capacitance value of the parasitic capacitance between the input and output of the level shift circuit, Cb3 in the above inequality is the capacitance value of the parasitic capacitance between the input stage of the output circuit and the negative power supply voltage, and gm in the above inequality is the transconductance of the amplifier circuit .

本発明によれば、位相補償用コンデンサと直列にインピーダンス素子を設けることで高周波外来ノイズにより演算増幅器内部において発生し位相補償用コンデンサに流入してくるＡＣ電流が低減されるので、消費電流の増加を招くことなく演算増幅器の出力電圧の変動が抑制され、高周波外来ノイズが混入しても安定した出力特性を得ることのできる演算増幅器を提供することができるという効果を奏するものである。 According to the present invention, by providing an impedance element in series with the phase compensation capacitor, the AC current that is generated inside the operational amplifier due to high-frequency external noise and flows into the phase compensation capacitor is reduced, so that fluctuations in the output voltage of the operational amplifier are suppressed without increasing current consumption, and an operational amplifier can be provided that can obtain stable output characteristics even when high-frequency external noise is mixed in.

本発明の実施の形態における演算増幅器の回路構成例を示す回路図である。1 is a circuit diagram showing an example of a circuit configuration of an operational amplifier according to an embodiment of the present invention; 図１に示された演算増幅器のブロック化した構成を示す構成図である。FIG. 2 is a block diagram showing the configuration of the operational amplifier shown in FIG. 1 . 図２に示された構成において減衰抵抗器の挿入位置を変えた例における構成図である。3 is a diagram showing a configuration in which the insertion position of a damping resistor is changed in the configuration shown in FIG. 2. 図２に示された構成において２つの減衰抵抗器を設けた場合の構成図である。FIG. 3 is a diagram showing a configuration in which two attenuation resistors are provided in the configuration shown in FIG. 2 . 図２に示された構成をさらに概略化した構成を示す構成図である。FIG. 3 is a block diagram showing a further schematic configuration of the configuration shown in FIG. 2. 本発明の実施の形態における演算増幅器の高周波外来ノイズの入力電力変化に対する出力電圧の変化特性例を示した特性線図である。4 is a characteristic diagram showing an example of change characteristics of an output voltage with respect to a change in input power of high-frequency external noise of an operational amplifier according to an embodiment of the present invention. FIG. 本発明の実施の形態における演算増幅器の入力信号の周波数に対する電圧利得の変化特性を示す特性線図であって、図７（Ａ）は減衰抵抗器の抵抗値ＲＸ１１がＲＸ１１＝０Ωの場合の入力信号の周波数に対する電圧利得の変化特性を示す特性線図、図７（Ｂ）は減衰抵抗器の抵抗値ＲＸ１１がＲＸ１１＝（１＋Ｃｂ３／Ｃ１）／ｇｍ_{Ｑ９Ｑ１０}Ωの場合の入力信号の周波数に対する電圧利得の変化特性を示す特性線図、図７（Ｃ）は減衰抵抗器の抵抗値ＲＸ１１がＲＸ１１＞（１＋Ｃｂ３／Ｃ１）／ｇｍ_{Ｑ９Ｑ１０}Ωの場合の入力信号の周波数に対する電圧利得の変化特性を示す特性線図である。7A is a characteristic diagram showing the change characteristic of the voltage gain with respect to the frequency of the input signal when the resistance value RX11 of the attenuation resistor is RX11=0Ω; FIG. 7B is a characteristic diagram showing the change characteristic of the voltage gain with respect to the frequency of the input signal when the resistance value RX11 of the attenuation resistor is RX11=(1+Cb3/C1)/ _gmQ9Q10Ω ; and FIG. 7C is a characteristic diagram showing the change characteristic of the voltage gain with respect to the frequency of the input signal when the resistance value RX11 of the attenuation resistor is RX11>(1+Cb3/C1)/ _gmQ9Q10Ω . 本発明の実施の形態における演算増幅器の位相補償用コンデンサの寄生抵抗を模式的に示した模式図である。4 is a schematic diagram showing a parasitic resistance of a phase compensation capacitor of the operational amplifier according to the embodiment of the present invention; FIG. 演算増幅器の入力端子に混入する高周波外来ノイズの出力電圧の影響を検証するための検証回路の回路構成例を示す回路図である。1 is a circuit diagram showing an example of a circuit configuration of a verification circuit for verifying the influence of high-frequency external noise entering an input terminal of an operational amplifier on an output voltage; 図９に示された検証回路に用いられた従来の演算増幅器の具体的な回路構成例を示す回路図である。10 is a circuit diagram showing a specific example of a circuit configuration of a conventional operational amplifier used in the verification circuit shown in FIG. 9 . 図９に示された回路におけるＡＣ電圧源ＲＦの周波数変化に対する演算増幅器ＯＰ１の出力電圧Ｖｏｕｔの変化特性例を示す特性線図である。10 is a characteristic diagram showing an example of change characteristics of an output voltage Vout of an operational amplifier OP1 with respect to a change in frequency of an AC voltage source RF in the circuit shown in FIG. 9. 高周波外来ノイズに対する出力電圧の変動対策を施した従来の演算増幅器の回路構成例を示す回路図である。1 is a circuit diagram showing an example of a circuit configuration of a conventional operational amplifier in which a countermeasure against fluctuations in output voltage due to high-frequency external noise is implemented. 図１２に示された従来回路における高周波外来ノイズの周波数変化に対する出力電圧の変化特性を示す特性線図である。13 is a characteristic diagram showing the change in output voltage with respect to the change in frequency of high-frequency external noise in the conventional circuit shown in FIG. 12. 図１２に示された演算増幅器における電源ラインへの高周波外来ノイズ混入の際の出力電圧の変化を検証するために用いた検証回路の構成を示す構成図である。13 is a diagram showing the configuration of a verification circuit used to verify a change in output voltage when high-frequency external noise is mixed into the power supply line in the operational amplifier shown in FIG. 12. 図１４に示された検証回路を用いた検証結果である電源ラインへのＡＣ入力電力の変化に対する出力電圧の変化特性を示す特性線図である。FIG. 15 is a characteristic diagram showing the change characteristics of the output voltage with respect to the change in AC input power to the power supply line, which is a verification result using the verification circuit shown in FIG. 14. 図１２に示された演算増幅器に高周波外来ノイズが混入した場合における主要部の電流の流れを示した回路図である。13 is a circuit diagram showing the current flow in the main parts when high-frequency external noise is mixed into the operational amplifier shown in FIG. 12. 図１２に示された従来の演算増幅器において高周波ＡＣ電圧の振幅を減らす方策を施した場合の回路構成を示す回路図である。FIG. 13 is a circuit diagram showing a circuit configuration in which a measure to reduce the amplitude of a high-frequency AC voltage is implemented in the conventional operational amplifier shown in FIG. 12. 図１７に示された演算回路にダイオード構造を有する素子をコンデンサとして正電源端子と負電源端子間に設けた場合の回路を示す回路図である。18 is a circuit diagram showing a circuit in which an element having a diode structure is provided as a capacitor between a positive power supply terminal and a negative power supply terminal in the arithmetic circuit shown in FIG. 17.

以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の回路構成について、図１を参照しつつ説明する。
本発明の実施の形態における演算増幅器は、差動増幅回路１１０と、第１及び第２のレベルシフト回路１１１，１１２と、第３及び第４のレベルシフト回路１１３，１１４と、高利得増幅回路１１５と、出力回路１１６と、電流制限回路１１７と、電流源回路１１８とに大別されて構成されたものとなっている。 DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
It should be noted that the components, arrangements, etc. described below do not limit the present invention, and various modifications can be made within the scope of the present invention.
First, the circuit configuration of an operational amplifier according to an embodiment of the present invention will be described with reference to FIG.
The operational amplifier in the embodiment of the present invention is broadly composed of a differential amplifier circuit 110, first and second level shift circuits 111, 112, third and fourth level shift circuits 113, 114, a high gain amplifier circuit 115, an output circuit 116, a current limiting circuit 117, and a current source circuit 118.

本発明の実施の形態における演算増幅器は、従来の演算増幅器の回路構成と基本的に同様の回路構成を有するものであるが、後述するように、ＡＣ電流ＩXCを低減するための構成を有する点が従来と異なるものである。
以下、本発明の実施の形態における演算増幅器の具体的な回路構成について説明する。
まず、差動増幅回路１１０は、差動対を構成する第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４と、アクティブ負荷を構成する第５及び第６のトランジスタ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６を主たる構成要素として構成されている。
なお、本発明の実施の形態においては、第３及び第４のトランジスタ３，４にＰＮＰ型バイポーラトランジスタが、第５及び第６のトランジスタ５，６には、ＮＰＮ型バイポーラトランジスタが、それぞれ用いられている。 The operational amplifier in the embodiment of the present invention has a circuit configuration basically similar to that of a conventional operational amplifier, but differs from the conventional one in that it has a configuration for reducing AC current I, as will be described later.
A specific circuit configuration of the operational amplifier according to the embodiment of the present invention will now be described.
First, the differential amplifier circuit 110 is configured mainly by third and fourth transistors (in FIG. 1, these are indicated as “Q3” and “Q4”, respectively) 3 and 4 that form a differential pair, and fifth and sixth transistors (in FIG. 1, these are indicated as “Q5” and “Q6”, respectively) 5 and 6 that form an active load.
In this embodiment of the present invention, the third and fourth transistors 3 and 4 are PNP bipolar transistors, and the fifth and sixth transistors 5 and 6 are NPN bipolar transistors.

第３及び第４のトランジスタ３，４は、エミッタが相互に接続されると共に、ＰＮＰ型バイポーラトランジスタを用いた第１１２のトランジスタ（図１においては「Ｑ１１２」と表記）３２のコレクタに接続されている。そして、この第１１２のトランジスタ３２のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。 The emitters of the third and fourth transistors 3 and 4 are connected to each other and to the collector of the 112th transistor 32 (indicated as "Q112" in FIG. 1) which is a PNP bipolar transistor. The positive power supply voltage VCC is applied to the emitter of the 112th transistor 32.

一方、第５及び第６のトランジスタ５，６は、カレントミラー接続されて設けられている。
すなわち、第５及び第６のトランジスタ５，６は、ベースが相互に接続されると共に、第５のトランジスタ５のコレクタと接続されて、第５のトランジスタ５は、いわゆるダイオード接続されて設けられている。
第５のトランジスタ５のコレクタには、第３のトランジスタ３のコレクタが、第６のトランジスタ６のコレクタには、第４のトランジスタ４のコレクタが、それぞれ接続されている。また、第５及び第６のトランジスタ５，６のエミッタには、負電源電圧ＶＥＥが印加されるようになっている。 On the other hand, the fifth and sixth transistors 5 and 6 are connected in a current mirror configuration.
That is, the bases of the fifth and sixth transistors 5 and 6 are connected to each other and to the collector of the fifth transistor 5, so that the fifth transistor 5 is provided in a so-called diode connection.
The collector of the fifth transistor 5 is connected to the collector of the third transistor 3, and the collector of the sixth transistor 6 is connected to the collector of the fourth transistor 4. A negative power supply voltage VEE is applied to the emitters of the fifth and sixth transistors 5 and 6.

次に、第１及び第２のレベルシフト回路１１１，１１２は、反転入力端子（図１においては「ＩＮＭ」と表記）６１と非反転入力端子（図１においては「ＩＮＰ」と表記）６２に入力される入力信号のダイナミックレンジの下限レベルを負電源端子の電位以下に拡大する機能を果たすものである。
第１のレベルシフト回路１１１は、第１のトランジスタ（図１においては「Ｑ１」と表記）１と、第１１１のトランジスタ（図１においては「Ｑ１１１」と表記）３１と、第１の入力抵抗器（図１においては「Ｒｉｎ１」と表記）４１とを有して構成されている。 Next, the first and second level shift circuits 111, 112 function to expand the lower limit level of the dynamic range of the input signal input to the inverting input terminal (denoted as "INM" in FIG. 1) 61 and the non-inverting input terminal (denoted as "INP" in FIG. 1) 62 to below the potential of the negative power supply terminal.
The first level shift circuit 111 is configured to include a first transistor (denoted as "Q1" in FIG. 1) 1, a 111th transistor (denoted as "Q111" in FIG. 1) 31, and a first input resistor (denoted as "Rin1" in FIG. 1) 41.

また、第２のレベルシフト回路１１２は、第２のトランジスタ（図１においては「Ｑ２と表記）２と、第１１３のトランジスタ（図１においては「Ｑ１１３」と表記）３３と、第２の入力抵抗器（図１においては「Ｒｉｎ２」と表記）４２とを有して構成されている。いずれのレベルシフト回路１１１，１１２も基本的構成は同一である。 The second level shift circuit 112 is configured to include a second transistor (indicated as "Q2" in FIG. 1) 2, a 113th transistor (indicated as "Q113" in FIG. 1) 33, and a second input resistor (indicated as "Rin2" in FIG. 1) 42. Both level shift circuits 111 and 112 have the same basic configuration.

なお、本発明の実施の形態においては、第１及び第２のトランジスタ１，２、並びに、第１１１及び第１１３のトランジスタ３１，３３には、ＰＮＰ型バイポーラトランジスタが用いられている。 In this embodiment of the present invention, the first and second transistors 1 and 2, and the 111th and 113th transistors 31 and 33 are PNP bipolar transistors.

第１のトランジスタ１のエミッタは、第３のトランジスタ３のベースに接続されると共に、第１１１のトランジスタ３１のコレクタに接続されている。そして、第１１１のトランジスタ３１のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
また、第１のトランジスタ１のコレクタは、負電源電圧ＶＥＥが印加される一方、ベースは、第１の入力抵抗器４１を介して反転入力端子６１に接続されている。 The emitter of the first transistor 1 is connected to the base of the third transistor 3 and also to the collector of the 111th transistor 31. The emitter of the 111th transistor 31 is adapted to receive the positive power supply voltage VCC.
The collector of the first transistor 1 is applied with the negative power supply voltage VEE, while the base is connected to the inverting input terminal 61 via the first input resistor 41 .

第２のトランジスタ２のエミッタは、第４のトランジスタ４のベースに接続されると共に、第１１３のトランジスタ３３のコレクタに接続されている。そして、第１１３のトランジスタ３３のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
また、第２のトランジスタ２のコレクタは、負電源電圧ＶＥＥが印加される一方、ベースは、第２の入力抵抗器４２を介して非反転入力端子６２に接続されている。 The emitter of the second transistor 2 is connected to the base of the fourth transistor 4 and also to the collector of the 113th transistor 33. The emitter of the 113th transistor 33 is adapted to receive the positive power supply voltage VCC.
The collector of the second transistor 2 is applied with the negative power supply voltage VEE, while the base is connected to the non-inverting input terminal 62 via the second input resistor 42 .

第３のレベルシフト回路１１３は、第７のトランジスタ（図１においては「Ｑ７」と表記）７と第１１０のトランジスタ（図１においては「Ｑ１１０」と表記）３０とを有して構成されている。この第３のレベルシフト回路１１３は、第５及び第６のトランジスタ５，６により構成されたアクティブ負荷に流れる電流の誤差をなくすために設けられたダミー回路である。
なお、本発明の実施の形態においては、第７のトランジスタ７及び第１１０のトランジスタ３０に、ＰＮＰ型バイポーラトランジスタが用いられている。 The third level shift circuit 113 is configured to include a seventh transistor (denoted as “Q7” in FIG. 1) 7 and a 110th transistor (denoted as “Q110” in FIG. 1) 30. This third level shift circuit 113 is a dummy circuit provided to eliminate an error in the current flowing through the active load formed by the fifth and sixth transistors 5 and 6.
In this embodiment of the present invention, the seventh transistor 7 and the 110th transistor 30 are PNP bipolar transistors.

第７のトランジスタ７のエミッタは、第１１０のトランジスタ１１０のコレクタに接続され、第１１０のトランジスタ３０のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
また、第７のトランジスタ７のコレクタには、負電源電圧ＶＥＥが印加される一方、ベースは第５のトランジスタ５のコレクタに接続されている。 The emitter of the seventh transistor 7 is connected to the collector of the 110th transistor 110, and the positive power supply voltage VCC is applied to the emitter of the 110th transistor 30.
The seventh transistor 7 has its collector connected to the negative power supply voltage VEE, and its base connected to the collector of the fifth transistor 5 .

第４のレベルシフト回路１１４は、第８のトランジスタ（図１においては「Ｑ８」と表記）８と第１１４のトランジスタ３４とを有して構成されている。
なお、本発明の実施の形態において、第８のトランジスタ８及び第１１４のトランジスタ３４には、ＰＮＰ型バイポーラトランジスタが用いられている。
第８のトランジスタ８のエミッタは、第１１４のトランジスタ３４のコレクタに接続され、第１１４のトランジスタ３４のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。 The fourth level shift circuit 114 is configured to include an eighth transistor (denoted as “Q8” in FIG. 1) 8 and a 114th transistor 34 .
In the embodiment of the present invention, the eighth transistor 8 and the 114th transistor 34 are PNP bipolar transistors.
The emitter of the eighth transistor 8 is connected to the collector of the 114th transistor 34, and the positive power supply voltage VCC is applied to the emitter of the 114th transistor 34.

この第４のレベルシフト回路１１４は、アクティブ負荷となる第６のトランジスタ６のコレクタ・エミッタ電圧を、第５のトランジスタ５のコレクタ・エミッタ間電圧Ｖｃｅ（＝Ｖｂｅ：ベース・エミッタ間電圧）と同一電位にバイアスする機能を果たす。 This fourth level shift circuit 114 serves to bias the collector-emitter voltage of the sixth transistor 6, which acts as an active load, to the same potential as the collector-emitter voltage Vce (=Vbe: base-emitter voltage) of the fifth transistor 5.

高利得増幅回路１１５は、ダーリントン接続された第９及び第１０のトランジスタ（図１においては、それぞれ「Ｑ９」、「Ｑ１０」と表記）９，１０と、第１１５及び第１１７のトランジスタ（図１においては、それぞれ「Ｑ１１５」、「Ｑ１１７」と表記）３５，３７とを有して構成されている。
本発明に実施の形態において、第９及び第１０のトランジスタ９，１０には、ＮＰＮ型バイポーラトランジスタが、第１１５及び第１１７のトランジスタ３５，３７には、ＰＮＰ型バイポーラトランジスタが、それぞれ用いられている。 The high gain amplifier circuit 115 is configured to include Darlington-connected ninth and tenth transistors 9, 10 (represented as "Q9" and "Q10" in FIG. 1, respectively) and 115th and 117th transistors 35, 37 (represented as "Q115" and "Q117" in FIG. 1, respectively).
In this embodiment of the present invention, the ninth and tenth transistors 9 and 10 are NPN bipolar transistors, and the fifteenth and seventeenth transistors 35 and 37 are PNP bipolar transistors.

第９のトランジスタ９のベースは、第８のトランジスタ８のエミッタに接続される一方、エミッタは、第１０のトランジスタ１０のベースに接続されている。また、第９のトランジスタ９のコレクタは、第１１５のトランジスタ３５のコレクタに接続されており、この第１１５のトランジスタ３５のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。 The base of the ninth transistor 9 is connected to the emitter of the eighth transistor 8, while the emitter is connected to the base of the tenth transistor 10. The collector of the ninth transistor 9 is connected to the collector of the 115th transistor 35, and the positive power supply voltage VCC is applied to the emitter of the 115th transistor 35.

一方、第１０のトランジスタ１０のコレクタは、第１１７のトランジスタ３７のコレクタに接続されており、この第１１７のトランジスタ３７のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
また、第１０のトランジスタ１０のエミッタは、負電源電圧ＶＥＥが印加されるようになっている。
そして、第１０のトランジスタ１０のコレクタは、次述する出力回路１１６の入力段に接続されている。 On the other hand, the collector of the tenth transistor 10 is connected to the collector of the 117th transistor 37, and the positive power supply voltage VCC is applied to the emitter of the 117th transistor 37.
The emitter of the tenth transistor 10 is adapted to receive the negative power supply voltage VEE.
The collector of the tenth transistor 10 is connected to the input stage of an output circuit 116 which will be described next.

出力回路１１６は、第１５乃至第１７のトランジスタ（図１においては、それぞれ「Ｑ１５」、「Ｑ１６」、「Ｑ１７」と表記）１５～１７と、第１及び第２の抵抗器（図１においては、それぞれ「Ｒ１」、「Ｒ２」と表記）４３，４４とを有して構成されている。
本発明の実施の形態において、第１５及び第１６のトランジスタ１５，１６には、ＮＰＮ型バイポーラトランジスタが、第１７のトランジスタ１７には、ＰＮＰ型バイポーラトランジスタが、それぞれ用いられている。 The output circuit 116 is configured to include fifteenth to seventeenth transistors 15 to 17 (in FIG. 1, these are indicated as “Q15”, “Q16”, and “Q17”, respectively) and first and second resistors 43, 44 (in FIG. 1, these are indicated as “R1” and “R2”, respectively).
In the embodiment of the present invention, the fifteenth and sixteenth transistors 15 and 16 are NPN bipolar transistors, and the seventeenth transistor 17 is a PNP bipolar transistor.

正電源電圧ＶＣＣと負電源電圧ＶＥＥとの間に、正電源電圧ＶＣＣ側から、第１６のトランジスタ１６、第２の抵抗器４４、及び、第１７のトランジスタ１７が直列接続されて設けられている。
第１６のトランジスタ１６のベースには、この第１６のトランジスタ１６とダーリントン回路を構成する第１５のトランジスタ１５のエミッタが接続されると共に、第１の抵抗器４３を介して第１６のトランジスタ１６のエミッタが接続されている。 Between the positive power supply voltage VCC and the negative power supply voltage VEE, a sixteenth transistor 16, a second resistor 44, and a seventeenth transistor 17 are connected in series from the positive power supply voltage VCC side.
The base of the 16th transistor 16 is connected to the emitter of the 15th transistor 15 which constitutes a Darlington circuit together with the 16th transistor 16, and is also connected to the emitter of the 16th transistor 16 via a first resistor 43.

第１５のトランジスタ１５のコレクタには、正電源電圧ＶＣＣが印加されるようになっている一方、ベースは、高利得増幅回路１１５の第１０のトランジスタ１０のコレクタに接続されている。
なお、第１５のトランジスタ１５のベースと第８のトランジスタ８のベースとの間には、第１５のトランジスタ１５のベース側から、減衰抵抗器（図１においては「ＲＸ１１」と表記）４９、位相補償用コンデンサ（図１においては「Ｃ１」と表記）５１の順で直列接続されて設けられている。 The collector of the fifteenth transistor 15 is adapted to receive the positive power supply voltage VCC, while the base is connected to the collector of the tenth transistor 10 of the high gain amplifier circuit 115 .
Between the base of the fifteenth transistor 15 and the base of the eighth transistor 8, an attenuation resistor (indicated as “RX11” in FIG. 1 ) 49 and a phase compensation capacitor (indicated as “C1” in FIG. 1 ) 51 are connected in series in this order from the base side of the fifteenth transistor 15.

電流制限回路１１７は、第１１乃至第１４のトランジスタ（図１においては、それぞれ「Ｑ１１」、「Ｑ１２」、「Ｑ１３」、「Ｑ１４」と表記）１１～１４と、第１１６のトランジスタ（図１においては「Ｑ１１６」と表記）３６とを有して構成されている。かかる電流制限回路１１７は、出力回路１１６の第１６のトランジスタ１６に流れる電流の抑圧と、第９のトランジスタ９のコレクタ電流の制限を行うものである。
本発明の実施の形態において、第１１及び第１１６のトランジスタ１１，３６には、ＰＮＰ型バイポーラトランジスタが、第１２乃至第１４のトランジスタ１２～１４には、ＮＰＮ型バイポーラトランジスタが、それぞれ用いられている。 The current limiting circuit 117 is configured to include eleventh to fourteenth transistors 11 to 14 (represented as "Q11", "Q12", "Q13", and "Q14" in FIG. 1, respectively) and a sixteenth transistor 36 (represented as "Q116" in FIG. 1). The current limiting circuit 117 suppresses the current flowing through the sixteenth transistor 16 of the output circuit 116 and limits the collector current of the ninth transistor 9.
In the embodiment of the present invention, the eleventh and sixteenth transistors 11, 36 are PNP bipolar transistors, and the twelfth to fourteenth transistors 12 to 14 are NPN bipolar transistors.

第１２及び第１３のトランジスタ１２，１３は、カレントミラー回路を構成している。
すなわち、第１２及び第１３のトランジスタ１２，１３のベースは相互に接続されると共に、第１２のトランジスタ１２のコレクタに接続されている一方、各々のエミッタには、負電源電圧ＶＥＥが印加されるようになっている。 The twelfth and thirteenth transistors 12 and 13 form a current mirror circuit.
That is, the bases of the twelfth and thirteenth transistors 12, 13 are connected to each other and to the collector of the twelfth transistor 12, while the negative power supply voltage VEE is applied to each of the emitters.

また、第１２のトランジスタ１２のコレクタは、第１１６のトランジスタ３６のコレクタに接続され、第１１６のトランジスタ３６のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。さらに、第１２のトランジスタ１２のコレクタには、第１１のトランジスタ１１のベースが接続されている。
第１１のトランジスタ１１のエミッタは、第９のトランジスタ９のコレクタに接続される一方、第１１のトランジスタ１１のコレクタには、負電源電圧ＶＥＥが印加されるようになっている。 The collector of the twelfth transistor 12 is connected to the collector of the 116th transistor 36, and the positive power supply voltage VCC is applied to the emitter of the 116th transistor 36. The collector of the twelfth transistor 12 is connected to the base of the eleventh transistor 11.
The emitter of the eleventh transistor 11 is connected to the collector of the ninth transistor 9, while the negative power supply voltage VEE is applied to the collector of the eleventh transistor 11.

また、第１３のトランジスタ１３のコレクタは、第１４のトランジスタ１４のベースと共に第１６のトランジスタ１６のエミッタに接続されている。
そして、第１４のトランジスタ１４のコレクタは、第１５のトランジスタ１５のベースに接続される一方、第１４のトランジスタ１４のエミッタは、第１７のトランジスタ１７のエミッタと共に出力端子６３に接続されている。 The collector of the thirteenth transistor 13 is connected to the base of the fourteenth transistor 14 and to the emitter of the sixteenth transistor 16 .
The collector of the fourteenth transistor 14 is connected to the base of the fifteenth transistor 15 , while the emitter of the fourteenth transistor 14 is connected to the output terminal 63 together with the emitter of the seventeenth transistor 17 .

電流源回路１１８は、第１０９乃至第１１７のトランジスタ（図１においては、それぞれ「Ｑ１０９」、「Ｑ１１０」、「Ｑ１１１」、「Ｑ１１２」、「Ｑ１１３」、「Ｑ１１４」、「Ｑ１１５」、「Ｑ１１６」、「Ｑ１１７」と表記）２９～３７と、定電流源（図１においては「ＣＳ１」と表記）１２０とを有して構成されている。
本発明の実施の形態において、第１０９乃至第１１７のトランジスタ２９～３７には、ＰＮＰ型バイポーラトランジスタが用いられている。 The current source circuit 118 is configured to include 109th to 117th transistors 29 to 37 (represented as "Q109", "Q110", "Q111", "Q112", "Q113", "Q114", "Q115", "Q116", and "Q117" in FIG. 1, respectively) and a constant current source 120 (represented as "CS1" in FIG. 1).
In the embodiment of the present invention, the 109th to 117th transistors 29 to 37 are PNP bipolar transistors.

第１０９のトランジスタ２９と、第１１０乃至第１１７のトランジスタ３０～３７は、カレントミラー回路を構成しており、入力段を構成する第１０９のトランジスタ２９側から出力段となる第１１０乃至第１１７のトランジスタ３０～３７の各トランジスタに電流出力が得られるようになっている。
すなわち、第１０９のトランジスタ２９のエミッタには、正電源電圧ＶＣＣが印加されるようになっている一方、ベースとコレクタとは相互に接続されて、その接続点と負電源電圧ＶＥＥとの間に定電流源１２０が設けられている。
そして、第１０９のトランジスタ２９のベースは、第１１０乃至第１１７のトランジスタ３０～３７の各ベースと相互に接続されている。 The 109th transistor 29 and the 110th to 117th transistors 30 to 37 form a current mirror circuit, and a current output is obtained from the 109th transistor 29 side, which constitutes the input stage, to each of the 110th to 117th transistors 30 to 37, which constitute the output stage.
That is, the positive power supply voltage VCC is applied to the emitter of the 109th transistor 29, while the base and collector are connected to each other, and a constant current source 120 is provided between the connection point and the negative power supply voltage VEE.
The base of the 109th transistor 29 is connected to the bases of the 110th to 117th transistors 30 to 37 respectively.

上述した回路構成は、図２に示された構成に集約される。
以下、図２を参照しつつ、この構成について説明する。
図２に示された演算増幅器は、差動増幅回路（図２においては「ＤＦ１」と表記）１１０と、第１及び第２の定電流源（図２においては、それぞれ「ＣＳ１１」、「ＣＳ１２」と表記）３８，３９と、第８乃至第１０のトランジスタ８～１０と、出力回路（図２においては「ＯＳ１」と表記）１１６と、位相補償用コンデンサ５１と、減衰抵抗器４９とを備える構成となっている。 The above-mentioned circuit configuration can be summarized as the configuration shown in FIG.
This configuration will now be described with reference to FIG.
The operational amplifier shown in FIG. 2 includes a differential amplifier circuit (denoted as "DF1" in FIG. 2) 110, first and second constant current sources (denoted as "CS11" and "CS12" in FIG. 2, respectively) 38, 39, eighth to tenth transistors 8 to 10, an output circuit (denoted as "OS1" in FIG. 2) 116, a phase compensation capacitor 51, and an attenuation resistor 49.

図１に示された回路構成との対応は、次述する通りである。
まず、差動増幅回路１１０は、図１における第１及び第２の入力抵抗器４１，４２、第１乃至第７のトランジスタ１～７、定電流源１２０、及び、第１０９乃至第１１３のトランジスタ２９～３３で構成される部分に対応する。
また、第１の定電流源３８は、図１における第１１４のトランジスタ３４に、第２の定電流源３９は、図１における第１１５のトランジスタ３５に、それぞれ対応している。 The correspondence with the circuit configuration shown in FIG. 1 is as follows.
First, the differential amplifier circuit 110 corresponds to a portion constituted by the first and second input resistors 41, 42, the first to seventh transistors 1 to 7, the constant current source 120, and the 109th to 113th transistors 29 to 33 in FIG.
1. The first constant current source 38 corresponds to the 114th transistor 34 in FIG. 1, and the second constant current source 39 corresponds to the 115th transistor 35 in FIG.

出力回路１１６は、図１における第１１乃至第１７のトランジスタ１１～１７、第１１６及び第１１７のトランジスタ３６，３７、第１及び第２の抵抗器４３，４４で構成される部分に対応する。
次に、具体的な回路接続について説明する。
差動増幅回路１１０の反転入力端子Ｄ１は、演算増幅器の反転入力端子６１に、差動増幅回路１１０の非反転入力端子Ｄ２は、演算増幅器の非反転入力端子６２に、それぞれ接続されている。 The output circuit 116 corresponds to a portion formed of the eleventh to seventeenth transistors 11 to 17, the 116th and 117th transistors 36 and 37, and the first and second resistors 43 and 44 in FIG.
Next, a specific circuit connection will be described.
An inverting input terminal D1 of the differential amplifier circuit 110 is connected to an inverting input terminal 61 of the operational amplifier, and a non-inverting input terminal D2 of the differential amplifier circuit 110 is connected to a non-inverting input terminal 62 of the operational amplifier.

また、差動増幅回路１１０の正電源端子Ｄ３は、演算増幅器の正電源端子６４、差動増幅回路１１０の負電源端子Ｄ４は、演算増幅器の負電源端子６５に、それぞれ接続されている。
この差動増幅回路１１０の出力端子Ｄ５は、位相補償用コンデンサ５１の一端と、寄生容量Ｃｂ２の一端、及び、第８のトランジスタ８のベースに接続されている。 Moreover, the positive power supply terminal D3 of the differential amplifier circuit 110 is connected to the positive power supply terminal 64 of the operational amplifier, and the negative power supply terminal D4 of the differential amplifier circuit 110 is connected to the negative power supply terminal 65 of the operational amplifier.
An output terminal D 5 of the differential amplifier circuit 110 is connected to one end of the phase compensation capacitor 51 , one end of the parasitic capacitance Cb 2 , and the base of the eighth transistor 8 .

第８のトランジスタ８のコレクタは、負電源端子６５に、エミッタは、寄生容量Ｃｂ２の他端、第１の定電流源３８、及び、第９のトランジスタ９のベースに接続されている。
第９のトランジスタ９のコレクタは、第２の定電流源３９に接続される一方、エミッタは、第１０のトランジスタ１０のベースに接続されている。 The collector of the eighth transistor 8 is connected to the negative power supply terminal 65 , and the emitter is connected to the other end of the parasitic capacitance Cb 2 , the first constant current source 38 , and the base of the ninth transistor 9 .
The collector of the ninth transistor 9 is connected to a second constant current source 39 , while the emitter is connected to the base of the tenth transistor 10 .

第１０のトランジスタ１０のエミッタは、負電源端子６５に接続される一方、コレクタは、寄生容量Ｃｂ１の一端、減衰抵抗器４９の一端、寄生容量Ｃｂ３の一端、及び、出力回路１１６の入力端子Ｏ１に接続されている。
出力回路１１６の出力端子Ｏ２は、演算増幅器の出力端子６３に接続されている。
また、寄生容量Ｃｂ１の他端は、演算増幅器の正電源端子６４に、寄生容量Ｃｂ３の他端は、演算増幅器の負電源端子６５に、それぞれ接続されている。
減衰抵抗器４９の他端は、位相補償用コンデンサ５１の他端に接続されている。 The emitter of the tenth transistor 10 is connected to the negative power supply terminal 65, while the collector is connected to one end of the parasitic capacitance Cb1, one end of the attenuation resistor 49, one end of the parasitic capacitance Cb3, and the input terminal O1 of the output circuit 116.
The output terminal O2 of the output circuit 116 is connected to the output terminal 63 of the operational amplifier.
The other end of the parasitic capacitance Cb1 is connected to a positive power supply terminal 64 of the operational amplifier, and the other end of the parasitic capacitance Cb3 is connected to a negative power supply terminal 65 of the operational amplifier.
The other end of the attenuation resistor 49 is connected to the other end of the phase compensation capacitor 51 .

図２において、太実線矢印で示された電流の経路は、高周波外来ノイズにより生ずるＡＣ電流ＩXCを示している。
次に、かかる構成における高周波外来ノイズによるＡＣ電流ＩXCの低減と出力電圧Ｖｏｕｔの変動の抑圧について説明する。
まず、位相補償用コンデンサ５１を流れるＡＣ電流ＩXCは、従来技術で説明した通りであるが、再掲すれば下記する式２の相関式で表される。 In FIG. 2, the current path indicated by the thick solid arrow indicates an AC current I XC generated by high-frequency external noise.
Next, a description will be given of the reduction of AC current I.sub.XC due to high frequency external noise and the suppression of fluctuations in output voltage V.sub.out in such a configuration.
First, the AC current I XC flowing through the phase compensation capacitor 51 is as explained in the prior art, and is expressed again by the correlation equation of Equation 2 below.

ＩXC∝ＶCA／〔（ＲＸ１１）^２＋｛（１／２πｆ）×（１／Ｃ１＋１／Ｃｂ１＋１／Ｃｂ２）｝^２〕^１／２・・・式２ IXC∝VCA/[(RX11) ² + {(1/2πf)×(1/C1+1/Cb1+1/Cb2)} ² ] ^1/2 ...Equation 2

ここで、ＶCAは、正電源端子６４における高周波ＡＣ電圧の振幅、ＲＸ１１は、減衰抵抗器４９の抵抗値、ｆは、高周波ＡＣ電圧の周波数、Ｃ１は、位相補償用コンデンサ５１の容量値、Ｃｂ１は、第１５のトランジスタ１５のコレクタ・べース間の寄生容量値、Ｃｂ２は、第８のトランジスタ８のベース・エミッタ間の寄生容量値である。 Here, VCA is the amplitude of the high frequency AC voltage at the positive power supply terminal 64, RX11 is the resistance value of the attenuation resistor 49, f is the frequency of the high frequency AC voltage, C1 is the capacitance value of the phase compensation capacitor 51, Cb1 is the parasitic capacitance value between the collector and base of the 15th transistor 15, and Cb2 is the parasitic capacitance value between the base and emitter of the 8th transistor 8.

この構成例にあっては、位相補償用コンデンサ５１と直列接続した減衰抵抗器４９の抵抗値が、式２で示されたＡＣ電流ＩXCと高周波ＡＣ電圧の相関を表す式の分母となるため、その抵抗値の調整によりＡＣ電流ＩXCを減少させることが可能となる。
ＡＣ電流ＩXCが減少すると、第９のトランジスタ９のベース電流の増加が抑制され、第１０のトランジスタ１０のベース電流の増加も抑えられる。その結果、第１０のトランジスタ１０のコレクタ電位は下がり難くなり、演算増幅器の出力電圧Ｖｏｕｔは低下し難くなる。 In this configuration example, the resistance value of attenuation resistor 49 connected in series with phase compensation capacitor 51 becomes the denominator of the equation expressing the correlation between AC current I and the high frequency AC voltage shown in Equation 2, so it is possible to reduce AC current I by adjusting the resistance value.
When the AC current I decreases, an increase in the base current of the ninth transistor 9 is suppressed, and an increase in the base current of the tenth transistor 10 is also suppressed. As a result, the collector potential of the tenth transistor 10 becomes less likely to decrease, and the output voltage Vout of the operational amplifier becomes less likely to decrease.

図６には、本発明の実施の形態における演算増幅器の電源ラインへのＡＣ入力電力Ｐｉｎの変化に対する出力電圧Ｖｏｕｔの変化特性例が示されており、以下、同図について説明する。
図６において、横軸はＡＣ入力電力Ｐｉｎを、縦軸は、出力電圧Ｖｏｕｔを、それぞれ示している。
同図において、実線の特性線は、減衰抵抗器４９の抵抗値ＲＸ１１を１０００Ωとした場合の特性例である。
なお、同図において、点線の特性線は、図１２に示された従来回路の同様な特性例である。 FIG. 6 shows an example of the change characteristics of the output voltage Vout relative to the change in the AC input power Pin to the power supply line of the operational amplifier in the embodiment of the present invention, and the figure will be described below.
In FIG. 6, the horizontal axis represents the AC input power Pin, and the vertical axis represents the output voltage Vout.
In the figure, the solid characteristic line is an example of characteristics when the resistance value RX11 of the attenuation resistor 49 is set to 1000Ω.
In the figure, the dotted characteristic line is an example of the same characteristic of the conventional circuit shown in FIG.

図６によれば、従来回路の場合、入力電力Ｐｉｎ＝３０ｄＢｍで出力電圧Ｖｏｕｔは、正常値の６Ｖから大きく低下している。
これに対して、本発明の実施の形態における演算増幅器の場合、入力電力Ｐｉｎ＝３０ｄＢｍを越えても出力電圧Ｖｏｕｔは、正常値の６Ｖに保たれる良好な結果を示している。 According to FIG. 6, in the case of the conventional circuit, the output voltage Vout drops significantly from the normal value of 6 V when the input power Pin is 30 dBm.
In contrast to this, in the case of the operational amplifier according to the embodiment of the present invention, even if the input power Pin exceeds 30 dBm, the output voltage Vout is maintained at the normal value of 6 V, which is an excellent result.

ここで、減衰抵抗器４９の抵抗値ＲＸ１１の選定について説明する。
抵抗値ＲＸ１１が小さい場合、ＡＣ電流ＩXCの低減効果が小さくなる一方、大きすぎると演算増幅器のＡＣ特性に大きな影響を及ぼす。
したがって、抵抗値ＲＸ１１の大きさは、ＡＣ電流ＩXCの低減効果とＡＣ特性の悪化とのバランスの下、適切な範囲で選定する必要がある。 Here, the selection of the resistance value RX11 of the attenuation resistor 49 will be described.
If the resistance value RX11 is small, the effect of reducing the AC current IXC is small, whereas if it is too large, it will have a large effect on the AC characteristics of the operational amplifier.
Therefore, the magnitude of the resistance value RX11 must be selected within an appropriate range while balancing the effect of reducing the AC current IXC and the deterioration of the AC characteristics.

そこで、まず、抵抗値ＲＸ１１の下限値について検討する。
先の式２を参照すると、分数式の分母は、減衰抵抗器４９とコンデンサの合成インピーダンスの和である。したがって、コンデンサの合成インピーダンスよりも抵抗値ＲＸ１１が低い場合は、ＡＣ電流ＩXCの低減効果を得ることは難しい。それ故、抵抗値ＲＸ１１の下限値は、下記する式３に示されるようにコンデンサのインピーダンスより大きな値に選定することが好適である。 First, the lower limit of the resistance value RX11 will be considered.
Referring to the above formula 2, the denominator of the fractional formula is the sum of the combined impedance of the attenuation resistor 49 and the capacitor. Therefore, if the resistance value RX11 is lower than the combined impedance of the capacitor, it is difficult to obtain a reduction effect of the AC current IXC. Therefore, it is preferable to select the lower limit value of the resistance value RX11 to a value larger than the impedance of the capacitor, as shown in the following formula 3.

（１／２πｆ）×｛（１／Ｃ１）＋（１／Ｃｂ１）＋（１／Ｃｂ２）｝＜ＲＸ１１・・・式３ (1/2πf)×{(1/C1)+(1/Cb1)+(1/Cb2)}<RX11...Formula 3

次に、抵抗値ＲＸ１１の上限値について検討する。
先に述べたように抵抗値ＲＸ１１が大きいほど演算増幅器のＡＣ特性への影響が増大する。一般的に、位相補償用コンデンサ５１と直接接続された抵抗器は、例えば、非特許文献１、２等で良く知られているようにゼロ点を作る役割を果たす。このゼロ点を作る減衰抵抗器４９の抵抗値ＲＸ１１は、下記する式４の不等式を満たす上限値にすることが望ましい。 Next, the upper limit of the resistance value RX11 will be considered.
As mentioned above, the larger the resistance value RX11, the greater the effect on the AC characteristics of the operational amplifier. In general, a resistor directly connected to the phase compensation capacitor 51 plays a role in creating a zero point, as is well known in, for example, Non-Patent Documents 1 and 2. It is desirable that the resistance value RX11 of the attenuation resistor 49 that creates this zero point be set to an upper limit value that satisfies the inequality in Equation 4 below.

ＲＸ１１＜（１＋Ｃｂ３／Ｃ１）／ｇｍ_{Ｑ９Ｑ１０}・・・式４ RX11<(1+Cb3/C1)/gm _Q9Q10 ...Formula 4

ここで、Ｃｂ３は、出力回路１１６の入力端子０１のノードに接続される寄生容量（図２参照）であり、より具体的には、第１７のトランジスタ１７のベースと負電源電圧との間に生ずる寄生容量である（図１参照）。
また、ｇｍ_{Ｑ９Ｑ１１}は、ダーリントン接続されている第９及び第１０のトランジスタ９，１０のトランスコンダクタンスである。 Here, Cb3 is the parasitic capacitance connected to the node of the input terminal 01 of the output circuit 116 (see FIG. 2), and more specifically, is the parasitic capacitance generated between the base of the 17th transistor 17 and the negative power supply voltage (see FIG. 1).
Furthermore, _gmQ9Q11 is the transconductance of the ninth and tenth transistors 9 and 10 which are connected in a Darlington configuration.

図７には、抵抗値ＲＸ１１を３つの代表的な値に選定した場合の演算増幅器の周波数変化に対する電圧利得のシミュレーション結果が示されており、以下、同図について説明する。
なお、図７において、横軸は入力信号の周波数を、縦軸は電圧利得を、それぞれ示している。また、ｐ２はセカンドポールの周波数を、ｐ３はサードポールの周波数を、それぞれ意味している。
図７（Ａ）は、抵抗値ＲＸ１１＝０Ωの場合の電圧利得の周波数特性を示している。この場合、ゼロ点が存在せず、周波数特性に特段の異常は無い。 FIG. 7 shows the results of a simulation of the voltage gain of an operational amplifier versus frequency change when the resistance value RX11 is set to three representative values, and will be described below.
7, the horizontal axis indicates the frequency of the input signal, and the vertical axis indicates the voltage gain. Also, p2 indicates the frequency of the second pole, and p3 indicates the frequency of the third pole.
7A shows the frequency characteristic of the voltage gain when the resistance value RX11 is 0 Ω. In this case, there is no zero point, and there is nothing particularly abnormal in the frequency characteristic.

図７（Ｂ）は、抵抗値ＲＸ１１＝（１＋Ｃｂ３／Ｃ１）／ｇｍ_{Ｑ９Ｑ１０}Ωの場合の電圧利得の周波数特性を示している。この場合、セカンドポールとゼロ点が一致し、周波数特性に特段の異常は無い。
図７（Ｃ）は、先の式４を満たさない場合、すなわち、抵抗値ＲＸ１１＞（１＋Ｃｂ３／Ｃ１）／ｇｍ_{Ｑ９Ｑ１０}Ωの場合の電圧利得の周波数特性を示している。 7B shows the frequency characteristic of the voltage gain when the resistance value RX11=(1+Cb3/C1)/gm _Q9Q10 Ω. In this case, the second pole and the zero point coincide with each other, and there is no particular abnormality in the frequency characteristic.
FIG. 7C shows the frequency characteristic of the voltage gain when the above formula 4 is not satisfied, that is, when the resistance value RX11>(1+Cb3/C1)/gm _Q9Q10 Ω.

この場合、ゼロ点の周波数がセカンドポールの周波数よりも低いため、ゼロ点までは－２０ｄＢ／ｄｅｃで低下していた電圧利得が、ゼロ点以降セカンドポールまでの間、一旦、平坦となり、一般的ではない周波数特性となっている。
このような周波数特性を有する回路は動作が不安定となるため、結局のところ抵抗値ＲＸ１１は、先の式４を満たす条件で選定されることが必要となる。 In this case, since the frequency of the zero point is lower than the frequency of the second pole, the voltage gain, which decreases at -20 dB/dec up to the zero point, becomes flat from the zero point to the second pole, resulting in an unusual frequency characteristic.
Since a circuit having such frequency characteristics will operate unstable, ultimately it is necessary to select the resistance value RX11 so as to satisfy the condition of equation 4 above.

結論として、式３と式４とから、抵抗値ＲＸ１１は、下記する式５の範囲で選定することが望ましい。 In conclusion, based on equations 3 and 4, it is desirable to select the resistance value RX11 within the range of equation 5 below.

（１／２πｆ）×｛（１／Ｃ１）＋（１／Ｃｂ１）＋（１／Ｃｂ２）｝＜ＲＸ１１＜（１＋Ｃｂ３／Ｃ１）／ｇｍ_{Ｑ９Ｑ１０}・・・式５ (1/2πf)×{(1/C1)+(1/Cb1)+(1/Cb2)}<RX11<(1+Cb3/C1)/gm _Q9Q10 ...Formula 5

例えば、周波数ｆ＝０．５ＧＨｚ、Ｃ１＝１０ｐＦ、Ｃｂ１＝１ｐＦ、Ｃｂ２＝５ｐＦ、Ｃｂ３＝１０ｐＦ、ｇｍ_{Ｑ９Ｑ１０}＝１ｍＡ／Ｖとした場合、選定されるべき抵抗値ＲＸ１１は、４１４Ω～２０００Ωの範囲となる。
先の図６に示されたＡＣ入力電力Ｐｉｎの変化に対する出力電圧Ｖｏｕｔの変化特性は、式５の条件を満たすように抵抗値ＲＸ１１＝１０００Ωとした場合のものであり、改善効果が確かに確認できるものとなっている。 For example, when the frequency f is 0.5 GHz, C1 is 10 pF, Cb1 is 1 pF, Cb2 is 5 pF, Cb3 is 10 pF, and gm _Q9Q10 is 1 mA/V, the resistance value RX11 to be selected is in the range of 414 Ω to 2000 Ω.
The change characteristic of the output voltage Vout relative to the change in the AC input power Pin shown in FIG. 6 is obtained when the resistance value RX11 is set to 1000 Ω so as to satisfy the condition of Equation 5, and the improvement effect can certainly be confirmed.

本発明の実施の形態における演算増幅器は、ＥＳＤのサージ電圧が届きにくい内部回路における減衰抵抗器４９の追加を特徴とするものであるので、減衰抵抗器４９を設けることでＥＳＤ耐性の劣化を招くことは無い。また、減衰抵抗器４９を設けることに起因して何らかのリーク電流の増加を招くことも無いため、低消費電流を特徴とする演算増幅器にも悪影響を及ぼすことなく適用できる。 The operational amplifier in the embodiment of the present invention is characterized by the addition of an attenuation resistor 49 in the internal circuit where the ESD surge voltage is unlikely to reach, so providing the attenuation resistor 49 does not lead to a deterioration in ESD resistance. Furthermore, since providing the attenuation resistor 49 does not lead to any increase in leakage current, it can be applied to operational amplifiers characterized by low current consumption without adversely affecting them.

また、減衰抵抗器４９を設けるだけで済むので、ローパスフィルタなどのコンデンサを必要とする構成と比較して、抵抗素子は占有面積が小さい場合が多いので、本発明の実施の形態の演算増幅器を用いることでチップ面積の縮小化を図ることが可能となる。 In addition, since only an attenuation resistor 49 is required, and since resistive elements often occupy a smaller area than configurations that require a capacitor, such as low-pass filters, it is possible to reduce the chip area by using the operational amplifier according to the embodiment of the present invention.

なお、上述の実施の形態においては、減衰抵抗器４９を位相補償用コンデンサ５１と出力回路１１６との間に設けるようにしたが、減衰抵抗器４９は、必ずしもこの位置に限定されるものではない。例えば、図３に示されたように、差動増幅回路１１０と位相補償用コンデンサ５１との間に、減衰抵抗器４９を設けても良い。 In the above embodiment, the attenuation resistor 49 is provided between the phase compensation capacitor 51 and the output circuit 116, but the location of the attenuation resistor 49 is not necessarily limited to this. For example, as shown in FIG. 3, the attenuation resistor 49 may be provided between the differential amplifier circuit 110 and the phase compensation capacitor 51.

さらに、図４に示されたように、第１及び第２の減衰抵抗器４９ａ，４９ｂ（図４においては、それぞれ「ＲＸ１１」、「ＲＸ１２」と表記）を設け、この第１及び第２の減衰抵抗器４９ａ，４９ｂの間に位相補償用コンデンサ５１が位置するように差動増幅回路１１０と出力回路１１６との間に直列接続した構成としても良い。
いずれの場合にあっても、位相補償用コンデンサ５１と直列に接続された抵抗器を設ける構成を採ることが基本である。 Furthermore, as shown in FIG. 4, first and second attenuation resistors 49a, 49b (denoted as "RX11" and "RX12" in FIG. 4, respectively) may be provided and connected in series between the differential amplifier circuit 110 and the output circuit 116 so that the phase compensation capacitor 51 is located between the first and second attenuation resistors 49a, 49b.
In either case, the basic configuration is to provide a resistor connected in series with the phase compensation capacitor 51 .

なお、図１～図４において、減衰抵抗器４９を位相補償用コンデンサ５１に直列に接続された抵抗器で構成した実施の形態について説明したが、位相補償用コンデンサ５１の寄生抵抗も減衰抵抗器４９の一部として用いることが可能である。
図８には、位相補償用コンデンサの等価回路を示す模式図が示されており、以下、同図を参照しつつ、位相補償用コンデンサ５１の寄生抵抗について説明する。
位相補償用コンデンサの正極端子５１＋と負極端子５１－には、図８において「Ｒ５１ａ」、「Ｒ５１ｂ」、「Ｒ５１ｃ」、「Ｒ５１ｄ」として示すように、寄生抵抗が存在する。ここで、位相補償用コンデンサの容量値Ｃ１はＣ１＝Ｃ１ａ＋Ｃ１ｂである。 In addition, in Figures 1 to 4, an embodiment has been described in which the attenuation resistor 49 is configured as a resistor connected in series to the phase compensation capacitor 51, but the parasitic resistance of the phase compensation capacitor 51 can also be used as part of the attenuation resistor 49.
FIG. 8 is a schematic diagram showing an equivalent circuit of the phase compensation capacitor. Hereinafter, the parasitic resistance of the phase compensation capacitor 51 will be described with reference to this figure.
The positive terminal 51+ and the negative terminal 51- of the phase compensation capacitor have parasitic resistances, as shown by "R51a", "R51b", "R51c", and "R51d" in Fig. 8. Here, the capacitance value C1 of the phase compensation capacitor is C1 = C1a + C1b.

したがって、図８に示したＲ５１ａおよびＲ５１ｂは、図４の第２の減衰抵抗器４９ｂの一部として用いることも可能である。同様に、図８に示したＲ５１ｃおよびＲ５１ｄは、図４の第１の減衰抵抗器４９ａの一部として用いるこをも可能である。
すなわち、位相補償用コンデンサ５１は、正方形にレイアウトするより、長方形にレイアウトして積極的に寄生抵抗をつけることが好適である。 Therefore, R51a and R51b shown in Figure 8 can also be used as part of the second attenuation resistor 49b in Figure 4. Similarly, R51c and R51d shown in Figure 8 can also be used as part of the first attenuation resistor 49a in Figure 4.
That is, it is more preferable to lay out the phase compensation capacitor 51 in a rectangular shape rather than in a square shape to actively provide parasitic resistance.

また、上述した本発明の実施の形態において、レベルシフトのために設けられた第８のトランジスタ８に、ＰＮＰ型バイポーラトランジスタを用いたが、ＮＰＮ型バイポーラトランジスタを用いても良い。基本的には、図５に示されたようにレベルシフト回路（図５においては「ＬＳ１」と表記）２１１が設けられれば良い。 In the above-described embodiment of the present invention, a PNP bipolar transistor is used for the eighth transistor 8 provided for level shifting, but an NPN bipolar transistor may also be used. Basically, it is sufficient to provide a level shift circuit 211 (denoted as "LS1" in FIG. 5) as shown in FIG. 5.

またさらに、図２において、第９及び第１０のトランジスタ９，１０、並びに、第２の定電流源３９で構成されたダーリントン接続の増幅回路は、図１において高利得増幅回路１１５に相当し、この増幅回路のトランスコンダクタンスをｇｍ_{Ｑ９Ｑ１１}としたが、この部分は、ダーリントン接続構成やトランジスタの種類（ＰＮＰ、ＮＰＮ）が限定される必要はなく、図５に示されたように、増幅回路（図５においては「ＧＭ１」と表記）２１２が設けられる構成であれば良い。
したがって、先に図２に示された構成は、図５のように概略化可能となる。 Furthermore, in FIG. 2, the Darlington-connected amplifier circuit constituted by the ninth and tenth transistors 9, 10 and the second constant current source 39 corresponds to the high gain amplifier circuit 115 in FIG. 1, and the transconductance of this amplifier circuit is _gmQ9Q11 . However, this portion does not need to be limited to a Darlington-connected configuration or to the type of transistor (PNP, NPN), and it is sufficient that an amplifier circuit (denoted as "GM1" in FIG. 5) 212 is provided, as shown in FIG.
Therefore, the configuration previously shown in FIG. 2 can be outlined as shown in FIG.

以下、図５を参照しつつ、その構成について説明する。
なお、図２に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
差動増幅回路１１０の反転入力端子Ｄ１は、演算増幅器の反転入力端子６１に、差動増幅回路１１０の非反転入力端子Ｄ２は、演算増幅器の非反転入力端子６２に、それぞれ接続されている。 The configuration will be described below with reference to FIG.
The same components as those shown in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted. The following description will focus on the differences.
An inverting input terminal D1 of the differential amplifier circuit 110 is connected to an inverting input terminal 61 of the operational amplifier, and a non-inverting input terminal D2 of the differential amplifier circuit 110 is connected to a non-inverting input terminal 62 of the operational amplifier.

また、差動増幅回路１１０の正電源端子Ｄ３は、演算増幅器の正電源端子６４に、差動増幅回路１１０の正電源端子Ｄ４は、演算増幅器の負電源端子６５に、それぞれ接続されている。
さらに、差動増幅回路１１０の出力端子Ｄ５は、位相補償用コンデンサ５１とレベルシフト回路２１１の入力端子Ｓ３と寄生容量Ｃｂ２の一端に接続され、寄生容量Ｃｂ２の他端は、レベルシフト回路２１１の出力端子Ｓ４と増幅回路２１２の入力端子Ｓ５に接続されている。 Moreover, the positive power supply terminal D3 of the differential amplifier circuit 110 is connected to the positive power supply terminal 64 of the operational amplifier, and the positive power supply terminal D4 of the differential amplifier circuit 110 is connected to the negative power supply terminal 65 of the operational amplifier.
Furthermore, the output terminal D5 of the differential amplifier circuit 110 is connected to the phase compensation capacitor 51, the input terminal S3 of the level shift circuit 211, and one end of the parasitic capacitance Cb2, and the other end of the parasitic capacitance Cb2 is connected to the output terminal S4 of the level shift circuit 211 and the input terminal S5 of the amplifier circuit 212.

増幅回路２１２の出力端子Ｓ６は、インピーダンス素子（図５においては「ＺＸ１」と表記）５０の一端と、出力回路１１６の入力端子Ｏ１と、寄生容量Ｃｂ１及び寄生容量Ｃｂ３の一端に接続されている。
寄生容量Ｃｂ１の他端は、正電源端子６４に、寄生容量Ｃｂ３の他端は、負電源端子６５に、それぞれ接続されている。
インピーダンス素子５０の他端は、位相補償用コンデンサ５１の他端に接続されている。
出力回路１１６の出力端子Ｏ２は、演算増幅器の出力端子６３に接続されている。
なお、インピーダンス素子５０は、具体的には、先に、図１乃至図４で例示したように抵抗器が好適である。 An output terminal S6 of the amplifier circuit 212 is connected to one end of an impedance element (denoted as "ZX1" in FIG. 5) 50, an input terminal O1 of the output circuit 116, and one end of the parasitic capacitance Cb1 and the parasitic capacitance Cb3.
The other end of the parasitic capacitance Cb1 is connected to a positive power supply terminal 64, and the other end of the parasitic capacitance Cb3 is connected to a negative power supply terminal 65, respectively.
The other end of the impedance element 50 is connected to the other end of the phase compensation capacitor 51 .
The output terminal O2 of the output circuit 116 is connected to the output terminal 63 of the operational amplifier.
Specifically, the impedance element 50 is preferably a resistor as exemplified above in FIGS.

図５に示された回路構成において、位相補償用コンデンサ５１の容量値をＣ１、増幅回路２１２のトランスコンダクタンスをｇｍとしたとき、インピーダンス素子５０のインピーダンスの大きさＺ１は、下記する式６を満足する範囲で選定すると好適である。 In the circuit configuration shown in FIG. 5, when the capacitance of the phase compensation capacitor 51 is C1 and the transconductance of the amplifier circuit 212 is gm, it is preferable to select the magnitude of the impedance Z1 of the impedance element 50 within a range that satisfies the following formula 6.

（１／２πｆ）×｛（１／Ｃ１）＋（１／Ｃｂ１）＋（１／Ｃｂ２）｝＜Ｚ１＜（１＋Ｃｂ３／Ｃ１）／ｇｍ・・・式６ (1/2πf)×{(1/C1)+(1/Cb1)+(1/Cb2)}<Z1<(1+Cb3/C1)/gm...Formula 6

図５に示された構成においては、式６に基づいて選定されたインピーダンスを有するインピーダンス素子５０が設けられることで、ＡＣ電流ＩXC（図５参照）が低減し、増幅回路２１２の出力電流の増加が抑制される。増幅回路２１２の出力電流の増加が抑制されることは、増幅回路２１２の出力電圧の変動が抑制されることを意味する。
すなわち、演算増幅器の出力電圧Ｖｏｕｔの変動が抑制されることとなる。
結局、先に図６に示された特性例のように、演算増幅器の電源ラインへの高周波外来ノイズに対する耐性が向上することとなる。 5, the impedance element 50 having an impedance selected based on Equation 6 is provided, thereby reducing the AC current I (see FIG. 5) and suppressing an increase in the output current of the amplifier circuit 212. Suppressing an increase in the output current of the amplifier circuit 212 means that fluctuations in the output voltage of the amplifier circuit 212 are suppressed.
That is, the fluctuation of the output voltage Vout of the operational amplifier is suppressed.
Ultimately, as shown in the characteristic example previously shown in FIG. 6, the resistance of the power supply line of the operational amplifier to high-frequency external noise is improved.

本発明は、消費電流の増加を招くことなく電源ラインへの高周波外来ノイズの混入に対して安定した出力特性が所望される演算増幅器に適用できる。 The present invention can be applied to operational amplifiers that require stable output characteristics against the intrusion of high-frequency external noise into the power supply line without increasing current consumption.

４９…減衰抵抗器
５０…インピーダンス素子
５１…位相補償用コンデンサ 49: attenuation resistor 50: impedance element 51: phase compensation capacitor

Claims

An operational amplifier configured to be capable of differentially amplifying an input signal applied between a non-inverting input terminal and an inverting input terminal,
a differential amplifier circuit for performing differential amplification of the input signal, a level shift circuit for shifting an output level of the differential amplifier circuit, an amplifier circuit for amplifying the output of the differential amplifier circuit input via the level shift circuit, and an output circuit for outputting the output of the amplifier circuit at a desired output level,
a phase compensation capacitor and an impedance element are connected in series from the output side of the differential amplifier circuit between the output of the differential amplifier circuit and the output of the amplifier circuit ;
The impedance element is a resistor, and the resistance value RX11 of the resistor is
A value is selected to satisfy the inequality (1/2πf)×{(1/C1)+(1/Cb1)+(1/Cb2)}<RX11<(1+Cb3/C1)/gm,
in the inequality, f is the frequency of high frequency external noise, C1 is the capacitance value of the phase compensation capacitor, Cb1 is the capacitance value of the parasitic capacitance between the input stage of the output circuit and a positive power supply voltage, Cb2 is the capacitance value of the parasitic capacitance between the input and output of the level shift circuit, Cb3 is the capacitance value of the parasitic capacitance between the input stage of the output circuit and a negative power supply voltage, and gm is the transconductance of the amplifier circuit.