Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7555801B2 - 半導体装置の製造方法 - Google Patents
[go: Go Back, main page]

JP7555801B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP7555801B2
JP7555801B2 JP2020193694A JP2020193694A JP7555801B2 JP 7555801 B2 JP7555801 B2 JP 7555801B2 JP 2020193694 A JP2020193694 A JP 2020193694A JP 2020193694 A JP2020193694 A JP 2020193694A JP 7555801 B2 JP7555801 B2 JP 7555801B2
Authority
JP
Japan
Prior art keywords
insulating film
film
gate electrode
region
formation region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020193694A
Other languages
English (en)
Other versions
JP2022082242A (ja
Inventor
悟 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2020193694A priority Critical patent/JP7555801B2/ja
Priority to TW110135215A priority patent/TWI907522B/zh
Priority to US17/513,421 priority patent/US12207464B2/en
Priority to EP21206361.4A priority patent/EP4002464A1/en
Priority to KR1020210153608A priority patent/KR20220069821A/ko
Priority to CN202111338049.4A priority patent/CN114520190A/zh
Publication of JP2022082242A publication Critical patent/JP2022082242A/ja
Application granted granted Critical
Publication of JP7555801B2 publication Critical patent/JP7555801B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、半導体装置の製造方法に関し、例えば、トランジスタを有する半導体装置の製造方法に好適に利用できるものである。
半導体基板上にゲート絶縁膜を介してゲート電極を形成し、半導体基板にソース・ドレイン用の半導体領域を形成することにより、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成することができる。
特開２００８－４１８３２号公報（特許文献１）には、ゲート絶縁膜にＨｆに代表されるＨiｇｈ－ｋ材料を導入したＭＩＳＦＥＴが記載されている。
特開２００８－４１８３２号公報
ＭＩＳＦＥＴを有する半導体装置において、性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板の第１領域および第２領域上に第１絶縁膜を形成する工程、（ｂ）前記第１絶縁膜上に第１導電膜を形成する工程、（ｃ）前記半導体基板の前記第２領域上の前記第１絶縁膜および前記第１導電膜を除去し、前記半導体基板の前記第１領域上の前記第１絶縁膜および前記第１導電膜を残す工程、を有する。半導体装置の製造方法は、更に、（ｄ）前記半導体基板の前記第２領域上に第２絶縁膜を形成する工程、（ｅ）前記第２絶縁膜および前記第１導電膜上に第１元素を含有する第１の膜を形成する工程、（ｆ）前記第１の膜上に第２導電膜を形成する工程、を有する。半導体装置の製造方法は、更に、（ｇ）前記第２導電膜をパターニングすることにより第２ゲート電極を形成し、前記第１導電膜をパターニングすることにより第１ゲート電極を形成する工程、を有する。前記第１ゲート電極は、前記半導体基板の前記第１領域上に前記第１元素を含有しない第１ゲート絶縁膜を介して形成され、前記第２ゲート電極は、前記半導体基板の前記第２領域上に前記第１元素を含有する第２ゲート絶縁膜を介して形成される。前記第１元素は、Ｈｆ、ＡｌまたはＺｒである。前記第１ゲート絶縁膜は、前記第１絶縁膜により形成され、前記第２ゲート絶縁膜は、前記第２絶縁膜および前記第１の膜により形成される。
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板の第１領域および第２領域上に第２絶縁膜を形成する工程、（ｂ）前記第２絶縁膜上に第１元素を含有する第１の膜を形成する工程、（ｃ）前記第１の膜上に第２導電膜を形成する工程、を有する。半導体装置の製造方法は、更に、（ｄ）前記半導体基板の前記第１領域上の前記第２絶縁膜、前記第１の膜および前記第２導電膜を除去し、前記半導体基板の前記第２領域上の前記第２絶縁膜、前記第１の膜および前記第２導電膜を残す工程、（ｅ）前記半導体基板の前記第１領域上と前記第２導電膜上とに第１絶縁膜を形成する工程、を有する。半導体装置の製造方法は、更に、（ｆ）前記第１絶縁膜上に第１導電膜を形成する工程、（ｇ）前記第２導電膜をパターニングすることにより第２ゲート電極を形成し、前記第１導電膜をパターニングすることにより第１ゲート電極を形成する工程、を有する。前記第１ゲート電極は、前記半導体基板の前記第１領域上に前記第１元素を含有しない第１ゲート絶縁膜を介して形成され、前記第２ゲート電極は、前記半導体基板の前記第２領域上に前記第１元素を含有する第２ゲート絶縁膜を介して形成される。前記第１元素は、Ｈｆ、ＡｌまたはＺｒである。前記第１ゲート絶縁膜は、前記第１絶縁膜により形成され、前記第２ゲート絶縁膜は、前記第２絶縁膜および前記第１の膜により形成される。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の製造工程中の要部断面図である。 図１と同じ半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図３と同じ半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図５と同じ半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図７と同じ半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図９と同じ半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１１と同じ半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１３と同じ半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１５と同じ半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１７と同じ半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１９と同じ半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２１と同じ半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２３と同じ半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２５と同じ半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２７と同じ半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３１と同じ半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図３３と同じ半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３５と同じ半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図３７と同じ半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 図３９と同じ半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 図４１と同じ半導体装置の製造工程中の要部断面図である。 図４１に続く半導体装置の製造工程中の要部断面図である。 図４３と同じ半導体装置の製造工程中の要部断面図である。 図４３に続く半導体装置の製造工程中の要部断面図である。 図４５と同じ半導体装置の製造工程中の要部断面図である。 図４５に続く半導体装置の製造工程中の要部断面図である。 図４７と同じ半導体装置の製造工程中の要部断面図である。 図４７に続く半導体装置の製造工程中の要部断面図である。 図４９と同じ半導体装置の製造工程中の要部断面図である。 図４９に続く半導体装置の製造工程中の要部断面図である。 図５１と同じ半導体装置の製造工程中の要部断面図である。 図５１に続く半導体装置の製造工程中の要部断面図である。 図５３と同じ半導体装置の製造工程中の要部断面図である。 図５３に続く半導体装置の製造工程中の要部断面図である。 図５５と同じ半導体装置の製造工程中の要部断面図である。 図５５に続く半導体装置の製造工程中の要部断面図である。 図５７と同じ半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１～図３２は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１、図３、図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９および図３１には、メモリセル領域１Ａの要部断面図が示されている。また、図２、図４、図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０および図３２には、トランジスタ形成領域１Ｂおよびトランジスタ形成領域１Ｃの要部断面図が示されている。また、図１と図２とは同じ工程段階に対応し、図３と図４とは同じ工程段階に対応し、図５と図６とは同じ工程段階に対応し、図７と図８とは同じ工程段階に対応し、図９と図１０とは同じ工程段階に対応し、図１１と図１２とは同じ工程段階に対応し、図１３と図１４とは同じ工程段階に対応し、図１５と図１６とは同じ工程段階に対応している。また、図１７と図１８とは同じ工程段階に対応し、図１９と図２０とは同じ工程段階に対応し、図２１と図２２とは同じ工程段階に対応し、図２３と図２４とは同じ工程段階に対応し、図２５と図２６とは同じ工程段階に対応し、図２７と図２８とは同じ工程段階に対応し、図２９と図３０とは同じ工程段階に対応し、図３０と図３１とは同じ工程段階に対応している。
ここで、メモリセル領域１Ａは、半導体基板ＳＢの主面において、不揮発性メモリのメモリセルが形成される領域である。また、トランジスタ形成領域１Ｂは、半導体基板ＳＢの主面において、Ｈｆを含有しないゲート絶縁膜を備えるトランジスタ（後述のＭＩＳＦＥＴ４に対応）が形成される領域である。また、トランジスタ形成領域１Ｃは、半導体基板ＳＢの主面において、Ｈｆを含有するゲート絶縁膜を備えるトランジスタ（後述のＭＩＳＦＥＴ５に対応）が形成される領域である。メモリセル領域１Ａとトランジスタ形成領域１Ｂとトランジスタ形成領域１Ｃとは、同じ半導体基板ＳＢに存在している。すなわち、メモリセル領域１Ａとトランジスタ形成領域１Ｂとトランジスタ形成領域１Ｃとは、同一の半導体基板ＳＢの主面における互いに異なる平面領域に対応している。また、不揮発性メモリのメモリセルは、直列に接続されたメモリトランジスタおよび制御トランジスタにより構成される。このため、メモリセル領域１Ａのうち、制御トランジスタが形成される領域を制御トランジスタ形成領域１Ａ１と称し、メモリセル領域１Ａのうち、メモリトランジスタが形成される領域をメモリトランジスタ形成領域１Ａ２と称することとする。制御トランジスタ形成領域１Ａ１とメモリトランジスタ形成領域１Ａ２とは、ゲート長方向（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧのゲート長方向）において、隣り合っている。制御トランジスタ形成領域１Ａ１は、制御ゲート電極ＣＧが形成される領域を含んでおり、メモリトランジスタ形成領域１Ａ２は、メモリゲート電極ＭＧが形成される領域を含んでいる。なお、メモリトランジスタは、記憶用のＭＩＳＦＥＴであり、制御トランジスタは、メモリセル選択用のＭＩＳＦＥＴである。
また、トランジスタ形成領域１Ｂに形成されるトランジスタ（ＭＩＳＦＥＴ４）とトランジスタ形成領域１Ｃに形成されるトランジスタ（ＭＩＳＦＥＴ５）は、いずれも周辺回路用のＭＩＳＦＥＴである。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
なお、本実施の形態では、各ＭＩＳＦＥＴがｎチャネル型のＭＩＳＦＥＴである場合について説明するが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
図１および図２に示されるように、まず、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する。
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。
次に、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷ１を、半導体基板ＳＢのトランジスタ形成領域１Ｂにｐ型ウエルＰＷ２を、半導体基板ＳＢのトランジスタ形成領域１Ｃにｐ型ウエルＰＷ３を形成する。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、半導体基板ＳＢの主面から所定の深さにわたって形成される。
次に、図３および図４に示されるように、半導体基板ＳＢの主面に絶縁膜ＧＦ１を形成する。絶縁膜ＧＦ１は、トランジスタ形成領域１Ｂに形成されるＭＩＳＦＥＴ４のゲート絶縁膜用の絶縁膜である。絶縁膜ＧＦ１は、Ｈｆ（ハフニウム）を含有していない材料からなり、例えば酸化シリコン膜などからなり、熱酸化法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。絶縁膜ＧＦ１は、メモリセル領域１Ａにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１の上面）と、トランジスタ形成領域１Ｂにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ２の上面）と、トランジスタ形成領域１Ｃにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ３の上面）とに形成される。また、図３および図４には、素子分離領域ＳＴ上にも絶縁膜ＧＦ１が形成された場合が示されているが、素子分離領域ＳＴ上に絶縁膜ＧＦ１が形成されない場合もあり得る。
次に、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＧＦ１上に、シリコン膜ＰＳ１を形成する。シリコン膜ＰＳ１は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができるが、成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜に変えることもできる。シリコン膜ＰＳ１にｎ型またはｐ型の不純物を導入する場合は、シリコン膜ＰＳ１の成膜時または成膜後にｎ型またはｐ型の不純物を導入することができる。メモリセル領域１Ａ、トランジスタ形成領域１Ｂおよびトランジスタ形成領域１Ｃにおいて、シリコン膜ＰＳ１は絶縁膜ＧＦ１上に形成される。シリコン膜ＰＳ１は、トランジスタ形成領域１Ｂに形成されるＭＩＳＦＥＴ４のゲート電極用の導電膜である。
次に、図５および図６に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて、メモリセル領域１Ａのシリコン膜ＰＳ１および絶縁膜ＧＦ１と、トランジスタ形成領域１Ｃのシリコン膜ＰＳ１および絶縁膜ＧＦ１とを除去し、トランジスタ形成領域１Ｂのシリコン膜ＰＳ１および絶縁膜ＧＦ１は除去せずに残存させる。具体的には、トランジスタ形成領域１Ｂのシリコン膜ＰＳ１を覆い、かつ、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃのシリコン膜ＰＳ１を露出するようなフォトレジスト膜（図示せず）を形成してから、このフォトレジスト膜をエッチングマスクとして用いて、シリコン膜ＰＳ１をエッチングする。これにより、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃのシリコン膜ＰＳ１および絶縁膜ＧＦ１を選択的に除去することができる。
次に、図７および図８に示されるように、半導体基板ＳＢの主面（表面）上とシリコン膜ＰＳ１の表面（上面および側面）上とに、絶縁膜ＭＺを形成する。メモリセル領域１Ａにおいては、絶縁膜ＭＺは、半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１の上面）に形成され、トランジスタ形成領域１Ｂにおいては、絶縁膜ＭＺは、シリコン膜ＰＳ１の表面に形成され、トランジスタ形成領域１Ｃにおいては、絶縁膜ＭＺは、半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ３の上面）に形成される。
絶縁膜ＭＺは、メモリセル領域１Ａ（のメモリトランジスタ形成領域１Ａ２）に形成されるメモリトランジスタ３のゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３とを有する積層膜（積層絶縁膜）からなる。絶縁膜ＭＺ１，ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。ここで、絶縁膜ＭＺ１と絶縁膜ＭＺ３とは、それぞれ酸化シリコン膜により形成することができ、絶縁膜ＭＺ２は、窒化シリコン膜により形成することができる。絶縁膜ＭＺは、Ｈｆ（ハフニウム）を含有していない材料からなる。
なお、図面を見やすくするために、図７および図８では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図７において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜からなる絶縁膜ＭＺ１を熱酸化法により形成してから、絶縁膜ＭＺ１上に窒化シリコン膜からなる絶縁膜ＭＺ２をＣＶＤ法で堆積し、更に絶縁膜ＭＺ２上に酸化シリコン膜からなる絶縁膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、絶縁膜ＭＺ１（酸化シリコン膜）と絶縁膜ＭＺ２（窒化シリコン膜）と絶縁膜ＭＺ３（酸化シリコン膜）とを有する絶縁膜ＭＺを形成することができる。
次に、図９および図１０に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて、トランジスタ形成領域１Ｂ，１Ｃの絶縁膜ＭＺと、メモリセル領域１Ａにおける制御トランジスタ形成領域１Ａ１の絶縁膜ＭＺとを除去し、メモリセル領域１Ａにおけるメモリトランジスタ形成領域１Ａ２の絶縁膜ＭＺは除去せずに残存させる。具体的には、例えば、トランジスタ形成領域１Ｂ，１Ｃの絶縁膜ＭＺとメモリセル領域１Ａにおける制御トランジスタ形成領域１Ａ１の絶縁膜ＭＺとを露出し、かつ、メモリセル領域１Ａにおけるメモリトランジスタ形成領域１Ａ２の絶縁膜ＭＺを覆うようなフォトレジスト膜（図示せず）を形成してから、このフォトレジスト膜をエッチングマスクとして用いて絶縁膜ＭＺをエッチングする。メモリセル領域１Ａにおいて、制御トランジスタ形成領域１Ａ１では（従って制御ゲート電極ＣＧ形成予定領域では）、絶縁膜ＭＺが除去され、メモリトランジスタ形成領域１Ａ２では（従ってメモリゲート電極ＭＧ形成予定領域では）、絶縁膜ＭＺが残存する。
次に、図１１および図１２に示されるように、半導体基板ＳＢの主面（表面）上とシリコン膜ＰＳ１の表面（上面および側面）上とに、絶縁膜ＧＦ２を形成する。トランジスタ形成領域１Ｂにおいては、絶縁膜ＧＦ２は、シリコン膜ＰＳ１の表面に形成され、トランジスタ形成領域１Ｃにおいては、絶縁膜ＧＦ２は、半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ３の上面）に形成される。メモリセル領域１Ａにおいて、制御トランジスタ形成領域１Ａ１では（従って絶縁膜ＭＺが形成されていない領域では）、絶縁膜ＧＦ２は、半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１の上面）に形成される。メモリセル領域１Ａにおいて、メモリトランジスタ形成領域１Ａ２では（従って絶縁膜ＭＺが形成されている領域では）、絶縁膜ＧＦ２は絶縁膜ＭＺ上に形成される。
絶縁膜ＧＦ２は、メモリセル領域１Ａ（の制御トランジスタ形成領域１Ａ１）に形成される制御トランジスタ２のゲート絶縁膜用の絶縁膜であり、かつ、トランジスタ形成領域１Ｃに形成されるＭＩＳＦＥＴ５のゲート絶縁膜用の絶縁膜でもある。絶縁膜ＧＦ２は、Ｈｆ（ハフニウム）を含有していない材料からなり、例えば酸化シリコン膜などからなり、熱酸化法またはＣＶＤ法などを用いて形成することができる。また、図１１および図１２には、素子分離領域ＳＴ上にも絶縁膜ＧＦ２が形成された場合が示されているが、素子分離領域ＳＴ上に絶縁膜ＧＦ２が形成されない場合もあり得る。
次に、フォトリソグラフィ技術およびエッチング技術を用いて、図１３および図１４に示されるように、メモリセル領域１Ａにおけるメモリトランジスタ形成領域１Ａ２において絶縁膜ＭＺ上に形成されている絶縁膜ＧＦ２と、トランジスタ形成領域１Ｂにおいてシリコン膜ＰＳ１上に形成されている絶縁膜ＧＦ２とを、除去する。この際、メモリセル領域１Ａにおける制御トランジスタ形成領域１Ａ１（従って絶縁膜ＭＺが形成されていない領域）において半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されている絶縁膜ＧＦ２は、除去せずに残存させ、また、トランジスタ形成領域１Ｃの絶縁膜ＧＦ２も、除去せずに残存させる。
この段階（図１３および図１４の段階）では、メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１では、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＦ２が形成され、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２では、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＭＺが形成された状態になっている。また、この段階（図１３および図１４の段階）では、トランジスタ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ１が形成され、その絶縁膜ＧＦ１上にシリコン膜ＰＳ１が形成された状態になっており、また、トランジスタ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ２が形成されて状態になっている。
次に、図１５および図１６に示されるように、半導体基板ＳＢの主面全面上に、Ｈｆ含有膜ＨＡを形成する。Ｈｆ含有膜ＨＡは、Ｈｆ（ハフニウム）を含有する材料からなる。Ｈｆ含有膜ＨＡとしては、酸化ハフニウム膜またはハフニウム膜（Ｈｆ膜）を好適に用いることができるが、ハフニウム膜（Ｈｆ膜）であれば、特に好適である。Ｈｆ含有膜ＨＡは、好ましくはスパッタリング法により形成することができる。
メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１では、Ｈｆ含有膜ＨＡは絶縁膜ＧＦ２上に形成され、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２では、Ｈｆ含有膜ＨＡは絶縁膜ＭＺ上に形成され、トランジスタ形成領域１Ｂでは、Ｈｆ含有膜ＨＡはシリコン膜ＰＳ１上に形成され、トランジスタ形成領域１Ｃでは、Ｈｆ含有膜ＨＡは絶縁膜ＧＦ２上に形成される。Ｈｆ含有膜ＨＡは、制御トランジスタ２、メモリトランジスタ３およびＭＩＳＦＥＴ５のしきい値電圧を調整する（しきい値電圧の絶対値を大きくする）ために、用いられる。
なお、本実施の形態では、トランジスタのしきい値電圧を調整する（しきい値電圧の絶対値を大きくする）ためにゲート絶縁膜に導入する元素としてＨｆ（ハフニウム）を適用した場合について説明している。このため、Ｈｆ含有膜ＨＡを用いている。しかしながら、Ａｌ（アルミニウム）またはＺｒ（ジルコニウム）をゲート絶縁膜に導入することによっても、トランジスタのしきい値電圧を調整する（しきい値電圧の絶対値を大きくする）ことができる。このため、本実施の形態および以下の実施の形態２，３では、Ｈｆ含有膜ＨＡの代わりに、Ａｌ含有膜またはＺｒ含有膜を用いることも可能である。Ａｌ含有膜は、Ａｌ（アルミニウム）を含有する材料からなり、酸化アルミニウム膜またはアルミニウム膜（Ａｌ膜）を好適に用いることができる。また、Ｚｒ含有膜は、Ｚｒ（ジルコニウム）を含有する材料からなり、酸化ジルコニウム膜またはジルコニウム膜（Ｚｒ膜）を好適に用いることができる。このように、トランジスタのしきい値電圧を調整する（しきい値電圧の絶対値を大きくする）ためにゲート絶縁膜に導入する元素としては、Ｈｆ（ハフニウム）、Ａｌ（アルミニウム）またはＺｒ（ジルコニウム）が好ましいが、最も好ましいのは、Ｈｆ（ハフニウム）である。
次に、図１７および図１８に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちＨｆ含有膜ＨＡ上に、シリコン膜ＰＳ２を形成する。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができるが、成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜に変えることもできる。シリコン膜ＰＳ２にｎ型またはｐ型の不純物を導入する場合は、シリコン膜ＰＳ２の成膜時または成膜後にｎ型またはｐ型の不純物を導入することができる。メモリセル領域１Ａ、トランジスタ形成領域１Ｂおよびトランジスタ形成領域１Ｃにおいて、シリコン膜ＰＳ２はＨｆ含有膜ＨＡ上に形成される。シリコン膜ＰＳ２は、メモリセル領域１Ａに形成される制御トランジスタ２のゲート電極用の導電膜と、メモリセル領域１Ａに形成されるメモリトランジスタ３のゲート電極用の導電膜と、トランジスタ形成領域１Ｃに形成されるＭＩＳＦＥＴ５のゲート電極用の導電膜とを兼ねている。
次に、図１９および図２０に示されるように、フォトリソグラフィ技術およびエッチング技術を用いてシリコン膜ＰＳ２をパターニングすることにより、パターニングされたシリコン膜ＰＳ２からなる制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ２を形成する。この際、トランジスタ形成領域１Ｂのシリコン膜ＰＳ２は除去される。制御ゲート電極ＣＧは、メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１に形成され、メモリゲート電極ＭＧは、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２に形成され、ゲート電極ＧＥ２は、トランジスタ形成領域１Ｃに形成される。
メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１において、制御ゲート電極ＣＧで覆われた部分以外のＨｆ含有膜ＨＡと絶縁膜ＧＦ２とは、シリコン膜ＰＳ２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。また、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２において、メモリゲート電極ＭＧで覆われた部分以外のＨｆ含有膜ＨＡと絶縁膜ＭＺとは、シリコン膜ＰＳ２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。また、トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥ２で覆われた部分以外のＨｆ含有膜ＨＡと絶縁膜ＧＦ２とは、シリコン膜ＰＳ２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。また、トランジスタ形成領域１Ｂにおいて、シリコン膜ＰＳ２は、シリコン膜ＰＳ２のパターニング工程で除去される。また、トランジスタ形成領域１Ｂにおいて、Ｈｆ含有膜ＨＡは、シリコン膜ＰＳ２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１において、制御ゲート電極ＣＧの下の絶縁膜ＧＦ２およびＨｆ含有膜ＨＡは、エッチングされずに残存し、制御トランジスタ２のゲート絶縁膜ＣＦとなる。メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１において、制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、絶縁膜ＧＦ２およびＨｆ含有膜ＨＡからなるゲート絶縁膜ＣＦを介して形成されている。また、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２において、メモリゲート電極ＭＧの下の絶縁膜ＭＺおよびＨｆ含有膜ＨＡは、エッチングされずに残存し、メモリトランジスタ３のゲート絶縁膜ＭＦとなる。ゲート絶縁膜ＭＦは、電荷蓄積部（上記絶縁膜ＭＺ２に対応）を有するゲート絶縁膜である。メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２において、メモリゲート電極ＭＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、絶縁膜ＭＺおよびＨｆ含有膜ＨＡからなるゲート絶縁膜ＭＦを介して形成されている。また、トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥ２の下の絶縁膜ＧＦ２およびＨｆ含有膜ＨＡは、エッチングされずに残存し、ゲート電極ＧＥ２を備えるＭＩＳＦＥＴ５のゲート絶縁膜ＴＦ２となる。トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥ２は、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に、絶縁膜ＧＦ２およびＨｆ含有膜ＨＡからなるゲート絶縁膜ＴＦ２を介して形成されている。
次に、図２１および図２２に示されるように、フォトリソグラフィ技術およびエッチング技術を用いてトランジスタ形成領域１Ｂのシリコン膜ＰＳ１をパターニングすることにより、パターニングされたシリコン膜ＰＳ１からなるゲート電極ＧＥ１を形成する。この際、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃはフォトレジスト膜（図示せず）で覆っていることにより、メモリセル領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、トランジスタ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ２）およびゲート電極ＧＥ２とは、エッチングされない。ゲート電極ＧＥ１は、トランジスタ形成領域１Ｂに形成される。
トランジスタ形成領域１Ｂにおいて、ゲート電極ＧＥ１の下の絶縁膜ＧＦ１は、エッチングされずに残存し、ゲート電極ＧＥ１を備えるＭＩＳＦＥＴのゲート絶縁膜ＴＦ１となる。トランジスタ形成領域１Ｂにおいて、ゲート電極ＧＥ１は、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＧＦ１からなるゲート絶縁膜ＴＦ１を介して形成されている。
このようにして、図２１および図２２の構造が得られる。図２１においては、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２において、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＭＦを介してメモリゲート電極ＭＧが形成され、メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１において、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＣＦを介して制御ゲート電極ＣＧが形成されている。また、図２２においては、トランジスタ形成領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＴＦ１を介してゲート電極ＧＥ１が形成され、トランジスタ形成領域１Ｃにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上にゲート絶縁膜ＴＦ２を介してゲート電極ＧＥ２が形成されている。
Ｈｆ含有膜ＨＡは、Ｈｆ（ハフニウム）を含有しており、絶縁膜ＧＦ１，ＧＦ２はＨｆ（ハフニウム）を含有していない。このため、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ３）上に形成されたゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２は、いずれも、Ｈｆ（ハフニウム）を含有するゲート絶縁膜であり、トランジスタ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に形成されたゲート絶縁膜ＴＦ１は、Ｈｆ（ハフニウム）を含有しないゲート絶縁膜である。
次に、図２３および図２４に示されるように、ｎ－型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４，ＥＸ５，ＥＸ６，ＥＸ７を、イオン注入法などを用いて形成する。具体的には、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）にイオン注入することで、ｎ－型半導体領域ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４，ＥＸ５，ＥＸ６，ＥＸ７を形成することができる。
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ－型半導体領域ＥＸ１，ＥＸ２が形成され、メモリゲート電極ＭＧの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ－型半導体領域ＥＸ２，ＥＸ３が形成される。なお、ｎ－型半導体領域ＥＸ２は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）に形成されている。また、トランジスタ形成領域１Ｂにおいて、ゲート電極ＧＥ１の両側の半導体基板ＳＢ（ｐ型ウエルＰＷ２）にｎ－型半導体領域ＥＸ４，ＥＸ５が形成される。また、トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥ２の両側の半導体基板ＳＢ（ｐ型ウエルＰＷ３）にｎ－型半導体領域ＥＸ６，ＥＸ７が形成される。
次に、半導体基板ＳＢの主面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２を覆うように、絶縁膜（例えば酸化シリコン膜）を形成してから、その絶縁膜をエッチバックすることにより、図２５および図２６に示されるように、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２のそれぞれの両側壁上に形成される。
次に、図２７および図２８に示されるように、ｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５，ＳＤ６，ＳＤ７を、イオン注入法などを用いて形成する。具体的には、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２とそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）にイオン注入することで、ｎ＋型半導体領域ＳＤ１～ＳＤ７を形成することができる。ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の不純物濃度は、ＬＤＤ（lightly doped drain）領域であるｎ－型半導体領域ＥＸ１，ＥＸ２，ＥＸ３の不純物濃度よりも高い。また、ｎ＋型半導体領域ＳＤ４，ＳＤ５の不純物濃度は、ＬＤＤ領域であるｎ－型半導体領域ＥＸ４，ＥＸ５の不純物濃度よりも高い。また、ｎ＋型半導体領域ＳＤ６，ＳＤ７の不純物濃度は、ＬＤＤ領域であるｎ－型半導体領域ＥＸ６，ＥＸ７の不純物濃度よりも高い。
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧとその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）に、ｎ＋型半導体領域ＳＤ１，ＳＤ２が形成され、メモリゲート電極ＭＧとその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ＋型半導体領域ＳＤ２，ＳＤ３が形成される。なお、ｎ＋型半導体領域ＳＤ２は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）に形成されている。また、トランジスタ形成領域１Ｂにおいて、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側の半導体基板ＳＢ（ｐ型ウエルＰＷ２）にｎ＋型半導体領域ＳＤ４，ＳＤ５が形成される。また、トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥ２とその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側の半導体基板ＳＢ（ｐ型ウエルＰＷ３）にｎ＋型半導体領域ＳＤ６，ＳＤ７が形成される。
次に、これまでに導入された不純物を活性化するための熱処理である活性化アニールを行う。
このようにして、制御トランジスタ２、メモリトランジスタ３、ＭＩＳＦＥＴ４およびＭＩＳＦＥＴ５が形成される。制御トランジスタ２およびメモリトランジスタ３は、メモリセル領域１Ａに形成され、ＭＩＳＦＥＴ４は、トランジスタ形成領域１Ｂに形成され、ＭＩＳＦＥＴ５は、トランジスタ形成領域１Ｃに形成される。
制御トランジスタ２は、制御ゲート電極ＣＧと、制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に介在するゲート絶縁膜ＣＦと、ソース・ドレイン（ソースまたはドレイン）用のｎ＋型半導体領域ＳＤ１，ＳＤ２とを有している。メモリトランジスタ３は、メモリゲート電極ＭＧと、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に介在するゲート絶縁膜ＭＦと、ソース・ドレイン用のｎ＋型半導体領域ＳＤ２，ＳＤ３とを有しているが、制御トランジスタ２とメモリトランジスタ３とは、ｎ＋型半導体領域ＳＤ２を共有しており、直列に接続された状態になっている。すなわち、平面視において、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２との間に制御ゲート電極ＣＧが位置し、ｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３との間にメモリゲート電極ＭＧが位置している。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２との間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、ゲート絶縁膜ＣＦを介して制御ゲート電極ＣＧが形成され、ｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３との間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、ゲート絶縁膜ＭＦを介してメモリゲート電極ＭＧが形成されている。制御トランジスタ２とメモリトランジスタ３とにより、不揮発性メモリのメモリセルが形成される。
ＭＩＳＦＥＴ４は、ゲート電極ＧＥ１と、ゲート電極ＧＥ１と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に介在するゲート絶縁膜ＴＦ１と、ソース・ドレイン用のｎ＋型半導体領域ＳＤ４，ＳＤ５とを有している。ｎ＋型半導体領域ＳＤ４とｎ＋型半導体領域ＳＤ５との間の半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、ゲート絶縁膜ＴＦ１を介してゲート電極ＧＥ１が形成されている。ＭＩＳＦＥＴ５は、ゲート電極ＧＥ２と、ゲート電極ＧＥ２と半導体基板ＳＢ（ｐ型ウエルＰＷ３）との間に介在するゲート絶縁膜ＴＦ２と、ソース・ドレイン用のｎ＋型半導体領域ＳＤ６，ＳＤ７とを有している。ｎ＋型半導体領域ＳＤ６とｎ＋型半導体領域ＳＤ７との間の半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に、ゲート絶縁膜ＴＦ２を介してゲート電極ＧＥ２が形成されている。ゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２は、いずれも、Ｈｆ（ハフニウム）を含有するゲート絶縁膜であり、ゲート絶縁膜ＴＦ１は、Ｈｆ（ハフニウム）を含有しないゲート絶縁膜である。別の見方をすると、ゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２は、いずれも、Ｈｆ（ハフニウム）が導入されたゲート絶縁膜であり、ゲート絶縁膜ＴＦ１は、Ｈｆ（ハフニウム）が導入されていないゲート絶縁膜である。
なお、Ｈｆ含有膜ＨＡの代わりにＡｌ含有膜を用いた場合は、ゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２は、いずれも、Ａｌ（アルミニウム）を含有するゲート絶縁膜となり、ゲート絶縁膜ＴＦ１は、Ａｌ（アルミニウム）を含有しないゲート絶縁膜となる。別の見方をすると、Ｈｆ含有膜ＨＡの代わりにＡｌ含有膜を用いた場合は、ゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２は、いずれも、Ａｌ（アルミニウム）が導入されたゲート絶縁膜となり、ゲート絶縁膜ＴＦ１は、Ａｌ（アルミニウム）が導入されていないゲート絶縁膜となる。また、Ｈｆ含有膜ＨＡの代わりにＺｒ含有膜を用いた場合は、ゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２は、いずれも、Ｚｒ（ジルコニウム）を含有するゲート絶縁膜となり、ゲート絶縁膜ＴＦ１は、Ｚｒ（ジルコニウム）を含有しないゲート絶縁膜となる。別の見方をすると、Ｈｆ含有膜ＨＡの代わりにＺｒ含有膜を用いた場合は、ゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２は、いずれも、Ｚｒ（ジルコニウム）が導入されたゲート絶縁膜となり、ゲート絶縁膜ＴＦ１は、Ｚｒ（ジルコニウム）が導入されていないゲート絶縁膜となる。
次に、サリサイド技術を用いて、図２９および図３０に示されるように、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５，ＳＤ６，ＳＤ７、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各上部に形成することができる。
次に、図３１および図３２に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて絶縁膜ＩＬ１の上面を平坦化する。それから、絶縁膜ＩＬ１にコンタクトホールを形成してから、コンタクトホール内に導電性のプラグＰＧを形成する。それから、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成してから、この絶縁膜ＩＬ２に配線溝を形成した後、配線溝内に配線Ｍ１をシングルダマシン技術を用いて形成する。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
以上のようにして、本実施の形態の半導体装置が製造される。
なお、制御トランジスタ２のゲート絶縁膜ＣＦは、絶縁膜ＧＦ２と絶縁膜ＧＦ２上に形成されたＨｆ含有膜ＨＡとにより形成されており、図１９～図３２では、ゲート絶縁膜ＣＦを、絶縁膜ＧＦ２とその上のＨｆ含有膜ＨＡとの積層膜として図示している。しかしながら、ゲート絶縁膜ＣＦが、絶縁膜ＧＦ２とＨｆ含有膜ＨＡとの積層膜である場合だけでなく、ゲート絶縁膜ＣＦが、絶縁膜ＧＦ２とＨｆ含有膜ＨＡとの混合層（ミキシング層）からなる場合もあり得る。例えば、Ｈｆ含有膜ＨＡ形成後の種々の加熱工程において、絶縁膜ＧＦ２とその上のＨｆ含有膜ＨＡとが混合されて混合層となる場合もあり得、また、絶縁膜ＧＦ２上のＨｆ含有膜ＨＡが絶縁膜ＧＦ２に拡散する場合もあり得る。
同様に、メモリトランジスタ３のゲート絶縁膜ＭＦが、絶縁膜ＭＺとＨｆ含有膜ＨＡとの積層膜である場合だけでなく、ゲート絶縁膜ＭＦが、絶縁膜ＭＺとＨｆ含有膜ＨＡとの混合層（ミキシング層）からなる場合もあり得る。同様に、ＭＩＳＦＥＴ５のゲート絶縁膜ＴＦ２が、絶縁膜ＧＦ２とＨｆ含有膜ＨＡとの積層膜である場合だけでなく、ゲート絶縁膜ＴＦ２が、絶縁膜ＧＦ２とＨｆ含有膜ＨＡとの混合層（ミキシング層）からなる場合もあり得る。
次に、本発明者の検討の経緯について説明する。
半導体装置には、種々の回路が形成されており、必要に応じた特性を備えたトランジスタが使用される。例えば、オフ時のリーク電流が低いトランジスタが必要な場合がある。オフ時のリーク電流が低いトランジスタは、例えば、スタンバイ時やスリープ時にも動作する回路（スタンバイ時の電源供給回路など）に用いられる。また、オン電流が大きいトランジスタが必要な場合がある。オン電流が大きいトランジスタは、例えば、デバイスの動作時に利用される回路（ＣＰＵの演算回路など）に用いられる。
オフ時のリーク電流が低いトランジスタは、トランジスタのしきい値電圧（の絶対値）を大きくすることにより実現できる。しきい値電圧を大きくする手法としては、トランジスタのチャネル形成領域の不純物濃度を高くする手法がある。しかしながら、チャネル形成領域の不純物濃度を高くした場合には、しきい値電圧を大きくすることはできるが、接合リーク電流の増加や、特性のランダムばらつきの増加という問題が生じる懸念がある。そこで、本発明者は、ゲート絶縁膜にＨｉｇｈ－ｋ材料であるＨｆ（ハフニウム）を導入することにより、トランジスタのしきい値電圧を大きくすることを検討した。ゲート絶縁膜にＨｆ（ハフニウム）を導入することにより、トランジスタのしきい値電圧を大きくすることができるとともに、リーク電流の増加や特性のランダムばらつきの増加という問題が生じるのを抑制または防止することができる。
なお、トランジスタのしきい値電圧を大きくするために、Ｈｉｇｈ－ｋ材料の代表例としてＨｆ（ハフニウム）をゲート絶縁膜に導入する場合について説明しているが、トランジスタのしきい値電圧を大きくするためにゲート絶縁膜に導入する元素として、Ｈｆ（ハフニウム）の他にも、Ａｌ（アルミニウム）またはＺｒ（ジルコニウム）を用いることも可能である。
しかしながら、ゲート絶縁膜にＨｆ（ハフニウム）を導入した場合には、トランジスタのしきい値電圧を大きくすることはできるが、しきい値電圧が大きくなったことに伴いオン電流（トランジスタのオン時にそのトランジスタに流れる電流）が小さくなってしまう。このため、オフ時のリーク電流を低くするには、ゲート絶縁膜にＨｆ（ハフニウム）を導入することが適しており、一方、オン電流を大きくするには、ゲート絶縁膜にＨｆ（ハフニウム）を導入しないことが適していることになる。これは、Ｈｆ（ハフニウム）の代わりに、Ａｌ（アルミニウム）またはＺｒ（ジルコニウム）を用いた場合も同様である。
そこで、オフ時のリーク電流が低いことが要求されるトランジスタには、ゲート絶縁膜にＨｆ（ハフニウム）を導入したトランジスタを適用し、オン電流が大きいことが要求されるトランジスタには、ゲート絶縁膜にＨｆ（ハフニウム）を導入しないトランジスタを適用する。これにより、使用される回路に応じて要求される特性を備えたトランジスタを半導体装置に形成することができるため、半導体装置の性能を向上させることができる。
このため、共通の半導体基板ＳＢに、Ｈｆ（ハフニウム）を導入したゲート絶縁膜を有するトランジスタと、Ｈｆ（ハフニウム）を導入しないゲート絶縁膜を有するトランジスタとの両方を形成することができる製造工程を検討した。その結果、上記図１～図３２を参照して説明した製造工程により、共通の半導体基板ＳＢに、Ｈｆ（ハフニウム）を導入したゲート絶縁膜を有するトランジスタと、Ｈｆ（ハフニウム）を導入しないゲート絶縁膜を有するトランジスタとを、容易かつ的確に形成することができる。
ここで、共通の半導体基板にＨｆ（ハフニウム）を導入したゲート絶縁膜とＨｆ（ハフニウム）を導入しないゲート絶縁膜との両方を形成する手法として、次の手法が考えられる。すなわち、半導体基板の主面にゲート絶縁膜用の酸化シリコン膜を形成してから、更にＨｆ含有膜（上記Ｈｆ含有膜ＨＡに相当）を半導体基板の主面全面に形成した後で、Ｈｆを導入しないゲート絶縁膜を形成すべき領域（上記トランジスタ形成領域１Ｂに相当）において、Ｈｆ含有膜を除去する。その後、Ｈｆを導入しないゲート絶縁膜を形成すべき領域（上記トランジスタ形成領域１Ｂに相当）に、ゲート絶縁膜用の酸化シリコン膜を再度形成する。これにより、Ｈｆを導入したゲート絶縁膜と、Ｈｆを導入しないゲート絶縁膜とを、半導体基板の主面に形成することができる。
しかしながら、この手法の場合、Ｈｆを導入しないゲート絶縁膜を形成すべき領域（上記トランジスタ形成領域１Ｂに相当）に、ゲート絶縁膜用の酸化シリコン膜を再度形成する際に、既に形成してあるＨｆ含有膜の汚染や変質が懸念され、Ｈｆを導入したゲート絶縁膜を有するトランジスタ（上記ＭＩＳＦＥＴ５に相当）の特性が低下したり、変動する虞がある。また、Ｈｆを導入しないゲート絶縁膜を形成すべき領域（上記トランジスタ形成領域１Ｂに相当）に、ゲート絶縁膜用の酸化シリコン膜を再度形成する際に、他の領域のゲート絶縁膜の厚さが増加することが懸念され、Ｈｆを導入したゲート絶縁膜を有するトランジスタの特性が設計値からずれてしまう虞がある。
上記図１～図３２を参照して説明した本実施の形態の製造工程では、制御トランジスタ２のゲート絶縁膜ＣＦと、メモリトランジスタ３のゲート絶縁膜ＭＦと、ＭＩＳＦＥＴ５のゲート絶縁膜ＴＦ２とは、Ｈｆ（ハフニウム）を含んでおり、すなわちＨｆ（ハフニウム）が導入されている。このため、ゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２にＨｆ（ハフニウム）が導入されていない場合に比べて、ゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２にＨｆ（ハフニウム）が導入されている場合は、制御トランジスタ２、メモリトランジスタ３およびＭＩＳＦＥＴ５のそれぞれのしきい値電圧を大きくすることができ、それによって、オフ時のリーク電流を低く（小さく）することができる。また、上記図１～図３２を参照して説明した本実施の形態の製造工程では、ＭＩＳＦＥＴ４のゲート絶縁膜ＴＦ１は、Ｈｆ（ハフニウム）を含んでおらず、すなわちＨｆ（ハフニウム）が導入されていない。このため、ゲート絶縁膜ＴＦ１にＨｆ（ハフニウム）が導入されている場合に比べて、ゲート絶縁膜ＴＦ１にＨｆ（ハフニウム）が導入されていない場合は、ＭＩＳＦＥＴ４のしきい値電圧を小さくすることができ、それによって、ＭＩＳＦＥＴ４のオン電流を大きくすることができる。従って、半導体装置の性能を向上させることができる。
Ｈｆ含有膜ＨＡは、メモリセル領域１Ａに形成される制御トランジスタ２およびメモリトランジスタ３の各ゲート絶縁膜ＣＦ，ＭＦと、トランジスタ形成領域１Ｃに形成されるＭＩＳＦＥＴ５のゲート絶縁膜ＴＦ２とには必要であるが、トランジスタ形成領域１Ｂに形成されるＭＩＳＦＥＴ４のゲート絶縁膜ＴＦ１には必要ではない。しかしながら、Ｈｆ含有膜ＨＡの成膜工程において、メモリセル領域１Ａおよびトランジスタ形成領域１ＣにのみＨｆ含有絶縁膜ＨＡを形成し、かつ、トランジスタ形成領域１ＢにはＨｆ含有膜ＨＡが形成されないようにすることは困難である。それに対して、本実施の形態では、上記図１３および図１４のように、トランジスタ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜用の絶縁膜ＧＦ１とゲート電極用の導電膜（ここではシリコン膜ＰＳ１）とが形成され、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ３）上にゲート絶縁膜用の絶縁膜（ここでは絶縁膜ＧＦ２または絶縁膜ＭＺ）は形成されているが、ゲート電極用の導電膜（シリコン膜ＰＳ１，ＰＳ２）は形成されていない状態で、Ｈｆ含有膜ＨＡを形成する。これにより、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃでは、ゲート絶縁膜用の絶縁膜（ここでは絶縁膜ＧＦ２，ＭＺ）上にＨｆ含有膜ＨＡが形成されることになるため、Ｈｆ（ハフニウム）を含有するゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２を形成することができる。また、トランジスタ形成領域１Ｂでは、Ｈｆ含有膜ＨＡは、ゲート絶縁膜用の絶縁膜ＧＦ１上ではなく、シリコン膜ＰＳ１上に形成されるため、Ｈｆ（ハフニウム）を含有しないゲート絶縁膜ＴＦ１を形成することができる。
また、本実施の形態では、絶縁膜ＧＦ１，ＧＦ２，ＭＺは、Ｈｆ含有膜ＨＡを形成する前に形成している。このため、絶縁膜ＧＦ１，ＧＦ２，ＭＺの各形成工程が、Ｈｆ含有膜ＨＡに悪影響を及ぼすことはない。このため、Ｈｆを導入したゲート絶縁膜を有するトランジスタの特性の低下や変動を防ぎ、所望の特性を有するトランジスタを形成することができる。従って、半導体装置の性能を向上させることができる。
上記図１～図３２を参照して説明した本実施の形態の製造工程では、制御トランジスタ２、メモリトランジスタ３およびＭＩＳＦＥＴ５のゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２にＨｆ（ハフニウム）を導入し、ＭＩＳＦＥＴ４のゲート絶縁膜ＴＦ１にはＨｆ（ハフニウム）を導入しない場合について説明した。変形例として、制御トランジスタ２、メモリトランジスタ３、ＭＩＳＦＥＴ４およびＭＩＳＦＥＴ５のうちのいずれか１つ以上において、ゲート絶縁膜にＨｆ（ハフニウム）を導入し、かつ、制御トランジスタ２、メモリトランジスタ３、ＭＩＳＦＥＴ４およびＭＩＳＦＥＴ５のうちのいずれか１つ以上において、ゲート絶縁膜にＨｆ（ハフニウム）を導入しない場合もあり得る。これは、本実施の形態だけでなく、以下の実施の形態２，３においても同様である。
例えば、ＭＩＳＦＥＴ４においてゲート絶縁膜にＨｆ（ハフニウム）を導入し、制御トランジスタ２およびメモリトランジスタ３の一方において、ゲート絶縁膜にＨｆ（ハフニウム）を導入し、かつ、制御トランジスタ２およびメモリトランジスタ３の他方において、ゲート絶縁膜にＨｆ（ハフニウム）を導入しない場合もあり得る。また、ＭＩＳＦＥＴ４においてゲート絶縁膜にＨｆ（ハフニウム）を導入せず、制御トランジスタ２およびメモリトランジスタ３の一方において、ゲート絶縁膜にＨｆ（ハフニウム）を導入し、かつ、制御トランジスタ２およびメモリトランジスタ３の他方において、ゲート絶縁膜にＨｆ（ハフニウム）を導入しない場合もあり得る。また、ＭＩＳＦＥＴ４においてゲート絶縁膜にＨｆ（ハフニウム）を導入し、かつ、制御トランジスタ２およびメモリトランジスタ３の両方において、ゲート絶縁膜にＨｆ（ハフニウム）を導入しない場合もあり得る。また、ＭＩＳＦＥＴ４においてゲート絶縁膜にＨｆ（ハフニウム）を導入せず、かつ、制御トランジスタ２およびメモリトランジスタ３の両方において、ゲート絶縁膜にＨｆ（ハフニウム）を導入する場合もあり得る。また、ＭＩＳＦＥＴ４においてゲート絶縁膜にＨｆ（ハフニウム）を導入し、ＭＩＳＦＥＴ５においてゲート絶縁膜にＨｆ（ハフニウム）を導入せず、かつ、メモリセル（制御トランジスタ２およびメモリトランジスタ３）自体を設けない場合もあり得る。いずれの場合においても、ゲート絶縁膜にＨｆ（ハフニウム）を導入したトランジスタのゲート電極は、パターニングされた上記シリコン膜ＰＳ２により形成され、ゲート絶縁膜にＨｆ（ハフニウム）を導入しないトランジスタのゲート電極は、パターニングされた上記シリコン膜ＰＳ１により形成される。
（実施の形態２）
図３３～図３６は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
本実施の形態２の半導体装置の製造工程は、上記図１７および図１８の構造を得るまでは、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略し、上記図１７および図１８の構造を得た後の工程について説明する。
本実施の形態２では、上記実施の形態１と同様にしてシリコン膜ＰＳ２形成工程まで行うことにより、上記図１７および図１８の構造を得た後、図３３および図３４に示されるように、トランジスタ形成領域１Ｂのシリコン膜ＰＳ２およびＨｆ含有膜ＨＡを、フォトリソグラフィ技術およびエッチング技術を用いて除去する。この際、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃはフォトレジスト膜（図示せず）で覆っていることにより、メモリセル領域１Ａのシリコン膜ＰＳ２およびＨｆ含有膜ＨＡと、トランジスタ形成領域１Ｃのシリコン膜ＰＳ２およびＨｆ含有膜ＨＡとは、エッチングされずに残存する。これにより、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃは、シリコン膜ＰＳ２は形成されているが、シリコン膜ＰＳ１は形成されていない状態となり、トランジスタ形成領域１Ｂは、シリコン膜ＰＳ１は形成されているが、シリコン膜ＰＳ２は形成されていない状態となる。
次に、図３５および図３６に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃのシリコン膜ＰＳ２とトランジスタ形成領域１Ｂのシリコン膜ＰＳ１とをパターニングすることにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ２およびゲート電極ＧＥ１を形成する。制御ゲート電極ＣＧは、パターニングされたシリコン膜ＰＳ２からなり、メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１に形成される。また、メモリゲート電極ＭＧは、パターニングされたシリコン膜ＰＳ２からなり、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２に形成される。また、ゲート電極ＧＥ１は、パターニングされたシリコン膜ＰＳ１からなり、トランジスタ形成領域１Ｂに形成される。また、ゲート電極ＧＥ２は、パターニングされたシリコン膜ＰＳ２からなり、トランジスタ形成領域１Ｃに形成される。
メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１において、制御ゲート電極ＣＧで覆われた部分以外のＨｆ含有膜ＨＡと絶縁膜ＧＦ２とは、シリコン膜ＰＳ１，ＰＳ２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。また、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２において、メモリゲート電極ＭＧで覆われた部分以外のＨｆ含有膜ＨＡと絶縁膜ＭＺとは、シリコン膜ＰＳ１，ＰＳ２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。また、トランジスタ形成領域１Ｂにおいて、ゲート電極ＧＥ１で覆われた部分以外の絶縁膜ＧＦ１は、シリコン膜ＰＳ１，ＰＳ２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。また、トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥ２で覆われた部分以外のＨｆ含有膜ＨＡと絶縁膜ＧＦ２とは、シリコン膜ＰＳ１，ＰＳ２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１において、制御ゲート電極ＣＧの下に残存する絶縁膜ＧＦ２およびＨｆ含有膜ＨＡが、制御トランジスタ２のゲート絶縁膜ＣＦとなる。また、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２において、メモリゲート電極ＭＧの下に残存する絶縁膜ＭＺおよびＨｆ含有膜ＨＡが、メモリトランジスタ３のゲート絶縁膜ＭＦとなる。また、トランジスタ形成領域１Ｂにおいて、ゲート電極ＧＥ１の下に残存する絶縁膜ＧＦ１が、ＭＩＳＦＥＴ４のゲート絶縁膜ＴＦ１となる。また、トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥ２の下に残存する絶縁膜ＧＦ２およびＨｆ含有膜ＨＡが、ＭＩＳＦＥＴ５のゲート絶縁膜ＴＦ２となる。
このようにして、図３５および図３６の構造が得られるが、図３５および図３６の構造は、上記図２１および図２２の構造と同様である。すなわち、図３５においては、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２において、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＭＦを介してメモリゲート電極ＭＧが形成され、メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１において、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＣＦを介して制御ゲート電極ＣＧが形成されている。また、図３６においては、トランジスタ形成領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＴＦ１を介してゲート電極ＧＥ１が形成され、トランジスタ形成領域１Ｃにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上にゲート絶縁膜ＴＦ２を介してゲート電極ＧＥ２が形成されている。
以降の工程は、本実施の形態２も上記実施の形態１と同様であり、上記図２３～図３２を参照して説明した工程が行われるが、ここではその繰り返しの説明は省略する。
上記実施の形態１では、フォトリソグラフィ技術およびエッチング技術を用いてシリコン膜ＰＳ２をパターニングして制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ２を形成する工程と、フォトリソグラフィ技術およびエッチング技術を用いてシリコン膜ＰＳ１をパターニングしてゲート電極ＧＥ１を形成する工程とが、別の工程であった。
それに対して、本実施の形態２では、フォトリソグラフィ技術およびエッチング技術を用いてシリコン膜ＰＳ２をパターニングして制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ２を形成する工程と、フォトリソグラフィ技術およびエッチング技術を用いてシリコン膜ＰＳ１をパターニングしてゲート電極ＧＥ１を形成する工程とは、同じ工程である。すなわち、本実施の形態では、同じ工程において、シリコン膜ＰＳ１とシリコン膜ＰＳ２とをパターニングして、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１，ＧＥ２を一緒に形成する。
ゲート電極形成用の導電膜をパターニングしてゲート電極を形成する際に使用するフォトマスク（フォトレジスト膜を露光するために使用するフォトマスク）は、高精度に作製する必要があるため、高価である。このため、本実施の形態２では、同じ工程でシリコン膜ＰＳ１，ＰＳ２をパターニングして、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１，ＧＥ２を一緒に形成するため、ゲート加工用の高精度のフォトマスクの必要枚数が、上記実施の形態１の場合よりも少なくて済む。このため、本実施の形態２では、半導体装置の製造コストを更に抑制することができる。
（実施の形態３）
図３７～図５８は、本実施の形態３の半導体装置の製造工程中の要部断面図である。
本実施の形態３の半導体装置の製造工程は、上記図１および図２の構造を得るまでは、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略し、上記図１および図２の構造を得た後の工程について説明する。
本実施の形態３では、上記実施の形態１と同様にしてｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３形成工程まで行うことにより、上記図１および図２の構造を得た後、図３７および図３８に示されるように、半導体基板ＳＢの主面（表面）上に、絶縁膜ＭＺを形成する。絶縁膜ＭＺは、メモリセル領域１Ａにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１の上面）と、トランジスタ形成領域１Ｂにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ２の上面）と、トランジスタ形成領域１Ｃにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ３の上面）とに形成される。絶縁膜ＭＺは、メモリセル領域１Ａ（のメモリトランジスタ形成領域１Ａ２）に形成されるメモリトランジスタ３のゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜であり、絶縁膜ＭＺの構成は、本実施の形態３も、上記実施の形態１と同様である。
なお、図面を見やすくするために、図３７および図３８では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図３７において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ１上の絶縁膜ＭＺ２と絶縁膜ＭＺ２上の絶縁膜ＭＺ３との積層膜（積層絶縁膜）からなる。絶縁膜ＭＺ１，ＭＺ２，ＭＸ３の材料と形成法は、本実施の形態３も上記実施の形態１と同様である。
次に、図３９および図４０に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて、トランジスタ形成領域１Ｂ，１Ｃの絶縁膜ＭＺと、メモリセル領域１Ａにおける制御トランジスタ形成領域１Ａ１の絶縁膜ＭＺとを除去し、メモリセル領域１Ａにおけるメモリトランジスタ形成領域１Ａ２の絶縁膜ＭＺは除去せずに残存させる。この工程は、上記図９および図１０の工程と同様の手法により行うことができる。
次に、図４１および図４２に示されるように、半導体基板ＳＢの主面（表面）上に絶縁膜ＧＦ２を形成する。トランジスタ形成領域１Ｂにおいては、絶縁膜ＧＦ２は、半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ２の上面）に形成され、トランジスタ形成領域１Ｃにおいては、絶縁膜ＧＦ２は、半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ３の上面）に形成される。メモリセル領域１Ａにおいて、制御トランジスタ形成領域１Ａ１では（従って絶縁膜ＭＺが形成されていない領域では）、絶縁膜ＧＦ２は、半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１の上面）に形成される。メモリセル領域１Ａにおいて、メモリトランジスタ形成領域１Ａ２では（従って絶縁膜ＭＺが形成されている領域では）、絶縁膜ＧＦ２は絶縁膜ＭＺ上に形成される。絶縁膜ＧＦ２は、メモリセル領域１Ａに形成される制御トランジスタ２のゲート絶縁膜用の絶縁膜と、トランジスタ形成領域１Ｃに形成されるＭＩＳＦＥＴ５のゲート絶縁膜用の絶縁膜とを兼ねている。絶縁膜ＧＦ２の材料と形成法は、本実施の形態３も上記実施の形態１と同様である。
次に、フォトリソグラフィ技術およびエッチング技術を用いて、図４３および図４４に示されるように、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２において絶縁膜ＭＺ上に形成されている絶縁膜ＧＦ２を除去する。この際、メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１において半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されている絶縁膜ＧＦ２は、除去せずに残存させ、また、トランジスタ形成領域１Ｂ，１Ｃの絶縁膜ＧＦ２も、除去せずに残存させる。
この段階（図４３および図４４の段階）では、メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１では、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＦ２が形成され、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２では、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＭＺが形成された状態になっている。また、この段階（図４３および図４４の段階）では、トランジスタ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２が形成され、トランジスタ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ２が形成されて状態になっている。
次に、図４５および図４６に示されるように、半導体基板ＳＢの主面全面上に、Ｈｆ含有膜ＨＡを形成する。Ｈｆ含有膜ＨＡの材料と形成法は、本実施の形態３も上記実施の形態１と同様である。メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１では、Ｈｆ含有膜ＨＡは絶縁膜ＧＦ２上に形成され、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２では、Ｈｆ含有膜ＨＡは絶縁膜ＭＺ上に形成され、トランジスタ形成領域１Ｂ，１Ｃでは、Ｈｆ含有膜ＨＡは絶縁膜ＧＦ２上に形成される。
次に、図４７および図４８に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちＨｆ含有膜ＨＡ上に、シリコン膜ＰＳ２を形成する。シリコン膜ＰＳ２の材料と形成法は、本実施の形態３も上記実施の形態１と同様である。メモリセル領域１Ａ、トランジスタ形成領域１Ｂおよびトランジスタ形成領域１Ｃにおいて、シリコン膜ＰＳ２はＨｆ含有膜ＨＡ上に形成される。シリコン膜ＰＳ２は、メモリセル領域１Ａに形成される制御トランジスタ２のゲート電極用の導電膜と、メモリセル領域１Ａに形成されるメモリトランジスタ３のゲート電極用の導電膜と、トランジスタ形成領域１Ｃに形成されるＭＩＳＦＥＴ５のゲート電極用の導電膜とを兼ねている。
次に、図４９および図５０に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて、トランジスタ形成領域１Ｂのシリコン膜ＰＳ２とＨｆ含有膜ＨＡと絶縁膜ＧＦ２とを除去する。この際、メモリセル領域１Ａのシリコン膜ＰＳ２、Ｈｆ含有膜ＨＡ、絶縁膜ＧＦ２および絶縁膜ＭＺは、除去せずに残存させ、また、トランジスタ形成領域１Ｃのシリコン膜ＰＳ２、Ｈｆ含有膜ＨＡおよび絶縁膜ＧＦ２も、除去せずに残存させる。具体的には、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃのシリコン膜ＰＳ２を覆い、かつ、トランジスタ形成領域１Ｂのシリコン膜ＰＳ２を露出するようなフォトレジスト膜（図示せず）を形成してから、このフォトレジスト膜をエッチングマスクとして用いて、シリコン膜ＰＳ２をエッチングする。これにより、トランジスタ形成領域１Ｂのシリコン膜ＰＳ２、Ｈｆ含有膜ＨＡおよび絶縁膜ＧＦ２を選択的に除去することができる。
次に、図５１および図５２に示されるように、半導体基板ＳＢの主面に絶縁膜ＧＦ１を形成する。絶縁膜ＧＦ１は、トランジスタ形成領域１Ｂに形成されるＭＩＳＦＥＴ４のゲート絶縁膜用の絶縁膜である。絶縁膜ＧＦ１の材料と形成法は、本実施の形態３も上記実施の形態１と同様である。トランジスタ形成領域１Ｂにおいては、絶縁膜ＧＦ１は、半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ２の上面）に形成され、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃにおいては、絶縁膜ＧＦ１は、シリコン膜ＰＳ２の表面に形成される。
次に、図５３および図５４に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＧＦ１上に、シリコン膜ＰＳ１を形成する。シリコン膜ＰＳ１の材料と形成法は、本実施の形態３も上記実施の形態１と同様である。メモリセル領域１Ａ、トランジスタ形成領域１Ｂおよびトランジスタ形成領域１Ｃにおいて、シリコン膜ＰＳ１は絶縁膜ＧＦ１上に形成される。シリコン膜ＰＳ１は、トランジスタ形成領域１Ｂに形成されるＭＩＳＦＥＴ４のゲート電極用の導電膜である。
次に、図５５および図５６に示されるように、フォトリソグラフィ技術およびエッチング技術を用いてシリコン膜ＰＳ１をパターニングすることにより、パターニングされたシリコン膜ＰＳ１からなるゲート電極ＧＥ１を形成する。この際、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃのシリコン膜ＰＳ１と絶縁膜ＧＦ１とは除去される。ゲート電極ＧＥ１は、トランジスタ形成領域１Ｂに形成される。
トランジスタ形成領域１Ｂにおいて、ゲート電極ＧＥ１で覆われた部分以外の絶縁膜ＧＦ１は、シリコン膜ＰＳ１のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。トランジスタ形成領域１Ｂにおいて、ゲート電極ＧＥ１の下に残存する絶縁膜ＧＦ１が、ＭＩＳＦＥＴ４のゲート絶縁膜ＴＦ１となる。トランジスタ形成領域１Ｂにおいて、ゲート電極ＧＥ１は、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＧＦ１からなるゲート絶縁膜ＴＦ１を介して形成されている。また、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃにおいて、シリコン膜ＰＳ１は、シリコン膜ＰＳ１のパターニング工程で除去される。また、メモリセル領域１Ａおよびトランジスタ形成領域１Ｃにおいて、絶縁膜ＧＦ１は、シリコン膜ＰＳ１のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
次に、図５７および図５８に示されるように、フォトリソグラフィ技術およびエッチング技術を用いてメモリセル領域１Ａおよびトランジスタ形成領域１Ｃのシリコン膜ＰＳ２をパターニングすることにより、パターニングされたシリコン膜ＰＳ２からなる制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ２を形成する。この際、トランジスタ形成領域１Ｂはフォトレジスト膜（図示せず）で覆っていることにより、トランジスタ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）およびゲート電極ＧＥ１は、エッチングされない。制御ゲート電極ＣＧは、メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１に形成され、メモリゲート電極ＭＧは、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２に形成され、ゲート電極ＧＥ２は、トランジスタ形成領域１Ｃに形成される。
メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１において、制御ゲート電極ＣＧで覆われた部分以外のＨｆ含有膜ＨＡと絶縁膜ＧＦ２とは、シリコン膜ＰＳ２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。また、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２において、メモリゲート電極ＭＧで覆われた部分以外のＨｆ含有膜ＨＡと絶縁膜ＭＺとは、シリコン膜ＰＳ２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。また、トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥ２で覆われた部分以外のＨｆ含有膜ＨＡと絶縁膜ＧＦ２とは、シリコン膜ＰＳ２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１において、制御ゲート電極ＣＧの下に残存する絶縁膜ＧＦ２およびＨｆ含有膜ＨＡが、制御トランジスタ２のゲート絶縁膜ＣＦとなる。また、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２において、メモリゲート電極ＭＧの下に残存する絶縁膜ＭＺおよびＨｆ含有膜ＨＡが、メモリトランジスタ３のゲート絶縁膜ＭＦとなる。ゲート絶縁膜ＭＦは、電荷蓄積部（上記絶縁膜ＭＺ２に対応）を有するゲート絶縁膜である。また、トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥ２の下に残存する絶縁膜ＧＦ２およびＨｆ含有膜ＨＡが、ＭＩＳＦＥＴ５のゲート絶縁膜ＴＦ２となる。
このようにして、図５７および図５８の構造が得られるが、図５７および図５８の構造は、上記図２１および図２２の構造と同様である。すなわち、図５７においては、メモリセル領域１Ａのメモリトランジスタ形成領域１Ａ２において、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＭＦを介してメモリゲート電極ＭＧが形成され、メモリセル領域１Ａの制御トランジスタ形成領域１Ａ１において、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＣＦを介して制御ゲート電極ＣＧが形成されている。また、図５８においては、トランジスタ形成領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＴＦ１を介してゲート電極ＧＥ１が形成され、トランジスタ形成領域１Ｃにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上にゲート絶縁膜ＴＦ２を介してゲート電極ＧＥ２が形成されている。
以降の工程は、本実施の形態３も上記実施の形態１と同様であり、上記図２３～図３２を参照して説明した工程が行われるが、ここではその繰り返しの説明は省略する。
また、本実施の形態３の変形例として、図５３および図５４の構造を得た後、フォトリソグラフィ技術およびエッチング技術を用いてメモリセル領域１Ａおよびトランジスタ形成領域１Ｃのシリコン膜ＰＳ１および絶縁膜ＧＦ１を除去する工程を行うこともできる。この際、トランジスタ形成領域１Ｂはフォトレジスト膜で覆っていることにより、トランジスタ形成領域１Ｂのシリコン膜ＰＳ１および絶縁膜ＧＦ１は残存する。その後、フォトリソグラフィ技術およびエッチング技術を用いてメモリセル領域１Ａおよびトランジスタ形成領域１Ｃのシリコン膜ＰＳ２とトランジスタ形成領域１Ｂのシリコン膜ＰＳ１とをパターニングすることにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１，ＧＥ２を形成して、図５７および図５８の構造を得ることができる。
本実施の形態３においても、共通の半導体基板ＳＢに、Ｈｆ（ハフニウム）を導入したゲート絶縁膜を有するトランジスタ（ここでは制御トランジスタ２、メモリトランジスタ３およびＭＩＳＦＥＴ５）と、Ｈｆ（ハフニウム）を導入しないゲート絶縁膜を有するトランジスタ（ここではＭＩＳＦＥＴ４）とを、容易かつ的確に形成することができる。
上記図３７～図５８を参照して説明した製造工程では、制御トランジスタ２のゲート絶縁膜ＣＦと、メモリトランジスタ３のゲート絶縁膜ＭＦと、ＭＩＳＦＥＴ５のゲート絶縁膜ＴＦ２とは、Ｈｆ（ハフニウム）を含んでおり、すなわちＨｆ（ハフニウム）が導入されている。このため、ゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２にＨｆ（ハフニウム）が導入されていない場合に比べて、ゲート絶縁膜ＣＦ，ＭＦ，ＴＦ２にＨｆ（ハフニウム）が導入されている場合は、制御トランジスタ２、メモリトランジスタ３およびＭＩＳＦＥＴ５のそれぞれのしきい値電圧を大きくすることができ、それによってオフ時のリーク電流を低く（小さく）することができる。また、上記図３７～図５８を参照して説明した製造工程では、ＭＩＳＦＥＴ４のゲート絶縁膜ＴＦ１は、Ｈｆ（ハフニウム）を含んでおらず、すなわちＨｆ（ハフニウム）が導入されていない。このため、ゲート絶縁膜ＴＦ１にＨｆ（ハフニウム）が導入されている場合に比べて、ゲート絶縁膜ＴＦ１にＨｆ（ハフニウム）が導入されていない場合は、ＭＩＳＦＥＴ４のしきい値電圧を小さくすることができ、それによってオン電流を大きくすることができる。
また、本実施の形態３とは異なり、上記図４５および図４６の構造を得た後、シリコン膜ＰＳ２を形成する前に、トランジスタ形成領域１ＢのＨｆ含有膜ＨＡおよび絶縁膜ＧＦ２を除去してから、トランジスタ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に絶縁膜ＧＦ１を形成し、その後、シリコン膜ＰＳ２を形成することも考えられる。この場合は、そのシリコン膜ＰＳ２をパターニングすることにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１，ＧＥ２を形成することができるため、シリコン膜ＰＳ１を形成しなくともよくなる。しかしながら、この場合、Ｈｆ含有膜ＨＡが露出した状態で、絶縁膜ＧＦ１形成工程を行う必要があるため、Ｈｆ含有膜ＨＡの汚染や変質が懸念され、Ｈｆを導入したゲート絶縁膜を有するトランジスタの特性が低下したり、変動する虞がある。また、絶縁膜ＧＦ１を熱酸化法により形成する場合は、絶縁膜ＧＦ１形成時に絶縁膜ＧＦ２の厚さが増加することが懸念され、Ｈｆを導入したゲート絶縁膜を有するトランジスタの特性が設計値からずれてしまう虞がある。
それに対して、本実施の形態３では、上記図４５および図４６の構造を得た後、上記図４７および図４８のようにシリコン膜ＰＳ２を形成し、その後、上記図４９および図５０のように、トランジスタ形成領域１Ｂのシリコン膜ＰＳ２，Ｈｆ含有膜ＨＡおよび絶縁膜ＧＦ２を除去する。その後、図５１および図５２のように、トランジスタ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に絶縁膜ＧＦ１を形成している。このため、本実施の形態３の場合、絶縁膜ＧＦ１形成工程は、Ｈｆ含有膜ＨＡがシリコン膜ＰＳ２で覆われた状態で行われることになる。これにより、絶縁膜ＧＦ１形成工程において、Ｈｆ含有膜ＨＡの汚染や変質を抑制または防止することができる。また、絶縁膜ＧＦ１を熱酸化法により形成する場合でも、絶縁膜ＧＦ１形成時に絶縁膜ＧＦ２の厚さが増加することを抑制または防止できる。このため、Ｈｆを導入したゲート絶縁膜を有するトランジスタの特性の低下や変動を防ぎ、所望の特性を有するトランジスタを形成することができる。従って、半導体装置の性能を向上させることができる。
また、上記実施の形態１，２の場合は、絶縁膜ＧＦ１形成工程は、Ｈｆ含有膜ＨＡを形成する前に行われるため、絶縁膜ＧＦ１形成工程がＨｆ含有膜ＨＡに悪影響を及ぼすことはない。このため、Ｈｆを導入したゲート絶縁膜を有するトランジスタの特性の低下や変動を防ぎ、所望の特性を有するトランジスタを形成することができる。従って、半導体装置の性能を向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリセル領域
１Ａ１ 制御トランジスタ形成領域
１Ａ２ メモリトランジスタ形成領域
１Ｂ，１Ｃ トランジスタ形成領域
２ 制御トランジスタ
３ メモリトランジスタ
４，５ ＭＩＳＦＥＴ
ＣＦ ゲート絶縁膜
ＣＧ 制御ゲート電極
ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４，ＥＸ５，ＥＸ６，ＥＸ７ ｎ－型半導体領域
ＧＥ１，ＧＥ２ ゲート電極
ＧＦ１，ＧＦ２ 絶縁膜
ＨＡ Ｈｆ含有膜
ＩＬ１，ＩＬ２ 絶縁膜
Ｍ１ 配線
ＭＦ ゲート絶縁膜
ＭＧ メモリゲート電極
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３ 絶縁膜
ＰＧ プラグ
ＰＳ１，ＰＳ２ シリコン膜
ＰＷ１，ＰＷ２，ＰＷ３ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５，ＳＤ６，ＳＤ７ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ
ＴＦ１，ＴＦ２ ゲート絶縁膜

Claims (10)

  1. 半導体基板と、前記半導体基板の第１領域上に第１元素を含有しない第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記半導体基板の第２領域上に前記第１元素を含有する第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記半導体基板の第３領域上に前記第１元素を含有する第３ゲート絶縁膜を介して形成された第３ゲート電極とを有する半導体装置の製造方法であって、
    （ａ）前記半導体基板の前記第１領域、前記第２領域および前記第３領域上に、前記第１ゲート絶縁膜用の第１絶縁膜を形成する工程、
    （ｂ）前記第１絶縁膜上に、前記第１ゲート電極用の第１導電膜を形成する工程、
    （ｃ）前記半導体基板の前記第２領域上および前記第３領域上の前記第１絶縁膜および前記第１導電膜を除去し、前記半導体基板の前記第１領域上の前記第１絶縁膜および前記第１導電膜を残す工程、
    （ｄ）前記半導体基板の前記第２領域上に、前記第２ゲート絶縁膜用の第２絶縁膜を形成する工程、
    （ｅ）前記半導体基板の前記第３領域上に、前記第３ゲート絶縁膜用の第３絶縁膜を形成する工程、
    （ｆ）前記第２絶縁膜、前記第３絶縁膜および前記第１導電膜上に、前記第１元素を含有する第１の膜を形成する工程、
    （ｇ）前記第１の膜上に、前記第２ゲート電極用の第２導電膜を形成する工程、
    （ｈ）前記第２導電膜をパターニングすることにより前記第２ゲート電極および前記第３ゲート電極を形成し、前記第１導電膜をパターニングすることにより前記第１ゲート電極を形成する工程、
    を有し、
    前記第１元素は、Ｈｆ、ＡｌまたはＺｒであり、
    前記第１ゲート絶縁膜は、前記第１絶縁膜により形成され、
    前記第２ゲート絶縁膜は、前記第２絶縁膜および前記第１の膜により形成され、
    前記第３ゲート絶縁膜は、前記第３絶縁膜および前記第１の膜により形成され、
    前記第３絶縁膜は、電荷蓄積部を有する絶縁膜である、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第１導電膜および前記第２導電膜のそれぞれは、シリコン膜である、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁膜は、酸化シリコン膜である、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第２絶縁膜は、酸化シリコン膜である、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記第１の膜は、ハフニウム膜、酸化ハフニウム膜、アルミニウム膜、酸化アルミニウム膜、ジルコニウム膜または酸化ジルコニウム膜である、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第１元素は、Ｈｆである、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第１の膜は、ハフニウム膜である、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１の膜はスパッタリング法により形成される、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程は、
    （ｈ１）前記第１導電膜上の前記第２導電膜を除去し、かつ、前記半導体基板の前記第２領域上に位置する前記第２導電膜をパターニングすることにより、パターニングされた前記第２導電膜からなる前記第２ゲート電極と、前記半導体基板の前記第３領域上に位置する前記第２導電膜をパターニングすることにより、前記第３ゲート電極を形成する工程、
    （ｈ２）前記（ｈ１）工程後、前記半導体基板の前記第１領域上に位置する前記第１導電膜をパターニングすることにより、パターニングされた前記第１導電膜からなる前記第１ゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程は、
    （ｈ３）前記第１導電膜上の前記第２導電膜を除去する工程、
    （ｈ４）前記（ｈ３）工程後、前記第１導電膜および前記第２導電膜をパターニングすることにより、パターニングされた前記第１導電膜からなる前記第１ゲート電極と、パターニングされた前記第２導電膜からなる前記第２ゲート電極と、パターニングされた前記第２導電膜からなる前記第３ゲート電極とを形成する工程、
    を有する、半導体装置の製造方法。
JP2020193694A 2020-11-20 2020-11-20 半導体装置の製造方法 Active JP7555801B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2020193694A JP7555801B2 (ja) 2020-11-20 2020-11-20 半導体装置の製造方法
TW110135215A TWI907522B (zh) 2020-11-20 2021-09-23 半導體裝置製造方法
US17/513,421 US12207464B2 (en) 2020-11-20 2021-10-28 Method of manufacturing semiconductor device
EP21206361.4A EP4002464A1 (en) 2020-11-20 2021-11-04 Method of manufacturing semiconductor device
KR1020210153608A KR20220069821A (ko) 2020-11-20 2021-11-10 반도체 장치의 제조 방법
CN202111338049.4A CN114520190A (zh) 2020-11-20 2021-11-11 制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020193694A JP7555801B2 (ja) 2020-11-20 2020-11-20 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2022082242A JP2022082242A (ja) 2022-06-01
JP7555801B2 true JP7555801B2 (ja) 2024-09-25

Family

ID=78516715

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020193694A Active JP7555801B2 (ja) 2020-11-20 2020-11-20 半導体装置の製造方法

Country Status (6)

Country Link
US (1) US12207464B2 (ja)
EP (1) EP4002464A1 (ja)
JP (1) JP7555801B2 (ja)
KR (1) KR20220069821A (ja)
CN (1) CN114520190A (ja)
TW (1) TWI907522B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7555801B2 (ja) * 2020-11-20 2024-09-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140103441A1 (en) 2012-10-15 2014-04-17 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP2015002309A (ja) 2013-06-18 2015-01-05 株式会社フローディア 半導体装置の製造方法
JP2018170444A (ja) 2017-03-30 2018-11-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018186162A (ja) 2017-04-25 2018-11-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4065572B2 (ja) * 1997-03-28 2008-03-26 株式会社ルネサステクノロジ 半導体装置
JP2006114925A (ja) * 1997-03-28 2006-04-27 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2007234861A (ja) * 2006-03-01 2007-09-13 Renesas Technology Corp 半導体装置の製造方法
JP5142494B2 (ja) 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6026914B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6026913B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9337297B2 (en) * 2013-12-31 2016-05-10 Texas Instruments Incorporated Fringe capacitance reduction for replacement gate CMOS
JP6385873B2 (ja) * 2015-03-30 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6713878B2 (ja) 2016-08-25 2020-06-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6885779B2 (ja) * 2017-04-28 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置
US20190103414A1 (en) * 2017-10-04 2019-04-04 Cypress Semiconductor Corporation Embedded sonos with a high-k metal gate and manufacturing methods of the same
JP2019079845A (ja) * 2017-10-20 2019-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2019186351A (ja) * 2018-04-09 2019-10-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7555801B2 (ja) * 2020-11-20 2024-09-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140103441A1 (en) 2012-10-15 2014-04-17 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP2015002309A (ja) 2013-06-18 2015-01-05 株式会社フローディア 半導体装置の製造方法
JP2018170444A (ja) 2017-03-30 2018-11-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018186162A (ja) 2017-04-25 2018-11-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US12207464B2 (en) 2025-01-21
JP2022082242A (ja) 2022-06-01
CN114520190A (zh) 2022-05-20
TW202236631A (zh) 2022-09-16
KR20220069821A (ko) 2022-05-27
US20220165743A1 (en) 2022-05-26
EP4002464A1 (en) 2022-05-25
TWI907522B (zh) 2025-12-11

Similar Documents

Publication Publication Date Title
US7915131B2 (en) Semiconductor device and method for fabricating the same
US20100308414A1 (en) Cmos inverter device
JPH03268459A (ja) 積層ｃｍｏｓ半導体の製造方法
JP2010267814A (ja) 半導体装置及びその製造方法
JP4305610B2 (ja) 半導体素子の製造方法
JP2015170763A (ja) 半導体装置の製造方法
JP7555801B2 (ja) 半導体装置の製造方法
JP2010177292A (ja) 半導体装置及び半導体装置の製造方法
JP5857225B2 (ja) 半導体装置
JP2017183316A (ja) 半導体装置の製造方法
JP2009277909A (ja) 半導体装置の製造方法
JP7842673B2 (ja) 半導体装置および半導体装置の製造方法
JP5454130B2 (ja) 半導体およびその製造方法
JP2014229750A (ja) 半導体装置の製造方法
KR100200744B1 (ko) 임베디드 메모리 논리소자의 트랜지스터 제조방법
US7271414B2 (en) Semiconductor device and method for fabricating the same
JP2001035929A (ja) 半導体集積回路装置およびその製造方法
JP2013021141A (ja) 半導体装置およびその製造方法
US7768094B2 (en) Semiconductor integrated circuit and wafer having diffusion regions differing in thickness and method for manufacturing the same
JP2007227536A (ja) 半導体装置およびその製造方法
JP2007165361A (ja) 半導体集積回路装置およびその製造方法
JP4015086B2 (ja) 半導体装置の製造方法
TW202433746A (zh) 電晶體元件及其製造方法
JP2001085531A (ja) 半導体集積回路装置の製造方法
JP3697358B2 (ja) セルフアライン・ケイ化化合物技術を使用する埋込み形ダイナミック・ランダム・アクセス・メモリの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230427

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240502

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240911

R150 Certificate of patent or registration of utility model

Ref document number: 7555801

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150