Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7564024B2 - Wiring Board - Google Patents
[go: Go Back, main page]

JP7564024B2 - Wiring Board - Google Patents

Wiring Board Download PDF

Info

Publication number
JP7564024B2
JP7564024B2 JP2021040128A JP2021040128A JP7564024B2 JP 7564024 B2 JP7564024 B2 JP 7564024B2 JP 2021040128 A JP2021040128 A JP 2021040128A JP 2021040128 A JP2021040128 A JP 2021040128A JP 7564024 B2 JP7564024 B2 JP 7564024B2
Authority
JP
Japan
Prior art keywords
oxide coating
wiring board
coating layer
oxide
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021040128A
Other languages
Japanese (ja)
Other versions
JP2022139647A (en
Inventor
祐樹 斎藤
貴久 牛田
直樹 鬼頭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2021040128A priority Critical patent/JP7564024B2/en
Publication of JP2022139647A publication Critical patent/JP2022139647A/en
Application granted granted Critical
Publication of JP7564024B2 publication Critical patent/JP7564024B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Metal Substrates For Printed Circuits (AREA)

Description

本発明は、配線基板に関する。 The present invention relates to a wiring board.

従来、LED(発光ダイオード:light emitting diode)やパワー半導体などの熱を多く発生する素子が搭載される配線基板としては、高放熱性の配線基板が用いられている。高放熱性の配線基板として、アルミニウム基板にアルマイト被膜を施して電子基板(以下、アルマイト基板とも呼ぶ)として扱う技術が提案されている。アルマイト基板は、絶縁性を備えつつ、アルミニウム基板の熱伝導率、および熱拡散率を維持することができるため、高放熱化を図ることができる。 Conventionally, wiring boards with high heat dissipation properties have been used as wiring boards on which elements that generate a lot of heat, such as LEDs (light emitting diodes) and power semiconductors, are mounted. A technology has been proposed for high heat dissipation wiring boards in which an aluminum substrate is coated with an anodized aluminum film to be used as an electronic substrate (hereinafter also referred to as an anodized substrate). An anodized substrate is insulating while maintaining the thermal conductivity and thermal diffusivity of the aluminum substrate, allowing for high heat dissipation.

ところで、配線基板としては、電子部品が搭載される配線基板領域が複数形成された、いわゆる多数個取り配線基板の形態で製作される場合がある。多数個取り配線基板の場合、1枚の多数個取り配線基板をダイシングして、複数の個片を得る。アルマイト被膜はクラックを生じやすいため、アルマイト基板を多数個取りの形態で製作した場合、切削時の衝撃で、アルマイト被膜にクラックが生じやすい。この課題に対し、例えば、特許文献1では、アルマイト被膜を形成する前に、隣り合う配線基板領域(個片)の境界をパンチングによって形成し、隣り合う配線基板領域を繋ぐタイバーを形成する領域を小さくすることにより、ダイシングの際に生じるクラックの発生を抑制する技術が提案されている。 By the way, wiring boards may be manufactured in the form of a so-called multi-cavity wiring board, in which multiple wiring board regions on which electronic components are mounted are formed. In the case of a multi-cavity wiring board, a single multi-cavity wiring board is diced to obtain multiple pieces. Since anodized coatings are prone to cracking, when anodized boards are manufactured in a multi-cavity form, the impact of cutting makes it easy for cracks to form in the anodized coating. In response to this issue, for example, Patent Document 1 proposes a technology that suppresses the occurrence of cracks that occur during dicing by forming the boundaries between adjacent wiring board regions (pieces) by punching before forming the anodized coating, and reducing the area in which the tie bars connecting the adjacent wiring board regions are formed.

特許第6008204号公報Patent No. 6008204

しかしながら、特許文献1に記載された技術では、タイバーの表面がアルマイト被膜に被覆されているため、特許文献1に記載の技術によってもなお、ダイシング時に、クラックが発生する虞がある。 However, in the technology described in Patent Document 1, the surface of the tie bar is coated with an anodized aluminum film, so even with the technology described in Patent Document 1, there is still a risk of cracks occurring during dicing.

本発明は、上述した課題を解決するためになされたものであり、アルミニウムを主成分とする金属材料から成る基材と、基材表面上に形成された酸化被膜層を有する配線基板において、酸化被膜層のクラックの発生を抑制する他の技術を提供することを目的とする。 The present invention has been made to solve the above-mentioned problems, and aims to provide another technology for suppressing the occurrence of cracks in an oxide film layer in a wiring board having a substrate made of a metal material mainly composed of aluminum and an oxide film layer formed on the substrate surface.

本発明は、上述の課題を解決するためになされたものであり、以下の形態として実現することが可能である。 The present invention has been made to solve the above-mentioned problems, and can be realized in the following forms:

(1)本発明の一形態によれば、配線基板が提供される。この配線基板は、アルミニウム(Al)を主成分とする金属材料から成る基材と、前記基材表面上に形成された前記金属材料の陽極酸化被膜であり、上面に、導電性の配線部が形成された、酸化被膜層と、を備え、複数の前記酸化被膜層が、平面視で、互いに離間して形成れ、隣り合う前記酸化被膜層の間は、前記基材表面が露出している。 (1) According to one aspect of the present invention, there is provided a wiring board comprising: a base material made of a metal material mainly composed of aluminum (Al), and an oxide coating layer which is an anodized coating of the metal material formed on a surface of the base material and has a conductive wiring portion formed on an upper surface thereof, the oxide coating layers being spaced apart from each other in a plan view, and the surface of the base material being exposed between adjacent oxide coating layers.

この形態の配線基板は、いわゆる、多数個取りの配線基板であり、1つの酸化被膜層が形成された領域が1つの個片に相当する。この構成によれば、複数の酸化被膜層が離間して形成され、かつ隣り合う酸化被膜層の間は、基材表面が露出している。そのため、多数個取りの配線基板を個片に切り分ける際は、金属材料から成る基材を切断し、酸化被膜層を切断しないため、酸化被膜層におけるクラックの発生を抑制することができる。 This type of wiring board is a so-called multi-piece wiring board, and each area where one oxide layer is formed corresponds to one piece. With this configuration, multiple oxide layers are formed at a distance from each other, and the substrate surface is exposed between adjacent oxide layers. Therefore, when cutting the multi-piece wiring board into individual pieces, the substrate made of a metal material is cut, but the oxide layer is not cut, so that the occurrence of cracks in the oxide layer can be suppressed.

(2)上記形態の配線基板であって、前記複数の酸化被膜層が形成された前記基材表面において、前記複数の酸化被膜層の合算面積は、前記基材が露出している露出部の合算面積より大きくてもよい。このようにすると、個片の取り数を多くすることができる。 (2) In the wiring board of the above embodiment, the combined area of the multiple oxide film layers on the surface of the substrate on which the multiple oxide film layers are formed may be greater than the combined area of the exposed portion where the substrate is exposed. In this way, the number of individual pieces can be increased.

(3)上記形態の配線基板であって、前記酸化膜層は3つ以上形成され、縦横に配列されていてもよい。このようにすると、配線基板をダイシングして個片を得る際に、容易にダイシングすることができる。 (3) In the wiring board of the above embodiment, three or more of the oxide coating layers may be formed and arranged vertically and horizontally, which makes it easy to dice the wiring board into individual pieces.

(4)上記形態の配線基板であって、平面視で、前記酸化膜層の外周は、全周に亘って前記基材表面が露出していてもよい。酸化被膜層は、基板の角などのような出っ張った箇所に形成されると、加熱や衝撃によってクラックの起点になる可能性が高くなる。この形態によれば、配線基板の周縁部に酸化被膜層が形成されないため、酸化被膜層のクラックを、さらに抑制することができる。また、配線基板がダイシングされた個片の状態においても、基材の縁や角に酸化被膜層が形成されていない状態になるため、個片におけるクラックの発生も抑制することができる。 (4) In the wiring board of the above embodiment, the outer periphery of the oxide coating layer may be such that the surface of the substrate is exposed over the entire circumference in a plan view. If the oxide coating layer is formed on a protruding portion such as a corner of the substrate, it is highly likely that the oxide coating layer will become a starting point of cracks due to heating or impact. According to this embodiment, since the oxide coating layer is not formed on the peripheral portion of the wiring board, cracks in the oxide coating layer can be further suppressed. Furthermore, even when the wiring board is diced into individual pieces, since the oxide coating layer is not formed on the edges or corners of the substrate, the occurrence of cracks in the individual pieces can also be suppressed.

なお、本発明は、種々の態様で実現することが可能であり、例えば、配線基板を含む製品、配線基板の製造方法、配線基板を含む製品の製造方法などの形態で実現することができる。 The present invention can be realized in various forms, such as a product including a wiring board, a method for manufacturing a wiring board, and a method for manufacturing a product including a wiring board.

第1実施形態の配線基板の平面構成を概略的に示す説明図である。FIG. 2 is an explanatory diagram illustrating a planar configuration of the wiring board according to the first embodiment; 第1実施形態の配線基板の断面構成を概略的に示す説明図である。FIG. 2 is an explanatory diagram illustrating a schematic cross-sectional configuration of the wiring board according to the first embodiment. 第1実施形態の配線基板から切り出される個片の説明図である。3A and 3B are explanatory diagrams of individual pieces cut out from the wiring board of the first embodiment. 第2実施形態の配線基板の平面構成を概略的に示す説明図である。FIG. 13 is an explanatory diagram illustrating a schematic planar configuration of a wiring board according to a second embodiment. 第3実施形態の配線基板の構成を概略的に示す説明図である。FIG. 13 is an explanatory diagram illustrating a schematic configuration of a wiring board according to a third embodiment. 第4実施形態の配線基板の構成を概略的に示す説明図である。FIG. 13 is an explanatory diagram illustrating a schematic configuration of a wiring board according to a fourth embodiment.

<第1実施形態>
図1は、本発明の第1実施形態の配線基板100の平面構成を概略的に示す説明図であり、図2は、配線基板100の断面構成を概略的に示す説明図である。図2では、図1におけるA-A断面を示している。配線基板100は、平面形状が略長方形状の平板状の基材10と、基材10の表面上に形成された酸化被膜層20と、第1酸化被膜層21と、を有する。酸化被膜層20の上には配線部30が形成されている。一方、第1酸化被膜層21の上には配線部30が形成されておらず、第1酸化被膜層21は、基材10の表面を露出させる給電部23を有する。本実施形態の配線基板100は、電子部品が搭載される配線基板領域としての酸化被膜層20が複数形成された、いわゆる多数個取り配線基板である。
First Embodiment
FIG. 1 is an explanatory diagram that shows a schematic planar configuration of a wiring board 100 according to a first embodiment of the present invention, and FIG. 2 is an explanatory diagram that shows a schematic cross-sectional configuration of the wiring board 100. FIG. 2 shows a cross section A-A in FIG. 1. The wiring board 100 has a flat substrate 10 having a substantially rectangular planar shape, an oxide coating layer 20 formed on the surface of the substrate 10, and a first oxide coating layer 21. A wiring portion 30 is formed on the oxide coating layer 20. On the other hand, the wiring portion 30 is not formed on the first oxide coating layer 21, and the first oxide coating layer 21 has a power supply portion 23 that exposes the surface of the substrate 10. The wiring board 100 of this embodiment is a so-called multi-cavity wiring board in which a plurality of oxide coating layers 20 are formed as wiring board regions on which electronic components are mounted.

基材10は、アルミニウム(Al)を主成分とする金属材料から成る。基材10はアルミニウムを主成分とする金属材料から成るため、熱伝導率および熱拡散率が高い。本実施形態において、主成分とは、質量%が最も高い成分である。 The substrate 10 is made of a metal material whose main component is aluminum (Al). Since the substrate 10 is made of a metal material whose main component is aluminum, it has high thermal conductivity and thermal diffusivity. In this embodiment, the main component is the component with the highest mass percentage.

基材10は、図2に示すように、第1主面11と、第1主面11の裏面である第2主面12と、第1主面11と第2主面12とを繋ぐ側面13と、を備える平板状である。本実施形態では、基材10の第1主面11に、酸化被膜層20および第1酸化被膜層21が形成されており、第2主面12と側面13には、酸化被膜層20および第1酸化被膜層21が形成されていない。 As shown in FIG. 2, the substrate 10 is flat and includes a first main surface 11, a second main surface 12 that is the reverse side of the first main surface 11, and a side surface 13 that connects the first main surface 11 and the second main surface 12. In this embodiment, an oxide coating layer 20 and a first oxide coating layer 21 are formed on the first main surface 11 of the substrate 10, and the oxide coating layer 20 and the first oxide coating layer 21 are not formed on the second main surface 12 and the side surface 13.

酸化被膜層20および第1酸化被膜層21は、アルミニウムを主成分とする金属材料から成る平板(以下、「元板」とも呼ぶ)に陽極酸化処理をして表面を変質させて形成された陽極酸化被膜(アルマイト)である。すなわち、本実施形態において、元板に陽極酸化処理をして形成された陽極酸化被膜部分が酸化被膜層20および第1酸化被膜層21であり、変質していない素地の部分が基材10である。酸化被膜層20および第1酸化被膜層21は、絶縁性を有する。 The oxide coating layer 20 and the first oxide coating layer 21 are anodized coatings (anodized aluminum) formed by anodizing a flat plate (hereinafter also referred to as the "original plate") made of a metal material mainly composed of aluminum to alter its surface. That is, in this embodiment, the anodized coating portion formed by anodizing the original plate is the oxide coating layer 20 and the first oxide coating layer 21, and the unaltered base portion is the substrate 10. The oxide coating layer 20 and the first oxide coating layer 21 are insulating.

酸化被膜層20は、図1に示すように、平面形状が角丸正方形状、換言すると、角が丸面取りされた正方形状である。酸化被膜層20の上には、配線部30が形成されており、酸化被膜層20は、電子部品が搭載される領域(以下、製品領域とも呼ぶ)である。 As shown in FIG. 1, the oxide layer 20 has a planar shape of a rounded square, in other words, a square with rounded corners. The wiring section 30 is formed on the oxide layer 20, and the oxide layer 20 is the area where electronic components are mounted (hereinafter also referred to as the product area).

配線部30は、主成分が互いに異なる3種の金属薄膜が積層されて構成されている。具体的には、チタン(Ti)を主成分とする金属薄膜と、白金(Pt)を主成分とする金属薄膜と、金(Au)を主成分とする金属薄膜と、が酸化被膜層20側から順に積層されている。チタンは、酸化被膜層20との密着性が良好であり、白金は金との密着性がチタンよりも良好であり、金は高導電性、抗腐食性でありボンディング性が良好である。そのため、この構成によれば、配線部30の剥離が抑制され、高導電性、抗腐食性でありボンディング性が良好な配線層を実現することができる。なお、図2では、各薄膜を区別して図示していない。配線部30は、蒸着、スパッタリング等の公知の方法により形成することができる。 The wiring section 30 is constructed by laminating three types of metal thin films whose main components are different from each other. Specifically, a metal thin film whose main component is titanium (Ti), a metal thin film whose main component is platinum (Pt), and a metal thin film whose main component is gold (Au) are laminated in this order from the oxide film layer 20 side. Titanium has good adhesion to the oxide film layer 20, platinum has better adhesion to gold than titanium, and gold has high conductivity, corrosion resistance, and good bonding properties. Therefore, according to this configuration, peeling of the wiring section 30 is suppressed, and a wiring layer that is highly conductive, corrosion resistant, and has good bonding properties can be realized. Note that in FIG. 2, each thin film is not shown separately. The wiring section 30 can be formed by a known method such as vapor deposition or sputtering.

第1酸化被膜層21は、図1に示すように、平面形状が長方形状である。第1酸化被膜層21の上には配線部30が形成されておらず、電子部品が搭載される領域ではない。第1酸化被膜層21は、上述の通り、基材10の第1主面11が露出した給電部23を有する。給電部23は、上述の陽極酸化処理を行う際の通電用治具との接点であり、陽極酸化が行われた後も基材10の表面が露出している。給電部23は、平面形状が真円状(図1)の貫通孔(図2)である。給電部23の平面形状は、真円でなくてもよく、略楕円状、略多角形状等、種々の形状であってもよい。給電部は、通電するための電極痕、通電痕、治具痕とも呼ばれる。配線基板100では、2つの第1酸化被膜層21が、基材10の第1主面11の端部に形成されている。 As shown in FIG. 1, the first oxide layer 21 has a rectangular planar shape. The wiring portion 30 is not formed on the first oxide layer 21, and the first oxide layer 21 is not an area on which electronic components are mounted. As described above, the first oxide layer 21 has the power supply portion 23 where the first main surface 11 of the substrate 10 is exposed. The power supply portion 23 is a contact point with the current-carrying jig when performing the above-mentioned anodizing process, and the surface of the substrate 10 is exposed even after the anodizing process is performed. The power supply portion 23 is a through hole (FIG. 2) with a planar shape of a perfect circle (FIG. 1). The planar shape of the power supply portion 23 does not have to be a perfect circle, and may be various shapes such as an approximately elliptical shape or an approximately polygonal shape. The power supply portion is also called an electrode mark, a current-carrying mark, or a jig mark for carrying electricity. In the wiring board 100, two first oxide layers 21 are formed on the ends of the first main surface 11 of the substrate 10.

図1に示すように、配線基板100は、複数の(本実施形態では、16個の)酸化被膜層20を有し、16個の酸化被膜層20は、縦横に(詳しくは、4行4列に)配列されている。換言すると、16個の酸化被膜層20は、碁盤目状に形成されている。図1、2に示すように、複数の酸化被膜層20は、平面視で互いに離間して形成され、隣り合う酸化被膜層20の間は、基材10の第1主面11が露出している。すなわち、複数の酸化被膜層20は、互いに繋がっていない。また、酸化被膜層20と第1酸化被膜層21とも、互いに離間して形成され、酸化被膜層20と第1酸化被膜層21との間は、基材10の第1主面11が露出している。基材10の第1主面11が露出している部分を、以下、「露出部15」とも呼ぶ。図1において、露出部15に斜線ハッチングを付して示している。 As shown in FIG. 1, the wiring board 100 has a plurality of oxide coating layers 20 (16 in this embodiment), and the 16 oxide coating layers 20 are arranged vertically and horizontally (specifically, 4 rows and 4 columns). In other words, the 16 oxide coating layers 20 are formed in a checkerboard pattern. As shown in FIGS. 1 and 2, the plurality of oxide coating layers 20 are formed spaced apart from each other in a plan view, and the first main surface 11 of the substrate 10 is exposed between adjacent oxide coating layers 20. That is, the plurality of oxide coating layers 20 are not connected to each other. In addition, the oxide coating layer 20 and the first oxide coating layer 21 are also formed spaced apart from each other, and the first main surface 11 of the substrate 10 is exposed between the oxide coating layer 20 and the first oxide coating layer 21. The portion where the first main surface 11 of the substrate 10 is exposed is hereinafter also referred to as the "exposed portion 15". In FIG. 1, the exposed portion 15 is shown with diagonal hatching.

図3は、配線基板100から切り出される個片110の説明図である。図3(A)は配線基板100を個片110に分割する際の切断線Lを示し、図3(B)は個片110の一例を示す。図3(B)は、図3(A)における紙面左上の個片を図示している。配線基板100が、切断線L(図3(A))で分割されると、基材10の表面上に1つの酸化被膜層20が形成されている個片110(図3(B))が、16個得られる。16個の個片110のそれぞれにおける露出部15の大きさおよび配置は、異なっていてもよい。 Figure 3 is an explanatory diagram of individual pieces 110 cut out from the wiring board 100. Figure 3(A) shows the cutting line L when dividing the wiring board 100 into individual pieces 110, and Figure 3(B) shows an example of an individual piece 110. Figure 3(B) illustrates the individual piece at the upper left of the page in Figure 3(A). When the wiring board 100 is divided along the cutting line L (Figure 3(A)), 16 individual pieces 110 (Figure 3(B)) are obtained, each having one oxide layer 20 formed on the surface of the base material 10. The size and arrangement of the exposed portion 15 in each of the 16 individual pieces 110 may be different.

図示するように、切断線Lは露出部15に配置されている。換言すると、切断線L上に酸化被膜層20が形成されていない。そのため、配線基板100を個片110に切り分ける際は、基材10である金属板を切断し、酸化被膜層20を切断しない。したがって、ダイシング時に酸化被膜層20が傷ついてクラックを生じることを抑制することができる。その結果、各個片110におけるクラックの発生を抑制することができる。 As shown in the figure, the cutting line L is located on the exposed portion 15. In other words, the oxide layer 20 is not formed on the cutting line L. Therefore, when cutting the wiring board 100 into individual pieces 110, the metal plate, which is the base material 10, is cut, and the oxide layer 20 is not cut. This makes it possible to prevent the oxide layer 20 from being damaged and cracked during dicing. As a result, the occurrence of cracks in each individual piece 110 can be suppressed.

また、図示するように、配線基板100の周縁部に酸化被膜層20が形成されていない。すなわち、加熱や衝撃によってクラックの起点になる可能性が高い基材10の端部(縁、角)から離して酸化被膜層20が形成されており、配線基板100の周縁部は基材10が露出している。そのため、酸化被膜層20のクラックを、抑制することができる。また、各酸化被膜層20の外周は、全周に亘って基材10の第1主面11が露出しており、配線基板100がダイシングされた個片110の状態においても、基材10の端部(縁、角)から離して酸化被膜層20が形成された状態になるため(図3(B))、個片110におけるクラックの発生も抑制することができる。 Also, as shown in the figure, the oxide coating layer 20 is not formed on the periphery of the wiring board 100. That is, the oxide coating layer 20 is formed away from the end (edge, corner) of the substrate 10, which is likely to become the starting point of cracks due to heating or impact, and the substrate 10 is exposed at the periphery of the wiring board 100. Therefore, cracks in the oxide coating layer 20 can be suppressed. In addition, the first main surface 11 of the substrate 10 is exposed all around the periphery of each oxide coating layer 20, and even in the state of the individual pieces 110 in which the wiring board 100 is diced, the oxide coating layer 20 is formed away from the end (edge, corner) of the substrate 10 (FIG. 3(B)), so the occurrence of cracks in the individual pieces 110 can also be suppressed.

上述の通り、第1酸化被膜層21は給電部23を有するため、給電部23を起点としてクラックが生じやすい。本実施形態において、上述の通り、酸化被膜層20と第1酸化被膜層21とは離間して設けられており、酸化被膜層20と第1酸化被膜層21との間は、基材10の第1主面11が露出しているため、第1酸化被膜層21にクラックが生じ、進展したとしても、露出部15でクラックの進展が食い止められ、酸化被膜層20まではクラックが進展しない。そのため、配線部30が形成されており、製品領域となる酸化被膜層20におけるクラックを抑制することができる。 As described above, the first oxide coating layer 21 has the power supply portion 23, and therefore cracks are likely to occur starting from the power supply portion 23. In this embodiment, as described above, the oxide coating layer 20 and the first oxide coating layer 21 are provided at a distance from each other, and the first main surface 11 of the substrate 10 is exposed between the oxide coating layer 20 and the first oxide coating layer 21. Therefore, even if a crack occurs in the first oxide coating layer 21 and progresses, the progress of the crack is stopped at the exposed portion 15, and the crack does not progress to the oxide coating layer 20. Therefore, the wiring portion 30 is formed, and cracks in the oxide coating layer 20, which is the product area, can be suppressed.

配線基板100において、複数の酸化被膜層20の合算面積は、露出部15の合算面積より大きい。そのため、1枚の配線基板100から多くの個片を得ることができる。 In the wiring board 100, the combined area of the multiple oxide coating layers 20 is greater than the combined area of the exposed portions 15. Therefore, many individual pieces can be obtained from one wiring board 100.

配線基板100では、複数の酸化被膜層20が互いに離間して形成されると共に、酸化被膜層20と第1酸化被膜層21とが離間して形成されている。このように、基材10の表面に部分的に酸化被膜を形成する方法としては、例えば、元板の表面全面にアルマイトを形成した後に、不要部(基材10の表面を露出させる部分)を、湿式の化学処理、レーザー加工等により除去する方法(第1の方法)を用いることができる。また、例えば、元板の表面の不要部(基材10の表面を露出させる部分)に、フォトリソグラフィでマスキングを施した後にアルマイトを形成する方法(第2の方法)を用いることもできる。 In the wiring board 100, a plurality of oxide coating layers 20 are formed at a distance from each other, and the oxide coating layers 20 and the first oxide coating layer 21 are formed at a distance from each other. In this way, as a method for partially forming an oxide coating on the surface of the substrate 10, for example, a method (first method) can be used in which anodizing is formed on the entire surface of the original plate, and then unnecessary parts (parts that expose the surface of the substrate 10) are removed by wet chemical processing, laser processing, or the like. In addition, for example, a method (second method) can be used in which unnecessary parts of the surface of the original plate (parts that expose the surface of the substrate 10) are masked by photolithography and then anodizing is formed.

第1の方法にて酸化被膜層20および第1酸化被膜層21を形成した場合、基材10の厚さは略一様であり、元板の厚さより薄い。一方、第2の方法にて酸化被膜層20および第1酸化被膜層21を形成した場合、基材10の第1主面11が露出している露出部15(図1において斜線ハッチングを付して表示している部分)の基材10の厚さは、元板の厚さと略同じであり、酸化被膜層20および第1酸化被膜層21が形成されている部分は、露出部15より厚さが薄くなっている。すなわち、第2の方法にて酸化被膜層20および第1酸化被膜層21を形成した場合は、基材10の厚みが部分的に異なっている。 When the oxide layer 20 and the first oxide layer 21 are formed by the first method, the thickness of the substrate 10 is approximately uniform and is thinner than the thickness of the original plate. On the other hand, when the oxide layer 20 and the first oxide layer 21 are formed by the second method, the thickness of the substrate 10 at the exposed portion 15 (shown with diagonal hatching in FIG. 1) where the first main surface 11 of the substrate 10 is exposed is approximately the same as the thickness of the original plate, and the portion where the oxide layer 20 and the first oxide layer 21 are formed is thinner than the exposed portion 15. In other words, when the oxide layer 20 and the first oxide layer 21 are formed by the second method, the thickness of the substrate 10 differs in parts.

以上説明したように、本実施形態の配線基板100によれば、複数の酸化被膜層20は、平面視で互いに離間して形成され、隣り合う酸化被膜層20の間は、基材10の第1主面11が露出している露出部15になっている。そのため、配線基板100を個片110に分割する際に露出部15で切断することにより、酸化被膜層20を切断しないため、酸化被膜層20のクラックの発生を抑制することができる。すなわち、個片110におけるクラックの発生を抑制することができる。また、本実施形態の配線基板100によれば、個片化する際に、酸化被膜層20を切断しないため、個片化する際に酸化被膜を切断する場合と比較して、酸化被膜層20の端面の荒れを抑制することができる。 As described above, according to the wiring board 100 of this embodiment, the oxide film layers 20 are formed spaced apart from each other in a plan view, and between adjacent oxide film layers 20, there is an exposed portion 15 where the first main surface 11 of the base material 10 is exposed. Therefore, by cutting the wiring board 100 at the exposed portion 15 when dividing it into pieces 110, the oxide film layer 20 is not cut, so that the occurrence of cracks in the oxide film layer 20 can be suppressed. In other words, the occurrence of cracks in the pieces 110 can be suppressed. In addition, according to the wiring board 100 of this embodiment, since the oxide film layer 20 is not cut when dividing into pieces, roughness of the end surface of the oxide film layer 20 can be suppressed compared to the case where the oxide film is cut when dividing into pieces.

また、配線基板100において、酸化被膜層20は第1酸化被膜層21と離間して形成され、酸化被膜層20と第1酸化被膜層21との間は、基材10の第1主面11が露出している露出部15になっている。すなわち、給電部23を起点としてクラックが生じやすい第1酸化被膜層21と、酸化被膜層20とが分断されているため、第1酸化被膜層21にクラックが生じ、進展したとしても、露出部15でクラックの進展が食い止められ、酸化被膜層20まではクラックが進展しない。そのため、酸化被膜層20のクラックの発生を抑制することができる。 In addition, in the wiring board 100, the oxide coating layer 20 is formed apart from the first oxide coating layer 21, and between the oxide coating layer 20 and the first oxide coating layer 21 is an exposed portion 15 where the first main surface 11 of the substrate 10 is exposed. In other words, since the first oxide coating layer 21, which is prone to cracks starting from the power supply portion 23, is separated from the oxide coating layer 20, even if a crack occurs in the first oxide coating layer 21 and progresses, the progress of the crack is stopped at the exposed portion 15 and does not progress to the oxide coating layer 20. Therefore, the occurrence of cracks in the oxide coating layer 20 can be suppressed.

また、上述の通り、基材10の端部(縁、角)に酸化被膜層20が形成されると、クラックが発生しやすい。これは、基材10の端部に形成された酸化被膜層20は厚さが不均一になること、基材10の端部は応力が集中しやすいことによる。これに対し、本実施形態の配線基板100によれば、基材10の第1主面11の周縁部には酸化被膜層20が形成されていないため(換言すると、酸化被膜層20は、基材10の縁から離して形成されているため)、酸化被膜層20におけるクラックの発生を抑制することができる。 As described above, when the oxide coating layer 20 is formed on the ends (edges, corners) of the substrate 10, cracks are likely to occur. This is because the oxide coating layer 20 formed on the ends of the substrate 10 has an uneven thickness, and stress is likely to concentrate at the ends of the substrate 10. In contrast, according to the wiring board 100 of this embodiment, the oxide coating layer 20 is not formed on the peripheral portion of the first main surface 11 of the substrate 10 (in other words, the oxide coating layer 20 is formed away from the edges of the substrate 10), so the occurrence of cracks in the oxide coating layer 20 can be suppressed.

さらに、酸化被膜層20の平面形状は、角丸長方形状であり、応力が集中する角が形成されていないため、クラックの発生を抑制することができる。 Furthermore, the planar shape of the oxide coating layer 20 is a rectangle with rounded corners, and since there are no corners where stress is concentrated, the occurrence of cracks can be suppressed.

本実施形態の配線基板100によれば、個片化する際の酸化被膜層20のクラックの発生を抑制することができるため、各個片は、酸化被膜層20により絶縁性を担保しつつ、熱伝導率が高いアルミニウムを主成分とする基材10により高放熱性を得ることができる。そのため、個片を、例えば、発熱量が大きい高輝度LEDを高密度化して搭載する配線基板として用いることができる。その他、CPU(Central Processing Unit)、パワーデバイス、太陽電池等の半導体や液晶等に適用することもできる。 The wiring board 100 of this embodiment can suppress the occurrence of cracks in the oxide film layer 20 during dicing, so that each piece can obtain high heat dissipation properties from the base material 10, which is mainly composed of aluminum, which has high thermal conductivity, while ensuring insulation from the oxide film layer 20. Therefore, the individual pieces can be used, for example, as wiring boards on which high-brightness LEDs, which generate a large amount of heat, are mounted in a high density. In addition, the wiring board can also be applied to semiconductors such as CPUs (Central Processing Units), power devices, and solar cells, liquid crystals, etc.

<第2実施形態>
図4は、第2実施形態の配線基板100Aの平面構成を概略的に示す説明図である。本実施形態の配線基板100Aが、第1実施形態の配線基板100と異なる点は、第1酸化被膜層21Aの平面形状および配置と、酸化被膜層20の個数と、基材10Aの平面形状である。以下に説明する実施形態において、第1実施形態の配線基板100と同一の構成には同一の符号を付し、先行する説明を参照する。
Second Embodiment
4 is an explanatory diagram showing a schematic planar configuration of a wiring board 100A of the second embodiment. The wiring board 100A of the present embodiment differs from the wiring board 100 of the first embodiment in the planar shape and arrangement of the first oxide film layer 21A, the number of oxide film layers 20, and the planar shape of the base material 10A. In the embodiments described below, the same components as those of the wiring board 100 of the first embodiment are denoted by the same reference numerals, and the preceding description is to be referred to.

本実施形態の第1酸化被膜層21Aは、図示するように、平面形状が、酸化被膜層20と略同一の角丸正方形状である。配線基板100Aは、14個の酸化被膜層20と2個の第1酸化被膜層21とを備える。本実施形態において、14個の酸化被膜層20と、2個の第1酸化被膜層21とを合わせた16個が、4行4列に配列されている。図4に示す例において、1つめの第1酸化被膜層21は2行めの3列めに配置されており、2つめの第1酸化被膜層21は、3行めの1列めに配置されている。基材10Aは、第1実施形態の基材10より第1主面11の面積が小さく、平面形状が略正方形状である。 As shown in the figure, the first oxide layer 21A of this embodiment has a planar shape of a rounded square, which is approximately the same as the oxide layer 20. The wiring board 100A has 14 oxide layers 20 and two first oxide layers 21. In this embodiment, 16 layers, including the 14 oxide layers 20 and the two first oxide layers 21, are arranged in 4 rows and 4 columns. In the example shown in FIG. 4, the first first oxide layer 21 is arranged in the third column of the second row, and the second first oxide layer 21 is arranged in the first column of the third row. The substrate 10A has a smaller area of the first main surface 11 than the substrate 10 of the first embodiment, and has an approximately square planar shape.

このようにしても、配線基板100Aを個片に分割する際の酸化被膜層20のクラックの発生を抑制することができる。 This also helps prevent cracks from occurring in the oxide layer 20 when the wiring board 100A is divided into individual pieces.

<第3実施形態>
図5は、第3実施形態の配線基板100Bの構成を概略的に示す説明図である。図5(B)は基材10の第1主面11を示し、図5(B)に示す平面図の紙面左側の側面13Lを図5(A)、紙面右側の側面13Rを図5(C)に、それぞれ示す。図5(A)、(C)において、酸化被膜層20および配線部30の図示を省略している。本実施形態の配線基板100Bが、第1実施形態の配線基板100と異なる点は、第1酸化被膜層21Bの平面形状および配置と、基材10Bの平面形状である。
Third Embodiment
5 is an explanatory diagram that shows a schematic configuration of a wiring board 100B of the third embodiment. Fig. 5(B) shows the first main surface 11 of the base material 10, and Fig. 5(A) shows a side surface 13L on the left side of the plane of the paper in the plan view shown in Fig. 5(B), and Fig. 5(C) shows a side surface 13R on the right side of the plane of the paper. In Figs. 5(A) and (C), the oxide coating layer 20 and the wiring portion 30 are omitted. The wiring board 100B of this embodiment differs from the wiring board 100 of the first embodiment in the planar shape and arrangement of the first oxide coating layer 21B and the planar shape of the base material 10B.

第1酸化被膜層21Bの平面形状は、図5(A)、(C)に示すように、長方形状であり、第1酸化被膜層21Bは、基材10の側面13に配置されている。基材10Bは、第1実施形態の基材10より第1主面11の面積が小さく、平面形状が略正方形状である。 The planar shape of the first oxide coating layer 21B is rectangular as shown in Figures 5(A) and (C), and the first oxide coating layer 21B is disposed on the side surface 13 of the substrate 10. The area of the first main surface 11 of the substrate 10B is smaller than that of the substrate 10 of the first embodiment, and the planar shape is approximately square.

このようにしても、配線基板100Bを個片に分割する際の酸化被膜層20のクラックの発生を抑制することができる。 This also helps prevent cracks from occurring in the oxide layer 20 when the wiring board 100B is divided into individual pieces.

さらに、本実施形態の配線基板100Bによれば、第1酸化被膜層21Bが側面13に形成されており、酸化被膜層20が形成されている第1主面11と異なる面に形成されているため、基材10Bの面積を第1実施形態の基材10より小さくすることができる。すなわち、無駄な領域を小さくすることができる。 Furthermore, according to the wiring board 100B of this embodiment, the first oxide coating layer 21B is formed on the side surface 13, which is formed on a surface different from the first main surface 11 on which the oxide coating layer 20 is formed, so that the area of the base material 10B can be made smaller than that of the base material 10 of the first embodiment. In other words, the wasted area can be made smaller.

<第4実施形態>
図6は、第4実施形態の配線基板100Cの構成を概略的に示す説明図である。図6には、配線基板100Cを個片に分割する際の切断線Lも図示されている。本実施形態の配線基板100Cが、第1実施形態の配線基板100と異なる点は、酸化被膜層20Cの平面形状および配置と、基材10Cの平面形状である。
Fourth Embodiment
Fig. 6 is an explanatory diagram illustrating a schematic configuration of a wiring board 100C according to a fourth embodiment. Fig. 6 also illustrates a cutting line L along which the wiring board 100C is divided into individual pieces. The wiring board 100C of this embodiment differs from the wiring board 100 of the first embodiment in the planar shape and arrangement of the oxide coating layer 20C and the planar shape of the base material 10C.

本実施形態の酸化被膜層20Cの平面形状は正方形状である。平面視で、4行4列に配列された16個の酸化被膜層20Cのうち、1行めに配置された4個の酸化被膜層20Cは、基材10Cの紙面上側の縁(辺)に沿って形成されている。換言すると、平面視で、1行めに配置された4個の酸化被膜層20Cは、自身の上辺(紙面上側の辺)が、基材10Cの上辺(紙面上側の辺)と一致している。同様に、平面視で、4行めに配置された4個の酸化被膜層20Cは、自身の下辺(紙面下側の辺)が、基材10Cの下辺(紙面下側の辺)と一致している。 The planar shape of the oxide coating layer 20C in this embodiment is a square. Of the 16 oxide coating layers 20C arranged in four rows and four columns in a plan view, the four oxide coating layers 20C arranged in the first row are formed along the upper edge (side) of the substrate 10C. In other words, in a plan view, the four oxide coating layers 20C arranged in the first row have their own upper sides (sides on the upper side of the paper) aligned with the upper side (sides on the upper side of the paper) of the substrate 10C. Similarly, in a plan view, the four oxide coating layers 20C arranged in the fourth row have their own lower sides (sides on the lower side of the paper) aligned with the lower side (sides on the lower side of the paper) of the substrate 10C.

本実施形態の基材10Cの平面形状は、第1実施形態の基材10より短辺の長さが短い長方形状である。すなわち、基材10Cの第1主面11の面積は、第1実施形態の基材10より小さい。 The planar shape of the substrate 10C of this embodiment is a rectangle whose short sides are shorter than those of the substrate 10 of the first embodiment. In other words, the area of the first main surface 11 of the substrate 10C is smaller than that of the substrate 10 of the first embodiment.

配線基板100Cを、切断線Lにより切断し、個片に分割すると、2種類の個片が得られる。1種は、平面視で、酸化被膜層20Cの全周に亘って基材10Cの第1主面11が露出しているものであり、他の1種は、平面視で、酸化被膜層20Cの外周の一部は基材10Cの第1主面11が露出しているものである。 When the wiring board 100C is cut along the cutting line L and divided into individual pieces, two types of pieces are obtained. In one type, the first main surface 11 of the base material 10C is exposed around the entire circumference of the oxide coating layer 20C in a plan view, and in the other type, the first main surface 11 of the base material 10C is exposed only at a portion of the circumference of the oxide coating layer 20C in a plan view.

このようにしても、配線基板100Cを個片に分割する際の酸化被膜層20Cのクラックの発生を抑制することができる。 This also helps prevent cracks from occurring in the oxide layer 20C when the wiring board 100C is divided into individual pieces.

<本実施形態の変形例>
本発明は上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
<Modifications of this embodiment>
The present invention is not limited to the above-described embodiment, and can be embodied in various forms without departing from the spirit and scope of the invention. For example, the following modifications are also possible.

・酸化被膜層20の数は、上記実施形態に限定されず、2個以上であればよい。 - The number of oxide coating layers 20 is not limited to the above embodiment and may be two or more.

・上記実施形態において、複数の酸化被膜層20が、縦横に配列されている例を示したが、これに限定されず、複数の酸化被膜層20が無秩序に配置されてもよい。 - In the above embodiment, an example is shown in which multiple oxide coating layers 20 are arranged vertically and horizontally, but this is not limited thereto, and multiple oxide coating layers 20 may be arranged in a disorderly manner.

・上記実施形態において、同一の平面形状の酸化被膜層20が複数形成される例を示したが、複数の酸化被膜層の平面形状は、互いに異なっていてもよい。 - In the above embodiment, an example is shown in which multiple oxide coating layers 20 having the same planar shape are formed, but the planar shapes of the multiple oxide coating layers may be different from each other.

・上記実施形態において、複数の酸化被膜層20の合算面積が、露出部15の合算面積より大きい例を示したが、複数の酸化被膜層20の合算面積が、露出部15の合算面積以下であってもよい。 - In the above embodiment, an example is shown in which the combined area of the multiple oxide coating layers 20 is larger than the combined area of the exposed portion 15, but the combined area of the multiple oxide coating layers 20 may be smaller than or equal to the combined area of the exposed portion 15.

・配線部30の主成分、および構成は、上記実施形態に限定されない。例えば、Al、Au、Pt、Ti、Cu、Pd、Rh、Ni、W、Mo、Cr、Ag等の金属又はこれらの合金の単層又は積層構造で形成することができる。また、ITO(Indium Tin Oxide:酸化インジウムスズ)等の導電性材料を用いてもよい。 - The main components and configuration of the wiring section 30 are not limited to those in the above embodiment. For example, it can be formed of a single layer or a laminated structure of metals such as Al, Au, Pt, Ti, Cu, Pd, Rh, Ni, W, Mo, Cr, Ag, etc., or alloys thereof. In addition, a conductive material such as ITO (Indium Tin Oxide) may be used.

・上記実施形態において、基材10の第2主面12には酸化被膜層20が形成されていない例を示したが、第2主面12にも酸化被膜層20が形成されていてもよい。このようにすると、基材10の第2主面12側にも電子部品を搭載することができる。 - In the above embodiment, an example was shown in which the oxide coating layer 20 was not formed on the second main surface 12 of the substrate 10, but the oxide coating layer 20 may also be formed on the second main surface 12. In this way, electronic components can also be mounted on the second main surface 12 side of the substrate 10.

・上記実施形態において、第1酸化被膜層21が1つの給電部23を備える例を示したが、第1酸化被膜層21が給電部23を備えなくてもよいし、2つ以上の給電部23を備えてもよい。 - In the above embodiment, an example was shown in which the first oxide film layer 21 has one power supply part 23, but the first oxide film layer 21 does not have to have a power supply part 23, or it may have two or more power supply parts 23.

・第1酸化被膜層21の平面形状および配置は、上記実施形態に限定されない。酸化被膜層20が基材10の第1主面11に形成され、第1酸化被膜層21が第2主面12に形成されてもよい。また、酸化被膜層20が基材10の第1主面11に形成され、第1酸化被膜層21が第2主面12および側面13に形成されてもよい。さらに、第1酸化被膜層21が形成されていなくてもよい。 - The planar shape and arrangement of the first oxide coating layer 21 are not limited to the above embodiment. The oxide coating layer 20 may be formed on the first main surface 11 of the substrate 10, and the first oxide coating layer 21 may be formed on the second main surface 12. Also, the oxide coating layer 20 may be formed on the first main surface 11 of the substrate 10, and the first oxide coating layer 21 may be formed on the second main surface 12 and the side surface 13. Furthermore, the first oxide coating layer 21 may not be formed.

・酸化被膜層20の平面形状は、上記実施形態に限定されない。例えば、酸化被膜層20の平面形状は、三角形、五角形、六角形等の多角形状であってもよいし、円形状、楕円形状等の多角形以外の形状であってもよい。多角形状の場合には、角が面取りされていてもされていなくてもよい。 - The planar shape of the oxide coating layer 20 is not limited to the above embodiment. For example, the planar shape of the oxide coating layer 20 may be a polygonal shape such as a triangle, pentagon, or hexagon, or a shape other than a polygon, such as a circle or ellipse. In the case of a polygonal shape, the corners may or may not be chamfered.

以上、実施形態、変形例に基づき本発明について説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれる。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することができる。 The present invention has been described above based on the embodiments and modifications, but the above-mentioned embodiments of the invention are intended to facilitate understanding of the present invention and do not limit the present invention. The present invention may be modified or improved without departing from the spirit and scope of the claims, and the present invention includes equivalents. Furthermore, if a technical feature is not described as essential in this specification, it may be deleted as appropriate.

10、10A、10B、10C…基材
11…第1主面
12…第2主面
13、13L、13R…側面
15…露出部
20、20C…酸化被膜層
21、21A、21B…第1酸化被膜層
23…給電部
30…配線部
100、100A、100B、100C…配線基板
110…個片
L…切断線
10, 10A, 10B, 10C... Base material 11... First main surface 12... Second main surface 13, 13L, 13R... Side surface 15... Exposed part 20, 20C... Oxide film layer 21, 21A, 21B... First oxide film Layer 23... Power feeding part 30... Wiring part 100, 100A, 100B, 100C... Wiring board 110... Individual piece L... Cutting line

Claims (4)

配線基板であって、
アルミニウム(Al)を主成分とする金属材料から成る基材と、
前記基材表面上に形成された前記金属材料の陽極酸化被膜であり、上面に、導電性の配線部が形成された、酸化被膜層と、
を備え、
複数の前記酸化被膜層が、平面視で、互いに離間して形成れ、隣り合う前記酸化被膜層の間は、前記基材表面が露出しており、
前記平面視で、前記酸化被膜層は、角が丸面取りされた正方形または長方形であることを特徴とする、
配線基板。
A wiring board,
A substrate made of a metal material mainly composed of aluminum (Al),
an oxide film layer which is an anodized film of the metal material formed on the surface of the base material and has a conductive wiring portion formed on an upper surface thereof;
Equipped with
The oxide coating layers are formed to be spaced apart from each other in a plan view, and the surface of the base material is exposed between adjacent oxide coating layers;
The oxide coating layer is characterized in that, in the plan view, the oxide coating layer has a square or rectangular shape with rounded corners .
Wiring board.
請求項1に記載の配線基板であって、
前記複数の酸化被膜層が形成された前記基材表面において、前記複数の酸化被膜層の合算面積は、前記基材が露出している露出部の合算面積より大きいことを特徴とする、
配線基板。
2. The wiring board according to claim 1,
a total area of the oxide coating layers formed on the surface of the substrate is greater than a total area of an exposed portion of the substrate where the oxide coating layers are formed.
Wiring board.
請求項1または2に記載の配線基板であって、
前記酸化膜層は3つ以上形成され、縦横に配列されていることを特徴とする、
配線基板。
3. The wiring board according to claim 1,
The oxide coating layer is formed in three or more layers and arranged vertically and horizontally.
Wiring board.
請求項1から3のいずれかに記載の配線基板であって、
平面視で、前記酸化膜層の外周は、全周に亘って前記基材表面が露出していることを特徴とする、
配線基板。
4. The wiring board according to claim 1,
In a plan view, the outer periphery of the oxide coating layer is such that the surface of the base material is exposed over the entire periphery.
Wiring board.
JP2021040128A 2021-03-12 2021-03-12 Wiring Board Active JP7564024B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021040128A JP7564024B2 (en) 2021-03-12 2021-03-12 Wiring Board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021040128A JP7564024B2 (en) 2021-03-12 2021-03-12 Wiring Board

Publications (2)

Publication Number Publication Date
JP2022139647A JP2022139647A (en) 2022-09-26
JP7564024B2 true JP7564024B2 (en) 2024-10-08

Family

ID=83399562

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021040128A Active JP7564024B2 (en) 2021-03-12 2021-03-12 Wiring Board

Country Status (1)

Country Link
JP (1) JP7564024B2 (en)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004259745A (en) 2003-02-24 2004-09-16 Hitachi High-Technologies Corp Plasma processing apparatus and method for manufacturing electrostatic chuck
JP2006228907A (en) 2005-02-16 2006-08-31 Kyocera Corp Thin film capacitors and wiring boards
JP2007243194A (en) 2006-03-10 2007-09-20 Samsung Electro-Mechanics Co Ltd Printed circuit board having metal core
KR20080067853A (en) 2007-01-17 2008-07-22 안청일 Manufacturing method of aluminum insulating film for printed circuit board and aluminum insulating film manufactured thereby
JP2008187144A (en) 2007-01-31 2008-08-14 Sanyo Electric Co Ltd Circuit device and manufacturing method thereof
JP2010278309A (en) 2009-05-29 2010-12-09 Sanyo Electric Co Ltd Circuit board manufacturing method and circuit device manufacturing method
JP2012023180A (en) 2010-07-14 2012-02-02 Fujifilm Corp Substrate for electronic device and photoelectric conversion device equipped with substrate of the same
JP2013135010A (en) 2011-12-26 2013-07-08 Citizen Electronics Co Ltd Light emitting device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004259745A (en) 2003-02-24 2004-09-16 Hitachi High-Technologies Corp Plasma processing apparatus and method for manufacturing electrostatic chuck
JP2006228907A (en) 2005-02-16 2006-08-31 Kyocera Corp Thin film capacitors and wiring boards
JP2007243194A (en) 2006-03-10 2007-09-20 Samsung Electro-Mechanics Co Ltd Printed circuit board having metal core
KR20080067853A (en) 2007-01-17 2008-07-22 안청일 Manufacturing method of aluminum insulating film for printed circuit board and aluminum insulating film manufactured thereby
JP2008187144A (en) 2007-01-31 2008-08-14 Sanyo Electric Co Ltd Circuit device and manufacturing method thereof
JP2010278309A (en) 2009-05-29 2010-12-09 Sanyo Electric Co Ltd Circuit board manufacturing method and circuit device manufacturing method
JP2012023180A (en) 2010-07-14 2012-02-02 Fujifilm Corp Substrate for electronic device and photoelectric conversion device equipped with substrate of the same
JP2013135010A (en) 2011-12-26 2013-07-08 Citizen Electronics Co Ltd Light emitting device

Also Published As

Publication number Publication date
JP2022139647A (en) 2022-09-26

Similar Documents

Publication Publication Date Title
JP7548016B2 (en) Package substrate and its manufacturing method
TWI541961B (en) Semiconductor package with thermally enhanced conformal shielding and related methods
TWI426584B (en) Semiconductor package and its manufacturing method
WO2007034759A1 (en) Chip resistor
TWI396266B (en) Semiconductor device and display device
TW200843071A (en) Flexible substrate and semiconductor device
TWI497535B (en) Micro-resistive device with soft material layer and manufacture method for the same
JP5350022B2 (en) Semiconductor device and mounting body including the semiconductor device
US9514867B2 (en) Chip resistor and method for making the same
CN101542670B (en) Chip fuse and its manufacturing method
JP2008021936A (en) Semiconductor device and manufacturing method thereof
JP7564024B2 (en) Wiring Board
TW201304624A (en) Substrate structure, semiconductor device array and semiconductor device thereof
US9257395B2 (en) Semiconductor device
TW200837918A (en) Surface structure of package substrate and method for manufacturing the same
JP7611740B2 (en) Wiring Board
TW200524100A (en) Land grid array type package
JP2011256409A (en) Metal mask device with support and method for manufacturing device using the same
JP5515404B2 (en) Thermoelectric module
JP7564025B2 (en) Wiring Board
JP2011142115A (en) Method of manufacturing semiconductor device
JP4707890B2 (en) Chip resistor and manufacturing method thereof
CN119943512B (en) High-power thin film resistor and manufacturing method thereof
JP2007227718A (en) Electronic component having resistive element and manufacturing method thereof
CN107135601A (en) multiple substrates

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240430

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240618

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240917

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240926

R150 Certificate of patent or registration of utility model

Ref document number: 7564024

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150