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JP7566652B2 - 半導体装置および基板 - Google Patents
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JP7566652B2 - 半導体装置および基板 - Google Patents

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Description

本発明による実施形態は、半導体装置および基板に関する。
半導体装置のパッケージ構造において、メモリチップ等の半導体チップが基板上に設けられる。
しかし、近年の大容量化およびパッケージの薄型化により、メモリチップのシリコン（Ｓｉ）と基板との間における熱膨張係数の差によって、基板（パッケージ）に反りが生じてしまう場合がある。
国際公開第２０１３／１７２００８号
基板の反りが生じにくい半導体装置および基板を提供する。
本実施形態による半導体装置は、基板と、半導体チップと、を備える。半導体チップは、基板上に設けられる。基板は、配線層と、絶縁層と、を有する。配線層は、半導体チップと電気的に接続される配線を有する。絶縁層は、配線層と接するように設けられ、樹脂を含有するガラス織布を有する。ガラス織布は、ガラス織布に平行な２以上の方向に沿って設けられ、織り込まれた複数のガラス繊維を含む。ガラス繊維は、ガラス織布に平行な方向に応じて、材質、本数および太さの少なくとも１つが異なる。
第１実施形態による半導体装置の構成の一例を示す断面図。 第１実施形態によるガラス織布の構成の一例を示す平面図。 第１実施形態による半導体チップを基板面の法線方向から見た平面図。 温度によるパッケージの反りの一例を示す模式断面図。 温度によるパッケージの反りの一例を示す模式断面図。 温度によるパッケージの反りの一例を示す模式断面図。 第１実施形態による半導体チップの長辺に沿った断面におけるパッケージの反りの一例を示す模式断面図。 第１実施形態による半導体チップの短辺に沿った断面におけるパッケージの反りの一例を示す模式断面図。 第１実施形態の第１変形例によるガラス織布の構成の一例を示す平面図。 第１実施形態の第２変形例によるガラス織布の構成の一例を示す平面図。 第２実施形態による配線基板の構成の一例を示す断面図。 第２実施形態による半導体装置の構成の一例を示す断面図 第２実施形態の第１変形例による配線基板の構成を示す断面図。 第２実施形態の第１変形例による多面取り基板の構成を示す平面図。 第２実施形態の第２変形例によるガラス織布の構成の一例を示す平面図。 第３実施形態による半導体装置の構成の一例を示す断面図。 第３実施形態の第１変形例による半導体装置の構成の一例を示す断面図。 第３実施形態の第２変形例によるガラス織布の構成の一例を示す平面図。 第３実施形態の第２変形例による高速伝送方向の一例を示す平面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。半導体装置１は、配線基板１１と、接着層３０、４０と、半導体チップＣＨ１、ＣＨ２と、ワイヤＷ１、Ｗ２と、樹脂２３と、金属バンプＢとを備える。
配線基板１１は、例えば、プリント基板等の基板である。配線基板１１は、ワイヤＷ１およびワイヤＷ２を介してそれぞれ半導体チップＣＨ１および半導体チップＣＨ２と接続可能である。
接着層３０および接着層４０は、例えば、フィルム状の樹脂（ＤＡＦ、Die Attach Film）である。接着層３０および接着層４０は、配線基板１１の上方に設けられる。
半導体チップＣＨ１は、例えば、メモリチップである。半導体チップＣＨ１は、例えば、ＮＡＮＤチップである。半導体チップＣＨ１は、例えば、半導体素子を含む。半導体素子とは、例えば、メモリセルアレイまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路である。半導体チップＣＨ１は、接着層３０によって、配線基板１１上および他の半導体チップＣＨ１上に接着されている。図１に示す例では、半導体チップＣＨ１は、接着層３０を介して縦方向に４段に積層されている。縦方向は、配線基板１１の基板上面Ｆ１に対して略垂直方向である。積層されている複数の半導体チップＣＨ１のそれぞれは、例えば、同一構成を有するメモリチップである。尚、半導体チップＣＨ１の積層数は、４段に限られず、任意に変更されてもよい。半導体チップＣＨ１の積層数は、必要なメモリ容量に応じて設定される。また、半導体チップＣＨ１は、図１に示すように、階段状にずらされて積層されている。これにより、半導体チップＣＨ１の電極パッド（図示せず）上に他の半導体チップＣＨ１が重複することを抑制し、ワイヤＷ１が各半導体チップＣＨ１の電極パッドに接続可能とする。
半導体チップＣＨ２は、例えば、コントローラチップである。半導体チップＣＨ２は、例えば、ＣＭＯＳ回路を含む。半導体チップＣＨ２は、半導体チップＣＨ１と電気的に接続されて半導体チップＣＨ１の動作を制御する。半導体チップＣＨ２は、例えば、図１に示すように、半導体チップＣＨ１に隣接して設けられ、接着層４０によって配線基板１１に接着される。また、半導体チップＣＨ２は、例えば、半導体チップＣＨ１の上方に設けられていてもよい。
ワイヤＷ１は、配線基板１１と半導体チップＣＨ１とを電気的に接続する。ワイヤＷ１の素材は、例えば、金、銀または銅等の導電性金属である。
ワイヤＷ２は、配線基板１１と半導体チップＣＨ２とを電気的に接続する。ワイヤＷ２の素材は、例えば、金、銀または銅等の導電性金属である。
樹脂２３は、例えば、エポキシ樹脂である。樹脂２３は、半導体チップＣＨ１、ＣＨ２およびワイヤＷ１、Ｗ２を配線基板１１の上面において封止する。これにより、樹脂２３は、外部からの衝撃や外気から半導体チップＣＨ１、ＣＨ２およびワイヤＷ１、Ｗ２を保護する。
金属バンプＢは、例えば、はんだボールである。この場合、半導体装置１は、ＢＧＡ（Ball Grid Array）パッケージ構造を有する。金属バンプＢは、半導体装置１を外部の実装基板等（図示せず）に電気的に接続する。金属バンプＢの素材は、はんだ等の導電性金属である。金属バンプＢは、配線基板１１の下面に設けられている。すなわち、金属バンプＢは、半導体チップＣＨ１、ＣＨ２が設けられる配線基板１１の面Ｆ１とは反対側の面Ｆ２上に設けられる。図１に示す例では、金属バンプＢは、配線層Ｌ３に接続されている。
次に、配線基板１１の内部構成について説明する。配線基板１１は、例えば、多層基板である。配線基板１１は、配線層Ｌ１～Ｌ３と、樹脂層１１２と、絶縁層１１３と、を有する。
配線層Ｌ１～Ｌ３は、半導体チップＣＨ１、ＣＨ２と電気的に接続される配線１１１を有する。配線１１１は、配線基板１１の上面の電極パッド（パッド１１４、１１５）と、配線基板１１の下面の金属バンプＢとを電気的に接続する。尚、パッド１１４、１１５は、例えば、配線層Ｌ１の一部である。配線１１１の素材は、例えば、銅またはタングステン等の導電性金属である。配線１１１は、積層された複数の配線層Ｌ１～Ｌ３に含まれる。複数の配線層Ｌ１～Ｌ３の間は、絶縁層１１３によって絶縁されている。また、複数の配線層Ｌ１～Ｌ３は、例えば、ビアホールにより、一部において電気的に接続されていてもよい。
樹脂層１１２は、例えば、ソルダーレジスト等の絶縁材料である。
絶縁層１１３は、例えば、プリプレグである。絶縁層１１３は、例えば、ガラスクロス等の繊維状補強材とエポキシ等の熱硬化性樹脂との複合材料である。絶縁層１１３は、樹脂層１１２よりも強度および剛性が高い。
絶縁層１１３は、配線基板１１の基板面の法線方向に配線層Ｌ１～Ｌ３と接するように設けられ、樹脂を含有するガラス織布１１３ａを有する。複数の絶縁層１１３は、配線基板１１の基板面の法線方向に複数の配線層Ｌ１～Ｌ３と交互に積層するように設けられ、それぞれが樹脂を含有するガラス織布１１３ａを有する。図１に示す例では、３層の配線層Ｌ１～Ｌ３のそれぞれの間に配置される２層の絶縁層１１３が設けられる。尚、絶縁層１１３の積層数は、例えば、配線層の積層数に応じて変更されてもよい。絶縁層１１３の積層数は、２層に限られず、３層以上であってもよい。
絶縁層１１３は、ガラス織布１１３ａを含む。ガラス織布１１３ａは、ガラス繊維の織物である。ガラス織布１１３ａは、樹脂を含有する。従って、絶縁層１１３は、ガラス織布１１３ａに樹脂が含浸されて形成される。
次に、ガラス織布１１３ａの内部構成について説明する。
図２は、第１実施形態によるガラス織布１１３ａの構成の一例を示す平面図である。尚、図２は、基板面の法線方向（Ｚ方向）からガラス織布１１３ａを見た図である。
ガラス織布１１３ａは、繊維束ＦＢ１、ＦＢ２を有する。繊維束ＦＢ１、ＦＢ２は、例えば、互いに直行するように織り込まれている。図２に示す例では、繊維束ＦＢ１、ＦＢ２は、平織りに編み込まれているが、他の織物構造を有していてもよい。尚、図２に示す例では、繊維束ＦＢ１、ＦＢ２はそれぞれ２つずつしか示されていないが、ガラス織布１１３ａには、ＸＹ平面に沿って、さらに多くの繊維束ＦＢ１、ＦＢ２が設けられていてもよい。
繊維束ＦＢ１は、例えば、図２のＸ方向に沿うように設けられる。また、複数の繊維束ＦＢ１は、例えば、図２のＹ方向に並べて配置される。繊維束ＦＢ１は、複数のガラス繊維ＧＦ１を含む。１つの繊維束ＦＢ１には、例えば、数十本のガラス繊維ＧＦ１が含まれる。
繊維束ＦＢ２は、例えば、図２のＹ方向に沿うように設けられる。また、複数の繊維束ＦＢ２は、例えば、図２のＸ方向に並べて配置される。繊維束ＦＢ２は、複数のガラス繊維ＧＦ２を含む。１つの繊維束ＦＢ２には、例えば、数十本のガラス繊維ＧＦ２が含まれる。
従って、ガラス織布１１３ａは、ガラス織布１１３ａに平行な２以上の方向に沿って設けられ、交差するように織り込まれた複数のガラス繊維ＧＦ１、ＧＦ２を含む。より詳細には、ガラス織布１１３ａは、交差するように織り込まれた、Ｙ方向に沿って設けられるガラス繊維ＧＦ２、および、Ｙ方向とは異なるＸ方向に沿って設けられるガラス繊維ＧＦ１を含む。
ガラス繊維ＧＦ１、ＧＦ２は、ガラス織布１１３ａ（基板面）に平行な方向に応じて、材質、本数および太さ（繊維径）の少なくとも１つが異なる。より詳細には、ガラス繊維ＧＦ１、ＧＦ２は、ガラス織布１１３ａに平行な方向に応じて、熱膨張係数が異なる。図２に示す例では、ガラス織布１１３ａに平行な方向は、ＸＹ平面である。
ガラス繊維ＧＦ１は、例えば、Ｅガラスである。Ｅガラスの熱膨張係数は、例えば、約４．４ｐｐｍ／℃である。ガラス繊維ＧＦ２は、例えば、Ｓガラスである。Ｓガラスの熱膨張係数は、例えば、約２．９ｐｐｍ／℃である。
図３は、第１実施形態による半導体チップＣＨ１、ＣＨ２を基板面の法線方向から見た平面図である。図３のＡ－Ａ線は、断面図である図１に対応する断面を示す。
配線基板１１の基板面の法線方向から見た半導体チップＣＨ１の外縁形状は、略矩形状である。図２および図３に示す例では、半導体チップＣＨ１の長辺方向は、Ｙ方向である。半導体チップＣＨ１の短辺方向は、Ｘ方向である。
図２に示すように、半導体チップＣＨ１の長辺に平行なガラス繊維ＧＦ２は、半導体チップＣＨ１の短辺に平行なガラス繊維ＧＦ１よりも熱膨張係数が小さい。すなわち、Ｙ方向に沿って設けられるガラス繊維ＧＦ２は、Ｘ方向に沿って設けられるガラス繊維ＧＦ１よりも熱膨張係数が低い。Ｙ方向は、半導体チップＣＨ１の長辺に沿った方向である。Ｘ方向は、半導体チップＣＨ１の短辺に沿った方向である。これにより、方向に依存するパッケージの反りの大きさに応じて、パッケージの反りをより適切に抑制することができる。
次に、パッケージの反りについて説明する。
図４Ａ～図４Ｃは、温度によるパッケージの反りの一例を示す模式断面図である。図４Ａ～図４Ｃは、半導体チップＣＨ１の長辺に沿った断面におけるパッケージの反りを示す。すなわち、図４Ａ～図４Ｃは、図３のＢ－Ｂ線を断面とする断面図である。図４は、比較例として、ガラス繊維ＧＦ１、ＧＦ２にＥガラスが用いられる場合を示す。
尚、通常、半導体チップＣＨ２は、半導体チップＣＨ１よりも積層数が小さい場合が多い。また、基板面の法線方向から見た半導体チップＣＨ２の面積は、半導体チップＣＨ１の面積よりも小さい場合が多い。従って、半導体チップＣＨ２よりも、半導体チップＣＨ１の方がパッケージの反りに強く影響する。
図４Ａ～図４Ｃは、低温から高温にかけて順番にパッケージの反りを示す。図４Ａは、常温である約２５℃におけるパッケージの反りを示す。図４Ｂは、樹脂２３（モールド樹脂）を硬化させる温度である約１７０～約１８０℃におけるパッケージの反りを示す。図４Ｃは、リフロー温度である約２５０～約２６０℃におけるパッケージの反りを示す。
パッケージの反りは、半導体チップＣＨ１と配線基板１１との間の熱膨張係数（ＣＴＥ、Coefficient of Thermal Expansion）の差によって生じる。半導体チップＣＨ１のうち大部分を占めるシリコン（Ｓｉ）の熱膨張係数は、例えば、約２．５～約３．０ｐｐｍ／℃である。一方、配線基板１１の熱膨張係数は、例えば、約１０～約１５ｐｐｍ／℃である。
図４Ｂにおいてパッケージがほぼフラットな状態から温度が低下する場合、配線基板１１は半導体チップＣＨ１よりも収縮しやすい。この結果、図４Ａに示すように、パッケージは上凸に反る。一方、図４Ｂにおいてパッケージがほぼフラットな状態から温度が上昇する場合、配線基板１１は半導体チップＣＨ１よりも膨張しやすい。この結果、図４Ｃに示すように、パッケージは下凸に反る。反りの大きさは、例えば、最も低い位置の金属バンプＢと最も高い位置の金属バンプＢとの間の距離で示される。図４Ｃに示す例では、パッケージにおける反りの大きさは、反りＡである。
近年の大容量化およびパッケージ薄型化により、半導体チップＣＨ１上方の樹脂２３が薄くなっている。これにより、熱膨張係数の差によるパッケージの反りが発生しやすくなってきている。また、反りの曲率は、熱膨張係数の差に依存する。パッケージの反りは、例えば、実装歩留まりの低下につながる。
そこで、第１実施形態では、図２を参照して説明したように、Ｙ方向に沿って設けられるガラス繊維ＧＦ２には、ガラス織布１１３ａに通常用いられるＥガラスよりも低い熱膨張係数を有するＳガラスが用いられる。
図５は、第１実施形態による半導体チップＣＨ１の長辺に沿った断面におけるパッケージの反りの一例を示す模式断面図である。すなわち、図５は、図３のＢ－Ｂ線を断面とする断面図である。図５における配線基板１１のＹ方向の熱膨張係数は、図４Ｃにおける配線基板１１のＹ方向の熱膨張係数よりも低い。Ｙ方向において、配線基板１１と半導体チップＣＨ１との間の熱膨張係数の差を小さくすることができ、反りの曲率を小さくすることができる。この結果、図５に示す反りＢは、図４Ｃに示す反りＡよりも小さくすることができる。
また、図２を参照して説明したように、Ｘ方向に沿って設けられるガラス繊維ＧＦ１には、Ｅガラスが用いられる。
図６は、第１実施形態による半導体チップＣＨ１の短辺に沿った断面におけるパッケージの反りの一例を示す模式断面図である。すなわち、図６は、図３のＡ－Ａ線を断面とする断面図である。図６における配線基板１１のＸ方向の熱膨張係数は、図４Ｃにおける配線基板１１のＸ方向およびＹ方向の熱膨張係数と略同じである。図６に示す反りＣは、図４Ｃに示す反りＡよりも小さい。通常、半導体チップＣＨ１は、図３に示すように、平面視で矩形状である。パッケージ断面のうち、半導体チップＣＨ１の短辺に沿った半導体チップＣＨ１の断面積は、半導体チップＣＨ１の長辺に沿った半導体チップＣＨ１の断面積よりも小さい。これにより、半導体チップＣＨ１の長辺に沿った方向、および、短辺に沿った方向のいずれかによって、パッケージの反りの大きさが異なる。
尚、図４Ｃ、図５および図６では、図４Ｂよりも高温におけるパッケージの反り比較を示す。しかし、図４Ｂよりも低温におけるパッケージの反りも、ガラス繊維の熱膨張係数が小さくなるほど、また、半導体チップＣＨ１の短辺側ほど、反りが小さくなる。
以上のように、第１実施形態では、ガラス繊維ＧＦ１、ＧＦ２は、ガラス織布１１３ａに平行な方向に応じて、材料が異なる。Ｘ方向とＹ方向との間でガラス繊維ＧＦ１、ＧＦ２の熱膨張係数を変えることにより、反りが大きくなりやすい半導体チップＣＨ１の長辺に沿ったパッケージの反りをより適切に抑制することができる。
また、ガラス繊維ＧＦ２だけでなく、ガラス繊維ＧＦ１、ＧＦ２の両方をＳガラスにすることによっても、パッケージの反りを抑制することができる。ここで、半導体装置１から配線基板１１を除去した上部構造体のみを考える。上部構造体は、主に半導体チップＣＨ１と樹脂２３のみがほとんどを占める。図５に示すように上部構造体のＹ方向は半導体チップＣＨ１と樹脂２３とでは半導体チップＣＨ１の占める割合が大きい。一方、図６に示すように上部構造体のＸ方向は半導体チップＣＨ１と樹脂２３とでは長辺側よりも樹脂２３の占める割合が大きくなる。上部構造体の線膨張係数は、Ｙ方向において半導体チップＣＨ１に近く、Ｘ方向においては樹脂２３により近い値となる。すなわち上部構造体のＸ方向とＹ方向において線膨張係数の値が異なる。樹脂２３の熱膨張係数はシリコンよりも大きく、たとえば約８～１３ｐｐｍ／℃である。つまり、上部構造体はＸ方向においてはＹ方向よりも大きい線膨張係数である。ゆえに、配線基板１１のＸ方向にもＳガラスを用いてしまうと、Ｘ方向の線膨張係数も小さくなり、上部構造体のＸ方向の線膨張係数との乖離が大きくなってしまい、Ｘ方向とＹ方向との間で、パッケージの反りのバランスが悪くなってしまう可能性がある。パッケージは、例えば、マザーボード上に実装される。この際、パッケージとマザーボードとの間の熱膨張係数の差によって、金属バンプＢにストレスがかかる場合がある。パッケージの反りのバランスが悪い場合、例えば、金属バンプＢに局所的に大きなストレスがかかってしまい、実装歩留まりが低下する可能性がある。
これに対して、第１実施形態では、ガラス繊維ＧＦ１のＥガラスは、ガラス繊維ＧＦ２のＳガラスよりも熱膨張係数が大きい。これにより、Ｘ方向とＹ方向との間で、反りのバランスをより適切にすることができる。また、マザーボード等への実装の際に、金属バンプＢへのストレスを抑制し、実装歩留まりを向上することができる。
（第１実施形態の第１変形例）
図７は、第１実施形態の第１変形例によるガラス織布１１３ａの構成の一例を示す平面図である。第１実施形態の第１変形例は、ガラス繊維ＧＦ２のうち、Ｓガラスの一部がＥガラスに変更されている点で、第１実施形態とは異なっている。
ガラス繊維ＧＦ１、ＧＦ２は、ガラス織布１１３ａに平行な方向に応じて、材質の割合が異なる。ガラス繊維ＧＦ１、ＧＦ２の材質は、例えば、繊維束ＦＢ１、ＦＢ２単位で変更される。
図７に示す例では、複数のガラス繊維ＧＦ２のうち、半分がＳガラスであり、残りの半分がＥガラスである。例えば、Ｓガラスの繊維束ＦＢ２とＥガラスの繊維束ＦＢ２とが交互に配置される。これにより、ガラス織布１１３ａのＹ方向の熱膨張係数を、例えば、ガラス繊維ＧＦ２が全てＥガラスである場合と、ガラス繊維ＧＦ２が全てＳガラスである場合と、の間に調整することができる。この結果、方向に応じてパッケージの反りを調整することができる。
尚、ガラス繊維ＧＦ１の材質の比率が変更される場合も同様である。
第１実施形態の第１変形例による半導体装置１および配線基板１１は、第１実施形態と同様の効果を得ることができる。
（第１実施形態の第２変形例）
図８は、第１実施形態の第２変形例によるガラス織布１１３ａの構成の一例を示す平面図である。第１実施形態の第２変形例は、１つの繊維束ＦＢ１、ＦＢ２あたりのガラス繊維ＧＦ１、ＧＦ１の本数が方向に応じて変更されている点で、第１実施形態とは異なっている。
ガラス繊維ＧＦ１、ＧＦ２は、ガラス織布１１３ａに平行な方向に応じて本数が異なっていている。
図８に示す例では、ガラス繊維ＧＦ２の本数は、ガラス繊維ＧＦ１の本数よりも少ない。これにより、方向に応じてガラス織布１１３ａの剛性を変更することができる。これにより、方向に応じてパッケージの反りを調整することができる。
尚、ガラス繊維ＧＦ１の本数が変更される場合も同様である。
また、ガラス繊維ＧＦ１、ＧＦ２の本数に代えて、ガラス繊維ＧＦ１、ＧＦ２の太さ（繊維径）が変更されてもよい。
第１実施形態の第２変形例による半導体装置１および配線基板１１は、第１実施形態と同様の効果を得ることができる。また、第１実施形態の第２変形例による半導体装置１および配線基板１１に第１実施形態の第１変形例を組み合わせてもよい。
（第２実施形態）
図９は、第２実施形態による配線基板１１の構成の一例を示す断面図である。第２実施形態は、ガラス繊維ＧＦ１、ＧＦ２の材質が絶縁層１１３ごとに変更される点で、第１実施形態とは異なっている。
図９では、平織りされた３層のガラス織布１１３ａの断面が示されている。図９に示す例では、配線層Ｌ１～Ｌ４が４層設けられ、絶縁層１１３が３層設けられる。
ガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３に応じて、材質、本数および太さの少なくとも１つが異なる。より詳細には、ガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３に応じて、熱膨張係数が異なる。
図１０は、第２実施形態による半導体装置１の構成の一例を示す断面図である。図１０は、半導体チップＣＨ１の長辺に沿った断面におけるパッケージの断面図を示す。尚、図１０では、接着層３０等は省略されている。
図１０に示す例では、２層の絶縁層１１３が設けられる。図４Ａを参照して説明したように、常温では、パッケージ全体に上凸の反りが生じる。
複数の絶縁層１１３のうち絶縁層１１３１におけるガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３１よりも半導体チップＣＨ１に近い絶縁層１１３２におけるガラス繊維ＧＦ１、ＧＦ２よりも熱膨張係数が低い。絶縁層１１３１におけるガラス織布１１３ａのガラス繊維ＧＦ１、ＧＦ２は、例えば、Ｓガラスである。絶縁層１１３２におけるガラス織布１１３ａのガラス繊維ＧＦ１、ＧＦ２は、例えば、Ｅガラスである。この場合、配線基板１１は、半導体チップＣＨ１側の熱膨張係数が大きく、金属バンプＢ側の熱膨張係数が小さくなる。配線基板１１の作成時、絶縁層１１３１、１１３２は、貼り合わされ、配線基板１１の硬化温度（例えば、百数十℃～約２００℃）まで加熱される。配線基板１１は、硬化温度においてほぼフラットである。上記のように、半導体チップＣＨ１側の絶縁層１１３２は、金属バンプＢ側の絶縁層１１３１よりも熱膨張係数が大きい。これにより、配線基板１１の温度が常温に下がると、絶縁層１１３２は、絶縁層１１３１よりも大きく収縮する。従って、常温の配線基板１１には、配線基板１１単体で下凸に反るような応力が生じる。従って、図１０に示す配線基板１１の上凸の反りを抑制することができ、パッケージの上凸の反りを抑制することができる。また、クラックを抑制することもできる。例えば、半導体チップＣＨ１側の樹脂層１１２のクラックおよび配線１１１のクラックを抑制することができる。さらに、例えば、金属バンプＢへのストレスを低下させることができ、接合部クラックを抑制することができる。この結果、寿命をより長くすることができる。
尚、ガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３に応じて、材質の割合が異なっていてもよい。
（第２実施形態の第１変形例）
図１１は、第２実施形態の第１変形例による配線基板１１の構成を示す断面図である。第２実施形態の第１変形例は、第２実施形態と比較して、絶縁層１１３の熱膨張係数の大小関係が逆である。尚、図１１は、半導体チップＣＨ１等を実装する前の配線基板１１を示す。
複数の絶縁層１１３のうち絶縁層１１３１におけるガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３１よりも半導体チップＣＨ１から離れた絶縁層１１３３におけるガラス繊維ＧＦ１、ＧＦ２よりも熱膨張係数が低い。絶縁層１１３１におけるガラス織布１１３ａのガラス繊維ＧＦ１、ＧＦ２は、例えば、Ｓガラスである。絶縁層１１３３におけるガラス織布１１３ａのガラス繊維ＧＦ１、ＧＦ２は、例えば、Ｅガラスである。この場合、配線基板１１は、半導体チップＣＨ１側の熱膨張係数が小さく、金属バンプＢ側の熱膨張係数が大きくなる。配線基板１１の作成時、絶縁層１１３１、１１３３は、貼り合わされ、配線基板１１の硬化温度（例えば、百数十℃～約２００℃）まで加熱される。配線基板１１は、硬化温度においてほぼフラットである。上記のように、金属バンプＢ側（図１１の紙面下側）の絶縁層１１３３は、半導体チップＣＨ１側（図１１の紙面上側）の絶縁層１１３１よりも熱膨張係数が大きい。これにより、配線基板１１の温度が常温に下がると、絶縁層１１３３は、絶縁層１１３１よりも大きく収縮する。従って、常温の配線基板１１には、配線基板１１単体で上凸に反るような応力が生じる。
図１２は、第２実施形態の第１変形例による多面取り基板１０の構成を示す平面図である。
効率的にパッケージを製造するために、例えば、複数の配線基板１１を含む多面取り基板１０上に、半導体チップＣＨ１、ＣＨ２等を実装した後、配線基板１１ごとに切り離して複数のパッケージを製造する場合がある。図１２に示す例では、１つの多面取り基板１０に４８個（４×１２）の配線基板１１が含まれる。組み立て工程では、多面取り基板１０ごとに搬送が行われる。ここで、配線基板１１の薄化が進むにつれて、配線基板１１の剛性が小さくなってきている。この場合、自重によって、搬送工程または保管（マガジン収納時）等の際に多面取り基板１０が反りやすくなってしまう。このような多面取り基板１０の反りは、搬送時のトラブルにつながる可能性がある。多面取り基板１０は、例えば、長辺１０Ｌの両辺を保持されて搬送される。長辺１０Ｌが保持される場合、多面取り基板１０の短辺１０Ｓに平行な断面は、自重によって下凸に反りやすくなってしまう。
これに対して、第２実施形態の第１変形例では、図１１に示すように、配線基板１１（多面取り基板１０）には常温で上凸に反るような応力が生じる。従って、自重による多面取り基板１０の下凸の反りを抑制することができる。例えば、自重による下凸の反りをキャンセルすることにより、多面取り基板１０をフラットに保つことができる。この結果、多面取り基板１０の搬送トラブルを抑制することができる。
尚、ガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３に応じて、材質の割合が異なっていてもよい。
（第２実施形態の第２変形例）
図１３は、第２実施形態の第２変形例によるガラス織布１１３ａの構成の一例を示す平面図である。第２実施形態の第２変形例は、ガラス織布１１３ａに平行な方向に応じてガラス繊維ＧＦ１、ＧＦ２の材質が変更されている点で、第２実施形態の第１変形例とは異なっている。
絶縁層１１３１および絶縁層１１３３の少なくとも一方におけるガラス繊維ＧＦ１、ＧＦ２は、ガラス織布１１３ａに平行な方向に応じて、熱膨張係数が異なっている。より詳細には、多面取り基板１０の短辺１０Ｓに沿ったガラス繊維ＧＦ２は、多面取り基板１０の長辺１０Ｌに沿ったガラス繊維ＧＦ１よりも熱膨張係数が低い。図１３に示す例では、短辺１０Ｓは、Ｙ方向であり、長辺１０Ｌは、Ｘ方向である。絶縁層１１３１におけるガラス繊維ＧＦ２は、例えば、Ｓガラスである。絶縁層１１３１におけるガラス繊維ＧＦ１は、例えば、Ｅガラスである。絶縁層１１３３におけるガラス繊維ＧＦ１、ＧＦ２は、例えば、Ｅガラスである。このように、長辺１０Ｌに沿った方向には自重による多面取り基板１０の反りはほぼ生じないため、短辺１０Ｓに沿った方向のガラス繊維ＧＦ１の材質が変更されてもよい。
尚、ガラス繊維ＧＦ１、ＧＦ２は、ガラス織布１１３ａに平行な方向に応じて、材質の割合が異なっていてもよい。
第２実施形態の第２変形例による半導体装置１および配線基板１１は、第２実施形態の第１変形例と同様の効果を得ることができる。
（第３実施形態）
図１４は、第３実施形態による半導体装置１の構成の一例を示す断面図である。第３実施形態は、絶縁層１１３ごとにガラス繊維ＧＦ１、ＧＦ２の電気的特性が変更されている点で、第２実施形態とは異なっている。
図１４に示す例では、２層の絶縁層１１３が設けられている。
ガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３に応じて、誘電率が異なる。金属バンプＢと接続される配線層Ｌａと接する絶縁層１１３４におけるガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３４よりも金属バンプＢと接続される配線層Ｌａから離れた絶縁層１１３５におけるガラス繊維ＧＦ１、ＧＦ２よりも誘電率が低い。絶縁層１１３４におけるガラス織布１１３ａのガラス繊維ＧＦ１、ＧＦ２は、例えば、ＮＥガラスまたはＤガラスである。絶縁層１１３５におけるガラス織布１１３ａのガラス繊維ＧＦ１、ＧＦ２は、例えば、Ｅガラスである。これにより、金属バンプＢと接続される配線層Ｌａと、配線層Ｌａに隣接する配線層と、の間の容量を抑制することができる。これにより、金属バンプＢと接続される配線層Ｌａのボールパッド１１６におけるインピーダンス不整合を抑制することができる。
通常、金属バンプＢと接続する配線１１１は、金属バンプＢと接続するためのボールパッド１１６を有する。ボールパッド１１６は、配線層Ｌａ内の他の配線経路よりも面積が大きい。この場合、ボールパッド１１６における配線間の容量が大きくなる。容量Ｃは、誘電率ε、面積Ｓおよび間隔ｄを用いて、式１により表される。
Figure 0007566652000001
 容量Ｃの増大は、配線の特性インピーダンスＺ０の低下につながる。特性インピーダンスＺ０は、インダクタンスＬおよび容量Ｃを用いて、式２により表される。
Figure 0007566652000002
 従って、ボールパッド１１６の特性インピーダンスＺ０は、配線層Ｌａ内の他の配線の特性インピーダンスＺ０よりも小さくなる。この結果、インピーダンス不整合により、例えば、信号が反射されてしまう等により、信号のエネルギー損失が大きくなってしまう。
これに対して、第３実施形態では、ボールパッド１１６と接する絶縁層１１３４の誘電率εを下げる。誘電率εを下げることにより、式１に示すように、面積Ｓが大きいボールパッド１１６の容量Ｃの増大を抑制することができる。これにより、ボールパッド１１６の特性インピーダンスＺ０の低下を抑制することができ、インピーダンス不整合を抑制することができる。この結果、信号のエネルギー損失の低下を抑制することができ、信号の伝送不良を抑制することができる。
尚、ガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３に応じて、材質の割合が異なっていてもよい。
第３実施形態に第２実施形態を組み合わせてもよい。すなわち、ガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３に応じて、熱膨張係数および誘電率の少なくとも一方が異なっていてもよい。
（第３実施形態の第１変形例）
図１５は、第３実施形態の第１変形例による半導体装置１の構成の一例を示す断面図である。図１５は、半導体チップＣＨ１の短辺に沿った断面におけるパッケージの断面図を示す。第３実施形態の第１変形例は、高速信号配線１１１１が設けられる配線層Ｌｂの上下の絶縁層１１３に低誘電率のガラス繊維ＧＦ１、ＧＦ２が用いられる点で、第３実施形態とは異なっている。尚、図１５では、接着層３０、４０およびワイヤＷ１、Ｗ２等は省略されている。
高速信号配線１１１１は、他の配線１１１よりも高速の信号が通過する配線である。高速信号配線１１１１は、例えば、差動配線である。高速信号配線１１１１は、半導体チップＣＨ２と金属バンプＢとの間に接続される。高速信号配線１１１１が設けられる配線層Ｌｂとパッド１１５との間、および、配線層Ｌｂとボールパッド１１６との間は、例えば、ビアホールにより電気的に接続されている。
高速信号配線１１１１を含む配線層Ｌｂと接する絶縁層１１３６におけるガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３６よりも高速信号配線を含む配線層Ｌｂから離れた絶縁層１１３７におけるガラス繊維ＧＦ１、ＧＦ２よりも誘電率が低い。図１５に示す例では、絶縁層１１３６は、例えば、配線層Ｌｂを挟む２層の絶縁層１１３である。絶縁層１１３７は、例えば、絶縁層１１３６以外の他の絶縁層１１３である。絶縁層１１３６におけるガラス織布１１３ａのガラス繊維ＧＦ１、ＧＦ２は、例えば、ＮＥガラスまたはＤガラスである。また、絶縁層１１３７におけるガラス織布１１３ａのガラス繊維ＧＦ１、ＧＦ２は、例えば、Ｅガラスである。これにより、高速信号配線１１１１付近の絶縁層１１３の誘電率を抑制し、高周波特性を向上させることができる。この結果、誘電損失を抑制することができ、誘電損失による信号の伝送不良を抑制することができる。
尚、ガラス繊維ＧＦ１、ＧＦ２は、絶縁層１１３に応じて、材質の割合が異なっていてもよい。
（第３実施形態の第２変形例）
図１６は、第３実施形態の第２変形例によるガラス織布１１３ａの構成の一例を示す平面図である。
絶縁層１１３６のうち、高速信号配線１１１１の信号伝送方向Ｄに沿って設けられるガラス繊維ＧＦ１は、信号伝送方向Ｄとは異なる方向に沿って設けられるガラス繊維ＧＦ２よりも、誘電率が低い。絶縁層１１３６におけるガラス織布１１３ａのガラス繊維ＧＦ１は、例えば、ＮＥガラスまたはＤガラスである。絶縁層１１３６におけるガラス織布１１３ａのガラス繊維ＧＦ２は、例えば、Ｅガラスである。図１６に示す例では、信号伝送方向は、Ｘ方向である。
図１７は、第３実施形態の第２変形例による信号伝送方向Ｄの一例を示す平面図である。尚、図１７は、Ｚ方向から見た一段目の半導体チップＣＨ１、半導体チップＣＨ２および高速信号配線１１１１を模式的に示す。実際の半導体チップＣＨ１、ＣＨ２および高速信号配線１１１１の配置は、図１７に限られない。
信号伝送方向Ｄは、配線基板１１の基板面の法線方向から見て、高速信号配線１１１１が最も長く配置された方向である。図１７には、基板面の法線方向から見た、半導体チップＣＨ２と接続するパッド１１５と、金属バンプＢと接続するボールパッド１１６と、の間の高速信号配線１１１１が示されている。図１７に示す例では、Ｘ方向に沿った高速信号配線１１１１の距離は、Ｙ方向に沿った高速信号配線１１１１の距離よりも長い。従って、信号伝送方向Ｄは、Ｘ方向である。
また、ガラス繊維ＧＦ１だけでなく、ガラス繊維ＧＦ１、ＧＦ２の両方をＮＥガラスまたはＤガラスにすることによっても、伝送信号の不良の発生を抑制することができる。しかし、ガラス繊維ＧＦ２もＮＥガラスまたはＤガラスにすると、熱膨張係数が低くなりすぎて、Ｘ方向とＹ方向との間でパッケージの反りのバランスが悪化してしまう可能性がある。
これに対して、第３実施形態の第２変形例では、ガラス繊維ＧＦ２がＥガラスである。これにより、Ｘ方向とＹ方向との間のパッケージの反りのバランスをより適切にすることができる。すなわち、信号の伝送不良を抑制するとともに、パッケージの反りを考慮することができる。
尚、図１６および図１７に示す例では、信号伝送方向Ｄは、半導体チップＣＨ１の短辺沿った方向であるが、長辺に沿った方向であってもよい。
また、ガラス繊維ＧＦ１、ＧＦ２は、ガラス織布１１３ａに平行な方向に応じて、材質の割合が異なっていてもよい。
第３実施形態の第２変形例による半導体装置１および配線基板１１は、第３実施形態の第１変形例と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１１ 配線基板、１１１ 配線、１１１１ 高速信号配線、１１３ 絶縁層、１１３１～１１３７ 絶縁層、１１３ａ ガラス織布、ＧＦ１ ガラス繊維、ＧＦ２ ガラス繊維、ＣＨ１ 半導体チップ、ＣＨ２ 半導体チップ、Ｄ 信号伝送方向、Ｌ１～Ｌ３ 配線層、

Claims (14)

  1. 基板と、
    前記基板上に設けられる半導体チップと、
    前記基板上に設けられ、前記半導体チップを封止する封止樹脂と、を備え、
    前記基板は、
    前記半導体チップと電気的に接続される配線を有する配線層と、
    前記配線層と接するように設けられ、樹脂を含有するガラス織布を有する絶縁層と、を有し、
    前記ガラス織布は、前記ガラス織布に平行な２以上の方向に沿って設けられ、織り込まれた複数のガラス繊維を含み、
    前記ガラス繊維は、前記ガラス織布に平行な方向に応じて、種類、本数および太さの少なくとも１つが異なり、
    前記ガラス織布は、第１方向に沿って設けられる前記ガラス繊維、および、前記第１方向とは異なる第２方向に沿って設けられる前記ガラス繊維を含み、
    前記第１方向に沿って設けられる前記ガラス繊維は、前記第２方向に沿って設けられる前記ガラス繊維よりも熱膨張係数が低く、
    前記基板の基板面の法線方向から見た前記半導体チップの外縁形状は、略矩形状であり、
    前記第１方向は、前記半導体チップの長辺に沿った方向であり、
    前記第２方向は、前記半導体チップの短辺に沿った方向であり、
    前記長辺に沿った断面積における前記封止樹脂の占める割合は、前記短辺に沿った断面積における前記封止樹脂の占める割合よりも小さい、半導体装置。
  2. 前記ガラス繊維は、前記ガラス織布に平行な方向に応じて、熱膨張係数が異なる、請求項１に記載の半導体装置。
  3. 前記ガラス繊維は、前記ガラス織布に平行な方向に応じて、種類ごとの前記ガラス繊維の本数の割合が異なる、請求項１または請求項２に記載の半導体装置。
  4. 基板と、
    前記基板上に設けられる半導体チップと、
    前記半導体チップが設けられる前記基板の第１面とは反対側の第２面上に設けられる金属バンプと、を備え、
    前記基板は、
    前記半導体チップと電気的に接続される配線を有する複数の配線層と、
    複数の前記配線層と交互に積層するように設けられ、それぞれが樹脂を含有するガラス織布を有する複数の絶縁層と、を有し、
    前記ガラス織布は、織り込まれた複数のガラス繊維を含み、
    前記ガラス繊維は、前記絶縁層に応じて、種類、本数および太さの少なくとも１つが異なり、
    前記金属バンプと接続される前記配線層と接する第４絶縁層における前記ガラス繊維は、前記第４絶縁層よりも前記金属バンプと接続される前記配線層から離れた第５絶縁層における前記ガラス繊維よりも誘電率が低い、半導体装置。
  5. 前記ガラス繊維は、前記絶縁層に応じて、熱膨張係数および誘電率の少なくとも一方が異なる、請求項４に記載の半導体装置。
  6. 複数の前記絶縁層のうち第１絶縁層における前記ガラス繊維は、前記第１絶縁層よりも前記半導体チップに近い第２絶縁層における前記ガラス繊維よりも熱膨張係数が低い、請求項５に記載の半導体装置。
  7. 複数の前記絶縁層のうち第１絶縁層における前記ガラス繊維は、前記第１絶縁層よりも前記半導体チップから離れた第３絶縁層における前記ガラス繊維よりも熱膨張係数が低い、請求項５に記載の半導体装置。
  8. 前記ガラス織布は、前記ガラス織布に平行な２方向以上に沿って設けられ、織り込まれた複数の前記ガラス繊維を含み、
    前記第１絶縁層および前記第３絶縁層の少なくとも一方における前記ガラス繊維は、前記ガラス織布に平行な方向に応じて、熱膨張係数が異なる、請求項７に記載の半導体装置。
  9. 他の配線よりも高速の信号が通過する高速信号配線を含む前記配線層と接する第６絶縁層における前記ガラス繊維は、前記第６絶縁層よりも前記高速信号配線を含む前記配線層から離れた第７絶縁層における前記ガラス繊維よりも誘電率が低い、請求項５に記載の半導体装置。
  10. 前記ガラス織布は、前記ガラス織布に平行な２方向以上に沿って設けられ、織り込まれた複数の前記ガラス繊維を含み、
    前記第６絶縁層のうち、前記高速信号配線の信号伝送方向に沿って設けられる前記ガラス繊維は、前記信号伝送方向とは異なる方向に沿って設けられる前記ガラス繊維よりも、誘電率が低い、請求項９に記載の半導体装置。
  11. 複数の前記絶縁層は、２層～４層の絶縁層である、請求項４に記載の半導体装置。
  12. 前記第４絶縁層と前記金属バンプとの間に、前記第４絶縁層よりも熱膨張係数の高い絶縁層が含まれない、請求項４に記載の半導体装置。
  13. 前記第４絶縁層は、前記金属バンプと直接接する、請求項４に記載の半導体装置。
  14. 前記金属バンプと接続される前記配線層はパッドを含み、
    前記パッドは、前記金属バンプと直接接し、
    前記パッドの面積は、前記配線層内の配線経路の面積よりも大きい、請求項４に記載の半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12489029B2 (en) * 2022-08-19 2025-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution structure with warpage tuning layer
US20250183140A1 (en) * 2023-12-01 2025-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit packages and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008056500A1 (en) 2006-11-10 2008-05-15 Nec Corporation Multilayer-wired substrate
JP2014022622A (ja) 2012-07-20 2014-02-03 Nec Corp プリント配線板およびそのプリント配線板を備えた電子機器
JP2014090027A (ja) 2012-10-29 2014-05-15 Fujitsu Ltd 回路基板、回路基板の製造方法、電子装置及びガラスクロス
JP2019036710A (ja) 2017-08-14 2019-03-07 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 回路基板及びそれを用いた半導体パッケージ

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3674960B2 (ja) * 1994-03-28 2005-07-27 日東紡績株式会社 プリント配線基板用ガラス織布およびプリント配線基板
JP3132337B2 (ja) * 1995-03-24 2001-02-05 新神戸電機株式会社 液晶ディスプレイ装置
JP3138215B2 (ja) 1996-07-19 2001-02-26 松下電器産業株式会社 回路基板用基材とプリプレグ及びそれを用いたプリント回路基板
JP3765151B2 (ja) * 1997-02-27 2006-04-12 日東紡績株式会社 プリント配線板用ガラス繊維織物
US6136733A (en) 1997-06-13 2000-10-24 International Business Machines Corporation Method for reducing coefficient of thermal expansion in chip attach packages
JP2002151617A (ja) 2000-11-15 2002-05-24 Asahi Schwebel Co Ltd ガラスクロス及びプリント配線板
US7056571B2 (en) * 2002-12-24 2006-06-06 Matsushita Electric Industrial Co., Ltd. Wiring board and its production process
JP4534062B2 (ja) * 2005-04-19 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置
JP4885591B2 (ja) 2006-03-30 2012-02-29 京セラ株式会社 配線基板用織布およびプリプレグ
JP5048307B2 (ja) 2006-11-13 2012-10-17 信越石英株式会社 複合織物及びプリント配線基板
JP5082748B2 (ja) * 2007-10-12 2012-11-28 富士通株式会社 コア部材およびコア部材の製造方法
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8525310B2 (en) * 2010-04-13 2013-09-03 Mediatek Inc. Leadframe package for high-speed data rate applications
JP5578962B2 (ja) * 2010-06-24 2014-08-27 新光電気工業株式会社 配線基板
JP5552969B2 (ja) 2010-08-31 2014-07-16 住友ベークライト株式会社 プリプレグ、基板および半導体装置
JP5115645B2 (ja) 2010-11-18 2013-01-09 住友ベークライト株式会社 絶縁性基板、金属張積層板、プリント配線板、及び半導体装置
TWI583560B (zh) 2011-04-14 2017-05-21 住友電木股份有限公司 積層板，電路基板及半導體封裝
JP2013239610A (ja) 2012-05-16 2013-11-28 Sumitomo Bakelite Co Ltd 半導体装置および半導体装置の製造方法
EP3195704B1 (en) * 2014-08-05 2024-10-02 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Warpage control with intermediate material
JP5795415B1 (ja) * 2014-08-29 2015-10-14 新光電気工業株式会社 配線基板及びその製造方法
CN105722303B (zh) * 2014-12-04 2019-01-25 中山台光电子材料有限公司 多层印刷电路板
US10283445B2 (en) * 2016-10-26 2019-05-07 Invensas Corporation Bonding of laminates with electrical interconnects
JP7238330B2 (ja) * 2018-10-18 2023-03-14 富士電機株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008056500A1 (en) 2006-11-10 2008-05-15 Nec Corporation Multilayer-wired substrate
JP2014022622A (ja) 2012-07-20 2014-02-03 Nec Corp プリント配線板およびそのプリント配線板を備えた電子機器
JP2014090027A (ja) 2012-10-29 2014-05-15 Fujitsu Ltd 回路基板、回路基板の製造方法、電子装置及びガラスクロス
JP2019036710A (ja) 2017-08-14 2019-03-07 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 回路基板及びそれを用いた半導体パッケージ

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