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JP7579415B2 - 表示パネル - Google Patents
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Description

本開示の実施例等は表示パネルに関するものである。
情報化社会が発展することによって映像を表示するための表示装置に対する要求が多様な形態で増加しているし、近来には液晶表示装置、有機発光表示装置などのような多様な表示装置が活用されている。
映像表示のために、表示装置は複数のデータライン及び複数のゲートラインが配置された表示パネル、複数のデータラインにデータ信号らを出力するデータ駆動回路、及び複数のゲートラインにゲート信号らを出力するゲート駆動回路などを含むことができる。
従来ディスプレイ分野では、部品数を減らしてベゼルサイズを減らすために、ゲート駆動回路を表示パネルに内蔵するGIP(Gate In Panel)技術が開発されている。ゲート駆動回路を表示パネルに内蔵させる場合、予期しないゲート駆動回路の異常動作や非正常な画面異常現象が発生することがある。
本開示の実施例等は、ゲート駆動回路を内蔵しながらも画面異常現象を誘発しない表示パネルを提供することができる。
本開示の実施例等は、ゲート駆動回路を内蔵しながらもゲート駆動回路の正常な動作ができるようにする表示パネルを提供することができる。
本開示の実施例等は、ゲート駆動回路の内蔵と関連されたゲートベゼルを減らすことができる表示パネルを提供することができる。
本開示の実施例等は、ゲート駆動回路の動作と関連されるゲートクロック配線らの間のロード偏差を減らすことができる表示パネルを提供することができる。
本開示の実施例等による表示パネルは、表示領域及び非表示領域が区画された基板、基板上に配置され、かつ非表示領域内のゲート駆動回路領域に配置されるゲート駆動回路、基板上に配置され、かつ非表示領域内のゲート駆動回路領域の外側に位置する第１配線領域に配置される複数のゲートクロック配線、複数のゲートクロック配線及びゲート駆動回路上に配置されるオーバーコート層、表示領域に配置されて非表示領域まで延長されたカソード電極、及び複数のゲートクロック配線と重畳するロード偏差補償パターンを含むことができる。
本開示の実施例等による表示パネルで、ロード偏差補償パターンは複数のゲートクロック配線の上部に位置することができる。
本開示の実施例等による表示パネルで、ロード偏差補償パターンはアノード電極と等しい物質を含むことができる。
本開示の実施例等による表示パネルは、表示領域及び非表示領域が区画された基板、表示領域に配置されて非表示領域まで延長されたカソード電極、基板上に配置され、かつ非表示領域内のゲート駆動回路領域に配置されるゲート駆動回路、基板上に配置され、非表示領域内のゲート駆動回路領域の外側に位置する第１配線領域に配置され、かつカソード電極と重畳しないように配置されている複数のゲートクロック配線、並びに複数のゲートクロック配線及びゲート駆動回路上に配置されるオーバーコート層を含むことができる。
本開示の実施例等によれば、ゲート駆動回路を内蔵しながらも画面異常現象を誘発しない表示パネルを提供することができる。
本開示の実施例等によれば、ゲート駆動回路を内蔵しながらもゲート駆動回路の正常な動作ができるようにする表示パネルを提供することができる。
本開示の実施例等によれば、ゲート駆動回路の内蔵と関連されたゲートベゼルを減らすことができる表示パネルを提供することができる。
本開示の実施例等によれば、ゲート駆動回路の動作関連されるゲートクロック配線らをカソード電極と重畳しないように配置させることで、ゲートクロック配線らの間のロード偏差を減らすことができる表示パネルを提供することができる。
本開示の実施例等によれば、ゲートクロック配線らと重畳されるロード偏差補償パターンを追加配置することで、ゲートクロック配線らの間のロード偏差を減らすことができる表示パネルを提供することができる。
本開示の実施例等によれば、ゲートクロック配線らのロード偏差低減を通じてゲート駆動回路でのスキャン信号出力特性偏差を減らすことができる表示パネルを提供することができる。
本開示の実施例等による表示装置のシステム構成図である。 本開示の実施例等による表示装置のサブピクセルの等価回路である。 本開示の実施例等による表示装置のサブピクセルの等価回路である。 本開示の実施例等による表示装置のシステム構成の例示である。 本開示の実施例等による表示パネルに配置されたカソード電極を示す。 本開示の実施例等による表示パネルのゲートベゼルの第１垂直構造を示した断面図である。 本開示の実施例等による表示パネルのゲートベゼルの第２垂直構造を示した断面図である。 本開示の実施例等による表示パネルに配置されたカソード電極とロード偏差補償パターンを示す。 本開示の実施例等による表示パネルのゲートベゼルの第３垂直構造を示した断面図である。 本開示の実施例等による表示パネルのゲートベゼルの第３垂直構造を示した平面図である。
以下、本開示の一部実施例等を例示的な図面を参照して詳細に説明する。各図面の構成要素らに参照符号を付け加えるにおいて、同一な構成要素らに対してはたとえ他の図面上に表示されてもできるだけ同一な符号を有することができる。また、本開示を説明するにおいて、関連される公知構成または機能に対する具体的な説明が本開示の要旨を濁ごすことがあると判断される場合には、その詳細な説明は略することができる。本明細書上で言及された“含む”、“有する”、“なされる”などが使用される場合“～だけ”が使用されない以上他の部分が加えられることができる。構成要素を単数で表現した場合に特別な明示的な記載事項がない限り複数を含む場合を含むことができる。
また、本開示の構成要素を説明するにおいて、第１、第２、A、B、(a)、(b)などの用語を使用することができる。このような用語はその構成要素を他の構成要素と区別するためのものであるだけで、その用語によって該当構成要素の本質、順番、順序でまたは個数などが限定されない。
構成要素らの位置関係に対する説明において、ふたつ以上の構成要素が“連結”、“結合”または“接続”などになると記載された場合、ふたつ以上の構成要素が直接的に“連結”、“結合”または“接続”されることができるが、ふたつ以上の構成要素と異なる構成要素がさらに“介在”され“連結”、“結合”または“接続”されることもあると理解されなければならないであろう。ここで、他の構成要素はお互いに“連結”、“結合”または“接続”されるふたつ以上の構成要素中の一つ以上に含まれることもできる。
構成要素らや、動作方法や製作方法などと関連された時間的流れ関係に対する説明において、例えば、“～後に”、“～に続いて”、“～次に”、“～前に”などで時間的先後関係または流れ的先後関係が説明される場合、“直ちに”または”直接”が使用されない以上連続的ではない場合も含むことがある。
一方、構成要素に対する数値またはその対応情報(例：レベルなど)が言及された場合、別途の明示上記載がなくても、数値またはその対応情報は各種要因(例：工程上の要因、内部または外部衝撃、ノイズなど)によって発生することがある誤差範囲を含むことで解釈されることができる。
以下、添付された図面を参照して本開示の多様な実施例等を詳しく説明する。
図１は、本開示の実施例等による表示装置１００の構成図である。
図１を参照すれば、本開示の実施例等による表示装置１００は表示パネル１１０と、表示パネル１１０を駆動するための駆動回路を含むことができる。
駆動回路はデータ駆動回路１２０及びゲート駆動回路１３０などを含むことができるし、データ駆動回路１２０及びゲート駆動回路１３０を制御するコントローラー１４０をさらに含むことができる。
表示パネル１１０は基板(SUB)と、基板(SUB)上に配置される複数のデータライン(DL)及び複数のゲートライン(GL)などの信号配線らを含むことができる。表示パネル１１０は複数のデータライン(DL)及び複数のゲートライン(GL)と連結された複数のサブピクセル(SP)を含むことができる。
表示パネル１１０は映像が表示される表示領域(DA)と映像が表示されない非-表示領域(NDA)を含むことができる。表示パネル１１０で、表示領域(DA)にはイメージを表示するための複数のサブピクセル(SP)が配置され、非-表示領域(NDA)には駆動回路ら１２０、１３０、１４０が電気的に連結されるか、または駆動回路ら１２０、１３０、１４０が実装されることがあるし、集積回路または印刷回路などが連結されるパッド部が配置されることもできる。
データ駆動回路１２０は複数のデータライン(DL)を駆動するための回路として、複数のデータライン(DL)にデータ信号らを供給することができる。ゲート駆動回路１３０は複数のゲートライン(GL)を駆動するための回路として、複数のゲートライン(GL)にゲート信号らを供給することができる。コントローラー１４０はデータ駆動回路１２０の動作タイミングを制御するためにデータ制御信号(DCS)をデータ駆動回路１２０に供給することができる。コントローラー１４０はゲート駆動回路１３０の動作タイミングを制御するためのゲート制御信号(GCS)をゲート駆動回路１３０に供給することができる。
コントローラー１４０は、各フレームで具現するタイミングによってスキャンを始めて、外部で入力される入力映像データをデータ駆動回路１２０で使用するデータ信号形式に合うように切り替えて転換された映像データ(Data)をデータ駆動回路１２０に供給し、スキャンに合わせて適当な時間にデータ駆動を制御することができる。
コントローラー１４０は、入力映像データとともに、垂直同期信号(VSYNC)、水平同期信号(HSYNC)、入力データイネーブル信号(DE：Data Enable)、クロック信号(CLK)などを含む各種タイミング信号らを外部(例：ホストシステム１５０)から受信する。
コントローラー１４０は、データ駆動回路１２０及びゲート駆動回路１３０を制御するために、垂直同期信号(VSYNC)、水平同期信号(HSYNC)、入力データイネーブル信号(DE)、クロック信号(CLK)などのタイミング信号の入力を受けて、各種制御信号ら(DCS、GCS)を生成してデータ駆動回路１２０及びゲート駆動回路１３０に出力する。
例えば、コントローラー１４０は、ゲート駆動回路１３０を制御するために、ゲートスタートパルス(GSP：Gate Start Pulse)、ゲートシフトクロック(GSC：Gate Shift Clock)、ゲート出力イネーブル信号(GOE：Gate Output Enable)などを含む各種ゲート制御信号(GCS：Gate Control Signal)を出力する。
また、コントローラー１４０は、データ駆動回路１２０を制御するために、ソーススタートパルス(SSP：Source Start Pulse)、ソースサンプリングクロック(SSC：Source Sampling Clock)、ソース出力イネーブル信号(SOE：Source Output Enable)などを含む各種データ制御信号(DCS：Data Control Signal)を出力する。
コントローラー１４０は、データ駆動回路１２０と別途の部品で具現されることもできて、データ駆動回路１２０とともに統合されて集積回路で具現されることができる。
データ駆動回路１２０は、コントローラー１４０から映像データ(Data)の入力を受けて複数のデータライン(DL)にデータ電圧を供給することで、複数のデータライン(DL)を駆動する。ここで、データ駆動回路１２０はソース駆動回路とも言う。
このようなデータ駆動回路１２０は一つ以上のソースドライバー集積回路(SDIC：Source Driver Integrated Circuit)を含むことができる。
各ソースドライバー集積回路(SDIC)はシフトレジスター(Shift Register)、ラッチ回路(Latch Circuit)、デジタルアナログコンバータ(DAC：Digital to Analog Converter)、出力バッファー(Output Buffer)などを含むことができる。各ソースドライバー集積回路(SDIC)は、場合によって、アナログデジタルコンバータ(ADC：Analog to Digital Converter)をさらに含むことができる。
例えば、各ソースドライバー集積回路(SDIC)はテープ自動接着(TAB：Tape Automated Bonding)方式で表示パネル１１０と連結されるか、またはチップオンガラス(COG：Chip On Glass)またはチップオンパネル(COP：Chip On Panel)方式で表示パネル１１０のボンディングパッド(Bonding Pad)に連結されるか、またはチップオンフィルム(COF：Chip On Film)方式で具現されて表示パネル１１０と連結されることができる。
ゲート駆動回路１３０はコントローラー１４０の制御によって、ターン-オンレベル電圧のゲート信号を出力するか、またはターン-オフレベル電圧のゲート信号を出力することができる。ゲート駆動回路１３０は複数のゲートライン(GL)にターン-オンレベル電圧のゲート信号を順次に供給することで、複数のゲートライン(GL)を順次に駆動することができる。
ゲート駆動回路１３０はテープ自動接着(TAB)方式で表示パネル１１０と連結されるか、またはチップオンガラス(COG)または、チップオンパネル(COP)方式で表示パネル１１０のボンディングパッド(Bonding Pad)に連結されるか、またはチップオンフィルム(COF)方式に従って表示パネル１１０と連結されることができる。または、ゲート駆動回路１３０はゲートインパネル(GIP：Gate In Panel)タイプで表示パネル１１０の非-表示領域(NDA)に形成されることができる。ゲート駆動回路１３０は基板(SUB)上に配置されるか、または基板(SUB)に連結されることができる。すなわち、ゲート駆動回路１３０はGIPタイプの場合基板(SUB)の非-表示領域(NDA)に配置されることができる。ゲート駆動回路１３０はチップオンガラス(COG)タイプ、チップオンフィルム(COF)タイプなどの場合基板(SUB)に連結されることができる。
一方、データ駆動回路１２０及びゲート駆動回路１３０のうちで少なくとも一つの駆動回路は表示領域(DA)に配置されることもできる。例えば、データ駆動回路１２０及びゲート駆動回路１３０のうちで少なくとも一つの駆動回路はサブピクセル(SP)らと重畳されないように配置されることもできて、サブピクセル(SP)らと一部または全体が重畳されるように配置されることもできる。
データ駆動回路１２０は、ゲート駆動回路１３０によって特定ゲートライン(GL)が開かれれば、コントローラー１４０から受信した映像データ(Data)をアナログ形態のデータ電圧に変換して複数のデータライン(DL)に供給することができる。
データ駆動回路１２０は表示パネル１１０の一側(例：上側または下側)に連結されることもできる。駆動方式、パネル設計方式などによって、データ駆動回路１２０は表示パネル１１０の両側(例：上側と下側)にすべて連結されるか、または表示パネル１１０の４側面のうちでふたつ以上の側面に連結されることもできる。
ゲート駆動回路１３０は表示パネル１１０の一側(例：左側または右側)に連結されることもできる。駆動方式、パネル設計方式などによって、ゲート駆動回路１３０は表示パネル１１０の両側(例：左側と右側)にすべて連結されるか、または表示パネル１１０の４側面のうちでふたつ以上の側面に連結されることもできる。
コントローラー１４０は通常のディスプレイ技術で利用されるタイミングコントローラー(Timing Controller)であるか、またはタイミングコントローラー(Timing Controller)を含んで他の制御機能もさらに遂行することができる制御装置であることができるし、タイミングコントローラーと異なる制御装置であることもでき、制御装置内の回路であることもある。コントローラー１４０は、IC(Integrate Circuit)、FPGA(Field Programmable Gate Array)、ASIC(Application Specific Integrated Circuit)、またはプロセッサ(Processor)などの多様な回路や電子部品で具現されることができる。
コントローラー１４０は印刷回路基板、軟性印刷回路などに実装され、印刷回路基板、軟性印刷回路などを通じてデータ駆動回路１２０及びゲート駆動回路１３０と電気的に連結されることができる。
コントローラー１４０は、あらかじめ決まった一つ以上のインターフェースによってデータ駆動回路１２０と信号を送受信することができる。ここで、例えば、インターフェースはLVDS(Low Voltage Differential Signaling)インターフェース、EPI(Embedded Clock Point to Point Interface)、SPI(Serial Peripheral Interface)などを含むことができる。
コントローラー１４０は一つ以上のレジスターなどの記憶媒体を含むことができる。
本実施例等による表示装置１００は、液晶表示装置などのバックライトユニットを含むディスプレイであることもできて、OLED(Organic Light Emitting Diode)ディスプレイ、量子ドット(Quantum Dot)ディスプレイ、マイクロLED(Micro Light Emitting Diode)ディスプレイなどの自発光ディスプレイであることができる。
本実施例等による表示装置１００がOLEDディスプレイである場合、各サブピクセル(SP)は自ら光を出す有機発光ダイオード(OLED)を発光素子として含むことができる。本実施例等による表示装置１００が量子ドットディスプレイである場合、各サブピクセル(SP)は自ら光を出す半導体結晶である量子ドット(Quantum Dot)で作られた発光素子を含むことができる。本実施例等による表示装置１００がマイクロLEDディスプレイである場合、各サブピクセル(SP)は自ら光を出して無機物を基盤で作られたマイクロLED(Micro Light Emitting Diode)を発光素子として含むことができる。
図２a及び図２bは、本開示の実施例等による表示装置１００のサブピクセル(SP)の等価回路らである。
図２aを参照すれば、本開示の実施例等による表示装置１００の表示パネル１１０に配置された複数のサブピクセル(SP)それぞれは発光素子(ED)、駆動トランジスター(DRT)、スキャントランジスター(SCT)及びストレージキャパシター(Cst)を含むことができる。
図２aを参照すれば、発光素子(ED)はアノード電極(AE)とカソード電極(CE)を含み、アノード電極(AE)とカソード電極(CE)との間に位置する発光層(EL)を含むことができる。発光素子(ED)のカソード電極(CE)には基底電圧(EVSS)が印加されることができる。
発光素子(ED)のアノード電極(AE)は各サブピクセル(SP)ごとに配置されるピクセル電極であることができるし、カソード電極(CE)はすべてのサブピクセル(SP)に共通に配置される共通電極であることができる。これによって、アノード電極(AE)はピクセル電極であり、カソード電極(CE)は共通電極とも言える。反対に、アノード電極(AE)は共通電極であり、カソード電極(CE)はピクセル電極であることもある。
例えば、発光素子(ED)は有機発光ダイオード(OLED)、無機物基盤の発光ダイオード(LED)または量子点発光素子などであることができる。
駆動トランジスター(DRT)は発光素子(ED)を駆動するためのトランジスターとして、第１ノード(N１)、第２ノード(N２)及び第３ノード(N３)などを含むことができる。
駆動トランジスター(DRT)の第１ノード(N１)は駆動トランジスター(DRT)のゲートノードであることができるし、スキャントランジスター(SCT)のソースノードまたはドレインノードと電気的に連結されることができる。駆動トランジスター(DRT)の第２ノード(N２)は駆動トランジスター(DRT)のソースノードまたはドレインノードであることができるし、センシングトランジスター(SENT)のソースノードまたはドレインノードと電気的に連結され、発光素子(ED)のアノード電極(AE)とも電気的に連結されることができる。駆動トランジスター(DRT)の第３ノード(N３)は駆動電圧(EVDD)を供給する駆動電圧ライン(DVL)と電気的に連結されることができる。
スキャントランジスター(SCT)はゲート信号の一種であるスキャン信号(SC)によって制御されて駆動トランジスター(DRT)の第１ノード(N１)とデータライン(DL)との間に連結されることができる。言い換えれば、スキャントランジスター(SCT)は、ゲートライン(GL)の一種類であるスキャン信号ライン(SCL)で供給されるスキャン信号(SC)によってターン-オンまたはターン-オフされ、データライン(DL)と駆動トランジスター(DRT)の第１ノード(N１)との間の連結を制御することができる。
スキャントランジスター(SCT)は、ターン-オンレベル電圧を有するスキャン信号(SC)によってターン-オンされ、データライン(DL)で供給されたデータ電圧(Vdata)を駆動トランジスター(DRT)の第１ノード(N１)に伝達することができる。
ここで、スキャントランジスター(SCT)がnタイプトランジスターである場合、スキャン信号(SC)のターン-オンレベル電圧はハイレベル電圧であることができる。スキャントランジスター(SCT)がpタイプトランジスターである場合、スキャン信号(SC)のターン-オンレベル電圧はローレベル電圧であることができる。
ストレージキャパシター(Cst)は駆動トランジスター(DRT)の第１ノード(N１)と第２ノード(N２)との間に連結されることができる。ストレージキャパシター(Cst)は両端の電圧差に該当する電荷量が充電され、決まったフレーム時間の間、両端の電圧差を維持する役割をしてくれる。これによって、決まったフレーム時間の間、該当サブピクセル(SP)は発光することができる。
図２bを参照すれば、本開示の実施例等による表示装置１００の表示パネル１１０に配置された複数のサブピクセル(SP)それぞれはセンシングトランジスター(SENT)をさらに含むことができる。
センシングトランジスター(SENT)はゲート信号の一種であるセンシング信号(SE)によって制御されて駆動トランジスター(DRT)の第２ノード(N２)と基準電圧ライン(RVL)との間に連結されることができる。言い換えれば、センシングトランジスター(SENT)は、ゲートライン(GL)の他の一種類であるセンシング信号ライン(SENL)で供給されたセンシング信号(SE)によってターン-オンまたはターン-オフされ、基準電圧ライン(RVL)と駆動トランジスター(DRT)の第２ノード(N２)との間の連結を制御することができる。
センシングトランジスター(SENT)は、ターン-オンレベル電圧を有するセンシング信号(SE)によってターン-オンされ、基準電圧ライン(RVL)で供給された基準電圧(Vref)を駆動トランジスター(DRT)の第２ノード(N２)に伝達することができる。
また、センシングトランジスター(SENT)は、ターン-オンレベル電圧を有するセンシング信号(SE)によってターン-オンされ、駆動トランジスター(DRT)の第２ノード(N２)の電圧を基準電圧ライン(RVL)に伝達することができる。
ここで、センシングトランジスター(SENT)がnタイプトランジスターである場合、センシング信号(SE)のターン-オンレベル電圧はハイレベル電圧であることができる。センシングトランジスター(SENT)がpタイプトランジスターである場合、センシング信号(SE)のターン-オンレベル電圧はローレベル電圧であることができる。
センシングトランジスター(SENT)が駆動トランジスター(DRT)の第２ノード(N２)の電圧を基準電圧ライン(RVL)に伝達してくれる機能はサブピクセル(SP)の特性値をセンシングするための駆動時利用されることができる。この場合、基準電圧ライン(RVL)に伝達される電圧はサブピクセル(SP)の特性値を算出するための電圧であるか、またはサブピクセル(SP)の特性値が反映された電圧であることができる。
本開示で、サブピクセル(SP)の特性値は駆動トランジスター(DRT)または発光素子(ED)の特性値であることができる。駆動トランジスター(DRT)の特性値は駆動トランジスター(DRT)のしきい電圧及び移動度などを含むことができる。発光素子(ED)の特性値は発光素子(ED)のしきい電圧を含むことができる。
駆動トランジスター(DRT)、スキャントランジスター(SCT)及びセンシングトランジスター(SENT)それぞれはnタイプトランジスターであるか、またはpタイプトランジスターであることができる。本開示では、説明の便宜のために、駆動トランジスター(DRT)、スキャントランジスター(SCT)及びセンシングトランジスター(SENT)それぞれはnタイプであることを例であげる。
ストレージキャパシター(Cst)は、駆動トランジスター(DRT)のゲートノードとソースノード(または、ドレインノード)の間に存在する内部キャパシター(Internal Capacitor)である寄生キャパシター(例：Cgs、Cgd)ではなく、駆動トランジスター(DRT)の外部に意図的に設計した外部キャパシター(External Capacitor)であることがある。
スキャン信号ライン(SCL)及びセンシング信号ライン(SENL)はお互いに異なるゲートライン(GL)であることがある。この場合、スキャン信号(SC)及びセンシング信号(SE)はお互いに別個のゲート信号であることができるし、一つのサブピクセル(SP)内のスキャントランジスター(SCT)のオン-オフタイミングとセンシングトランジスター(SENT)のオン-オフタイミングは独立的なことがある。すなわち、一つのサブピクセル(SP)内のスキャントランジスター(SCT)のオン-オフタイミングとセンシングトランジスター(SENT)のオン-オフタイミングは等しいこともあって、異なることもある。
これと異なるように、スキャン信号ライン(SCL)及びセンシング信号ライン(SENL)は同一なゲートライン(GL)であることがある。すなわち、一つのサブピクセル(SP)内のスキャントランジスター(SCT)のゲートノードとセンシングトランジスター(SENT)のゲートノードは一つのゲートライン(GL)に連結されることができる。この場合、スキャン信号(SC)及びセンシング信号(SE)は同一なゲート信号であることができるし、一つのサブピクセル(SP)内のスキャントランジスター(SCT)のオン-オフタイミングとセンシングトランジスター(SENT)のオン-オフタイミングは等しいことがある。
図２a及び図２bに示されたサブピクセル(SP)の構造は例示らであるだけで、１個以上のトランジスターをさらに含むか、または１個以上のキャパシターをさらに含んで多様に変形されることができる。
また、図２a及び図２bでは表示装置１００が自発光表示装置である場合を仮定してサブピクセル構造を説明したが、表示装置１００が液晶表示装置である場合、各サブピクセル(SP)はトランジスター及びピクセル電極などを含むことができる。
図３は、本開示の実施例等による表示装置１００のシステム構成を示した例示である。
図３を参照すれば、表示パネル１１０は映像が表示される表示領域(DA)と映像が表示されない非-表示領域(NDA)を含むことができる。
図３を参照すれば、データ駆動回路１２０が一つ以上のソースドライバー集積回路(SDIC)を含んでチップオンフィルム(COF)方式で具現された場合、各ソースドライバー集積回路(SDIC)は表示パネル１１０の非-表示領域(NDA)に連結された回路フィルム(SF)上に実装されることができる。
図３を参照すれば、ゲート駆動回路１３０はゲートインパネル(GIP：Gate In Panel)タイプで具現されることができる。この場合、ゲート駆動回路１３０は表示パネル１１０の非-表示領域(NDA)に形成されることができる。ゲート駆動回路１３０は図３と異なるように、COF(Chip On Film)タイプで具現されることもできる。
表示装置１００は、一つ以上のソースドライバー集積回路(SDIC)と異なる装置らの間の回路的な連結のために、少なくとも一つのソース印刷回路基板(SPCB：Source Printed Circuit Board)と、制御部品らと各種電気装置らを実装するためのコントロール印刷回路基板(CPCB：Control Printed Circuit Board)を含むことができる。
少なくとも一つのソース印刷回路基板(SPCB)にはソースドライバー集積回路(SDIC)が実装されたフィルム(SF)が連結されることができる。すなわち、ソースドライバー集積回路(SDIC)が実装されたフィルム(SF)は一側が表示パネル１１０と電気的に連結されて他の側がソース印刷回路基板(SPCB)と電気的に連結されることができる。
コントロール印刷回路基板(CPCB)にはコントローラー１４０及びパワー管理集積回路(PMIC：Power Management IC)３１０などが実装されることができる。コントローラー１４０は表示パネル１１０の駆動と関連された全般的な制御機能を遂行することができるし、データ駆動回路１２０及びゲート駆動回路１３０の動作を制御することができる。パワー管理集積回路３１０はデータ駆動回路１２０及びゲート駆動回路１３０などで各種電圧または電流を供給してくれるか、または供給する各種電圧または電流を制御することができる。
少なくとも一つのソース印刷回路基板(SPCB)とコントロール印刷回路基板(CPCB)は少なくとも一つの連結ケーブル(CBL)を通じて回路的に連結されることができる。ここで、連結ケーブル(CBL)は、一例で、軟性印刷回路(FPC：Flexible Printed Circuit)、軟性フラットケーブル(FFC：Flexible Flat Cable)などであることができる。
少なくとも一つのソース印刷回路基板(SPCB)とコントロール印刷回路基板(CPCB)は一つの印刷回路基板で統合されて具現されることもできる。
本開示の実施例等による表示装置１００は、電圧レベルを調整するためのレベルシフター(Level Shifter)３００をさらに含むことができる。例えば、レベルシフター３００はコントロール印刷回路基板(CPCB)またはソース印刷回路基板(SPCB)に配置されることができる。
特に、本開示の実施例等による表示装置１００で、レベルシフター３００はゲート駆動に必要な信号らをゲート駆動回路１３０に供給することができる。例えば、レベルシフター３００は複数のクロック信号をゲート駆動回路１３０に供給することができる。これによって、ゲート駆動回路１３０はレベルシフター３００から入力された複数のクロック信号に根拠して複数のゲート信号を複数のゲートライン(GL)に出力することができる。ここで、複数のゲートライン(GL)は基板(SUB)の表示領域(DA)に配置されたサブピクセル(SP)らに複数のゲート信号を伝達することができる。
図３を参照すれば、表示パネル１１０の非表示領域(NDA)でゲート駆動回路１３０とその関連配線らが配置される領域をゲートベゼル(Gate Bezel、GBZ)と言う。
図３を参照すれば、ゲートベゼル(GBZ)には、ゲート駆動回路１３０が配置されるだけでなく、ゲート駆動回路１３０の動作に必要な多様な配線らが配置されなければならない。ここで、ゲート駆動回路１３０の動作に必要な多様な配線らは複数のゲートクロック配線、ハイレベルゲート電圧配線、及びローレベルゲート電圧配線などを含むことができる。以下では、本開示の実施例等による表示パネル１１０のゲートベゼル(GBZ)の構造を説明する。
図４は、本開示の実施例等による表示パネル１１０に配置されたカソード電極(CE)を示す。
図４を参照すれば、本開示の実施例等による表示パネル１１０は各サブピクセル(SP)の発光素子(ED)を構成するためのカソード電極(CE)を含むことができる。
図４を参照すれば、表示パネル１１０で、基板(SUB)は画像が表示されることができる表示領域(DA)と画像が表示されない非表示領域(NDA)を含むことができる。表示領域(DA)には複数のサブピクセル(SP)が配置されることができる。非表示領域(NDA)は表示領域(DA)の外郭領域であることができる。
図４を参照すれば、表示パネル１１０で、カソード電極(CE)は基板(SUB)上に配置され、表示領域(DA)の全体に配置され、非表示領域(NDA)の一部まで延長されることができる。
図４を参照すれば、非表示領域(NDA)はゲート駆動回路１３０及びその関連配線が配置される領域に該当するゲートベゼル(GBZ)を含むことができる。カソード電極(CE)はゲートベゼル(GBZ)の一部領域まで延長されることができる。すなわち、カソード電極(CE)はゲートベゼル(GBZ)の一部と重畳されることができる。
カソード電極(CE)は発光素子ら(ED)を構成するためのディスプレイ駆動電極の一種類として基底電圧(EVSS)が印加される電極であることができる。例えば、カソード電極(CE)に印加される基底電圧(EVSS)はグラウンド電圧であることができる。
ゲートベゼル(GBZ)には、ゲート駆動回路１３０が配置されることができる。
ゲート駆動回路１３０は表示領域(DA)の第１側(例：左側)だけに配置されることもできて、表示領域(DA)の第１側(例：左側)と第２側(例：右側)すべてに配置されることもできる。これによって、ゲートベゼル(GBZ)の存在位置は変わることがある。すなわち、ゲートベゼル(GBZ)は表示領域(DA)の第１側(例：左側)だけに存在することもできて、表示領域(DA)の第１側(例：左側)と第２側(例：右側)すべてに存在することもできる。
また、ゲートベゼル(GBZ)には、ゲート駆動回路１３０の動作に必要なゲートクロック信号らをゲート駆動回路１３０に供給するための複数のゲートクロック配線(GCLKL)が配置されることができる。
ゲートクロック配線(GCLKL)の個数はゲート駆動方式に従って変わることがある。例えば、ゲートクロック配線(GCLKL)の個数は２個、４個、６個、または８個などであることができる。
複数のゲートクロック配線(GCLKL)は表示領域(DA)の第１側(例：左側)だけに配置されることもできて、表示領域(DA)の第１側(例：左側)と第２側(例：右側)すべてに配置されることもできる。
また、ゲートベゼル(GBZ)には、ゲート駆動回路１３０の動作に必要なハイレベルゲート電圧をゲート駆動回路１３０に供給するためのハイレベルゲート電圧配線が配置されることができる。
また、ゲートベゼル(GBZ)には、ゲート駆動回路１３０の動作に必要なローレベルゲート電圧をゲート駆動回路１３０に供給するためのローレベルゲート電圧配線が配置されることができる。
一方、ゲートベゼル(GBZ)で、カソード電極(CE)が複数のゲートクロック配線(GCLKL)のうちで少なくとも一つと重畳される場合、複数のゲートクロック配線(GCLKL)のうちで少なくとも一つとカソード電極(CE)との間にキャパシターが形成されることができる。
カソード電極(CE)とゲートクロック配線(GCLKL)との間に形成されるキャパシターは願わない不必要な寄生キャパシターに該当することができるし、カソード電極(CE)とゲートクロック配線(GCLKL)すべてに望ましくない影響を発生することができる。
例えば、カソード電極(CE)によって複数のゲートクロック配線(GCLKL)のうちで少なくとも一つに誘発されるキャパシターは不必要なロード(Load)と作用するか、またはゲートクロック信号の変形を発生させることができるし、これにより、非正常的なゲート駆動動作がなされてこれにより、画像品質を低下させることができる。
表示パネル１１０で複数のゲートクロックライン(GCLKL)とカソード電極(CE)との間にキャパシターが形成されてもキャパシター偏差が発生しなかったら幸いであることがある。
しかし、複数のゲートクロックライン(GCLKL)がカソード電極(CE)と重畳されないようにパネル設計を遂行しても、パネル製作時に発生するしかない工程誤差によって、複数のゲートクロックライン(GCLKL)のうちで一部がカソード電極(CE)と重畳される可能性が高い。
前述したカソード電極(CE)によるゲートクロック配線(GCLKL)でのロード偏差(“キャパシタンスロード偏差”とも言える)は非正常的なゲート駆動を誘発して画像異常現象を発生させることができる。例えば、画面上に非正常的な横線が見える現象を発生させることができる。
これに、本開示の実施例等による表示パネル１１０は、カソード電極(CE)によるゲートクロック配線(GCLKL)でのロード偏差を低減することができるゲートベゼル(GBZ)の三つの構造を開示する。
図５は、本開示の実施例等による表示パネル１１０のゲートベゼル(GBZ)の第１垂直構造を示した断面図である。
図５を参照すれば、本開示の実施例等による表示パネル１１０は表示領域(DA)及び非表示領域(NDA)が区画された基板(SUB)、表示領域(DA)に配置されて非表示領域(NDA)まで延長されたカソード電極(CE)、基板(SUB)上に配置されるが、非表示領域(NDA)内のゲート駆動回路領域(GIPA)に配置されるゲート駆動回路１３０、基板(SUB)上に配置されるが、非表示領域(NDA)内のゲート駆動回路領域(GIPA)の外側に位置する第１配線領域(LA１)に配置される複数のゲートクロック配線(GCLKL)、及び複数のゲートクロック配線(GCLKL)及びゲート駆動回路１３０上に配置されるオーバーコート層(OC)を含むことができる。
図５を参照すれば、本開示の実施例等による表示パネル１１０は、ゲートベゼル(GBZ)の第１垂直構造を有する場合、第１配線領域(LA１)に配置される複数のゲートクロック配線(GCLKL)はカソード電極(CE)と重畳されないように配置されることができる。
ゲートベゼル(GBZ)の第１垂直構造によれば、ゲートベゼル(GBZ)に配置される複数のゲートクロック配線(GCLKL)すべてとカソード電極(CE)との間にはキャパシターが形成されないで、キャパシターロード偏差自体が存在しない。
図５を参照すれば、本開示の実施例等による表示パネル１１０で、カソード電極(CE)の少なくとも一部はゲート駆動回路１３０と重畳されることがある。
図５を参照すれば、第１配線領域(LA１)にはハイレベルゲート電圧配線が配置されることができる。
図５を参照すれば、本開示の実施例等による表示パネル１１０は、基板(SUB)上に配置されるが、非表示領域(NDA)内のゲート駆動回路領域(GIPA)の内側に位置する第２配線領域(LA２)に配置されるローレベルゲート電圧配線をさらに含むことができる。
図５を参照すれば、本開示の実施例等による表示パネル１１０は、表示領域(DA)に配置されるアノード電極(AE)及びアノード電極(AE)上に配置される発光層(EL)をさらに含むことができる。
アノード電極(AE)、発光層(EL)及びカソード電極(CE)は表示領域(DA)内のサブピクセル(SP)の発光素子(ED)を構成することができる。発光素子(ED)は表示領域(DA)内の各サブピクセル(SP)のピクセル領域(PA)で形成されることができる。
オーバーコート層(OC)はトレンチ(TRC)を含むことができる。オーバーコート層(OC)のトレンチ(TRC)は非表示領域(NDA)に位置することができる。
発光層(EL)は非表示領域(NDA)まで延長されてオーバーコート層(OC)のトレンチ(TRC)内部に介在されることができる。
図５を参照すれば、本開示の実施例等による表示パネル１１０は、カソード電極(CE)上のキャッピング層(CPL)、キャッピング層(CPL)上に配置される第１封止層(ENCAP１)、及び第２封止層(ENCAP２)をさらに含むことができる。
例えば、第１封止層(ENCAP１)は吸湿剤を含むことができる。第２封止層(ENCAP２)はカソード電極(CE)、キャッピング層(CPL)及び第１封止層(ENCAP１)を覆う形態で配置されることができる。
第２封止層(ENCAP２)は複数のゲートクロック配線(GCLKL)及びゲート駆動回路１３０と重畳されることができる。
表示パネル１１０を製造する時、発光層(EL)、カソード電極(CE)及びキャッピング層(CPL)それぞれは設計に相応する大きさで設計に相応する位置に精密に形成されることができる。
表示パネル１１０を製造する時、工程誤差が発生される場合、発光層(EL)、カソード電極(CE)及びキャッピング層(CPL)のうちで少なくとも一つは設計に相応する大きさと異なるように形成されるか、または設計に相応する位置と異なる位置に形成されることもできる。
例えば、発光層(EL)のエッジ位置は最大エッジ位置(MAX_EL)と最小エッジ位置(MIN_EL)の間に位置することができる。
発光層(EL)のエッジ位置として最大エッジ位置(MAX_EL)は設計と対応される一般的な正常位置(TYP_EL)よりさらに外郭に位置することができるし、発光層(EL)が外郭に最大で延長配置された場合で発光層(EL)のエッジ位置であることができる。
発光層(EL)のエッジ位置として最小エッジ位置(MIN_EL)は、設計と対応される一般的な正常位置(TYP_EL)よりさらに内側に位置することができるし、発光層(EL)が外郭に最小で延長配置された場合で発光層(EL)のエッジ位置であることができる。
例えば、カソード電極(CE)のエッジ位置は最大エッジ位置(MAX_CE)と最小エッジ位置(MIN_CE)との間に位置することができる。
カソード電極(CE)のエッジ位置として最大エッジ位置(MAX_CE)は、設計と対応される一般的な正常位置(TYP_CE)よりさらに外郭に位置することができるし、カソード電極(CE)が外郭に最大で延長配置された場合でカソード電極(CE)のエッジ位置であることができる。
カソード電極(CE)のエッジ位置として最小エッジ位置(MIN_CE)は設計と対応される一般的な正常位置(TYP_CE)よりさらに内側に位置することができるし、カソード電極(CE)が外郭に最小で延長配置された場合でカソード電極(CE)のエッジ位置であることができる。
カソード電極(CE)の設計と対応される一般的な正常位置(TYP_CE)は発光層(EL)の設計と対応される一般的な正常位置(TYP_EL)よりさらに外郭に位置することができる。
カソード電極(CE)の最大エッジ位置(MAX_CE)は発光層(EL)の最大エッジ位置(MAX_EL)よりさらに外郭に位置することができる。
例えば、キャッピング層(CPL)のエッジ位置は最大エッジ位置(MAX_CPL)と最小エッジ位置(MIN_CPL)との間に位置することができる。
キャッピング層(CPL)のエッジ位置として最大エッジ位置(MAX_CPL)は設計と対応される一般的な正常位置(TYP_CPL)よりさらに外郭に位置することができるし、キャッピング層(CPL)が外郭に最大で延長配置された場合でキャッピング層(CPL)のエッジ位置であることができる。
キャッピング層(CPL)のエッジ位置として最小エッジ位置(MIN_CPL)は設計と対応される一般的な正常位置(TYP_CPL)よりさらに内側に位置することができるし、キャッピング層(CPL)が外郭に最小で延長配置された場合でキャッピング層(CPL)のエッジ位置であることができる。
キャッピング層(CPL)のエッジ位置はカソード電極(CE)のエッジ位置と対応されることができる。
前述したように、本開示の実施例等による表示パネル１１０がゲートベゼル(GBZ)の第１垂直構造を有する場合、ゲートベゼル(GBZ)に配置される複数のゲートクロック配線(GCLKL)すべてとカソード電極(CE)との間にはキャパシターが形成されないで、キャパシターロード偏差自体が存在しない。
しかし、本開示の実施例等による表示パネル１１０がゲートベゼル(GBZ)の第１垂直構造を有する場合、ゲートベゼル(GBZ)が少し大きくなる短所があり得る。
以下では、本開示の実施例等による表示パネル１１０のゲートベゼル(GBZ)の第２垂直構造を説明する。
図６は、本開示の実施例等による表示パネル１１０のゲートベゼル(GBZ)の第２垂直構造を示した断面図である。
図６の第２垂直構造は図５の第１垂直構造と等しい事項を含んでいる。よって、但し、以下の説明では、図５の第１垂直構造と異なる事項らを主として説明する。
図６を参照すれば、ナローベゼル(Narrow bezel)のためにゲートベゼル(GBZ)を減らす必要があり、このために、GIPタイプのゲート駆動回路１３０を単純化することができる。これによって、複数のゲートクロック配線(GCLKL)が配置される第１配線領域(LA１)とゲート駆動回路領域(GIPA)が表示領域(DA)と近くなることができる。
この場合、複数のゲートクロック配線(GCLKL)が配置される第１配線領域(LA１)がカソード電極(CE)の下に入ることができる。
カソード電極(CE)の公差領域(CTA)内に複数のゲートクロック配線(GCLKL)が配置されれば、カソード電極(CE)蒸着時に工程偏差によって複数のゲートクロック配線(GCLKL)のうちで少なくとも一つとカソード電極(CE)が重畳される領域が一つの表示パネル１１０内の位置ごとに可変されるか、またはいくつかの表示パネル１１０ごとに変わることができる。
これによって、複数のゲートクロック配線(GCLKL)それぞれが有するキャパシターロードがお互いに異なることがある。すなわち、複数のゲートクロック配線(GCLKL)の間のキャパシターロード偏差が発生されることがある。このようなキャパシターロード偏差は画像で横線発生を誘発させることができる。
以下では、本開示の実施例等による表示パネル１１０のゲートベゼル(GBZ)の第３垂直構造を説明する。本開示の実施例等による表示パネル１１０はゲートベゼル(GBZ)の第３垂直構造を有することで、ナローベゼルが可能になりながらキャパシターロード偏差が改善されることができる。
図７は、本開示の実施例等による表示パネル１１０の第３垂直構造のためのロード偏差補償パターン(COMP)を示す。
図７を参照すれば、本開示の実施例等による表示パネル１１０が第３垂直構造を有する場合、表示パネル１１０は非表示領域(NDA)に配置されて複数のゲートクロック配線(GCLKL)と重畳されるロード偏差補償パターン(COMP)を含むことができる。
図７を参照すれば、表示パネル１１０が複数のゲートクロック配線(GCLKL)と重畳されるロード偏差補償パターン(COMP)を含む第３垂直構造を有することで、表示パネル１１０のゲートベゼル(GBZ)を減らしながら複数のゲートクロック配線(GCLKL)の間のキャパシターロード偏差を低減することができる。
図８は、本開示の実施例等による表示パネル１１０のゲートベゼル(GBZ)の第３垂直構造を示した断面図であり、図９は、本開示の実施例等による表示パネル１１０のゲートベゼル(GBZ)の第３垂直構造を示した平面図である。図８は、第３垂直構造が表現される図７の一部領域７００に対する断面図であり、図９は第３垂直構造が表現される図７の一部領域７００に対する平面図である。
図８及び図９を参照すれば、本開示の実施例等による表示パネル１１０は、表示領域(DA)及び非表示領域(NDA)が区画された基板(SUB)、基板(SUB)上に配置されるが、非表示領域(NDA)内のゲート駆動回路領域(GIPA)に配置されるゲート駆動回路１３０、基板(SUB)上に配置されるが、非表示領域(NDA)内のゲート駆動回路領域(GIPA)の外側に位置する第１配線領域(LA１)に配置される複数のゲートクロック配線(GCLKL)、複数のゲートクロック配線(GCLKL)及びゲート駆動回路１３０上に配置されるオーバーコート層(OC)、及び表示領域(DA)に配置されて非表示領域(NDA)まで延長されたカソード電極(CE)を含むことができる。
図８及び図９を参照すれば、本開示の実施例等による表示パネル１１０は複数のゲートクロック配線(GCLKL)すべてと重畳されるロード偏差補償パターン(COMP)を含むことができる。
図８及び図９を参照すれば、ロード偏差補償パターン(COMP)は複数のゲートクロック配線(GCLKL)上部に位置することができる。複数のゲートクロック配線(GCLKL)とロード偏差補償パターン(COMP)との間にオーバーコート層(OC)が配置されることができる。
図８及び図９を参照すれば、ロード偏差補償パターン(COMP)は複数のゲートクロック配線(GCLKL)とキャパシターを形成することができる。しかし、ロード偏差補償パターン(COMP)は複数のゲートクロック配線(GCLKL)すべてと重畳されることで、工程偏差が発生しても、複数のゲートクロック配線(GCLKL)の間のキャパシターロード偏差が発生されないこともある。
図８及び図９を参照すれば、ロード偏差補償パターン(COMP)はカソード電極(CE)と連結されることができる。
図８及び図９を参照すれば、カソード電極(CE)はロード偏差補償パターン(COMP)よりさらに高い層に位置することができる。これによって、カソード電極(CE)はロード偏差補償パターン(COMP)の一端の側面と上面とコンタクトされることができる。
図８及び図９を参照すれば、ロード偏差補償パターン(COMP)はゲート駆動回路１３０の少なくとも一部と重畳されることができる。
図８及び図９を参照すれば、カソード電極(CE)はオーバーコート層(OC)上に位置し、カソード電極(CE)の少なくとも一部はゲート駆動回路１３０と重畳されることができる。
図８及び図９を参照すれば、本開示の実施例等による表示パネル１１０は、表示領域(DA)に配置されるアノード電極(AE)及びアノード電極(AE)上に配置される発光層(EL)をさらに含むことができるし、アノード電極(AE)、発光層(EL)及びカソード電極(CE)は表示領域(DA)内のサブピクセル(SP)の発光素子(ED)を構成することができる。
例えば、ロード偏差補償パターン(COMP)はアノード電極(AE)と等しい物質を含むことができる。すなわち、表示領域(DA)で発光素子(ED)を構成するためにアノード電極(AE)が形成される時、ロード偏差補償パターン(COMP)が一緒に形成されることができる。
図８及び図９を参照すれば、本開示の実施例等による表示パネル１１０で、オーバーコート層(OC)はトレンチ(TRC)を含むことができる。オーバーコート層(OC)のトレンチ(TRC)は非表示領域(NDA)に位置することができる。
発光層(EL)は非表示領域(NDA)まで延長されてオーバーコート層(OC)のトレンチ(TRC)内部に介されることができる。
図８及び図９を参照すれば、本開示の実施例等による表示パネル１１０基板(SUB)上に配置されるが、非表示領域(NDA)内のゲート駆動回路領域(GIPA)の内側に位置する第２配線領域(LA２に配置されるローレベルゲート電圧配線(VGLL)をさらに含むことができる。
図８及び図９を参照すれば、本開示の実施例等による表示パネル１１０で、第１配線領域(LA１)にはハイレベルゲート電圧配線(VGHL)が配置されることができる。
図８及び図９を参照すれば、本開示の実施例等による表示パネル１１０は、カソード電極(CE)上のキャッピング層(CPL)、キャッピング層(CPL)上に配置される第１封止層(ENCAP１)、及びカソード電極(CE)、キャッピング層(CPL)、第１封止層(ENCAP１)、及びロード偏差補償パターン(COMP)を覆う第２封止層(ENCAP２)をさらに含むことができる。
第２封止層(ENCAP２)は複数のゲートクロック配線(GCLKL)及びゲート駆動回路１３０と重畳されることができる。
図８を参照すれば、表示パネル１１０を製造する時、工程誤差が発生される場合、発光層(EL)、カソード電極(CE)及びキャッピング層(CPL)のうちで少なくとも一つは設計に相応する大きさと異なるように形成されるか、または設計に相応する位置と異なる位置に形成されることもできる。
例えば、発光層(EL)のエッジ位置は最大エッジ位置(MAX_EL)と最小エッジ位置(MIN_EL)の間に位置することができる。
発光層(EL)のエッジ位置として最大エッジ位置(MAX_EL)は設計と対応される一般的な正常位置(TYP_EL)よりさらに外郭に位置することができるし、発光層(EL)が外郭に最大で延長配置された場合で発光層(EL)のエッジ位置であることができる。
発光層(EL)のエッジ位置として最小エッジ位置(MIN_EL)は設計と対応される一般的な正常位置(TYP_EL)よりさらに内側に位置することができるし、発光層(EL)が外郭に最小で延長配置された場合で発光層(EL)のエッジ位置であることができる。
例えば、カソード電極(CE)のエッジ位置は最大エッジ位置(MAX_CE)と最小エッジ位置(MIN_CE)との間に位置することができる。
カソード電極(CE)のエッジ位置として最大エッジ位置(MAX_CE)は設計と対応される一般的な正常位置(TYP_CE)よりさらに外郭に位置することができるし、カソード電極(CE)が外郭に最大で延長配置された場合でカソード電極(CE)のエッジ位置であることができる。
カソード電極(CE)のエッジ位置として最小エッジ位置(MIN_CE)は設計と対応される一般的な正常位置(TYP_CE)よりさらに内側に位置することができるし、カソード電極(CE)が外郭に最小で延長配置された場合でカソード電極(CE)のエッジ位置であることができる。
カソード電極(CE)の設計と対応される一般的な正常位置(TYP_CE)は発光層(EL)の設計と対応される一般的な正常位置(TYP_EL)よりさらに外郭に位置することができる。
カソード電極(CE)の最大エッジ位置(MAX_CE)は発光層(EL)の最大エッジ位置(MAX_EL)よりさらに外郭に位置することができる。
例えば、キャッピング層(CPL)のエッジ位置は最大エッジ位置(MAX_CPL)と最小エッジ位置(MIN_CPL)との間に位置することができる。
キャッピング層(CPL)のエッジ位置として最大エッジ位置(MAX_CPL)は設計と対応される一般的な正常位置(TYP_CPL)よりさらに外郭に位置することができるし、キャッピング層(CPL)が外郭に最大で延長配置された場合でキャッピング層(CPL)のエッジ位置であることができる。
キャッピング層(CPL)のエッジ位置として最小エッジ位置(MIN_CPL)は設計と対応される一般的な正常位置(TYP_CPL)よりさらに内側に位置することができるし、キャッピング層(CPL)が外郭に最小で延長配置された場合でキャッピング層(CPL)のエッジ位置であることができる。
キャッピング層(CPL)のエッジ位置はカソード電極(CE)のエッジ位置と対応されることができる。
前述したように、本開示の実施例等による表示パネル１１０がゲートベゼル(GBZ)の第３垂直構造を有する場合、表示パネル１１０の製造過程で工程誤差が発生し、カソード電極(CE)のエッジ位置が最大エッジ位置(MAX_CE)である場合、すなわち、カソード電極(CE)が最大エッジ位置(MAX_CE)まで形成された場合、カソード電極(CE)は複数のゲートクロック配線(GCLKL)のうちで少なくとも一つと重畳されることができる。
このように、複数のゲートクロック配線(GCLKL)のうちで少なくとも一つがカソード電極(CE)と重畳されても、複数のゲートクロック配線(GCLKL)とカソード電極(CE)との間にロード偏差補償パターン(COMP)が存在するようになって、複数のゲートクロック配線(GCLKL)すべてはロード偏差補償パターン(COMP)とキャパシターを形成することができる。
これによって、ゲートベゼル(GBZ)に配置される複数のゲートクロック配線(GCLKL)の間のキャパシターロード偏差は除去されることができる。
以上で説明した本開示の実施例等を手短に説明すれば下のようである。
本開示の実施例等による表示パネルは、表示領域及び非表示領域が区画された基板、基板上に配置されるが、非表示領域内のゲート駆動回路領域に配置されるゲート駆動回路、基板上に配置されるが、非表示領域内のゲート駆動回路領域の外側に位置する第１配線領域に配置される複数のゲートクロック配線、複数のゲートクロック配線及びゲート駆動回路上に配置されるオーバーコート層、表示領域に配置されて非表示領域まで延長されたカソード電極、及び複数のゲートクロック配線と重畳されるロード偏差補償パターンを含むことができる。
本開示の実施例等による表示パネルで、ロード偏差補償パターンは複数のゲートクロック配線上部に位置することができる。
本開示の実施例等による表示パネルで、ロード偏差補償パターンは複数のゲートクロック配線とキャパシターを形成することができる。
本開示の実施例等による表示パネルで、ロード偏差補償パターンはカソード電極と連結されることができる。
本開示の実施例等による表示パネルで、カソード電極はロード偏差補償パターンの一端の側面と上面とコンタクトされることができる。
本開示の実施例等による表示パネルで、ロード偏差補償パターンの少なくとも一部はゲート駆動回路の少なくとも一部と重畳されることができる。
本開示の実施例等による表示パネルで、カソード電極はオーバーコート層上に位置し、カソード電極の少なくとも一部はゲート駆動回路と重畳されることができる。
本開示の実施例等による表示パネルで、複数のゲートクロック配線のうちで少なくとも一つはカソード電極の少なくとも一部と重畳されることができる。
本開示の実施例等による表示パネルは、表示領域に配置されるアノード電極及びアノード電極上に配置される発光層をさらに含むことができる。アノード電極、発光及びカソード電極は表示領域内のサブピクセルの発光素子を構成し、ロード偏差補償パターンはアノード電極と等しい物質を含むことができる。
本開示の実施例等による表示パネルで、オーバーコート層は非表示領域に位置するトレンチを含むことができるし、発光層は非表示領域まで延長されてトレンチ内部に介されることができる。
本開示の実施例等による表示パネルは、基板上に配置されるが、非表示領域内のゲート駆動回路領域の内側に位置する第２配線領域に配置されるローレベルゲート電圧配線をさらに含むことができる。
本開示の実施例等による表示パネルで複数のゲートクロック配線が配置される第１配線領域にはハイレベルゲート電圧配線が配置されることができる。
本開示の実施例等による表示パネルはカソード電極上のキャッピング層、キャッピング層上に配置される第１封止層、及びカソード電極、キャッピング層、第１封止層、及びロード偏差補償パターンを覆う第２封止さらに含むことができる。
第２封止層は複数のゲートクロック配線及びゲート駆動回路と重畳されることができる。
本開示の実施例等による表示パネルは表示領域及び非表示領域が区画された基板、表示領域に配置されて非表示領域まで延長されたカソード電極、基板上に配置されるが、非表示領域内のゲート駆動回路領域に配置されるゲート駆動回路、基板上に配置されるが、非表示領域内のゲート駆動回路領域の外側に位置する第１配線領域に配置され、カソード電極と重畳されないように配置される複数のゲートクロック配線、及び複数のゲートクロック配線及びゲート駆動回路上に配置されるオーバーコート層を含むことができる。
本開示の実施例等による表示パネルで、カソード電極の少なくとも一部はゲート駆動回路と重畳されることができる。
本開示の実施例等による表示パネルは基板上に配置されるが、非表示領域内のゲート駆動回路領域の内側に位置する第２配線領域に配置されるローレベルゲート電圧配線をさらに含むことができる。
本開示の実施例等による表示パネルで、第１配線領域にはハイレベルゲート電圧配線が配置されることができる。
本開示の実施例等による表示パネルは表示領域に配置されるアノード電極及びアノード電極上に配置される発光層をさらに含むことができる。アノード電極、発光層及びカソード電極は表示領域内のサブピクセルの発光素子を構成することができる。
オーバーコート層は非表示領域に位置するトレンチを含むことができる。
発光層は非表示領域まで延長されてトレンチ内部に介されることができる。
本開示の実施例等による表示パネルはカソード電極上のキャッピング層、キャッピング層上に配置される第１封止層、及びカソード電極、キャッピング層、及び第１封止層を覆う第２封止層をさらに含むことができる。第２封止層は複数のゲートクロック配線及びゲート駆動回路と重畳されることができる。
以上で説明した本開示の実施例等によれば、ゲート駆動回路を内蔵しながらも画面異常現象を誘発しない表示パネルを提供することができる。
本開示の実施例等によれば、ゲート駆動回路を内蔵しながらもゲート駆動回路の正常な動作ができるようにする表示パネルを提供することができる。
本開示の実施例等によれば、ゲート駆動回路の内蔵と関連されたゲートベゼルを減らすことができる表示パネルを提供することができる。
本開示の実施例等によれば、ゲート駆動回路の動作と関連されるゲートクロック配線らをカソード電極と重畳されないように配置させることで、ゲートクロック配線らの間のロード偏差を減らすことができる表示パネルを提供することができる。
本開示の実施例等によれば、ゲートクロック配線らと重畳されるロード偏差補償パターンを追加配置することで、ゲートクロック配線らの間のロード偏差を減らすことができる表示パネルを提供することができる。
本開示の実施例等によれば、ゲートクロック配線らのロード偏差低減を通じてゲート駆動回路でのスキャン信号出力特性偏差を減らすことができる表示パネルを提供することができる。
以上の説明は本開示の技術思想を例示的に説明したことに過ぎないものであり、本開示が属する技術分野で通常の知識を有した者なら本開示の本質的な特性から脱しない範囲で多様な修正及び変形が可能であろう。また、本開示に開示された実施例等は本開示の技術思想を限定するためではなく説明するためのものであるので、このような実施例によって本開示の技術思想の範囲が限定されるものではない。
１００ 表示装置
１１０ 表示パネル
１２０ データ駆動回路
１３０ ゲート駆動回路
１４０ コントローラー

Claims (18)

  1. 表示領域及び非表示領域が区画された基板と、
    前記基板上に配置され、かつ前記非表示領域内のゲート駆動回路領域に配置されるゲート駆動回路と、
    前記基板上に配置され、かつ前記非表示領域内の前記ゲート駆動回路領域の外側に位置する第１配線領域に配置される複数のゲートクロック配線と、
    前記複数のゲートクロック配線及び前記ゲート駆動回路上に配置されるオーバーコート層と、
    前記表示領域に配置されて前記非表示領域まで延長されたカソード電極と、
    前記複数のゲートクロック配線と重畳し且つ前記カソード電極と連結された、前記ゲートクロック配線同士の間のロード偏差を減らすためのロード偏差補償パターンと、を含む表示パネル。
  2. 前記ロード偏差補償パターンは前記複数のゲートクロック配線の上部に位置する請求項１に記載の表示パネル。
  3. 前記ロード偏差補償パターンは前記複数のゲートクロック配線とキャパシターを形成する請求項１に記載の表示パネル。
  4. 前記カソード電極は前記ロード偏差補償パターンの一端の側面及び上面とコンタクトする請求項１に記載の表示パネル。
  5. 前記ロード偏差補償パターンの少なくとも一部は前記ゲート駆動回路の少なくとも一部と重畳する請求項１に記載の表示パネル。
  6. 前記カソード電極は前記オーバーコート層上に位置し、
    前記カソード電極の少なくとも一部は前記ゲート駆動回路と重畳する請求項１に記載の表示パネル。
  7. 前記複数のゲートクロック配線のうちで少なくとも一つは前記カソード電極と重畳する請求項１に記載の表示パネル。
  8. 前記表示領域に配置されるアノード電極と、
    前記アノード電極上に配置される発光層と、をさらに含み、
    前記アノード電極、前記発光層及び前記カソード電極は前記表示領域内のサブピクセルの発光素子を構成し、
    前記ロード偏差補償パターンは前記アノード電極と等しい物質を含む請求項１に記載の表示パネル。
  9. 前記オーバーコート層は前記非表示領域に位置するトレンチを含み、
    前記発光層は前記非表示領域まで延長されて前記トレンチ内部に介される請求項８に記載の表示パネル。
  10. 前記基板上に配置されるが、前記非表示領域内の前記ゲート駆動回路領域の内側に位置する第２配線領域に配置されるローレベルゲート電圧配線をさらに含む請求項１に記載の表示パネル。
  11. 前記第１配線領域にはハイレベルゲート電圧配線が配置される請求項１に記載の表示パネル。
  12. 前記カソード電極上のキャッピング層と、
    前記キャッピング層上に配置される第１封止層と、
    前記カソード電極、前記キャッピング層、前記第１封止層、及び前記ロード偏差補償パターンを覆う第２封止層と、をさらに含み、
    前記第２封止層は前記複数のゲートクロック配線及び前記ゲート駆動回路と重畳する請求項１に記載の表示パネル。
  13. 表示領域及び非表示領域が区画された基板と、
    前記表示領域に配置されて前記非表示領域まで延長されたカソード電極と、
    前記基板上に配置され、かつ前記非表示領域内のゲート駆動回路領域に配置されるゲート駆動回路と、
    前記基板上に配置され、前記非表示領域内の前記ゲート駆動回路領域の外側に位置する第１配線領域に配置され、かつ前記カソード電極と重畳しないように配置されている複数のゲートクロック配線と、
    前記複数のゲートクロック配線及び前記ゲート駆動回路上に配置されるオーバーコート層と、を含み、
    前記カソード電極の少なくとも一部は前記ゲート駆動回路と重畳する、表示パネル。
  14. 前記基板上に配置されるが、前記非表示領域内の前記ゲート駆動回路領域の内側に位置する第２配線領域に配置されるローレベルゲート電圧配線をさらに含む請求項１３に記載の表示パネル。
  15. 前記第１配線領域にはハイレベルゲート電圧配線が配置される請求項１３に記載の表示パネル。
  16. 前記表示領域に配置されるアノード電極と、
    前記アノード電極上に配置される発光層と、をさらに含み、
    前記アノード電極、前記発光層及び前記カソード電極は前記表示領域内のサブピクセルの発光素子を構成し、
    前記オーバーコート層は前記非表示領域に位置するトレンチを含む請求項１３に記載の表示パネル。
  17. 前記発光層は前記非表示領域まで延長されて前記トレンチ内部に介される請求項１６に記載の表示パネル。
  18. 前記カソード電極上のキャッピング層と、
    前記キャッピング層上に配置される第１封止層と、
    前記カソード電極、前記キャッピング層、及び前記第１封止層を覆う第２封止層と、をさらに含み、
    前記第２封止層は前記複数のゲートクロック配線及び前記ゲート駆動回路と重畳する請求項１３に記載の表示パネル。
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