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JP7582887B2 - 電流検出回路、同期整流型の降圧ｄｃ／ｄｃコンバータおよびその制御回路 - Google Patents
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JP7582887B2 - 電流検出回路、同期整流型の降圧ｄｃ／ｄｃコンバータおよびその制御回路 - Google Patents

電流検出回路、同期整流型の降圧ｄｃ／ｄｃコンバータおよびその制御回路 Download PDF

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Description

本発明は、ローサイドトランジスタの電流検出に関する。
同期整流型の降圧コンバータ、モータ駆動用のインバータ回路、さまざまな電力変換装置において、ハイサイドトランジスタとローサイドトランジスタを含むプッシュプル型のスイッチング回路が用いられる。
スイッチング回路あるいはその負荷を制御するために、スイッチング回路に流れる電流を監視する必要がある。電流検出の方式としては、電流経路上にセンス抵抗を挿入し、センス抵抗の電圧降下を検出するもの、ハイサイドトランジスタやローサイドトランジスタのオン抵抗にもとづく電圧降下を検出するものが知られている。
特開２０１２－３９８２３号公報
スイッチング回路が電流ソースモードで動作する場合に、ローサイドトランジスタに流れる電流を検出したい場合がある。電流ソースモードでは、ローサイドトランジスタには逆向きに電流が流れるため、スイッチング回路の出力ノードには、負電圧が発生するため、ローサイドトランジスタのオン抵抗にもとづく電流検出が困難である。
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ローサイドトランジスタの電流を検出可能な電流検出回路の提供にある。
本開示のある態様は、電流検出回路である。この電流検出回路は、ハイサイドトランジスタおよびローサイドトランジスタを含むプッシュプルのスイッチング回路とともに使用され、ローサイドトランジスタに流れるソース電流を検出する。電流検出回路は、キャパシタと、（i）第１フェーズにおいて、キャパシタの第１端を接地ラインと接続し、キャパシタの第２端を、ハイサイドトランジスタとローサイドトランジスタが接続されるスイッチングラインと接続し、（ii）第２フェーズにおいて、キャパシタの第１端をハイインピーダンスとし、キャパシタの第２端を接地ラインと接続するスイッチ回路と、ハイインピーダンス入力を有し、第２フェーズにおいてキャパシタの第１端に発生する電圧にもとづく電流検出信号を出力する出力回路と、を備える。
本開示の別の態様は、ハイサイドトランジスタおよびローサイドトランジスタを含む同期整流型の降圧ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ローサイドトランジスタがオンの期間に、ローサイドトランジスタに流れる電流を示す電流検出信号を生成する電流検出回路と、電流検出信号にもとづいて、ハイサイドトランジスタおよびローサイドトランジスタを制御するためのパルス信号を生成するパルス変調器と、を備える。電流検出回路は、キャパシタと、（i）第１フェーズにおいて、キャパシタの第１端を接地ラインと接続し、キャパシタの第２端を、ハイサイドトランジスタとローサイドトランジスタが接続されるスイッチングラインと接続し、（ii）第２フェーズにおいて、キャパシタの第１端をハイインピーダンスとし、キャパシタの第２端を接地ラインと接続するスイッチ回路と、ハイインピーダンス入力を有し、第２フェーズにおいてキャパシタの第１端に発生する電圧にもとづく電流検出信号を出力する出力回路と、を備える。
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、ローサイドトランジスタの電流を検出できる。
図１は、実施形態に係る電流検出回路の回路図である。 図２は、第１フェーズにおける電流検出回路の等価回路図である。 図３は、第２フェーズにおける電流検出回路の等価回路図である。 図４は、図１の電流検出回路の動作波形図である。 図５は、図１のスイッチ回路の構成例の回路図である。 図６は、出力回路の構成例を示す回路図である。 図７は、ＤＣ／ＤＣコンバータの回路図である。 図８は、ＤＣ／ＤＣコンバータを備える電子機器の一例を示す図である。 図９は、モータ駆動システムの回路図である。
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
一実施形態に係るハイサイドトランジスタおよびローサイドトランジスタを含む同期整流型の降圧ＤＣ／ＤＣコンバータの制御回路は、ローサイドトランジスタがオンの期間に、ローサイドトランジスタに流れる電流を示す電流検出信号を生成する電流検出回路と、電流検出信号にもとづいて、ハイサイドトランジスタおよびローサイドトランジスタを制御するためのパルス信号を生成するパルス変調器と、を備える。電流検出回路は、キャパシタと、（i）第１フェーズにおいて、キャパシタの第１端を接地ラインと接続し、キャパシタの第２端を、ハイサイドトランジスタとローサイドトランジスタが接続されるスイッチングラインと接続し、（ii）第２フェーズにおいて、キャパシタの第１端をハイインピーダンスとし、キャパシタの第２端を接地ラインと接続するスイッチ回路と、ハイインピーダンス入力を有し、第２フェーズにおいてキャパシタの第１端に発生する電圧にもとづく電流検出信号を出力する出力回路と、を備える。
この構成によれば、キャパシタとスイッチ回路の組み合わせを用いることにより、ローサイドトランジスタの電圧降下を、正電圧として検出することができ、電圧降下にもとづく電流検出信号を生成できる。
一実施形態において、スイッチ回路は、キャパシタの第１端と接地ラインの間に設けられ、第１フェーズにおいてオンとなる第１スイッチと、キャパシタの第２端とスイッチングラインの間に設けられ、第１フェーズにおいてオンとなる第２スイッチと、キャパシタの第２端と接地ラインの間に設けられ、第２フェーズにおいてオンとなる第３スイッチと、その一端がキャパシタの第１端と接続され、第２フェーズにおいてオンとなる第４スイッチと、を含んでもよい。この構成によれば、スイッチングラインに発生する負電圧を、正電圧に変換できる。
一実施形態において、出力回路は、第２フェーズにおいてキャパシタの第１端に発生する電圧を、電流信号に変換する電圧／電流変換回路をさらに含んでもよい。電流信号に変換することで、後段のパルス変調器において、他の信号との加算処理や減算処理が容易になる。
一実施形態において、電圧／電流変換回路は、第１端が電源ラインと接続される第１トランジスタと、第１端が電源ラインと接続され、その制御端子が第１トランジスタの制御端子と接続される第２トランジスタと、第１トランジスタの第２端と接地ラインの間に設けられる抵抗と、キャパシタの第１端に発生する電圧と、第１トランジスタの第２端の電圧とを受け、その出力ノードが第１トランジスタの制御端子と接続されるオペアンプと、を含み、第２トランジスタに流れる電流を出力してもよい。
一実施形態において、制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
（実施形態）
以下、実施形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
図１は、実施形態に係る電流検出回路３００の回路図である。電流検出回路３００は、ハイサイドトランジスタ４０２およびローサイドトランジスタ４０４を含むプッシュプルのスイッチング回路４００とともに使用される。ハイサイドトランジスタ４０２は、電源ライン（あるいは入力電圧ライン）ＩＮとスイッチングラインＳＷの間に設けられ、ローサイドトランジスタ４０４は、スイッチングラインＳＷと接地ラインＧＮＤの間に設けられる。ハイサイドトランジスタ４０２およびローサイドトランジスタ４０４は、ドライバ回路４１０によって駆動される。スイッチングラインＳＷには、インダクタ、コイル、リアクトルなどの誘導素子が接続される。
スイッチング回路４００の出力電流ＩＯＵＴが、正方向（図中、右向きに流れる）に流れる動作モード（電流ソースモードという）では、ハイサイドトランジスタ４０２のオン期間中は、入力ラインＩＮからスイッチングラインＳＷに向かって電流ＩＨが流れ、このときのスイッチングラインＳＷの電圧は、
ＶＳＷ＝ＶＩＮ－ＲＯＮ＿Ｈ×ＩＨ
となる。ＲＯＮ＿Ｈは、ハイサイドトランジスタ４０２のオン抵抗である。
また、ローサイドトランジスタ４０４のオン期間中は、接地ラインＧＮＤからスイッチングラインＳＷに向かって電流ＩＬが流れ、このときのスイッチングラインＳＷの電圧は、
ＶＳＷ＝－ＲＯＮ＿Ｌ×ＩＬ
となる。ＲＯＮ＿Ｌはローサイドトランジスタ４０４のオン抵抗である。
電流検出回路３００は、ローサイドトランジスタ４０４に流れる電流ＩＬを検出し、電流ＩＬを示す電流検出信号ＩＳを出力する。
電流検出回路３００は、キャパシタＣ３１、スイッチ回路３１０、出力回路３２０を備える。
スイッチ回路３１０は、キャパシタＣ３１、スイッチングラインＳＷ、接地ラインＧＮＤと接続されており、第１フェーズ（サンプリングフェーズ）φ１と第２フェーズ（ホールドフェーズ）φ２が切りかえ可能に構成される。第１フェーズφ１および第２フェーズφ２は、図示しないコントローラによって制御される。
スイッチ回路３１０は、（i）第１フェーズφ１において、キャパシタＣ３１の第１端ｎ１を接地ラインＧＮＤと接続し、キャパシタＣ３１の第２端ｎ２を、スイッチングラインＳＷと接続する。
またスイッチ回路３１０は、（ii）第２フェーズφ２において、キャパシタＣ３１の第１端ｎ１をハイインピーダンスとし、キャパシタＣ３１の第２端ｎ２を接地ラインと接続する。
スイッチ回路３１０は、複数のスイッチの組み合わせで構成することができ、複数のスイッチの配置は特に限定されない。
出力回路３２０は、ハイインピーダンス入力を有しており、第２フェーズφ２においてキャパシタＣ３１の第１端ｎ１に発生する電圧ＶＳＮＳを受け、第１端ｎ１の電圧ＶＳＮＳにもとづく電流検出信号ＩＳを出力する。出力回路３２０が生成する電流検出信号ＩＳは、電圧信号であってもよく、この場合、出力回路３２０は、バッファ（アンプ）であってもよい。また電流検出信号ＩＳは、電流信号であってもよく、この場合、出力回路３２０は電圧／電流変換回路であってもよい。
以上が電流検出回路３００の構成である。続いてその動作を説明する。図２は、第１フェーズφ１における電流検出回路３００の等価回路図である。図３は、第２フェーズφ２における電流検出回路３００の等価回路図である。
図２を参照する。第１フェーズφ１において、キャパシタＣ３１の第１端ｎ１は接地され、第２端ｎ２に、スイッチングラインＳＷの電圧ＶＳＷが印加される。これにより、キャパシタＣ３１は、電圧ＶＳＷで充電される。
図３を参照する。続く第２フェーズφ２において、キャパシタＣ３１の第２端ｎ２が接地され、第１端ｎ１の電圧Ｖｎ１が、検出電圧ＶＳＮＳとして後段の出力回路３２０に出力される。第１端ｎ１の電圧Ｖｎ１は、スイッチング電圧ＶＳＷの極性を反転した電圧であり、正電圧となる。出力回路３２０は、正の検出電圧ＶＳＮＳにもとづいて、電流検出信号ＩＳを生成する。出力回路３２０はハイインピーダンス入力を有するため、第２フェーズφ２の間、キャパシタＣ３１の電荷は保持され、したがって電圧Ｖｎ１は一定である。
図４は、図１の電流検出回路３００の動作波形図である。ハイサイドトランジスタ４０２とローサイドトランジスタ４０４は相補的にオンとなる。実際には、ハイサイドトランジスタ４０２のオン区間とローサイドトランジスタ４０４のオン区間の間には、デッドタイムが挿入されるが、ここでは省略している。
ローサイドトランジスタ４０４のオン区間（ローサイドオン区間）ＴＬに着目する。スイッチングラインＳＷの電圧ＶＳＷは、上述したように負電圧であり、
ＶＳＷ＝－ＲＯＮ＿Ｌ×ＩＬ
に従って変化する。
ローサイドオン区間ＴＬとなると、電流検出回路３００は第１フェーズφ１となる。このとき、キャパシタＣ３１の第１端ｎ１の電圧Ｖｎ１は０Ｖとなり、第２端ｎ２の電圧Ｖｎ２は、スイッチングラインＳＷの電圧ＶＳＷと等しく、負電圧となる。キャパシタＣ３１の両端間電圧は、スイッチング電圧ＶＳＷの絶対値と等しい。
センシングタイミング（時刻ｔ０）において、第２フェーズφ２に切り替わる。第２フェーズφ２となると、キャパシタＣ３１の両端はハイインピーダンスとなるため、電荷が保存される。したがって第２フェーズφ２の間、その両端間電圧は、時刻ｔ０におけるスイッチング電圧ＶＳＷの絶対値ＶＳＷ（ＳＨ）と等しい電圧レベルに維持される。第２フェーズφ２では、第２端ｎ２が０Ｖとなるため、第１端ｎ１の電圧Ｖｎ１は、スイッチング電圧ＶＳＷ（ＳＨ）の絶対値を示す正の電圧｜ＶＳＷ（ＳＨ）｜となり、この電圧Ｖｎ１が、検出電圧ＶＳＮＳとして出力される。
以上が電流検出回路３００の動作である。この電流検出回路３００によれば、キャパシタＣ３１とスイッチ回路３１０の組み合わせを用いることにより、ローサイドトランジスタ４０４の電圧降下を、正電圧として検出することができ、電圧降下にもとづく電流検出信号ＩＳを生成できる。
続いてスイッチ回路３１０の構成例を説明する。図５は、図１のスイッチ回路３１０の構成例の回路図である。複数のスイッチＳＷ１～ＳＷ４と、ドライバ回路３１２を含む。第１スイッチＳＷ１は、キャパシタＣ３１の第１端ｎ１と接地ラインＧＮＤの間に設けられる。第２スイッチＳＷ２は、キャパシタＣ３１の第２端ｎ２とスイッチングラインＳＷの間に設けられる。
第３スイッチＳＷ３は、キャパシタＣ３１の第２端ｎ２と接地ラインＧＮＤの間に設けられる。第４スイッチＳＷ４は、その一端がキャパシタＣ３１の第１端ｎ１と接続され、その他端が、スイッチ回路３１０の出力ノードとなる。
ドライバ回路３１２は第１フェーズφ１において、第１スイッチＳＷ１および第２スイッチＳＷ２をオンし、第３スイッチＳＷ３および第４スイッチＳＷ４をオフとする。またドライバ回路３１２は第２フェーズφ２において、第１スイッチＳＷ１および第２スイッチＳＷ２をオフし、第３スイッチＳＷ３および第４スイッチＳＷ４をオンとする。ドライバ回路３１２には、図示しない上位のコントローラから、電流検出のタイミングを示す制御信号（センス指令）が入力されており、制御信号に応じて、第１フェーズφ１と第２フェーズφ２を切りかえる。
図６は、出力回路３２０の構成例を示す回路図である。図６の出力回路３２０は、電圧／電流変換回路３２２であり、前段からの検出電圧ＶＳＮＳを電流信号の電流検出信号ＩＳに変換する。
電圧／電流変換回路３２２は、ＰＭＯＳトランジスタである第１トランジスタＭ３１、第２トランジスタＭ３２と、抵抗Ｒ３１と、オペアンプＯＡ３１と、を含む。第１トランジスタＭ３１は、第１端（ソース）が電源ラインＶＤＤと接続される。第２トランジスタＭ３２は、第１端が電源ラインＶＤＤと接続され、その制御端子（ゲート）が第１トランジスタＭ３１の制御端子（ゲート）と接続される。
抵抗Ｒ３１は、第１トランジスタＭ３１の第２端（ソース）と接地ラインＧＮＤの間に設けられる。オペアンプＯＡ３１は、前段のスイッチ回路３１０からの検出電圧ＶＳＮＳと、第１トランジスタＭ３１の第２端（ドレイン）の電圧とを受け、その出力ノードが第１トランジスタＭ３１の制御端子（ゲート）と接続される。第２トランジスタＭ３２に流れる電流が、電流検出信号ＩＳとなる。
オペアンプＯＡ３１においてイマジナリショートが成り立つから、抵抗Ｒ３１と第１トランジスタＭ３１の接続ノードの電圧は、検出電圧ＶＳＮＳと等しくなる。したがって抵抗Ｒ３１にはＶＳＮＳ／Ｒ３１の電流が流れ、この電流が第１トランジスタＭ３１にも流れる。第１トランジスタＭ３１に流れる電流ＩＭ３１は、第２トランジスタＭ３２によってコピーされ、あるいは必要に応じて増幅されて、出力される。第２トランジスタＭ３２に流れる電流ＩＭ３２は、検出電圧ＶＳＮＳに比例する。
続いて電流検出回路３００の用途を説明する。
図７は、ＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、同期整流型の降圧コンバータ（Ｂｕｃｋコンバータ）であり、入力端子Ｐ１の入力電圧ＶＩＮを降圧し、出力端子Ｐ２に接続される負荷に電力を供給する。
スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１、ブートストラップキャパシタＣ２および制御回路２００を備える。制御回路２００はひとつの半導体基板に集積化された機能ＩＣである。
制御回路２００のハイサイドゲート（ＨＧ）ピンは、スイッチングトランジスタＭ１のゲートと接続され、ローサイドゲート（ＬＧ）ピンは、同期整流トランジスタＭ２のゲートと接続される。スイッチングピンＳＷは、スイッチングトランジスタＭ１と同期整流トランジスタＭ２を接続するスイッチングラインと接続される。接地ピン（ＧＮＤ）は接地される。ブートストラップ（ＶＢ）ピンには、ブートストラップキャパシタＣ２が接続される。フィードバック（ＦＢ）ピンには、ＤＣ／ＤＣコンバータ１００の出力に応じたフィードバック信号が入力される。定電圧出力のＤＣ／ＤＣコンバータ１００の場合、フィードバック信号は、ＤＣ／ＤＣコンバータ１００の出力電圧ＶＯＵＴに応じた信号である。定電流出力のＤＣ／ＤＣコンバータ１００の場合、フィードバック信号は、ＤＣ／ＤＣコンバータ１００の出力電流ＩＯＵＴに応じた信号である。
制御回路２００は、パルス変調器２０２、電流検出回路２０４、レベルシフタ２０６、ハイサイドドライバ２０８、ローサイドドライバ２１０、ダイオードＤ１を備える。ダイオードＤ１は、外付けのブートストラップキャパシタＣ２とともにブートストラップ回路を形成しており、ダイオードＤ１のカソードは、ＶＢピンと接続されており、そのアノードには定電圧ＶＲＥＧが印加される。スイッチングトランジスタＭ１はＰチャンネル／ＰＮＰ型のトランジスタであってもよく、その場合、ブートストラップ回路は省略される。
なお、スイッチングトランジスタＭ１および同期整流トランジスタＭ２は、制御回路２００に集積化してもよい。
パルス変調器２０２は、フィードバックピンＦＢのフィードバック信号ＶＦＢが目標レベルに近づくように、パルス変調されるパルス信号を生成する。パルス変調器２０２の制御方式や構成は特に限定されず、公知技術を用いればよい。たとえばパルス変調器２０２は、パルス幅変調器であり、フィードバック信号ＶＦＢがその目標信号ＶＲＥＦに近づくように、パルス信号のデューティサイクルをフィードバック制御してもよい。あるいはパルス変調器２０２は、パルス周波数変調器であってもよい。
また、パルス変調器２０２は、電圧モードのコントローラを含んでもよいし、ピーク電流モードあるいは平均電流モードのコントローラを含んでもよい。あるいはパルス変調器２０２は、ピーク電流モードであってもよい。
またパルス変調器２０２は、リップル制御のコントローラを含んでもよく、具体的にはヒステリシス制御（Bang-Bang制御）方式、ボトム検出オン時間固定方式、ピーク検出オフ時間固定方式のコントローラを含んでもよい。
パルス変調器２０２は、その内部で生成したパルス信号にもとづいて、ハイサイド制御信号ＨＩＮとローサイド制御信号ＬＩＮを生成する。
レベルシフタ２０６は、ハイサイド制御信号ＨＩＮをレベルシフトする。ハイサイドドライバ２０８は、レベルシフト後のハイサイド制御信号ＨＩＮ’に応じて、スイッチングトランジスタＭ１を駆動する。ローサイドドライバ２１０は、ローサイド制御信号ＬＩＮに応じて同期整流トランジスタＭ２を駆動する。
電流検出回路２０４は、同期整流トランジスタＭ２に流れる電流を検出し、電流検出信号ＩＳを生成する。パルス変調器２０２が電流モードのコントローラを含む場合、電流検出信号ＩＳは、パルス信号のデューティサイクルや周波数に反映される。あるいは電流検出信号ＩＳは、軽負荷状態の検出や、過電流の検出に利用してもよい。
電流検出回路２０４は、上述の電流検出回路３００のアーキテクチャを用いて構成される。スイッチングトランジスタＭ１および同期整流トランジスタＭ２は、図１のハイサイドトランジスタ４０２およびローサイドトランジスタ４０４に対応付けることができる。パルス変調器２０２は、スイッチングトランジスタＭ１および同期整流トランジスタＭ２のスイッチングと同期して、同期整流トランジスタＭ２がオンの期間中に、適切なタイミングで、電流センス指令ＳＮＳを生成する。電流検出回路２０４は、電流センス指令ＳＮＳに応答して、第１フェーズφ１と第２フェーズφ２を切りかえて、電流検出信号ＩＳを生成する。
図８は、ＤＣ／ＤＣコンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００は、たとえば、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、タブレット端末、ポータブルオーディオプレイヤなどの電池駆動型デバイスである。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６およびＤＣ／ＤＣコンバータ１００を備える。ＤＣ／ＤＣコンバータ１００は、その入力端子に電池７０４からの電池電圧ＶＢＡＴ（＝ＶＩＮ）を受け、出力端子に接続されるマイクロプロセッサ７０６に、出力電圧ＶＯＵＴを供給する。
あるいはＤＣ／ＤＣコンバータ１００は、自動車に搭載される電装機器に利用することができ、あるいは、バッテリの充電器などに利用することができる。
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本開示、あるいは本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
電流検出回路３００の用途は、ＤＣ／ＤＣコンバータには限定されず、ハイサイドトランジスタおよびローサイドトランジスタを含むプッシュプル型のスイッチング回路の電流検出に広く適用可能である。
たとえばモータを負荷とする、三相インバータやＨブリッジ回路のローサイドトランジスタの電流検出に、電流検出回路３００を利用することができる。図９は、モータ駆動システム５００の回路図である。
モータ５０２は三相ＤＣモータであり、三相コイルを含む。インバータ５０４はモータ５０２と接続される三相インバータであり、３本のレグを含み、各レグはハイサイドトランジスタＭＨとローサイドトランジスタＭＬを含む。
電流検出回路５０６は、各相の電流を検出する。コントローラ５０８は、電流検出回路によって検出される電流にもとづいて、制御信号Ｓｃｔｒｌを生成する。ドライバ５１０は、制御信号Ｓｃｔｒｌにもとづいてインバータ５０４を駆動する。
電流検出回路５０６におけるローサイドトランジスタＭＬの電流検出に、上述の電流検出回路３００を利用することができる。
実施形態は、本開示あるいは本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
４００ スイッチング回路
ＩＮ 入力ライン
ＳＷ スイッチングライン
ＧＮＤ 接地ライン
４０２ ハイサイドトランジスタ
４０４ ローサイドトランジスタ
４１０ ドライバ回路
３００ 電流検出回路
Ｃ３１ キャパシタ
３１０ スイッチ回路
３１２ ドライバ回路
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＳＷ３ 第３スイッチ
ＳＷ４ 第４スイッチ
３２０ 出力回路
３２２ 電圧／電流変換回路
Ｍ３１ 第１トランジスタ
Ｍ３２ 第２トランジスタ
Ｍ３３ 第３トランジスタ
Ｒ３１ 抵抗
ＯＡ３１ オペアンプ
１００ ＤＣ／ＤＣコンバータ
１０２ ドライバ
１０４ 電流検出回路
Ｍ１ スイッチングトランジスタ
Ｍ２ 同期整流トランジスタ
Ｌ１ インダクタ
Ｃ１ 出力キャパシタ
Ｃ２ ブートストラップキャパシタ
Ｐ１ 入力端子
Ｐ２ 出力端子
２００ 制御回路
２０２ パルス変調器
２０４ 電流検出回路
２０６ レベルシフタ
２０８ ハイサイドドライバ
２１０ ローサイドドライバ
７００ 電子機器
７０２ 筐体
７０４ 電池
７０６ マイクロプロセッサ
５００ モータ駆動システム
５０２ モータ
５０４ インバータ
５０６ 電流検出回路
５０８ コントローラ
５１０ ドライバ

Claims (11)

  1. ハイサイドトランジスタおよびローサイドトランジスタを含む同期整流型の降圧ＤＣ／ＤＣコンバータの制御回路であって、
    前記ローサイドトランジスタがオンの期間に、前記ローサイドトランジスタに流れる電流を示す電流検出信号を生成する電流検出回路と、
    前記電流検出信号にもとづいて、前記ハイサイドトランジスタおよび前記ローサイドトランジスタを制御するためのパルス信号を生成するパルス変調器と、
    を備え、
    前記電流検出回路は、
    キャパシタと、
    （i）第１フェーズにおいて、前記キャパシタの第１端を接地ラインと接続し、前記キャパシタの第２端を、前記ハイサイドトランジスタと前記ローサイドトランジスタが接続されるスイッチングラインと接続し、（ii）第２フェーズにおいて、前記キャパシタの前記第１端をハイインピーダンスとし、前記キャパシタの前記第２端を前記接地ラインと接続するスイッチ回路と、
    ハイインピーダンス入力を有し、前記第２フェーズにおいて前記キャパシタの前記第１端に発生する電圧にもとづく電流検出信号を出力する出力回路と、
    を備える、制御回路。
  2. 前記スイッチ回路は、
    前記キャパシタの前記第１端と前記接地ラインの間に設けられ、前記第１フェーズにおいてオンとなる第１スイッチと、
    前記キャパシタの前記第２端と前記スイッチングラインの間に設けられ、前記第１フェーズにおいてオンとなる第２スイッチと、
    前記キャパシタの前記第２端と前記接地ラインの間に設けられ、前記第２フェーズにおいてオンとなる第３スイッチと、
    その一端が前記キャパシタの前記第１端と接続され、前記第２フェーズにおいてオンとなる第４スイッチと、
    を含む、請求項１に記載の制御回路。
  3. 前記出力回路は、
    前記第２フェーズにおいて前記キャパシタの前記第１端に発生する電圧を、電流信号に変換する電圧／電流変換回路をさらに含む、請求項１または２に記載の制御回路。
  4. 前記電圧／電流変換回路は、
    第１端が電源ラインと接続される第１トランジスタと、
    第１端が前記電源ラインと接続され、その制御端子が前記第１トランジスタの制御端子と接続される第２トランジスタと、
    前記第１トランジスタの第２端と接地ラインの間に設けられる抵抗と、
    前記キャパシタの前記第１端に発生する電圧と、前記第１トランジスタの前記第２端の電圧とを受け、その出力ノードが前記第１トランジスタの前記制御端子と接続されるオペアンプと、
    を含み、前記第２トランジスタに流れる電流を出力する、請求項３に記載の制御回路。
  5. ひとつの半導体基板に一体集積化される、請求項１から４のいずれかに記載の制御回路。
  6. 請求項１から５のいずれかに記載のコントローラを備える、同期整流型の降圧ＤＣ／ＤＣコンバータ。
  7. ハイサイドトランジスタおよびローサイドトランジスタを含むプッシュプルのスイッチング回路とともに使用され、前記ローサイドトランジスタに流れるソース電流を検出する電流検出回路であって、
    キャパシタと、
    （i）第１フェーズにおいて、前記キャパシタの第１端を接地ラインと接続し、前記キャパシタの第２端を、前記ハイサイドトランジスタと前記ローサイドトランジスタが接続されるスイッチングラインと接続し、（ii）第２フェーズにおいて、前記キャパシタの前記第１端をハイインピーダンスとし、前記キャパシタの前記第２端を前記接地ラインと接続するスイッチ回路と、
    ハイインピーダンス入力を有し、前記第２フェーズにおいて前記キャパシタの前記第１端に発生する電圧にもとづく電流検出信号を出力する出力回路と、
    を備える、電流検出回路。
  8. 前記スイッチ回路は、
    前記キャパシタの前記第１端と前記接地ラインの間に設けられ、前記第１フェーズにおいてオンとなる第１スイッチと、
    前記キャパシタの前記第２端と前記スイッチングラインの間に設けられ、前記第１フェーズにおいてオンとなる第２スイッチと、
    前記キャパシタの前記第２端と前記接地ラインの間に設けられ、前記第２フェーズにおいてオンとなる第３スイッチと、
    その一端が前記キャパシタの前記第２端と接続され、前記第２フェーズにおいてオンとなる第４スイッチと、
    を含む、請求項７に記載の電流検出回路。
  9. 前記出力回路は、
    前記第２フェーズにおいて前記キャパシタの前記第１端に発生する電圧を、電流信号に変換する電圧／電流変換回路をさらに含む、請求項７または８に記載の電流検出回路。
  10. 前記電圧／電流変換回路は、
    第１端が電源ラインと接続される第１トランジスタと、
    第１端が前記電源ラインと接続され、その制御端子が前記第１トランジスタの制御端子と接続される第２トランジスタと、
    前記第１トランジスタの第２端と接地ラインの間に設けられる抵抗と、
    前記キャパシタの前記第１端に発生する電圧と、前記第１トランジスタの前記第２端の電圧とを受け、その出力ノードが前記第１トランジスタの前記制御端子と接続されるオペアンプと、
    を含み、前記第２トランジスタに流れる電流を出力する、請求項９に記載の電流検出回路。
  11. ひとつの半導体基板に一体集積化される、請求項７から１０のいずれかに記載の電流検出回路。
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