JP7586686B2

JP7586686B2 - Input bias current reduction circuit

Info

Publication number: JP7586686B2
Application number: JP2020182861A
Authority: JP
Inventors: 衛大澤; 和宏高鳥; 健司江刺家; 義明新井
Original assignee: Nisshinbo Micro Devices Inc
Current assignee: Nisshinbo Micro Devices Inc
Priority date: 2020-10-30
Filing date: 2020-10-30
Publication date: 2024-11-19
Anticipated expiration: 2040-10-30
Also published as: JP2022073085A

Description

本発明は、演算増幅回路、コンパレータ、計装アンプ等の増幅回路に関し、詳しくは増幅回路の入力バイアス電流低減回路に関する。 The present invention relates to amplifier circuits such as operational amplifier circuits, comparators, and instrumentation amplifiers, and more specifically to input bias current reduction circuits for amplifier circuits.

演算増幅回路（以下、「オペアンプ」と称する）又はコンパレータ、或いは計装アンプ等の増幅回路の特性に入力バイアス電流がある。入力バイアス電流は入力端子より外部から流入又は流出する電流である。この入力バイアス電流は入力した電流信号に重畳して増幅され、出力電圧に誤差を与える。 One of the characteristics of amplifier circuits, such as operational amplifiers (hereafter referred to as "op amps"), comparators, or instrumentation amplifiers, is the input bias current. The input bias current is a current that flows in or out from the input terminal from the outside. This input bias current is superimposed on the input current signal and amplified, causing an error in the output voltage.

一般的に上記のオペアンプ等の増幅回路の入力端子は、差動増幅回路を構成する入力トランジスタのベース端子に接続される。特にバイポーラ型半導体装置の場合、入力トランジスタはバイポーラトランジスタで実現される。この入力トランジスタが発生するベース電流ＩＢが増幅回路の入力バイアス電流の主要因となる。入力トランジスタのベース電流ＩＢは、入力トランジスタに流れるコレクタ電流ＩＣと電流増幅率βにより決定され、ＩＢ＝ＩＣ／βで与えられる。この入力バイアス電流を低減する手段として、例えば特許文献１に記載される方法がある。 The input terminal of an amplifier circuit such as the above-mentioned operational amplifier is generally connected to the base terminal of an input transistor that constitutes a differential amplifier circuit. In particular, in the case of a bipolar semiconductor device, the input transistor is realized by a bipolar transistor. The base current IB generated by this input transistor is the main cause of the input bias current of the amplifier circuit. The base current IB of the input transistor is determined by the collector current IC flowing through the input transistor and the current amplification factor β, and is given by IB = IC / β. One method for reducing this input bias current is described in Patent Document 1, for example.

図２０は、従来例の差動増幅回路における入力バイアス電流低減回路の構成を示す図である。図２０の従来例は特許文献１に記載の構成を示している。 Figure 20 is a diagram showing the configuration of an input bias current reduction circuit in a conventional differential amplifier circuit. The conventional example in Figure 20 shows the configuration described in Patent Document 1.

従来例の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ５１Ａ、Ｑ５１Ｂと、トラッキング用のＮＰＮトランジスタＱ５２と、入力バイアス電流コピー回路５０とを有する。ＮＰＮトランジスタＱ５１ＡとＮＰＮトランジスタＱ５１Ｂとが差動増幅回路を構成しており、入力端子ＩＮ＋にＮＰＮトランジスタＱ５１Ａのベース端子が接続され、入力端子ＩＮ－にＮＰＮトランジスタＱ５１Ｂのベース端子が接続される。ＮＰＮトランジスタＱ５１Ａ及びＱ５１Ｂのエミッタ端子には電流源Ｉ５１が接続される。また、ＮＰＮトランジスタＱ５２のエミッタ端子には電流源Ｉ５２が接続される。ここで、電流源Ｉ５２の電流値をＩとすると、電流源Ｉ５１の電流値は２Ｉと設定される。 The conventional input bias current reduction circuit has NPN transistors Q51A and Q51B, a tracking NPN transistor Q52, and an input bias current copy circuit 50. NPN transistors Q51A and Q51B form a differential amplifier circuit, with the base terminal of NPN transistor Q51A connected to input terminal IN+ and the base terminal of NPN transistor Q51B connected to input terminal IN-. A current source I51 is connected to the emitter terminals of NPN transistors Q51A and Q51B. A current source I52 is connected to the emitter terminal of NPN transistor Q52. Here, if the current value of current source I52 is I, the current value of current source I51 is set to 2I.

入力バイアス電流コピー回路５０は、ＮＰＮトランジスタＱ５２のベース端子及び入力端子ＩＮ＋、ＩＮ－に接続される。入力バイアス電流コピー回路５０は、トラッキング用のＮＰＮトランジスタＱ５２のベース電流Ｉ_ｔｒｋを供給し、ベース電流Ｉ_ｔｒｋと同量のキャンセル電流Ｉ_{ｃｎｃｌ１}、Ｉ_{ｃｎｃｌ２}を出力する。 The input bias current copy circuit 50 is connected to the base terminal of the NPN transistor Q52 and the input terminals IN+, IN-. The input bias current copy circuit 50 supplies the base current I _trk of the tracking NPN transistor Q52, and outputs cancel currents I _cncl1 and I _cncl2 having the same amount as the base current I _trk .

入力端子ＩＮ＋において、ＮＰＮトランジスタＱ５１Ａのベース電流Ｉ_Ｂが入力バイアス電流コピー回路５０のキャンセル電流Ｉ_{ｃｎｃｌ１}によって打ち消され、入力端子ＩＮ＋より外部から供給される入力バイアス電流を低減することができる。また、入力端子ＩＮ－において、ＮＰＮトランジスタＱ５１Ｂのベース電流Ｉ_Ｂが入力バイアス電流コピー回路５０のキャンセル電流Ｉ_{ｃｎｃｌ２}によって打ち消され、入力端子ＩＮ－より外部から供給される入力バイアス電流を低減することができる。 At the input terminal IN+, the base current _IB of the NPN transistor Q51A is cancelled by the cancel current _Icncl1 of the input bias current copy circuit 50, making it possible to reduce the input bias current supplied from the outside through the input terminal IN+. Also, at the input terminal IN-, the base current _IB of the NPN transistor Q51B is cancelled by the cancel current _Icncl2 of the input bias current copy circuit 50, making it possible to reduce the input bias current supplied from the outside through the input terminal IN-.

米国特許第６９６５２６７号明細書U.S. Pat. No. 6,965,267

上記従来例では、ＮＰＮトランジスタＱ５１Ａ、Ｑ５１Ｂ、Ｑ５２のコレクタ電流Ｉ_Ｃ５１Ａ、Ｉ_Ｃ５１Ｂ、Ｉ_Ｃ５２がエミッタ端子に接続した電流源Ｉ５１、Ｉ５２によって決定される回路構成となっている。この構成は、例えばＮＰＮトランジスタのコレクタ電流がコレクタ端子に接続された電流源によって決定される回路構成には適用できないため、入力バイアス電流を十分に低減できない問題点があった。 In the above conventional example, the collector currents _IC51A , IC51B, and IC52 of NPN transistors Q51A, _Q51B , and _Q52 are determined by current sources I51 and I52 connected to the emitter terminals. This configuration cannot be applied to a circuit configuration in which the collector current of an NPN transistor is determined by a current source connected to the collector terminal, for example, and therefore there is a problem that the input bias current cannot be sufficiently reduced.

本発明は、増幅回路における入力バイアス電流を十分に低減することが可能な入力バイアス電流低減回路を提供することを目的とする。 The present invention aims to provide an input bias current reduction circuit that can sufficiently reduce the input bias current in an amplifier circuit.

本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、前記第１のカレントミラーブロックの第２出力端子の出力電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、前記第１のコレクタ電流調整回路ブロックは、前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記調整電流に設定されている、入力バイアス電流低減回路を提供する。 The present invention includes a first constant current source that outputs a reference current, a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal, a first collector current adjustment circuit block that receives an output current of the first output terminal of the first current mirror block at a first terminal and combines and outputs an adjusted current from a second terminal, a second current mirror block that receives an output current of the second terminal of the first collector current adjustment circuit block at a first input terminal and outputs a current from a first output terminal, and a first input terminal and an output current of the first output terminal of the second current mirror block at a collector terminal and the first input terminal is connected to the first collector current adjustment circuit block. and a third current mirror block which receives the base current of the second NPN transistor and outputs a current from a first output terminal to the first input terminal, wherein the first collector current adjustment circuit block is set to the adjustment current such that the collector current of the first NPN transistor and the collector current of the second NPN transistor are equal to each other within a predetermined error range .

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、前記第１端子と前記第２端子とに一端が接続され、前記第１端子と前記第２端子との間に前記調整電流を出力する第１の調整電流源を有する、入力バイアス電流低減回路を提供する。 The present invention also provides the above-mentioned input bias current reduction circuit, in which the first collector current adjustment circuit block has a first adjustment current source connected at one end to the first terminal and the second terminal, and outputs the adjustment current between the first terminal and the second terminal.

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、前記第１端子と前記第２端子とにベース端子が接続され、前記第１端子と前記第２端子との間に前記調整電流に対応するベース電流を出力する第１のＰＮＰトランジスタを有する、入力バイアス電流低減回路を提供する。 The present invention also provides an input bias current reduction circuit as described above, in which the first collector current adjustment circuit block has a first PNP transistor whose base terminal is connected to the first terminal and the second terminal, and which outputs a base current corresponding to the adjustment current between the first terminal and the second terminal.

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、前記第１端子にエミッタ端子が接続され、前記第２端子にコレクタ端子が接続され、前記第１端子と前記第２端子との間に前記調整電流に対応するベース電流を出力する第３のＮＰＮトランジスタを有する、入力バイアス電流低減回路を提供する。 The present invention also provides an input bias current reduction circuit as described above, in which the first collector current adjustment circuit block has an emitter terminal connected to the first terminal, a collector terminal connected to the second terminal, and a third NPN transistor that outputs a base current corresponding to the adjustment current between the first terminal and the second terminal.

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、一方のエミッタ端子と他方のコレクタ端子とが互いに接続された第３のＮＰＮトランジスタ及び第４のＮＰＮトランジスタを有し、前記第１端子に前記第３のＮＰＮトランジスタのエミッタ端子が接続され、前記第２端子に前記第４のＮＰＮトランジスタのコレクタ端子が接続され、前記第３のＮＰＮトランジスタが前記第１端子と前記第３及び第４のＮＰＮトランジスタの接続点との間にベース電流を出力し、前記第４のＮＰＮトランジスタが前記第３及び第４のＮＰＮトランジスタの接続点と前記第２端子との間にベース電流を出力する、入力バイアス電流低減回路を提供する。 The present invention also provides an input bias current reduction circuit as described above, in which the first collector current adjustment circuit block has a third NPN transistor and a fourth NPN transistor with one emitter terminal and the other collector terminal connected to each other, the emitter terminal of the third NPN transistor is connected to the first terminal, the collector terminal of the fourth NPN transistor is connected to the second terminal, the third NPN transistor outputs a base current between the first terminal and the connection point of the third and fourth NPN transistors, and the fourth NPN transistor outputs a base current between the connection point of the third and fourth NPN transistors and the second terminal.

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、前記第１端子にエミッタ端子が接続され、前記第２端子にコレクタ端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第３のＮＰＮトランジスタと、前記第１端子と前記第２端子との間にベース端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第１のＰＮＰトランジスタと、を有する、入力バイアス電流低減回路を提供する。 The present invention also provides an input bias current reduction circuit as described above, in which the first collector current adjustment circuit block includes a third NPN transistor having an emitter terminal connected to the first terminal and a collector terminal connected to the second terminal, and outputting a base current between the first terminal and the second terminal, and a first PNP transistor having a base terminal connected between the first terminal and the second terminal, and outputting a base current between the first terminal and the second terminal.

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、第１のＰＮＰトランジスタと、一方のエミッタ端子と他方のコレクタ端子とが互いに接続された第３のＮＰＮトランジスタ及び第４のＮＰＮトランジスタと、を有し、前記第１端子に前記第３のＮＰＮトランジスタのエミッタ端子が接続され、前記第２端子に前記第４のＮＰＮトランジスタのコレクタ端子が接続され、前記第１端子と前記第２端子との間に前記第１のＰＮＰトランジスタのベース端子が接続され、前記第３のＮＰＮトランジスタが前記第１端子と前記第３及び第４のＮＰＮトランジスタの接続点との間にベース電流を出力し、前記第４のＮＰＮトランジスタが前記第３及び第４のＮＰＮトランジスタの接続点と前記第２端子との間にベース電流を出力し、前記第１のＰＮＰトランジスタが前記第１端子と前記第２端子との間にベース電流を出力する、入力バイアス電流低減回路を提供する。 The present invention also provides the above-mentioned input bias current reduction circuit, in which the first collector current adjustment circuit block has a first PNP transistor, a third NPN transistor, and a fourth NPN transistor, one emitter terminal and the other collector terminal of which are connected to each other, the emitter terminal of the third NPN transistor is connected to the first terminal, the collector terminal of the fourth NPN transistor is connected to the second terminal, the base terminal of the first PNP transistor is connected between the first terminal and the second terminal, the third NPN transistor outputs a base current between the first terminal and the junction point of the third and fourth NPN transistors, the fourth NPN transistor outputs a base current between the junction point of the third and fourth NPN transistors and the second terminal, and the first PNP transistor outputs a base current between the first terminal and the second terminal.

本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、第３端子に調整電流を出力する第２のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックより出力される前記調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、前記第２のコレクタ電流調整回路ブロックは、前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記調整電流に設定されている、入力バイアス電流低減回路を提供する。 The present invention relates to a first constant current source that outputs a reference current, a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal, a second current mirror block that receives an output current of the first output terminal of the first current mirror block and outputs a current from the first output terminal, a first input terminal, a first NPN transistor having a collector terminal to which the output current of the first output terminal of the second current mirror block is input and an input signal applied to the first input terminal is input to a base terminal, a second collector current adjustment circuit block that outputs an adjustment current to a third terminal, and Provided is an input bias current reducing circuit comprising: a second NPN transistor, the emitter terminal of which receives a current obtained by combining an output current of a second output terminal of a current mirror block and the adjusted current output from the second collector current adjustment circuit block; and a third current mirror block, the base current of the second NPN transistor is input, and the third current mirror block outputs a current from a first output terminal to the first input terminal , wherein the second collector current adjustment circuit block is set to the adjusted current such that the collector current of the first NPN transistor and the collector current of the second NPN transistor are equal to each other within a predetermined error range.

また、本発明は、上記の入力バイアス電流低減回路であって、前記第２のコレクタ電流調整回路ブロックは、前記第３端子に一端が接続され、前記第３端子に前記調整電流を出力する第２の調整電流源を有する、入力バイアス電流低減回路路を提供する。 The present invention also provides an input bias current reduction circuit as described above, wherein the second collector current adjustment circuit block has a second adjustment current source having one end connected to the third terminal and outputting the adjustment current to the third terminal.

また、本発明は、上記の入力バイアス電流低減回路であって、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子に前記調整電流に対応するベース電流を出力する第２のＰＮＰトランジスタを有する、入力バイアス電流低減回路を提供する。 The present invention also provides an input bias current reduction circuit as described above, wherein the second collector current adjustment circuit block has a second PNP transistor whose base terminal is connected to the third terminal and which outputs a base current corresponding to the adjustment current to the third terminal.

また、本発明は、上記の入力バイアス電流低減回路であって、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子に前記調整電流に対応するベース電流を出力する第５のＮＰＮトランジスタを有する、入力バイアス電流低減回路を提供する。 The present invention also provides the above-mentioned input bias current reduction circuit, wherein the second collector current adjustment circuit block has a fifth NPN transistor whose base terminal is connected to the third terminal and which outputs a base current corresponding to the adjustment current to the third terminal.

また、本発明は、上記の入力バイアス電流低減回路であって、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタと、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第５のＮＰＮトランジスタと、を有する、入力バイアス電流低減回路を提供する。 The present invention also provides an input bias current reduction circuit as described above, wherein the second collector current adjustment circuit block has a second PNP transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal, and a fifth NPN transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal.

本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、第３端子に第２の調整電流を出力する第２のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックより出力される前記第２の調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、前記第１のコレクタ電流調整回路ブロックは、前記第１端子と前記第２端子とにベース端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第１のＰＮＰトランジスタを有し、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタと、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第５のＮＰＮトランジスタと、を有し、前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流及び前記第２の調整電流に設定されている、入力バイアス電流低減回路を提供する。
本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、第３端子に第２の調整電流を出力する第２のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックの前記第３端子より出力される前記第２の調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、前記第１のコレクタ電流調整回路ブロックは、前記第１端子にエミッタ端子が接続され、前記第２端子にコレクタ端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第３のＮＰＮトランジスタと、前記第１端子と前記第２端子との間にベース端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第１のＰＮＰトランジスタと、を有し、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタを有し、前記前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流及び前記第２の調整電流に設定されている、入力バイアス電流低減回路を提供する。
本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、第３端子に第２の調整電流を出力する第２のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックの第３端子より出力される前記第２の調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、前記第１のコレクタ電流調整回路ブロックは、第１のＰＮＰトランジスタと、一方のエミッタ端子と他方のコレクタ端子とが互いに接続された第３のＮＰＮトランジスタ及び第４のＮＰＮトランジスタと、を有し、前記第１端子に前記第３のＮＰＮトランジスタのエミッタ端子が接続され、前記第２端子に前記第４のＮＰＮトランジスタのコレクタ端子が接続され、前記第１端子と前記第２端子との間に前記第１のＰＮＰトランジスタのベース端子が接続され、前記第３のＮＰＮトランジスタが前記第１端子と前記第３及び第４のＮＰＮトランジスタの接続点との間にベース電流を出力し、前記第４のＮＰＮトランジスタが前記第３及び第４のＮＰＮトランジスタの接続点と前記第２端子との間にベース電流を出力し、前記第１のＰＮＰトランジスタが前記第１端子と前記第２端子との間にベース電流を出力し、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタを有し、前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流及び前記第２の調整電流に設定されている、入力バイアス電流低減回路を提供する。 The present invention relates to a first constant current source that outputs a reference current, a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal, a first collector current adjustment circuit block that receives an output current of the first output terminal of the first current mirror block at a first terminal and combines and outputs a first adjusted current at a second terminal, a second current mirror block that receives an output current of the second terminal of the first collector current adjustment circuit block at a first output terminal and outputs a current from a first output terminal, a first input terminal, a first NPN transistor that receives an output current of the first output terminal of the second current mirror block at a collector terminal and receives an input signal applied to the first input terminal at a base terminal, a second collector current adjustment circuit block that outputs a second adjusted current to a third terminal, and a second current mirror block that receives a combined current of the output current of the second output terminal of the first current mirror block and the second adjusted current output from the second collector current adjustment circuit block at an emitter terminal. and a third current mirror block which receives a base current of the second NPN transistor and outputs a current from a first output terminal to the first input terminal , the first collector current adjustment circuit block has a first PNP transistor having a base terminal connected to the first terminal and the second terminal and outputting a base current between the first terminal and the second terminal, the second collector current adjustment circuit block has a second PNP transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal, and a fifth NPN transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal, and the first collector current adjustment circuit block and the second collector current adjustment circuit block are set to the first adjustment current and the second adjustment current such that the collector current of the first NPN transistor and the collector current of the second NPN transistor are equal to each other within a predetermined error range.
The present invention includes a first constant current source that outputs a reference current, a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal, a first collector current adjustment circuit block that receives an output current of the first output terminal of the first current mirror block at a first terminal and combines and outputs a first adjustment current from a second terminal, a second current mirror block that receives an output current of the second terminal of the first collector current adjustment circuit block at a first input terminal and outputs a current from a first output terminal, a first NPN transistor having a collector terminal to which an output current of a first output terminal of the second current mirror block is input and an input signal applied to the first input terminal is input to a base terminal; a second collector current adjustment circuit block for outputting a second adjusted current to a third terminal; a second NPN transistor having an emitter terminal to which a current obtained by combining the output current of the second output terminal of the first current mirror block and the second adjusted current output from the third terminal of the second collector current adjustment circuit block is input; and a third current mirror block which receives a base current of a second NPN transistor and outputs a current from a first output terminal to the first input terminal, wherein the first collector current adjustment circuit block includes a third NPN transistor having an emitter terminal connected to the first terminal and a collector terminal connected to the second terminal and outputting a base current between the first terminal and the second terminal, and a first PNP transistor having a base terminal connected between the first terminal and the second terminal and outputting a base current between the first terminal and the second terminal, and the second collector current adjustment circuit block includes a second PNP transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal, and the first collector current adjustment circuit block and the second collector current adjustment circuit block are set to the first adjustment current and the second adjustment current such that the collector current of the first NPN transistor and the collector current of the second NPN transistor are equal to each other within a predetermined error range .
The present invention includes a first constant current source that outputs a reference current, a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal, a first collector current adjustment circuit block that receives an output current of the first output terminal of the first current mirror block at a first terminal and combines and outputs a first adjustment current at a second terminal, a second current mirror block that receives an output current of the second terminal of the first collector current adjustment circuit block at a first input terminal and outputs a current from a first output terminal, a first NPN transistor having a base terminal to which an input signal applied to a first input terminal is input; a second collector current adjustment circuit block for outputting a second adjusted current to a third terminal; a second NPN transistor having an emitter terminal to which a current obtained by combining an output current of a second output terminal of the first current mirror block and the second adjusted current output from a third terminal of the second collector current adjustment circuit block is input; and a third current mirror block to which a base current of the second NPN transistor is input and which outputs a current from a first output terminal to the first input terminal, a third NPN transistor and a fourth NPN transistor, one emitter terminal and the other collector terminal of which are connected to each other, an emitter terminal of the third NPN transistor is connected to the first terminal, a collector terminal of the fourth NPN transistor is connected to the second terminal, a base terminal of the first PNP transistor is connected between the first terminal and the second terminal, the third NPN transistor outputs a base current between the first terminal and a junction point of the third and fourth NPN transistors, and the fourth NPN transistor outputs a base current between the junction point of the third and fourth NPN transistors and the second terminal. the first PNP transistor outputs a base current between the first terminal and the second terminal, the second collector current adjustment circuit block has a second PNP transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal, the first collector current adjustment circuit block and the second collector current adjustment circuit block are set to the first adjustment current and the second adjustment current such that the collector current of the first NPN transistor and the collector current of the second NPN transistor are equal to each other within a predetermined error range.

本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第６のＮＰＮトランジスタと、第２の入力端子と、前記第２のカレントミラーブロックの第２出力端子の出力電流がコレクタ端子に入力され、前記第２の入力端子に印加された入力信号がベース端子に入力される第７のＮＰＮトランジスタと、第３端子に第２の調整電流を出力する第２のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックの前記第３端子より出力される前記第２の調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力し、第２出力端子より前記第２の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、請求項１３～請求項１５の何れか１項に記載された構成で実現され、前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、前記第６及び第７のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流及び前記第２の調整電流に調整されている、入力バイアス電流低減回路を提供する。 The present invention includes a first constant current source that outputs a reference current, a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal, a first collector current adjustment circuit block that receives an output current of the first output terminal of the first current mirror block at a first terminal and combines and outputs a first adjusted current from a second terminal, a second current mirror block that receives an output current of the second terminal of the first collector current adjustment circuit block at a first terminal and outputs a current from a first output terminal and a second output terminal, a first input terminal, a sixth NPN transistor to which the output current of the first output terminal of the second current mirror block is input at a collector terminal and an input signal applied to the first input terminal is input at a base terminal, a second input terminal, a seventh NPN transistor to which the output current of the second output terminal of the second current mirror block is input at a collector terminal and an input signal applied to the second input terminal is input at a base terminal, and a second current mirror block that outputs a second adjusted current to a third terminal. a second NPN transistor having an emitter terminal to which a current obtained by combining an output current of a second output terminal of the first current mirror block and the second adjusted current output from the third terminal of the second collector current adjustment circuit block is input; and a third current mirror block to which a base current of the second NPN transistor is input, and which outputs a current from a first output terminal to the first input terminal and outputs a current from a second output terminal to the second input terminal , wherein the first collector current adjustment circuit block and the second collector current adjustment circuit block are realized by the configuration described in any one of claims 13 to 15, and the first collector current adjustment circuit block and the second collector current adjustment circuit block are adjusted to the first adjusted current and the second adjusted current such that the collector currents of the sixth and seventh NPN transistors and the collector current of the second NPN transistor are equal to each other within a predetermined error range.

本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子並びに第３出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第６のＮＰＮトランジスタと、第２の入力端子と、前記第２のカレントミラーブロックの第２出力端子の出力電流がコレクタ端子に入力され、前記第２の入力端子に印加された入力信号がベース端子に入力される第７のＮＰＮトランジスタと、第４端子に第３の調整電流を出力する第３のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第３のコレクタ電流調整回路ブロックの前記第４端子より出力される前記第３の調整電流とが合成された電流がエミッタ端子に入力される第８のＮＰＮトランジスタと、第５端子に第４の調整電流を出力する第４のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第３出力端子の出力電流と前記第４のコレクタ電流調整回路ブロックの前記第４端子より出力される前記第４の調整電流とが合成された電流がエミッタ端子に入力される第９のＮＰＮトランジスタと、前記第８のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第４のカレントミラーブロックと、前記第９のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第２の入力端子に電流を出力する第５のカレントミラーブロックと、を有し、前記第１のコレクタ電流調整回路ブロックは、請求項１３～請求項１５の何れか１項に記載された構成で実現され、その選択した請求項に記載される第２のコレクタ電流調整回路ブロックと同じ構成で前記第３のコレクタ電流調整回路ブロック及び第４のコレクタ電流調整回路ブロックは実現され、前記第１のコレクタ電流調整回路ブロック及び前記第３のコレクタ電流調整回路ブロック並びに前記第４のコレクタ電流調整回路ブロックは、前記第６及び第７のＮＰＮトランジスタのコレクタ電流と前記第８及び第９のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流、前記第３の調整電流及び前記第４の調整電流に設定されている、入力バイアス電流低減回路を提供する。 The present invention includes a first constant current source that outputs a reference current, a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal, a second output terminal, and a third output terminal, a first collector current adjustment circuit block that receives an output current of the first output terminal of the first current mirror block at a first terminal and combines and outputs a first adjustment current from a second terminal, a second current mirror block that receives an output current of the second terminal of the first collector current adjustment circuit block at a first input terminal and outputs a current from a first output terminal and a second output terminal, a sixth NPN transistor having a base terminal to which an input signal applied to the first input terminal is input, a second input terminal, a seventh NPN transistor having a collector terminal to which an output current of a second output terminal of the second current mirror block is input and a base terminal to which the input signal applied to the second input terminal is input, a third collector current adjustment circuit block for outputting a third adjusted current to a fourth terminal, an eighth NPN transistor having an emitter terminal to which a current obtained by combining the output current of the second output terminal of the first current mirror block and the third adjusted current output from the fourth terminal of the third collector current adjustment circuit block is input, a ninth NPN transistor having an emitter terminal to which a current obtained by combining an output current of a third output terminal of the first current mirror block and the fourth adjusted current output from the fourth terminal of the fourth collector current adjustment circuit block is input, a fourth current mirror block to which a base current of the eighth NPN transistor is input and which outputs a current from a first output terminal to the first input terminal, and a fifth current mirror block to which a base current of the ninth NPN transistor is input and which outputs a current from a first output terminal to the second input terminal, Item 15 is realized by the configuration described in any one of items 1 to 15, the third collector current adjustment circuit block and the fourth collector current adjustment circuit block are realized by the same configuration as the second collector current adjustment circuit block described in the selected claim, and the first collector current adjustment circuit block, the third collector current adjustment circuit block and the fourth collector current adjustment circuit block are set to the first adjustment current, the third adjustment current and the fourth adjustment current such that the collector currents of the sixth and seventh NPN transistors and the collector currents of the eighth and ninth NPN transistors are equal to each other within a predetermined error range .

本発明によれば、増幅回路における入力バイアス電流を十分に低減することが可能な入力バイアス電流低減回路を提供できる。そして、本発明の入力バイアス電流低減回路を用いた増幅回路は、出力電圧に発生する誤差電圧を低減することが可能となる。 According to the present invention, it is possible to provide an input bias current reduction circuit that can sufficiently reduce the input bias current in an amplifier circuit. Furthermore, an amplifier circuit using the input bias current reduction circuit of the present invention is able to reduce the error voltage generated in the output voltage.

第１の実施形態の入力バイアス電流低減回路の構成を示す図である。1 is a diagram illustrating a configuration of an input bias current reduction circuit according to a first embodiment. 第２の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 13 is a diagram illustrating a configuration of an input bias current reduction circuit according to a second embodiment. 第３の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 13 is a diagram illustrating a configuration of an input bias current reduction circuit according to a third embodiment. 第４の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 13 is a diagram illustrating a configuration of an input bias current reduction circuit according to a fourth embodiment. 第５の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 13 is a diagram illustrating a configuration of an input bias current reduction circuit according to a fifth embodiment. 第６の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 13 is a diagram illustrating a configuration of an input bias current reduction circuit according to a sixth embodiment. 第７の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 13 is a diagram illustrating a configuration of an input bias current reduction circuit according to a seventh embodiment. 第８の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 13 is a diagram illustrating a configuration of an input bias current reduction circuit according to an eighth embodiment. 第９の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 13 is a diagram illustrating a configuration of an input bias current reduction circuit according to a ninth embodiment. 第１０の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 23 is a diagram illustrating a configuration of an input bias current reduction circuit according to a tenth embodiment. 第１１の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 23 is a diagram illustrating a configuration of an input bias current reduction circuit according to an eleventh embodiment. 第１２の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 23 is a diagram illustrating a configuration of an input bias current reduction circuit according to a twelfth embodiment. 第１３の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 23 is a diagram illustrating a configuration of an input bias current reduction circuit according to a thirteenth embodiment. 第１４の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 23 is a diagram illustrating a configuration of an input bias current reduction circuit according to a fourteenth embodiment. 第１５の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 23 is a diagram illustrating a configuration of an input bias current reduction circuit according to a fifteenth embodiment. 第１６の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 23 is a diagram illustrating a configuration of an input bias current reduction circuit according to a sixteenth embodiment. 本実施形態における入力バイアス電流の特性の一例を示すグラフである。4 is a graph showing an example of a characteristic of an input bias current in the present embodiment. 第１７の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 23 is a diagram illustrating a configuration of an input bias current reduction circuit according to a seventeenth embodiment. 第１８の実施形態の入力バイアス電流低減回路の構成を示す図である。FIG. 23 is a diagram illustrating a configuration of an input bias current reduction circuit according to an eighteenth embodiment. 従来例の差動増幅回路における入力バイアス電流低減回路の構成を示す図である。FIG. 1 is a diagram showing a configuration of an input bias current reducing circuit in a conventional differential amplifier circuit. 比較例の入力バイアス電流低減回路の構成を示す図である。FIG. 1 is a diagram illustrating a configuration of an input bias current reducing circuit of a comparative example.

以下、本発明に係る入力バイアス電流低減回路を具体的に開示した実施形態（以下、「本実施形態」という）について、図面を参照して詳細に説明する。 Below, an embodiment of the input bias current reduction circuit according to the present invention (hereinafter, referred to as the "present embodiment") will be described in detail with reference to the drawings.

（本実施形態に至る背景）
図２１は、比較例の入力バイアス電流低減回路の構成を示す図である。図２１の比較例は、入力端子ＩＮに接続されるＮＰＮトランジスタＱ１のコレクタ電流がコレクタ端子に接続された電流源によって決定される回路構成を示している。 (Background to the present embodiment)
21 is a diagram showing the configuration of an input bias current reduction circuit of a comparative example. The comparative example of Fig. 21 shows a circuit configuration in which the collector current of an NPN transistor Q1 connected to an input terminal IN is determined by a current source connected to the collector terminal.

入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２と、ＰＮＰトランジスタＱ９、Ｑ１１と、カレントミラーブロックＣＭ１、ＣＭ３と、定電流源Ｉ１とを有する。図２１において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。 The input bias current reduction circuit includes NPN transistors Q1 and Q2, PNP transistors Q9 and Q11, current mirror blocks CM1 and CM3, and a constant current source I1. In Fig. 21, _Vcc and _VEE denote power supply terminals, and IN denotes an input terminal of the amplifier circuit. One end of the constant current source I1 is connected to the power supply terminal _Vcc , and the other end is connected to the input terminal (IN) of the current mirror block CM1.

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＰＮＰトランジスタＱ９のコレクタ端子とベース端子及びＰＮＰトランジスタＱ１１のベース端子に接続される。ＰＮＰトランジスタＱ９、Ｑ１１のエミッタ端子は電源端子Ｖ_ＣＣに接続される。ＰＮＰトランジスタＱ１１のコレクタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＮＰＮトランジスタＱ２のエミッタ端子に接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）に接続される。 The first output terminal (OUT1) of the current mirror block CM1 is connected to the collector terminal and base terminal of the PNP transistor Q9 and the base terminal of the PNP transistor Q11. The emitter terminals of the PNP transistors Q9 and Q11 are connected to the power supply terminal _VCC . The collector terminal of the PNP transistor Q11 is connected to the collector terminal of the NPN transistor Q1. The second output terminal (OUT2) of the current mirror block CM1 is connected to the emitter terminal of the NPN transistor Q2. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3.

図２１の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮは、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合う。なお、カレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２は入力側のＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２と同値となる。よって、入力バイアス電流Ｉ_ＩＮの値は次のように表される。 21, the input bias current _IIN at the input terminal IN is cancelled out by the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3. The output current _IB2 of the current mirror block CM3 has the same value as the base current _IB2 of the NPN transistor Q2 on the input side. Therefore, the value of the input bias current _IIN is expressed as follows:

Ｉ_ＩＮ＝Ｉ_Ｂ１－Ｉ_Ｂ２＝（Ｉ_Ｃ１－Ｉ_Ｃ２）／β …（Ａ１） I _IN = I _B1 - _{I B2} = (I _C1 - _{I C2} )/β...(A1)

上式において、Ｉ_Ｃ１：ＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２：ＮＰＮトランジスタＱ２のコレクタ電流、β：電流増幅率である。ここでは、バイポーラトランジスタのコレクタ電流Ｉ_Ｃとベース電流Ｉ_Ｂと電流増幅率βの関係式Ｉ_Ｂ＝Ｉ_Ｃ／βを用いている。 In the above formula, I _C1 is the collector current of NPN transistor Q1, I _C2 is the collector current of NPN transistor Q2, and β is the current amplification factor. Here, the relational formula I _B =I _C /β between the collector current I _C , base current I _B , and current amplification factor β of the bipolar transistor is used.

ＮＰＮトランジスタＱ１に流れるコレクタ電流Ｉ_Ｃ１は以下のようになる。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉ_Ｂ９－Ｉ_Ｂ１１ …（Ａ２） The collector current I _C1 flowing through the NPN transistor Q1 is given by:
I _C1 = I _ref - _{I B9} - I _B11 ...(A2)

上式において、Ｉ_ｒｅｆ：基準電流、Ｉ_Ｂ９：ＰＮＰトランジスタＱ９のベース電流、Ｉ_Ｂ１１：ＰＮＰトランジスタＱ１１のベース電流である。ここで、基準電流Ｉ_ｒｅｆは定電流源Ｉ１の電流値に対応している。 In the above formula, I _ref is a reference current, I _B9 is a base current of the PNP transistor Q9, and I _B11 is a base current of the PNP transistor Q11. Here, the reference current I _ref corresponds to the current value of the constant current source I1.

ＮＰＮトランジスタＱ２に流れるコレクタ電流Ｉ_Ｃ２は以下のようになる。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２ …（Ａ３） The collector current I _C2 flowing through the NPN transistor Q2 is given by:
I _C2 = I _ref - I _B2 ... (A3)

上記の式（Ａ１）～（Ａ３）より、入力バイアス電流Ｉ_ＩＮは以下のようになる。
Ｉ_ＩＮ＝（－Ｉ_Ｂ９－Ｉ_Ｂ１１＋Ｉ_Ｂ２）／β …（Ａ４） From the above equations (A1) to (A3), the input bias current I _IN is given as follows:
I _IN = (-I _B9 - I _B11 + I _B2 )/β...(A4)

式（Ａ４）において、入力バイアス電流Ｉ_ＩＮの値が０でないことは、入力バイアス電流が完全に打消されていないことを示している。比較例では、入力端子ＩＮに接続されるＮＰＮトランジスタＱ１のコレクタ電流がコレクタ端子に接続された電流源によって決定される回路構成において、入力バイアス電流を十分に低減できない課題がある。 In formula (A4), the fact that the value of the input bias current _IIN is not 0 indicates that the input bias current is not completely canceled. In the comparative example, in a circuit configuration in which the collector current of the NPN transistor Q1 connected to the input terminal IN is determined by a current source connected to the collector terminal, there is a problem that the input bias current cannot be sufficiently reduced.

本実施形態では、上記事情に鑑み、入力部のＮＰＮトランジスタのコレクタ電流がコレクタ端子に接続された電流源によって決定される回路構成において、入力バイアス電流を十分に低減することが可能な入力バイアス電流低減回路の構成例を示す。本実施形態は、入力部のＮＰＮトランジスタＱ１、Ｑ２のコレクタ電流Ｉ_Ｃ１、Ｉ_Ｃ２を一致させてベース電流Ｉ_Ｂ１、Ｉ_Ｂ２の誤差を削減し、入力バイアス電流Ｉ_ＩＮを低減可能とするものである。 In view of the above circumstances, this embodiment shows an example of the configuration of an input bias current reduction circuit capable of sufficiently reducing the input bias current in a circuit configuration in which the collector current of the NPN transistor in the input section is determined by a current source connected to the collector terminal. This embodiment makes it possible to reduce the error in the base currents _IB1 , _IB2 by matching the collector currents _IC1 , IC2 of the NPN transistors Q1, _Q2 in the input section, thereby reducing the input bias current _IIN .

以下の実施形態では、オペアンプ、コンパレータ、計装アンプ等の増幅回路の入力部に設けられる入力バイアス電流低減回路の構成例を例示する。 The following embodiment illustrates an example configuration of an input bias current reduction circuit provided at the input of an amplifier circuit such as an operational amplifier, a comparator, or an instrumentation amplifier.

（第１の実施形態）
図１は、第１の実施形態の入力バイアス電流低減回路の構成を示す図である。 (First embodiment)
FIG. 1 is a diagram showing a configuration of an input bias current reducing circuit according to a first embodiment.

第１の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、コレクタ電流調整回路ブロック１１と、定電流源Ｉ１とを有する。図１において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第１の定電流源としての定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端が第１のカレントミラーブロックとしてのカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。 The input bias current reduction circuit of the first embodiment includes NPN transistors Q1, Q2, and Q3, current mirror blocks CM1, CM2, and CM3, a collector current adjustment circuit block 11, and a constant current source I1. In Fig. 1, _Vcc and _VEE denote power supply terminals, and IN denotes an input terminal of an amplifier circuit. The constant current source I1, which serves as a first constant current source, has one end connected to the power supply terminal _Vcc and the other end connected to an input terminal (IN) of the current mirror block CM1, which serves as a first current mirror block.

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、第１のコレクタ電流調整回路ブロックとしてのコレクタ電流調整回路ブロック１１の第１端子Ａに接続され、コレクタ電流調整回路ブロック１１の第２端子Ｂは第２のカレントミラーブロックとしてのカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子は第１のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ１のコレクタ端子に接続される。 The first output terminal (OUT1) of the current mirror block CM1 is connected to the first terminal A of the collector current adjustment circuit block 11 as the first collector current adjustment circuit block, and the second terminal B of the collector current adjustment circuit block 11 is connected to the input terminal (IN) of the current mirror block CM2 as the second current mirror block. The first output terminal (OUT1) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q3, and the emitter terminal of the NPN transistor Q3 is connected to the collector terminal of the NPN transistor Q1 as the first NPN transistor.

なお、ＮＰＮトランジスタＱ１のコレクタ端子に直列接続されるＮＰＮトランジスタＱ３を省略してよい。ＮＰＮトランジスタＱ３は、ＮＰＮトランジスタＱ１のコレクタ－エミッタ間電圧を一定にし、ゲインを増加させるために設けているが、これを設けずにＮＰＮトランジスタＱ１のみの構成としてもよい。 The NPN transistor Q3 connected in series to the collector terminal of the NPN transistor Q1 may be omitted. The NPN transistor Q3 is provided to keep the collector-emitter voltage of the NPN transistor Q1 constant and increase the gain, but it may be omitted and the configuration may consist of only the NPN transistor Q1.

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、第２のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ２のエミッタ端子に接続される。ＮＰＮトランジスタＱ２のベース端子は第３のカレントミラーブロックとしてのカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。この入力端子ＩＮに印加された入力信号がＮＰＮトランジスタＱ１のベース端子に入力される。 The second output terminal (OUT2) of the current mirror block CM1 is connected to the emitter terminal of the NPN transistor Q2, which serves as the second NPN transistor. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3, which serves as the third current mirror block. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3. The input signal applied to this input terminal IN is input to the base terminal of the NPN transistor Q1.

図１の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。カレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２は、ＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２と同値である。ここで、入力バイアス電流Ｉ_ＩＮが０になる条件式を以下に示す。 In the configuration of Fig. 1, in order to operate so as to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 are operated so as to cancel each other out. The output current _IB2 of the current mirror block CM3 has the same value as the base current _IB2 of the NPN transistor Q2. Here, the condition equation for the input bias current _IIN to be 0 is shown below.

ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１＝ＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２ …（１） Base current I _B1 of NPN transistor Q1 = base current I _B2 of NPN transistor Q2 (1)

なお、トランジスタのベース電流Ｉ_Ｂとコレクタ電流Ｉ_Ｃとの関係は、電流増幅率βを用いて、Ｉ_Ｃ＝Ｉ_Ｂ×βで表される。 The relationship between the base current I _B and collector current I _C of a transistor is expressed as I _C =I _B ×β using a current amplification factor β.

ここで、ＮＰＮトランジスタＱ１とＮＰＮトランジスタＱ２とが同一構造で同値の電流増幅率βを持つ時、上記の条件式（１）は次のように変換される。 Here, when NPN transistor Q1 and NPN transistor Q2 have the same structure and the same current amplification factor β, the above conditional formula (1) is transformed as follows:

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１＝ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２ …（２） Collector current I _C1 of NPN transistor Q1 = Collector current I _C2 of NPN transistor Q2 (2)

なお、本実施形態では、上記条件式（２）のように両者の電流が等しい（“＝”である）状態となるように、電流値の調整を行う構成を有しているが、両者の電流が所定誤差範囲内で等しい値となる（ほぼ等しくなる）場合も等しい状態に含めるものとする。以下の式においても同様である。 In this embodiment, the current value is adjusted so that the two currents are equal (equal to "=") as in the above conditional expression (2), but the equal state also includes the case where the two currents are equal (almost equal) within a specified error range. The same applies to the following expressions.

第１の実施形態は、上記の条件式（２）を満たすようにコレクタ電流調整回路ブロック１１がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。コレクタ電流調整回路ブロック１１の具体的な動作を以下に示す。 In the first embodiment, the collector current adjustment circuit block 11 adjusts the collector current I _C1 of the NPN transistor Q1 so as to satisfy the above conditional expression (2). A specific operation of the collector current adjustment circuit block 11 will be described below.

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ３ …（３） The collector current I _C1 of the NPN transistor Q1 is expressed by the following formula.
I _C1 =I _ref -Ix+I _B3 ...(3)

上式において、Ｉ_ｒｅｆ：基準電流、Ｉｘ：コレクタ電流調整回路ブロック１１による調整電流、Ｉ_Ｂ３：ＮＰＮトランジスタＱ３のベース電流である。 In the above formula, I _ref is the reference current, Ix is the adjustment current by the collector current adjustment circuit block 11, and I _B3 is the base current of the NPN transistor Q3.

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２ …（４） The collector current I _C2 of the NPN transistor Q2 is expressed by the following formula.
I _C2 = I _ref - I _B2 (4)

条件式（２）を満たす調整電流Ｉｘの電流値は、式（３）、（４）より以下のように求められる。
Ｉｘ＝Ｉ_Ｂ２＋Ｉ_Ｂ３ …（５） The current value of the adjustment current Ix that satisfies the conditional expression (2) can be calculated from the expressions (3) and (4) as follows:
Ix=I _B2 +I _B3 ...(5)

コレクタ電流調整回路ブロック１１によって、上記の式（５）に示した調整電流Ｉｘを合成し、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１とＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２とを一致させ、入力バイアス電流Ｉ_ＩＮを低減することができる。 The collector current _IC1 of the NPN transistor Q1 is adjusted by combining the adjustment current Ix shown in the above formula (5) using the collector current adjustment circuit block 11. The effect of adjusting the collector current _IC1 is to match the collector current _IC1 of the NPN transistor Q1 with the collector current _IC2 of the NPN transistor Q2, thereby reducing the input bias current _IIN .

オペアンプ、コンパレータ、計装アンプ等の増幅回路が持つ入力バイアス電流Ｉ_ＩＮは、増幅した出力電圧に誤差を発生させる。一例として、オペアンプを用いたＩ－Ｖ変換回路の例を説明する。Ｉ－Ｖ変換回路において、オペアンプの反転入力端子－出力端子間に抵抗Ｒを接続し、また反転入力端子に信号電流源を接続する。非反転入力端子は電圧源に接続する。この場合、信号電流Ｉ_ＳＩＧを入力した時のオペアンプの出力電圧Ｖ_ＯＵＴは、｜Ｖ_ＯＵＴ｜＝（Ｉ_ＳＩＧ＋Ｉ_ＩＮ）×Ｒで表される。ここで示したＩ_ＩＮ×Ｒは誤差電圧であり、入力バイアス電流Ｉ_ＩＮに比例した大きさとなる。 The input bias current I _IN of amplifier circuits such as operational amplifiers, comparators, and instrumentation amplifiers generates an error in the amplified output voltage. As an example, an I-V conversion circuit using an operational amplifier will be described. In the I-V conversion circuit, a resistor R is connected between the inverting input terminal and output terminal of the operational amplifier, and a signal current source is connected to the inverting input terminal. The non-inverting input terminal is connected to a voltage source. In this case, the output voltage V _OUT of the operational amplifier when a signal current I _SIG is input is expressed as |V _OUT |=(I _SIG +I _IN )×R. I _IN ×R shown here is the error voltage, and its magnitude is proportional to the input bias current I _IN .

本実施形態は、上記のように入力バイアス電流Ｉ_ＩＮを低減する回路構成となっている。したがって、本実施形態によれば入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減することが可能となる。 As described above, this embodiment has a circuit configuration that reduces the input bias current I _IN . Therefore, according to this embodiment, it is possible to reduce the error voltage that occurs in the output voltage of the amplifier circuit due to the input bias current.

（第２の実施形態）
図２は、第２の実施形態の入力バイアス電流低減回路の構成を示す図である。 Second Embodiment
FIG. 2 is a diagram showing a configuration of an input bias current reducing circuit according to the second embodiment.

第２の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１と、調整電流源Ｉ２とを有する。図２において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第２の実施形態は、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１を第１の調整電流源としての調整電流源Ｉ２によって構成した例である。調整電流源Ｉ２に関する構成以外は第１の実施形態の構成と同様である。 The input bias current reduction circuit of the second embodiment has NPN transistors Q1, Q2, and Q3, current mirror blocks CM1, CM2, and CM3, a constant current source I1, and an adjusted current source I2. In Fig. 2, V _CC and V _EE indicate power supply terminals, and IN indicates an input terminal of an amplifier circuit. The second embodiment is an example in which the collector current adjustment circuit block 11 in the configuration of the first embodiment in Fig. 1 is configured with an adjusted current source I2 as a first adjusted current source. The configuration is the same as that of the first embodiment except for the configuration related to the adjusted current source I2.

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。調整電流源Ｉ２は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）とカレントミラーブロックＣＭ２の入力端子（ＩＮ）とに接続される。すなわち、調整電流源Ｉ２は、コレクタ電流調整回路ブロックの第１端子Ａと第２端子Ｂとに一方の端子が接続され、第１端子Ａと第２端子Ｂとの間に調整電流を出力する。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。 The constant current source I1 has one end connected to the power supply terminal V _CC and the other end connected to the input terminal (IN) of the current mirror block CM1. The regulated current source I2 has one end connected to the power supply terminal V _CC and the other end connected to the first output terminal (OUT1) of the current mirror block CM1 and the input terminal (IN) of the current mirror block CM2. That is, the regulated current source I2 has one terminal connected to the first terminal A and the second terminal B of the collector current regulating circuit block, and outputs a regulated current between the first terminal A and the second terminal B. The first output terminal (OUT1) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q3, and the emitter terminal of the NPN transistor Q3 is connected to the collector terminal of the NPN transistor Q1.

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＮＰＮトランジスタＱ２のエミッタ端子に接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。 The second output terminal (OUT2) of the current mirror block CM1 is connected to the emitter terminal of the NPN transistor Q2. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3.

図２の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図２において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉｘは調整電流源Ｉ２による調整電流である。 In the configuration of Fig. 2, to operate so as to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 are operated so as to cancel each other out, similar to the operating principle shown in the first embodiment. In Fig. 2, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, _Iref is the reference current, and Ix is the regulated current by the regulated current source I2.

第２の実施形態では、第１の実施形態で示した条件式（２）を満たすように調整電流源Ｉ２がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、調整電流源Ｉ２において第１の実施形態で示した式（５）の調整電流Ｉｘを出力することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 In the second embodiment, the adjustment current source I2 adjusts the collector current _{IC1 of the NPN transistor Q1 so as to satisfy the conditional expression (2) shown in the first embodiment. In this case, the adjustment current source I2 outputs the adjustment current Ix of the expression (5) shown in the first embodiment, thereby adjusting the collector current IC1} _of the NPN transistor Q1. As an effect of adjusting this collector current _IC1 , the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第３の実施形態）
図３は、第３の実施形態の入力バイアス電流低減回路の構成を示す図である。 Third Embodiment
FIG. 3 is a diagram showing a configuration of an input bias current reducing circuit according to the third embodiment.

第３の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、ＰＮＰトランジスタＱ４と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図３において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第３の実施形態は、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１を第１のＰＮＰトランジスタとしてのＰＮＰトランジスタＱ４によって構成した例である。ＰＮＰトランジスタＱ４に関する構成以外は第１の実施形態の構成と同様である。 The input bias current reduction circuit of the third embodiment has NPN transistors Q1, Q2, and Q3, a PNP transistor Q4, a current mirror block CM1, CM2, and CM3, and a constant current source I1. In Fig. 3, V _CC and V _EE indicate power supply terminals, and IN indicates an input terminal of an amplifier circuit. The third embodiment is an example in which the collector current adjustment circuit block 11 in the configuration of the first embodiment in Fig. 1 is configured with a PNP transistor Q4 as a first PNP transistor. The configuration is the same as that of the first embodiment except for the configuration related to the PNP transistor Q4.

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。ＰＮＰトランジスタＱ４のベース端子は、カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）とカレントミラーブロックＣＭ２の入力端子（ＩＮ）とに接続される。すなわち、ＰＮＰトランジスタＱ４は、コレクタ電流調整回路ブロックの第１端子Ａと第２端子Ｂとにベース端子が接続され、第１端子Ａと第２端子Ｂとの間に調整電流に対応するベース電流を出力する。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。 The constant current source I1 has one end connected to the power supply terminal V _CC and the other end connected to the input terminal (IN) of the current mirror block CM1. The base terminal of the PNP transistor Q4 is connected to the first output terminal (OUT1) of the current mirror block CM1 and the input terminal (IN) of the current mirror block CM2. That is, the base terminal of the PNP transistor Q4 is connected to the first terminal A and the second terminal B of the collector current adjustment circuit block, and outputs a base current corresponding to the adjustment current between the first terminal A and the second terminal B. The first output terminal (OUT1) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q3, and the emitter terminal of the NPN transistor Q3 is connected to the collector terminal of the NPN transistor Q1.

図３の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図３において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流であり、調整電流に対応する。 In the configuration of Fig. 3, to operate so as to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 are operated so as to cancel each other out, similar to the operating principle shown in the first embodiment. In Fig. 3, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, and _Iref is the reference current. _IB4 is the base current of the PNP transistor Q4, and corresponds to the adjustment current.

第３の実施形態では、第１の実施形態で示した条件式（２）を満たすようにＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４が第１の実施形態で示した式（５）の調整電流Ｉｘと等しくなるように設定することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 In the third embodiment, the base current _IB4 of the PNP transistor Q4 adjusts the collector current _IC1 of the NPN transistor Q1 so as to satisfy the conditional formula (2) shown in the first embodiment. In this case, the collector current _IC1 of the NPN transistor Q1 is adjusted by setting the base current _IB4 of the PNP transistor Q4 to be equal to the adjustment current Ix of the formula (5) shown in the first embodiment. As an effect of adjusting this collector current _IC1 , the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第４の実施形態）
図４は、第４の実施形態の入力バイアス電流低減回路の構成を示す図である。 (Fourth embodiment)
FIG. 4 is a diagram showing a configuration of an input bias current reducing circuit according to the fourth embodiment.

第４の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ５と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図４において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第４の実施形態は、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１を第３のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ５によって構成した例である。ＮＰＮトランジスタＱ５に関する構成以外は第１の実施形態の構成と同様である。 The input bias current reduction circuit of the fourth embodiment has NPN transistors Q1, Q2, Q3, and Q5, current mirror blocks CM1, CM2, and CM3, and a constant current source I1. In Fig. 4, V _CC and V _EE indicate power supply terminals, and IN indicates an input terminal of an amplifier circuit. The fourth embodiment is an example in which the collector current adjustment circuit block 11 in the configuration of the first embodiment in Fig. 1 is configured with an NPN transistor Q5 as a third NPN transistor. The configuration is the same as that of the first embodiment except for the configuration related to the NPN transistor Q5.

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続され、ＮＰＮトランジスタＱ５のコレクタ端子はカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。すなわち、ＮＰＮトランジスタＱ５は、コレクタ電流調整回路ブロックの第１端子Ａにエミッタ端子が接続され、第２端子Ｂにコレクタ端子が接続され、第１端子Ａと第２端子Ｂとの間に調整電流に対応するベース電流を出力する。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。 The constant current source I1 has one end connected to the power supply terminal V _CC and the other end connected to the input terminal (IN) of the current mirror block CM1. The first output terminal (OUT1) of the current mirror block CM1 is connected to the emitter terminal of the NPN transistor Q5, and the collector terminal of the NPN transistor Q5 is connected to the input terminal (IN) of the current mirror block CM2. That is, the emitter terminal of the NPN transistor Q5 is connected to the first terminal A of the collector current adjustment circuit block, and the collector terminal is connected to the second terminal B, and outputs a base current corresponding to the adjustment current between the first terminal A and the second terminal B. The first output terminal (OUT1) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q3, and the emitter terminal of the NPN transistor Q3 is connected to the collector terminal of the NPN transistor Q1.

図４の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図４において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流であり、調整電流に対応する。 In the configuration of Fig. 4, to operate so as to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 are operated so as to cancel each other out, similar to the operating principle shown in the first embodiment. In Fig. 4, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, and _Iref is the reference current. _IB5 is the base current of the NPN transistor Q5, and corresponds to the adjustment current.

第４の実施形態では、第１の実施形態で示した条件式（２）を満たすようにＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５が第１の実施形態で示した式（５）の調整電流Ｉｘと等しくなるように設定することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 In the fourth embodiment, the base current _IB5 of the NPN transistor Q5 adjusts the collector current _IC1 of the NPN transistor Q1 so as to satisfy the conditional formula (2) shown in the first embodiment. In this case, the collector current _IC1 of the NPN transistor Q1 is adjusted by setting the base current _IB5 of the NPN transistor Q5 to be equal to the adjustment current Ix of the formula (5) shown in the first embodiment. As an effect of adjusting this collector current _IC1 , the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第５の実施形態）
図５は、第５の実施形態の入力バイアス電流低減回路の構成を示す図である。 Fifth Embodiment
FIG. 5 is a diagram showing a configuration of an input bias current reducing circuit according to the fifth embodiment.

第５の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ５、Ｑ６と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図５において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第５の実施形態は、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１を第３のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ５、及び第４のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ６によって構成した例である。ＮＰＮトランジスタＱ５、Ｑ６に関する構成以外は第１の実施形態の構成と同様である。 The input bias current reduction circuit of the fifth embodiment has NPN transistors Q1, Q2, Q3, Q5, and Q6, current mirror blocks CM1, CM2, and CM3, and a constant current source I1. In Fig. 5, V _CC and V _EE indicate power supply terminals, and IN indicates an input terminal of an amplifier circuit. The fifth embodiment is an example in which the collector current adjustment circuit block 11 in the configuration of the first embodiment of Fig. 1 is configured by an NPN transistor Q5 as a third NPN transistor and an NPN transistor Q6 as a fourth NPN transistor. The configuration is the same as that of the first embodiment except for the configuration related to the NPN transistors Q5 and Q6.

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続され、ＮＰＮトランジスタＱ５のコレクタ端子はＮＰＮトランジスタＱ６のエミッタ端子に接続される。ＮＰＮトランジスタＱ６のコレクタ端子はカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。すなわち、ＮＰＮトランジスタＱ５、Ｑ６は、一方のエミッタ端子と他方のコレクタ端子とが互いに接続され、コレクタ電流調整回路ブロックの第１端子ＡにＮＰＮトランジスタＱ５のエミッタ端子が接続され、第２端子ＢにＮＰＮトランジスタＱ６のコレクタ端子が接続される。ＮＰＮトランジスタＱ５は、コレクタ電流調整回路ブロックの第１端子ＡとＮＰＮトランジスタＱ５、Ｑ６の接続点との間にベース電流を出力する。ＮＰＮトランジスタＱ６は、ＮＰＮトランジスタＱ５、Ｑ６の接続点とコレクタ電流調整回路ブロックの第２端子Ｂとの間にベース電流を出力する。 The constant current source I1 has one end connected to the power supply terminal _VCC and the other end connected to the input terminal (IN) of the current mirror block CM1. The first output terminal (OUT1) of the current mirror block CM1 is connected to the emitter terminal of the NPN transistor Q5, and the collector terminal of the NPN transistor Q5 is connected to the emitter terminal of the NPN transistor Q6. The collector terminal of the NPN transistor Q6 is connected to the input terminal (IN) of the current mirror block CM2. That is, the NPN transistors Q5 and Q6 have one emitter terminal and the other collector terminal connected to each other, the emitter terminal of the NPN transistor Q5 is connected to the first terminal A of the collector current adjustment circuit block, and the collector terminal of the NPN transistor Q6 is connected to the second terminal B. The NPN transistor Q5 outputs a base current between the first terminal A of the collector current adjustment circuit block and the connection point of the NPN transistors Q5 and Q6. The NPN transistor Q6 outputs a base current between the connection point of the NPN transistors Q5 and Q6 and the second terminal B of the collector current adjustment circuit block.

カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＮＰＮトランジスタＱ２のエミッタ端子に接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。 The first output terminal (OUT1) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q3, and the emitter terminal of the NPN transistor Q3 is connected to the collector terminal of the NPN transistor Q1. The second output terminal (OUT2) of the current mirror block CM1 is connected to the emitter terminal of the NPN transistor Q2. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3.

図５の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図５において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流であり、Ｉ_Ｂ６はＮＰＮトランジスタＱ６のベース電流であり、これらが調整電流に対応する。 In the configuration of Fig. 5, to operate so as to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _{IB2 of the current mirror block CM3 are operated so as to cancel each other} out, similar to the operating principle shown in the first embodiment. In Fig. 5, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, and _Iref is the reference current. _IB5 is the base current of the NPN transistor Q5, and _IB6 is the base current of the NPN transistor Q6, which correspond to the adjustment currents.

第５の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５とＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５とＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６の合計値が第１の実施形態で示した式（５）の調整電流Ｉｘと等しくなるように設定することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 In the fifth embodiment, the base current _IB5 of the NPN transistor Q5 and the base current _IB6 of the NPN transistor Q6 adjust the collector current _IC1 of the NPN transistor Q1 so as to satisfy the conditional formula (2) shown in the first embodiment. In this case, the collector current IC1 of the NPN transistor Q1 is adjusted by setting the sum of the base current _IB5 of the NPN transistor Q5 and the base current _IB6 of the NPN transistor Q6 to be equal to the adjustment current Ix of the formula (5) shown in the first embodiment. As an effect of adjusting this collector current _IC1 _, the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第６の実施形態）
図６は、第６の実施形態の入力バイアス電流低減回路の構成を示す図である。 Sixth Embodiment
FIG. 6 is a diagram showing a configuration of an input bias current reducing circuit according to the sixth embodiment.

第６実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ５と、ＰＮＰトランジスタＱ４と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図６において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第６の実施形態は、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１をＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５によって構成した例である。ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５に関する構成以外は第１の実施形態の構成と同様である。 The input bias current reduction circuit of the sixth embodiment has NPN transistors Q1, Q2, Q3, and Q5, a PNP transistor Q4, current mirror blocks CM1, CM2, and CM3, and a constant current source I1. In Fig. 6, V _CC and V _EE indicate power supply terminals, and IN indicates an input terminal of an amplifier circuit. The sixth embodiment is an example in which the collector current adjustment circuit block 11 in the configuration of the first embodiment in Fig. 1 is configured by a PNP transistor Q4 and an NPN transistor Q5. The configuration is the same as that of the first embodiment except for the configuration related to the PNP transistor Q4 and the NPN transistor Q5.

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続され、ＮＰＮトランジスタＱ５のコレクタ端子はＰＮＰトランジスタＱ４のベース端子とカレントミラーブロックＣＭ２の入力端子（ＩＮ）とに接続される。すなわち、ＮＰＮトランジスタＱ５は、コレクタ電流調整回路ブロックの第１端子Ａにエミッタ端子が接続され、第２端子Ｂにコレクタ端子が接続され、第１端子Ａと第２端子Ｂとの間にベース電流を出力する。また、ＰＮＰトランジスタＱ４は、コレクタ電流調整回路ブロックの第１端子Ａと第２端子Ｂとの間にベース端子が接続され、第１端子Ａと第２端子Ｂとの間にベース電流を出力する。 The constant current source I1 has one end connected to the power supply terminal V _CC and the other end connected to the input terminal (IN) of the current mirror block CM1. The first output terminal (OUT1) of the current mirror block CM1 is connected to the emitter terminal of the NPN transistor Q5, and the collector terminal of the NPN transistor Q5 is connected to the base terminal of the PNP transistor Q4 and the input terminal (IN) of the current mirror block CM2. That is, the emitter terminal of the NPN transistor Q5 is connected to the first terminal A of the collector current adjustment circuit block, the collector terminal is connected to the second terminal B, and the base current is output between the first terminal A and the second terminal B. The base terminal of the PNP transistor Q4 is connected between the first terminal A and the second terminal B of the collector current adjustment circuit block, and the base current is output between the first terminal A and the second terminal B.

図６の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図６において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流であり、Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流であり、これらが調整電流に対応する。 In the configuration of Fig. 6, to operate so as to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _{IB2 of the current mirror block CM3 are operated so as to cancel each other} out, similar to the operating principle shown in the first embodiment. In Fig. 6, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, and _Iref is the reference current. _IB4 is the base current of the PNP transistor Q4, and _IB5 is the base current of the NPN transistor Q5, which correspond to the adjustment currents.

第６の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４とＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４とＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５の合計値が第１の実施形態で示した式（５）の調整電流Ｉｘと等しくなるように設定することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 In the sixth embodiment, the base current _IB4 of the PNP transistor Q4 and the base current _IB5 of the NPN transistor Q5 adjust the collector current _IC1 of the NPN transistor Q1 so as to satisfy the conditional formula (2) shown in the first embodiment. In this case, the collector current IC1 of the NPN transistor Q1 is adjusted by setting the sum of the base current _IB4 of the PNP transistor Q4 and the base current _IB5 of the NPN transistor Q5 to be equal to the adjustment current Ix of the formula (5) shown in the first embodiment. As an effect of adjusting this collector current _IC1 _, the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第７の実施形態）
図７は、第７の実施形態の入力バイアス電流低減回路の構成を示す図である。 Seventh Embodiment
FIG. 7 is a diagram showing a configuration of an input bias current reducing circuit according to the seventh embodiment.

第７実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ５、Ｑ６と、ＰＮＰトランジスタＱ４と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図７において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第７の実施形態は、第５及び第６の実施形態の組合せであり、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１をＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５、Ｑ６によって構成した例である。ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５、Ｑ６に関する構成以外は第１の実施形態の構成と同様である。 The input bias current reduction circuit of the seventh embodiment has NPN transistors Q1, Q2, Q3, Q5, and Q6, a PNP transistor Q4, current mirror blocks CM1, CM2, and CM3, and a constant current source I1. In Fig. 7, V _CC and V _EE indicate power supply terminals, and IN indicates an input terminal of an amplifier circuit. The seventh embodiment is a combination of the fifth and sixth embodiments, and is an example in which the collector current adjustment circuit block 11 in the configuration of the first embodiment in Fig. 1 is configured by a PNP transistor Q4 and NPN transistors Q5 and Q6. The configuration is the same as that of the first embodiment except for the configuration related to the PNP transistor Q4 and the NPN transistors Q5 and Q6.

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続され、ＮＰＮトランジスタＱ５のコレクタ端子はＮＰＮトランジスタＱ６のエミッタ端子に接続される。ＮＰＮトランジスタＱ６のコレクタ端子はＰＮＰトランジスタＱ４のベース端子とカレントミラーブロックＣＭ２の入力端子（ＩＮ）とに接続される。すなわち、ＮＰＮトランジスタＱ５は、コレクタ電流調整回路ブロックの第１端子Ａにエミッタ端子が接続され、第１端子ＡとＮＰＮトランジスタＱ５、Ｑ６の接続点との間にベース電流を出力する。また、ＮＰＮトランジスタＱ６は、コレクタ電流調整回路ブロックの第２端子Ｂにコレクタ端子が接続され、ＮＰＮトランジスタＱ５、Ｑ６の接続点と第２端子Ｂとの間にベース電流を出力する。また、ＰＮＰトランジスタＱ４は、コレクタ電流調整回路ブロックの第１端子Ａと第２端子Ｂとの間にベース端子が接続され、第１端子Ａと第２端子Ｂとの間にベース電流を出力する。 The constant current source I1 has one end connected to the power supply terminal V _CC and the other end connected to the input terminal (IN) of the current mirror block CM1. The first output terminal (OUT1) of the current mirror block CM1 is connected to the emitter terminal of the NPN transistor Q5, and the collector terminal of the NPN transistor Q5 is connected to the emitter terminal of the NPN transistor Q6. The collector terminal of the NPN transistor Q6 is connected to the base terminal of the PNP transistor Q4 and the input terminal (IN) of the current mirror block CM2. That is, the NPN transistor Q5 has an emitter terminal connected to the first terminal A of the collector current adjustment circuit block, and outputs a base current between the first terminal A and the connection point of the NPN transistors Q5 and Q6. The NPN transistor Q6 has a collector terminal connected to the second terminal B of the collector current adjustment circuit block, and outputs a base current between the connection point of the NPN transistors Q5 and Q6 and the second terminal B. Furthermore, the PNP transistor Q4 has a base terminal connected between the first terminal A and the second terminal B of the collector current adjustment circuit block, and outputs a base current between the first terminal A and the second terminal B.

図７の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図７において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流であり、Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流であり、Ｉ_Ｂ６はＮＰＮトランジスタＱ６のベース電流であり、これらが調整電流に対応する。 In the configuration of Fig. 7, to operate so as to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 are operated so as to cancel each other out, similar to the operating principle shown in the first embodiment. In Fig. 7, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, and _Iref is the reference current. _IB4 is the base current of the PNP transistor Q4, _IB5 is the base current of the NPN transistor Q5, and _IB6 is the base current of the NPN transistor Q6, which correspond to the adjustment currents.

第７の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４とＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５とＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４とＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５とＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６の合計値が第１の実施形態で示した式（５）の調整電流Ｉｘと等しくなるように設定することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 In the seventh embodiment, the base current _IB4 of the PNP transistor Q4, the base current _IB5 of the NPN transistor Q5, and the base current _IB6 of the NPN transistor Q6 adjust the collector current _{IC1 of the NPN transistor Q1 so as to satisfy the conditional formula (2) shown in the first embodiment. In this case, the collector current IC1} of the NPN transistor Q1 is adjusted by setting the sum of the base current _IB4 of the PNP transistor Q4, the base current _IB5 of the NPN transistor Q5, and the base current _IB6 of the NPN transistor Q6 to be equal to the adjustment current _Ix of the formula (5) shown in the first embodiment. As an effect of adjusting this collector current _IC1 , the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第８の実施形態）
図８は、第８の実施形態の入力バイアス電流低減回路の構成を示す図である。 Eighth embodiment
FIG. 8 is a diagram showing the configuration of an input bias current reducing circuit according to the eighth embodiment.

第８の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、コレクタ電流調整回路ブロック１２と、定電流源Ｉ１とを有する。図８において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。 The input bias current reduction circuit of the eighth embodiment includes NPN transistors Q1, Q2, and Q3, current mirror blocks CM1, CM2, and CM3, a collector current adjustment circuit block 12, and a constant current source I1. In Fig. 8, _Vcc and _VEE denote power supply terminals, and IN denotes an input terminal of the amplifier circuit. One end of the constant current source I1 is connected to the power supply terminal _Vcc , and the other end is connected to the input terminal (IN) of the current mirror block CM1.

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）はカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。 The first output terminal (OUT1) of the current mirror block CM1 is connected to the input terminal (IN) of the current mirror block CM2. The first output terminal (OUT1) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q3, and the emitter terminal of the NPN transistor Q3 is connected to the collector terminal of the NPN transistor Q1.

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、第２のコレクタ電流調整回路ブロックとしてのコレクタ電流調整回路ブロック１２の第１端子ＣとＮＰＮトランジスタＱ２のエミッタ端子とに接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。この入力端子ＩＮに印加された入力信号がＮＰＮトランジスタＱ１のベース端子に入力される。 The second output terminal (OUT2) of the current mirror block CM1 is connected to the first terminal C of the collector current adjustment circuit block 12, which serves as the second collector current adjustment circuit block, and to the emitter terminal of the NPN transistor Q2. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3. The input signal applied to this input terminal IN is input to the base terminal of the NPN transistor Q1.

図８の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。 In the configuration of FIG. 8, in order to operate so as to reduce the input bias current _IIN of the input terminal IN, the configuration is operated so that the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 cancel each other out.

第８の実施形態は、第１の実施形態で示した条件式（２）を満たすようにコレクタ電流調整回路ブロック１２がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。コレクタ電流調整回路ブロック１２の具体的な動作を以下に示す。 In the eighth embodiment, the collector current adjustment circuit block 12 adjusts the collector current _IC2 of the NPN transistor Q2 so as to satisfy the conditional expression (2) shown in the first embodiment. The specific operation of the collector current adjustment circuit block 12 will be described below.

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ＋Ｉ_Ｂ３ …（６） The collector current I _C1 of the NPN transistor Q1 is expressed by the following formula.
I _C1 = I _ref + I _B3 (6)

上式において、Ｉ_ｒｅｆ：基準電流、Ｉ_Ｂ３：ＮＰＮトランジスタＱ３のベース電流である。 In the above equation, I _ref is the reference current, and I _B3 is the base current of the NPN transistor Q3.

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２－Ｉｙ …（７） The collector current I _C2 of the NPN transistor Q2 is expressed by the following formula.
I _C2 = I _ref - I _B2 - Iy...(7)

上式において、Ｉ_Ｂ２：ＮＰＮトランジスタＱ２のベース電流、Ｉｙ：コレクタ電流調整回路ブロック１２による調整電流である。 In the above equation, I _B2 is the base current of the NPN transistor Q 2 , and Iy is the regulated current by the collector current regulating circuit block 12 .

条件式（２）を満たす調整電流Ｉｙの電流値は、式（６）、（７）より以下のように求められる。
Ｉｙ＝－Ｉ_Ｂ２－Ｉ_Ｂ３ …（８） The current value of the adjustment current Iy that satisfies the conditional expression (2) can be determined from the expressions (6) and (7) as follows:
Iy=-I _B2 -I _B3 ...(8)

コレクタ電流調整回路ブロック１２によって、上記の式（８）に示した調整電流Ｉｙを合成し、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ２を調整する効果として、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１とＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２とを一致させ、入力バイアス電流Ｉ_ＩＮを低減することができる。したがって、本実施形態によれば入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減することが可能となる。 The collector current adjustment circuit block 12 synthesizes the adjustment current Iy shown in the above formula (8) and adjusts the collector current _IC2 of the NPN transistor Q2. The effect of adjusting this collector current _IC2 is that the collector current _IC1 of the NPN transistor Q1 and the collector current _IC2 of the NPN transistor Q2 can be made to match, thereby reducing the input bias current _IIN . Therefore, according to this embodiment, it is possible to reduce the error voltage generated in the output voltage of the amplifier circuit due to the input bias current.

（第９の実施形態）
図９は、第９の実施形態の入力バイアス電流低減回路の構成を示す図である。 Ninth embodiment
FIG. 9 is a diagram showing a configuration of an input bias current reducing circuit according to the ninth embodiment.

第９の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１と、調整電流源Ｉ３とを有する。図９において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第９の実施形態は、図８の第８の実施形態の構成においてコレクタ電流調整回路ブロック１２を第２の調整電流源としての調整電流源Ｉ３によって構成した例である。調整電流源Ｉ３に関する構成以外は第８の実施形態の構成と同様である。 The input bias current reduction circuit of the ninth embodiment has NPN transistors Q1, Q2, and Q3, current mirror blocks CM1, CM2, and CM3, a constant current source I1, and an adjusted current source I3. In Fig. 9, V _CC and V _EE indicate power supply terminals, and IN indicates an input terminal of the amplifier circuit. The ninth embodiment is an example in which the collector current adjustment circuit block 12 in the configuration of the eighth embodiment of Fig. 8 is configured with an adjusted current source I3 as a second adjusted current source. The configuration is the same as that of the eighth embodiment except for the configuration related to the adjusted current source I3.

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）はカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。 One end of the constant current source I1 is connected to the power supply terminal _VCC , and the other end is connected to the input terminal (IN) of the current mirror block CM1. The first output terminal (OUT1) of the current mirror block CM1 is connected to the input terminal (IN) of the current mirror block CM2. The first output terminal (OUT1) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q3, and the emitter terminal of the NPN transistor Q3 is connected to the collector terminal of the NPN transistor Q1.

調整電流源Ｉ３は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。すなわち、調整電流源Ｉ３は、コレクタ電流調整回路ブロックの第１端子Ｃに一端が接続され、第１端子Ｃに調整電流を出力する。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。 The regulated current source I3 has one end connected to the power supply terminal V _CC and the other end connected to the second output terminal (OUT2) of the current mirror block CM1 and the emitter terminal of the NPN transistor Q2. That is, the regulated current source I3 has one end connected to the first terminal C of the collector current regulation circuit block, and outputs a regulated current to the first terminal C. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3.

図９の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第８の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図９において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉｙは調整電流源Ｉ３による調整電流である。 9, to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current IB2 of the current mirror block CM3 are operated to cancel each _other out, similar to the operating principle shown in the eighth embodiment. In FIG. 9, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, _Iref is the reference current, and Iy is the regulated current by the regulated current source I3.

第９の実施形態では、第１の実施形態で示した条件式（２）を満たすように調整電流源Ｉ３がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。この場合、調整電流源Ｉ３において第８の実施形態で示した式（８）の調整電流Ｉｙを出力することにより、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 In the ninth embodiment, the adjustment current source I3 adjusts the collector current _{IC2 of the NPN transistor Q2 so as to satisfy the conditional expression (2) shown in the first embodiment. In this case, the adjustment current source I3 outputs the adjustment current Iy of the expression (8) shown in the eighth embodiment, thereby adjusting the collector current IC2} _of the NPN transistor Q2. As an effect of adjusting this collector current _IC2 , the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第１０の実施形態）
図１０は、第１０の実施形態の入力バイアス電流低減回路の構成を示す図である。 Tenth Embodiment
FIG. 10 is a diagram showing the configuration of an input bias current reducing circuit according to the tenth embodiment.

第１０の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、ＰＮＰトランジスタＱ７と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図１０において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第１０の実施形態は、図８の第８の実施形態の構成においてコレクタ電流調整回路ブロック１２を第２のＰＮＰトランジスタとしてのＰＮＰトランジスタＱ７によって構成した例である。ＰＮＰトランジスタＱ７に関する構成以外は第８の実施形態の構成と同様である。 The input bias current reduction circuit of the tenth embodiment has NPN transistors Q1, Q2, Q3, a PNP transistor Q7, a current mirror block CM1, CM2, CM3, and a constant current source I1. In Fig. 10, V _CC and V _EE indicate power supply terminals, and IN indicates an input terminal of an amplifier circuit. The tenth embodiment is an example in which the collector current adjustment circuit block 12 in the configuration of the eighth embodiment of Fig. 8 is configured with a PNP transistor Q7 as a second PNP transistor. The configuration is the same as that of the eighth embodiment except for the PNP transistor Q7.

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＰＮＰトランジスタＱ７のベース端子とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。すなわち、ＰＮＰトランジスタＱ７は、コレクタ電流調整回路ブロックの第１端子Ｃにベース端子が接続され、第１端子Ｃに調整電流に対応するベース電流を出力する。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。 The second output terminal (OUT2) of the current mirror block CM1 is connected to the base terminal of the PNP transistor Q7 and the emitter terminal of the NPN transistor Q2. That is, the base terminal of the PNP transistor Q7 is connected to the first terminal C of the collector current adjustment circuit block, and outputs a base current corresponding to the adjustment current to the first terminal C. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3.

図１０の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第８の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１０において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉ_Ｂ７はＰＮＰトランジスタＱ７のベース電流であり、調整電流に対応する。 In the configuration of Fig. 10, to operate so as to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 are operated so as to cancel each other out, similar to the operating principle shown in the eighth embodiment. In Fig. 10, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, _Iref is the reference current, and _IB7 is the base current of the PNP transistor Q7, which corresponds to the adjustment current.

第１０の実施形態では、第１の実施形態で示した条件式（２）を満たすようにＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。この場合、ＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７が第８の実施形態で示した式（８）の調整電流Ｉｙと等しくなるように設定することにより、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 In the tenth embodiment, the base current _IB7 of the PNP transistor Q7 adjusts the collector current _IC2 of the NPN transistor Q2 so as to satisfy the conditional formula (2) shown in the first embodiment. In this case, the collector current _IC2 of the NPN transistor Q2 is adjusted by setting the base current _IB7 of the PNP transistor Q7 to be equal to the adjustment current Iy of the formula (8) shown in the eighth embodiment. As an effect of adjusting the collector current _IC2 , the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第１１の実施形態）
図１１は、第１１の実施形態の入力バイアス電流低減回路の構成を示す図である。 Eleventh Embodiment
FIG. 11 is a diagram showing a configuration of an input bias current reducing circuit according to an eleventh embodiment.

第１１の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ８と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図１１において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第１１の実施形態は、図８の第８の実施形態の構成においてコレクタ電流調整回路ブロック１２を第５のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ８によって構成した例である。ＮＰＮトランジスタＱ８に関する構成以外は第８の実施形態の構成と同様である。 The input bias current reduction circuit of the eleventh embodiment has NPN transistors Q1, Q2, Q3, and Q8, current mirror blocks CM1, CM2, and CM3, and a constant current source I1. In Fig. 11, V _CC and V _EE indicate power supply terminals, and IN indicates an input terminal of an amplifier circuit. The eleventh embodiment is an example in which the collector current adjustment circuit block 12 in the configuration of the eighth embodiment of Fig. 8 is configured with an NPN transistor Q8 as a fifth NPN transistor. The configuration is the same as that of the eighth embodiment except for the configuration related to the NPN transistor Q8.

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＮＰＮトランジスタＱ８のベース端子とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。すなわち、ＮＰＮトランジスタＱ８は、コレクタ電流調整回路ブロックの第１端子Ｃにベース端子が接続され、第１端子Ｃに調整電流に対応するベース電流を出力する。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。 The second output terminal (OUT2) of the current mirror block CM1 is connected to the base terminal of the NPN transistor Q8 and the emitter terminal of the NPN transistor Q2. That is, the base terminal of the NPN transistor Q8 is connected to the first terminal C of the collector current adjustment circuit block, and outputs a base current corresponding to the adjustment current to the first terminal C. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3.

図１１の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第８の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１１において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉ_Ｂ８はＮＰＮトランジスタＱ８のベース電流であり、調整電流に対応する。 In the configuration of Fig. 11, to operate so as to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 are operated so as to cancel each other out, similar to the operating principle shown in the eighth embodiment. In Fig. 11, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, _Iref is the reference current, and _IB8 is the base current of the NPN transistor Q8, which corresponds to the adjustment current.

第１１の実施形態では、第１の実施形態で示した条件式（２）を満たすようにＮＰＮトランジスタＱ８のベース電流Ｉ_Ｂ８がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。この場合、ＮＰＮトランジスタＱ８のベース電流Ｉ_Ｂ８が第８の実施形態で示した式（８）の調整電流Ｉｙと等しくなるように設定することにより、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 In the eleventh embodiment, the base current _IB8 of the NPN transistor Q8 adjusts the collector current _IC2 of the NPN transistor Q2 so as to satisfy the conditional formula (2) shown in the first embodiment. In this case, the collector current IC2 of the NPN transistor Q2 is adjusted by setting the base current _IB8 of the NPN transistor Q8 to be equal to the adjustment current Iy of the formula (8) shown in the eighth embodiment. As an effect of adjusting the collector current _IC2 , the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit _due to the input bias current can be reduced.

（第１２の実施形態）
図１２は、第１２の実施形態の入力バイアス電流低減回路の構成を示す図である。 Twelfth Embodiment
FIG. 12 is a diagram showing a configuration of an input bias current reducing circuit according to the twelfth embodiment.

第１２実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ８と、ＰＮＰトランジスタＱ７と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図１２において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第１２の実施形態は、第１０及び第１１の実施形態の組合せであり、図８の第８の実施形態の構成においてコレクタ電流調整回路ブロック１２をＰＮＰトランジスタＱ７及びＮＰＮトランジスタＱ８によって構成した例である。ＰＮＰトランジスタＱ７及びＮＰＮトランジスタＱ８に関する構成以外は第８の実施形態の構成と同様である。 The input bias current reduction circuit of the twelfth embodiment has NPN transistors Q1, Q2, Q3, and Q8, a PNP transistor Q7, current mirror blocks CM1, CM2, and CM3, and a constant current source I1. In Fig. 12, V _CC and V _EE indicate power supply terminals, and IN indicates an input terminal of an amplifier circuit. The twelfth embodiment is a combination of the tenth and eleventh embodiments, and is an example in which the collector current adjustment circuit block 12 in the configuration of the eighth embodiment in Fig. 8 is configured by a PNP transistor Q7 and an NPN transistor Q8. The configuration is the same as that of the eighth embodiment except for the configuration related to the PNP transistor Q7 and the NPN transistor Q8.

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＰＮＰトランジスタＱ７のベース端子とＮＰＮトランジスタＱ８のベース端子とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。すなわち、ＰＮＰトランジスタＱ７とＮＰＮトランジスタＱ８とは、コレクタ電流調整回路ブロックの第１端子Ｃにベース端子が接続され、第１端子Ｃに調整電流に対応するベース電流をそれぞれ出力する。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。 The second output terminal (OUT2) of the current mirror block CM1 is connected to the base terminal of the PNP transistor Q7, the base terminal of the NPN transistor Q8, and the emitter terminal of the NPN transistor Q2. That is, the base terminals of the PNP transistor Q7 and the NPN transistor Q8 are connected to the first terminal C of the collector current adjustment circuit block, and each outputs a base current corresponding to the adjustment current to the first terminal C. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3.

図１２の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第８の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１２において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ７はＰＮＰトランジスタＱ７のベース電流であり、Ｉ_Ｂ８はＮＰＮトランジスタＱ８のベース電流であり、これらが調整電流に対応する。 In the configuration of Fig. 12, to operate so as to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 are operated so as to cancel each other out, similar to the operating principle shown in the eighth embodiment. In Fig. 12, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, and _Iref is the reference current. _IB7 is the base current of the PNP transistor Q7, and _IB8 is the base current of the NPN transistor Q8, which correspond to the adjustment currents.

第１２の実施形態では、第１の実施形態で示した条件式（２）を満たすようにＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７とＮＰＮトランジスタＱ８のベース電流Ｉ_Ｂ８がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。この場合、ＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７とＮＰＮトランジスタＱ８のベース電流Ｉ_Ｂ８の合計値が第８の実施形態で示した式（８）の調整電流Ｉｙと等しくなるように設定することにより、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 In the twelfth embodiment, the base current _IB7 of the PNP transistor Q7 and the base current _IB8 of the NPN transistor Q8 adjust the collector current IC2 of the NPN transistor Q2 so as to satisfy the conditional formula ( ₂ ) shown in the first embodiment. In this case, the collector current IC2 of the NPN transistor Q2 is adjusted by setting the sum of the base current _IB7 of the PNP transistor Q7 and the base current _IB8 of the NPN transistor Q8 to be equal to the adjustment current Iy of the formula (8) shown in the eighth embodiment. As an effect of adjusting _{the collector current IC2} _, the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第１３の実施形態）
図１３は、第１３の実施形態の入力バイアス電流低減回路の構成を示す図である。 Thirteenth embodiment
FIG. 13 is a diagram showing the configuration of an input bias current reducing circuit according to the thirteenth embodiment.

第１３の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、コレクタ電流調整回路ブロック１１、１２と、定電流源Ｉ１とを有する。図１３において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。 The input bias current reduction circuit of the thirteenth embodiment includes NPN transistors Q1, Q2, and Q3, current mirror blocks CM1, CM2, and CM3, collector current adjustment circuit blocks 11 and 12, and a constant current source I1. In Fig. 13, _Vcc and _VEE denote power supply terminals, and IN denotes an input terminal of an amplifier circuit. One end of the constant current source I1 is connected to the power supply terminal _Vcc , and the other end is connected to the input terminal (IN) of the current mirror block CM1.

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、コレクタ電流調整回路ブロック１１の第１端子Ａに接続され、コレクタ電流調整回路ブロック１１の第２端子ＢはカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。 The first output terminal (OUT1) of the current mirror block CM1 is connected to the first terminal A of the collector current adjustment circuit block 11, and the second terminal B of the collector current adjustment circuit block 11 is connected to the input terminal (IN) of the current mirror block CM2. The first output terminal (OUT1) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q3, and the emitter terminal of the NPN transistor Q3 is connected to the collector terminal of the NPN transistor Q1.

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、コレクタ電流調整回路ブロック１２の第１端子ＣとＮＰＮトランジスタＱ２のエミッタ端子とに接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。この入力端子ＩＮに印加された入力信号がＮＰＮトランジスタＱ１のベース端子に入力される。 The second output terminal (OUT2) of the current mirror block CM1 is connected to the first terminal C of the collector current adjustment circuit block 12 and the emitter terminal of the NPN transistor Q2. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3. The input signal applied to this input terminal IN is input to the base terminal of the NPN transistor Q1.

図１３の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。 In the configuration of FIG. 13, in order to operate so as to reduce the input bias current _IIN of the input terminal IN, the configuration is operated so that the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 cancel each other out.

第１３の実施形態は、第１の実施形態で示した条件式（２）を満たすように、コレクタ電流調整回路ブロック１１がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、コレクタ電流調整回路ブロック１２がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。コレクタ電流調整回路ブロック１１及びコレクタ電流調整回路ブロック１２の具体的な動作を以下に示す。 In the thirteenth embodiment, a collector current adjustment circuit block 11 adjusts the collector current _IC1 of an NPN transistor Q1, and a collector current adjustment circuit block 12 adjusts the collector current IC2 of an NPN transistor Q2, so as to satisfy the conditional expression ( ₂₎ shown in the first embodiment. The specific operations of the collector current adjustment circuit block 11 and the collector current adjustment circuit block 12 are described below.

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ３ …（９） The collector current I _C1 of the NPN transistor Q1 is expressed by the following formula.
I _C1 = I _ref - Ix + I _B3 (9)

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２－Ｉｙ …（１０） The collector current I _C2 of the NPN transistor Q2 is expressed by the following formula.
I _C2 = I _ref - I _B2 - Iy (10)

ここで、条件式（２）を満たすような上記の式（９）、（１０）の調整電流Ｉｘ、Ｉｙを設定する。このとき、コレクタ電流調整回路ブロック１１によって生成される調整電流ＩｘがＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、コレクタ電流調整回路ブロック１２によって生成される調整電流ＩｙがＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ１及びＩ_Ｃ２を調整する効果として、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１とＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２とを一致させ、入力バイアス電流Ｉ_ＩＮを低減することができる。 Here, the adjustment currents Ix and Iy of the above expressions (9) and (10) are set so as to satisfy the conditional expression (2). At this time, the adjustment current Ix generated by the collector current adjustment circuit block 11 adjusts the collector current _IC1 of the NPN transistor Q1, and the adjustment current Iy generated by the collector current adjustment circuit block 12 adjusts the collector current _IC2 of the NPN transistor Q2. The effect of adjusting the collector currents _IC1 and _IC2 is that the collector current _IC1 of the NPN transistor Q1 and the collector current _IC2 of the NPN transistor Q2 can be made to match, thereby reducing the input bias current _IIN .

（第１４の実施形態）
図１４は、第１４の実施形態の入力バイアス電流低減回路の構成を示す図である。第１４の実施形態は、第１３の実施形態をより具体的に示した第１構成例である。 Fourteenth embodiment
14 is a diagram showing the configuration of an input bias current reducing circuit according to a fourteenth embodiment. The fourteenth embodiment is a first configuration example showing the thirteenth embodiment more specifically.

第１４の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ８と、ＰＮＰトランジスタＱ４、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１と、カレントミラーブロックＣＭ１、ＣＭ３と、定電流源Ｉ１とを有する。図１４において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。 The input bias current reduction circuit of the fourteenth embodiment includes NPN transistors Q1, Q2, and Q8, PNP transistors Q4, Q7, Q9, Q10, and Q11, current mirror blocks CM1 and CM3, and a constant current source I1. In Fig. 14, _Vcc and _VEE indicate power supply terminals, and IN indicates an input terminal of the amplifier circuit.

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＰＮＰトランジスタＱ４のベース端子とＰＮＰトランジスタＱ９のコレクタ端子とに接続される。 One end of the constant current source I1 is connected to the power supply terminal _VCC , and the other end is connected to an input terminal (IN) of the current mirror block CM1. A first output terminal (OUT1) of the current mirror block CM1 is connected to the base terminal of the PNP transistor Q4 and the collector terminal of the PNP transistor Q9.

ＰＮＰトランジスタＱ９、ＰＮＰトランジスタＱ１０及びＰＮＰトランジスタＱ１１のエミッタ端子は、電源端子Ｖ_ＣＣに接続され、ＰＮＰトランジスタＱ９、ＰＮＰトランジスタＱ１０及びＰＮＰトランジスタＱ１１のベース端子が互いに接続される。ＰＮＰトランジスタＱ１０のベース端子とコレクタ端子は、ＰＮＰトランジスタＱ４のエミッタ端子に接続される。ＰＮＰトランジスタＱ１１のコレクタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。 The emitter terminals of the PNP transistors Q9, Q10, and Q11 are connected to the power supply terminal _VCC , and the base terminals of the PNP transistors Q9, Q10, and Q11 are connected to each other. The base terminal and collector terminal of the PNP transistor Q10 are connected to the emitter terminal of the PNP transistor Q4. The collector terminal of the PNP transistor Q11 is connected to the collector terminal of the NPN transistor Q1.

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＰＮＰトランジスタＱ７のベース端子とＮＰＮトランジスタＱ８のベース端子とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。 The second output terminal (OUT2) of the current mirror block CM1 is connected to the base terminal of the PNP transistor Q7, the base terminal of the NPN transistor Q8, and the emitter terminal of the NPN transistor Q2. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3.

図１４の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１４において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉ_Ｂ２はＮＰＮトランジスタＱ２のベース電流、Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流、Ｉ_Ｂ７はＰＮＰトランジスタＱ７のベース電流、Ｉ_Ｂ８はＮＰＮトランジスタＱ８のベース電流である。 In the configuration of Fig. 14, to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 are operated so as to cancel each other out. In Fig. 14, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, _Iref is the reference current, _IB2 is the base current of the NPN transistor Q2, _IB4 is the base current of the PNP transistor Q4, _IB7 is the base current of the PNP transistor Q7, and _IB8 is the base current of the NPN transistor Q8.

第１４の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＰＮＰトランジスタＱ４がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７及びＮＰＮトランジスタＱ８がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。ＰＮＰトランジスタＱ４、ＰＮＰトランジスタＱ７、及びＮＰＮトランジスタＱ８の具体的な動作を以下に示す。 In the fourteenth embodiment, the PNP transistor Q4 adjusts the collector current _IC1 of the NPN transistor Q1, and the PNP transistor Q7 and the NPN transistor Q8 adjust the collector current _IC2 of the NPN transistor Q2 so as to satisfy the conditional expression (2) shown in the first embodiment. The specific operations of the PNP transistor Q4, the PNP transistor Q7, and the NPN transistor Q8 are described below.

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉ_Ｂ４ …（１１） The collector current I _C1 of the NPN transistor Q1 is expressed by the following formula.
I _C1 = I _ref - I _B4 (11)

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２＋Ｉ_Ｂ８－Ｉ_Ｂ７ …（１２） The collector current I _C2 of the NPN transistor Q2 is expressed by the following formula.
I _C2 = I _ref - I _B2 + I _B8 - I _B7 ...(12)

ＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２＝ＮＰＮトランジスタＱ８のベース電流Ｉ_Ｂ８の時、式（１２）は以下の式に変換される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ７ …（１３） When the base current I _B2 of the NPN transistor Q2=the base current I _B8 of the NPN transistor Q8, the equation (12) is transformed into the following equation.
I _C2 = I _ref - I _B7 (13)

式（１１）、（１３）を比較して、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４＝ＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７の時、第１の実施形態で示した条件式（２）を満たすことを示している。また、図１４の構成において、各ＮＰＮトランジスタ及び各ＰＮＰトランジスタは同一プロセスで作成されるため、式（１２）のＮＰＮトランジスタＱ２、Ｑ８のベース電流Ｉ_Ｂ２、Ｉ_Ｂ８や式（１１）、（１３）のＰＮＰトランジスタＱ４、Ｑ７のベース電流Ｉ_Ｂ４、Ｉ_Ｂ７は製造ばらつきや温度特性がほぼ同一の特性を有する。したがって、製造ばらつきや温度変動の影響を受けにくい構成として好適である。 Comparing equations (11) and (13), it is shown that when the base current _IB4 of the PNP transistor Q4 is equal to the base current _IB7 of the PNP transistor Q7, the conditional equation (2) shown in the first embodiment is satisfied. In addition, in the configuration of Fig. 14, since each NPN transistor and each PNP transistor are produced in the same process, the base currents _IB2 and _IB8 of the NPN transistors Q2 and Q8 in equation (12) and the base currents _IB4 and _IB7 of the PNP transistors Q4 and Q7 in equations (11) and (13) have almost the same manufacturing variation and temperature characteristics. Therefore, this is a suitable configuration that is not easily affected by manufacturing variation and temperature fluctuations.

以上のことから、ＰＮＰトランジスタＱ４がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７及びＮＰＮトランジスタＱ８がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ１及びＩ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 From the above, the PNP transistor Q4 adjusts the collector current _IC1 of the NPN transistor Q1, and the PNP transistor Q7 and the NPN transistor Q8 adjust the collector current _IC2 of the NPN transistor Q2. The effect of adjusting the collector currents _IC1 and _IC2 is that the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第１５の実施形態）
図１５は、第１５の実施形態の入力バイアス電流低減回路の構成を示す図である。第１５の実施形態は、第１３の実施形態をより具体的に示した第２構成例である。 Fifteenth embodiment
15 is a diagram showing the configuration of an input bias current reducing circuit according to a fifteenth embodiment. The fifteenth embodiment is a second configuration example showing the thirteenth embodiment more specifically.

第１５の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ５と、ＰＮＰトランジスタＱ４、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１と、カレントミラーブロックＣＭ１、ＣＭ３と、定電流源Ｉ１とを有する。図１５において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。 The input bias current reduction circuit of the fifteenth embodiment includes NPN transistors Q1, Q2, and Q5, PNP transistors Q4, Q7, Q9, Q10, and Q11, current mirror blocks CM1 and CM3, and a constant current source I1. In Fig. 15, _Vcc and _VEE denote power supply terminals, and IN denotes an input terminal of the amplifier circuit.

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続され、ＮＰＮトランジスタＱ５のコレクタ端子はＰＮＰトランジスタＱ４のベース端子とＰＮＰトランジスタＱ９のコレクタ端子とに接続される。 One end of the constant current source I1 is connected to the power supply terminal _VCC , and the other end is connected to an input terminal (IN) of the current mirror block CM1. A first output terminal (OUT1) of the current mirror block CM1 is connected to the emitter terminal of an NPN transistor Q5, and the collector terminal of the NPN transistor Q5 is connected to the base terminal of a PNP transistor Q4 and the collector terminal of a PNP transistor Q9.

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＰＮＰトランジスタＱ７のベース端子とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。 The second output terminal (OUT2) of the current mirror block CM1 is connected to the base terminal of the PNP transistor Q7 and the emitter terminal of the NPN transistor Q2. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The input terminal IN of the amplifier circuit is connected to the base terminal of the NPN transistor Q1 and the first output terminal (OUT1) of the current mirror block CM3.

図１５の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１５において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉ_Ｂ２はＮＰＮトランジスタＱ２のベース電流、Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流、Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流、Ｉ_Ｂ７はＰＮＰトランジスタＱ７のベース電流である。 In the configuration of Fig. 15, to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 are operated to cancel each other out. In Fig. 15, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, _Iref is the reference current, _IB2 is the base current of the NPN transistor Q2, _IB4 is the base current of the PNP transistor Q4, _IB5 is the base current of the NPN transistor Q5, and _IB7 is the base current of the PNP transistor Q7.

第１５の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。ＰＮＰトランジスタＱ４、ＮＰＮトランジスタＱ５、及びＰＮＰトランジスタＱ７の具体的な動作を以下に示す。 In the fifteenth embodiment, the PNP transistor Q4 and the NPN transistor Q5 adjust the collector current _IC1 of the NPN transistor Q1, and the PNP transistor Q7 adjusts the collector current _IC2 of the NPN transistor Q2 so as to satisfy the conditional expression (2) shown in the first embodiment. The specific operations of the PNP transistor Q4, the NPN transistor Q5, and the PNP transistor Q7 are described below.

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉ_Ｂ４－Ｉ_Ｂ５ …（１４） The collector current I _C1 of the NPN transistor Q1 is expressed by the following formula.
I _C1 = I _ref - I _B4 - I _B5 (14)

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ７－Ｉ_Ｂ２ …（１５） The collector current I _C2 of the NPN transistor Q2 is expressed by the following formula.
I _C2 = I _ref - _{I B7} - I _B2 (15)

式（１４）、（１５）を比較して、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４＝ＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７の時、かつＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２＝ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５の時、第１の実施形態で示した条件式（２）を満たすことを示している。また、図１５の構成においても図１４と同様に製造ばらつきや温度変動の影響を受けにくい構成として好適である。 A comparison of equations (14) and (15) shows that when the base current _IB4 of PNP transistor Q4 = the base current _IB7 of PNP transistor Q7 and when the base current _IB2 of NPN transistor Q2 = the base current _IB5 of NPN transistor Q5, the conditional equation (2) shown in the first embodiment is satisfied. Similarly to the configuration shown in FIG. 14, the configuration shown in FIG. 15 is also suitable as a configuration that is less susceptible to manufacturing variations and temperature fluctuations.

以上のことから、ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ１及びＩ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 From the above, the PNP transistor Q4 and the NPN transistor Q5 adjust the collector current _IC1 of the NPN transistor Q1, and the PNP transistor Q7 adjusts the collector current _IC2 of the NPN transistor Q2. The effect of adjusting the collector currents _IC1 and _IC2 is that the input bias current _IIN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第１６の実施形態）
図１６は、第１６の実施形態の入力バイアス電流低減回路の構成を示す図である。第１６の実施形態は、第１３の実施形態をより具体的に示した第３構成例である。 Sixteenth Embodiment
16 is a diagram showing the configuration of an input bias current reducing circuit according to a sixteenth embodiment. The sixteenth embodiment is a third configuration example showing the thirteenth embodiment more specifically.

第１６の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ５、Ｑ６と、ＰＮＰトランジスタＱ４、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１と、カレントミラーブロックＣＭ１、ＣＭ３と、定電流源Ｉ１とを有する。図１６において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。 The input bias current reduction circuit of the sixteenth embodiment includes NPN transistors Q1, Q2, Q3, Q5, and Q6, PNP transistors Q4, Q7, Q9, Q10, and Q11, current mirror blocks CM1 and CM3, and a constant current source I1. In Fig. 16, _Vcc and _VEE indicate power supply terminals, and IN indicates an input terminal of the amplifier circuit.

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続される。ＮＰＮトランジスタＱ５のコレクタ端子はＮＰＮトランジスタＱ６のエミッタ端子に接続され、ＮＰＮトランジスタＱ６のコレクタ端子はＰＮＰトランジスタＱ４のベース端子とＰＮＰトランジスタＱ９のコレクタ端子とに接続される。 One end of the constant current source I1 is connected to the power supply terminal _VCC , and the other end is connected to the input terminal (IN) of the current mirror block CM1. The first output terminal (OUT1) of the current mirror block CM1 is connected to the emitter terminal of an NPN transistor Q5. The collector terminal of the NPN transistor Q5 is connected to the emitter terminal of an NPN transistor Q6, and the collector terminal of the NPN transistor Q6 is connected to the base terminal of a PNP transistor Q4 and the collector terminal of a PNP transistor Q9.

ＰＮＰトランジスタＱ９、ＰＮＰトランジスタＱ１０及びＰＮＰトランジスタＱ１１のエミッタ端子は、電源端子Ｖ_ＣＣに接続され、ＰＮＰトランジスタＱ９、ＰＮＰトランジスタＱ１０及びＰＮＰトランジスタＱ１１のベース端子が互いに接続される。ＰＮＰトランジスタＱ１０のベース端子とコレクタ端子は、ＰＮＰトランジスタＱ４のエミッタ端子に接続される。ＰＮＰトランジスタＱ１１のコレクタ端子はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。 The emitter terminals of PNP transistor Q9, PNP transistor Q10, and PNP transistor Q11 are connected to the power supply terminal _VCC , and the base terminals of PNP transistor Q9, PNP transistor Q10, and PNP transistor Q11 are connected to each other. The base terminal and collector terminal of PNP transistor Q10 are connected to the emitter terminal of PNP transistor Q4. The collector terminal of PNP transistor Q11 is connected to the collector terminal of NPN transistor Q3, and the emitter terminal of NPN transistor Q3 is connected to the collector terminal of NPN transistor Q1.

図１６の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１６において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉ_Ｂ２はＮＰＮトランジスタＱ２のベース電流、Ｉ_Ｂ３はＮＰＮトランジスタＱ３のベース電流、Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流、Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流、Ｉ_Ｂ６はＮＰＮトランジスタＱ６のベース電流、Ｉ_Ｂ７はＰＮＰトランジスタＱ７のベース電流である。 In the configuration of Fig. 16, in order to operate so as to reduce the input bias current _IIN of the input terminal IN, the base current _IB1 of the NPN transistor Q1 and the output current _IB2 of the current mirror block CM3 are operated so as to cancel each other out. In Fig. 16, _IC1 is the collector current of the NPN transistor Q1, _IC2 is the collector current of the NPN transistor Q2, _Iref is the reference current, _IB2 is the base current of the NPN transistor Q2, _IB3 is the base current of the NPN transistor Q3, _IB4 is the base current of the PNP transistor Q4, _IB5 is the base current of the NPN transistor Q5, _IB6 is the base current of the NPN transistor Q6, and _IB7 is the base current of the PNP transistor Q7.

第１６の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５及びＮＰＮトランジスタＱ６がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。ＰＮＰトランジスタＱ４、ＮＰＮトランジスタＱ５、ＮＰＮトランジスタＱ６及びＰＮＰトランジスタＱ７の具体的な動作を以下に示す。 In the sixteenth embodiment, the PNP transistor Q4, the NPN transistor Q5, and the NPN transistor Q6 adjust the collector current _IC1 of the NPN transistor Q1, and the PNP transistor Q7 adjusts the collector current _{IC2 of the NPN transistor Q2 so as to satisfy the conditional expression (2)} shown in the first embodiment. The specific operations of the PNP transistor Q4, the NPN transistor Q5, the NPN transistor Q6, and the PNP transistor Q7 are described below.

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ＋Ｉ_Ｂ３－Ｉ_Ｂ４－Ｉ_Ｂ５－Ｉ_Ｂ６ …（１６） The collector current I _C1 of the NPN transistor Q1 is expressed by the following formula.
I _C1 = I _ref + I _B3 - I _B4 - I _B5 - I _B6 ...(16)

ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５又はＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６の値がＮＰＮトランジスタＱ３のベース電流Ｉ_Ｂ３と等しい時、式（１６）は以下の式に変換される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉ_Ｂ４－Ｉ_Ｂ５ …（１７） When the value of the base current _IB5 of the NPN transistor Q5 or the base current _IB6 of the NPN transistor Q6 is equal to the base current _IB3 of the NPN transistor Q3, the equation (16) is transformed into the following equation:
I _C1 = I _ref - I _B4 - I _B5 (17)

ここで、式（１７）はＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６＝ＮＰＮトランジスタＱ３のベース電流Ｉ_Ｂ３となる場合を示している。
ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ７－Ｉ_Ｂ２ …（１８） Here, equation (17) shows the case where the base current I _B6 of NPN transistor Q6=the base current I _B3 of NPN transistor Q3.
The collector current I _C2 of the NPN transistor Q2 is expressed by the following formula.
I _C2 = I _ref - _{I B7} - I _B2 (18)

式（１７）、（１８）を比較して、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４＝ＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７の時、かつＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２＝ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５の時、第１の実施形態で示した条件式（２）を満たすことを示している。また、図１６の構成においても図１４、図１５と同様に製造ばらつきや温度変動の影響を受けにくい構成として好適である。 A comparison of equations (17) and (18) shows that when the base current _IB4 of PNP transistor Q4 = the base current _IB7 of PNP transistor Q7 and when the base current _IB2 of NPN transistor Q2 = the base current _IB5 of NPN transistor Q5, the conditional equation (2) shown in the first embodiment is satisfied. Similarly to the configurations shown in Figures 14 and 15, the configuration shown in Figure 16 is also suitable as a configuration that is less susceptible to manufacturing variations and temperature fluctuations.

図１４、図１５、図１６の構成例では、カレントミラーブロックＣＭ２として、カレントミラーの精度向上のためにＰＮＰトランジスタＱ９、Ｑ１０、Ｑ１１によるウィルソン型のカレントミラー回路を備えている。この場合、ＰＮＰトランジスタＱ１０のベース端子及びコレクタ端子にエミッタ端子を接続したＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４が、ＰＮＰトランジスタＱ９のコレクタ端子側に流れ込む。このため、ＰＮＰトランジスタＱ４と対になるように、ベース電流Ｉ_Ｂ４と等しいベース電流Ｉ_Ｂ７を出力するＰＮＰトランジスタＱ７を設けている。このＰＮＰトランジスタＱ７が第２のコレクタ電流調整回路ブロックとして機能する。また、上記のように図１６の構成例ではＮＰＮトランジスタＱ５及びＱ６が第１のコレクタ電流調整回路ブロックとして機能する。 In the configuration examples of Figures 14, 15, and 16, a Wilson-type current mirror circuit consisting of PNP transistors Q9, Q10, and Q11 is provided as the current mirror block CM2 in order to improve the accuracy of the current mirror. In this case, the base current _IB4 of the PNP transistor Q4, whose emitter terminal is connected to the base terminal and collector terminal of the PNP transistor Q10, flows into the collector terminal side of the PNP transistor Q9. For this reason, a PNP transistor Q7 is provided to output a base current _IB7 equal to the base current _IB4 so as to be paired with the PNP transistor Q4. This PNP transistor Q7 functions as a second collector current adjustment circuit block. Also, as described above, in the configuration example of Figure 16, the NPN transistors Q5 and Q6 function as a first collector current adjustment circuit block.

以上のことから、ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５及びＮＰＮトランジスタＱ６がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ１及びＩ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができる。なお、図１４、図１５、図１６の構成例では、カレントミラーブロックＣＭ２の一例として、ＰＮＰトランジスタＱ９、Ｑ１０、Ｑ１１によるウィルソン型のカレントミラー回路を示したが、カレントミラーブロックＣＭ２にウィルソン型以外のカレントミラー回路を用いても、第１および／または第２のコレクタ電流調整回路ブロックによりＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１とＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２とを一致させ、入力バイアス電流Ｉ_ＩＮを低減することができる。 From the above, the PNP transistor Q4, the NPN transistor Q5, and the NPN transistor Q6 adjust the collector current I _C1 of the NPN transistor Q1, and the PNP transistor Q7 adjusts the collector current I _C2 of the NPN transistor Q2. The effect of adjusting the collector currents I _C1 and I _C2 is that the input bias current I _IN can be reduced. Note that in the configuration examples of Figures 14, 15, and 16, a Wilson-type current mirror circuit using the PNP transistors Q9, Q10, and Q11 is shown as an example of the current mirror block CM2, but even if a current mirror circuit other than the Wilson-type is used for the current mirror block CM2, the collector current I _C1 of the NPN transistor Q1 and the collector current I _C2 of the NPN transistor Q2 can be made to match each other by the first and/or second collector current adjustment circuit block, and the input bias current I _IN can be reduced.

図１７は、本実施形態における入力バイアス電流の特性の一例を示すグラフである。図１７では、第１６の実施形態の構成における入力バイアス電流の温度特性のシミュレーション結果を表している。図１７において、破線は本実施形態の入力バイアス電流の特性を、一点鎖線はコレクタ電流調整回路ブロックが無い比較例の特性をそれぞれ示している。本実施形態の構成では、入力バイアス電流をほぼゼロに削減でき、周囲温度の影響を受けずに低減できる結果が得られた。 Figure 17 is a graph showing an example of the characteristics of the input bias current in this embodiment. Figure 17 shows the results of a simulation of the temperature characteristics of the input bias current in the configuration of the 16th embodiment. In Figure 17, the dashed line shows the characteristics of the input bias current in this embodiment, and the dashed line shows the characteristics of a comparative example without a collector current adjustment circuit block. In the configuration of this embodiment, the input bias current can be reduced to almost zero, and the reduction can be achieved without being affected by the ambient temperature.

本実施形態によれば、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。 According to this embodiment, the input bias current I _IN can be reduced, and the error voltage generated in the output voltage of the amplifier circuit due to the input bias current can be reduced.

（第１７の実施形態）
図１８は、第１７の実施形態の入力バイアス電流低減回路の構成を示す図である。第１７の実施形態は差動入力の増幅回路に用いる場合の構成例である。 Seventeenth embodiment
18 is a diagram showing the configuration of an input bias current reduction circuit according to a seventeenth embodiment of the present invention, which is a configuration example used in a differential input amplifier circuit.

第１７の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ２、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、コレクタ電流調整回路ブロック１１、１２と、定電流源Ｉ１とを有する。図１８において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮ１、ＩＮ２は増幅回路の入力端子を示している。定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。 The input bias current reduction circuit of the seventeenth embodiment includes NPN transistors Q2, Q12, Q13, Q14, and Q15, current mirror blocks CM1, CM2, and CM3, collector current adjustment circuit blocks 11 and 12, and a constant current source I1. In Fig. 18, _Vcc and _VEE denote power supply terminals, and IN1 and IN2 denote input terminals of the amplifier circuit. One end of the constant current source I1 is connected to the power supply terminal _Vcc , and the other end is connected to the input terminal (IN) of the current mirror block CM1.

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、コレクタ電流調整回路ブロック１１の第１端子Ａに接続され、コレクタ電流調整回路ブロック１１の第２端子ＢはカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ１４のコレクタ端子に接続され、ＮＰＮトランジスタＱ１４のエミッタ端子は第６のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ１２のコレクタ端子に接続される。カレントミラーブロックＣＭ２の第２出力端子（ＯＵＴ２）はＮＰＮトランジスタＱ１５のコレクタ端子に接続され、ＮＰＮトランジスタＱ１５のエミッタ端子は第７のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ１３のコレクタ端子に接続される。 The first output terminal (OUT1) of the current mirror block CM1 is connected to the first terminal A of the collector current adjustment circuit block 11, and the second terminal B of the collector current adjustment circuit block 11 is connected to the input terminal (IN) of the current mirror block CM2. The first output terminal (OUT1) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q14, and the emitter terminal of the NPN transistor Q14 is connected to the collector terminal of the NPN transistor Q12 as the sixth NPN transistor. The second output terminal (OUT2) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q15, and the emitter terminal of the NPN transistor Q15 is connected to the collector terminal of the NPN transistor Q13 as the seventh NPN transistor.

なお、ＮＰＮトランジスタＱ１２、Ｑ１３のコレクタ端子に直列接続されるＮＰＮトランジスタＱ１４、Ｑ１５を省略してよい。ＮＰＮトランジスタＱ１４、Ｑ１５は、ＮＰＮトランジスタＱ１２、Ｑ１３のコレクタ－エミッタ間電圧を一定にし、ゲインを増加させるために設けているが、これを設けずにＮＰＮトランジスタＱ１２、Ｑ１３のみの構成としてもよい。 The NPN transistors Q14 and Q15 connected in series to the collector terminals of the NPN transistors Q12 and Q13 may be omitted. The NPN transistors Q14 and Q15 are provided to keep the collector-emitter voltage of the NPN transistors Q12 and Q13 constant and increase the gain, but they may be omitted and the configuration may consist of only the NPN transistors Q12 and Q13.

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、コレクタ電流調整回路ブロック１２の第１端子ＣとＮＰＮトランジスタＱ２のエミッタ端子とに接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の差動入力における第１の入力端子ＩＮ１は、ＮＰＮトランジスタＱ１２のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。増幅回路の差動入力における第２の入力端子ＩＮ２は、ＮＰＮトランジスタＱ１３のベース端子とカレントミラーブロックＣＭ３の第２出力端子（ＯＵＴ２）とに接続される。 The second output terminal (OUT2) of the current mirror block CM1 is connected to the first terminal C of the collector current adjustment circuit block 12 and the emitter terminal of the NPN transistor Q2. The base terminal of the NPN transistor Q2 is connected to the input terminal (IN) of the current mirror block CM3. The first input terminal IN1 of the differential input of the amplifier circuit is connected to the base terminal of the NPN transistor Q12 and the first output terminal (OUT1) of the current mirror block CM3. The second input terminal IN2 of the differential input of the amplifier circuit is connected to the base terminal of the NPN transistor Q13 and the second output terminal (OUT2) of the current mirror block CM3.

図１８の構成において、入力端子ＩＮ１の入力バイアス電流Ｉ_ＩＮ１及び入力端子ＩＮ２の入力バイアス電流Ｉ_ＩＮ２を低減するために、以下のように動作させる。すなわち、ＮＰＮトランジスタＱ１２のベース電流Ｉ_Ｂ１２とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）の出力電流Ｉ_Ｂ２とが打消し合い、また、ＮＰＮトランジスタＱ１３のベース電流Ｉ_Ｂ１３とカレントミラーブロックＣＭ３の第２出力端子（ＯＵＴ２）の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。 18, in order to reduce the input bias current _IIN1 of the input terminal IN1 and the input bias current _IIN2 of the input terminal IN2, the following operation is performed: That is, the base current _IB12 of the NPN transistor Q12 and the output current _IB2 of the first output terminal (OUT1) of the current mirror block CM3 cancel each other out, and the base current _IB13 of the NPN transistor Q13 and the output current _IB2 of the second output terminal (OUT2) of the current mirror block CM3 cancel each other out.

第１７の実施形態は、第１の実施形態で示した条件式（２）を満たすように、コレクタ電流調整回路ブロック１１がＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２及びＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３を調整し、コレクタ電流調整回路ブロック１２がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。コレクタ電流調整回路ブロック１１及びコレクタ電流調整回路ブロック１２の具体的な動作を以下に示す。 In the seventeenth embodiment, the collector current adjustment circuit block 11 adjusts the collector current _IC12 of the NPN transistor Q12 and the collector current _IC13 of the NPN transistor Q13, and the collector current adjustment circuit block 12 adjusts the collector current _IC2 of the NPN transistor Q2, so as to satisfy the conditional expression (2) shown in the first embodiment. The specific operations of the collector current adjustment circuit block 11 and the collector current adjustment circuit block 12 are described below.

ＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２及びＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３は以下の式で表される。
Ｉ_Ｃ１２＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ１４ …（１９）
Ｉ_Ｃ１３＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ１５ …（２０） The collector current I _C12 of the NPN transistor Q12 and the collector current I _C13 of the NPN transistor Q13 are expressed by the following equations.
I _C12 = I _ref - Ix + I _B14 (19)
I _C13 =I _ref -Ix+I _B15 ...(20)

上式において、Ｉ_ｒｅｆ：基準電流、Ｉｘ：コレクタ電流調整回路ブロック１１による調整電流、Ｉ_Ｂ１４：ＮＰＮトランジスタＱ１４のベース電流、Ｉ_Ｂ１５：ＮＰＮトランジスタＱ１５のベース電流である。 In the above equation, I _ref is the reference current, Ix is the adjustment current by the collector current adjustment circuit block 11, I _B14 is the base current of NPN transistor Q14, and I _B15 is the base current of NPN transistor Q15.

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２－Ｉｙ …（２１） The collector current I _C2 of the NPN transistor Q2 is expressed by the following formula.
I _C2 = I _ref - I _B2 - Iy (21)

ここで、条件式（２）を満たすような上記の式（１９）、（２０）、（２１）の調整電流Ｉｘ、Ｉｙを設定する。このとき、コレクタ電流調整回路ブロック１１によって生成される調整電流ＩｘがＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２及びＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３を調整し、コレクタ電流調整回路ブロック１２によって生成される調整電流ＩｙがＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ１２、Ｉ_Ｃ１３、及びＩ_Ｃ２を調整する効果として、ＮＰＮトランジスタＱ１２、Ｑ１３のコレクタ電流Ｉ_Ｃ１２及びＩ_Ｃ１３とＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２とを一致させ、入力端子ＩＮ１、ＩＮ２の入力バイアス電流Ｉ_ＩＮ１及びＩ_ＩＮ２を低減することができる。 Here, the adjustment currents Ix and Iy of the above expressions (19), (20), and (21) are set so as to satisfy the conditional expression (2). At this time, the adjustment current Ix generated by the collector current adjustment circuit block 11 adjusts the collector current _IC12 of the NPN transistor Q12 and the collector current _IC13 of the NPN transistor Q13, and the adjustment current Iy generated by the collector current adjustment circuit block 12 adjusts the collector current _IC2 of the NPN transistor Q2. The effect of adjusting the collector currents _IC12 , _IC13 , and _IC2 is that the collector currents _IC12 and IC13 of the NPN transistors _Q12 and Q13 can be made to match with the collector current _IC2 of the NPN transistor Q2, thereby reducing the input bias currents _IIN1 and _IIN2 of the input terminals IN1 and IN2.

（第１８の実施形態）
図１９は、第１８の実施形態の入力バイアス電流低減回路の構成を示す図である。第１８の実施形態は差動入力の各入力端子に対応させてコレクタ電流調整回路ブロックを設けた構成例である。 (Eighteenth embodiment)
19 is a diagram showing the configuration of an input bias current reduction circuit according to the eighteenth embodiment. The eighteenth embodiment is a configuration example in which a collector current adjustment circuit block is provided corresponding to each input terminal of a differential input.

第１８の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６，Ｑ１７と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ４、ＣＭ５と、コレクタ電流調整回路ブロック１１、１３ａ、１３ｂと、定電流源Ｉ１とを有する。図１９において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮ１、ＩＮ２は増幅回路の入力端子を示している。定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。 The input bias current reduction circuit of the 18th embodiment includes NPN transistors Q12, Q13, Q14, Q15, Q16, and Q17, current mirror blocks CM1, CM2, CM4, and CM5, collector current adjustment circuit blocks 11, 13a, and 13b, and a constant current source I1. In Fig. 19, _Vcc and _VEE denote power supply terminals, and IN1 and IN2 denote input terminals of the amplifier circuit. One end of the constant current source I1 is connected to the power supply terminal _Vcc , and the other end is connected to the input terminal (IN) of the current mirror block CM1.

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、コレクタ電流調整回路ブロック１１の第１端子Ａに接続され、コレクタ電流調整回路ブロック１１の第２端子ＢはカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ１４のコレクタ端子に接続され、ＮＰＮトランジスタＱ１４のエミッタ端子はＮＰＮトランジスタＱ１２のコレクタ端子に接続される。カレントミラーブロックＣＭ２の第２出力端子（ＯＵＴ２）はＮＰＮトランジスタＱ１５のコレクタ端子に接続され、ＮＰＮトランジスタＱ１５のエミッタ端子はＮＰＮトランジスタＱ１３のコレクタ端子に接続される。 The first output terminal (OUT1) of the current mirror block CM1 is connected to the first terminal A of the collector current adjustment circuit block 11, and the second terminal B of the collector current adjustment circuit block 11 is connected to the input terminal (IN) of the current mirror block CM2. The first output terminal (OUT1) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q14, and the emitter terminal of the NPN transistor Q14 is connected to the collector terminal of the NPN transistor Q12. The second output terminal (OUT2) of the current mirror block CM2 is connected to the collector terminal of the NPN transistor Q15, and the emitter terminal of the NPN transistor Q15 is connected to the collector terminal of the NPN transistor Q13.

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、第３のコレクタ電流調整回路ブロックとしてのコレクタ電流調整回路ブロック１３ａの第１端子Ｃと第８のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ１６のエミッタ端子とに接続される。ＮＰＮトランジスタＱ１６のベース端子は第４のカレントミラーブロックとしてのカレントミラーブロックＣＭ４の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第３出力端子（ＯＵＴ３）は、第４のコレクタ電流調整回路ブロックとしてのコレクタ電流調整回路ブロック１３ｂの第１端子Ｄと第９のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ１７のエミッタ端子とに接続される。ＮＰＮトランジスタＱ１７のベース端子は第５のカレントミラーブロックとしてのカレントミラーブロックＣＭ５の入力端子（ＩＮ）に接続される。 The second output terminal (OUT2) of the current mirror block CM1 is connected to the first terminal C of the collector current adjustment circuit block 13a as the third collector current adjustment circuit block and the emitter terminal of the NPN transistor Q16 as the eighth NPN transistor. The base terminal of the NPN transistor Q16 is connected to the input terminal (IN) of the current mirror block CM4 as the fourth current mirror block. The third output terminal (OUT3) of the current mirror block CM1 is connected to the first terminal D of the collector current adjustment circuit block 13b as the fourth collector current adjustment circuit block and the emitter terminal of the NPN transistor Q17 as the ninth NPN transistor. The base terminal of the NPN transistor Q17 is connected to the input terminal (IN) of the current mirror block CM5 as the fifth current mirror block.

増幅回路の差動入力における第１の入力端子ＩＮ１は、ＮＰＮトランジスタＱ１２のベース端子とカレントミラーブロックＣＭ４の第１出力端子（ＯＵＴ１）とに接続される。増幅回路の差動入力における第２の入力端子ＩＮ２は、ＮＰＮトランジスタＱ１３のベース端子とカレントミラーブロックＣＭ５の第１出力端子（ＯＵＴ１）とに接続される。入力端子ＩＮ１に印加された入力信号がＮＰＮトランジスタＱ１２のベース端子に入力され、入力端子ＩＮ２に印加された入力信号がＮＰＮトランジスタＱ１３のベース端子に入力される。 The first input terminal IN1 of the differential input of the amplifier circuit is connected to the base terminal of the NPN transistor Q12 and the first output terminal (OUT1) of the current mirror block CM4. The second input terminal IN2 of the differential input of the amplifier circuit is connected to the base terminal of the NPN transistor Q13 and the first output terminal (OUT1) of the current mirror block CM5. The input signal applied to the input terminal IN1 is input to the base terminal of the NPN transistor Q12, and the input signal applied to the input terminal IN2 is input to the base terminal of the NPN transistor Q13.

図１９の構成において、入力端子ＩＮ１の入力バイアス電流Ｉ_ＩＮ１及び入力端子ＩＮ２の入力バイアス電流Ｉ_ＩＮ２を低減するために、以下のように動作させる。すなわち、ＮＰＮトランジスタＱ１２のベース電流Ｉ_Ｂ１２とカレントミラーブロックＣＭ４の第１出力端子（ＯＵＴ１）の出力電流Ｉ_Ｂ１６とが打消し合い、また、ＮＰＮトランジスタＱ１３のベース電流Ｉ_Ｂ１３とカレントミラーブロックＣＭ５の第１出力端子（ＯＵＴ１）の出力電流Ｉ_Ｂ１７とが打消し合うように動作させる。 19, in order to reduce the input bias current _IIN1 of the input terminal IN1 and the input bias current _IIN2 of the input terminal IN2, the following operation is performed: That is, the base current _IB12 of the NPN transistor Q12 and the output current _IB16 of the first output terminal (OUT1) of the current mirror block CM4 cancel each other out, and the base current _IB13 of the NPN transistor Q13 and the output current _IB17 of the first output terminal (OUT1) of the current mirror block CM5 cancel each other out.

第１８の実施形態は、第１の実施形態で示した条件式（２）を満たすように、各コレクタ電流調整回路ブロックによってコレクタ電流を調整する。すなわち、コレクタ電流調整回路ブロック１１がＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２及びＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３を調整する。また、コレクタ電流調整回路ブロック１３ａがＮＰＮトランジスタＱ１６のコレクタ電流Ｉ_Ｃ１６を調整し、コレクタ電流調整回路ブロック１３ｂがＮＰＮトランジスタＱ１７のコレクタ電流Ｉ_Ｃ１７を調整する構成になっている。コレクタ電流調整回路ブロック１１、コレクタ電流調整回路ブロック１３ａ及びコレクタ電流調整回路ブロック１３ｂの具体的な動作を以下に示す。 In the eighteenth embodiment, the collector current is adjusted by each collector current adjustment circuit block so as to satisfy the conditional expression (2) shown in the first embodiment. That is, the collector current adjustment circuit block 11 adjusts the collector current _IC12 of the NPN transistor Q12 and the collector current _IC13 of the NPN transistor Q13. Also, the collector current adjustment circuit block 13a adjusts the collector current _IC16 of the NPN transistor Q16, and the collector current adjustment circuit block 13b adjusts the collector current _IC17 of the NPN transistor Q17. The specific operations of the collector current adjustment circuit block 11, the collector current adjustment circuit block 13a, and the collector current adjustment circuit block 13b are described below.

ＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２及びＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３は以下の式で表される。
Ｉ_Ｃ１２＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ１４ …（２２）
Ｉ_Ｃ１３＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ１５ …（２３）
上式において、Ｉ_ｒｅｆ：基準電流、Ｉｘ：コレクタ電流調整回路ブロック１１による調整電流、Ｉ_Ｂ１４：ＮＰＮトランジスタＱ１４のベース電流、Ｉ_Ｂ１５：ＮＰＮトランジスタＱ１５のベース電流である。 The collector current I _C12 of the NPN transistor Q12 and the collector current I _C13 of the NPN transistor Q13 are expressed by the following equations.
I _C12 = I _ref - Ix + I _B14 (22)
I _C13 = I _ref - Ix + I _B15 (23)
In the above equation, I _ref is the reference current, Ix is the adjustment current by the collector current adjustment circuit block 11, I _B14 is the base current of NPN transistor Q14, and I _B15 is the base current of NPN transistor Q15.

ＮＰＮトランジスタＱ１６のコレクタ電流Ｉ_Ｃ１６は以下の式で表される。
Ｉ_Ｃ１６＝Ｉ_ｒｅｆ－Ｉ_Ｂ１６－Ｉｚ１ …（２４） The collector current I _C16 of the NPN transistor Q16 is expressed by the following formula.
I _C16 = I _ref - I _B16 - Iz1...(24)

上式において、Ｉ_Ｂ１６：ＮＰＮトランジスタＱ１６のベース電流、Ｉｚ１：コレクタ電流調整回路ブロック１３ａによる調整電流である。 In the above formula, I _B16 is the base current of the NPN transistor Q16, and Iz1 is the regulated current by the collector current regulating circuit block 13a.

ＮＰＮトランジスタＱ１７のコレクタ電流Ｉ_Ｃ１７は以下の式で表される。
Ｉ_Ｃ１７＝Ｉ_ｒｅｆ－Ｉ_Ｂ１７－Ｉｚ２ …（２５） The collector current I _C17 of the NPN transistor Q17 is expressed by the following formula.
I _C17 = I _ref - I _B17 - Iz2...(25)

上式において、Ｉ_Ｂ１７：ＮＰＮトランジスタＱ１７のベース電流、Ｉｚ２：コレクタ電流調整回路ブロック１３ｂによる調整電流である。 In the above formula, I _B17 is the base current of NPN transistor Q17, and Iz2 is the adjustment current by collector current adjustment circuit block 13b.

ここで、式（２２）、（２４）を比較し、条件式（２）を満たすような調整電流Ｉｘ、Ｉｚ１を設定するとともに、式（２３）、（２５）を比較し、条件式（２）を満たすような調整電流Ｉｘ、Ｉｚ２を設定する。このとき、コレクタ電流調整回路ブロック１１によって生成される調整電流ＩｘがＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２を調整し、コレクタ電流調整回路ブロック１３ａによって生成される調整電流Ｉｚ１がＮＰＮトランジスタＱ１６のコレクタ電流Ｉ_Ｃ１６を調整する。また、コレクタ電流調整回路ブロック１１によって生成される調整電流ＩｘがＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３を調整し、コレクタ電流調整回路ブロック１３ｂによって生成される調整電流Ｉｚ２がＮＰＮトランジスタＱ１７のコレクタ電流Ｉ_Ｃ１７を調整する。 Here, equations (22) and (24) are compared to set adjustment currents Ix and Iz1 that satisfy conditional equation (2), and equations (23) and (25) are compared to set adjustment currents Ix and Iz2 that satisfy conditional equation (2). At this time, adjustment current Ix generated by collector current adjustment circuit block 11 adjusts collector current _IC12 of NPN transistor Q12, and adjustment current Iz1 generated by collector current adjustment circuit block 13a adjusts collector current _IC16 of NPN transistor Q16. In addition, adjustment current Ix generated by collector current adjustment circuit block 11 adjusts collector current _IC13 of NPN transistor Q13, and adjustment current Iz2 generated by collector current adjustment circuit block 13b adjusts collector current _IC17 of NPN transistor Q17.

このコレクタ電流Ｉ_Ｃ１２及びＩ_Ｃ１６、並びにＩ_Ｃ１３及びＩ_Ｃ１７を調整する効果として、ＮＰＮトランジスタＱ１２、Ｑ１６のコレクタ電流Ｉ_Ｃ１２及びＩ_Ｃ１６とを一致させ、並びにＮＰＮトランジスタＱ１３、Ｑ１７のコレクタ電流Ｉ_Ｃ１３及びＩ_Ｃ１７とを一致させ、入力端子ＩＮ１、ＩＮ２の入力バイアス電流Ｉ_ＩＮ１及びＩ_ＩＮ２を低減することができる。 The effect of adjusting the collector currents _IC12 and _IC16 , as well as _IC13 and _IC17 , is to match the collector currents _IC12 and _IC16 of the NPN transistors Q12, Q16, and to match the collector currents _IC13 and IC17 of the NPN transistors Q13, _Q17 , thereby reducing the input bias currents _IIN1 and IIN2 of the input terminals IN1, _IN2 .

以上説明したように、本実施形態では、ＮＰＮトランジスタＱ１、Ｑ２のコレクタ電流Ｉ_Ｃ１、Ｉ_Ｃ２を一致させるために、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整するコレクタ電流調整回路ブロック１１を備えている。また、ＮＰＮトランジスタＱ１、Ｑ２のコレクタ電流Ｉ_Ｃ１、Ｉ_Ｃ２を一致させるために、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整するコレクタ電流調整回路ブロック１２を備えている。この構成により、入力端子ＩＮにおいてＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流（すなわちＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２）が打消し合い、入力バイアス電流を低減することができる。 As described above, in this embodiment, in order to match the collector currents _IC1 and _IC2 of the NPN transistors Q1 and Q2, a collector current adjustment circuit block 11 is provided that adjusts the collector current _IC1 of the NPN transistor Q1. In addition, in order to match the collector currents _IC1 and _IC2 of the NPN transistors Q1 and Q2, a collector current adjustment circuit block 12 is provided that adjusts the collector current _IC2 of the NPN transistor Q2. With this configuration, the base current _IB1 of the NPN transistor Q1 and the output current of the current mirror block CM3 (i.e., the base current _IB2 of the NPN transistor Q2) cancel each other out at the input terminal IN, making it possible to reduce the input bias current.

また、差動入力の場合も同様に構成可能である。第１の入力端子ＩＮ１においてＮＰＮトランジスタＱ１２のベース電流Ｉ_Ｂ１２とカレントミラーブロックＣＭ４の出力電流（すなわちＮＰＮトランジスタＱ１６のベース電流Ｉ_Ｂ１６）が打消し合い、入力バイアス電流を低減することができる。また、第２の入力端子ＩＮ２においてＮＰＮトランジスタＱ１３のベース電流Ｉ_Ｂ１３とカレントミラーブロックＣＭ５の出力電流（すなわちＮＰＮトランジスタＱ１７のベース電流Ｉ_Ｂ１７）が打消し合い、入力バイアス電流を低減することができる。 A similar configuration is also possible for the case of differential input. At the first input terminal IN1, the base current _IB12 of the NPN transistor Q12 and the output current of the current mirror block CM4 (i.e., the base current _IB16 of the NPN transistor Q16) cancel each other out, thereby reducing the input bias current. At the second input terminal IN2, the base current _IB13 of the NPN transistor Q13 and the output current of the current mirror block CM5 (i.e., the base current _IB17 of the NPN transistor Q17) cancel each other out, thereby reducing the input bias current.

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。 Although various embodiments have been described above with reference to the drawings, it goes without saying that the present invention is not limited to such examples. It is clear that a person skilled in the art can come up with various modified or revised examples within the scope of the claims, and it is understood that these also naturally fall within the technical scope of the present invention. Furthermore, the components in the above embodiments may be combined in any manner as long as it does not deviate from the spirit of the present invention.

本発明は、増幅回路における入力バイアス電流を十分に低減することが可能となる効果を有し、例えば、演算増幅回路、コンパレータ、計装アンプ等の増幅回路における入力バイアス電流低減回路として有用である。 The present invention has the effect of making it possible to sufficiently reduce the input bias current in an amplifier circuit, and is useful, for example, as an input bias current reduction circuit in amplifier circuits such as operational amplifier circuits, comparators, and instrumentation amplifiers.

１１、１２、１３ａ、１３ｂ：コレクタ電流調整回路ブロック
ＣＭ１、ＣＭ２、ＣＭ３、ＣＭ４、ＣＭ５：カレントミラーブロック
Ｉ１：定電流源
Ｉ２、Ｉ３：調整電流源
ＩＮ、ＩＮ１、ＩＮ２：入力端子
Ｑ１、Ｑ２、Ｑ３、Ｑ５、Ｑ６、Ｑ８、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６、Ｑ１７：ＮＰＮトランジスタ
Ｑ４、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１：ＰＮＰトランジスタ 11, 12, 13a, 13b: Collector current adjustment circuit block CM1, CM2, CM3, CM4, CM5: Current mirror block I1: Constant current source I2, I3: Adjustable current source IN, IN1, IN2: Input terminals Q1, Q2, Q3, Q5, Q6, Q8, Q12, Q13, Q14, Q15, Q16, Q17: NPN transistors Q4, Q7, Q9, Q10, Q11: PNP transistors

Claims

a first constant current source that outputs a reference current;
a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal;
a first collector current adjustment circuit block that receives an output current from a first output terminal of the first current mirror block at a first terminal and combines and outputs an adjusted current from a second terminal;
a second current mirror block that receives an output current from a second terminal of the first collector current adjustment circuit block and outputs a current from a first output terminal;
A first input terminal;
a first NPN transistor having a collector terminal to which an output current from a first output terminal of the second current mirror block is input and a base terminal to which an input signal applied to the first input terminal is input;
a second NPN transistor having an emitter terminal to which an output current from a second output terminal of the first current mirror block is input;
a third current mirror block that receives a base current of the second NPN transistor and outputs a current from a first output terminal to the first input terminal ;
The first collector current adjustment circuit block includes:
the adjusting current is set so that the collector current of the first NPN transistor and the collector current of the second NPN transistor become equal to each other within a predetermined error range;
Input bias current reduction circuit.

The first collector current adjustment circuit block includes:
a first regulated current source having one end connected to the first terminal and the second terminal and outputting the regulated current between the first terminal and the second terminal;
2. The input bias current reduction circuit according to claim 1.

The first collector current adjustment circuit block includes:
a first PNP transistor having a base terminal connected to the first terminal and the second terminal and outputting a base current corresponding to the regulating current between the first terminal and the second terminal;
2. The input bias current reduction circuit according to claim 1.

The first collector current adjustment circuit block includes:
a third NPN transistor having an emitter terminal connected to the first terminal, a collector terminal connected to the second terminal, and outputting a base current corresponding to the regulating current between the first terminal and the second terminal;
2. The input bias current reduction circuit according to claim 1.

The first collector current adjustment circuit block includes:
a third NPN transistor and a fourth NPN transistor, one of whose emitter terminals and the other of whose collector terminals are connected to each other;
an emitter terminal of the third NPN transistor is connected to the first terminal, and a collector terminal of the fourth NPN transistor is connected to the second terminal;
the third NPN transistor outputs a base current between the first terminal and a connection point between the third and fourth NPN transistors, and the fourth NPN transistor outputs a base current between the connection point between the third and fourth NPN transistors and the second terminal.
2. The input bias current reduction circuit according to claim 1.

The first collector current adjustment circuit block includes:
a third NPN transistor having an emitter terminal connected to the first terminal, a collector terminal connected to the second terminal, and outputting a base current between the first terminal and the second terminal;
a first PNP transistor having a base terminal connected between the first terminal and the second terminal and outputting a base current between the first terminal and the second terminal;
2. The input bias current reduction circuit according to claim 1.

The first collector current adjustment circuit block includes:
a first PNP transistor, a third NPN transistor and a fourth NPN transistor, one of whose emitter terminals and the other of whose collector terminals are connected to each other;
an emitter terminal of the third NPN transistor is connected to the first terminal, and a collector terminal of the fourth NPN transistor is connected to the second terminal;
a base terminal of the first PNP transistor is connected between the first terminal and the second terminal;
the third NPN transistor outputs a base current between the first terminal and a connection point of the third and fourth NPN transistors, the fourth NPN transistor outputs a base current between the connection point of the third and fourth NPN transistors and the second terminal, and the first PNP transistor outputs a base current between the first terminal and the second terminal.
2. The input bias current reduction circuit according to claim 1.

a first constant current source that outputs a reference current;
a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal;
a second current mirror block that receives an output current from a first output terminal of the first current mirror block and outputs a current from a first output terminal;
A first input terminal;
a first NPN transistor having a collector terminal to which an output current from a first output terminal of the second current mirror block is input and a base terminal to which an input signal applied to the first input terminal is input;
a second collector current adjustment circuit block that outputs an adjusted current to a third terminal;
a second NPN transistor, the emitter terminal of which receives a current obtained by combining an output current from a second output terminal of the first current mirror block and the regulated current output from the second collector current regulating circuit block;
a third current mirror block that receives a base current of the second NPN transistor and outputs a current from a first output terminal to the first input terminal ;
The second collector current adjustment circuit block includes:
the adjusting current is set so that the collector current of the first NPN transistor and the collector current of the second NPN transistor become equal to each other within a predetermined error range;
Input bias current reduction circuit.

The second collector current adjustment circuit block includes:
a second regulated current source having one end connected to the third terminal and outputting the regulated current to the third terminal;
9. The input bias current reduction circuit according to claim 8.

The second collector current adjustment circuit block includes:
a second PNP transistor having a base terminal connected to the third terminal and outputting a base current corresponding to the regulating current to the third terminal;
9. The input bias current reduction circuit according to claim 8.

The second collector current adjustment circuit block includes:
a fifth NPN transistor having a base terminal connected to the third terminal and outputting a base current corresponding to the regulating current to the third terminal;
9. The input bias current reduction circuit according to claim 8.

The second collector current adjustment circuit block includes:
a second PNP transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal;
a fifth NPN transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal;
9. The input bias current reduction circuit according to claim 8.

a first constant current source that outputs a reference current;
a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal;
a first collector current adjustment circuit block that receives an output current from a first output terminal of the first current mirror block at a first terminal and combines and outputs a first adjustment current from a second terminal;
a second current mirror block that receives an output current from a second terminal of the first collector current adjustment circuit block and outputs a current from a first output terminal;
A first input terminal;
a first NPN transistor having a collector terminal to which an output current from a first output terminal of the second current mirror block is input and a base terminal to which an input signal applied to the first input terminal is input;
a second collector current regulating circuit block that outputs a second regulated current to a third terminal;
a second NPN transistor, the emitter terminal of which receives a current obtained by combining an output current from a second output terminal of the first current mirror block and the second regulated current output from the second collector current regulating circuit block;
a third current mirror block that receives a base current of the second NPN transistor and outputs a current from a first output terminal to the first input terminal ;
the first collector current adjustment circuit block includes a first PNP transistor having a base terminal connected to the first terminal and the second terminal and outputting a base current between the first terminal and the second terminal;
the second collector current adjustment circuit block includes a second PNP transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal, and a fifth NPN transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal,
The first collector current adjustment circuit block and the second collector current adjustment circuit block include
the first adjusting current and the second adjusting current are set so that a collector current of the first NPN transistor and a collector current of the second NPN transistor are equal to each other within a predetermined error range;
Input bias current reduction circuit.

a first constant current source that outputs a reference current;
a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal;
a first collector current adjustment circuit block that receives an output current from a first output terminal of the first current mirror block at a first terminal and combines and outputs a first adjustment current from a second terminal;
a second current mirror block that receives an output current from a second terminal of the first collector current adjustment circuit block and outputs a current from a first output terminal;
A first input terminal;
a first NPN transistor having a collector terminal to which an output current from a first output terminal of the second current mirror block is input and a base terminal to which an input signal applied to the first input terminal is input;
a second collector current regulating circuit block that outputs a second regulated current to a third terminal;
a second NPN transistor, the emitter terminal of which receives a current obtained by combining an output current from a second output terminal of the first current mirror block and the second regulated current output from the third terminal of the second collector current regulating circuit block;
a third current mirror block that receives a base current of the second NPN transistor and outputs a current from a first output terminal to the first input terminal;
the first collector current adjustment circuit block includes a third NPN transistor having an emitter terminal connected to the first terminal, a collector terminal connected to the second terminal, and outputting a base current between the first terminal and the second terminal;
a first PNP transistor having a base terminal connected between the first terminal and the second terminal and outputting a base current between the first terminal and the second terminal;
the second collector current adjustment circuit block has a second PNP transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal;
The first collector current adjustment circuit block and the second collector current adjustment circuit block include
the first adjusting current and the second adjusting current are set so that a collector current of the first NPN transistor and a collector current of the second NPN transistor are equal to each other within a predetermined error range;
Input bias current reduction circuit.

a first constant current source that outputs a reference current;
a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal;
a first collector current adjustment circuit block that receives an output current from a first output terminal of the first current mirror block at a first terminal and combines and outputs a first adjustment current from a second terminal;
a second current mirror block that receives an output current from a second terminal of the first collector current adjustment circuit block and outputs a current from a first output terminal;
A first input terminal;
a first NPN transistor having a collector terminal to which an output current from a first output terminal of the second current mirror block is input and a base terminal to which an input signal applied to the first input terminal is input;
a second collector current regulating circuit block that outputs a second regulated current to a third terminal;
a second NPN transistor, the emitter terminal of which receives a current obtained by combining an output current from a second output terminal of the first current mirror block and the second regulated current output from a third terminal of the second collector current regulating circuit block;
a third current mirror block that receives a base current of the second NPN transistor and outputs a current from a first output terminal to the first input terminal;
the first collector current adjustment circuit block includes a first PNP transistor, and a third NPN transistor and a fourth NPN transistor, one of whose emitter terminals and the other of whose collector terminals are connected to each other;
an emitter terminal of the third NPN transistor is connected to the first terminal, and a collector terminal of the fourth NPN transistor is connected to the second terminal;
a base terminal of the first PNP transistor is connected between the first terminal and the second terminal;
the third NPN transistor outputs a base current between the first terminal and a junction point of the third and fourth NPN transistors, the fourth NPN transistor outputs a base current between the junction point of the third and fourth NPN transistors and the second terminal, and the first PNP transistor outputs a base current between the first terminal and the second terminal,
the second collector current adjustment circuit block has a second PNP transistor having a base terminal connected to the third terminal and outputting a base current to the third terminal;
The first collector current adjustment circuit block and the second collector current adjustment circuit block include
the first regulated current and the second regulated current are adjusted so that a collector current of the first NPN transistor and a collector current of the second NPN transistor are equal to each other within a predetermined error range.
Input bias current reduction circuit.

a first constant current source that outputs a reference current;
a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal and a second output terminal;
a first collector current adjustment circuit block that receives an output current from a first output terminal of the first current mirror block at a first terminal and combines and outputs a first adjustment current from a second terminal;
a second current mirror block that receives an output current from a second terminal of the first collector current adjustment circuit block and outputs a current from a first output terminal and a second output terminal;
A first input terminal;
a sixth NPN transistor, the collector terminal of which receives the output current of the first output terminal of the second current mirror block, and the base terminal of which receives the input signal applied to the first input terminal;
A second input terminal; and
a seventh NPN transistor, the collector terminal of which receives the output current from the second output terminal of the second current mirror block, and the base terminal of which receives the input signal applied to the second input terminal;
a second collector current regulating circuit block that outputs a second regulated current to a third terminal;
a second NPN transistor, the emitter terminal of which receives a current obtained by combining an output current from a second output terminal of the first current mirror block and the second regulated current output from the third terminal of the second collector current regulating circuit block;
a third current mirror block which receives a base current of the second NPN transistor, outputs a current from a first output terminal to the first input terminal, and outputs a current from a second output terminal to the second input terminal;
the first collector current adjustment circuit block and the second collector current adjustment circuit block are realized by a configuration according to any one of claims 13 to 15,
The first collector current adjustment circuit block and the second collector current adjustment circuit block include
the first adjustment current and the second adjustment current are set so that the collector currents of the sixth and seventh NPN transistors and the collector current of the second NPN transistor are equal to each other within a predetermined error range;
Input bias current reduction circuit.

a first constant current source that outputs a reference current;
a first current mirror block that receives an output current of the first constant current source and outputs a current from a first output terminal, a second output terminal, and a third output terminal;
a first collector current adjustment circuit block that receives an output current from a first output terminal of the first current mirror block at a first terminal and combines and outputs a first adjustment current from a second terminal;
a second current mirror block that receives an output current from a second terminal of the first collector current adjustment circuit block and outputs a current from a first output terminal and a second output terminal;
A first input terminal;
a sixth NPN transistor, the collector terminal of which receives the output current of the first output terminal of the second current mirror block, and the base terminal of which receives the input signal applied to the first input terminal;
A second input terminal; and
a seventh NPN transistor, the collector terminal of which receives the output current from the second output terminal of the second current mirror block, and the base terminal of which receives the input signal applied to the second input terminal;
a third collector current regulating circuit block that outputs a third regulated current to a fourth terminal;
an eighth NPN transistor, the emitter terminal of which receives a current obtained by combining an output current from a second output terminal of the first current mirror block and the third regulated current output from the fourth terminal of the third collector current regulating circuit block;
a fourth collector current regulating circuit block that outputs a fourth regulated current to a fifth terminal;
a ninth NPN transistor, the emitter terminal of which receives a current obtained by combining an output current from a third output terminal of the first current mirror block and the fourth regulated current output from the fifth terminal of the fourth collector current regulating circuit block;
a fourth current mirror block that receives a base current of the eighth NPN transistor and outputs a current from a first output terminal to the first input terminal;
a fifth current mirror block that receives a base current of the ninth NPN transistor and outputs a current from a first output terminal to the second input terminal;
the first collector current adjustment circuit block is realized by a configuration as set forth in any one of claims 13 to 15, and the third collector current adjustment circuit block and the fourth collector current adjustment circuit block are realized by the same configuration as the second collector current adjustment circuit block as set forth in the selected claim;
The first collector current adjustment circuit block, the third collector current adjustment circuit block, and the fourth collector current adjustment circuit block are
the first adjustment current, the third adjustment current, and the fourth adjustment current are set so that the collector currents of the sixth and seventh NPN transistors and the collector currents of the eighth and ninth NPN transistors are equal to each other within a predetermined error range;
Input bias current reduction circuit.