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JP7595057B2 - 半導体装置、及び電子機器 - Google Patents
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JP7595057B2 - 半導体装置、及び電子機器 - Google Patents

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Description

本発明の一態様は、半導体装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」、「ブレインインスパイア」等と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。人工ニューラルネットワークを用いることで、人間並み、もしくは、人間を超える精度での推論も可能である。人工ニューラルネットワークでは、ニューロン出力の重み付け和の演算、すなわち、積和演算が主要な演算である。
積和演算を実行する回路として、ＯＳトランジスタが用いられたメモリセルを利用する発明が、例えば、特許文献１に開示されている。ＯＳトランジスタ（酸化物半導体トランジスタと呼称する場合がある。）は、チャネル形成領域に金属酸化物半導体を有するトランジスタのことであって、オフ電流が極小であることが報告されている（例えば、非特許文献１、及び非特許文献２）。また、ＯＳトランジスタが用いられた様々な半導体装置が作製されている（例えば、非特許文献３、及び非特許文献４）。ＯＳトランジスタの製造プロセスは、従来のＳｉトランジスタのＣＭＯＳプロセスに組み込むことができ、ＯＳトランジスタはＳｉトランジスタに積層することが可能である（例えば、非特許文献４）。
特開２０１７－１６８０９９号公報
Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ－Ｇａ－Ｚｎ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄ ｉｔｓ ｔｒａｎｓｉｓｔｏｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ ｅｔ ａｌ．，"Ｅｖａｌｕａｔｉｏｎ ｏｆ Ｏｆｆ－Ｓｔａｔｅ Ｃｕｒｒｅｎｔ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｔｒａｎｓｉｓｔｏｒ Ｕｓｉｎｇ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ－Ｇａｌｌｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ａｍａｎｏ ｅｔ ａｌ．，"Ｌｏｗ Ｐｏｗｅｒ ＬＣ Ｄｉｓｐｌａｙ Ｕｓｉｎｇ Ｉｎ－Ｇａ－Ｚｎ－Ｏｘｉｄｅ ＴＦＴｓ Ｂａｓｅｄ ｏｎ Ｖａｒｉａｂｌｅ Ｆｒａｍｅ Ｆｒｅｑｕｅｎｃｙ，"ＳＩＤ Ｓｙｍｐ．Ｄｉｇ．Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６－６２９（２０１０）． Ｔ．Ｉｓｈｉｚｕ ｅｔ ａｌ．，"Ｅｍｂｅｄｄｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｉｅｓ：Ａ Ｋｅｙ Ｅｎａｂｌｅｒ ｆｏｒ Ｌｏｗ－Ｐｏｗｅｒ ＵＬＳＩ，"ＥＣＳ Ｔｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９－１５６（２０１７）．
積和演算をデジタル回路で実行する場合、乗数となるデジタルデータ（乗数データ）と被乗数となるデジタルデータ（被乗数データ）の乗算をデジタル乗算回路にて実行する。その後、当該乗算で得られたデジタルデータ（積データ）の加算をデジタル加算回路にて実行し、当積和演算の結果としてデジタルデータ（積和データ）を取得する。デジタル乗算回路、及びデジタル加算回路は、多ビットの演算を取り扱える仕様であることが好ましい。しかしながら、この場合、デジタル乗算回路、及びデジタル加算回路のそれぞれの回路規模が大きくなる場合があり、演算回路全体の回路面積の増大と消費電力の増大に繋がる恐れがある。
また、人工ニューラルネットワークでは、積和演算の他に活性化関数の演算が行われる。活性化関数の演算をデジタル回路で実行する仕様とした場合、上述したとおり、演算回路全体の回路面積の増大と、また、消費電力の増大に繋がる恐れがある。また、積和演算をデジタル乗算回路、及びデジタル加算回路でなくアナログ回路で実行した場合、当該アナログ回路によって出力された演算結果はアナログ信号となるため、当該演算結果を活性化関数の演算を行うデジタル回路に入力するには、一度アナログ信号からデジタル信号に変換する必要がある。更に、当該デジタル回路は、活性化関数の演算結果をデジタル信号として出力するため、当該演算結果を用いて再度積和演算を行うには、当該アナログ回路に入力するために、当該演算結果のデジタル信号をアナログ信号に変換する必要がある。特に、人工ニューラルネットワークでは、積和演算と活性化関数の演算が繰り返し行われるため、アナログ回路とデジタル回路とを混在した回路では、デジタル信号とアナログ信号との変換も頻繁に行われる。このため、デジタル信号とアナログ信号との変換を行う回路の消費電力も増大する場合がある。
本発明の一態様は、活性化関数の演算が可能な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置を提供することを課題の一とする。
又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、上記半導体装置を有する電子機器を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１回路と、第２回路と、を有する半導体装置であって、第２回路は、第１スイッチと、第２スイッチと、電流電圧変換回路と、第１トランジスタと、を有する。第１回路は、第２回路の第１端子に電気的に接続され、第２回路の第１端子は、第１スイッチの第１端子に電気的に接続されているため、第１回路は、第１スイッチの第１端子に電気的に接続されている。第１スイッチの第２端子は、電流電圧変換回路の入力端子に電気的に接続されている。電流電圧変換回路の出力端子は、第１トランジスタの第１端子に電気的に接続され、第１トランジスタの第２端子は、第２スイッチの第１端子に電気的に接続されている。第１回路は、複数の第１データとしてＷ１乃至Ｗｍ（ｍは１以上の整数とする。）を保持する機能と、第１回路に複数の第２データとしてＸ１乃至Ｘｍが入力されたときに、式（Ａ１）の値に応じた電流を第２回路の第１端子に流す機能と、を有する。また、電流電圧変換回路は、電流電圧変換回路の入力端子に入力された電流に応じた第１電位を電流電圧変換回路の出力端子に出力する機能を有する。また、第１トランジスタは、第１電位が、第１トランジスタのゲートの電位と第１トランジスタのしきい値電圧との和以上であるときに、第１トランジスタの第２端子から第１電位を出力する機能と、第１電位が、当該和よりも小さいときに、第１トランジスタの第２端子から当該和の電位を出力する機能と、を有する。
Figure 0007595057000001
（２）
又は、本発明の一態様は、上記（１）において、電流電圧変換回路は、オペアンプと、負荷と、を有する構成としてもよい。特に、オペアンプの反転入力端子は、電流電圧変換回路の第１端子と、負荷の第１端子と、に電気的に接続され、オペアンプの出力端子は、負荷の第２端子に電気的に接続されていることが好ましい。
（３）
又は、本発明の一態様は、上記（２）において、負荷は、抵抗、ダイオード、又はトランジスタのいずれか一を有する構成としてもよい。
（４）
又は、本発明の一態様は、上記（１）乃至（３）のいずれか一の半導体装置が、カレントミラー回路を含む第３回路を有し、更に、第１回路が、第１セルと、第２セルと、第１配線と、第２配線と、第３配線と、を有し、第１セルが、第１容量を有し、第２セルは、第２容量を有する構成としてもよい。具体的には、第１配線は、第１セルと、第２回路の第１端子と、第３回路と、に電気的に接続され、第２配線は、第２セルと、第３回路と、に電気的に接続され、第３配線は、第１容量の第１端子と、第２容量の第１端子と、に電気的に接続されている。また、第１セルは、第１容量の第２端子に第１電位を保持する機能と、第１電位に応じた電流量を第１配線に流す機能と、を有する。また、第２セルは、第２容量の第２端子に第２電位を保持する機能と、第２電位に応じた電流量を第２配線に流す機能と、を有する。また、カレントミラー回路は、第２配線に流れる電流量を、第１配線にも流す機能を有する。なお、複数の第１データの一は、第１電位と第２電位との電位差に応じたデータである。また、第３配線には、複数の第２データの一に応じた電位が入力される。
（５）
又は、本発明の一態様は、上記（１）乃至（４）のいずれか一において、第１セルが、第２トランジスタと、第３トランジスタと、を有し、第２セルが、第４トランジスタと、第５トランジスタと、を有する構成としてもよい。具体的には、第２トランジスタの第１端子は、第１容量の第２端子と、第３トランジスタのゲートと、に電気的に接続され、第３トランジスタの第１端子は、第１配線に電気的に接続され、第４トランジスタの第１端子は、第２容量の第２端子と、第５トランジスタのゲートと、に電気的に接続され、第５トランジスタの第１端子は、第２配線に電気的に接続されている。
（６）
又は、本発明の一態様は、上記（１）乃至（５）のいずれか一の半導体装置と、筐体と、を有する電子機器である。また、半導体装置によって、積和演算、及びＲｅＬＵ関数の演算が行われる。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージ等にチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、及びドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
また、本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」、又は「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、又は「配線」の用語は、複数の「電極」、又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」、又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素、酸素などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本発明の一態様によって、活性化関数の演算が可能な半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置を提供することができる。
又は、本発明の一態様によって、新規な半導体装置などを提供することができる。又は、本発明の一態様によって、上記半導体装置を有する電子機器を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、半導体装置の構成例を示すブロック図である。
図２は、半導体装置に含まれる回路の構成例を示す回路図である。
図３Ａ、及び図３Ｂは、半導体装置に含まれる回路の構成例を示す回路図である。
図４は、半導体装置に含まれる回路の構成例を示す回路図である。
図５は、半導体装置に含まれる回路の構成例を示す回路図である。
図６は、半導体装置の動作例を示すタイミングチャートである。
図７は、半導体装置の構成例を示すブロック図である。
図８は、半導体装置の構成例を示す回路図である。
図９は、半導体装置の構成例を示すブロック図である。
図１０は、半導体装置に含まれる回路の構成例を示す回路図である。
図１１は、半導体装置に含まれる回路の構成例を示す回路図である。
図１２Ａ、及び図１２Ｂは、階層型のニューラルネットワークを説明する図である。
図１３は、半導体装置の構成例を示すブロック図である。
図１４は、半導体装置の構成例を示す断面模式図である。
図１５は、半導体装置の構成例を示す断面模式図である。
図１６Ａ乃至図１６Ｃは、トランジスタの構成例を示す断面模式図である。
図１７は、半導体装置の構成例を示す断面模式図である。
図１８は、半導体装置の構成例を示す断面模式図である。
図１９Ａ、及び図１９Ｂは、トランジスタの構成例を示す断面模式図である。
図２０Ａ、及び図２０Ｂは、トランジスタの構成例を示す断面模式図である。
図２１Ａは容量素子の構成例を示す上面図であり、図２１Ｂ、及び図２１Ｃは容量素子の構成例を示す断面斜視図である。
図２２Ａは容量素子の構成例を示す上面図であり、図２２Ｂは容量の構成例を示す断面図であり、図２２Ｃは容量素子の構成例を示す断面斜視図である。
図２３は、半導体装置の構成例を示す断面模式図である。
図２４は、半導体装置の構成例を示す断面模式図である。
図２５ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図２５Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図２５Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図２６Ａは半導体ウェハの一例を示す斜視図であり、図２６Ｂはチップの一例を示す斜視図であり、図２６Ｃ及び図２６Ｄは電子部品の一例を示す斜視図である。
図２７Ａ乃至図２７Ｆは、撮像装置を収めたパッケージ、モジュールの斜視図である。
図２８は、電子機器の一例を示す斜視図である。
図２９Ａ乃至図２９Ｃは、電子機器の一例を示す斜視図である。
図３０は、回路シミュレータに入力した回路構成を示す回路図である。
図３１は、回路シミュレータによって得られた、入力電流に対する出力電圧の関係を示すグラフである。
図３２Ａは、時間と電流量の関係を示すグラフであり、図３２Ｂは、回路シミュレータによって得られた、出力電圧の時間変化を示すグラフである。
人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼称する場合がある。
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼称する場合がある。
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である、演算回路の一例について、説明する。
＜演算回路の構成例１＞
図１に示す演算回路ＭＡＣ１は、積和演算、及び関数の演算が可能な演算回路の構成例を示している。演算回路ＭＡＣ１は、後述する複数のメモリセルに保持された複数の第１データと、入力された複数の第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、複数の第１データ、及び複数の第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
演算回路ＭＡＣ１は、一例として、メモリセルアレイＣＡと、回路ＣＭＳと、回路ＷＤＤと、回路ＸＬＤと、回路ＷＬＤと、回路ＡＣＴＶと、を有する。
メモリセルアレイＣＡは、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］と、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］と、を有する。メモリセルアレイＣＡにおいて、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］は、ｍ行ｎ列（ｍは１以上の整数であり、ｎは１以上の整数である。）のマトリクス状に配置されている。また、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］は、メモリセルアレイＣＡのｎ＋１列目に配置されている。
メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］は、第１データを保持する機能を有し、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］は、積和演算を行うために必要になる参照データを保持する機能を有する。なお、参照データも、第１データ、及び第２データと同様に、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
メモリセルＡＭ［１，１］は、配線ＷＤ［１］と、配線ＢＬ［１］と、配線ＷＬ［１］と、配線ＸＬ［１］と、に電気的に接続されている。また、メモリセルＡＭ［ｍ，１］は、配線ＷＤ［１］と、配線ＢＬ［１］と、配線ＷＬ［ｍ］と、配線ＸＬ［ｍ］と、に電気的に接続されている。また、メモリセルＡＭ［１，ｎ］は、配線ＷＤ［ｎ］と、配線ＢＬ［ｎ］と、配線ＷＬ［１］と、配線ＸＬ［１］と、に電気的に接続されている。また、メモリセルＡＭ［ｍ，ｎ］は、配線ＷＤ［ｎ］と、配線ＢＬ［ｎ］と、配線ＷＬ［ｍ］と、配線ＸＬ［ｍ］と、に電気的に接続されている。また、メモリセルＡＭｒ［１］は、配線ＷＤｒと、配線ＢＬｒと、配線ＷＬ［１］と、配線ＸＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｒ［ｍ］は、配線ＷＤｒと、配線ＢＬｒと、配線ＷＬ［ｍ］と、配線ＸＬ［ｍ］と、に電気的に接続されている。
メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］と、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］と、のそれぞれの詳細な回路構成の例については、後述する。
回路ＣＭＳは、一例として、配線ＢＬ［１］乃至配線ＢＬ［ｎ］と、配線ＢＬｒと、に電気的に接続されている。回路ＣＭＳは、配線ＢＬ［１］からメモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，１］のそれぞれに電流を供給する機能と、当該電流を定電流に設定する機能を有する。また、回路ＣＭＳは、配線ＢＬ［ｎ］からメモリセルＡＭ［１，ｎ］乃至メモリセルＡＭ［ｍ，ｎ］のそれぞれに電流を供給する機能と、当該電流を定電流に設定する機能を有する。また、回路ＣＭＳは、配線ＢＬｒからメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに電流を供給する機能と、当該電流とほぼ同じ電流量を配線ＢＬ［１］乃至配線ＢＬ［ｎ］に供給する機能と、当該電流を定電流に設定する機能を有する。
回路ＷＤＤは、一例として、配線ＷＤ［１］乃至配線ＷＤ［ｎ］と、配線ＷＤｒと、に電気的に接続されている。回路ＷＤＤは、メモリセルアレイＣＡが有するそれぞれのメモリセルに格納するためのデータを送信する機能を有する。例えば、回路ＷＤＤは、配線ＷＤ［１］乃至配線ＷＤ［ｎ］に当該データとして第１データを送信し、また、配線ＷＤｒに当該データとして参照データを送信することができる。
回路ＷＬＤは、一例として、配線ＷＬ［１］乃至配線ＷＬ［ｍ］に電気的に接続されている。回路ＷＬＤは、メモリセルアレイＣＡが有するメモリセルにデータを書き込む際に、データの書き込み先となるメモリセルを選択する機能を有する。具体例として、メモリセルアレイＣＡのｉ行目（ｉは１以上ｍ以下の整数である。）のメモリセルにデータを書き込むとき、回路ＷＬＤは、配線ＷＬ［ｉ］に高レベル電位を与え、また、配線ＷＬ［ｉ］以外の配線ＷＬ［１］乃至配線ＷＬ［ｍ］に低レベル電位を与えることで、データの書き込み先となるメモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭｒ［ｉ］を選択することができる。
回路ＸＬＤは、一例として、配線ＸＬ［１］乃至配線ＸＬ［ｍ］に電気的に接続されている。回路ＸＬＤは、第１データとの乗算を行うための第２データを、メモリセルアレイＣＡが有するそれぞれのメモリセルに送信する機能を有する。具体的には、例えば、回路ＸＬＤは、配線ＸＬ［１］乃至配線ＸＬ［ｍ］に第２データに応じた電位を与えることができる。
回路ＡＣＴＶは、一例として、配線ＢＬ［１］乃至配線ＢＬ［ｎ］と、配線ＢＬｒと、配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］と、に電気的に接続されている。回路ＡＣＴＶは、例えば、配線ＢＬ［１］乃至配線ＢＬ［ｎ］と、配線ＢＬｒと、に所定の電圧を入力する機能と、を有する。また、回路ＡＣＴＶは、例えば、配線ＢＬ［１］から回路ＡＣＴＶに流れる電流量に応じた電圧を出力する機能と、当該電圧を用いてあらかじめ定義された関数系に従った演算を行う機能と、当該関数の演算の結果を配線ＮＩＬ［１］に出力する機能と、を有する。また、回路ＡＣＴＶは、例えば、配線ＢＬ［ｎ］から回路ＡＣＴＶに流れる電流量を電圧などに変換する機能と、当該電圧を用いてあらかじめ定義された関数系に従った演算を行う機能と、当該関数の演算の結果を配線ＮＩＬ［ｎ］に出力する機能と、を有する。
特に、回路ＡＣＴＶにおける、あらかじめ定義された関数系としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数（ランプ関数）、しきい値関数などを用いることができる。また、これらの関数は、例えば、ニューラルネットワークにおける活性化関数として適用することができる。
＜＜回路ＡＣＴＶの構成例＞＞
次に、演算回路ＭＡＣ１に適用することができる回路ＡＣＴＶの構成例について、説明する。
図２は、回路ＡＣＴＶの構成例を示した回路図である。回路ＡＣＴＶは、一例として、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］と、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］と、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］と、スイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］と、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］と、スイッチＳＷ５ｒと、を有する。
トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれとしては、例えば、ｐチャネル型トランジスタを適用することができる。
また、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれは、互いに電気特性が等しいことが好ましい。そのためには、例えば、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれは、互いにサイズ（例えば、チャネル長、チャネル幅、トランジスタの構成など）が等しいことが好ましい。トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれのサイズを互いに等しくすることによって、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれのソース、ドレイン、ゲートなどの電位などを指す。
また、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］は、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート、ソース、及びドレインには、飽和領域で動作する範囲での電圧が適切に入力されている場合を含むものとする。
また、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれは、シリコンがチャネル形成領域に含まれているトランジスタ（以後、Ｓｉトランジスタと呼称する）を適用することが好ましい。また、シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとすることができる。
なお、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれとしては、ｐチャネル型トランジスタの代わりに、ｎチャネル型トランジスタを適用してもよい場合がある。また、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれは、ＯＳトランジスタを適用してもよい。
また、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、スイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］、及びスイッチＳＷ５ｒのそれぞれは、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用することができる。又は、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、スイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］、及びスイッチＳＷ５ｒとしては、例えば、機械的なスイッチを適用してもよい。なお、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、スイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］、及びスイッチＳＷ５ｒにトランジスタを適用する場合、当該トランジスタは、ＯＳトランジスタ、またはＳｉトランジスタとすることができる。
なお、本実施の形態では、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、スイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］、及びスイッチＳＷ５ｒのそれぞれは、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
スイッチＳＷ４Ａ［１］の第１端子は、スイッチＳＷ５［１］の第１端子と、配線ＢＬ［１］と、に電気的に接続され、スイッチＳＷ４Ａ［１］の第２端子は、回路ＩＶＣ［１］の第１端子に電気的に接続されている。また、配線ＢＬ［１］は、一例として、回路ＡＣＴＶの複数の第１端子の一に電気的に接続されているため、上記の「スイッチＳＷ４Ａ［１］の第１端子は、スイッチＳＷ５［１］の第１端子と、配線ＢＬ［１］と、に電気的に接続されている」は、「スイッチＳＷ４Ａ［１］の第１端子は、スイッチＳＷ５［１］の第１端子と、回路ＡＣＴＶの複数の第１端子の一と、に電気的に接続されている」と換言することができる。回路ＩＶＣ［１］の第２端子は、トランジスタＴｒ５１［１］の第１端子に電気的に接続され、トランジスタＴｒ５１［１］の第２端子は、スイッチＳＷ４Ｂ［１］の第１端子に電気的に接続されている。スイッチＳＷ４Ｂ［１］の第２端子は、配線ＮＩＬ［１］に電気的に接続されている。また、配線ＮＩＬ［１］は、一例として、回路ＡＣＴＶの複数の第２端子の一に電気的に接続されているため、上記の「スイッチＳＷ４Ｂ［１］の第２端子は、配線ＮＩＬ［１］に電気的に接続されている」は、「スイッチＳＷ４Ｂ［１］の第２端子は、回路ＡＣＴＶの複数の第２端子の一に電気的に接続されている」と換言することができる。
同様に、スイッチＳＷ４Ａ［ｎ］の第１端子は、スイッチＳＷ５［ｎ］の第１端子と、配線ＢＬ［ｎ］と、に電気的に接続され、スイッチＳＷ４Ａ［ｎ］の第２端子は、回路ＩＶＣ［ｎ］の第１端子に電気的に接続されている。また、配線ＢＬ［ｎ］は、一例として、回路ＡＣＴＶの複数の第１端子の一に電気的に接続されているため、上記の「スイッチＳＷ４Ａ［ｎ］の第１端子は、スイッチＳＷ５［ｎ］の第１端子と、配線ＢＬ［ｎ］と、に電気的に接続されている」は、「スイッチＳＷ４Ａ［ｎ］の第１端子は、スイッチＳＷ５［ｎ］の第１端子と、回路ＡＣＴＶの複数の第１端子の一と、に電気的に接続されている」と換言することができる。回路ＩＶＣ［ｎ］の第２端子は、トランジスタＴｒ５１［ｎ］の第１端子に電気的に接続され、トランジスタＴｒ５１［ｎ］の第２端子は、スイッチＳＷ４Ｂ［ｎ］の第１端子に電気的に接続されている。スイッチＳＷ４Ｂ［ｎ］の第２端子は、配線ＮＩＬ［ｎ］に電気的に接続されている。また、配線ＮＩＬ［ｎ］は、一例として、回路ＡＣＴＶの複数の第２端子の一に電気的に接続されているため、上記の「スイッチＳＷ４Ｂ［ｎ］の第２端子は、配線ＮＩＬ［ｎ］に電気的に接続されている」は、「スイッチＳＷ４Ｂ［ｎ］の第２端子は、回路ＡＣＴＶの複数の第２端子の一に電気的に接続されている」と換言することができる。
また、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］のそれぞれの第２端子は、配線ＶＳＬに電気的に接続され、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］のそれぞれの制御端子は、配線ＷＥに電気的に接続されている。また、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれのゲートは、配線ＶＢＡに電気的に接続されている。また、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、及びスイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］のそれぞれの制御端子は、配線ＳＬ４に電気的に接続されている。
また、スイッチＳＷ５ｒの第１端子は、配線ＢＬｒに電気的に接続され、スイッチＳＷ５ｒの第２端子は、配線ＶＳＬに電気的に接続され、スイッチＳＷ５ｒの制御端子は、配線ＷＥに電気的に接続されている。
回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］のそれぞれは、第１端子に入力された電流量に応じた電圧を第２端子に出力する機能を有する。つまり、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］は、電流電圧変換回路としての機能を有する。
配線ＶＳＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。
配線ＷＥは、一例として、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］、及びスイッチＳＷ５ｒの導通状態と非導通状態との切り替えを行うための電圧を供給する配線として機能する。
配線ＳＬ４は、一例として、スイッチＳＷ４［１］乃至スイッチＳＷ４［ｎ］の導通状態と非導通状態との切り替えを行うための電圧を供給する配線として機能する。
配線ＶＢＡは、一例として、定電圧を与える配線として機能する。
トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれは、例えば、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれの第１端子－第２端子間の電圧を制御する機能を有する。具体的には、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれは、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］のそれぞれの第２端子から、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれの第２端子に転送される電位を制限する機能を有する。このとき、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれの第１端子－第２端子間の電圧は、配線ＶＢＡが与える定電圧と、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］のそれぞれの第１端子の電位と、によって定められる。
次に、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］に適用できる回路の構成例について説明する。図３Ａの回路ＡＣＴＶでは、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］の具体的な回路構成を示している。
図３Ａの回路ＡＣＴＶにおいて、回路ＩＶＣ［１］は、抵抗ＲＥ［１］と、オペアンプＯＰ［１］と、を有する。また、回路ＩＶＣ［ｎ］は、抵抗ＲＥ［ｎ］と、オペアンプＯＰ［ｎ］と、を有する。
回路ＩＶＣ［１］において、オペアンプＯＰ［１］の反転入力端子は、回路ＩＶＣ［１］の第１端子と、抵抗ＲＥ［１］の第１端子と、に電気的に接続されている。また、オペアンプＯＰ［１］の非反転入力端子は、配線ＶｄＬに電気的に接続されている。また、オペアンプＯＰ［１］の出力端子は、抵抗ＲＥ［１］の第２端子と、回路ＩＶＣ［１］の第２端子と、に電気的に接続されている。
また、回路ＩＶＣ［ｎ］において、オペアンプＯＰ［ｎ］の反転入力端子は、回路ＩＶＣ［ｎ］の第１端子と、抵抗ＲＥ［ｎ］の第１端子と、に電気的に接続されている。また、オペアンプＯＰ［ｎ］の非反転入力端子は、配線ＶｄＬに電気的に接続されている。また、オペアンプＯＰ［ｎ］の出力端子は、抵抗ＲＥ［ｎ］の第２端子と、回路ＩＶＣ［ｎ］の第２端子と、に電気的に接続されている。
配線ＶｄＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位などとすることができる。
つまり、図３Ａの回路ＡＣＴＶには、抵抗ＲＥ［１］乃至抵抗ＲＥ［ｎ］とオペアンプＯＰ［１］乃至オペアンプＯＰ［ｎ］と配線ＶｄＬとによって、ｎ個の電流電圧変換回路が構成されている。
また、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］に適用できる回路の構成例としては、図３Ａに示す回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］に限定されない。例えば、図３Ｂに示す回路ＡＣＴＶのとおり、図３Ａの回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］に備えられている抵抗ＲＥ［１］乃至抵抗ＲＥ［ｎ］のそれぞれを負荷ＬＥ［１］乃至負荷ＬＥ［ｎ］に変更してもよい。負荷ＬＥ［１］乃至負荷ＬＥ［ｎ］としては、例えば、ダイオード、トランジスタなどを用いてもよく、これらの回路素子を用いた場合でも、負荷ＬＥ［１］乃至負荷ＬＥ［ｎ］とオペアンプＯＰ［１］乃至オペアンプＯＰ［ｎ］とによって、ｎ個の電流電圧変換回路を構成することができる。
次に、回路ＡＣＴＶの具体的な動作例について説明する。なお、ここでは、一例として、図３Ａに示す回路ＡＣＴＶの動作について説明する。
回路ＡＣＴＶにおいて、配線ＷＥに高レベル電位を入力し、配線ＳＬ４に高レベル電位を入力することによって、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、及びスイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］のそれぞれはオン状態となる。このため、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］のそれぞれの第１端子には、配線ＶＳＬが与える電位が印加される。
配線ＶＳＬが与える電位は、例えば、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］のそれぞれにおける、初期化用の電位とすることができる。このため、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］のそれぞれの第２端子から、当該初期化用の電位に応じた電位が出力される。また、このとき、配線ＢＬ［ｊ］（ｊは１以上ｎ以下の整数とする。）から、回路ＡＣＴＶに電流が流れている場合、当該電流は、配線ＶＳＬ側に流れる。
また、回路ＡＣＴＶにおいて、配線ＷＥに高レベル電位を入力し、配線ＳＬ４に低レベル電位を入力することによって、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］、及びスイッチＳＷ５ｒをオン状態になり、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、及びスイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］がオフ状態となる。このとき、配線ＢＬ［１］乃至配線ＢＬ［ｎ］、及び配線ＢＬｒには、配線ＶＳＬが与える電位が印加される。
また、回路ＡＣＴＶにおいて、配線ＷＥに低レベル電位を入力し、配線ＳＬ４に高レベル電位を入力することによって、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］のそれぞれはオフ状態となり、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、及びスイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］のそれぞれはオン状態となる。このため、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］のそれぞれの第１端子は、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれと導通状態となる。
このとき、配線ＢＬ［ｊ］（ｊは１以上ｎ以下の整数とする。）から、回路ＩＶＣ［ｊ］の第１端子を介して、抵抗ＲＥ［ｊ］に電流量ＩＳ［ｊ］が流れるものとする。回路ＩＶＣ［ｊ］に含まれているオペアンプＯＰ［ｊ］は抵抗ＲＥ［ｊ］を介した負帰還の構成となっているため、抵抗ＲＥ［ｊ］の抵抗値をＲとし、配線ＶｄＬが与える電位をＶｒｅｆとし、回路ＩＶＣ［ｊ］の第２端子の電位をＶＡ［ｊ］としたとき、電位ＶＡ［ｊ］は次の式で表すことができる。
Figure 0007595057000002
また、電位ＶＡ［ｊ］は、トランジスタＴｒ５１［ｊ］の第１端子に入力される。このとき、トランジスタＴｒ５１［ｊ］の第２端子から出力される電位は、トランジスタＴｒ５１［ｊ］のゲートに入力される、配線ＶＢＡが与える電位と、電位ＶＡ［ｊ］と、に応じて決まる。配線ＶＢＡが与える電位をＶＢＩＡＳとし、トランジスタＴｒ５１［ｊ］のしきい値電圧をＶｔｈとし、トランジスタＴｒ５１［ｊ］の第２端子から出力される電位をＶＯＵＴ［ｊ］としたとき、電位ＶＯＵＴ［ｊ］は次の近似式で表すことができる。
Figure 0007595057000003
なお、式（１．２）は、ＶＡ［ｊ］がＶＢＩＡＳ＋Ｖｔｈ以上のときに成り立ち、式（１．３）は、ＶＡ［ｊ］がＶＢＩＡＳ＋Ｖｔｈ未満のときに成り立つ。
式（１．２）、及び式（１．３）より、トランジスタＴｒ５１［ｉ］の第１端子に入力される電位と、トランジスタＴｒ５１［ｉ］の第２端子から出力される電位と、の関係は、ＲｅＬＵ関数（ランプ関数）の演算としてみなすことができる。
ＲｅＬＵ関数は、例えば、実施の形態３で説明する階層型のニューラルネットワークに含まれるニューロンの活性化関数として扱うことができる。つまり、回路ＡＣＴＶを用いることによって、階層型のニューラルネットワークにおける活性化関数の演算を行うことができる。
＜＜メモリセルの構成例＞＞
次に、メモリセルアレイＣＡに含まれているメモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］の構成例について、説明する。
図４は、メモリセルアレイＣＡと、回路ＣＭＳと、の構成例を示した回路図である。メモリセルアレイＣＡ、及び回路ＣＭＳは、複数の第１データと複数の第２データとの積和を計算する機能を有する。
図４に示すメモリセルアレイＣＡにおいて、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量Ｃ１と、を有する。
また、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］に含まれているトランジスタＴｒ１１のサイズは互いに等しいことが好ましい。また、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］に含まれているトランジスタＴｒ１２のサイズは互いに等しいことが好ましい。
トランジスタのサイズを互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。そのため、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＴｒ１１のサイズを等しくし、かつメモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＴｒ１２のサイズを等しくすることによって、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＴｒ１１のソース、ドレイン、ゲートなどの電位、トランジスタＴｒ１２のソース、ドレイン、ゲートなどの電位、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに入力されている電圧などを指す。
なお、トランジスタＴｒ１１は、特に断りの無い場合は、スイッチング素子として機能する場合を含むものとする。すなわち、トランジスタＴｒ１１のゲート、ソース、及びドレインには、トランジスタＴｒ１１がスイッチング素子として動作する範囲での電圧が適切に入力されている場合を含むものとする。また、トランジスタＴｒ１１は、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
また、トランジスタＴｒ１２は、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート、ソース、及びドレインには、飽和領域で動作する範囲での電圧が適切に入力されている場合を含むものとする。
なお、トランジスタＴｒ１１は、ＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１１のチャネル形成領域には、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物が含まれていることがより好ましい。又は、トランジスタＴｒ１１のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物としてもよい。また、トランジスタＴｒ１１は、実施の形態４に記載するトランジスタの構造であることが更に好ましい。
トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１が非導通状態における、保持ノード（例えば、後述するノードＮ［１，１］、ノードＮ［ｍ，１］、ノードＮ［１，ｎ］、ノードＮ［ｍ，ｎ］、ノードＮｒ［１］、ノードＮｒ［ｍ］など）から書き込みワード線（例えば、配線ＷＤ［１］乃至配線ＷＤ［ｎ］、配線ＷＤｒなど）へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
また、トランジスタＴｒ１２に対しても、ＯＳトランジスタを用いることで、トランジスタＴｒ１１と同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタＴｒ１２は、ＯＳトランジスタでなく、Ｓｉトランジスタとしてもよい。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとすることができる。
図４において、トランジスタＴｒ１１、及びトランジスタＴｒ１２には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＴｒ１１のゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＴｒ１２のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路などとを電気的に接続するための配線を設けて、当該外部回路などによってそのトランジスタのバックゲートに電位を与える構成としてもよい。
また、図４に図示しているトランジスタＴｒ１１、及びトランジスタＴｒ１２は、バックゲートを有しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、図４に図示しているトランジスタＴｒ１１、及びトランジスタＴｒ１２は、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。
また、図４に図示しているトランジスタＴｒ１１、及びトランジスタＴｒ１２は、ｎチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタＴｒ１１、及びトランジスタＴｒ１２の一部、又は全部をｐチャネル型トランジスタに置き換えてもよい。
なお、上記のトランジスタの構造、極性に関する変更例は、トランジスタＴｒ１１、及びトランジスタＴｒ１２だけに限定されない。例えば、後述するトランジスタＴｒ３３、トランジスタＴｒ３４、更に、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
メモリセルＡＭ［１，１］乃至メモリセル［ｍ，ｎ］と、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］と、のそれぞれにおいて、トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線ＶＲと電気的に接続されている。容量Ｃ１の第１端子は、トランジスタＴｒ１２のゲートと電気的に接続されている。
メモリセルＡＭ［１，１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤ［１］と電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬ［１］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＬ［１］と電気的に接続されている。なお、メモリセルＡＭ［１，１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮ［１，１］としている。
メモリセルＡＭ［ｍ，１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤ［１］と電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［ｍ］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬ［１］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＬ［ｍ］と電気的に接続されている。なお、メモリセルＡＭ［ｍ，１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮ［ｍ，１］としている。
メモリセルＡＭ［１，ｎ］において、トランジスタＴｒ１１の第２端子は、配線ＷＤ［ｎ］と電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬ［ｎ］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＬ［１］と電気的に接続されている。なお、メモリセルＡＭ［１，ｎ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮ［１，ｎ］としている。
メモリセルＡＭ［ｍ，ｎ］において、トランジスタＴｒ１１の第２端子は、配線ＷＤ［ｎ］と電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［ｍ］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬ［ｎ］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＬ［ｍ］と電気的に接続されている。なお、メモリセルＡＭ［ｍ，ｎ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮ［ｍ，ｎ］としている。
メモリセルＡＭｒ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒと電気的に接続され、容量Ｃ１の第２端子は、配線ＸＬ［１］と電気的に接続されている。なお、メモリセルＡＭｒ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｒ［１］としている。加えて、配線ＢＬｒからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭｒ［１］とする。
メモリセルＡＭｒ［ｍ］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［ｍ］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒと電気的に接続され、容量Ｃ１の第２端子は、配線ＸＬ［ｍ］と電気的に接続されている。なお、メモリセルＡＭｒ［ｍ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｒ［ｍ］としている。加えて、配線ＢＬｒからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭｒ［２］とする。
上述したノードＮ［１］、ノードＮ［ｍ］、ノードＮｒ［１］、及びノードＮｒ［ｍ］は、それぞれのメモリセルの保持ノードとして機能する。
配線ＶＲは、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＴｒ１２の第１端子－第２端子間に電流を流すための配線である。そのため、配線ＶＲは、所定の電位を与えるための配線として機能する。なお、本実施の形態では、配線ＶＲが与える電位は、例えば、低レベル電位、接地電位、又は接地電位よりも低い電位とすることができる。
＜＜回路ＣＭＳの構成例＞＞
次に、回路ＣＭＳの構成例について説明する。
図４において、回路ＣＭＳは、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］と、回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］と、回路ＣＭと、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］と、スイッチＳＷ７［１］乃至スイッチＳＷ７［ｎ］と、スイッチＳＷ７ｒと、を有する。
また、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］のそれぞれの制御端子は、配線ＳＬ３に電気的に接続されている。また、スイッチＳＷ７［１］乃至スイッチＳＷ７［ｎ］、及びスイッチＳＷ７ｒのそれぞれの制御端子は、配線ＳＬ７に電気的に接続されている。
また、スイッチＳＷ７［１］乃至スイッチＳＷ７［ｎ］のそれぞれの第１端子は、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれに電気的に接続されている。また、スイッチＳＷ７ｒの第１端子は、配線ＢＬｒに電気的に接続されている。
配線ＳＬ３は、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］のそれぞれの導通状態、非導通状態の切り替えを行うための電圧を供給する配線として機能する。また、配線ＳＬ７は、スイッチＳＷ７［１］乃至スイッチＳＷ７［ｎ］、及びスイッチＳＷ７ｒのそれぞれの導通状態、非導通状態の切り替えを行うための電圧を供給する配線として機能する。
回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれは、例えば、定電流を流す電流源回路として機能する。また、詳しくは後述するが、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれは、当該定電流の量を設定する機能を有する。
回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれは、ｐチャネル型トランジスタであるトランジスタＴｒ３３と、容量Ｃ６と、スイッチＳＷ１と、を有する。
なお、トランジスタＴｒ３３は、Ｓｉトランジスタであることが好ましい。また、トランジスタＴｒ３３のチャネル形成領域に含まれているシリコンは、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとすることができる。
また、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれに含まれているトランジスタＴｒ３３は、互いに電気特性が等しいことが好ましい。そのためには、例えば、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれのトランジスタＴｒ３３は、互いにサイズが等しいことが好ましい。
また、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれのトランジスタＴｒ３３は、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート、ソース、及びドレインには、飽和領域で動作する範囲での電圧が適切に入力されている場合を含むものとする。
回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれにおいて、トランジスタＴｒ３３の第１端子は配線ＶＨＥに電気的に接続され、トランジスタＴｒ３３のゲートは容量Ｃ６の第１端子と、スイッチＳＷ１の第１端子と、に電気的に接続され、トランジスタＴｒ３３の第２端子はスイッチＳＷ１の第２端子に電気的に接続されている。また、容量Ｃ６の第２端子は配線ＶＨＥに電気的に接続されている。また、スイッチＳＷ１の制御端子は、配線ＳＬ１に電気的に接続されている。
回路ＣＳ１［１］において、トランジスタＴｒ３３の第２端子、及びスイッチＳＷ１の第２端子には、スイッチＳＷ３［１］の第１端子と、スイッチＳＷ７［１］の第２端子と、が電気的に接続されている。
回路ＣＳ１［ｎ］において、トランジスタＴｒ３３の第２端子、及びスイッチＳＷ１の第２端子には、スイッチＳＷ３［ｎ］の第１端子と、スイッチＳＷ７［ｎ］の第２端子と、が電気的に接続されている。
配線ＶＨＥは、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位とすることが好ましい。
配線ＳＬ１は、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれのスイッチＳＷ１の導通状態、非導通状態の切り替えを行うための電圧を供給する配線として機能する。
回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれは、例えば、トランジスタＴｒ３３のソース－ドレイン間電圧が変化しても、ソース－ドレイン間に流れる電流量を一定に保つ機能を有する。具体的には、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれにおいて、スイッチＳＷ１をオン状態にして、トランジスタＴｒ３３をダイオード接続の構成にする。このとき、トランジスタＴｒ３３のソース－ドレイン間には、トランジスタＴｒ３３のソース－ドレイン（ゲート）間電圧に応じた電流が流れる。また、トランジスタＴｒ３３のゲートの電位は、ドレインの電位とほぼ等しくなる。ここで、スイッチＳＷ１をオフ状態にして、トランジスタＴｒ３３のゲートの電位を容量Ｃ６の第１端子によって保持することにより、トランジスタＴｒ３３のゲート－ソース間電圧を一定に保つことができる。このため、トランジスタＴｒ３３は、飽和領域で動作する場合、ドレインの電位が変化しても、ソース－ドレイン間に流れる電流量を、スイッチＳＷ１がオン状態のときに流れる電流量のまま一定に保つことができる。
なお、本明細書等では、このように、トランジスタを一時的にダイオード接続の構成にして、当該トランジスタのゲートの電位をドレインの電位にほぼ等しくして、その後、当該トランジスタのゲートとドレインとを非導通状態にして、当該トランジスタのソース－ドレイン間電流の量を一定に保つことを、「トランジスタのソース－ドレイン間に流れる電流の量を、トランジスタに設定（プログラミング）する」などと記載する。また、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれのように、当該トランジスタが回路に含まれている場合は、「回路に流れる電流の量を、回路に設定（プログラミング）する」、「回路から流出する電流（回路に流入する電流）の量を、回路に設定（プログラミング）する」などと記載する。
回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれは、例えば、定電流を流す電流源回路として機能する。また、回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれも、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれと同様に、当該定電流の量を設定する機能を有する。
回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれは、ｎチャネル型トランジスタであるトランジスタＴｒ３４と、容量Ｃ７と、スイッチＳＷ２と、を有する。
なお、トランジスタＴｒ３４は、例えば、トランジスタＴｒ１１に用いることができるＯＳトランジスタ、Ｓｉトランジスタなどを適用することができる。また、トランジスタＴｒ３４にＳｉトランジスタを適用する場合、トランジスタＴｒ３４のチャネル形成領域に含まれているシリコンは、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとすることができる。
また、回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれに含まれているトランジスタＴｒ３４は、互いに電気特性が等しいことが好ましい。そのためには、例えば、回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれのトランジスタＴｒ３４は、互いにサイズが等しいことが好ましい。
また、回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれのトランジスタＴｒ３４は、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート、ソース、及びドレインには、飽和領域で動作する範囲での電圧が適切に入力されている場合を含むものとする。
回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれにおいて、トランジスタＴｒ３４の第１端子は配線ＶＬＥに電気的に接続され、トランジスタＴｒ３４のゲートは容量Ｃ７の第１端子と、スイッチＳＷ２の第１端子と、に電気的に接続され、トランジスタＴｒ３４の第２端子はスイッチＳＷ２の第２端子に電気的に接続されている。また、容量Ｃ７の第２端子は配線ＶＬＥに電気的に接続されている。また、スイッチＳＷ２の制御端子は、配線ＳＬ２に電気的に接続されている。
回路ＣＳ２［１］において、トランジスタＴｒ３４の第２端子、及びスイッチＳＷ２の第２端子には、スイッチＳＷ３［１］の第２端子が電気的に接続されている。
回路ＣＳ２［ｎ］において、トランジスタＴｒ３４の第２端子、及びスイッチＳＷ２の第２端子には、スイッチＳＷ３［ｎ］の第２端子が電気的に接続されている。
配線ＶＬＥは、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位とすることが好ましい。
配線ＳＬ２は、回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれのスイッチＳＷ２の導通状態、非導通状態の切り替えを行うための電圧を供給する配線として機能する。
回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれは、例えば、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれと同様に、トランジスタＴｒ３４のソース－ドレイン間電圧が変化しても、ソース－ドレイン間に流れる電流量を一定に保つ機能を有する。具体的には、回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれにおいて、スイッチＳＷ２をオン状態にして、トランジスタＴｒ３４をダイオード接続の構成にする。このとき、トランジスタＴｒ３４のソース－ドレイン間には、トランジスタＴｒ３４のソース－ドレイン（ゲート）間電圧に応じた電流が流れる。また、トランジスタＴｒ３４のゲートの電位は、ドレインの電位とほぼ等しくなる。ここで、スイッチＳＷ２をオフ状態にして、トランジスタＴｒ３４のゲートの電位を容量Ｃ７の第１端子によって保持することにより、トランジスタＴｒ３４のゲート－ソース間電圧を一定に保つことができる。このため、トランジスタＴｒ３４は、飽和領域で動作する場合、ドレインの電位が変化しても、ソース－ドレイン間に流れる電流量を、スイッチＳＷ２がオン状態のときに流れる電流量のまま一定に保つことができる。
回路ＣＭは、例えば、カレントミラー回路として機能する。回路ＣＭは、一例として、トランジスタＴｒ３１と、トランジスタＴｒ３２［１］乃至トランジスタＴｒ３２［ｎ］と、を有する。
また、回路ＣＭがカレントミラー回路として機能するためとして、トランジスタＴｒ３１と、トランジスタＴｒ３２［１］乃至トランジスタＴｒ３２［ｎ］と、のそれぞれは、互いに電気特性が等しいことが好ましい。そのためには、例えば、トランジスタＴｒ３１と、トランジスタＴｒ３２［１］乃至トランジスタＴｒ３２［ｎ］と、のそれぞれは、互いにサイズが等しいことが好ましい。
また、トランジスタＴｒ３１と、トランジスタＴｒ３２［１］乃至トランジスタＴｒ３２［ｎ］と、のそれぞれは、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート、ソース、及びドレインには、飽和領域で動作する範囲での電圧が適切に入力されている場合を含むものとする。
トランジスタＴｒ３１、及びトランジスタＴｒ３２［１］乃至トランジスタＴｒ３２［ｎ］のそれぞれの第１端子は、配線ＶＨＥに電気的に接続されている。また、トランジスタＴｒ３１の第２端子は、トランジスタＴｒ３１のゲートと、トランジスタＴｒ３１［１］乃至トランジスタＴｒ３１［ｎ］のそれぞれのゲートと、スイッチＳＷ７ｒの第２端子と、に電気的に接続されている。
トランジスタＴｒ３２［１］の第２端子は、スイッチＳＷ３［１］の第２端子と、回路ＣＳ２［１］のトランジスタＴｒ３４の第２端子と、回路ＣＳ２［１］のスイッチＳＷ２の第２端子と、に電気的に接続されている。また、トランジスタＴｒ３２［ｎ］の第２端子は、スイッチＳＷ３［ｎ］の第２端子と、回路ＣＳ２［ｎ］のトランジスタＴｒ３４の第２端子と、回路ＣＳ２［ｎ］のスイッチＳＷ２の第２端子と、に電気的に接続されている。
回路ＣＭは、図４に示した構成とすることによって、トランジスタＴｒ３１の第１端子－第２端子間に流れる電流とほぼ等しい電流量を、トランジスタＴｒ３２［１］乃至トランジスタＴｒ３２［ｎ］のそれぞれの第１端子－第２端子間に流すことができる。
スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］、スイッチＳＷ７［１］乃至スイッチＳＷ７［ｎ］、及びスイッチＳＷ７ｒとしては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用することができる。また、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］、スイッチＳＷ７［１］乃至スイッチＳＷ７［ｎ］、及びスイッチＳＷ７ｒとしては、例えば、機械的なスイッチを適用してもよい。なお、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］、スイッチＳＷ７［１］乃至スイッチＳＷ７［ｎ］、及びスイッチＳＷ７ｒにトランジスタを適用する場合、当該トランジスタは、ＯＳトランジスタ、またはＳｉトランジスタとすることができる。
また、回路ＣＭの構成は、図４に示す構成に限定されない。回路ＣＭの構成は、例えば、図５に示す回路ＣＭのとおり、トランジスタＴｒ３１とトランジスタＴｒ３５とをカスコード接続し、トランジスタＴｒ３２［１］乃至トランジスタＴｒ３２［ｎ］のそれぞれとトランジスタＴｒ３６［１］乃至トランジスタＴｒ３６［ｎ］のそれぞれとをカスコード接続した構成としてもよい。図５に示す回路ＣＭのとおり、カレントミラー回路に含まれるトランジスタをカスコード接続することによって、当該カレントミラー回路の動作をより安定させることができる。
なお、本実施の形態では、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］、スイッチＳＷ７［１］乃至スイッチＳＷ７［ｎ］、及びスイッチＳＷ７ｒのそれぞれは、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
＜演算回路の動作例＞
次に、演算回路ＭＡＣ１の動作例について説明する。
図６に演算回路ＭＡＣ１の動作例のタイミングチャートを示す。図６のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ１４、またその近傍における、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＬ［ｍ］（本動作例において、ｍは４以上の整数とする。）、配線ＳＬ１、配線ＳＬ２、配線ＳＬ３、配線ＳＬ４、配線ＳＬ７、配線ＷＥ、配線ＷＤ［１］、配線ＷＤｒ、ノードＮ［１，１］、ノードＮ［２，１］、ノードＮ［ｍ，１］、ノードＮｒ［１］、ノードＮｒ［２］、ノードＮｒ［ｍ］、配線ＸＬ［１］、配線ＸＬ［２］、配線ＸＬ［ｍ］の電位の変動を示している。なお、図６では、高レベル電位をＨｉｇｈと表記し、低レベル電位をＬｏｗと表記している。
なお、本動作例において、配線ＶＲが与える電圧を接地電位とする。
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＥには高レベル電位が入力されている。これにより、回路ＡＣＴＶに含まれているスイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］、及びスイッチＳＷ５ｒがオン状態となる。
スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］、及びスイッチＳＷ５ｒがオン状態となることで、配線ＢＬ［１］乃至配線ＢＬ［ｎ］、及び配線ＢＬｒのそれぞれと配線ＶＳＬとの間が導通状態となり、配線ＢＬ［１］乃至配線ＢＬ［ｎ］、及び配線ＢＬｒのそれぞれには、配線ＶＳＬから初期化用の電位が与えられる。なお、本動作例において配線ＶＳＬが与える初期化用の電位を接地電位とする。
また、時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＳＬ４には高レベル電位が入力されている。これにより、回路ＡＣＴＶに含まれているスイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、及びスイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］がオン状態となる。
スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］がオン状態となることで、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］のそれぞれの第１端子には、配線ＶＳＬから接地電位が与えられる。また、本動作例において、配線ＶｄＬが与える電位を接地電位とすることによって、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］のそれぞれの第２端子からは、０Ｖの電位が出力される。
また、時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＬ［１］乃至配線ＷＬ［ｍ］には低レベル電位が入力されている。
また、時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＳＬ１乃至配線ＳＬ３、及び配線ＳＬ７には低レベル電位が入力されている。そのため、回路ＣＭＳにおいて、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］に含まれているスイッチＳＷ１と、回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］に含まれているスイッチＳＷ２と、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］と、スイッチＳＷ７［１］乃至スイッチＳＷ７［ｎ］と、スイッチＳＷ７ｒと、はオフ状態となる。
また、時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＤ［１］、及び配線ＷＤｒには接地電位（図６ではＧＮＤと表記している）が入力されている。
また、時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＸＬ［１］乃至配線ＸＬ［ｍ］のそれぞれには、回路ＸＬＤからの電圧が供給されている。ここでは、例えば、回路ＸＬＤから配線ＸＬ［１］乃至配線ＸＬ［ｍ］のそれぞれに供給される電圧を、基準電位（図６ではＶＲＦＰと表記している。）とする。
なお、時刻Ｔ０１から時刻Ｔ０２までの間において、ノードＮ［１，１］乃至ノードＮ［ｍ，ｎ］のそれぞれの電位、及びノードＮｒ［１］乃至ノードＮｒ［ｍ］のそれぞれの電位を、接地電位（図６ではＧＮＤと表記している）とする。
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＳＬ４には低レベル電位が入力されている。これにより、回路ＡＣＴＶに含まれているスイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、及びスイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］がオフ状態となる。
これにより、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれから、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］の第１端子のそれぞれの第１端子に電流が流れなくなる。このため、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれの電位の変化による、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］の第１端子の電位の変化を抑制することができる。これにより、回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］の初期化が完了する。
なお、時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＥには、時刻Ｔ０２以前から引き続き高レベル電位が入力されている。また、時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＳＬ１、配線ＳＬ２、配線ＳＬ３、配線ＳＬ４、及び配線ＳＬ７には、時刻Ｔ０２以前から引き続き低レベル電位が入力されている。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＬ［１］には高レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［１，ｎ］、及びメモリセルＡＭｒ［１］のそれぞれに含まれているトランジスタＴｒ１１のゲートに高レベル電位が印加されて、それぞれのトランジスタＴｒ１１がオン状態となる。
また、時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＤ［１］には接地電位よりもＶＰＲ－ＶＷ［１，１］大きい電位が入力される。このとき、メモリセルＡＭ［１，１］のトランジスタＴｒ１１はオン状態となっているため、配線ＷＤ［１］とノードＮ［１，１］との間が導通状態となり、メモリセルＡＭ［１，１］の容量Ｃ１の第１端子（ノードＮ［１，１］）には、接地電位よりもＶＰＲ－ＶＷ［１，１］大きい電位が入力される。
なお、本動作例において、ＶＰＲは参照データに対応した電位とし、ＶＷ［１，１］はメモリセルＡＭ［１，１］に保持される第１データに対応した電位とする。
また、時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＤｒには接地電位よりもＶＰＲ大きい電位が入力される。このとき、メモリセルＡＭｒ［１］のトランジスタＴｒ１１はオン状態となっているため、配線ＷＤｒとノードＮｒ［１］との間が導通状態となり、メモリセルＡＭｒ［１］の容量Ｃ１の第１端子（ノードＮｒ［１］）には、接地電位よりもＶＰＲ大きい電位が入力される。
また、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］がオン状態となっているため、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれには、接地電位が入力される。また、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］において、トランジスタＴｒ１２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＴｒ１２の第１端子－第２端子間の電圧はほぼ０Ｖとなる。このため、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］のそれぞれのトランジスタＴｒ１２の第１端子－第２端子間に電流は流れない。
また、スイッチＳＷ５ｒもオン状態となっているため、配線ＢＬｒにも接地電位が入力される。また、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］において、トランジスタＴｒ１２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＴｒ１２の第１端子－第２端子間の電圧はほぼ０Ｖとなる。このため、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＴｒ１２の第１端子－第２端子間に電流は流れない。
また、時刻Ｔ０３から時刻Ｔ０４までの間において、メモリセルＡＭ［１，２］乃至メモリセルＡＭ［１，ｎ］のトランジスタＴｒ１１もオン状態となっているため、このタイミングであれば、配線ＷＤ［２］乃至配線ＷＤ［ｎ］のそれぞれからメモリセルＡＭ［１，２］乃至メモリセルＡＭ［１，ｎ］に第１データを入力することで、ノードＮ［１，２］乃至ノードＮ［１，ｎ］に第１データに応じた電位を書き込むことができる。なお、本動作例では、配線ＷＤ［１］に電気的に接続されているメモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，１］と、配線ＷＤｒに電気的に接続されているメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］と、に着目して説明するため、それら以外のメモリセルの動作については記載を省略する。
また、時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＬ［２］乃至配線ＷＬ［ｍ］には、時刻Ｔ０３以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイＣＡにおいて、２行目からｍ行目までに配置されているメモリセルＡＭ［２，１］乃至メモリセルＡＭ［ｍ，１］、及びメモリセルＡＭｒ［２］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＴｒ１１のゲートに低レベル電位が印加されており、それぞれのトランジスタＴｒ１１はオフ状態となっている。これにより、配線ＷＤ［１］、配線ＷＤｒのそれぞれに入力されているデータが、ノードＮ［２，１］乃至ノードＮ［ｍ，１］、及びノードＮｒ［２］乃至ノードＮｒ［ｍ］に書き込まれることはない。
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
時刻Ｔ０４から時刻Ｔ０５までの間において、配線ＷＬ［１］には低レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［１，ｎ］、及びメモリセルＡＭｒ［１］のそれぞれに含まれているトランジスタＴｒ１１のゲートに低レベル電位が印加されて、それぞれのトランジスタＴｒ１１がオフ状態となる。
メモリセルＡＭ［１，１］において、トランジスタＴｒ１１がオフ状態となることによって、メモリセルＡＭ［１，１］の容量Ｃ１の第１端子（ノードＮ［１，１］）に接地電位よりもＶＰＲ－ＶＷ［１，１］大きい電位が保持される。また、メモリセルＡＭｒ［１］において、トランジスタＴｒ１１がオフ状態となることによって、メモリセルＡＭｒ［１］の容量Ｃ１の第１端子（ノードＮｒ［１］）に接地電位よりもＶＰＲ大きい電位が保持される。
＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＷＬ［２］には高レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭ［２，１］乃至メモリセルＡＭ［２，ｎ］、及びメモリセルＡＭｒ［２］のそれぞれに含まれているトランジスタＴｒ１１のゲートに高レベル電位が印加されて、それぞれのトランジスタＴｒ１１がオン状態となる。
また、時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＷＤ［１］には接地電位よりもＶＰＲ－ＶＷ［２，１］大きい電位が入力される。このとき、メモリセルＡＭ［２，１］のトランジスタＴｒ１１はオン状態となっているため、配線ＷＤ［１］とノードＮ［２，１］との間が導通状態となり、メモリセルＡＭ［２，１］の容量Ｃ１の第１端子（ノードＮ［２，１］）には、接地電位よりもＶＰＲ－ＶＷ［２，１］大きい電位が入力される。
なお、本動作例において、ＶＷ［２，１］はメモリセルＡＭ［２，１］に保持される第１データに対応した電位とする。
また、時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＷＤｒには接地電位よりもＶＰＲ大きい電位が入力される。このとき、メモリセルＡＭｒ［２］のトランジスタＴｒ１１はオン状態となっているため、配線ＷＤｒとノードＮｒ［２］との間が導通状態となり、メモリセルＡＭｒ［２］の容量Ｃ１の第１端子（ノードＮｒ［２］）には、接地電位よりもＶＰＲ大きい電位が入力される。
また、時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＷＬ［１］、及び配線ＷＬ［３］乃至配線ＷＬ［ｍ］には、時刻Ｔ０５以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイＣＡにおいて、１行目、及び３行目からｍ行目までに配置されているメモリセルＡＭ［１，１］、メモリセルＡＭ［３，１］乃至メモリセルＡＭ［ｍ，１］、メモリセルＡＭｒ［１］、及びメモリセルＡＭｒ［３］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＴｒ１１のゲートに低レベル電位が印加されており、それぞれのトランジスタＴｒ１１はオフ状態となっている。これにより、配線ＷＤ［１］、配線ＷＤｒのそれぞれに入力されているデータが、ノードＮ［１，１］、ノードＮ［３，１］乃至ノードＮ［ｍ，１］、ノードＮｒ［１］、及びノードＮｒ［３］乃至ノードＮｒ［ｍ］に書き込まれることはない。
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＷＬ［２］には低レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭ［２，１］乃至メモリセルＡＭ［２，ｎ］、及びメモリセルＡＭｒ［２］のそれぞれに含まれているトランジスタＴｒ１１のゲートに低レベル電位が印加されて、それぞれのトランジスタＴｒ１１がオフ状態となる。
メモリセルＡＭ［２，１］において、トランジスタＴｒ１１がオフ状態となることによって、メモリセルＡＭ［２，１］の容量Ｃ１の第１端子（ノードＮ［２，１］）に接地電位よりもＶＰＲ－ＶＷ［２，１］大きい電位が保持される。また、メモリセルＡＭｒ［２］において、トランジスタＴｒ１１がオフ状態となることによって、メモリセルＡＭｒ［２］の容量Ｃ１の第１端子（ノードＮｒ［２］）に接地電位よりもＶＰＲ大きい電位が保持される。
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間では、上述した時刻Ｔ０３から時刻Ｔ０４までの間、及び時刻Ｔ０５から時刻Ｔ０６までの間の動作と同様に、メモリセルＡＭ［３，１］乃至メモリセルＡＭ［ｍ－１，ｎ］のそれぞれの容量Ｃ１の第１端子に、第１データに対応した電位が保持される。具体的には、例えば、メモリセルＡＭ［３，１］の容量Ｃ１の第１端子（ノードＮ［３，１］）には、接地電位よりもＶＰＲ－ＶＷ［３，１］高い電位が保持され、メモリセルＡＭ［ｍ－１，１］の容量Ｃ１の第１端子（ノードＮ［ｍ－１，１］）には、接地電位よりもＶＰＲ－ＶＷ［ｍ－１，１］高い電位が保持される。
なお、本動作例において、ＶＷ［３，１］はメモリセルＡＭ［３，１］に保持される第１データに対応した電位とし、ＶＷ［ｍ－１，１］はメモリセルＡＭ［ｍ－１，１］に保持される第１データに対応した電位とする。
＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＷＬ［ｍ］には高レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭ［ｍ，１］乃至メモリセルＡＭ［ｍ，ｎ］、及びメモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＴｒ１１のゲートに高レベル電位が印加されて、それぞれのトランジスタＴｒ１１がオン状態となる。
また、時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＷＤ［１］には接地電位よりもＶＰＲ－ＶＷ［ｍ，１］大きい電位が入力される。このとき、メモリセルＡＭ［ｍ，１］のトランジスタＴｒ１１はオン状態となっているため、配線ＷＤ［１］とノードＮ［ｍ，１］との間が導通状態となり、メモリセルＡＭ［ｍ，１］の容量Ｃ１の第１端子（ノードＮ［ｍ，１］）には、接地電位よりもＶＰＲ－ＶＷ［ｍ，１］大きい電位が入力される。
なお、本動作例において、ＶＷ［ｍ，１］はメモリセルＡＭ［ｍ，１］に保持される第１データに対応した電位とする。
また、時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＷＤｒには接地電位よりもＶＰＲ大きい電位が入力される。このとき、メモリセルＡＭｒ［ｍ］のトランジスタＴｒ１１はオン状態となっているため、配線ＷＤｒとノードＮｒ［ｍ］との間が導通状態となり、メモリセルＡＭｒ［ｍ］の容量Ｃ１の第１端子（ノードＮｒ［ｍ］）には、接地電位よりもＶＰＲ大きい電位が入力される。
また、時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＷＬ［１］乃至配線ＷＬ［ｍ－１］には、時刻Ｔ０８以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイＣＡにおいて、１行目からｍ－１行目までに配置されているメモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ－１，１］、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ－１］のそれぞれに含まれているトランジスタＴｒ１１のゲートに低レベル電位が印加されており、それぞれのトランジスタＴｒ１１はオフ状態となっている。これにより、配線ＷＤ［１］、配線ＷＤｒのそれぞれに入力されているデータが、ノードＮ［１，１］乃至ノードＮ［ｍ－１，１］、ノードＮｒ［１］乃至ノードＮｒ［ｍ－１］に書き込まれることはない。
＜＜時刻Ｔ０９から時刻Ｔ１０まで＞＞
時刻Ｔ０９から時刻Ｔ１０までの間において、配線ＷＬ［ｍ］には低レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭ［ｍ，１］乃至メモリセルＡＭ［ｍ，ｎ］、及びメモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＴｒ１１のゲートに低レベル電位が印加されて、それぞれのトランジスタＴｒ１１がオフ状態となる。
メモリセルＡＭ［ｍ，１］において、トランジスタＴｒ１１がオフ状態となることによって、メモリセルＡＭ［ｍ，１］の容量Ｃ１の第１端子（ノードＮ［ｍ，１］）に接地電位よりもＶＰＲ－ＶＷ［ｍ，１］大きい電位が保持される。また、メモリセルＡＭｒ［ｍ］において、トランジスタＴｒ１１がオフ状態となることによって、メモリセルＡＭｒ［ｍ］の容量Ｃ１の第１端子（ノードＮｒ［ｍ］）に接地電位よりもＶＰＲ大きい電位が保持される。
＜＜時刻Ｔ１０から時刻Ｔ１１まで＞＞
時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＷＥに低レベル電位が入力される。これにより、回路ＡＣＴＶにおいて、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］、及びスイッチＳＷ５ｒのそれぞれがオフ状態となる。
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＳＬ１、配線ＳＬ２、及び配線ＳＬ７に高レベル電位が入力される。これにより、回路ＣＭＳにおいて、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれに含まれているスイッチＳＷ１と、回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれに含まれているスイッチＳＷ２と、スイッチＳＷ７［１］乃至スイッチＳＷ７［ｎ］と、スイッチＳＷ７ｒと、がオン状態となる。
このとき、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，１］のそれぞれは、配線ＢＬ［１］を介して、回路ＣＭＳに含まれる回路ＣＳ１［１］と導通状態となる。また、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれは、ＢＬｒを介して、回路ＣＭＳに含まれる回路ＣＭと導通状態となる。
ここで、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，１］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。
例えば、配線ＢＬからメモリセルＡＭ［１，１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［１，１］，１としたとき、ＩＡＭ［１，１］，１は次の式で表すことができる。
Figure 0007595057000004
ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ１２のしきい値電圧である。なお、定数ｋは、メモリセルＡＭ［１，１］だけでなく、他のメモリセルＡＭ、メモリセルＡＭｒについても適用できるものとする。また、メモリセルＡＭ［１，１］だけでなく、他のメモリセルＡＭ、メモリセルＡＭｒが有するトランジスタＴｒ１２のしきい値電圧もＶｔｈとする。
また、例えば、配線ＢＬからメモリセルＡＭ［２，１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［２，１］，１としたとき、ＩＡＭ［２，１］，１は次の式で表すことができる。
Figure 0007595057000005
また、例えば、配線ＢＬからメモリセルＡＭ［ｍ，１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［ｍ，１］，１としたとき、ＩＡＭ［ｍ，１］，１は次の式で表すことができる。
Figure 0007595057000006
ここで、回路ＣＭＳに含まれている回路ＣＳ１［１］のトランジスタＴｒ３３の第１端子－第２端子間に流れる電流について考える。なお、本動作例では、当該電流の量をＩ１と記載する。
時刻Ｔ１１から時刻Ｔ１２までの間において、回路ＣＳ１［１］のスイッチＳＷ１はオン状態、スイッチＳＷ３［１］はオフ状態、スイッチＳＷ７［１］はオン状態、回路ＡＶＴＣのスイッチＳＷ４Ａ［１］はオフ状態となっているため、回路ＣＳ１［１］のトランジスタＴｒ３３の第１端子－第２端子間に流れる電流の量Ｉ１は、キルヒホッフの法則により次の式のとおりに記述することができる。
Figure 0007595057000007
また、回路ＣＳ１［１］のトランジスタＴｒ３３はダイオード接続の構成となっており、かつ回路ＣＳ１［１］のトランジスタＴｒ３３の第１端子には、定電圧として、高レベル電位を与える配線ＶＨＥが電気的に接続されているため、回路ＣＳ１［１］のトランジスタＴｒ３３のゲート（第２端子）の電位は、トランジスタＴｒ３３の第１端子－第２端子間に流れる電流の量Ｉ１によって決まる。
次に、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。
例えば、配線ＢＬｒからメモリセルＡＭｒ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒ［１］，２としたとき、同様に、ＩＡＭｒ［１］，２は次の式で表すことができる。
Figure 0007595057000008
また、例えば、配線ＢＬｒからメモリセルＡＭｒ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒ［２］，２としたとき、同様に、ＩＡＭｒ［２］，２は次の式で表すことができる。
Figure 0007595057000009
また、例えば、配線ＢＬｒからメモリセルＡＭｒ［ｍ］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒ［ｍ］，２としたとき、同様に、ＩＡＭｒ［ｍ］，２は次の式で表すことができる。
Figure 0007595057000010
ここで、回路ＣＭＳに含まれている回路ＣＳ２［１］のトランジスタＴｒ３４の第１端子－第２端子間に流れる電流について考える。なお、本動作例では、当該電流の量をＩ２と記載する。
時刻Ｔ１１から時刻Ｔ１２までの間において、回路ＣＳ２［１］のスイッチＳＷ２はオン状態、スイッチＳＷ３［１］はオフ状態、スイッチＳＷ７ｒはオン状態となっているため、回路ＣＳ２［１］のトランジスタＴｒ３４の第１端子－第２端子間に流れる電流の量は、トランジスタＴｒ３２［１］の第１端子－第２端子間に流れる電流の量とほぼ等しくなる。
また、回路ＣＭは、カレントミラー回路の構成となっているため、トランジスタＴｒ３２［１］の第１端子－第２端子間に流れる電流の量は、トランジスタＴｒ３１の第１端子－第２端子間に流れる電流の量とほぼ等しくなる。
トランジスタＴｒ３１の第１端子－第２端子間に流れる電流の量は、配線ＢＬｒからメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］に流れる電流の総和となるため、回路ＣＳ２［１］のトランジスタＴｒ３４の第１端子－第２端子間に流れる電流の量Ｉ２は、次の式のとおりに記述することができる。
Figure 0007595057000011
また、回路ＣＳ２［１］のトランジスタＴｒ３４はダイオード接続の構成となっており、かつ回路ＣＳ２［１］のトランジスタＴｒ３４の第１端子には、定電圧として、高レベル電位を与える配線ＶＬＥが電気的に接続されているため、回路ＣＳ２［１］のトランジスタＴｒ３４のゲート（第２端子）の電位は、トランジスタＴｒ３４の第１端子－第２端子間に流れる電流の量Ｉ２によって決まる。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＳＬ１に低レベル電位が入力され、配線ＳＬ２に低レベル電位が入力されている。これにより、回路ＣＭＳにおいて、回路ＣＳ１［１］乃至回路ＣＳ１［ｎ］のそれぞれに含まれているスイッチＳＷ１がオフ状態となり、回路ＣＳ２［１］乃至回路ＣＳ２［ｎ］のそれぞれに含まれているスイッチＳＷ２がオフ状態となる。
このため、時刻Ｔ１２から時刻Ｔ１３までの間における、回路ＣＳ１［１］のトランジスタＴｒ３３のゲートの電位が容量Ｃ６の第１端子によって保持され、及び回路ＣＳ２［１］のトランジスタＴｒ３４のゲートの電位が容量Ｃ７の第１端子によって保持される。これにより、回路ＣＳ１［１］のトランジスタＴｒ３３のゲート－ソース間電圧が保持されるため、トランジスタＴｒ３３の第１端子－第２端子間には電流量としてＩ１が常に流れるように設定される。また、同様に、回路ＣＳ２［１］のトランジスタＴｒ３４のゲート－ソース間電圧が保持されるため、トランジスタＴｒ３４の第１端子－第２端子間には電流量としてＩ２が常に流れるように設定される。つまり、回路ＣＳ［１］には、回路ＣＳ［１］から流出する電流の量Ｉ１が設定され、回路ＣＳ２［１］には、回路ＣＳ２［１］に流入する電流の量Ｉ２が設定される。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＳＬ３には高レベル電位が入力され、配線ＳＬ４には高レベル電位が入力されている。これにより、回路ＣＭＳにおいて、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］がオン状態となる。また、回路ＡＣＴＶにおいて、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、及びスイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］がオン状態となる。
また、時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＸＬ［１］乃至配線ＸＬ［ｍ］のそれぞれには、第２データに応じた電位が入力される。ここで、例えば、回路ＲＰＣ［１］から配線ＸＬ［１］に入力される電位を、接地電位よりもＶＲＦＰ＋ＶＸ［１］高い電位とし、回路ＲＰＣ［２］から配線ＸＬ［２］に入力される電位を、接地電位よりもＶＲＦＰ＋ＶＸ［２］高い電位とし、回路ＲＰＣ［ｍ］から配線ＸＬ［ｍ］に入力される電位を、接地電位よりもＶＲＦＰ＋ＶＸ［ｍ］高い電位とする。
なお、本動作例において、電位ＶＸ［１］乃至ＶＸ［ｍ］は、第２データに対応する電位である。
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＸＬ［１］の電位は、基準電位であるＶＲＦＰからＶＲＦＰ＋ＶＸ［１］に上昇するため、メモリセルＡＭ［１］、及びメモリセルＡＭｒ［１］のそれぞれの容量Ｃ１の第２端子には、ＶＲＦＰ＋ＶＸ［１］が印加されることになる。このとき、ノードＮ［１，１］、及びノードＮｒ［１］は電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮ［１，１］、及びノードＮｒ［１］のそれぞれの電位が変化する。
メモリセルＡＭ［１］、及びメモリセルＡＭｒ［１］のそれぞれにおいて、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＸＬ［１］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。当該容量結合係数は、容量Ｃ１の容量、トランジスタＴｒ１２のゲート容量、寄生容量などによって算出される。本動作例では、説明の煩雑さを避けるため、配線ＸＬ［１］の電位の増加分もトランジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ［１，１］、及びメモリセルＡＭｒ［１］におけるそれぞれの容量結合係数を１としていることに相当する。また、本動作例では、メモリセルアレイＣＡに含まれている、メモリセルＡＭ［１，１］、及びメモリセルＡＭｒ［１］以外のメモリセルについても、それぞれの容量結合係数を１として説明する。
容量結合係数を１としているため、メモリセルＡＭ［１，１］、及びメモリセルＡＭｒ［１］のそれぞれの容量Ｃ１の第２端子の電位がＶＲＦＰからＶＲＦＰ＋ＶＸ［１］に変動することによって、ノードＮ［１，１］、及びノードＮｒ［１］の電位は、それぞれＶＸ［１］上昇する。
ここで、配線ＢＬからメモリセルＡＭ［１，１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［１，１］，３としたとき、ＩＡＭ［１，１］，３は次の式で表すことができる。
Figure 0007595057000012
同様に、配線ＢＬｒからメモリセルＡＭｒ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒ［１］，４としたとき、ＩＡＭｒ［１］，４は次の式で表すことができる。
Figure 0007595057000013
また、メモリセルＡＭ［２，１］、及びメモリセルＡＭｒ［２］についても、容量結合係数を１としているため、それぞれに含まれている容量Ｃ１の第２端子の電位がＶＲＦＰからＶＲＦＰ＋ＶＸ［２］に変動することによって、ノードＮ［２，１］、及びノードＮｒ［２］の電位は、それぞれＶＸ［２］上昇する。
ここで、例えば、配線ＢＬからメモリセルＡＭ［２，１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［２，１］，３としたとき、ＩＡＭ［２，１］，３は次の式で表すことができる。
Figure 0007595057000014
同様に、例えば、配線ＢＬｒからメモリセルＡＭｒ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒ［２］，４としたとき、ＩＡＭｒ［２］，４は次の式で表すことができる。
Figure 0007595057000015
また、メモリセルＡＭ［ｍ，１］、及びメモリセルＡＭｒ［ｍ］についても、容量結合係数を１としているため、それぞれに含まれている容量Ｃ１の第２端子の電位がＶＲＦＰからＶＲＦＰ＋ＶＸ［ｍ］に変動することによって、ノードＮ［ｍ，１］、及びノードＮｒ［ｍ］の電位は、それぞれＶＸ［ｍ］上昇する。
ここで、例えば、配線ＢＬからメモリセルＡＭ［ｍ，１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［ｍ，１］，３としたとき、ＩＡＭ［ｍ，１］，３は次の式で表すことができる。
Figure 0007595057000016
同様に、例えば、配線ＢＬｒからメモリセルＡＭｒ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒ［ｍ］，４としたとき、ＩＡＭｒ［ｍ］，４は次の式で表すことができる。
Figure 0007595057000017
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＢＬ［１］からメモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，１］に流れる電流の量の総和をＩ３としたとき、電流の量Ｉ３は次の式のとおりに記述することができる。
Figure 0007595057000018
また、回路ＣＭは、カレントミラー回路の構成となっているため、回路ＣＭに含まれているトランジスタＴｒ３２［１］の第１端子－第２端子間に流れる電流の量は、トランジスタＴｒ３１の第１端子－第２端子間に流れる電流の量とほぼ等しくなる。また、トランジスタＴｒ３１の第１端子－第２端子間に流れる電流の量は、配線ＢＬｒからメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］に流れる電流の総和となる。時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＣＭに含まれているトランジスタＴｒ３２［１］の第１端子－第２端子間に流れる電流の量をＩ４としたとき、電流の量Ｉ４は次の式のとおりに記述することができる。
Figure 0007595057000019
また、時刻Ｔ１３から時刻Ｔ１４までの間では、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］、スイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］がオン状態となるため、回路ＡＣＴＶには、配線ＢＬを介して、回路ＣＭＳ及びメモリセルアレイＣＡからの電流が流れる。具体的には、例えば、回路ＣＳ１［１］から電流量Ｉ１が流出し、回路ＣＳ２［１］に電流量Ｉ２が流入し、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，１］には合わせて電流量Ｉ３が流れ、回路ＣＭのトランジスタＴｒ３２［１］のソース－ドレイン間には電流量Ｉ４が流れる。ここで、配線ＢＬ［１］から配線ＮＩＬ［１］に流れる電流の量をＩＳ［１］としたとき、電流の量ＩＳ［１］は、キルヒホッフの法則により次の式のとおりに記述することができる。
Figure 0007595057000020
式（１．２０）より、配線ＢＬ［１］から回路ＡＣＴＶに入力される電流の量ＩＳ［１］は、第１データに応じた電位ＶＷ［１，１］乃至ＶＷ［ｍ，１］と、第２データに応じた電位ＶＸ［１］乃至ＶＸ［ｍ］の積和に比例する。つまり、第１データと第２データの積和は、電流の量ＩＳ［１］として表すことができる。
なお、本実施の形態では、演算回路ＭＡＣ１に含まれているトランジスタをＯＳトランジスタ、又はＳｉトランジスタとした場合について説明したが、本発明の一態様は、これに限定されない。演算回路ＭＡＣ１に含まれているトランジスタは、例えば、Ｇｅなどがチャネル形成領域に含まれるトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれるトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した演算回路ＭＡＣ１とは異なる構成の演算回路について説明する。
＜演算回路の構成例２＞
図７に示す演算回路ＭＡＣ２は、メモリセルアレイＣＡにメモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］を有する点で、演算回路ＭＡＣ１と異なっている。
メモリセルＡＭｂ［１］は、配線ＢＬ［１］と、配線ＷＤ［１］と、配線ＸＬｂと、配線ＷＬｂと、に電気的に接続されている。また、メモリセルＡＭｂ［ｎ］は、配線ＢＬ［ｎ］と、配線ＷＤ［ｎ］と、配線ＸＬｂと、配線ＷＬｂと、に電気的に接続されている。
メモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］の具体的な構成例を図８に示す。なお、図８には、なお、メモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］のそれぞれとの電気的な接続を示すため、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］と、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］と、回路ＷＤＤと、回路ＣＭＳと、回路ＡＣＴＶと、も図示している。
図８に示すとおり、メモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］は、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］とほぼ同様の構成とすることができる。そのため、図８の演算回路ＭＡＣ２では、メモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］のそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量Ｃ１と、を有する。
なお、メモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］のそれぞれにおいて、トランジスタＴｒ１２の第１端子は、配線ＶＲＡに電気的に接続されている。
また、メモリセルＡＭｂ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｂ［１］としている。また、メモリセルＡＭｂ［ｎ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｂ［ｎ］としている。
配線ＷＬｂは、メモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］にデータを書き込む際に、回路ＷＬＤからメモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］に対して、選択信号を供給する配線として機能する。また、配線ＸＬｂは、例えば、メモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］の容量Ｃ１の第２端子に対して、定電位を印加する配線として機能する。当該定電位としては、接地電位、低レベル電位、高レベル電位などとすることが好ましい。又は、配線ＸＬｂは、回路ＸＬＤから任意の電位を供給するための配線として機能してもよい。
メモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］のそれぞれの配線ＶＲＡは、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれの配線ＶＲと同様に、低レベル電位、接地電位、又は接地電位よりも低い電位とすることができる。又は、メモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］のそれぞれの配線ＶＲＡは、場合によっては、高レベル電位を与える配線としてもよい。例えば、メモリセルＡＭｂ［１］から配線ＢＬ［１］に正の電流を流したい場合は、メモリセルＡＭｂ［１］の配線ＶＲＡは、高レベル電位を与える配線とすればよい。
図８の演算回路ＭＡＣ２の動作例としては、例えば、図６のタイミングチャートにおいて、時刻Ｔ０２以前から時刻Ｔ１１までの間では、メモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］のトランジスタＴｒ１２がオフ状態となるように、ノードＮｂ［１］乃至ノードＮｂ［ｎ］に接地電位、低レベル電位、又は配線ＶＲが与える電位を保持する。そして、図６のタイミングチャートにおいて、時刻Ｔ１４から時刻Ｔ１５までの間では、メモリセルＡＭｂ［１］乃至メモリセルＡＭｂ［ｎ］のそれぞれのトランジスタＴｒ１２の第１端子－第２端子間に任意の電流の量ＩＢＩＡＳ［１］乃至ＩＢＩＡＳ［ｎ］が流れるように、ノードＮｂ［１］乃至ノードＮｂ［ｎ］のそれぞれに電位ＶＢＩＡＳ［１］乃至ＶＢＩＡＳ［ｎ］を保持する。例えば、このとき、ＩＢＩＡＳ［１］は次の式で表される。
Figure 0007595057000021
そのため、時刻Ｔ１４から時刻Ｔ１５までの間において、例えば、配線ＢＬ［１］から、回路ＡＣＴＶを介して配線ＮＩＬ［１］に流れる電流量ＩＳ［１］は、次の式のとおりとなる。
Figure 0007595057000022
式（２．２）は、積和演算の結果に対して、更に任意のバイアスを与える演算に相当する。詳しくは、実施の形態３で説明するが、積和演算の結果に更に任意のバイアスを与える演算は、階層型のニューラルネットワークの演算に用いられる。このため、演算回路ＭＡＣ２は、階層型のニューラルネットワークの演算を行うことに好適であるといえる。
＜演算回路の構成例３＞
次に、図１の演算回路ＭＡＣ１、図７の演算回路ＭＡＣ２とは異なる、本発明の一態様の半導体装置である、演算回路の構成例について説明する。
図９に示す演算回路ＭＡＣ３は、回路ＣＭＳから回路ＡＣＴＶに積和演算の結果に係る電流が流れる構成になっている点で、演算回路ＭＡＣ１、及び演算回路ＭＡＣ２と異なる。
図９の演算回路ＭＡＣ３において、回路ＣＭＳは、配線ＢＬＯ［１］乃至配線ＢＬＯ［ｎ］を介して、回路ＡＣＴＶに電気的に接続されている。なお、それ以外の回路構成については、図１の演算回路ＭＡＣ１の説明を参酌する。
回路ＡＣＴＶ、及び回路ＣＭＳの具体的な構成例を図１０に示す。
図１０に示す回路ＣＭＳは、実施の形態１で説明した図４の回路ＣＭＳにおいて、スイッチＳＷ３［１］の第２端子と、トランジスタＴｒ３２［１］の第２端子と、回路ＣＳ２［１］のトランジスタＴｒ３４の第２端子と、に配線ＢＬＯ［１］を電気的に接続し、スイッチＳＷ３［ｎ］の第２端子と、トランジスタＴｒ３２［ｎ］の第２端子と、回路ＣＳ２［ｎ］のトランジスタＴｒ３４の第２端子と、に配線ＢＬＯ［ｎ］を電気的に接続した構成となっている。
更に、図１０に示す回路ＣＭＳは、スイッチＳＷ８［１］乃至スイッチＳＷ８［ｎ］、及びスイッチＳＷ８ｒを有しており、スイッチＳＷ８［１］乃至スイッチＳＷ８［ｎ］のそれぞれの第１端子は、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれと、スイッチＳＷ７［１］乃至スイッチＳＷ７［ｎ］のそれぞれの第１端子に電気的に接続されている。また、スイッチＳＷ８ｒの第１端子は、配線ＢＬｒに電気的に接続されている。また、スイッチＳＷ８［１］乃至スイッチＳＷ８［ｎ］、及びスイッチＳＷ８ｒのそれぞれの第２端子は、配線ＶＬＬに電気的に接続され、スイッチＳＷ８［１］乃至スイッチＳＷ８［ｎ］、及びスイッチＳＷ８ｒのそれぞれの制御端子は、配線ＳＬ８に電気的に接続されている。
なお、スイッチＳＷ８［１］乃至スイッチＳＷ８［ｎ］、及びスイッチＳＷ８ｒとしては、例えば、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］などに適用できるスイッチを用いることができる。また、本明細書等において、スイッチＳＷ８［１］乃至スイッチＳＷ８［ｎ］、及びスイッチＳＷ８ｒのそれぞれは、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］と同様に、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
配線ＶＬＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。特に、配線ＶＬＬが与える定電圧は、配線ＶＳＬが与える定電圧と等しくしてもよい。つまり、配線ＶＬＬと配線ＶＳＬは１本の配線としてまとめてもよい。
配線ＳＬ８は、一例として、スイッチＳＷ８［１］乃至スイッチＳＷ８［ｎ］、及びスイッチＳＷ８ｒの導通状態と非導通状態との切り替えを行うための電圧を供給する配線として機能する。
また、図１０に示す回路ＡＣＴＶは、図２の回路ＡＣＴＶとほぼ同様の構成となっている。
また、図１０では、回路ＡＣＴＶと回路ＣＭＳとを電気的に接続する配線を、配線ＢＬＯ［１］乃至配線ＢＬＯ［ｎ］としている。配線ＢＬＯ［１］乃至配線ＢＬＯ［ｎ］のそれぞれは、図２の回路ＡＣＴＶに含まれているスイッチＳＷ４［１］乃至スイッチＳＷ４のそれぞれの第１端子に電気的に接続されている。
図１０に示す構成の回路ＣＭＳ、及び回路ＡＣＴＶを、図９の演算回路ＭＡＣ３に適用することによって、実施の形態１で説明した演算回路ＭＡＣ１と同様の動作を行うことができる。
なお、図６のタイミングチャートでは、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに第１データに応じた電位を書き込むとき、つまり時刻Ｔ０３から時刻Ｔ０９までの間では、配線ＷＥに高レベル電位を与えてスイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］とスイッチＳＷ５ｒとをオン状態にして、配線ＢＬ［１］乃至配線ＢＬ［ｎ］及び配線ＢＬｒのそれぞれの電位を接地電位としたが、図１０の回路ＣＭＳ、及び回路ＡＣＴＶを適用した演算回路ＭＡＣ３では、配線ＳＬ８に高レベル電位を与えて、スイッチＳＷ８［１］乃至スイッチＳＷ８［ｎ］とスイッチＳＷ８ｒとをオン状態にして、配線ＢＬ［１］乃至配線ＢＬ［ｎ］及び配線ＢＬｒのそれぞれの電位を接地電位とすればよい。また、配線ＢＬ［１］乃至配線ＢＬ［ｎ］、及び配線ＢＬｒのそれぞれから、対応するメモリセルＡＭ、メモリセルＡＭｒに電流を流すとき、例えば、図６のタイミングチャートの時刻Ｔ１１以降では、配線ＳＬ８に低レベル電位を与えて、スイッチＳＷ８［１］乃至スイッチＳＷ８［ｎ］とスイッチＳＷ８ｒとをオフ状態にすればよい。
また、図９の演算回路ＭＡＣ３に含まれている回路ＣＭＳ、及び回路ＡＣＴＶの構成は、図１０に示す構成に限定されない。例えば、図９の演算回路ＭＡＣ３に含まれている回路ＣＭＳ、及び回路ＡＣＴＶは、図１１に示す構成例としてもよい。
図１１に示す回路ＣＭＳは、図１０の回路ＣＭＳにスイッチＳＷ６［１］乃至スイッチＳＷ６［ｎ］を設けた構成となっている。具体的には、スイッチＳＷ６［１］の第１端子は、スイッチＳＷ３［１］の第２端子と、トランジスタＴｒ３２［１］の第２端子と、トランジスタＴｒ３４の第２端子と、に電気的に接続されている。また、スイッチＳＷ６［１］の第２端子は、配線ＢＬＯ［１］に電気的に接続されている。また、スイッチＳＷ６［１］乃至スイッチＳＷ６［ｎ］のそれぞれの制御端子は、配線ＳＬ６に電気的に接続されている。
なお、スイッチＳＷ６［１］乃至スイッチＳＷ６［ｎ］としては、例えば、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］などに適用できるスイッチを用いることができる。また、本明細書等において、スイッチＳＷ６［１］乃至スイッチＳＷ６［ｎ］のそれぞれは、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］と同様に、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
また、図１１に示す回路ＡＣＴＶは、図２の回路ＡＣＴＶにおいて、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］を設けていない構成となっている。そのため、図１１の回路ＡＣＴＶに含まれている回路ＩＶＣ［１］乃至回路ＩＶＣ［ｎ］のそれぞれの第１端子には、配線ＢＬＯ［１］乃至配線ＢＬＯ［ｎ］が電気的に接続されている。
つまり、図１１の回路ＣＭＳは、図１０の回路ＡＣＴＶに含まれているスイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］のそれぞれの代わりとしてスイッチＳＷ６［１］乃至スイッチＳＷ６［ｎ］が設けられた構成となっている。
また、図１１の回路ＣＭＳ、及び回路ＡＣＴＶを適用した演算回路ＭＡＣ３を用いて、実施の形態１で説明した図６のタイミングチャートの動作を行う場合、スイッチＳＷ３［１］乃至スイッチＳＷ３［ｎ］とスイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］とスイッチＳＷ６［１］乃至スイッチＳＷ６［ｎ］とのそれぞれがオン状態又はオフ状態になるタイミングは同じであるため、配線ＳＬ３と配線ＳＬ４と配線ＳＬ６とは１本の配線としてまとめてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置によって演算が可能な階層型のニューラルネットワークの構成について説明する。
階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図１２Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図１２Ａには、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を抜粋して図示している。
ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図１２Ａにおいて、第１層はニューロンＮ１ （１）乃至ニューロンＮｐ （１）（ここでのｐは１以上の整数である。）を有し、第（ｋ－１）層はニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１ （Ｒ）乃至ニューロンＮｑ （Ｒ）（ここでのｑは１以上の整数である。）を有する。
なお、図１２Ａには、ニューロンＮ１ （１）、ニューロンＮｐ （１）、ニューロンＮ１ （ｋ－１）、ニューロンＮｍ （ｋ－１）、ニューロンＮ１ （ｋ）、ニューロンＮｎ （ｋ）、ニューロンＮ１ （Ｒ）、ニューロンＮｑ （Ｒ）に加えて、第（ｋ－１）層のニューロンＮｉ （ｋ－１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ （ｋ）（ここでのｊは１以上ｎ以下の整数である。）を抜粋して図示している。
次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ （ｋ）に着目している。
図１２Ｂは、第ｋ層のニューロンＮｊ （ｋ）と、ニューロンＮｊ （ｋ）に入力される信号と、ニューロンＮｊ （ｋ）から出力される信号と、を示している。
具体的には、第（ｋ－１）層のニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）のそれぞれの出力信号であるｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）が、ニューロンＮｊ （ｋ）に向けて出力されている。そして、ニューロンＮｊ （ｋ）は、ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）に応じてｚｊ （ｋ）を生成して、ｚｊ （ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号と、対応する重み係数と、の積が次層のニューロンに入力される。第（ｋ－１）層のニューロンＮｉ （ｋ－１）と第ｋ層のニューロンＮｊ （ｋ）との間のシナプスの重み係数をｗｉ （ｋ－１） ｊ （ｋ）としたとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号は、式（３．１）で表すことができる。
Figure 0007595057000023
つまり、第（ｋ－１）層のニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）のそれぞれから第ｋ層のニューロンＮｊ （ｋ）に信号が伝達するとき、当該信号であるｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）には、それぞれの信号に対応する重み係数（ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ））が乗じられる。そして、第ｋ層のニューロンＮｊ （ｋ）には、ｗ１ （ｋ－１） ｊ （ｋ）・ｚ１ （ｋ－１）乃至ｗｍ （ｋ－１） ｊ （ｋ）・ｚｍ （ｋ－１）が入力される。このとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号の総和ｕｊ （ｋ）は、式（３．２）となる。
Figure 0007595057000024
また、重み係数ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）と、ニューロンの信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）と、の積和の結果には、バイアス（偏り）を与えてもよい。バイアスをｂとしたとき、式（３．２）は、次の式に書き直すことができる。
Figure 0007595057000025
ニューロンＮｊ （ｋ）は、ｕｊ （ｋ）に応じて、出力信号ｚｊ （ｋ）を生成する。ここで。ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を次の式で定義する。
Figure 0007595057000026
関数ｆ（ｕｊ （ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、ＲｅＬＵ関数（ランプ関数）、シグモイド関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
ところで、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂは、アナログ値としてもよいし、デジタル値としてもよいし、多値としてもよい。デジタル値としては、例えば、２値としてもよいし、また、多値としては、例えば、３値以上としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、ＲｅＬＵ関数、シグモイド関数などを用いればよい。デジタル値の２値の場合、例えば、出力を－１若しくは１、又は、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上としてもよい。例えば、３値を出力する活性化関数として、出力を－１、０、若しくは１とするステップ関数、又は、０、１、若しくは２とするステップ関数などを用いればよい。また、例えば、５値を出力する活性化関数として、出力を－２、－１、０、１、若しくは２とするステップ関数などを用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、などができる。また、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることができる。
ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（３．１）、式（３．２）（又は式（３．３））、式（３．４）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
ニューラルネットワーク１００が有する第１層（入力層）、隠れ層、最後の層（出力層）で行われる演算は、実施の形態１、及び実施の形態２で述べた演算回路ＭＡＣ１乃至演算回路ＭＡＣ３を用いることで行うことができる。
特に、式（３．３）のとおり、積和の結果に対して、バイアス（偏り）を加えたい場合は、実施の形態２で述べた演算回路ＭＡＣ２を用いればよい。このとき、式（３．３）のバイアスｂは、式（２．１）及び式（２．２）のＩＢＩＡＳ［１］に相当する。
実施の形態１、及び実施の形態２で述べた演算回路ＭＡＣ１乃至演算回路ＭＡＣ３の回路ＸＬＤ、一例として、本実施の形態で述べた入力層として適用することができる。なお、ここでは、第２層にはニューロンＮ１ （２）乃至ニューロンＮｒ （２）（ｒは１以上の整数とする。）が含まれているものとして、第１層に含まれているニューロンから第２層に含まれているニューロンに対して信号が送られる場合を考える。この場合、演算回路ＭＡＣ１乃至演算回路ＭＡＣ３が有するメモリセルアレイＣＡは、メモリセルＡＭがｐ行ｒ列のマトリクス状に配置されている構成とする。
第１層（入力層）のニューロンＮｓ［１］ （１）（ｓ［１］は１以上ｐ以下の整数である）は、受け取った信号ｚｓ［１］ （１）を第２層（隠れ層）の全てのニューロンに出力する。信号ｚｓ［１］ （１）を、回路ＸＬＤから出力された電位（第２データ）とすることで、第１層（入力層）から出力された信号ｚｓ［１］ （１）を、配線ＸＬ［ｓ［１］］を介して、メモリセルアレイＣＡに含まれるメモリセルＡＭ［ｓ［１］，１］乃至メモリセルＡＭ［ｓ［１］，ｒ］、及びメモリセルＡＭｒ［ｓ［１］］に入力することができる。
このとき、メモリセルアレイＣＡのｓ［２］列目（ｓ［２］は１以上ｒ以下の整数である。）の各メモリセルＡＭに、重み係数ｗｓ［１］ （１） ｓ［２］ （２）が第１データとして格納されていることで、第２層（隠れ層）のニューロンＮｓ［２］ （２）における、信号ｚｓ［１］ （１）と重み係数ｗｓ［１］ （１） ｓ［２］ （２）との積和を演算することができる。具体的には、配線ＢＬ［ｓ［２］］から回路ＡＣＴＶに流れる電流ＩＳ［ｓ［２］］より、信号ｚｓ［１］ （１）と重み係数ｗｓ［１］ （１） ｓ［２］ （２）との積和を求めることができる。加えて、回路ＡＣＴＶによって当該積和の結果から活性化関数の値を求めることによって、活性化関数の値を第２層のニューロンＮｓ［２］ （２）の出力信号ｚｓ［２］ （２）として、配線ＮＩＬ［ｓ［２］］から出力することができる。
また、実施の形態１、及び実施の形態２で述べた演算回路ＭＡＣ１乃至演算回路ＭＡＣ３を、上述した隠れ層として適用することができる。なお、ここでは、第（ｋ－１）層に含まれているニューロンから第ｋ層に含まれているニューロンに対して信号が送られる場合を考える。この場合、演算回路ＭＡＣ１乃至演算回路ＭＡＣ３が有するメモリセルアレイＣＡは、メモリセルＡＭがｍ行ｎ列のマトリクス状に配置されている構成とする。
第（ｋ－１）層のニューロンＮｉ （ｋ－１）は、信号ｚｉ （ｋ－１）を第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）に対して出力する。信号ｚｉ （ｋ－１）を、回路ＸＬＤから出力された電位（第２データ）とすることで、第（ｋ－１）層から出力された信号ｚｉ （ｋ－１）を、配線ＸＬ［ｉ］を介して、メモリセルアレイＣＡに含まれるメモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒ［ｉ］に入力することができる。
このとき、メモリセルアレイＣＡのｊ列目の各メモリセルＡＭに、重み係数ｗｉ （ｋ－１） ｊ （ｋ）が第１データとして格納されていることで、第ｋ層のニューロンＮｊ （ｋ）における、信号ｚｉ （ｋ－１）と重み係数ｗｉ （ｋ－１） ｊ （ｋ）との積和を演算することができる。具体的には、配線ＢＬ［ｊ］から回路ＡＶＴＣに流れる電流ＩＳ［ｊ］より、信号ｚｉ （ｋ－１）と重み係数ｗｉ （ｋ－１） ｊ （ｋ）との積和を求めることができる。加えて、回路ＡＣＴＶによって当該積和の結果から活性化関数の値を求めることによって、活性化関数の値を第ｋ層のニューロンＮｊ （ｋ）の出力信号ｚｊ （ｋ）として、配線ＮＩＬ［ｊ］から出力することができる。
また、実施の形態１、及び実施の形態２で述べた演算回路ＭＡＣ１乃至演算回路ＭＡＣ３を、上述した出力層として適用することができる。なお、ここでは、第（Ｒ－１）層にはニューロンＮ１ （Ｒ－１）乃至ニューロンＮｖ （Ｒ－１）（ｖは１以上の整数とする。）が含まれているものとして、第（Ｒ－１）層に含まれているニューロンから第Ｒ層に含まれているニューロンに対して信号が送られる場合を考える。この場合、演算回路ＭＡＣ１乃至演算回路ＭＡＣ３が有するメモリセルアレイＣＡは、メモリセルＡＭがｖ行ｑ列のマトリクス状に配置されている構成とする。
第（Ｒ－１）層のニューロンＮｓ［Ｒ－１］ （Ｒ－１）（ｓ［Ｒ－１］は１以上ｖ以下の整数である。）は、信号ｚｓ［Ｒ－１］ （Ｒ－１）を第Ｒ層のニューロンＮ１ （Ｒ）乃至ニューロンＮｑ （Ｒ）に対して出力する。信号ｚｓ［Ｒ－１］ （Ｒ－１）を、回路ＸＬＤから出力された電位（第２データ）とすることで、第（Ｒ－１）層から出力された信号ｚｓ［Ｒ－１］ （Ｒ－１）を、配線ＸＬ［ｓ［Ｒ－１］］を介して、メモリセルアレイＣＡに含まれるメモリセルＡＭ［ｓ［Ｒ－１］，１］乃至メモリセルＡＭ［ｓ［Ｒ－１］，ｎ］、及びメモリセルＡＭｒ［ｓ［Ｒ－１］］に入力することができる。
このとき、メモリセルアレイＣＡのｓ［Ｒ］列目（ｓ［Ｒ］は１以上ｑ以下の整数である。）の各メモリセルＡＭに、重み係数ｗｓ［Ｒ－１］ （Ｒ－１） ｓ［Ｒ］ （Ｒ）が第１データとして格納されていることで、第Ｒ層のニューロンＮｓ［Ｒ］ （Ｒ）における、信号ｚｓ［Ｒ－１］ （Ｒ－１）と重み係数ｗｓ［Ｒ－１］ （Ｒ－１） ｓ［Ｒ］ （Ｒ）との積和を演算することができる。具体的には、配線ＢＬ［ｓ［Ｒ］］から回路ＡＣＴＶに流れる電流ＩＳ［ｓ［Ｒ］］から信号ｚｓ［Ｒ－１］ （Ｒ－１）と重み係数ｗｓ［Ｒ－１］ （Ｒ－１） ｓ［Ｒ］ （Ｒ）との積和を求めることができる。加えて、回路ＡＣＴＶによって当該積和の結果から活性化関数の値を求めることによって、活性化関数の値を第Ｒ層のニューロンＮｓ［Ｒ］ （Ｒ）の出力信号ｚｓ［Ｒ］ （Ｒ）として、配線ＮＩＬ［ｓ［Ｒ］］から出力することができる。
ところで、本実施の形態で述べた演算回路では、メモリセルＡＭの行数が前層のニューロンの数となる。換言すると、メモリセルＡＭの行数は、次層の１つのニューロンに入力される前層のニューロンの出力信号の数に対応する。また、本実施の形態で述べた演算回路では、メモリセルＡＭの列数が次層のニューロンの数となる。換言すると、メモリセルＡＭの列数は、次層のニューロンから出力される出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロンの個数によって、演算回路のメモリセルアレイの行数、及び列数が定まるため、構成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて、設計すればよい。
例えば、実施の形態１で述べた、演算回路ＭＡＣ１を、上述した隠れ層として適用する場合、重み係数ｗｉ （ｋ－１） ｊ （ｋ）を第１データとして、第１データに応じた電位を同じ列のメモリセルＡＭに順次記憶させて、第（ｋ－１）層のニューロンＮｉ （ｋ－１）からの出力信号ｚｉ （ｋ－１）を第２データとして、第２データに応じた電位を回路ＸＬＤから各行の配線ＸＬに対して供給することで、配線ＢＬ［ｋ］から回路ＡＣＴＶに流れる電流量ＩＳから信号ｚｉ （ｋ－１）と重み係数ｗｉ （ｋ－１） ｊ （ｋ）との積和の値が求められ、回路ＡＣＴＶによって当該値に応じた活性化関数の値を算出することができる。つまり、活性化関数の値を信号として第ｋ層のニューロンＮｊ （ｋ）の出力信号ｚｊ （ｋ）とすることができる。また、回路ＡＣＴＶを活性化関数の値に応じた電位を出力する構成とし、第ｋ層のニューロンＮｊ （ｋ）の出力信号ｚｊ （ｋ）を別の演算回路ＭＡＣ１に入力する構成とすることによって、その別の演算回路ＭＡＣ１で第（ｋ＋１）層のニューロンから出力されるニューロンＮｓ［ｋ＋１］ （ｋ＋１）（ｓ［ｋ＋１］は１以上で、かつ第ｋ＋１層が有する全ニューロンの個数以下の整数とする。）の出力信号ｚｓ［ｋ＋１］ （ｋ＋１）を算出することができる。
具体的には、図１３に示す演算回路ＭＡＣ４を用いることによって、上述した演算を行うことができる。図１３の演算回路ＭＡＣ４は、一例として、図１の演算回路ＭＡＣ１において回路ＷＤＤを設けていない構成の演算回路ＭＡＣ１－１と、図１の演算回路ＭＡＣ１において回路ＷＤＤと回路ＸＬＤを設けていない構成の演算回路ＭＡＣ１－２と、回路ＷＤＤと、を有する。
なお、演算回路ＭＡＣ１－１において、メモリセルアレイＣＡ１は、図１の演算回路ＭＡＣ１のメモリセルアレイＣＡに相当し、回路ＣＭＳ１は図１の演算回路ＭＡＣ１の回路ＣＭＳに相当し、回路ＸＬＤ１は図１の演算回路ＭＡＣ１の回路ＸＬＤに相当し、回路ＷＬＤ１は図１の演算回路ＭＡＣ１の回路ＷＬＤに相当し、回路ＡＣＴＶ１は図１の演算回路ＭＡＣ１の回路ＡＣＴＶに相当する。また、演算回路ＭＡＣ１－２において、メモリセルアレイＣＡ２は、図１の演算回路ＭＡＣ１のメモリセルアレイＣＡに相当し、回路ＣＭＳ２は図１の演算回路ＭＡＣ１の回路ＣＭＳに相当し、回路ＷＬＤ２は図１の演算回路ＭＡＣ１の回路ＷＬＤに相当し、回路ＡＣＴＶ２は図１の演算回路ＭＡＣ１の回路ＡＣＴＶに相当する。
また、演算回路ＭＡＣ１－１のメモリセルアレイＣＡ１には、ｍ×ｎ個のメモリセルＡＭとｍ個のメモリセルＡＭｒとがマトリクス状に配置され、演算回路ＭＡＣ１－２のメモリセルアレイＣＡ２には、ｎ×ｔ個（ｔは１以上の整数で、第（ｋ＋１）層が有する全ニューロンの個数とする。）のメモリセルＡＭとｎ個のメモリセルＡＭｒとがマトリクス状に配置されている。
そのため、演算回路ＭＡＣ１－１において、配線ＢＬ１［１］乃至配線ＢＬ１［ｎ］は図１の演算回路ＭＡＣ１の配線ＢＬ［１］乃至配線ＢＬ［ｎ］に相当し、配線ＢＬｒ１は図１の演算回路ＭＡＣ１の配線ＢＬｒに相当し、配線ＸＬ１［１］乃至配線ＸＬ１［ｍ］は図１の演算回路ＭＡＣ１の配線ＸＬ［１］乃至配線ＸＬ［ｍ］に相当し、配線ＷＬ１［１］乃至配線ＷＬ１［ｍ］は図１の演算回路ＭＡＣ１の配線ＷＬ［１］乃至配線ＷＬ［ｎ］に相当し、配線ＷＤ１［１］乃至配線ＷＤ１［ｎ］は図１の演算回路ＭＡＣ１の配線ＷＤ［１］乃至配線ＷＤ［ｎ］に相当し、配線ＷＤｒ１は図１の演算回路ＭＡＣ１の配線ＷＤｒに相当し、配線ＮＩＬ１［１］乃至配線ＮＩＬ１［ｎ］は図１の演算回路ＭＡＣ１の配線ＮＩＬ乃至配線ＮＩＬ［ｎ］に相当する。また、演算回路ＭＡＣ１－２において、配線ＢＬ２［１］乃至配線ＢＬ２［ｎ］は図１の演算回路ＭＡＣ１の配線ＢＬ［１］乃至配線ＢＬ［ｎ］に相当し、配線ＢＬｒ２は図１の演算回路ＭＡＣ１の配線ＢＬｒに相当し、配線ＸＬ２［１］乃至配線ＸＬ２［ｎ］は図１の演算回路ＭＡＣ１の配線ＸＬ［１］乃至配線ＸＬ［ｍ］に相当し、配線ＷＬ２［１］乃至配線ＷＬ２［ｎ］は図１の演算回路ＭＡＣ１の配線ＷＬ［１］乃至配線ＷＬ［ｎ］に相当し、配線ＷＤ２［１］乃至配線ＷＤ２［ｔ］は図１の演算回路ＭＡＣ１の配線ＷＤ［１］乃至配線ＷＤ［ｎ］に相当し、配線ＷＤｒ２は図１の演算回路ＭＡＣ１の配線ＷＤｒに相当する。
また、演算回路ＭＡＣ１－１の配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］のそれぞれは、演算回路ＭＡＣ１－２の配線ＸＬ［１］乃至配線ＸＬ［ｎ］に電気的に接続されている。
例えば、図１３の演算回路ＭＡＣ１－１で、第（ｋ－１）層のニューロンと第ｋ層のニューロンとの間の重み係数を第１データとして、メモリセルアレイＣＡ１のメモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｍ，ｎ］に保持し、第（ｋ－１）層のニューロンＮｓ［ｋ－１］ （ｋ－１）からの出力信号ｚｓ［ｋ－１］ （ｋ－１）を第２データとして、第２データに応じた電位を回路ＸＬＤ１から各行の配線ＸＬ１に対して流すことで、配線ＢＬ１［１］乃至配線ＢＬ１［ｎ］のそれぞれから、配線ＮＩＬ１［１］乃至配線ＮＩＬ１［ｎ］のそれぞれを介して、第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）の出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を出力することができる。なお、出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）のそれぞれの値は、回路ＡＣＴＶ１から配線ＮＩＬ１［１］乃至配線ＮＩＬ１［ｎ］のそれぞれに出力される電位として表すことができる。
ここで、図１３の演算回路ＭＡＣ１－２で、第ｋ層のニューロンと第（ｋ＋１）層のニューロンとの間の重み係数を第１データとして、メモリセルアレイＣＡ２のメモリセルＡＭ［１，１］乃至メモリセルＡＭ［ｎ，ｔ］に保持し、各行の配線ＸＬ２に供給される電位、すなわち第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）の出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を第２データとすることで、配線ＢＬ２［１］乃至配線ＢＬ２［ｔ］のそれぞれから、配線ＮＩＬ２［１］乃至配線ＮＩＬ２［ｔ］のそれぞれを介して、第（ｋ＋１）層のニューロンＮ１ （ｋ＋１）乃至ニューロンＮｔ （ｋ＋１）のそれぞれの出力信号ｚ１ （ｋ＋１）乃至ｚｔ （ｋ＋１）を出力することができる。なお、出力信号ｚ１ （ｋ＋１）乃至ｚｎ （ｋ＋１）のそれぞれの値は、回路ＡＣＴＶ２から配線ＮＩＬ２［１］乃至配線ＮＩＬ２［ｎ］のそれぞれに出力される電位として表すことができる。
なお、図１３の演算回路ＭＡＣ４では、配線ＷＤ１［１］乃至配線ＷＤ１［ｎ］と、配線ＷＤ２［１］乃至配線ＷＤ２［ｔ］と、を図示しているが、同じ列に配置されている配線同士を１本の配線としてまとめてもよい。例えば、配線ＷＤ１［１］と配線ＷＤ２［１］とを１本の配線にまとめてもよいし、また、例えば、ｎがｔよりも小さい場合には、配線ＷＤ１［ｎ］と配線ＷＤ２［ｎ］とを１本の配線にまとめてもよいし、また、例えば、ｎがｔよりも大きい場合には、配線ＷＤ１［ｔ］と配線ＷＤ２［ｔ］とを１本の配線にまとめてもよい。また、同様に、配線ＷＤｒ１と配線ＷＤｒ２とを１本の配線にまとめてもよい。上述したとおり、配線ＷＤ１と配線ＷＤ２とを１本の配線にまとめることによって、第１データを送信する配線の数が少なくすることができるため、回路ＷＤＤに含まれる、配線ごとに必要な駆動回路の数を減らすことができる。つまり、回路ＷＤＤの回路面積を低減することができる。
上述したとおり、演算回路ＭＡＣ１乃至演算回路ＭＡＣ３は、階層型のニューラルネットワークの規模に応じて、メモリセルアレイＣＡの行数、及び列数を決めることができる。また、演算回路ＭＡＣ１乃至演算回路ＭＡＣ３の少なくとも一を用いて、図１３に示すとおりに接続することによって、階層型のニューラルネットワークの層数に応じた演算を行うことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び半導体装置に適用できるトランジスタの構成例について説明する。
＜半導体装置の構成例＞
図１４に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図１６Ａはトランジスタ５００のチャネル長方向の断面図であり、図１６Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１６Ｃはトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しない特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ２、演算回路ＭＡＣ３、演算回路ＭＡＣ４などに含まれるトランジスタに適用することにより、高温でも動作能力が低下しない半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ５００として、例えば、演算回路ＭＡＣ１のトランジスタＴｒ１１に適用することにより、メモリセルの容量Ｃ１の第１端子に書き込んだ電位を長時間保持することができる。
図１４に示す半導体装置において、トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ２、演算回路ＭＡＣ３、演算回路ＭＡＣ４などに含まれる容量などとすることができる。なお、回路構成によっては、図１４に示す容量素子６００は必ずしも設けなくてもよい。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ２、演算回路ＭＡＣ３、演算回路ＭＡＣ４などに含まれるトランジスタなどに適用することができる。具体的には、例えば、演算回路ＭＡＣ１が有するトランジスタＴｒ１２とすることができる。また、例えば、回路ＡＣＴＶに含まれるトランジスタなどとすることができる。なお、図１４では、トランジスタ３００のゲートが、容量素子６００の一対の電極の一方を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示しているが、演算回路ＭＡＣ１、演算回路ＭＡＣ２、演算回路ＭＡＣ３、演算回路ＭＡＣ４などの構成によっては、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極の一方を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成としてもよく、また、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極の一方を介して、トランジスタ５００のゲートに電気的に接続されている構成としてもよく、また、トランジスタ３００の各端子は、トランジスタ５００の各端子、容量素子６００の各端子のそれぞれに電気的に接続されない構成としてもよい。
また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
トランジスタ３００は、図１６Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１４に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成、駆動方法等に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図１５に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
なお、図１５において、トランジスタ３００は、基板３１２上に設けられているが、この場合、基板３１２としては、図１４の半導体装置の基板３１１と同様に半導体基板を用いてもよい。また、基板３１２としては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素、不純物等が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１４において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１４において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１４において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１４において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素、水素等に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素、不純物等が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１６Ａ、及び図１６Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。なお、本明細書等では、導電体５４２ａと導電体５４２ｂとをまとめて、導電体５４２と記載する。
また、図１６Ａ、及び図１６Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図１６Ａ、及び図１６Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１６Ａ、及び図１６Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１４、図１６Ａ、及び図１６Ｂに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成、駆動方法等に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。また、当該配線の導電性を高く維持できる場合、導電体５０３ａは、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ、及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素、不純物等の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、及び酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、及びトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、図１６Ａ、及び図１６Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ－Ｍ－Ｚｎ酸化物は、ＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。
また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ－３未満であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。
また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属－絶縁体－半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼称する、またはＭＩＳ構造を主としたダイオード接合構造と呼称する場合がある。
なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合、及び導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合がある。
酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
具体的には、酸化物５３０ａとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、または１：１：０．５の金属酸化物を用いればよい。また、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、または１：１：１の金属酸化物を用いればよい。また、酸化物５３０ｃとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１、またはＧａ：Ｚｎ＝２：５の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４との積層構造、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、ＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：５と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、酸化ガリウムと、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造などが挙げられる。
また、例えば、酸化物５３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比が、酸化物５３０ｂに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より小さい場合、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍などの組成であるＩｎ－Ｇａ－Ｚｎ酸化物を用いることができる。
また、上述した以外の組成としては、酸化物５３０ｂには、例えば、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。
これらの酸化物５３０ａ、酸化物５３０ｂ、酸化物５３０ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物５３０ａ、および酸化物５３０ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物５３０ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とすることが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物５３０ｂの組成として、Ｉｎの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため好適である。
また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
また、図１６Ａ、及び図１６Ｂでは、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
また、図１６Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０及び絶縁体５２４のそれぞれの側面を覆い、絶縁体５２２と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とすることが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、図１６Ａ、及び図１６Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼称することができる。
また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素、水素等に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１４では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳する領域を覆うように、導電体６２０が設けられる。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。
導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
なお、本発明の一態様の半導体装置は、トランジスタ３００が形成されている基板３１１の下方に、例えば、回路が構成されている別の半導体基板を貼り合わせた構成としてもよい。図１７は、図１４の半導体装置の一部である層ＳＡと、別の半導体基板上に回路が構成された層ＳＢと、を貼り合わせた構成を示している。具体的には、図１７に示す半導体装置は、層ＳＡに含まれている基板３１１の下方に、層ＳＢに含まれている回路などが構成されている基板２１１を貼り合わせた構成となっている。なお、図１７では、層ＳＡにおいて絶縁体３６０より上方の導電体、絶縁体などを省略している。
基板２１１上には、一例として、基板３１１上のトランジスタ３００と同様に、トランジスタ２００を覆うように、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２６、及び絶縁体２３０が順に設けられている。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２６、絶縁体２３０、及び絶縁体２３１としては、例えば、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、絶縁体２３０などに適用できる材料を用いることができる。また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２６、絶縁体２３０、及び絶縁体２３１としては、例えば、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、絶縁体３５０などと同様の工程によって形成することができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２２６には、導電体２２８、及び導電体２２９などが埋め込まれている。導電体２２８、及び導電体２２９は、導電体３２８、及び導電体３３０と同様に、プラグ又は配線としての機能を有する。また、導電体２２８、及び導電体２２９としては、導電体３２８、及び導電体３３０に適用できる材料を用いることができる。
絶縁体２３２は、後述する基板３１１の下方に設けられている絶縁体３４１に対する貼り合わせ層として機能する。また、絶縁体２３１、及び絶縁体２３２には、導電体２２９の一部と電気的に接続されるように導電体２３３が埋め込まれており、導電体２３３も貼り合わせ層の一部として機能する。
絶縁体２３２としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
導電体２３３としては、例えば、銅、アルミニウム、錫、亜鉛、タングステン、銀、白金または金などを用いることができる。後述する導電体３４２との接合のしやすさから、好ましくは銅、アルミニウム、タングステン、又は金を用いることが好ましい。
なお、導電体２３３は、複数の層を含む多層構造としてもよい。例えば、絶縁体２３１、及び絶縁体２３２の側面に第１の導電体を形成し、その後に絶縁体２３１、及び絶縁体２３２の開口部を埋めるように第２の導電体を形成してもよい。第１の導電体としては、例えば、窒化タンタルなど水素に対するバリア性を有する導電体を用いることができ、また、第２の導電体としては、例えば、導電性の高いタングステンを用いることができる。
また、層ＳＡに含まれている基板３１１の下方には、絶縁体３４１が形成されている。絶縁体３４１は、基板２１１上の絶縁体２３２に対する貼り合わせ層として機能する。
絶縁体３４１としては、例えば、絶縁体２３２に適用できる材料を用いることができる。特に、絶縁体２３２と絶縁体３４１とを接合するため、絶縁体２３２及び絶縁体３４１は、同一の成分で構成されていることが好ましい。
層ＳＡにおいて、絶縁体３４１、基板３１１、絶縁体３２０、及び絶縁体３２２には、導電体３３０の一部と電気的に接続されるように導電体３４２が埋め込まれており、導電体３４２も貼り合わせ層の一部として機能する。
導電体３４２としては、例えば、導電体２３３に適用できる材料を用いることができる。特に、導電体３４２と導電体２３３とを接合するため、導電体３４２及び導電体２３３は互いに同一の金属材料を用いることが好ましい。
なお、導電体３４２は、複数の層を含む多層構造としてもよい。例えば、絶縁体３４１、基板３１１、絶縁体３２０、及び絶縁体３２２の側面に第１の導電体を形成し、その後に絶縁体３４１、基板３１１、絶縁体３２０、及び絶縁体３２２の開口部を埋めるように第２の導電体を形成してもよい。第１の導電体としては、例えば、窒化タンタルなど水素に対するバリア性を有する導電体を用いることができ、また、第２の導電体としては、例えば、導電性の高いタングステンを用いることができる。
次に、層ＳＡと層ＳＢとの貼り合わせについて説明する。
層ＳＡと層ＳＢとの貼り合わせを行う前工程では、層ＳＢにおいて、絶縁体２２６及び導電体２２９の表面はそれぞれ高さが一致するように平坦化が行われる。同様に、層ＳＡにおいて、絶縁体３４１及び導電体３４２の表面はそれぞれ高さが一致するように平坦化が行われる。
貼り合わせ工程で、絶縁体２３２と絶縁体３４１との接合、つまり絶縁層同士の接合を行うとき、研磨などによって高い平坦性を与えた後に、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
また、例えば、導電体２３３と導電体３４２との接合、つまり導電体同士の接合をおこなうとき、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
上述した、貼り合わせ工程を行うことによって、層ＳＡに含まれている導電体３４２を、層ＳＢに含まれている導電体２３３に電気的に接続することができる。また、層ＳＡに含まれている絶縁体３４１と、層ＳＢに含まれている絶縁体２３２と、の機械的な強度を有する接続を得ることができる。
層ＳＡと層ＳＢを貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面を金などの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
上述した、貼り合わせ工程を用いることによって、半導体装置に対して更に回路を追加することができる。そのため、半導体装置の回路面積の増大を抑制することができる。また、当該貼り合わせ工程によって、半導体装置に対して、別の半導体装置（例えば、論理回路、信号変換回路、電位レベル変換回路、電流源、電圧源、切り替え回路、増幅回路、光電変換回路、演算回路など）を電気的に接続することができる。そのため、新規な半導体装置を構成することができる。
なお、層ＳＢに含まれている基板２１１上には、一例として、トランジスタ２００が形成されている。なお、図１７では、一例として、トランジスタ２００をトランジスタ３００と同様の構造として示しているが、トランジスタ２００はトランジスタ３００と異なる構造としてもよい。例えば、図１８に示すとおり、トランジスタ２００としては、ＯＳトランジスタとして図１６に示すトランジスタ５００の構造としてもよい。なお、図１８に示す基板２１２としては、例えば、図１５に示す半導体装置の基板３１２に適用できる基板を用いることができる。
次に、図１４、及び図１５に図示している、ＯＳトランジスタの別の構成例について説明する。
図１９Ａ、及び図１９Ｂは、図１６Ａ、及び図１６Ｂに示すトランジスタ５００の変形例であって、図１９Ａは、トランジスタ５００のチャネル長方向の断面図であり、図１９Ｂはトランジスタ５００のチャネル幅方向の断面図である。なお、図１９Ａ、及び図１９Ｂに示す構成は、トランジスタ３００等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
図１９Ａ、及び図１９Ｂに示す構成のトランジスタ５００は、絶縁体４０２及び絶縁体４０４を有する点が、図１６Ａ、及び図１６Ｂに示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図１６Ａ、及び図１６Ｂに示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図１６Ａ、及び図１６Ｂに示す構成のトランジスタ５００と異なる。
図１９Ａ、及び図１９Ｂに示す構成のトランジスタ５００は、絶縁体５１２上に絶縁体４０２が設けられている。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられている。
図１９Ａ、及び図１９Ｂに示す構成のトランジスタ５００では、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４が設けられており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
また、図１９Ａ、及び図１９Ｂに示すトランジスタ５００は、状況に応じて、トランジスタの構成を変更してもよい。例えば、図１９Ａ、及び図１９Ｂのトランジスタ５００は、変更例として、図２０Ａ、及び図２０Ｂに示すトランジスタにすることができる。図２０Ａはトランジスタのチャネル長方向の断面図であり、図２０Ｂはトランジスタのチャネル幅方向の断面図である。図２０Ａ、及び図２０Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点で、図１９Ａ、及び図１９Ｂに示すトランジスタと異なる。
酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
酸化物５３０ｃ１として、例えばＩｎ－Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーＭＯＳトランジスタとして適用することができる。なお、図１６Ａ、及び図１６Ｂに示す構成のトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
図２０Ａ、及び図２０Ｂに示す構成のトランジスタは、例えば、図１４、図１５に示すトランジスタ３００に適用することができる。また、例えば、トランジスタ３００は、前述のとおり、上記実施の形態で説明した半導体装置、例えば、演算回路ＭＡＣ１、演算回路ＭＡＣ２、演算回路ＭＡＣ３、演算回路ＭＡＣ４などに含まれるトランジスタなどに適用することができる。なお図２０Ａ、及び図２０Ｂに示すトランジスタは、本発明の一態様の半導体装置が有する、トランジスタ３００、及びトランジスタ５００以外のトランジスタにも適用することができる。
次に、図１４、及び図１５の半導体装置に適用できる容量素子について説明する。
図２１では、図１４、及び図１５に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図２１Ａは容量素子６００Ａの上面図であり、図２１Ｂは容量素子６００Ａの一点鎖線Ｌ３－Ｌ４における断面を示した斜視図であり、図２１Ｃは容量素子６００Ａの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の電極に挟まれる誘電体として機能する。
絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
なお、本明細書中において、酸化窒化ハフニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化ハフニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ－ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００Ａは、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００Ａの静電破壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６３０を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ、容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
容量素子６００は、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図２１Ａ乃至図２１Ｃでは、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
また、図２１では、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。
なお、図１４、図１５、図２１Ａ乃至図２１Ｃに示す容量素子６００はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図２２Ａ乃至図２２Ｃに示すシリンダ型の容量素子６００Ｂとしてもよい。
図２２Ａは容量素子６００Ｂの上面図であり、図２２Ｂは容量素子６００Ｂの一点鎖線Ｌ３－Ｌ４における断面図であり、図２２Ｃは容量素子６００Ｂの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
図２２Ｂにおいて、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、一対の電極の一方として機能する導電体６１０と、一対の電極の他方として機能する導電体６２０と、を有する。
また、図２２Ｃでは、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。
導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６１０は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、一対の電極に挟まれる誘電体として機能する。
導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
図２２に示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。
また、本発明の一態様の半導体装置は、図１４、及び図１５に示した半導体装置の容量素子６００の上方に光電変換素子を設けてもよい。つまり、本発明の一態様としては、上記実施の形態で説明した演算回路ＭＡＣ１などと、光電変換素子と、を含む半導体装置としてもよい。
光電変換素子は、入射された光に応じて電流を誘起させる機能を有する。これを利用して、複数の光電変換素子を、例えば、マトリクス状に配置することによって、撮像装置を得ることができる。
上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ２、演算回路ＭＡＣ３、演算回路ＭＡＣ４などと、撮像装置とを組み合わせることで、例えば、撮像装置によって撮像された画像情報を第２データとして演算回路に入力することができる。つまり、画像情報と第１データとの積和演算を実行することができる。特に、第１データをフィルタ値とすることで、画像情報の畳み込み処理を行うことができる。更に、撮像装置と演算回路ＭＡＣ４などとを組み合わせることで、畳み込み処理を繰り返し行う構成にすることができる。この構成を利用することで、畳み込みニューラルネットワーク（ＣＮＮ）の演算を行うことができる。
図２３は、図１４において、容量素子６００の上方に光電変換素子７００を設けた、半導体装置の構成例を示している。なお、光電変換素子７００は、容量素子６００の上方ではなく、トランジスタ３００の下方に設けられていてもよい。
光電変換素子７００は、一例として、層７６７ａと、層７６７ｂと、層７６７ｃと、層７６７ｄと、層７６７ｅと、を有する。
図２３に示す光電変換素子７００は、有機光導電膜の一例であり、層７６７ａは下部電極、層７６７ｅは透光性を有する上部電極であり、層７６７ｂ、層７６７ｃ、層７６７ｄは光電変換部に相当する。なお、図２３に示す光電変換素子７００の代わりとして、例えば、ｐｎ接合型フォトダイオード、アバランシェフォトダイオードなどを用いてもよい。
下部電極である層７６７ａは、アノード又はカソードの一方とすることができ、上部電極である層７６７ｂは、アノード又はカソードの他方とすることができる。なお、本実施の形態では、層７６７ａをカソードとし、層７６７ｂをアノードとする。
層７６７ａとしては、例えば、低抵抗の金属層などとすることが好ましい。具体的には、層７６７ａとしては、例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
層７６７ｅとしては、例えば、可視光に対して高い透光性を有する導電層を用いることが好ましい。具体的には、層７６７ｅとしては、例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム－錫酸化物、ガリウム－亜鉛酸化物、インジウム－ガリウム－亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層７６７ｅを省略した構成とすることもできる。
光電変換部の層７６７ｂ、層７６７ｄのいずれか一方はホール輸送層、他方は電子輸送層とすることができる。また、層７６７ｃは光電変換層とすることができる。
ホール輸送層としては、例えば酸化モリブデンなどを用いることができる。電子輸送層としては、例えば、Ｃ６０、Ｃ７０などのフラーレン、またはそれらの誘導体などを用いることができる。
光電変換層としては、ｎ型有機半導体およびｐ型有機半導体の混合層（バルクヘテロ接合構造）を用いることができる。
図２３の半導体装置において、絶縁体７５１は、絶縁体６５０上に設けられ、層７６７ａは、絶縁体７５１上に設けられている。また、絶縁体７５２は、絶縁体７５１上と層７６７ａ上と、に設けられている。層７６７ｂは、絶縁体７５２上と層７６７ａ上に設けられている。
また、層７６７ｂ上には、層７６７ｃ、層７６７ｄ、層７６７ｅ、絶縁体７５３が順に積層して設けられている。
絶縁体７５１は、一例として、層間絶縁膜として機能する。絶縁体７５１は、例えば、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。絶縁体７５１に水素に対するバリア性を有する絶縁体を用いることにより、トランジスタ５００への水素の拡散を抑制することができる。そのため、絶縁体７５１としては、一例として、絶縁体３２４に適用できる材料を用いることができる。
絶縁体７５２は、一例として、素子分離層として機能する。絶縁体７５２は、図示しないが、隣に位置する別の光電変換素子との短絡を防止するために設けられている。絶縁体７５２としては、例えば、有機絶縁体などを用いることが好ましい。
絶縁体７５３は、一例として、透光性を有する平坦化膜として機能する。絶縁体７５３としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどの材料を用いることができる。
絶縁体７５３の上方には、一例として、遮光層７７１と、光学変換層７７２と、マイクロレンズアレイ７７３と、が設けられている。
絶縁体７５３上に設けられている遮光層７７１は、隣接する画素への光の流入を抑えることができる。遮光層７７１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
絶縁体７５３上と遮光層７７１上とに設けられている光学変換層７７２には、カラーフィルタを用いることができる。カラーフィルタに（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を画素別に割り当てることにより、カラー画像を得ることができる。
また、光学変換層７７２に波長カットフィルタを用いれば、様々な波長領域における画像が得られる半導体装置とすることができる。
例えば、図２３の半導体装置は、光学変換層７７２に可視光線の波長以下の光を遮るフィルタを用いることによって、赤外線撮像装置としての機能を有することができる。また、図２３の半導体装置は、光学変換層７７２に近赤外線の波長以下の光を遮るフィルタを用いることによって、遠赤外線撮像装置としての機能を有することができる。また、図２３の半導体装置は、光学変換層７７２に可視光線の波長以上の光を遮るフィルタを用いることによって、紫外線撮像装置としての機能を有することができる。
また、図２３の半導体装置は、光学変換層７７２にシンチレータを用いることによって、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置としての機能を有することができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線、紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子７００で検知することにより画像データを取得する。また、放射線検出器などに当該構成の半導体装置を用いてもよい。
シンチレータは、Ｘ線、ガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光、紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂、セラミクス等に分散させたものを用いることができる。
遮光層７７１上と、光学変換層７７２上にはマイクロレンズアレイ７７３が設けられる。マイクロレンズアレイ７７３が有する個々のレンズを通る光が直下の光学変換層７７２を通り、光電変換素子７００に照射されるようになる。マイクロレンズアレイ７７３を設けることにより、集光した光を光電変換素子７００に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ７７３は、可視光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。
ところで、図２３には、トランジスタ３００、及びトランジスタ５００の上方に有機光導電膜を用いた光電変換素子７００を設けた半導体装置の構成を示しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、本発明の一態様の半導体装置は、光電変換素子７００の代わりとして、裏面照射型であってｐｎ接合型の光電変換素子を設けた構成としてもよい。
図２４は、図１４において、トランジスタ３００、及びトランジスタ５００の上方に、裏面照射型であってｐｎ接合型の光電変換素子７００Ａを設けた半導体装置の構成例を示している。図２４に示している半導体装置は、トランジスタ３００、トランジスタ５００、及び容量素子６００が設けられた基板３１１の上方に、光電変換素子７００Ａを有する構造体ＳＣが貼り合わされた構成となっている。
なお、構造体ＳＣには、遮光層７７１と、光学変換層７７２と、マイクロレンズアレイ７７３と、が含まれており、これらの説明については、上述した説明を参酌する。
光電変換素子７００Ａは、シリコン基板に形成されたｐｎ接合型のフォトダイオードであり、ｐ型領域に相当する層７６５ｂおよびｎ型領域に相当する層７６５ａを有する。光電変換素子７００Ａは埋め込み型フォトダイオードであり、層７６５ａの表面側（電流の取り出し側）に設けられた薄いｐ型の領域（層７６５ｂの一部）によって暗電流を抑えノイズを低減させることができる。
絶縁体７０１、導電体７４１、導電体７４２は、貼り合わせ層としての機能を有する。絶縁体７５４は、層間絶縁膜および平坦化膜としての機能を有する。絶縁体７５５は、素子分離層としての機能を有する。絶縁体７５６は、キャリアの流出を抑制する機能を有する。
シリコン基板には画素を分離する溝が設けられ、絶縁体７５６はシリコン基板上面および当該溝に設けられる。絶縁体７５６が設けられることにより、光電変換素子７００Ａ内で発生したキャリアが隣接する画素に流出することを抑えることができる。また、絶縁体７５６は、迷光の侵入を抑制する機能も有する。したがって、絶縁体７５６により、混色を抑制することができる。なお、シリコン基板の上面と絶縁体７５６との間に反射防止膜が設けられていてもよい。
素子分離層は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて形成することができる。または、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成してもよい。絶縁体７５６としては、例えば、酸化シリコン、窒化シリコンなどの無機絶縁膜、ポリイミド、アクリルなどの有機絶縁膜を用いることができる。なお、絶縁体７５６は多層構成であってもよい。
光電変換素子７００Ａの層７６５ａ（ｎ型領域、カソードに相当）は、導電体７４１と電気的に接続される。層７６５ｂ（ｐ型領域、アノードに相当）は、導電体７４２と電気的に接続される。導電体７４１、導電体７４２は、絶縁体７０１に埋設された領域を有する。また、絶縁体７０１、導電体７４１、導電体７４２の表面は、それぞれ高さが一致するように平坦化されている。
絶縁体６５０の上方には、絶縁体６９１、絶縁体６９２が順に積層されている。また、絶縁体６９１、及び絶縁体６９２には開口部が設けられており、当該開口部を埋めるように導電体７４３が形成されている。
絶縁体６９１としては、例えば、絶縁体７５１に適用できる材料を用いることができる。
また、絶縁体６９２としては、例えば、絶縁体６５０に適用できる材料を用いることができる。
絶縁体６９３と、絶縁体７０１と、のそれぞれは貼り合わせ層の一部として機能する。また、導電体７４１、導電体７４２と、導電体７４３のそれぞれも貼り合わせ層の一部として機能する。
絶縁体６９３、及び絶縁体７０１としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。特に、絶縁体６９３と絶縁体７０１とを接合するため、絶縁体６９３及び絶縁体７０１は、同一の成分で構成されていることが好ましい。
導電体７４１、導電体７４２、及び導電体７４３としては、例えば、銅、アルミニウム、錫、亜鉛、タングステン、銀、白金または金などを用いることができる。特に、導電体７４１と導電体７４３、及び導電体７４２と導電体７４３とを接合しやすくするには、銅、アルミニウム、タングステン、又は金を用いることが好ましい。
なお、導電体７４１、導電体７４２、及び導電体７４３は、複数の層を含む多層構造としてもよい。例えば、導電体７４１、導電体７４２、又は導電体７４３が設けられる開口部の側面に第１の導電体を形成し、その後に開口部を埋めるように第２の導電体を形成してもよい。第１の導電体としては、例えば、窒化タンタルなど水素に対するバリア性を有する導電体を用いることができ、また、第２の導電体としては、例えば、導電性の高いタングステンを用いることができる。
基板３１１側の貼り合わせ層と構造体ＳＣ側の貼り合わせ層との貼り合わせを行う前工程では、基板３１１側において、絶縁体６９３と導電体７４３との表面はそれぞれ高さが一致するように平坦化が行われる。同様に、構造体ＳＣ側において、絶縁体７０１と、導電体７４１と、導電体７４２と、の表面はそれぞれ高さが一致するように平坦化が行われる。
貼り合わせ工程で、絶縁体６９３と絶縁体７０１との接合、つまり絶縁層同士の接合を行うとき、研磨などによって高い平坦性を与えた後に、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
また、例えば、導電体７４１と導電体７４３との接合、及び導電体７４２と導電体７４３との接合、つまり導電体同士の接合をおこなうとき、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
上述した、貼り合わせ工程を行うことによって、基板３１１側の導電体７４３を、構造体ＳＣ側の導電体７４１、及び導電体７４２に電気的に接続することができる。また、基板３１１側の絶縁体６９３と、構造体ＳＣ側の絶縁体７０１と、の機械的な強度を有する接続を得ることができる。
基板３１１と構造体ＳＣを貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面を金などの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図２５Ａを用いて説明を行う。図２５Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２５Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図２５Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、及び「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図２５Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図２５Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図２５Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２５Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図２５Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２５Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図２５Ｃに示す。図２５Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２５Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図２５Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図２５Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成等によって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物、欠陥（酸素欠損など）等の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳ、又は非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコン、又は炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン、又は炭素の濃度と、酸化物半導体との界面近傍のシリコン、又は炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図２６Ａを用いて説明する。
図２６Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼称する場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けることが好ましい。
ダイシング工程を行うことにより、図２６Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図２６Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図２６Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図２６Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図２６Ｃに示すとおり、チップ４８００ａは、回路部４８０２が積層された構成としてもよい。図２６Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図２６Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼称する場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図２６Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
次に、光電変換素子が含まれているイメージセンサチップ（撮像装置）を有する、電子部品について説明する。
図２７Ａは、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５５０（図２７Ｃ参照）を固定するパッケージ基板４５１０、カバーガラス４５２０および両者を接着する接着剤４５３０等を有する。
図２７Ｂは、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４５４０としたＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などを有していてもよい。
図２７Ｃは、カバーガラス４５２０および接着剤４５３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４５１０上には電極パッド４５６０が形成され、電極パッド４５６０およびバンプ４５４０はスルーホールを介して電気的に接続されている。電極パッド４５６０は、イメージセンサチップ４５５０とワイヤ４５７０によって電気的に接続されている。
また、図２７Ｄは、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５５１（図２７Ｆを固定するパッケージ基板４５１１、レンズカバー４５２１、およびレンズ４５３５等を有する。また、パッケージ基板４５１１およびイメージセンサチップ４５５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４５９０（図２７Ｆも設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）としての構成を有している。
図２７Ｅは、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４５１１の下面および側面には、実装用のランド４５４１が設けられたＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏ－ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、前述したＢＧＡ等が設けられていてもよい。
図２７Ｆは、レンズカバー４５２１およびレンズ４５３５の一部を省いて図示したモジュールの斜視図である。ランド４５４１は電極パッド４５６１と電気的に接続され、電極パッド４５６１はイメージセンサチップ４５５１またはＩＣチップ４５９０とワイヤ４５７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。例えば、上記の実施の形態で説明した演算回路にイメージセンサチップを組み込むことによって、イメージセンサチップによって撮像された情報を入力データとして、演算回路に入力することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図２８には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。また、図２８には、電子部品４７００を図示しているが、代わりに図２７に示す撮像装置を適用してもよい。
［携帯電話］
図２８に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋、声紋などの生体認証を行うアプリケーションなどが挙げられる。
［ウェアラブル端末］
また、図２８には、ウェアラブル端末の一例として腕時計型の情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。
［情報端末］
また、図２８には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器としてスマートフォン、デスクトップ用情報端末、ウェアラブル端末を例として、それぞれ図２８に図示したが、スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末を適用することができる。スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図２８には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ（Ｉｎｄｕｃｔｉｏｎ Ｈｅａｔｉｎｇ）調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図２８には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図２８には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２８に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２８に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ Ｐｅｒｓｏｎ Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図２８では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図２８には移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該コンピュータを自動車５７００の自動運転システムに用いることができる。また、当該コンピュータを道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
図２８には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。
［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
図２８には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図２９Ａは、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図２９Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
拡張デバイス６１００をＰＣなど用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。
［放送システム］
上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
図２９Ｂは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図２９Ｂは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
図２９Ｂでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図２９Ｂに示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
［認証システム］
上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
図２９Ｃは、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。
図２９Ｃには、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
上記の実施の形態で説明した本発明の一態様の半導体装置に係る回路が適切に動作するかを確認するため、回路シミュレータを用いて計算を行った。本実施例では、当該計算とその結果について説明する。
＜回路構成＞
図３０に示す回路ＡＣＴＶａは、上記実施の形態で説明した図３Ａの回路ＡＣＴＶに含まれる回路の一例であって、回路シミュレータに入力した回路構成である。
なお、本実施例では、回路ＡＣＴＶａの説明において、上記実施の形態で説明した図３Ａの回路ＡＣＴＶと内容が重複する箇所については、説明を省略する場合がある。
回路ＡＣＴＶａは、トランジスタＭ１と、トランジスタＭ２と、アナログスイッチＡＳＷ１と、アナログスイッチＡＳＷ２と、オペアンプＯＰと、抵抗ＲＥと、を有する。また、回路ＡＣＴＶａの外部には、電流源回路ＣＣ１と、電流源回路ＣＣ２と、が設けられている。
電流源回路ＣＣ１と、電流源回路ＣＣ２と、は、定電流を与えるための電流源として機能する。電流源回路ＣＣ１の入力端子には、配線ＶＤＬが電気的に接続され、電流源回路ＣＣ１の出力端子には、電流源回路ＣＣ２の入力端子と、トランジスタＭ２の第１端子と、アナログスイッチＡＳＷ２の第１端子と、に電気的に接続されている。電流源回路ＣＣ２の出力端子は、配線ＶＳＬに電気的に接続されている。
アナログスイッチＡＳＷ１は、図３Ａの回路ＡＣＴＶにおけるスイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］の一に相当し、アナログスイッチＡＳＷ２は、図３Ａの回路ＡＣＴＶにおけるスイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］の一に相当する。また、アナログスイッチＡＳＷ１の第１端子は、スイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］のそれぞれの第１端子に相当し、アナログスイッチＡＳＷ１の第２端子は、スイッチＳＷ４Ｂ［１］乃至スイッチＳＷ４Ｂ［ｎ］のそれぞれの第２端子に相当する。また、アナログスイッチＡＳＷ２の第１端子は、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］のそれぞれの第１端子に相当し、アナログスイッチＡＳＷ２の第２端子は、スイッチＳＷ４Ａ［１］乃至スイッチＳＷ４Ａ［ｎ］のそれぞれの第２端子に相当する。
また、アナログスイッチＡＳＷ１、及びアナログスイッチＡＳＷ２のそれぞれは、第１制御端子と、第２制御端子と、を有する。アナログスイッチＡＳＷ１、及びアナログスイッチＡＳＷ２のそれぞれの第１制御端子は、配線ＳＬ４に電気的に接続され、アナログスイッチＡＳＷ１、及びアナログスイッチＡＳＷ２のそれぞれの第２制御端子は、配線ＳＬ４Ｂに電気的に接続されている。アナログスイッチＡＳＷ１、及びアナログスイッチＡＳＷ２のそれぞれは、第１制御端子に高レベル電位が入力され、かつ第２制御端子に低レベル電位が入力されたときにオン状態となり、第１制御端子に低レベル電位が入力され、かつ第２制御端子に高レベル電位が入力されたときにオフ状態となる。
配線ＳＬ４Ｂは、配線ＳＬ４に流れる信号の論理が反転された信号を送信する配線として機能する。
配線ＮＩＬは、図３Ａに示す配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］の一に相当する。
トランジスタＭ１は、トランジスタＴｒ５１［１］乃至トランジスタＴｒ５１［ｎ］の一に相当し、トランジスタＭ２は、スイッチＳＷ５［１］乃至スイッチＳＷ５［ｎ］の一に相当する。特に、トランジスタＭ２の第１端子は、アナログスイッチＡＳＷ２の第１端子と、電流源回路ＣＣ１の出力端子と、電流源回路ＣＣ２の入力端子と、に電気的に接続され、トランジスタＭ２の第２端子は、配線ＶＳＬに電気的に接続され、トランジスタＭ２の制御端子は、配線ＷＥに電気的に接続されている。
また、図３０では、トランジスタＭ１の第１端子と、オペアンプＯＰの出力端子と、抵抗ＲＥの第２端子と、の電気的な接続点をノードＮＥＴ２と記載している。また、図３０では、トランジスタＭ１の第２端子と、アナログスイッチＡＳＷ１の第１端子と、の電気的な接続点をノードＮＥＴ２と記載している。
オペアンプＯＰは、図３Ａの回路ＡＣＴＶにおけるオペアンプＯＰ［１］乃至オペアンプＯＰ［ｎ］の一に相当し、抵抗ＲＥは、図３Ａの回路ＡＣＴＶにおける抵抗ＲＥ［１］乃至抵抗ＲＥ［ｎ］の一に相当する。
＜計算条件及び計算結果＞
トランジスタＭ１のサイズとしては、チャネル長を１μｍとし、チャネル幅を２０μｍとし、トランジスタＭ１のしきい値電圧を－０．８４Ｖとした。また、トランジスタＭ２のサイズとしては、例えば、チャネル長を２μｍとし、チャネル幅１．５μｍとし、トランジスタＭ２のしきい値電圧を０．８３Ｖとした。
また、抵抗ＲＥの抵抗値は、１５３ｋΩとした。また、配線ＶｄＬに与えられる電圧を３Ｖとした。また、オペアンプＯＰとしては、高電源電位を６Ｖとし、低電源電位を接地電位（０Ｖ）とした。
電流源回路ＣＣ１の入力端子－出力端子間に流れる電流量ＩＣＣ１を２０μＡとした。また、電流源回路ＣＣ２の入力端子－出力端子間に流れる電流量ＩＣＣ２は、０μＡ以上４０μＡ以下の範囲の電流とした。これにより、例えば、電流源回路ＣＣ２の入力端子－出力端子間に流れる電流量を０μＡとすることで、電流源回路ＣＣ１の出力端子と電流源回路ＣＣ２の入力端子との電気的な接続点から、回路ＡＣＴＶａに流れる掃き出し電流を最大の２０μＡとすることができる。また、例えば、電流源回路ＣＣ２の入力端子－出力端子間に流れる電流量を４０μＡとすることで、回路ＡＣＴＶａから、電流源回路ＣＣ１の出力端子と電流源回路ＣＣ２の入力端子との電気的な接続点に流れる吸い込み電流を最大の２０μＡとすることができる。ここでは、電流源回路ＣＣ１の出力端子と電流源回路ＣＣ２の入力端子との電気的な接続点から、回路ＡＣＴＶａに流れる電流量をＩａｍａｃとする。すなわち、Ｉａｍａｃ＝ＩＣＣ１－ＩＣＣ２である。
また、配線ＶＳＬに与えられる電圧を接地電位（０Ｖ）とし、配線ＷＥに与えられる電圧を０Ｖとし、配線ＳＬ４に与えられる電圧を高レベル電位とし、配線ＳＬ４に与えられる電圧を低レベル電位とした。つまり、トランジスタＭ２はオフ状態となり、アナログスイッチＡＳＷ１及びアナログスイッチＡＳＷ２のそれぞれは、オン状態となる。
ここで、配線ＶＢＡが与える電圧を０Ｖ（条件ＣＤ１）、１Ｖ（条件ＣＤ２）、２Ｖ（条件ＣＤ３）として、それぞれの条件において、電流源回路ＣＣ１及び電流源回路ＣＣ２が与える電流量Ｉａｍａｃに応じた、ノードＮＥＴ３の電位を計算した。
図３１は、電流量ＩＣＣ２と、条件ＣＤ１乃至条件ＣＤ３のそれぞれにおけるノードＮＥＴ３の電位ＶＮＥＴ３と、の関係を示したグラフである。なお、図３１には、電流量ＩＣＣ２と、ノードＮＥＴ２の電位ＶＮＥＴ２と、の関係も示している。
図３１より、ＩＣＣ２＝２０μＡ（つまり、Ｉａｍａｃ＝０μＡ）とすることで、オペアンプＯＰの出力端子（ノードＮＥＴ２）の電圧は、非反転入力端子に入力された配線ＶｄＬの電圧３Ｖと等しくなることが分かる。また、図３１より、電位ＶＮＥＴ２は、電流量ＩＣＣ２に比例しており、オペアンプＯＰと抵抗ＲＥによる電流電圧変換回路が正常に動いていることが分かる。
次に、条件ＣＤ１乃至条件ＣＤ３のそれぞれにおけるノードＮＥＴ３の電位ＶＮＥＴ３について着目する。
例えば、条件ＣＤ１において、電流量ＩＣＣ２を０μＡから増加することによって、ノードＮＥＴ２の電位ＶＮＥＴ２も増加する。一方、ノードＮＥＴ３の電位ＶＮＥＴ３（ＣＤ１）は、電流量ＩＣＣ２が概ね０μＡ以上９μＡ未満のとき、約１．３Ｖと一定となり、電流量ＩＣＣ２が概ね９μＡ以上のとき、ノードＮＥＴ２の電位ＶＮＥＴ２とほぼ同じ電位となる。
また、例えば、条件ＣＤ２において、ノードＮＥＴ３の電位ＶＮＥＴ３（ＣＤ２）は、電流量ＩＣＣ２が概ね０μＡ以上１５μＡ未満のとき、約２．２Ｖと一定となり、電流量ＩＣＣ２が概ね１５μＡ以上のとき、ノードＮＥＴ２の電位ＶＮＥＴ２とほぼ同じ電位となる。
また、例えば、条件ＣＤ３において、ノードＮＥＴ３の電位ＶＮＥＴ３（ＣＤ３）は、電流量ＩＣＣ２が概ね０μＡ以上２０μＡ未満のとき、約３Ｖと一定となり、電流量ＩＣＣ２が概ね２０μＡ以上のとき、ノードＮＥＴ２の電位ＶＮＥＴ２とほぼ同じ電位となる。
条件ＣＤ１乃至条件ＣＤ３のそれぞれにおいて、トランジスタＭ１のゲート－ソース間電圧はしきい値電圧未満となっているとき、オン状態となる。このとき、電位ＶＮＥＴ３は、電位ＶＮＥＴ２とほぼ同じ電位となる。例えば、条件ＣＤ１では電流量ＩＣＣ２が概ね９μＡ以上のとき、条件ＣＤ２では電流量ＩＣＣ２が概ね１５μＡ以上のとき、また、条件ＣＤ３では電流量ＩＣＣ２が概ね２０μＡ以上のとき、トランジスタＭ１がオン状態となる。
一方、トランジスタＭ１のゲート－ソース間電圧をしきい値電圧以上に高くして、トランジスタＭ１をサブスレッショルド領域で動作させることによって、電位ＶＮＥＴ２と電位ＶＮＥＴ３との間に電位差が現れる。例えば、条件ＣＤ１では電流量ＩＣＣ２が概ね０μＡ以上９μＡ未満のとき、条件ＣＤ２では電流量ＩＣＣ２が概ね０μＡ以上１５μＡ未満のとき、また、条件ＣＤ３では電流量ＩＣＣ２が０μＡ以上２０μＡ未満のとき、トランジスタＭ１はサブスレッショルド領域で動作する。
図３１の計算結果より、トランジスタＭ１は、トランジスタの第１端子に所定の値以下の電圧が入力されたとき、トランジスタの第２端子（ノードＮＥＴ３）にはほぼ一定の電位が出力され、トランジスタの第１端子に所定の値を超えた電圧が入力されたとき、トランジスタの第２端子（ノードＮＥＴ３）には、トランジスタの第１端子に入力された電圧とほぼ同じ電圧が出力される。つまり、トランジスタＭ１の第２端子に出力する電圧は、上記実施の形態で説明した式（１．２）、及び式（１．３）を概ね満たす結果となり、トランジスタＭ１は、トランジスタの第１端子に入力された電圧に対して、ＲｅＬＵ関数の演算を行って、トランジスタの第２端子に出力することがわかる。
また、電流量ＩＣＣ２を図３２Ａに示すパルス電流として、回路ＡＣＴＶａに入力したときの、ノードＮＥＴ３の電位ＶＮＥＴ３の電位の変化について説明する。
図３２Ａは、電流量ＩＣＣ２の電流変化を示している。具体的には、電流源回路ＣＣ２が流す電流は、最大電流量を４０μＡ（つまりＩａｍａｃ＝－２０μＡ）とし、最小電流量を０μＡ（つまりＩａｍａｃ＝２０μＡ）とした、周波数５０ｋＨｚのパルス電流となっている。
図３２Ｂは、図３２Ａのパルス電流を回路ＡＣＴＶａに入力したときのノードＮＥＴ３の電位ＶＮＥＴ３の電位の変化を示したグラフである。つまり、図３２Ｂは、パルス電流の入力による回路ＡＣＴＶａの過渡解析の結果を示している。なお、図３２Ｂには、ノードＮＥＴ２の電位ＶＮＥＴ２の電位の変化も示している。
また、図３２Ｂには、配線ＶＢＡが与える電圧を０Ｖ（条件ＣＤ１）、１Ｖ（条件ＣＤ２）、２Ｖ（条件ＣＤ３）とした場合の計算結果も示している。
図３２Ｂより、条件ＣＤ１乃至条件ＣＤ３のそれぞれにおいて、電流量ＩＣＣ２として４０μＡが回路ＡＣＴＶａに入力されたとき、ノードＮＥＴ３の電位ＶＮＥＴ３（ＣＤ１）乃至ＶＮＥＴ３（ＣＤ３）は、いずれも６Ｖとなることが分かる。また、電流量ＩＣＣ２として０μＡが回路ＡＣＴＶａに入力されたとき（電流源回路ＣＣ２が電流を供給しないとき）、条件ＣＤ１ではノードＮＥＴ３の電位ＶＮＥＴ３（ＣＤ１）が約１．５Ｖとなり、条件ＣＤ２ではノードＮＥＴ３の電位ＶＮＥＴ３（ＣＤ２）が約２．４Ｖとなり、条件ＣＤ３ではノードＮＥＴ３の電位ＶＮＥＴ３（ＣＤ３）が約３．２Ｖとなった。
図３２Ｂに示す結果からも、上記実施の形態で説明した式（１．２）、及び式（１．３）を概ね満たしているといえる。
ＭＡＣ１：演算回路、ＭＡＣ１－１：演算回路、ＭＡＣ１－２：演算回路、ＭＡＣ２：演算回路、ＭＡＣ３：演算回路、ＭＡＣ４：演算回路、ＣＡ：メモリセルアレイ、ＣＡ１：メモリセルアレイ、ＣＡ２：メモリセルアレイ、ＡＭ［１，１］：メモリセル、ＡＭ［ｍ，１］：メモリセル、ＡＭ［１，ｎ］：メモリセル、ＡＭ［ｍ，ｎ］：メモリセル、ＡＭ［ｎ，１］：メモリセル、ＡＭ［１，ｔ］：メモリセル、ＡＭ［ｎ，ｔ］：メモリセル、ＡＭｒ［１］：メモリセル、ＡＭｒ［ｍ］：メモリセル、ＡＭｒ［ｎ］：メモリセル、ＡＭｂ［１］：メモリセル、ＡＭｂ［ｎ］：メモリセル、ＷＤＤ：回路、ＣＭＳ：回路、ＣＭＳ１：回路、ＣＭＳ２：回路、ＸＬＤ：回路、ＸＬＤ１：回路、ＷＬＤ：回路、ＷＬＤ１：回路、ＷＬＤ２：回路、ＡＣＴＶ：回路、ＡＣＴＶ１：回路、ＡＣＴＶ２：回路、ＩＶＣ［１］：回路、ＩＶＣ［ｎ］：回路、ＣＭ：回路、ＣＳ１［１］：回路、ＣＳ１［ｎ］：回路、ＣＳ２［１］：回路、ＣＳ２［ｎ］：回路、ＳＷ１：スイッチ、ＳＷ２：スイッチ、ＳＷ３［１］：スイッチ、ＳＷ３［ｎ］：スイッチ、ＳＷ４Ａ［１］：スイッチ、ＳＷ４Ａ［ｎ］：スイッチ、ＳＷ４Ｂ［１］：スイッチ、ＳＷ４Ｂ［ｎ］：スイッチ、ＳＷ５［１］：スイッチ、ＳＷ５［ｎ］：スイッチ、ＳＷ５ｒ：スイッチ、ＳＷ６［１］：スイッチ、ＳＷ６［ｎ］：スイッチ、ＳＷ７［１］：スイッチ、ＳＷ７［ｎ］：スイッチ、ＳＷ７ｒ：スイッチ、ＳＷ８［１］：スイッチ、ＳＷ８［ｎ］：スイッチ、ＳＷ８ｒ：スイッチ、Ｔｒ１１：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ３１：トランジスタ、Ｔｒ３２［１］：トランジスタ、Ｔｒ３２［ｎ］：トランジスタ、Ｔｒ３３：トランジスタ、Ｔｒ３４：トランジスタ、Ｔｒ３５：トランジスタ、Ｔｒ３６［１］：トランジスタ、Ｔｒ３６［ｎ］：トランジスタ、Ｔｒ５１［１］：トランジスタ、Ｔｒ５１［ｎ］：トランジスタ、Ｃ１：容量、Ｃ６：容量、Ｃ７：容量、Ｎ［１，１］：ノード、Ｎ［ｍ，１］：ノード、Ｎ［１，ｎ］：ノード、Ｎ［ｍ，ｎ］：ノード、Ｎｒ［１］：ノード、Ｎｒ［ｍ］：ノード、Ｎｂ［１］：ノード、Ｎｂ［ｎ］：ノード、ＲＥ［１］：抵抗、ＲＥ［ｎ］：抵抗、ＯＰ［１］：オペアンプ、ＯＰ［ｎ］：オペアンプ、ＬＥ［１］：負荷、ＬＥ［ｎ］：負荷、ＷＤ［１］：配線、ＷＤ［ｎ］：配線、ＷＤ１［１］：配線、ＷＤ１［ｎ］：配線、ＷＤ２［１］：配線、ＷＤ２［ｔ］：配線、ＷＤｒ：配線、ＷＤｒ１：配線、ＷＤｒ２：配線、ＢＬ［１］：配線、ＢＬ［ｎ］：配線、ＢＬ１［１］：配線、ＢＬ１［ｎ］：配線、ＢＬ２［１］：配線、ＢＬ２［ｔ］：配線、ＢＬｒ：配線、ＢＬｒ１：配線、ＢＬｒ２：配線、ＸＬ［１］：配線、ＸＬ［ｍ］：配線、ＸＬ１［１］：配線、ＸＬ１［ｍ］：配線、ＸＬ２［１］：配線、ＸＬ２［ｎ］：配線、ＷＬ［１］：配線、ＷＬ［ｍ］：配線、ＷＬ１［１］：配線、ＷＬ１［ｍ］：配線、ＷＬ２［１］：配線、ＷＬ２［ｎ］：配線、ＷＬｂ：配線、ＸＬｂ：配線、ＮＩＬ［１］：配線、ＮＩＬ［ｎ］：配線、ＮＩＬ１［１］：配線、ＮＩＬ１［ｎ］：配線、ＮＩＬ２［１］：配線、ＮＩＬ２［ｔ］：配線、ＳＬ１：配線、ＳＬ２：配線、ＳＬ３：配線、ＳＬ４：配線、ＳＬ６：配線、ＳＬ７：配線、ＳＬ８：配線、ＷＥ：配線、ＶＳＬ：配線、ＶＬＬ：配線、ＶＢＡ：配線、ＶｄＬ：配線、ＶＨＥ：配線、ＶＬＥ：配線、ＶＲ：配線、ＶＲＡ：配線、ＢＬＯ［１］：配線、ＢＬＯ［ｎ］：配線、ＳＡ：層、ＳＢ：層、ＳＣ：構造体、ＡＣＴＶａ：回路、ＯＰ：オペアンプ、ＡＳＷ１：アナログスイッチ、ＡＳＷ２：アナログスイッチ、Ｍ１：トランジスタ、Ｍ２：トランジスタ、ＲＥ：抵抗、ＣＣ１：電流源回路、ＣＣ２：電流源回路、ＶＤＬ：配線、ＳＬ４Ｂ：配線、ＮＩＬ：配線、ＮＥＴ２：ノード、ＮＥＴ３：ノード、２００：トランジスタ、２１１：基板、２１２：基板、２２０：絶縁体、２２２：絶縁体、２２４：絶縁体、２２６：絶縁体、２２８：導電体、２２９：導電体、２３０：絶縁体、２３１：絶縁体、２３２：絶縁体、２３３：導電体、３００：トランジスタ、３１１：基板、３１２：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３４１：絶縁体、３４２：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、６９１：絶縁体、６９２：絶縁体、６９３：絶縁体、７０１：絶縁体、７４１：導電体、７４２：導電体、７４３：導電体、７５１：絶縁体、７５２：絶縁体、７５３：絶縁体、７５４：絶縁体、７５５：絶縁体、７５６：絶縁体、７６５ａ：層、７６５ｂ：層、７６７ａ：層、７６７ｂ：層、７６７ｃ：層、７６７ｄ：層、７６７ｅ：層、７７１：遮光層、７７２：光学変換層、４５１０：パッケージ基板、４５１１：パッケージ基板、４５２０：カバーガラス、４５２１：レンズカバー、４５３０：接着剤、４５３５：レンズ、４５４０：バンプ、４５４１：ランド、４５５０：イメージセンサチップ、４５５１：イメージセンサチップ、４５６０：電極パッド、４５６１：電極パッド、４５７０：ワイヤ、４５７１：ワイヤ、４５９０：ＩＣチップ、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１０１：筐体、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：筐体、６３０２：筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ、

Claims (6)

  1. 第１回路と、第２回路と、を有し、
    前記第２回路は、第１スイッチと、第２スイッチと、電流電圧変換回路と、第１トランジスタと、を有し、
    前記第１回路は、
    前記第１スイッチの第１端子に電気的に接続され、
    前記第１スイッチの第２端子は、前記電流電圧変換回路の入力端子に電気的に接続され、
    前記電流電圧変換回路の出力端子は、前記第１トランジスタの第１端子に電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２スイッチの第１端子に電気的に接続され、
    前記第１回路は、
    複数の第１データとしてＷ１乃至Ｗｍ（ｍは１以上の整数とする。）を保持する機能と、
    前記第１回路に複数の第２データとしてＸ１乃至Ｘｍが入力されたときに、式（Ａ１）の値に応じた電流を前記第２回路の第１端子に流す機能と、を有し、
    前記電流電圧変換回路は、前記電流電圧変換回路の入力端子に入力された前記電流に応じた第１電位を前記電流電圧変換回路の出力端子に出力する機能を有し、
    前記第１トランジスタは、
    前記第１電位が、前記第１トランジスタのゲートの電位と前記第１トランジスタのしきい値電圧との和以上であるときに、前記第１トランジスタの第２端子から前記第１電位を出力する機能と、
    前記第１電位が、前記和よりも小さいときに、前記第１トランジスタの第２端子から前記和の電位を出力する機能と、を有する、半導体装置。
  2. 請求項１において、
    前記電流電圧変換回路は、オペアンプと、負荷と、を有し、
    前記オペアンプの反転入力端子は、前記電流電圧変換回路の第１端子と、前記負荷の第１端子と、に電気的に接続され、
    前記オペアンプの出力端子は、前記負荷の第２端子に電気的に接続されている、半導体装置。
  3. 請求項２において、
    前記負荷は、抵抗、ダイオード、又はトランジスタのいずれか一を有する、半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    第３回路を有し、
    前記第３回路は、カレントミラー回路を有し、
    前記第１回路は、第１セルと、第２セルと、第１配線と、第２配線と、第３配線と、を有し、
    前記第１セルは、第１容量を有し、
    前記第２セルは、第２容量を有し、
    前記第１配線は、前記第１セルと、前記第２回路の第１端子と、前記第３回路と、に電気的に接続され、
    前記第２配線は、前記第２セルと、前記第３回路と、に電気的に接続され、
    前記第３配線は、前記第１容量の第１端子と、前記第２容量の第１端子と、に電気的に接続され、
    前記第１セルは、
    前記第１容量の第２端子に前記第１電位を保持する機能と、
    前記第１電位に応じた電流量を前記第１配線に流す機能と、を有し、
    前記第２セルは、
    前記第２容量の第２端子に第２電位を保持する機能と、
    前記第２電位に応じた電流量を前記第２配線に流す機能と、を有し、
    前記カレントミラー回路は、前記第２配線に流れる電流量を、前記第１配線にも流す機能を有し、
    前記複数の第１データの一は、前記第１電位と前記第２電位との電位差に応じたデータであって、
    前記複数の第２データの一に応じた電位が前記第３配線に入力される、半導体装置。
  5. 請求項４において、
    前記第１セルは、第２トランジスタと、第３トランジスタと、を有し、
    前記第２セルは、第４トランジスタと、第５トランジスタと、を有し、
    前記第２トランジスタの第１端子は、前記第１容量の第２端子と、前記第３トランジスタのゲートと、に電気的に接続され、
    前記第３トランジスタの第１端子は、前記第１配線に電気的に接続され、
    前記第４トランジスタの第１端子は、前記第２容量の第２端子と、前記第５トランジスタのゲートと、に電気的に接続され、
    前記第５トランジスタの第１端子は、前記第２配線に電気的に接続されている、半導体装置。
  6. 請求項１乃至請求項５のいずれか一の半導体装置と、筐体と、を有し、
    前記半導体装置によって、積和演算、及びＲｅＬＵ関数の演算が行われる、電子機器。
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