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JP7599010B2 - 低抵抗及び高信頼性メタライゼーションモジュール - Google Patents
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JP7599010B2 - 低抵抗及び高信頼性メタライゼーションモジュール - Google Patents

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Description

[0001] 本開示の実施形態は、電子デバイス製造の分野に関し、特に、集積回路（ＩＣ）製造に関する。更に特に、本開示の実施形態は、狭いフィーチャにおいて低抵抗及び高信頼性を有する電子デバイスを製造する方法を対象としている。
[0002] 概して、集積回路（ＩＣ）は、半導体材料（典型的には、シリコン）の小さなチップ上に形成された一組の電子デバイス（例えば、トランジスタ）を指す。通常、ＩＣは、ＩＣの電子デバイスを互いに及び外部接続に接続するために、金属ラインを有するメタライゼーションの１以上の層を含む。通常、層間誘電材料の層が、絶縁のためにＩＣのメタライゼーション層の間に配置される。
[0003] ＩＣのサイズが小さくなると、金属ラインの間隔が狭くなる。通常、相互接続構造を製造するために、ある層のメタライゼーションを別の層のメタライゼーションと位置合わせして接続することを含む、平面プロセスが使用される。
[0004] ビアの抵抗値を下げることは、電子デバイスの性能を向上させるために重要である。ビアの抵抗値を下げることは、通常、クラッディングを最小化することによって、及びビア材料の抵抗の低減させることによって制御される。したがって、ビアの抵抗値を低減させる方法が必要とされている。
[0005] 本開示の１以上の実施形態は、電子デバイスを形成する方法を対象とする。該方法は、第１のメタライゼーション層上に絶縁層を含む基板を提供することであって、絶縁層は絶縁層の上面から第１のメタライゼーション層まで延在する開口部を含み、開口部は、少なくとも１つの側壁、上部、及び下部を有する、基板を提供すること、開口部の下部内に金属層を堆積させることであって、金属層は第１のメタライゼーション層まで延在する、金属層を堆積させること、金属層ではなく開口部の少なくとも１つの側壁にバリア層を選択的に堆積させること、並びに、開口部の上部内で金属層及びバリア層上に第２のメタライゼーション層を形成することを含む。
[0006] 本開示の更なる実施形態は、電子デバイスを形成する方法に関する。該方法は、第１のメタライゼーション層上に絶縁層を含む基板を提供することであって、絶縁層は絶縁層の上面から第１のメタライゼーション層まで延在する開口部を含む、基板を提供すること、開口部内に金属層を堆積させることであって、金属層は第１のメタライゼーション層まで延在する、金属層を堆積させること、金属層ではなく絶縁層の上面にバリア層を選択的に堆積させること、金属層及びバリア層上に第２のメタライゼーション層を形成すること、並びに、トレンチを形成するために、第２のメタライゼーション層をエッチングすることを含む。
[0007] 本開示の他の実施形態は、電子デバイスを形成する方法に関する。該方法は、金属層上に第１の絶縁層を含む基板を提供することであって、金属層は第１のメタライゼーション層上にある、基板を提供すること、第１の絶縁層の上面及び金属層の上面にエッチング停止層を堆積させること、エッチング停止層の上面に第２の絶縁層を堆積させること、第２の絶縁層の上面から金属層の上面まで延在する開口部を形成するために、単一のダマシンプロセスを実行すること、金属層上ではなく開口部内にバリア層を選択的に堆積させること、並びに、金属層及びバリア層上に第２のメタライゼーション層を形成することを含む。
[0008] 本開示の更なる複数の実施形態は、処理ツールに関する。１以上の実施形態では、処理ツールが、内部に基板支持体を有する予洗浄チャンバ、選択的金属堆積チャンバ、バリア金属堆積チャンバ、金属堆積チャンバ、ＰＶＤ金属堆積チャンバ、ＣＶＤ金属堆積チャンバ、任意選択的に、任意選択的な予洗浄機能を有するブロッキング層堆積チャンバ、任意選択的に、ライナー金属堆積チャンバ、任意選択的に、プラズマチャンバ、任意選択的に、エッチングチャンバ、ロボットであって、予洗浄チャンバ、選択的堆積チャンバ、任意選択的なブロッキング層堆積チャンバ、バリア金属堆積チャンバ、ＰＶＤ金属堆積チャンバ、任意選択的なプラズマチャンバ、及び任意選択的なエッチングチャンバ、任意選択的なライナー金属堆積チャンバ、ＣＶＤ金属堆積チャンバ、及びＰＶＤ金属堆積チャンバにアクセスするように構成されたロボット、並びに、コントローラであって、予洗浄チャンバ、選択的堆積チャンバ、任意選択的なブロッキング層堆積チャンバ、バリア金属堆積チャンバ、ＰＶＤ金属堆積チャンバ、任意選択的なプラズマチャンバ、及び任意選択的なエッチングチャンバ、任意選択的なライナー金属堆積チャンバ、ＣＶＤ金属堆積チャンバ、及びＰＶＤ金属堆積チャンバ、及びロボットに接続されたコントローラにおいて、基板を洗浄すること、ブロッキング層を選択的に形成すること、ライナーを選択的に堆積させること、任意選択的に金属ライナーを形成すること、メタライゼーション層を形成すること、任意選択的に基板をエッチングすること、及び任意選択的にブロッキング層を除去すること、から選択される１以上の構成を有するコントローラを備える。
[0009] 本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明を、実施形態を参照することによって行うことができ、その幾つかを添付の図面に示す。しかし、添付の図面は、本開示の典型的な実施形態のみを例示しており、本開示は他の等しく有効な実施形態も許容し得るので、添付の図面は、本開示の範囲を限定すると見なすべきではないことに留意されたい。
[0010] 本開示の１以上の実施形態による方法のプロセスフロー図を示す。 [0011] 図２Ａ～図２Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図２Ａ～図２Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図２Ａ～図２Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図２Ａ～図２Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図２Ａ～図２Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図２Ａ～図２Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 [0012] 図３Ａ～図３Ｅは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図３Ａ～図３Ｅは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図３Ａ～図３Ｅは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図３Ａ～図３Ｅは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図３Ａ～図３Ｅは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 [0013] 本開示の１以上の実施形態による方法のプロセスフロー図を示す。 [0014] 図５Ａ～図５Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図５Ａ～図５Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図５Ａ～図５Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図５Ａ～図５Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図５Ａ～図５Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図５Ａ～図５Ｆは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 [0015] 本開示の１以上の実施形態による方法のプロセスフロー図を示す。 [0016] 図７Ａ～図７Ｅは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図７Ａ～図７Ｅは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図７Ａ～図７Ｅは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図７Ａ～図７Ｅは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 図７Ａ～図７Ｅは、本開示の１以上の実施形態による処理中の例示的な基板の断面図を示す。 [0017] 本開示の１以上の実施形態による例示的なクラスタツールを示す。
[0018] 本開示の幾つかの例示的な実施形態を説明する前に、本開示が以下の説明で提示される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行することができる。
［0019］ 本明細書及び添付の特許請求の範囲において使用される「基板」という用語は、処理が作用する表面又は表面の一部分を表している。これも当業者には当然のことであるが、基板に対して言及がなされるとき、文脈上他のことが明示されない限り、基板の一部分のみを指す場合がある。更に、基板上への堆積に対して言及がなされるとき、それは、ベア基板と、１以上の膜又は特徴が堆積又は形成された基板と、の両方を意味し得る。
[0020] 本明細書で使用されるときに、「基板」とは、その上で製造プロセス中に膜処理が実行されるところの、任意の基板又は基板上に形成された材料表面のことを指す。例えば、処理が実施され得る基板表面には、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコン・オン・インシュレータ（ＳＯＩ：silicon on insulator）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアといった材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料といった任意の他の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されるものではない。基板は、基板表面を、研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、UV硬化、電子ビーム（ｅビーム）硬化、及び／又はベークするために、前処理プロセスを受けてよい。基板の表面自体に直接膜処理を行うことに加えて、本開示では、開示されている膜処理ステップのうちの任意のものが、より詳細に後述されるように、基板上に形成された下層に対して実行されることもあり、「基板表面（substrate surface）」という用語は、文脈が示すように、そのような下層を含むことを意図している。したがって、例えば基板表面上に膜／層又は部分的な膜／層が堆積している場合には、新たに堆積した膜／層の露出面が基板表面になる。
[0021] 本明細書及び添付の特許請求の範囲において使用されるときに、「第２の表面よりも第１の表面に選択的に堆積させる」などという用語は、第１の量又は厚さが第１の表面に堆積され、第２の量又は厚さが第２の表面に堆積され、第２の量又は厚さが第１の量又は厚さ未満であるか、又は幾つかの実施形態では第２の表面に堆積されないことを意味する。
[0022] これに関して使用されるときに、「よりも（over）」という用語は、一方の表面の上の他方の表面の物理的な配向を意味するのではなく、むしろ一方の表面に対する他方の表面の化学的反応の熱力学的特性又は力学的特性の関係性を意味する。例えば、誘電体表面よりも銅表面の上にコバルトを選択的に堆積させることは、コバルト膜が銅表面に堆積し、より少ないか又は無いコバルト膜が誘電体表面に堆積することを意味し、或いは、銅表面上のコバルト膜の形成が、誘電体表面上のコバルト膜の形成に対して熱力学的又は力学的に好適であることを意味する。
[0023] 幾つかの実施形態では、「選択的に（selectively）」が、対象材料が選択的されていない表面上の形成の速度の約２倍、３倍、４倍、５倍、７倍、１０倍、１５倍、２０倍、２５倍、３０倍、３５倍、４０倍、４５倍、又は５０倍以上の速度で、選択された表面上に形成されることを意味する。言い換えると、選択された表面の選択されていない表面に対する述べられたプロセスの選択性は、２：１、３：１、４：１、５：１、７：１、１０：１、１５：１、２０：１、２５：１、３０：１、３５：１、４０：１、４５：１、又は５０：１以上である。
[0024] １以上の実施形態によれば、本方法は、原子層堆積（ＡＬＤ：atomic layer deposition）プロセスを利用する。そのような実施形態では、基板表面が、連続的に又は実質的に連続的に前駆体（又は反応性ガス）に晒される。本明細書の全体を通して使用される際に、「実質的に連続的に」は、前駆体への曝露の期間の大部分が、共同試薬（co-reagent）への曝露と重ならないことを意味する。しかし、幾らかの重なりは存在し得る。本明細書及び添付の特許請求の範囲で使用される際に、「前駆体」、「反応物」、「反応性ガス」などの用語は、基板表面と反応し得る任意のガス状核種（gaseous species）を指すために、相互交換可能に使用される。
[0025] 金属は、多くの用途で原子層堆積法によって成長させることができる。本開示の１以上の実施形態は、有利なことに、金属含有膜を形成するために、原子層堆積用のプロセスを提供する。本明細書及び添付の特許請求の範囲において使用されるときに、「金属含有膜」という用語は、金属原子を含み、約１原子％以上の金属、２原子％以上の金属、３原子％以上の金属、４原子％以上の金属、５原子％以上の金属、１０原子％以上の金属、１５原子％以上の金属、２０原子％以上の金属、２５原子％以上の金属、３０原子％以上の金属、３５原子％以上の金属、４０原子％以上の金属、４５原子％以上の金属、又は５０原子％以上の金属を有する膜を指す。幾つかの実施形態では、金属含有膜が、金属、金属窒化物、金属炭化物、又は金属酸化物のうちの１以上を含む。当業者は、ＭＯ（ここで、Ｍは金属）などの分子式の使用は、元素間の特定の化学量論的関係を意味するものではなく、単に膜の主要な構成要素の同一性を意味することを認識するであろう。例えば、ＭＯは、主要な組成物が金属と酸素原子とを含む膜を指す。幾つかの実施形態では、特定の膜の主要な組成物（すなわち、特定の原子の原子パーセントの合計）が、原子ベースで膜の約９５％、９８％、９９％、又は９９．５％以上である。
[0026] 幾つかの実施形態では、選択的堆積が、堆積プロセスとエッチングプロセスの組み合わせを含む。例えば、バリア層は、金属よりも金属上の薄い層を形成する誘電材料に選択的に堆積されてよい。幾つかの実施形態では、選択的堆積を完成させるために、誘電材料からの除去よりも速い速度で導電性材料からバリア層を除去するために、選択的エッチングプロセスとも称される後続エッチングプロセスが使用される。
[0027] 本明細書で使用されるときに、「バリア層」という用語は、それ自体を横切る材料の拡散を防止する膜を指す。本明細書で使用されるときに、「ライナー」という用語は、典型的には、バリア層を覆って使用される膜を指す。その膜は、その膜が覆って堆積する下層の膜の完全性及び信頼性を補助する。幾つかの実施形態では、バリア層とライナーの両方が形成される。他の幾つかの実施形態では、ライナーが形成されない。
[0028] 本開示の１以上の実施形態は、絶縁層よりも金属層上に（すなわち、絶縁層上にはない）ブロッキング層を選択的に形成する方法を対象とする。本開示の１以上の実施形態は、金属面又は金属層よりも絶縁層上に（すなわち、金属面又は金属層上にはない）バリア層を選択的に形成する方法を提供する。１以上の実施形態の方法は、減圧を壊すことなしに処理ツール内で実行される統合プロセスである。
[0029] １以上の実施形態の金属層又は金属材料は、任意の適切な金属材料であってよい。幾つかの実施形態では、本開示の金属材料が導電性材料である。適切な金属材料は、金属、導電性金属窒化物、導電性金属酸化物、金属合金、シリコン、それらの組み合わせ、及び他の導電性材料を含むが、これらに限定されない。
[0030] １以上の実施形態では、金属又は金属材料が、当業者に知られている任意の適切な金属を含んでよい。幾つかの実施形態では、金属又は金属材料が、銅（Cu）、コバルト（Co）、ルテニウム（Ru）、イリジウム（Ir）、ロジウム（Rh）、モリブデン（Mo）、タングステン（W）、アルミニウム（Al）、ニッケル（Ni）、及びプラチナ（Pt）のうちの１以上から選択される。幾つかの実施形態では、金属又は金属材料が、銅（Cu）、コバルト（Co）、ルテニウム（Ru）、イリジウム（Ir）、ロジウム（Rh）、モリブデン（Mo）、タングステン（W）、アルミニウム（Al）、ニッケル（Ni）、又はプラチナ（Pt）から本質的に構成される。幾つかの実施形態では、金属又は金属材料が、銅、コバルト、ルテニウム、タングステン、又はモリブデンから本質的に構成される。幾つかの実施形態では、金属材料が、銅を含み又は銅から本質的に構成される。本明細書及び添付の特許請求の範囲において使用されるときに、「実質的に構成される（consists essentially of）」という用語は、材料が、原子ベースで述べられた材料の約９５％、９８％、又は９９％以上であることを意味する。
[0031] 本明細書及び添付の特許請求の範囲において使用されるときに、「酸化物」などという用語は、材料が（１以上の）特定の元素を含有することを意味する。この用語は、特定の元素の比率を意味するものと解釈されるべきではない。したがって、「酸化物」などは、化学量論的な比率の元素で構成されてもよいし、又は非化学量論的な比率の元素で構成されてもよい。
[0032] 自己整合ビア（self-aligned via）を有する電子デバイスを形成するための方法、及び該方法を実行するための処理ツールが説明される。プロセスフロー図である図１を参照すると、本開示の１以上の実施形態が、電子デバイスを形成する方法１００を対象とする。図１で示されている方法は、統合プロセスを表している。幾つかの実施形態では、方法１００が、予洗浄動作１０２を含む。予洗浄動作は、当業者に知られている任意の適切な予洗浄動作であり得る。適切な予洗浄動作は、浸漬（soaking）や自然酸化物除去などを含むが、これらに限定されない。
[0033] 図２Ａから図２Ｆは、本開示の１以上の実施形態による処理方法１００中の例示的なデバイス２００の断面図を示している。絶縁層２０８を上に有する基板２０２が提供される。本明細書及び添付の特許請求の範囲において使用されるときに、「提供される」という用語は、基板２０２を有するデバイス２００が、処理用に利用可能にされる（例えば、処理チャンバ内に配置される）ことを意味する。幾つかの実施形態では、エッチング停止層２０６が、基板２０２と絶縁層２０８との間で基板２０２の上面にある。１以上の実施形態では、エッチング停止層２０６が、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、エッチング停止層２０６が、窒化ケイ素（SiN）、炭化ケイ素（SiC）、酸化アルミニウム（AlOx）、及び窒化アルミニウム（AlN）のうちの１以上を含んでよい。幾つかの実施形態では、エッチング停止層２０６が、ＣＶＤ、ＰＶＤ、及びＡＬＤから選択される技法を使用して堆積されてよい。
[0034] １以上の実施形態では、絶縁層２０８が、絶縁層２０８の上面２０９から第１のメタライゼーション層２０４まで延在する開口部２１１を有する。１以上の実施形態では、開口部２１１が、少なくとも１つの側壁２１３、上部２１２、及び下部２１０を有する。幾つかの実施形態では、下部２１０がビア開口部と称されてよく、上部２１２がトレンチと称されてよい。本明細書で使用されるときに、開口部、トレンチ、ビアなどの「アスペクト比」という用語は、開口部の深さの開口部の幅に対する比を指す。１以上の実施形態では、各下部２１０又はビア開口部のアスペクト比が、約１：１から約２００：１のおおよその範囲にある。幾つかの実施形態では、下部２１０又はビア開口部のアスペクト比が、少なくとも２：１である。他の複数の実施形態では、下部２１０又はビア部分のアスペクト比が、少なくとも５：１、又は少なくとも１０：１である。
[0035] 本明細書で使用されるときに、「絶縁層」又は「絶縁材料」などという用語は、隣接するデバイスを絶縁し、漏電を防止するために適切な任意の材料を指す。１以上の実施形態では、絶縁層２０８が、酸化物層（例えば二酸化ケイ素）、又は電子デバイス設計によって決定される任意の他の電気的絶縁層である。１以上の実施形態では、絶縁層２０８が層間誘電体（ILD）を含む。１以上の実施形態では、絶縁層２０８が、非限定的に、例えば、二酸化ケイ素、酸化ケイ素、炭素がドープされた酸化物（「CDO」）、例えば、炭素がドープされた二酸化ケイ素、多孔性二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、炭化ケイ素（SiC）、又はこれらの任意の組み合わせなどの材料を含む、低誘電率（low-ｋ）誘電体である。
[0036] １以上の実施形態では、絶縁層２０８が、５未満のｋ値を有する誘電材料を含む。１以上の実施形態では、絶縁層２０８が、３未満のｋ値を有する誘電材料を含む。少なくとも幾つかの実施形態では、絶縁層２０８が、酸化物、炭素がドープされた酸化物、多孔質二酸化ケイ素、炭化物、酸炭化物、窒化物、酸窒化物、酸炭窒化物、ポリマー、リン酸塩ガラス、フルオロシリケート（SiOF）ガラス、有機ケイ酸塩ガラス（SiOCH）、若しくはそれらの任意の組み合わせ、電子デバイス設計によって決定される他の電気的絶縁材料、又はこれらの任意の組み合わせを含む。少なくとも幾つかの実施形態では、絶縁層２０８が、ポリイミド、エポキシ、感光性材料、例えばベンゾシクロブテン（BCB）、及びWPR系材料、又はスピンオンガラス（spin-on-glass）を含んでよい。
[0037] １以上の実施形態では、絶縁層２０８が、あるメタライゼーション層又は金属ライン２０４を基板２０２上の他の金属ラインから絶縁するための低誘電率層間誘電体である。１以上の実施形態では、絶縁層２０８の厚さが、約１０ナノメートル（nm）から約２ミクロン（μm）のおおよその範囲にある。
[0038] 一実施形態では、絶縁層２０８が、非限定的に、化学気相堆積（「ＣＶＤ」）、物理的気相堆積（「ＰＶＤ」）、分子線エピタキシ（「ＭＢＥ」）、有機金属化学気相堆積（「ＭＯＣＶＤ」）、原子層堆積（「ＡＬＤ」）、スピンオン、又はマイクロ電子デバイス製造の当業者に知られている他の絶縁堆積技法などの、堆積技術のうちの１つを使用して堆積される。
[0039] 幾つかの実施形態では、エッチング停止層２０６が、基板２０２及び第１のメタライゼーション層２０４の上面に堆積される。図示されていない幾つかの実施形態では、マスク層が絶縁層２０８上に形成される。絶縁層２０８は、開口部２１１を形成するためにエッチングされてよい。少なくとも１つのビア開口部２１０が、エッチング停止層２０６の露出部を含む下面を有する。１以上の実施形態では、ビア開口部２１０を介して露出されたエッチング停止層２０６が、選択的に除去される。それによって、ビア開口部２１０の下面は、第１のメタライゼーション層２０４を含む。
[0040] 図１及び図２Ｂを参照すると、動作１０４において、金属層２１４が開口部２１１内に形成又は堆積される。幾つかの実施形態では、金属層２１４が、絶縁層の下部２１０（又はビア開口部）内に堆積される。１以上の実施形態では、金属層２１４が、第１のメタライゼーション層２０４まで延在する。幾つかの実施形態では、金属層２１４が、開口部２１１のトレンチ又は上部２１２内に形成されない。
[0041] １以上の実施形態では、第１のメタライゼーション層２０４が、銅（Cu）、コバルト（Co）、ルテニウム（Ru）、イリジウム（Ir）、ロジウム（Rh）、モリブデン（Mo）、タングステン（W）、アルミニウム（Al）、ニッケル（Ni）、及びプラチナ（Pt）のうちの１以上から選択される金属を含む。複数の特定の実施形態では、第１のメタライゼーション層２０４が、銅（Cu）又はコバルト（Co）を含む。
[0042] １以上の実施形態では、金属層２１４が、コバルト（Co）、ルテニウム（Ru））、モリブデン（Mo）、及びタングステン（W）のうちの１以上から選択される金属を含む。幾つかの実施形態では、金属層２１４が、第１のメタライゼーション層２０４とは異なる金属を含む。１以上の実施形態では、金属層２１４がタングステン（W）を含む。
[0043] 動作１０６において、デバイス２００が、任意選択的に予洗浄されてよい。予洗浄動作は、任意の適切な予洗浄プロセスであり得る。適切な予洗浄動作は、プラズマ洗浄、遠隔プラズマ洗浄、浸漬、還元蒸気への浸漬、自然酸化物除去などを含むが、これらに限定されない。例えば、１以上の実施形態では、デバイス２００が、金属層２１４の上面から自然酸化物を除去するために予洗浄される。
[0044] 図１及び図２Ｃを参照すると、動作１０８において、ブロッキング層２１６が、絶縁層２０８の露出面ではなく金属層２１４の上面に選択的に形成される。したがって、幾つかの実施形態では、ブロッキング層２１６が、開口部２１１のトレンチ又は上部２１２ではなく金属層２１４の上面に選択的に形成される。
[0045] １以上の実施形態では、デバイス２００が、絶縁層２０８よりも金属層２１４上にブロッキング層２１６を選択的に形成するために、平面的な非極性有機分子（non-polar organic molecule）に曝露される。１以上の実施形態では、デバイス２００が、絶縁層２０８よりも金属層２１４上にブロッキング層２１６を選択的に形成するために、平面炭化水素（planar hydrocarbon）に曝露される。この様態で使用されるときに、「基板が曝露される」という表現は、個々の材料及び層を上に含む基板全体が、述べられたプロセス又は条件に曝露されることを意味する。幾つかの実施形態では、平面炭化水素が、アントラセン、ベンゼン、ナフタレン、トルエン、エチルベンゼン、フェナントレン、メシチレンなどのうちの１以上を含む。幾つかの実施形態では、平面炭化水素が、アントラセンから本質的に構成される。幾つかの実施形態では、平面炭化水素が、ナフタレンから本質的に構成される。幾つかの実施形態では、平面炭化水素が、トルエンから本質的に構成される。この様態で使用されるときに、「本質的に構成される」という用語は、モルベースで、平面炭化水素の約９５％、９８％、９９％、又は９９．５％以上が、述べられた化合物であることを意味する。
[0046] ブロッキング層２１６は、図面において一連の平行な波線として示されているが、これは単に一般的描写として使用され、ブロッキング層２１６の任意の特定の形態、密度、又は構造を意味しないことを、当業者は理解するだろう。ブロッキング層２１６の薄膜の形成は、処理プロセスとみなされてよい。一方で、より厚い膜の形成は、概して、選択的堆積とみなされる。
[0047] 理論に束縛されることを意図しないが、金属層２１４のｄ軌道は、平面炭化水素のｓｐ２軌道と電子を共有し始めると考えられている。したがって、幾つかの実施形態では、平面炭化水素が、２つの炭素原子間に少なくとも１つの二重結合を有する少なくとも１つの化合物を含む。幾つかの実施形態では、平面炭化水素が、２つの炭素原子間に少なくとも１つの三重結合を有する少なくとも１つの化合物を含む。
[0048] 更に、理論に束縛されることなく、平面炭化水素（ブロッキング層２１６）は、金属層２１４上の後続膜の核生成又は成長速度のうちの１以上を抑制すると考えられている。
[0049] 幾つかの実施形態では、基板が、平面炭化水素の蒸気に浸漬される。幾つかの実施形態では、基板を平面炭化水素に曝露するための処理条件が制御されてよい。
[0050] 幾つかの実施形態では、処理チャンバの圧力が制御される。処理チャンバの圧力は、ブロッキング層２１６を形成するための任意の適切な圧力であってよい。幾つかの実施形態では、処理チャンバの圧力が、約８０Torr以下、約７０Torr以下、約６０Torr以下、約５０Torr以下、約４０Torr以下、約３０Torr以下、約２０Torr以下、約１５Torr以下、約１０Torr以下、又は約５Torr以下に維持される。幾つかの実施形態では、処理チャンバの圧力が、約１０Torr、約２０Torr、約３０Torr、約４０Torr、又は約５０Torrに維持される。
[0051] 幾つかの実施形態では、平面炭化水素の処理チャンバの中への流量が制御される。平面炭化水素の流量は、ブロッキング層２１６を形成するための任意の適切な流量であってよい。幾つかの実施形態では、平面炭化水素の流量が、約５０sccmから約１００sccm、又は約７５sccmから約１００sccmの範囲にある。幾つかの実施形態では、平面炭化水素の流量が、約６００sccm以下、約５００sccm以下、約４００sccm以下、約３００sccm以下、約２５０sccm以下、約２００sccm以下、約１５０sccm、約１００sccm以下、約７５sccm以下、又は約５０sccm以下である。幾つかの実施形態では、平面炭化水素の流量が、約５０sccm又は約１００sccmである。
[0052] 幾つかの実施形態では、平面炭化水素が基板に曝露されている浸漬期間が制御される。浸漬期間は、ブロッキング層２１６を形成するための任意の適切な期間であってよい。幾つかの実施形態では、浸漬期間が、約１秒以上、約１０秒以上、約２０秒以上、約３０秒以上、約４５秒以上、約６０秒以上、約８０秒以上、約１２０秒以上、約１５０秒以上、又は約２００秒以上である。幾つかの実施形態では、浸漬期間が約６０秒である。幾つかの実施形態では、浸漬期間が約２００秒である。
[0053] 幾つかの実施形態では、基板の温度が、平面炭化水素への曝露中に制御される。基板の温度は、動作温度とも称されてよい。幾つかの実施形態では、基板の温度が、約３００℃以下、約２７５℃以下、約２５０℃以下、約２２５℃以下、又は約２００℃以下である。
[0054] 幾つかの実施形態では、平面炭化水素の化合物が、動作温度で液体である。幾つかの実施形態では、平面炭化水素の化合物が、動作温度において約０．１Torr以上の蒸気圧を有する。
[0055] 図１及び図２Ｄを参照すると、幾つかの実施形態では、方法１００が、ブロックされた金属層２１４よりも絶縁層２０８に共形バリア層２１８を堆積させる動作１１０で継続する。バリア層２１８は、当業者に知られている任意の技法によって堆積されてよい。絶縁層２０８へのバリア層２１８の堆積は、「逆選択的堆積（reverse selective deposition）」又は「逆への選択的堆積（reversely selective deposition）」と称されてよい。当業者であれば、「選択的堆積」という用語が、典型的には、非金属表面ではなく、金属表面への膜の形成に適用されることを理解するであろう。逆への選択的堆積プロセスは、非金属表面である絶縁層２０８上に膜又はバリア層２１８を形成する。
[0056] １以上の実施形態では、バリア層２１８が原子層堆積によって堆積される。幾つかの実施形態では、バリア層２１８が、金属前駆体及び反応物への基板２０２の連続的な曝露によって堆積される。幾つかの実施形態では、バリア層２１８が金属窒化物を含む。幾つかの実施形態では、バリア層２１８がバリア膜として機能する。幾つかの実施形態では、バリア層２１８が、窒化チタン（TiN）を含み又はTiNから本質的に構成される。幾つかの実施形態では、バリア層２１８が、窒化タンタル（TaN）を含み又はTaNから本質的に構成される。幾つかの実施形態では、金属前駆体が、ペンタキス（ジメチルアミノ）タンタルを含む。幾つかの実施形態では、反応物質がアンモニアを含む。幾つかの実施形態では、バリア層２１８が、プラズマの使用なしに形成される。
[0057] 図１を参照すると、幾つかの実施形態では、動作１１２において、方法１００が、金属層２１４からブロッキング層２１６を除去することによって継続する。ブロッキング層２１６は、プラズマ洗浄プロセスを含む任意の適切な手段によって除去されてよいが、これに限定されない。幾つかの実施形態では、基板２０２が、金属層２１４からブロッキング層２１６を除去するためにプラズマに曝露される。幾つかの実施形態では、プラズマが、アルゴン（Ar）、窒素（N2）、又は水素（H2）のうちの１以上を含み、又はこれらのうちの１以上から本質的に構成される。本明細書において使用されるときに、窒素、水素、酸素などを含むプラズマは、これらの核種の分子形態から生成されるプラズマを意味する。例えば、窒素プラズマは、窒素（N2）分子から点火されるプラズマを指す。本明細書及び添付の特許請求の範囲において使用されるときに、元素含有プラズマ（例えば、窒素含有プラズマ）は、元素を含む化合物を指す。例えば、窒素含有プラズマは、元素として窒素を有する１以上の化合物（例えば、アンモニア（NH3））を含み、又はそれらから本質的に構成される。幾つかの実施形態では、プラズマが、アルゴンから本質的に構成される。幾つかの実施形態では、プラズマが、H2とArの混合物を含み、又はそれらから本質的に構成される。
[0058] 幾つかの実施形態では、装置又はプロセスツールが、ブロッキング層の除去後に酸化物層が形成されることを防止するために、基板を減圧状態下に維持するように構成される。この種の複数の実施形態では、プロセスツールが、基板を大気条件に曝露することなしに、基板をプラズマ処理チャンバから堆積プロセスチャンバに移動させるように構成される。
[0059] １以上の実施形態では、H2とArの混合物が、約１０：１から約１：１０の範囲、約１０：１から約１：１の範囲、約１：１から約１：１０の範囲、約５：１から約１：５の範囲、約５：１から約１：１の範囲、約１：１から約１：５の範囲、約２：１から約１：２の範囲、約２：１から約１：１の範囲、又は約１：１から約１：２の範囲のH2とArの比を有する。幾つかの実施形態では、H2／Arの混合物が約１：１である。
[0060] １以上の実施形態では、プラズマの出力が、ブロッキング層の組成、パッキング、及び／又は厚さ、並びに、周囲の材料の組成及び／又は厚さに応じて変化してよい。幾つかの実施形態では、プラズマ出力が、約２０Wから約５００Wの範囲、約２０Wから約４００Wの範囲、約２０Wから約２５０Wの範囲、約５０Wから約５００Wの範囲、約１００Wから約５００Wの範囲、約１００Wから約４５０Wの範囲、約１００Wから約５００Wの範囲、又は約２００Wから約４００Wの範囲である。幾つかの実施形態では、プラズマ出力は、約５０W、約２００W、又は約４００Wである。
[0061] １以上の実施形態では、プラズマ曝露の持続時間が、ブロッキング層２１６の組成、パッキング、及び／又は厚さ、並びに、周囲の材料の組成及び／又は厚さに応じて変化してよい。幾つかの実施形態では、基板が、約２秒（s）から約６０秒（s）の範囲、約３秒から約３０秒の範囲、又は約５秒から約１０秒の範囲の期間にわたりプラズマに曝露される。幾つかの実施形態では、基板が、約３秒、約５秒、約１０秒、又は約３０秒の期間にわたりプラズマに曝露される。
[0062] 導電性ビア充填材料２１４がボトムアップ方式で成長して、フィーチャ２１１の下部を構成するビア部分２１０を充填する図２Ｅ及び図２Ｆで示されるような複数の実施形態では、第２の導電性材料２２０が上部２１２内に堆積される。例えば、図２Ｅで示されている動作１１４では、フィーチャ２１１の上部２１２が、Ｍｘ＋１導電ラインを形成するために、導電性材料２２０で満たされる。
[0063] 図１並びに図２Ｅ及び図２Ｆを参照すると、動作１１４において、ブロッキング層２１６が金属層２１４の上面から除去された後で、第２のメタライゼーション層２２０又は第２の金属ラインが形成又は堆積される。１以上の実施形態では、第２のメタライゼーション層２２０は、当業者に知られている任意の適切な材料を含んでよい。幾つかの実施形態では、第２のメタライゼーション層２２０が、銅（Cu）、コバルト（Co）、ルテニウム（Ru）、イリジウム（Ir）、ロジウム（Rh）、モリブデン（Mo）、タングステン（W）、アルミニウム（Al）、ニッケル（Ni）、及びプラチナ（Pt）のうちの１以上から選択される。幾つかの実施形態では、第２のメタライゼーション層２２０が、銅（Cu）、コバルト（Co）、ルテニウム（Ru）、イリジウム（Ir）、ロジウム（Rh）、モリブデン（Mo）、タングステン（W）、アルミニウム（Al）、ニッケル（Ni）、又はプラチナ（Pt）から本質的に構成される。幾つかの実施形態では、第２のメタライゼーション層２２０が、銅、コバルト、ルテニウム、タングステン、又はモリブデンから本質的に構成される。幾つかの実施形態では、第２のメタライゼーション層２２０が、銅を含むか、又は本質的に銅から構成される。本明細書及び添付の特許請求の範囲において使用されるときに、「実質的に構成される（consists essentially of）」という用語は、材料が、原子ベースで述べられた材料の約９５％、９８％、又は９９％以上であることを意味する。図２Ｆを参照すると、１以上の実施形態では、第１のメタライゼーション層２０４ａ及び第２のメタライゼーション層２０４ｂが、同じ金属材料を含む。
[0064] 図３Ａから図３Ｅは、図１から図２Ｆの両方で示されたものと同様な本開示の別の一実施形態を示している。該方法は、前述されたのと同じ材料及び全体プロセスで行われる。図３Ａから図３Ｅで示されている一実施形態は、当業者によって認識されることとなるように、Ｍｘ及びＭｘ＋１金属ラインを接続するビアの形成のための方法を表している。
[0065] 図３Ａから図３Ｅを参照すると、使用する例示的な逆への選択的堆積方法は、内部に形成された少なくとも１つのフィーチャ２１１を有する絶縁層２０８を有する基板２００を提供することによって開始する。説明される種々の膜及び層は、図２Ａから図２Ｆのものと同様であり、これらは、同様な方法の単に異なる構造的形態に過ぎないことを、当業者は認識するだろう。少なくとも１つのフィーチャ２１１は、下部又はビア部分２１０及び上部又はトレンチ部分２１２を有する。図示されている一実施形態では、側壁が、絶縁層２０８を含み、絶縁層２０８によって形成される。ビア開口部２１０の下面は、第１のメタライゼーション層２０４又は第１のメタライゼーションラインを含み、それらによって形成される。少なくとも１つのフィーチャ２１１は、１つの側壁（例えば、円形ビア）、２つの側壁（例えば、トレンチ）、又はより多くの側壁（例えば、正方形若しくは多角形ビア）を有してよい。
[0066] 図３Ｂを参照すると、金属層２１４が、少なくとも１つのフィーチャ２１１の下部２１０内に形成され又は堆積される。金属層２１４は、高さを有する。幾つかの実施形態では、金属層２１４の高さが、下部２１０又はビア開口部の深さよりも小さい。１以上の実施形態では、金属層２１４が、下部又はビア部分２１０の深さの約２５％から約９０％の範囲の高さを有する。
[0067] 図３Ｃを参照すると、絶縁層２０８の上部よりもフィーチャ２１１の下部を形成する金属層２１４の上面にブロッキング層２１６を選択的に形成するために、基板２００が平面炭化水素に曝露される。言い換えると、基板２００は、金属層２１４上の将来の堆積を不活性化又はブロックするために、平面炭化水素で処理される。
[0068] 図３Ｄを参照すると、ブロッキング層２１６よりも絶縁層２０８にバリア層２１８の逆への選択的堆積が行われる。ここでも、「逆への選択的堆積」という用語が、絶縁層２０８に膜が形成される選択的堆積プロセス指すことを、当業者は理解するだろう。幾つかの実施形態では、バリア層２１８が、金属前駆体及び反応物への基板２００の連続的な曝露によって堆積される。幾つかの実施形態では、バリア層２１８が、バリア層として作用する材料を含む。幾つかの実施形態では、金属層２１４の厚さに応じて、バリア層２１８が、少なくとも１つの開口部２１１の上部２１２又はトレンチ部分と下部２１０又はビア開口部との両方の中に形成されてよい。他の複数の実施形態では、共形バリア層２１８が、少なくとも１つの開口部の下部２１０内に形成されない。
[0069] １以上の実施形態では、任意選択的に、ブロッキング層２１６が、フィーチャ２１１の下部の金属層２１４の表面から除去される。理論に束縛されることを意図しないが、ブロッキング層２１６は、ほとんどのバリア層（例えば、バリア層２１８）を伴って典型的に見られる抵抗の増加と比較して、導電性充填材料２２０の抵抗をほんの僅かに増加させると考えられている。したがって、ブロッキング層２１６の除去は、導電性充填材料２２０の抵抗を更に低減させてよい任意選択的なプロセスである。
[0070] 動作１１２でブロッキング層２１６が除去されるかどうかに関わらず、低誘電率金属ビアを形成するために、導電性充填材料２２０（又は第２のメタライゼーション層若しくはライン）が、少なくとも１つのフィーチャ２１１内に堆積される。幾つかの実施形態では、低誘電率金属ビアが、ブロッキング層なしに形成される金属ビアの約８０％以下の抵抗を有する。言い換えると、ブロッキング層２１６を含む本開示のプロセスによって形成される低誘電率金属ビアは、約２０％以上のビア抵抗の低減を提供する。
[0071] 導電性ビア充填材料２１４がボトムアップ方式で成長して、フィーチャ２１１の下部を構成するビア部分２１０を充填する図３Ｅで示されるような複数の実施形態では、第２の導電性材料２２０が上部２１２内に堆積される。例えば、図３Ｅで示されているように、フィーチャ２１１の上部２１２が、Ｍｘ＋１導電ラインを形成するために、導電性材料２２０で満たされる。
［0072］ 幾つかの実施形態では、フィーチャ２１１を過充填し、基板２００の表面に重荷を形成するために、第２のメタライゼーション層２２０が堆積される。次いで、重荷は、任意の適切な技法（例えば、エッチング、化学機械平坦化（ＣＭＰ））によって除去される。
[0073] 図４及び図５Ａから図５Ｆは、図１から図３Ｅの両方で示されたものと同様な本開示の別の一実施形態を示している。方法１２０は、動作１２２において開始し、そのとき、基板が任意選択的に予洗浄される。
[0074] 図４及び図５Ａを参照すると、基板２２２が、その上に絶縁層２２８及び導電性材料２２４又は第１のメタライゼーション層を有する。フィーチャ２２１が、絶縁層２２８内に形成される。フィーチャ２２１は、側壁２２３ａ、２２３ｂ及び下部２２３ｃを有する。側壁２２３ａ、２２３ｂは、絶縁層２２８によって形成される。幾つかの実施形態では、エッチング停止層２２６が、基板２２２及び第１のメタライゼーション層２２４の上面に配置される。少なくとも１つのフィーチャ２２１の下部２２３ｃは、導電性材料２２４（又は第１のメタライゼーション層）の上面によって形成される。幾つかの実施形態では、第１のメタライゼーションラインの導電性材料２２４が、Ｍｘラインとも称される。
[0075] 図４及び図５Ｂを参照すると、動作１２４において、ビア金属２３０が、少なくとも１つの開口部２２１内に形成又は堆積され、第１のメタライゼーション層２２４と接触する。動作１２６では、基板が任意選択的に予洗浄されてよい。例えば、幾つかの実施形態では、ビア金属２３０が、形成された可能性がある自然酸化物を除去するために洗浄されてよい。
[0076] 図５Ｃで示されているように、動作１２８において、基板が、絶縁層２２８の上面よりもビア金属２３０の上面にブロッキング層２３２を選択的に形成するために、平面炭化水素に曝露される。
[0077] 図４及び図５Ｄを参照すると、動作１３２において、バリア層２３４が、ブロッキング層２３２よりも絶縁層２２８に選択的に堆積される。図５Ｄで示されているように、バリア層２３４は、絶縁層２２８の上面に選択的に堆積される。バリア層２３４は、ビア金属２３０ではなく露出された絶縁層２２８に堆積される。バリア層２３４は、当業者に知られている任意の適切な技法によって堆積され得る。幾つかの実施形態では、バリア層２３４が、基板を金属前駆体及び反応物に連続的に曝露することによって堆積される。
[0078] 方法１２０は、動作１３２において、任意選択的に、ビア金属２３０の表面からブロッキング層２３２を除去することを含む。図４及び図５Ｅを参照すると、動作１３２において、ブロッキング層２３２が除去されるかどうかに関わらず、動作１３４において、方法１２０は、第２のメタライゼーション層２３６の選択的な堆積で継続する。導電性ビア充填材料２３６が、バリア層２３４に選択的に堆積される。
[0079] 第２のメタライゼーション層２３６は、当業者に知られている任意の適切な材料であり得る。図示されている一実施形態では、第１のメタライゼーション層２２４、ビア金属２３０、及び第２のメタライゼーション層２３６が、異なる材料である。他の複数の実施形態では、第１のメタライゼーション層２２４及び第２のメタライゼーション層２３６が、同じ材料であってよい。例えば、幾つかの実施形態では、第１のメタライゼーション層２２４及び第２のメタライゼーション層２３６が銅を含み、ビア金属２３０がコバルトを含む。
[0080] 第２のメタライゼーション層２３６は、当業者に知られている任意の適切な技法によって堆積され得る。幾つかの実施形態では、第２のメタライゼーション層２３６が、化学気相堆積（ＣＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセス、又は物理的気相堆積（ＰＶＤ）プロセスのうちの１以上によって堆積される。
[0081] 図５Ｆを参照すると、基板２２０は、第２のメタライゼーション層２３６内に開口部２３８（又はトレンチ）を形成するために、エッチング（すなわち、サブトラクティブエッチング）される。
[0082] 図６及び図７Ａから図７Ｅは、図１から図５Ｆで示されているものと同様な本開示の別の一実施形態を示している。該方法は、前述されたのと同じ材料及び全体プロセスで行われる。図７Ａから図７Ｅで示されている一実施形態は、当業者によって認識されることとなるように、Ｍｘ及びＭｘ＋１金属ラインを接続するビアの形成のための方法を表している。図７Ａから図７Ｅで示されている方法は、減圧を壊すことなしに処理ツール内で実行される統合プロセスである。
[0083] 図６及び図７Ａから図７Ｅを参照すると、例示的な逆への選択的堆積方法１４０が、絶縁層２５２、第１のメタライゼーション層２５４、及び第１のフィーチャ（図示せず）を上に有する基板２５０を提供することによって開始する。動作１４２において、基板が任意選択的に予洗浄される。動作１４４において、ビア／コンタクト２５６が、第１のフィーチャの下部において第１のメタライゼーション層２５４の上面に選択的に堆積又は形成される。説明される種々の膜及び層は、図２Ａから図２Ｆのものと同様であり、これらは、同様な方法の単に異なる構造的形態に過ぎないことを、当業者は認識するだろう。
[0084] エッチング停止層２５８が、絶縁層２５２及びビア／コンタクト２５６の上面に堆積される。エッチング停止層２５８は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、エッチング停止層２５８が、酸化アルミニウム（AlO）、炭窒化ケイ素（SiCN）、及び窒化ケイ素（SiN）のうちの１以上を含む。第２の絶縁層２６０が、エッチング停止層２５８に堆積される。図６及び図７Ｂを参照すると、絶縁層２６０内にトレンチ２６２を形成するために、単一のダマシンプロセスが行われる。単一のダマシンプロセスは、エッチング停止層２５８を開き、ビア／コンタクト２５６の上面を露出させる。それによって、ビア／コンタクト２５６の上面が、トレンチ２６２の下面になる。幾つかの実施形態では、エッチング停止層２５８を開くための単一のダマシンプロセスが、プラズマ／ラジカルベースのエッチングを含む。その後に、予洗浄が行われる。予洗浄動作は、当業者に知られている任意の適切な予洗浄動作であり得る。適切な予洗浄動作は、浸漬（soaking）や自然酸化物除去などを含むが、これらに限定されない。１以上の実施形態では、減圧を壊すことなしに統合システム内で単一のダマシンプロセスが行われる。ダマシントレンチ２６２が、側壁２６３ａ、２６３ｂ、及び下部２６３ｃを有する。図示されている一実施形態では、側壁が、絶縁層２６０を含み、絶縁層２６０によって形成される。ダマシントレンチ２６２の下面は、ビア／コンタクト２５６及び絶縁層２５２の一部分を含み、それらによって形成される。ダマシントレンチ２６２は、１つの側壁（例えば、円形ビア）、２つの側壁（例えば、トレンチ）、又はより多くの側壁（例えば、正方形若しくは多角形ビア）を有してよい。
[0085] 図７Ｃを参照すると、絶縁層２６０よりもビア／コンタクト２５６の上面にブロッキング層２６４を選択的に形成するために、基板２５０が平面炭化水素に曝露される。言い換えると、基板２５０は、ビア／コンタクト２５６上の将来の堆積を不活性化又はブロックするために、平面炭化水素で処理される。
[0086] 図７Ｄを参照すると、ブロッキング層２６４よりも絶縁層２６０にバリア層２６６の逆への選択的堆積が行われる。ここでも、「逆への選択的堆積」という用語が、ビア／コンタクト２５６ではなく絶縁層２６４上に膜が形成される選択的堆積プロセスを指すことを、当業者は理解するだろう。幾つかの実施形態では、バリア層２６６が、金属前駆体及び反応物への基板２５０の連続的な曝露によって堆積される。幾つかの実施形態では、バリア層２６６が、バリア層として作用する材料を含む。
[0087] １以上の実施形態では、任意選択的に、ブロッキング層２６４が、ビア／コンタクト２５６の表面から除去される。理論に束縛されることを意図しないが、ブロッキング層２６４は、ほとんどのバリア層（例えば、バリア層２６６）を伴って典型的に見られる抵抗の増加と比較して、導電性充填材料２６８の抵抗をほんの僅かに増加させると考えられている。したがって、ブロッキング層２６４の除去は、導電性充填材料２６８の抵抗を更に低減させてよい任意選択的なプロセスである。
[0088] 動作１５２でブロッキング層２６６が除去されるかどうかに関わらず、低誘電率金属ビアを形成するために、導電性充填材料２６８（又は第２のメタライゼーション層若しくはライン）が、少なくとも１つのフィーチャ２６２内に堆積される。幾つかの実施形態では、低誘電率金属ビアが、ブロッキング層なしに形成される金属ビアの約８０％以下の抵抗を有する。言い換えると、ブロッキング層２６４を含む本開示のプロセスによって形成される低誘電率金属ビアは、約２０％以上のビア抵抗の低減を提供する。
［0089］ 幾つかの実施形態では、フィーチャ２６２を過充填し、基板２５０の表面に重荷を形成するために、第２のメタライゼーション層２６８が堆積される。次いで、重荷は、任意の適切な技法（例えば、エッチング、化学機械平坦化（ＣＭＰ））によって除去される。
[0090] 本開示の更なる実施形態は、図８で示されているように、説明されるデバイスの形成及び方法のための処理ツール９００を対象とする。アプライドマテリアルズ（登録商標）から入手できるCentura（登録商標）、Dual ACP、Producer（登録商標）GT、及びEndura（登録商標）プラットフォームを含む、様々なマルチ処理プラットフォーム、ならびに他の処理システムが利用されてよい。１以上の実施形態では、クラスタツール９００が、複数の側面を有する少なくとも１つの中央移送ステーション９２１、９３１を含む。ロボット９２５、９３５が、中央移送ステーション９２１、９３１内に配置され、ロボットブレード及びウエハを複数の側面の各々に移動させるように構成されている。
[0091] クラスタツール９００は、中央移送ステーションに接続された、プロセスステーションとも呼ばれる複数の処理チャンバ９０２、９０４、９０６、９０８、９１０、９１２、９１４、９１６、及び９１８を備える。様々な処理チャンバは、隣接するプロセスステーションから隔離された別個の処理領域を提供する。処理チャンバは、非限定的に、選択的金属堆積チャンバ、バリア金属堆積チャンバ、金属堆積チャンバ、ＰＶＤ金属堆積チャンバ、ＣＶＤ金属堆積チャンバ、ブロッキング層堆積チャンバ、ライナー金属堆積チャンバ、プラズマチャンバ、予洗浄チャンバ、エッチングチャンバ、（１以上の）移送空間、ウエハ配向／ガス抜きチャンバ、極低温冷却チャンバなどを含む、任意の適切なチャンバであり得る。プロセスチャンバ及び構成要素の特定の配置は、クラスタツールに応じて変更することができ、本開示の範囲を限定するものとして解釈されるべきではない。
[0092] １以上の実施形態では、クラスタツール９００が、基板を平面炭化水素に暴露してブロッキング層を形成するためのブロッキング層堆積チャンバを含む。１以上の実施形態では、クラスタツール９００が、中央移送ステーションに接続された予洗浄チャンバを含む。
[0093] 図８で示されている実施形態では、ファクトリインターフェース９５０が、クラスタツール９００の前面に接続されている。ファクトリインターフェース９５０は、ファクトリインターフェース９５０の前面９５１上にローディングチャンバ９５４及びアンローディングチャンバ９５６を含む。ローディングチャンバ９５４が左側に示され、アンローディングチャンバ９５６が右側に示されているが、当業者は、これが１つの可能な構成の単なる典型に過ぎないことを理解するだろう。
[0094] ローディングチャンバ９５４及びアンローディングチャンバ９５６のサイズ及び形状は、例えば、クラスタツール９００内で処理される基板に応じて変更され得る。図示されている実施形態では、ローディングチャンバ９５４及びアンローディングチャンバ９５６が、複数のウエハがカセット内に配置されたウエハカセットを保持するようにサイズ決定される。
[0095] ロボット９５２が、ファクトリインターフェース９５０内にあり、ローディングチャンバ９５４とアンローディングチャンバ９５６との間を移動することができる。ロボット９５２は、ファクトリインターフェース９５０を通して、ローディングチャンバ９５４内のカセットからロードロックチャンバ９６０までウエハを移送可能である。また、ロボット９５２は、ファクトリインターフェース９５０を通してロードロックチャンバ９６２からアンローディングチャンバ９５６内のカセットまでウエハを移送可能である。当業者には理解されるように、ファクトリインターフェース９５０は、複数のロボット９５２を有することができる。例えば、ファクトリインターフェース９５０は、ローディングチャンバ９５４とロードロックチャンバ９６０との間でウエハを移送する第１のロボットと、ロードロックチャンバ９６２とアンローディングチャンバ９５６との間でウエハを移送する第２のロボットとを有してよい。
[0096] 図示されているクラスタツール９００は、第１のセクション９２０及び第２のセクション９３０を有する。第１のセクション９２０は、ロードロックチャンバ９６０、９６２を通してファクトリインターフェース９５０に接続される。第１のセクション９２０は、少なくとも１つのロボット９２５が内部に配置された第１の移送チャンバ９２１を含む。ロボット９２５は、ロボット式ウエハ搬送機構とも呼ばれる。第１の移送チャンバ９２１は、ロードロックチャンバ９６０、９６２、処理チャンバ９０２、９０４、９１６、９１８、及びバッファチャンバ９２２、９２４に対して中央に位置付けられている。幾つかの実施形態のロボット９２５は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。幾つかの実施形態では、第１の移送チャンバ９２１が、複数のロボット式ウエハ移送機構を備える。第１の移送チャンバ９２１内のロボット９２５は、第１の移送チャンバ９２１の周囲のチャンバ間でウエハを移動させるように構成される。個々のウエハは、第１のロボット式機構の遠位端に位置するウエハ搬送ブレード上に担持される。
[0097] 第１のセクション９２０内のウエハを処理した後で、ウエハは、通過チャンバを通して第２のセクション９３０まで移動し得る。例えば、チャンバ９２２、９２４は、単方向又は双方向の通過チャンバであり得る。通過チャンバ９２２、９２４は、例えば、第２のセクション９３０における処理前に、ウエハを低温冷却するために使用することができ、又は第１のセクション９２０に戻る前にウエハ冷却又は後処理を可能にする。
[0098] システムコントローラ９９０は、第１のロボット９２５、第２のロボット９３５、第１の複数の処理チャンバ９０２、９０４、９１６、９１８、及び第２の複数の処理チャンバ９０６、９０８、９１０、９１２、９１４と通信する。システムコントローラ９９０は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素であり得る。例えば、システムコントローラ９９０は、中央処理装置、メモリ、適切な回路、及びストレージを含む、コンピュータであり得る。
[0099] プロセスは、概して、プロセッサによって実行されたときに、プロセスチャンバに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ９９０のメモリ内に記憶されてよい。ソフトウェアルーチンはまた、プロセッサによって制御されるハードウェアから遠隔に位置付けられた第２のプロセッサ（図示せず）によって、記憶及び／又は実行されてもよい。本開示の方法の一部又は全部をハードウェア内で実行することもできる。したがって、プロセスは、ソフトウェア内に実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路若しくは他の種類のハードウェア実施態様としての、又はソフトウェアとハードウェアとの組み合わせとしてのハードウェア内で実行され得る。ソフトウェアルーチンは、プロセッサよって実行されたときに、汎用コンピュータを、プロセスが実行されるようにチャンバ動作を制御する専用コンピュータ（コントローラ）に変換する。
[00100] １以上の実施形態では、処理ツール９００が、ウエハを移動させるように構成された少なくとも１つのロボット９２５、９３５を含む中央移送ステーション９２１、９３１、中央移送ステーションに接続された選択的ビア充填ステーション、逆への選択的堆積ステーション、ブロッキング層形成ステーション、ＣＶＤステーション、ＰＶＤステーションのうちの１以上、中央移送ステーションに接続された任意選択的な予洗浄ステーション、及び、中央移送ステーション、選択的ビア充填ステーション、逆への選択的堆積ステーション、ブロッキング層形成ステーション、ＣＶＤステーション、ＰＶＤステーション、又は任意選択的な予洗浄ステーションのうちの１以上に接続された少なくとも１つのコントローラを備える。１以上の実施形態では、少なくとも１つのコントローラが、ロボットを使用してステーション間でウエハを移動させるための構成、ビアを選択的に充填するための構成、基板を平面炭化水素に曝露しブロッキング層を形成するための構成、バリア層の逆への選択的堆積のための構成、金属を堆積させるための構成、及びウエハを予洗浄するための構成から選択される、少なくとも１つの構成を有する。
[00101] １以上の実施形態では、処理ツールが、内部に基板支持体を有する予洗浄チャンバ、選択的金属堆積チャンバ、バリア金属堆積チャンバ、金属堆積チャンバ、ＰＶＤ金属堆積チャンバ、ＣＶＤ金属堆積チャンバ、任意選択的に、任意選択的な予洗浄機能を有するブロッキング層堆積チャンバ、任意選択的に、ライナー金属堆積チャンバ、任意選択的に、プラズマチャンバ、任意選択的に、エッチングチャンバ、ロボットであって、予洗浄チャンバ、選択的堆積チャンバ、任意選択的なブロッキング層堆積チャンバ、バリア金属堆積チャンバ、ＰＶＤ金属堆積チャンバ、任意選択的なプラズマチャンバ、及び任意選択的なエッチングチャンバ、任意選択的なライナー金属堆積チャンバ、ＣＶＤ金属堆積チャンバ、及びＰＶＤ金属堆積チャンバにアクセスするように構成されたロボット、並びに、コントローラであって、予洗浄チャンバ、選択的堆積チャンバ、任意選択的なブロッキング層堆積チャンバ、バリア金属堆積チャンバ、ＰＶＤ金属堆積チャンバ、任意選択的なプラズマチャンバ、及び任意選択的なエッチングチャンバ、任意選択的なライナー金属堆積チャンバ、ＣＶＤ金属堆積チャンバ、及びＰＶＤ金属堆積チャンバ、及びロボットに接続されたコントローラにおいて、基板を洗浄すること、ブロッキング層を選択的に形成すること、ライナーを選択的に堆積させること、任意選択的に金属ライナーを形成すること、メタライゼーション層を形成すること、任意選択的に基板をエッチングすること、及び任意選択的にブロッキング層を除去すること、から選択される１以上の構成を有するコントローラを備える。
[00102] 「下」、「下方」、「下側」、「上」、「上方」、「上側」などの、空間的な相対語は、図面中で示されているように、１つの要素又はフィーチャの、別の（１以上の）要素又は（１以上の）フィーチャに対する関係を説明することを容易にするために、本明細書で使用されてよい。空間的な相対語は、図面中で描かれている配向に加えて、使用中又は動作中のデバイスの種々の配向を包含することが意図されていることを理解されたい。例えば、図面内のデバイスがひっくり返された場合、他の要素又は特徴の「下方」又は「下」として説明された要素は、他の要素又は特徴の「上」に配向されることになる。したがって、例示的な用語「下」は、上と下の両方の配向を含んでよい。デバイスは、他の方法で配向され（９０度又は他の配向に回転され）てよく、本明細書で使用される空間的な相対記述語がそれに応じて解釈され得る。
[00103] 本明細書で説明される材料及び方法を説明する文脈において（殊に、以下の特許請求の範囲の文脈において）、用語「１つの（a）」及び「１つの（an）」並びに「その（the）」と、類似の指示物の使用は、本明細書でその逆が示されているか又は明らかに文脈から矛盾する場合を除いて、単数と複数の両方をカバーすると解釈される。本明細書での値の範囲の列挙は、本明細書で特に明記しない限り、範囲内に入る各個別の値を個別に参照する略記法として機能することを単に意図しており、各個別の値は、本明細書で個別に引用されているかのように明細書に組み込まれる。本明細書で説明される全ての方法は、本明細書でその逆が示されているか又はさもなければ文脈から明らかに矛盾しない限り、任意の適切な順序で実行されてよい。本明細書で提供されている任意の及び全ての実施例又は例示的な言葉（例えば、「などの」）の使用は、単に材料及び方法をより良く説明することを意図したものであり、特に請求されない限り、範囲を限定しない。明細書中の言葉は、開示された材料及び方法の実施に不可欠であると主張されていない要素を示すと解釈されるべきではない。
[00104] この明細書全体を通じて、「一実施形態（one embodiment）」、「特定の実施形態（certain embodiments）」、「１以上の実施形態（one or more embodiments）」、又は「実施形態（an embodiment）」に対する言及は、実施形態に関連して説明されている特定のフィーチャ、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。故に、この明細書全体の様々な箇所での「１以上の実施形態で」、「特定の実施形態で」、「一実施形態で」、又は「実施形態で」などの表現は、必ずしも、本開示の同一の実施形態に言及するものではない。更に、特定の特徴、構造、材料、又は特質は、１以上の実施形態において、任意の適切なやり方で組み合わされ得る。
[00105] 本明細書の開示は特定の実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び用途の例示にすぎないことを理解されたい。本開示の精神及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な改変及び変形を行い得ることが、当業者には明らかになろう。したがって、本開示は、本開示の範囲内にある修正例及び変形例を含み得る。

Claims (13)

  1. 電子デバイスを形成する方法であって、
    前記電子デバイスを予洗浄すること、
    第１のメタライゼーション層上の絶縁層の開口部の下部に金属層を選択的に堆積させることであって、前記開口部はトレンチとビアを含み、前記絶縁層は前記絶縁層の上面から前記第１のメタライゼーション層まで延在する前記開口部を含み、前記開口部は、少なくとも１つの側壁、上部、及び前記ビアである前記下部を有し、前記下部は下部バリア層を含まず、前記金属層は前記第１のメタライゼーション層まで延在する、金属層を選択的に堆積させること、
    前記金属層ではなく、また前記開口部の前記ビアである前記下部ではなく、前記開口部の前記少なくとも１つの側壁にバリア層を選択的に堆積させることであって、前記バリア層を選択的に堆積させることは、前記金属層を平面炭化水素に曝露して、前記絶縁層ではなく前記金属層上にブロッキング層を形成することを含み、前記平面炭化水素が、アントラセン、ベンゼン、ナフタレン、トルエン、エチルベンゼン、フェナントレン、メシチレンのうちの１以上を含む、バリア層を選択的に堆積させること、並びに
    前記開口部の前記上部内で前記金属層及び前記バリア層上に第２のメタライゼーション層を形成することを含む、方法。
  2. 基板をプラズマに曝露することを更に含む、請求項１に記載の方法。
  3. 前記第１のメタライゼーション層、前記第２のメタライゼーション層、及び前記金属層は、独立して、銅（Cu）、コバルト（Co）、ルテニウム（Ru）、イリジウム（Ir）、ロジウム（Rh）、モリブデン（Mo）、タングステン（W）、アルミニウム（Al）、ニッケル（Ni）、及びプラチナ（Pt）のうちの１以上から選択される金属を含む、請求項１に記載の方法。
  4. 前記第１のメタライゼーション層と前記第２のメタライゼーション層は、同じ金属を含む、請求項３に記載の方法。
  5. 前記バリア層は、前記ビア内に形成されない、請求項１に記載の方法。
  6. 前記バリア層は、前記ビア内に形成される、請求項１に記載の方法。
  7. 前記絶縁層は、二酸化ケイ素、酸化ケイ素、炭素がドープされた酸化物、炭化ケイ素、窒化ケイ素（SiN）のうちの１以上を含む、請求項１に記載の方法。
  8. 前記方法は、減圧を壊すことなしにクラスタツール内で実行される、請求項１に記載の方法。
  9. 電子デバイスを形成する方法であって、
    基板上の開口部内に金属層を選択的に堆積させることであって、前記基板は第１のメタライゼーション層上に絶縁層を含み、前記絶縁層は前記絶縁層の上面から前記第１のメタライゼーション層まで延在する前記開口部を含み、前記金属層は前記第１のメタライゼーション層まで延在する、金属層を選択的に堆積させること、
    前記金属層ではなく前記絶縁層の前記上面にバリア層を選択的に堆積させること、
    前記金属層及び前記バリア層上に第２のメタライゼーション層を形成すること、並びに
    トレンチを形成するために、前記第２のメタライゼーション層をエッチングすることを含み、
    前記バリア層を選択的に堆積させることは、前記絶縁層ではなく前記金属層上にブロッキング層を形成することを含み、
    前記ブロッキング層を形成することは、前記金属層を平面炭化水素に曝露することを含み、
    前記平面炭化水素が、アントラセン、ベンゼン、ナフタレン、トルエン、エチルベンゼン、フェナントレン、メシチレンのうちの１以上を含む、方法。
  10. 前記金属層、前記第１のメタライゼーション層、及び前記第２のメタライゼーション層は、独立して、銅（Cu）、コバルト（Co）、ルテニウム（Ru）、イリジウム（Ir）、ロジウム（Rh）、モリブデン（Mo）、タングステン（W）、アルミニウム（Al）、ニッケル（Ni）、及びプラチナ（Pt）のうちの１以上から選択される金属を含む、請求項９に記載の方法。
  11. 電子デバイスを形成する方法であって、
    基板上の少なくとも１つのフィーチャ内に金属層を選択的に堆積させることであって、前記基板は、第１の絶縁層、第１のメタライゼーション層、及び前記少なくとも１つのフィーチャをその上に含む、金属層を選択的に堆積させること、
    前記第１の絶縁層の上面及び前記金属層の上面にエッチング停止層を堆積させること、
    前記エッチング停止層の上面に第２の絶縁層を堆積させること、
    前記第２の絶縁層の上面から前記金属層の上面まで延在する開口部を形成するために、単一のダマシンプロセスを実行すること、
    前記金属層上ではなく前記開口部内にバリア層を選択的に堆積させること、並びに
    前記金属層及び前記バリア層上に第２のメタライゼーション層を形成することを含み、
    前記バリア層を選択的に堆積させることは、前記第１の絶縁層ではなく、また前記第２の絶縁層ではなく、前記金属層上にブロッキング層を形成することを含み、
    前記ブロッキング層を形成することは、前記金属層を平面炭化水素に曝露することを含み、
    前記平面炭化水素が、アントラセン、ベンゼン、ナフタレン、トルエン、エチルベンゼン、フェナントレン、メシチレンのうちの１以上を含む、方法。
  12. 前記金属層、前記第１のメタライゼーション層、及び前記第２のメタライゼーション層は、独立して、銅（Cu）、コバルト（Co）、ルテニウム（Ru）、イリジウム（Ir）、ロジウム（Rh）、モリブデン（Mo）、タングステン（W）、アルミニウム（Al）、ニッケル（Ni）、及びプラチナ（Pt）のうちの１以上から選択される金属を含む、請求項１１に記載の方法。
  13. 処理ツールであって、
    内部に基板支持体を有する予洗浄チャンバ、
    選択的金属堆積チャンバ、
    バリア金属堆積チャンバ、
    金属堆積チャンバ、
    ＰＶＤ金属堆積チャンバ、
    ＣＶＤ金属堆積チャンバ、
    予洗浄機能を有するブロッキング層堆積チャンバ、
    ライナー金属堆積チャンバ、
    プラズマチャンバ、
    エッチングチャンバ、
    前記予洗浄チャンバ、前記選択的金属堆積チャンバ、前記ブロッキング層堆積チャンバ、前記バリア金属堆積チャンバ、前記ＰＶＤ金属堆積チャンバ、前記プラズマチャンバ、前記エッチングチャンバ、前記ライナー金属堆積チャンバ、前記ＣＶＤ金属堆積チャンバ、及び前記ＰＶＤ金属堆積チャンバにアクセスするように構成されたロボット、並びに
    前記予洗浄チャンバ、前記選択的金属堆積チャンバ、前記ブロッキング層堆積チャンバ、前記バリア金属堆積チャンバ、前記ＰＶＤ金属堆積チャンバ、前記プラズマチャンバ、前記エッチングチャンバ、前記ライナー金属堆積チャンバ、前記ＣＶＤ金属堆積チャンバ、前記ＰＶＤ金属堆積チャンバ、及び前記ロボットに接続されたコントローラであって、基板を洗浄すること、前記基板上の絶縁層ではなく前記基板上の金属層上を平面炭化水素に曝露してブロッキング層を選択的に形成すること、ライナーを選択的に堆積させること、金属ライナーを形成すること、メタライゼーション層を形成すること、前記基板をエッチングすること、及び前記ブロッキング層を除去すること、の構成を有するコントローラを備え、
    前記平面炭化水素が、アントラセン、ベンゼン、ナフタレン、トルエン、エチルベンゼン、フェナントレン、メシチレンのうちの１以上を含む、処理ツール。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12148660B2 (en) * 2020-10-06 2024-11-19 Applied Materials, Inc. Low resistance and high reliability metallization module
US20250364266A1 (en) * 2024-05-23 2025-11-27 Applied Materials, Inc. Integrated wet passivation on cmp for hybrid bonding post-cu pad polish capping
TWI892688B (zh) * 2024-06-07 2025-08-01 大毅科技股份有限公司 具有串聯電阻器的電子元件及其製造方法
US20250385133A1 (en) * 2024-06-17 2025-12-18 Tokyo Electron Limited Method for selectively depositing etch stop layer

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241464A (ja) 2003-02-04 2004-08-26 Nec Electronics Corp 半導体装置及びその製造方法
US20160163586A1 (en) 2014-12-03 2016-06-09 Yongkong SIEW Methods of fabricating a semiconductor device having a via structure and an interconnection structure
US20170256488A1 (en) 2014-10-24 2017-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
US20200105592A1 (en) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Selective Deposition of Metal Barrier in Damascene Processes
US20200273794A1 (en) 2019-02-25 2020-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of forming the same
US20220037302A1 (en) 2020-07-31 2022-02-03 Samsung Display Co., Ltd. Display device
JP2022027619A (ja) 2020-07-30 2022-02-10 台湾積體電路製造股▲ふん▼有限公司 配線構造の形成方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278100A (en) 1991-11-08 1994-01-11 Micron Technology, Inc. Chemical vapor deposition technique for depositing titanium silicide on semiconductor wafers
US5989633A (en) 1996-04-29 1999-11-23 Applied Materials, Inc. Process for overcoming CVD aluminum selectivity loss with warm PVD aluminum
US5956608A (en) * 1996-06-20 1999-09-21 Applied Materials, Inc. Modulating surface morphology of barrier layers
JPH1092924A (ja) 1996-09-18 1998-04-10 Toshiba Corp 半導体装置及びその製造方法
US6107192A (en) * 1997-12-30 2000-08-22 Applied Materials, Inc. Reactive preclean prior to metallization for sub-quarter micron application
US6372633B1 (en) 1998-07-08 2002-04-16 Applied Materials, Inc. Method and apparatus for forming metal interconnects
US6656831B1 (en) 2000-01-26 2003-12-02 Applied Materials, Inc. Plasma-enhanced chemical vapor deposition of a metal nitride layer
US20030017268A1 (en) 2001-07-18 2003-01-23 Applied Materials, Inc. .method of cvd titanium nitride film deposition for increased titanium nitride film uniformity
US20030072884A1 (en) 2001-10-15 2003-04-17 Applied Materials, Inc. Method of titanium and titanium nitride layer deposition
JP3540302B2 (ja) 2001-10-19 2004-07-07 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US7264846B2 (en) * 2002-06-04 2007-09-04 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
US20040013803A1 (en) 2002-07-16 2004-01-22 Applied Materials, Inc. Formation of titanium nitride films using a cyclical deposition process
US6785159B2 (en) 2002-08-29 2004-08-31 Micron Technology, Inc. Combination etch stop and in situ resistor in a magnetoresistive memory and methods for fabricating same
KR100558009B1 (ko) * 2004-01-12 2006-03-06 삼성전자주식회사 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는방법 및 그것에 의해 제조된 반도체소자
US7700474B2 (en) 2006-04-07 2010-04-20 Tokyo Electron Limited Barrier deposition using ionized physical vapor deposition (iPVD)
JP2008546214A (ja) 2005-06-06 2008-12-18 アドバンスド テクノロジー マテリアルズ，インコーポレイテッド 集積された化学機械研磨組成物および単一プラテン処理のためのプロセス
JP2009512195A (ja) 2005-10-05 2009-03-19 アドバンスド テクノロジー マテリアルズ，インコーポレイテッド ゲートスペーサ酸化物材料を選択的にエッチするための組成物および方法
US8916232B2 (en) * 2006-08-30 2014-12-23 Lam Research Corporation Method for barrier interface preparation of copper interconnect
EP2201149B1 (en) 2007-09-14 2013-03-13 Sigma-Aldrich Co. Methods of preparing titanium containing thin films by atomic layer deposition using monocyclopentadienyl titanium-based precursors
DE102008063417B4 (de) * 2008-12-31 2016-08-11 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Lokale Silizidierung an Kontaktlochunterseiten in Metallisierungssystemen von Halbleiterbauelementen
KR100936490B1 (ko) 2009-05-08 2010-01-13 주식회사 유피케미칼 금속 산화막, 금속 질화막 및 순수 금속 박막 증착용 유기 금속 전구체 화합물과 그 제조방법 및, 그 화합물을 이용한 박막 증착 방법
US8232148B2 (en) 2010-03-04 2012-07-31 International Business Machines Corporation Structure and method to make replacement metal gate and contact metal
US8357609B2 (en) 2010-05-04 2013-01-22 Globalfoundries Inc. Dual damascene-like subtractive metal etch scheme
KR20120037653A (ko) 2010-10-12 2012-04-20 한국표준과학연구원 코발트 박막의 선택적 증착방법
JP5957017B2 (ja) 2011-03-15 2016-07-27 メカロニックス シーオー． エルティディ．Ｍｅｃｈａｒｏｎｉｃｓ Ｃｏ． Ｌｔｄ． 新規な４ｂ族有機金属化合物及びその製造方法
US9105623B2 (en) 2012-05-25 2015-08-11 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US9761489B2 (en) 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
US9362385B2 (en) 2013-12-18 2016-06-07 Taiwan Semiconductor Manufacturing Company Ltd. Method for tuning threshold voltage of semiconductor device with metal gate structure
US9895715B2 (en) * 2014-02-04 2018-02-20 Asm Ip Holding B.V. Selective deposition of metals, metal oxides, and dielectrics
KR102218547B1 (ko) 2014-06-26 2021-02-22 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10043709B2 (en) 2014-11-07 2018-08-07 Applied Materials, Inc. Methods for thermally forming a selective cobalt layer
US10002834B2 (en) 2015-03-11 2018-06-19 Applied Materials, Inc. Method and apparatus for protecting metal interconnect from halogen based precursors
EP3289608B1 (en) * 2015-04-29 2021-10-27 Intel Corporation Method of making insulating sidewall liners in trenches
US20180158686A1 (en) 2016-11-23 2018-06-07 Applied Materials, Inc. Deposition Of Metal Films
US10453740B2 (en) 2017-06-29 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure without barrier layer on bottom surface of via
TWI762194B (zh) 2017-07-18 2022-04-21 美商應用材料股份有限公司 在金屬材料表面上沉積阻擋層的方法
US11371136B2 (en) 2017-09-19 2022-06-28 Applied Materials, Inc. Methods for selective deposition of dielectric on silicon oxide
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
JP2020056104A (ja) 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
US10879107B2 (en) * 2018-11-05 2020-12-29 International Business Machines Corporation Method of forming barrier free contact for metal interconnects
US11810857B2 (en) * 2020-08-25 2023-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Via for semiconductor device and method
US12148660B2 (en) * 2020-10-06 2024-11-19 Applied Materials, Inc. Low resistance and high reliability metallization module
KR20220167573A (ko) * 2021-06-14 2022-12-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241464A (ja) 2003-02-04 2004-08-26 Nec Electronics Corp 半導体装置及びその製造方法
US20170256488A1 (en) 2014-10-24 2017-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
US20160163586A1 (en) 2014-12-03 2016-06-09 Yongkong SIEW Methods of fabricating a semiconductor device having a via structure and an interconnection structure
US20200105592A1 (en) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Selective Deposition of Metal Barrier in Damascene Processes
US20200273794A1 (en) 2019-02-25 2020-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of forming the same
JP2022027619A (ja) 2020-07-30 2022-02-10 台湾積體電路製造股▲ふん▼有限公司 配線構造の形成方法
US20220037302A1 (en) 2020-07-31 2022-02-03 Samsung Display Co., Ltd. Display device

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