Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7605565B2 - 半導体装置の製造方法及び基板処理装置 - Google Patents
[go: Go Back, main page]

JP7605565B2 - 半導体装置の製造方法及び基板処理装置 - Google Patents

半導体装置の製造方法及び基板処理装置 Download PDF

Info

Publication number
JP7605565B2
JP7605565B2 JP2021010066A JP2021010066A JP7605565B2 JP 7605565 B2 JP7605565 B2 JP 7605565B2 JP 2021010066 A JP2021010066 A JP 2021010066A JP 2021010066 A JP2021010066 A JP 2021010066A JP 7605565 B2 JP7605565 B2 JP 7605565B2
Authority
JP
Japan
Prior art keywords
gas
substrate
etching
silicon film
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021010066A
Other languages
English (en)
Other versions
JP2022113991A (ja
Inventor
豊 本山
聡 ▲高▼木
明莉 松永
圭介 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2021010066A priority Critical patent/JP7605565B2/ja
Priority to KR1020220005118A priority patent/KR102870225B1/ko
Priority to US17/648,700 priority patent/US12131947B2/en
Publication of JP2022113991A publication Critical patent/JP2022113991A/ja
Application granted granted Critical
Publication of JP7605565B2 publication Critical patent/JP7605565B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H10W20/057—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by selectively depositing, e.g. by using selective CVD or plating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/416—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials of highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/6903—Inorganic materials containing silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
    • H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
    • H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
    • H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
    • H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
    • H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
    • H10P50/268—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/04—Apparatus for manufacture or treatment
    • H10P72/0402—Apparatus for fluid treatment
    • H10P72/0418—Apparatus for fluid treatment for etching
    • H10P72/0421—Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明は、半導体装置の製造方法及び基板処理装置に関する。
従来から、表面に凹部が形成された被処理体にシリコンを含有する成膜ガスを供給して凹部内にシリコン膜を形成する工程と、シリコン膜をエッチングするためのハロゲンガスと、ハロゲンガスによるエッチング後のシリコン膜の表面の荒れを抑えるための荒れ抑制ガスとを含む処理ガスを被処理体に供給し、更に処理ガスに根地エネルギーを与えて活性化させてエッチングを行い、凹部の開口幅を広げる工程とを繰り返し、凹部内にシリコン膜を充填する半導体装置の製造方法が知られている（例えば、特許文献１参照）。かかる埋め込み方法は、成膜（Deposition）とエッチング（Etching）を繰り返すことから、ＤＥＤ（Deposition Etch Deposition）プロセスと呼ばれている。
特開２０１７－２２８５８０号公報
成膜とエッチングを繰り返し、凹部内にシリコン膜を堆積させる際に、成膜温度に維持したままエッチングを行うことができる半導体装置の製造方法及び基板処理装置を提供する。
上記目的を達成するため、本開示の一態様に係る半導体装置の製造方法は、所定の成膜温度下で表面に凹部が設けられた基板にシリコン含有ガスを供給し、前記凹部内にシリコン膜を形成する工程と、
前記所定の成膜温度を維持した状態で前記基板に塩素ガス及び水素ガスを供給し、前記凹部内に堆積した前記シリコン膜をエッチングして前記シリコン膜の開口幅を広げる工程と、
前記所定の基板温度を維持した状態で前記シリコン含有ガスを前記基板に供給し、前記凹部内の前記シリコン膜上に更にシリコン膜を堆積させる工程と、を有し、
前記シリコン膜の開口幅を広げる工程において、前記塩素ガスの流量に対する前記水素ガスの流量の比が１／１０以上となるように、前記基板に前記塩素ガス及び前記水素ガスを供給する。
本発明によれば、ＤＥＤプロセスにおいて、成膜温度を低下させることなくエッチングを行うことができる。
本開示の実施形態に係る基板処理装置を示した図である。 ウエハＷの表面に形成された凹部の形状の一例を示した図である。 一般的な従来のＤＥＤプロセスの一例を示した図である。 一般的なＤＥＤプロセスでパターンを埋め込む場合の問題点を説明する図である。 、図４に示したＤＥＤプロセスを実行する際の処理室内の温度変化を示した図である。 本開示の実施形態に係る半導体装置の製造方法によるＤＥＤプロセスの一例を示した図である。 本実施形態に係る半導体装置の製造方法の具体的な実施方法を説明する図である。 塩素に水素を添加することにより、エッチングレートが低下する理由を説明するための図である。 塩素に水素を添加することにより、エッチングレートが低下する第２の理由を説明するための図である。 本実施形態に係る半導体装置の製造方法の一連のプロセスを示した図である。
以下、図面を参照して、本開示を実施するための形態の説明を行う。
図１は、本開示の実施形態に係る基板処理装置を示した図である。本実施形態では、基板処理装置を縦型熱処理装置として構成した例について説明する。なお、本開示に係る基板処理装置は、縦型熱処理装置に限定されず、成膜とエッチングを交互に行うことができる種々の基板処理装置に適用することができる。適用可能な基板処理装置には、枚葉式基板処理装置や、セミバッチ式の基板処理装置も含まれる。本実施形態においては、基板処理装置を縦型熱処理装置として構成した例を挙げて説明する。
縦型熱処理装置は半導体装置の論理素子を基板であるウエハＷに形成するために、ＤＥＤプロセスを行う。つまり、成膜処理及びエッチング処理をウエハＷに対して行う。この成膜処理は、熱ＣＶＤ（Chemical Vapor Deposition）による処理であり、エッチング処理はエッチングガスに熱エネルギーを供給して行われる反応性ガスエッチングである。
なお、製造する論理素子は、従来から製造されている論理素子に加えて、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の次の世代のトランジスタであるＦｉｎＦＥＴ等を用いた論理素子が含まれる。
縦型熱処理装置は、長手方向が垂直方向に向けられた略円筒状の真空容器である反応管１１を備えている。反応管１１は、内管１２と、当該内管１２を覆うとともに内管１２と一定の間隔を有するように形成された有天井の外管１３とから構成された二重管構造を有する。内管１２及び外管１３は、耐熱材料、例えば、石英により形成されている。反応管１１は、基板を処理する閉じられた空間を形成するから、処理室と呼んでもよい。
外管１３の下方には、筒状に形成されたステンレス鋼（ＳＵＳ）からなるマニホールド１４が配置されている。マニホールド１４は、外管１３の下端と気密に接続されている。また、内管１２は、マニホールド１４の内壁から突出するとともに、マニホールド１４と一体に形成された支持リング１５に支持されている。
マニホールド１４の下方には蓋体１６が配置され、ボートエレベータ１０により蓋体１６は上昇位置と、下降位置との間で昇降自在に構成される。図１では、上昇位置に位置する状態の蓋体１６を示しており、この上昇位置において蓋体１６は、マニホールド１４の下方側の反応管１１の開口部１７を閉鎖し、反応管１１内を気密にする。蓋体１６には、例えば、石英からなるウエハボート３が載置されている。ウエハボート３は、基板として処理される多数枚のウエハＷを、垂直方向に所定の間隔をおいて水平に保持可能に構成されている。反応管１１の周囲には、反応管１１を取り囲むように断熱体１８が設けられ、その内壁面には、例えば、加熱部である抵抗発熱体からなるヒーター１９が設けられており、反応管１１内を加熱することができる。
マニホールド１４において、上記の支持リング１５の下方側には、処理ガス導入管２１及びパージガス導入管３１が挿通され、各ガス導入管２１、３１の下流端は、内管１２内のウエハＷにガスを供給できるように配設されている。例えば処理ガス導入管２１の上流側は分岐して分岐路２２Ａ～２２Ｅを形成し、分岐路２２Ａ～２２Ｅの各上流端は、ジイソプロピルアミノシラン（ＤＩＰＡＳ）ガスの供給源２３Ａ、ジシラン（Ｓｉ２Ｈ６）ガスの供給源２３Ｂ、モノアミノシラン（ＳｉＨ４）ガスの供給源２３Ｃ、塩素（Ｃｌ２）ガスの供給源２３Ｄ、水素（Ｈ２）ガスの供給源２３Ｅに接続されている。そして分岐路２２Ａ～２２Ｅには、各々ガス供給機構２４Ａ～２４Ｅが介設されている。ガス供給機構２４Ａ～２４Ｅは各々バルブやマスフローコントローラを備えており、ガス供給源２３Ａ～２３Ｅから処理ガス導入管２１へ供給される処理ガスの流量を各々制御できるように構成されている。
ＤＩＰＡＳガスは、ウエハＷの表面に形成された酸化シリコン膜の表面に第１のシード層を形成するためのシード層形成用のガスであり、ガス供給源２３Ａ及びガス供給機構２４ＡはＤＩＰＡＳガス供給部を構成する。
Ｓｉ２Ｈ６ガスは、第１のシード層の表面に第２のシード層を形成するためのシード層形成用のガスであり、ガス供給源２３Ｂ及びガス供給機構２４ＢはＳｉ２Ｈ６（ジシラン）ガス供給部を構成する。
ＤＩＰＡＳガス供給部及びジシランガス供給部は、シード層を形成するためのガス供給部であるので、シード層形成ガス供給部と呼んでもよい。
なお、本実施形態では、シード層形成用のガスを２種類用いる例を挙げて説明しているが、シード層形成用のガスは、いずれか１種類でもよい。また、シード層が既に形成されたウエハＷ上に成膜を行う場合には、シード層形成ガス供給部はなくてもよい。更に、シード層形成ガス供給部を用いる場合であっても、ＤＩＰＡＳガス及びＳｉ２Ｈ６ガス以外のガスを用いてもよい。このように、一例として挙げるＤＩＰＡＳガス供給部及びジシランガス供給部、更にシード層形成ガス供給部は、必要に応じて設けるようにしてよい。
ＳｉＨ４ガスは、ウエハＷにシリコン（Ｓｉ）膜を成膜するための成膜ガスであり、ガス供給源２３Ｃ及びガス供給機構２４Ｃはシリコン含有ガス供給部を構成する。なお、シリコン含有ガスは、成膜に用いられるガスであるため、シリコン含有ガス供給部を成膜ガス供給部と呼んでもよい。
Ｃｌ２ガスはＳｉ膜をエッチングするためのエッチングガスであり、ガス供給源２３Ｄ、ガス供給機構２４Ｄは塩素ガス供給部を構成する。Ｈ２ガスは、エッチングガスのエッチング力を弱めるための添加ガスであり、ガス供給源２３Ｅ及びガス供給機構２４Ｅは水素ガス供給部を構成する。なお、塩素ガスと水素ガスは同時にエッチングガスとして供給されるので、塩素ガス供給部及び水素ガス供給部を一体的にエッチングガス供給部と呼んでもよい。
また、パージガス導入管３１の上流側は、パージガスである窒素（Ｎ２）ガスの供給源３２に接続されている。パージガス導入管３１には、ガス供給機構３３が介設されている。ガス供給機構３３はガス供給機構２４Ａ～２４Ｅと同様に構成され、導入管３１の下流側へのパージガスの流量を制御する。
またマニホールド１４には、支持リング１５の上方における側面に排気口２５が開口しており、内管１２で発生した排ガス等は内管１２と外管１３との間に形成された空間を通って当該排気口２５に排気される。排気口２５には排気管２６が気密に接続されている。排気管２６には、その上流側からバルブ２７と、真空ポンプ２８とがこの順に介設されている。バルブ２７の開度が調整されることによって、反応管１１内の圧力が所望の圧力に制御される。
縦型熱処理装置には、コンピュータにより構成された制御部３０が設けられており、制御部３０はプログラムを備えている。このプログラムは、ウエハＷに対して後述の一連の処理動作を行うことができるように、縦型熱処理装置１の各部に制御信号を出力して、当該各部の動作を制御することができるようにステップ群が組まれている。具体的には、ボートエレベータ１０による蓋体１６の昇降、ヒーター１９の出力（即ちウエハＷの温度）、バルブ２７の開度、ガス供給機構２４Ａ～２４Ｃ、３３による各ガスの反応管１１内への供給流量などが制御されるように、制御信号が出力される。このプログラムは例えばハードディスク、フレキシブルディスク、コンパクトディスク、マグネットオプティカルディスク（ＭＯ）、メモリーカード等の記憶媒体に格納された状態で制御部３０に格納される。
図２は、ウエハＷの表面に形成された凹部の形状の一例を示した図である。図２に示されるように、ウエハＷの表面にはシリコン（Ｓｉ）層４１が設けられている。Ｓｉ層４１の表層は酸化されており、酸化シリコン膜４３が形成されている。また、深さＤ、開口幅Ｓの凹部４２が形成されている。凹部４２は、例えば、トレンチやスルーホールとして形成されるが、窪んだ形状であれば、形状は特に問わない。
図２において、凹部４２のアスペクト比は、Ｄ／Ｓとなる。凹部のアスペクト比は、例えば、２以上である。
まず、図２のような凹部４２に、ＤＥＤプロセスを適用して凹部４２にシリコン膜を埋め込む場合の一般的な方法について説明する。
図３は、一般的な従来のＤＥＤプロセスの一例を示した図である。
図３（ａ）は、表面に凹部４２を有するウエハＷの表面にシード層４４を形成するシード層形成工程を示した図である。シード層形成工程においては、表面の酸化シリコン膜４３の表面に、薄いシリコン膜がシード層４４として形成される。シード層４４の形成には、例えば、Ｓｉ２Ｈ６が成膜ガスとして用いられる。
図３（ｂ）は、１回目の成膜工程を示した図である。１回目の成膜工程では、例えば、ＳｉＨ４ガスが成膜ガスとして用いられ、ウエハＷの表面に形成され、凹部４２内にシリコン膜４５が堆積する。
図３（ｃ）は、エッチング工程の一例を示した図である。エッチング工程では、成膜したシリコン膜４５をエッチングし、開口幅を広げ、上端部が塞がらないようにする。そして、Ｖ字の断面をシリコン膜４５に形成する。
図３（ｄ）は、２回目の成膜工程である。２回目の成膜工程では、Ｖ字形状となったシリコン膜４５上に、新たなシリコン膜４５ａを堆積させ、凹部４２の全体にシリコン膜４５、４５ａを充填する。
かかる埋め込み方法が、ＤＥＤプロセスであり、高アスペクト比の凹部４２についても、ボイドなくシリコン膜４５、４５ａの埋め込みを行うことができる。
しかしながら、ウエハＷの表面に、アスペクト比の異なる凹部４２が形成されている場合、ＤＥＤプロセスは繰り返し回数が多くなり、長時間を要するプロセスとなる。
図４は、一般的なＤＥＤプロセスで複数のアスペクト比を有する凹部４２が形成されたパターンを埋め込む場合の問題点を説明するための図である。なお、図４において、酸化シリコン膜４３は記載を省略している。
図４（ａ）は、複数のアスペクト比を有する凹部４２が形成されたウエハＷの表面に、シード層４４を形成した状態を示した図である。
図４（ｂ）は、ＤＥＤプロセスによる最も高いアスペクト比の凹部４２の埋め込みを示した図である。図４（ｂ）に示されるように、まず、アスペクト比の高い凹部４２からシリコン膜４５を充填してゆく。これは、アスペクト比の小さい凹部４２では、エッチングが優勢となり、単純にＤＥＤを繰り返しても凹部４２を埋めることが難しいからである。すなわち、エッチングレートや成膜条件を調整し、埋め込み易いアスペクト比の高い凹部４２から埋め込む、というプロセスを経る必要がある。
図４（ｃ）は、２番目にアスペクト比が高い凹部４２の埋め込みを示した図である。アスペクト比が最も高い凹部４２を埋め込んだ後は、次にアスペクト比の高い凹部４２にシリコン膜４５を埋め込む。即ち、図４（ｂ）、（ｃ）に示されるように、異なるアスペクト比の凹部４２が存在すると、高いアスペクト比を有する凹部４２から順次埋め込む、という作業が必要となる。
図４（ｄ）は、埋め込みが完了した状態を示した図である。このように、最終的には、異なるアスペクト比を有する全ての凹部４２にシリコン膜４５を埋め込むことができるが、非常にＤＥＤの繰り返し回数の多いプロセスとせざるを得ない。
図５は、図４に示したＤＥＤプロセスを実行する際の処理室内の温度変化を示した図である。図５に示されるように、成膜工程とエッチング工程では、プロセス温度が異なり、成膜温度の方がエッチング温度よりも高い。成膜工程の温度は、品質の高いシリコン膜４５を成膜する必要があるので、最適な成膜条件に設定された温度が用いられる。
一方、エッチングは、成膜工程と同じ温度でエッチングを行うと、エッチング能力が強すぎて、エッチング量を制御できない状態となる。よって、エッチングの際には、処理室内の温度を低下させてエッチング量を制御する必要がある。
これにより、成膜工程をエッチング工程とで温度設定の上下変動が生じ、処理室内の温度を安定させるために大きなロスタイムが生じる。
図５においては、５回の成膜工程と４回のエッチング工程が示されている。これにより、８回の温度の上下動が生じている。
図６は、本開示の実施形態に係る半導体装置の製造方法によるＤＥＤプロセスの一例を示した図である。本実施形態に係る半導体装置の製造方法では、ＤＥＤプロセスを一定の温度、つまり成膜温度下でエッチングを行う。これにより、図５で示した８回の温度の上下動が不要となり、温度を昇降させる時間をなくすことができる。これにより、同じＤＥＤの繰り返し回数が必要だとしても、処理室内の温度を昇降させる時間と、温度の安定化を図る時間が不要となり、大幅にプロセス時間を短縮し、生産性を向上させることができる。
図６では、温度の昇降時間が無くなり、図５と比較して大幅にプロセス時間が短縮したことが示されている。このように、本開示に係る半導体装置の製造方法では、ＤＥＤプロセスを同一温度、つまり成膜温度で実施し、高品質の成膜を維持しつつ工程時間の大幅短縮を図って生産性を向上させる。
図７は、本実施形態に係る半導体装置の製造方法をいかにして実施するかを説明するための図である。本実施形態に係る半導体装置の製造方法では、エッチング工程において、塩素に水素を添加してエッチングを行う。これにより、エッチング能力を低下させることが可能となり、成膜温度と同じ温度でエッチングを実行することが可能となる。つまり、高温におけるエッチングの制御性を著しく向上させることができる。
通常のＳｉＨ４ガスの成膜温度は、４４０～５３０℃であり、塩素のエッチング温度は、３００～４００℃であるから、両者は重なる範囲がない。つまり、成膜温度でエッチングを行うと、エッチングレートが高すぎ、エッチングが制御不能な状態となる。
図７において、横軸は塩素のエッチング温度（℃）、縦軸はエッチングレート（ｎｍ／ｍｉｎ）を示している。
図７において、点Ａは塩素のみのエッチング状態を示しているが、この場合、４００℃で約１．７（ｎｍ／ｍｉｎ）のエッチングレートであるが、水素を５００ｓｃｃｍ添加することにより、エッチングレートが点Ｂで示すように約０．７（ｎｍ／ｍｉｎ）まで低下し、４４％減少する。
そして、温度を４２０℃、４４０℃、４６０℃と上げると、エッチングレートは増大するが、４６０℃でも１．６（ｎｍ／ｍｉｎ）よりは低く、枚葉を縦型炉に変更することにより１．４（ｎｍ／ｍｉｎ）まで低下し、更に水素の添加量を２倍の１０００ｓｃｃｍにすると、１．２付近までエッチングレートが低下する。
この１．６（ｎｍ／ｍｉｎ）未満のエッチングレートは、制御可能なエッチングレートであり、時間等の調整でエッチングを制御することができる範囲内にある。
よって、塩素に水素を添加してエッチングを行うことにより、エッチングレートを低下させ、成膜温度と同一温度でエッチングを行うことが可能となる。
図８は、塩素に水素を添加することにより、エッチングレートが低下する理由を説明するための図である。図８（ａ）は、塩素のみでエッチングを行う状態を示した図であり、図８（ｂ）は、塩素に水素を添加してエッチングを行う状態を示している。
図８（ａ）に示されるように、塩素のみの場合は、全ての塩素がエッチングガスとして機能する。
一方、図８（ｂ）においては、水素の添加により、一部の塩素がＨＣｌに変化し、塩素分子の数が減少した状態が示されている。
具体的には、塩素に水素を添加することにより、以下の（２）式の反応が起きると考えられる。
Ｈ２＋Ｃｌ２→２ＨＣｌ （２）
ここで、ＨＣｌ（塩酸、塩化水素）は、シリコン膜を４００℃でエッチングすることができない。つまり、塩素は３００～４００℃の温度範囲でシリコン膜をエッチングするが、塩化水素は４００℃ではシリコン膜をエッチングしない。よって、塩素に水素を添加することにより、塩素の一部が塩化水素に変化し、塩素の量が減少し、エッチング能力が低下すると考えられる。また、塩素の量が減少するので、塩素の分圧も低下し、塩素のエッチング力は相対的に低下すると考えられる。
このように、塩素に水素を添加することにより、塩素の一部がエッチング能力を有しない塩化水素に転換し、全体のエッチング能力が減少することが考えられる。
図９は、塩素に水素を添加することにより、エッチングレートが低下する第２の理由を説明するための図である。図９（ａ）は、塩素のみでエッチングを行う状態を示した図であり、図９（ｂ）は、塩素に水素を添加してエッチングを行う状態を示している。
図９（ａ）に示されるように、塩素がエッチングガスとして供給された場合、Ｓｉ－Ｃｌ結合が発生してエッチングが進行する。
図９（ｂ）に示されるように、塩素に水素が添加されると、Ｓｉ－Ｈ結合が生じる。そして、Ｓｉ－Ｈ結合を経てから、（３）式の反応が生じると考えられる。
Ｓｉ－Ｈ＋Ｃｌ２→Ｓｉ－Ｃｌ＋ＨＣｌ （３）
つまり、エッチングのゴールであるＳｉ－Ｃｌ結合がすぐには生じず、一旦Ｓｉ－Ｈ結合が生じるため、ＳｉＣｌ４が発生するまでにより長い時間が必要になり、エッチング反応を低下させる状態となると考えられる。また、Ｓｉ－Ｃｌ結合が生じる際も、ＨＣｌが発生してＣｌ２が消費されると考えられる。
図８、図９の反応モデルは推論であり、厳密に確認された訳ではないが、図７の結果と照らし合わせても、図８、図９の一方又は両方が発生している可能性は、非常に高いと考えられる。
次に、図１に示した基板処理装置を用いて、本実施形態に係る半導体装置の製造方法を実施する実施形態について説明する。
図１０は、本実施形態に係る半導体装置の製造方法の一連のプロセスを示した図である。図１及び図１０を参照して、本実施形態に係る半導体装置の製造方法について説明する。
最初に、図２で説明したウエハＷが図示しない搬送機構によってウエハボート３に搬送されて保持される。その後、ウエハボート３が下降位置に位置する蓋体１６上に配置される。そして蓋体１６が上昇位置に向けて上昇し、ウエハボート３が反応管１１内に搬入され、蓋体１６によって反応管１１の開口部１７が閉鎖されて、当該反応管１１内が気密となる。続いて、反応管１１内にパージガスの供給が行われると共に反応管１１内が排気されて所定の圧力の真空雰囲気とされると共に、ヒーター１９によってウエハＷが所定の温度になるように加熱される。この時の温度は、ウエハＷ上にシリコン膜を堆積させるのに好適な所定の成膜温度に設定される。なお、ヒーター１９の温度制御は、制御部３０が行うようにしてよい。
例えば、ＳｉＨ４ガスを成膜ガスとして用いる場合には、４４０～５３０℃の範囲内であり、塩素に水素を添加したエッチングガスで制御可能な所定の温度に設定する。
図１０（ａ）は、シード層形成工程の一例を示した図である。
ウエハＷを加熱後、パージガスの供給が停止し、反応管１１内にＤＩＰＡＳガスが供給される。このＤＩＰＡＳガスが、ウエハＷの酸化シリコン膜４３の表面に堆積し、酸化シリコン膜４３を被覆するようにシード層４４が形成される（図１０（ａ）参照）。
図１０（ｂ）は、第１の成膜工程の一例を示した図である。
然る後、ＤＩＰＡＳガスの供給が停止し、反応管１１内にパージガスが供給されて、反応管１１内からＤＩＰＡＳガスがパージされた後、反応管１１内にＳｉ２Ｈ６ガスが供給される。このＳｉ２Ｈ６ガスが第１のシード層上に堆積して、当該第１のシード層を被覆するように第２のシード層が形成される。その後、Ｓｉ２Ｈ６ガスの供給が停止し、反応管１１内にパージガスが供給されて、反応管１１内からＳｉ２Ｈ６ガスがパージされる。
その後、パージガスの供給が停止し、反応管１１内にＳｉＨ４ガスが供給される。図１０（ｂ）に示されるように、ＳｉＨ４ガスは第２のシード層上に堆積し、Ｓｉ膜４４が第２のシード層を被覆するようにウエハＷの表面全体に形成される。そして、ＳｉＨ４ガスの堆積が続けられ、Ｓｉ膜４５が成長する。つまり、Ｓｉ膜４５の膜厚が上昇する。そして、例えば図１０（ｂ）に示すように、凹部４２内の上部側がこのＳｉ膜４５によって閉塞される前に、ＳｉＨ４ガスの供給が停止する。なお、シード層４４については、その厚さが微小であるため、この図１０（ｂ）を含む各図で表示を省略している。
上記のＳｉＨ４ガスの供給停止後に、反応管１１内にパージガスが供給され、反応管１１内からＳｉＨ４ガスがパージされる。
図１０（ｃ）は、エッチング工程の一例を示した図である。エッチング工程においては、処理ガス導入管２１にガス供給源２３ＤからＣｌ２ガス及び、ガス供給源２３ＥからＨ２ガスが供給され、処理ガス導入管２１内で混合されて、反応管１１内のウエハＷに供給される（図１０（ｃ））。後述するＣｌ２ガスによるエッチング効果及びＨ２ガスによるエッチング能力の抑制効果を共に確実に得るために、例えばＨ２ガスの流量／Ｃｌ２ガスの流量が１／１０以上となるように供給される。より具体的には、例えばＣｌ２ガスが３００ｓｃｃｍ、Ｈ２ガスが３０ｓｃｃｍ～１０００ｓｃｃｍで夫々反応管１１内に供給される（図４）。
エッチングの際、ヒーター１９の設定温度を変化させず、第１の成膜工程で設定した成膜温度を維持する。例えば、反応管１１内の温度を４４０～５３０℃の範囲内の所定温度に設定したら、その成膜温度でエッチング工程を行う。これにより、温度の昇降時間を設ける必要がなくなり、生産性を大幅に向上させることができる。
なお、ヒーター１９が基板の下方、例えば枚葉式やセミバッチ式でサセプタの下方に設けられている基板処理装置の場合には、処理室内の温度というよりも、基板温度の設定となる。いずれにせよ、処理室内又は基板を加熱するヒーター１９の設定温度を、成膜温度から変化させずにエッチングを行う。
Ｃｌ２ガスはＳｉ膜４５のエッチングガスであり、反応管１１内において加熱されて熱エネルギーが供給されることで、Ｃｌのラジカルなどの活性種を生じる。この活性種はＳｉに対する反応性が比較的高いため、ウエハＷの凹部４２内の下部へ達するまでに凹部４２の外側及び凹部４２内の上部側のＳｉと反応してＳｉＣｌ４（四塩化ケイ素）を生じ、Ｓｉ膜４５がエッチングされる。従って、凹部４２内の下部側のＳｉ膜４５の膜厚の減少に比べて、凹部４２内の上部側のＳｉ膜４５の膜厚の減少が大きくなるようにエッチングが行われ、凹部４２内の上部側の開口幅が拡大する。また１モルのＣｌ２から、２モルのＣｌラジカルが生成する。つまり比較的多くの活性種が生成するため、この開口幅の拡大を比較的大きな速度で進行させることができる。
しかしながら、このＣｌ２ガスで成膜温度でエッチングを行うと、エッチングが制御不能となってしまうため、Ｈ２ガスを添加し、エッチング能力を低下させ、制御可能な範囲でエッチングを行う。
Ｈ２ガスは、このＣｌ２ガスのエッチング能力を低下させ、高温におけるエッチング制御性を向上させるための処理ガスである。図８及び図９で説明したように、ＨＣｌの生成又はＳｉ－Ｈ結合の生成により、Ｃｌ２のエッチング能力を弱め、エッチングの制御性を向上させる。
その後、反応管１１内へのＣｌ２ガス及びＨ２ガスの供給を停止させ、エッチング処理を終了させる（図１０（ｃ））。上記のようにエッチング処理中において凹部４２内の下部側ではＳｉ膜４５のエッチングが抑えられているため、このエッチング終了時には図１０（ｃ）に示すように、凹部４２内にＳｉ膜４５が残留している。
パージガスが供給されて、混合ガスが反応管１１から除去される。そして、所定時間経過後、パージガスの供給が停止する。
図１０（ｄ）は、第２の成膜工程の一例を示した図である。第２の成膜工程においては、反応管１１内にＳｉＨ４ガスが供給されてＳｉ膜４５上にＳｉＨ４ガスが堆積して、Ｓｉ膜４５が成長する。
その後、反応管１１内へのＳｉＨ４ガスの供給が停止して成膜処理が終了する。そして、パージガスが供給されてＳｉＨ４ガスが反応管１１から除去される。
図１０では、便宜上、１回のＤＥＤプロセスで凹部４２内にシリコン膜４５が埋め込まれた状態を示しているが、１回のＤＥＤプロセスで凹部４２内が埋め込まれない場合には、図１０（ｃ）に示したエッチング工程と、図１０（ｄ）に示した成膜工程を交互に繰り返す。そして、凹部４２内にシリコン膜４５を埋め込む。
図４で説明したように、アスペクト比の異なる複数の凹部４２が存在する場合には、アスペクト比の固い凹部４２から順にシリコン膜４５を埋め込む。よって、ウエハＷの表面に形成された種々のアスペクト比を有する凹部４２の全てにシリコン膜４５を埋め込むまで、図１０に示したＤＥＤプロセスを繰り返す。１つの凹部４２の埋め込みには、図１０（ｃ）のエッチング工程と図１０（ｄ）の成膜工程の繰り返しが含まれ、繰り返し回数は、アスペクト比に応じて変化する。
全ての凹部４２の埋め込みが終了したら、反応管１１内の温度を低下させる。プロセス中は、一定の成膜温度で維持されていたが、処理が終了したら、ウエハＷを取り出すために反応管１１内の温度を低下させる。これにより、ウエハＷが降温する。
続いて、蓋体１６が下降して反応管１１からウエハボート３が搬出された後、図示しない搬送機構によってウエハボート３からウエハＷが取り出され、１バッチのウエハＷの処理が終了する。処理中は、処理温度を一定とすることができるので、短時間で埋め込み処理を行うことができる。
本実施形態においては、縦型熱処理装置を基板処理装置として用いた例を挙げて説明したが、枚葉式の成膜装置や、回転テーブルを用いて５～６枚程度のウエハＷにＡＬＤ（Atomic Layer Deposition）を行うようなセミバッチ式の成膜装置として基板処理装置を構成することも可能である。
また、同じ原理を、プラズマを用いる基板処理装置に適用することも可能である。すなわち、本実施形態に係る半導体装置の製造方法及び基板処理装置は、ＤＥＤプロセスを用いて凹部にシリコン膜を埋め込むプロセス及び基板処理装置に広く適用することができる。
以上、本発明の好ましい実施形態について詳説したが、本発明は、上述した実施形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態に種々の変形及び置換を加えることができる。
１１ 反応管
１９ ヒーター
２１、３１ ガス導入管
２３Ａ～２３Ｅ、３２ ガス供給源
２４Ａ～２４Ｅ、３３ ガス供給機構
２７ バルブ
３０ 制御部
４２ 凹部
４３ シリコン酸化膜
４４ シード層
４５、４５ａ シリコン膜
Ｗ ウエハ

Claims (9)

  1. 所定の成膜温度下で表面に凹部が設けられた基板にシリコン含有ガスを供給し、前記凹部内にシリコン膜を形成する工程と、
    前記所定の成膜温度を維持した状態で前記基板に塩素ガス及び水素ガスを供給し、前記凹部内に堆積した前記シリコン膜をエッチングして前記シリコン膜の開口幅を広げる工程と、
    前記所定の基板温度を維持した状態で前記シリコン含有ガスを前記基板に供給し、前記凹部内の前記シリコン膜上に更にシリコン膜を堆積させる工程と、を有し、
    前記シリコン膜の開口幅を広げる工程において、前記塩素ガスの流量に対する前記水素ガスの流量の比が１／１０以上となるように、前記基板に前記塩素ガス及び前記水素ガスを供給する、
    半導体装置の製造方法。
  2. 前記シリコン膜の開口幅を広げる工程と、前記シリコン膜上に更にシリコン膜を堆積させる工程とを交互に繰り返す請求項１に記載の半導体装置の製造方法。
  3. 前記シリコン膜の開口幅を広げる工程と、前記シリコン膜上に更にシリコン膜を堆積させる工程を、前記凹部に前記シリコン膜が充填されるまで繰り返す請求項２に記載の半導体装置の製造方法。
  4. 前記基板の表面には、アスペクト比の異なる前記凹部が複数設けられており、
    アスペクト比の高い前記凹部から順に前記凹部内にシリコン膜を充填してゆく請求項３に記載の半導体装置の製造方法。
  5. 前記所定の成膜温度は、４４０～５３０℃の範囲内である請求項１～４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記シリコン含有ガスは、ＳｉＨ４である請求項１～５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記水素ガスは、前記塩素ガスに添加されて供給される請求項１～６のいずれか一項に記載の半導体装置の製造方法。
  8. 処理室と、
    前記処理室内で、表面に凹部が設けられた基板を保持する基板保持具と、
    前記処理室内又は前記基板を所定の成膜温度に加熱維持するヒーターと、
    前記基板にシリコン含有ガスを供給し、前記凹部内にシリコン膜を堆積させるシリコン含有ガス供給部と、
    前記基板に塩素ガス及び水素ガスを供給し、前記凹部内に堆積した前記シリコン膜の開口幅を広げるエッチングガス供給部と、
    前記シリコン含有ガスの前記基板への供給及び前記塩素ガス及び前記水素ガスの前記基板への供給が交互に行われるように前記シリコン含有ガス供給部と前記エッチングガス供給部とを制御する制御部と、を有し、
    前記制御部は、前記塩素ガス及び前記水素ガスの前記基板への供給が、前記塩素ガスの流量に対する前記水素ガスの流量の比が１／１０以上となるように前記エッチングガス供給部を制御する、
    基板処理装置。
  9. 前記制御部は、前記凹部内に前記シリコン膜が充填されるまで前記シリコン含有ガス供給部と前記エッチングガス供給部の交互動作を制御する請求項８に記載の基板処理装置。
JP2021010066A 2021-01-26 2021-01-26 半導体装置の製造方法及び基板処理装置 Active JP7605565B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021010066A JP7605565B2 (ja) 2021-01-26 2021-01-26 半導体装置の製造方法及び基板処理装置
KR1020220005118A KR102870225B1 (ko) 2021-01-26 2022-01-13 반도체 장치의 제조 방법 및 기판 처리 장치
US17/648,700 US12131947B2 (en) 2021-01-26 2022-01-24 Method for manufacturing semiconductor device and substrate processing apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021010066A JP7605565B2 (ja) 2021-01-26 2021-01-26 半導体装置の製造方法及び基板処理装置

Publications (2)

Publication Number Publication Date
JP2022113991A JP2022113991A (ja) 2022-08-05
JP7605565B2 true JP7605565B2 (ja) 2024-12-24

Family

ID=82494910

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021010066A Active JP7605565B2 (ja) 2021-01-26 2021-01-26 半導体装置の製造方法及び基板処理装置

Country Status (3)

Country Link
US (1) US12131947B2 (ja)
JP (1) JP7605565B2 (ja)
KR (1) KR102870225B1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022054653A (ja) * 2020-09-28 2022-04-07 東京エレクトロン株式会社 凹部埋め込み方法及び基板処理装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183508A (ja) 2016-03-30 2017-10-05 東京エレクトロン株式会社 シリコン膜の形成方法および形成装置
JP2017228580A (ja) 2016-06-20 2017-12-28 東京エレクトロン株式会社 半導体装置の製造方法及び半導体製造装置
JP2018022743A (ja) 2016-08-02 2018-02-08 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US20180068889A1 (en) 2016-09-05 2018-03-08 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
JP2019024080A (ja) 2017-06-06 2019-02-14 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 連続した堆積−エッチング−処理方法を使用した酸化ケイ素及び窒化ケイ素のボトムアップ成長

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4809175B2 (ja) * 2006-09-28 2011-11-09 株式会社日立国際電気 半導体装置の製造方法
KR20090033788A (ko) * 2007-10-01 2009-04-06 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법과 기판 처리 장치
JP7004608B2 (ja) * 2018-05-11 2022-01-21 東京エレクトロン株式会社 半導体膜の形成方法及び成膜装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183508A (ja) 2016-03-30 2017-10-05 東京エレクトロン株式会社 シリコン膜の形成方法および形成装置
JP2017228580A (ja) 2016-06-20 2017-12-28 東京エレクトロン株式会社 半導体装置の製造方法及び半導体製造装置
JP2018022743A (ja) 2016-08-02 2018-02-08 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US20180068889A1 (en) 2016-09-05 2018-03-08 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
JP2019024080A (ja) 2017-06-06 2019-02-14 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 連続した堆積−エッチング−処理方法を使用した酸化ケイ素及び窒化ケイ素のボトムアップ成長

Also Published As

Publication number Publication date
US20220238374A1 (en) 2022-07-28
KR102870225B1 (ko) 2025-10-14
US12131947B2 (en) 2024-10-29
JP2022113991A (ja) 2022-08-05
KR20220107944A (ko) 2022-08-02

Similar Documents

Publication Publication Date Title
JP7464638B2 (ja) 基板処理装置、プラズマ生成装置、反応管、プラズマ生成方法、基板処理方法、半導体装置の製造方法およびプログラム
US8753984B2 (en) Method and apparatus for forming silicon nitride film
KR101749398B1 (ko) 클리닝 방법, 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
KR101995135B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
US10529559B2 (en) Method of manufacturing semiconductor device, and semiconductor manufacturing apparatus
TW201900919A (zh) 矽氮化膜之成膜方法及成膜裝置
KR20210111331A (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
JP7496884B2 (ja) 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
JP7004608B2 (ja) 半導体膜の形成方法及び成膜装置
JP7605565B2 (ja) 半導体装置の製造方法及び基板処理装置
KR102813767B1 (ko) 클리닝 방법, 기판 처리 방법, 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
US20250218786A1 (en) Method of processing substrate, substrate processing apparatus, recording medium, and method of manufacturing semiconductor device
JP2020077890A (ja) 半導体装置の製造方法、基板処理装置、およびプログラム
JP7584628B2 (ja) 電極、基板処理装置、半導体装置の製造方法およびプログラム
JP7626546B2 (ja) 半導体装置の製造方法及び基板処理装置
JP7113041B2 (ja) クリーニング方法、半導体装置の製造方法、基板処理装置およびプログラム
JP7601503B2 (ja) 半導体装置の製造方法及び基板処理装置
CN111696851B (zh) 成膜方法和热处理装置
US20250188597A1 (en) Method of processing substrate, method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
JP7159446B2 (ja) 基板処理方法、基板処理装置、プログラムおよび半導体装置の製造方法
TW202441014A (zh) 基板處理方法、半導體裝置之製造方法、程式及基板處理裝置
TW202505624A (zh) 基板處理方法、半導體裝置之製造方法、程式及基板處理裝置
JP2022087143A (ja) 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230822

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20241210

R150 Certificate of patent or registration of utility model

Ref document number: 7605565

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150