JP7608304B2

JP7608304B2 - 半導体装置

Info

Publication number: JP7608304B2
Application number: JP2021152265A
Authority: JP
Inventors: 敏阿久津; 拓雄菊地; 和幸伊藤; 展英山田
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2021-09-17
Filing date: 2021-09-17
Publication date: 2025-01-06
Anticipated expiration: 2041-09-17
Also published as: US12148803B2; US20230091870A1; JP2023044305A; CN115832045A

Description

実施形態は、半導体装置に関する。

従来より、電力制御用の半導体装置として、トレンチ内にフィールドプレート電極を埋め込んだＦＰ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が開発されている。このようなＦＰ型ＭＯＳＦＥＴにおいても、オン抵抗を低減することが好ましい。

特開２０１６－２１３３７４号公報

実施形態の目的は、オン抵抗を低減可能な半導体装置を提供することである。

実施形態に係る半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置された半導体部分と、前記半導体部分内に配置された第３電極と、前記第３電極と前記半導体部分との間に配置された絶縁膜と、前記半導体部分内における前記絶縁膜から離れた位置に配置された絶縁部材と、前記絶縁部材内に配置された第４電極と、前記第４電極内に配置され、前記第１電極から前記第２電極に向かう第１方向に沿った圧縮応力を有する圧縮応力部材と、を備える。

図１は、実施形態に係る半導体装置を示す平面図である。図２は、図１に示すＡ－Ａ’線による断面図である。図３は、実施形態に係る半導体装置を示す斜視断面図である。図４（ａ）は半導体装置内の応力分布を示す図であり、（ｂ）は縦軸にＺ方向の位置をとり横軸にＺ方向の引張応力をとって半導体部分内の応力分布を示すグラフである。図５は、横軸にＺ方向の引張応力をとり縦軸に抵抗低減率をとって、半導体部分の引張応力が抵抗値に及ぼす影響を示すグラフである。

以下、図面を参照して、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ－Ａ’線による断面図である。
図３は、本実施形態に係る半導体装置を示す斜視断面図である。
図４（ａ）は半導体装置内の応力分布を示す図であり、（ｂ）は縦軸にＺ方向の位置をとり横軸にＺ方向の引張応力をとって半導体部分内の応力分布を示すグラフである。
図５は、横軸にＺ方向の引張応力をとり縦軸に抵抗低減率をとって、半導体部分の引張応力が抵抗値に及ぼす影響を示すグラフである。

なお、図１は図２に示すＢ－Ｂ’線による断面図である。また、図４（ｂ）に示すＺ方向の位置は、図４（ａ）と対応している。Ｚ方向の位置Ｚ１～Ｚ４は、図２に示す位置Ｚ１～Ｚ４に対応している。各図は模式的なものであり、適宜強調又は簡略化されている。各部の寸法比は実際の製品とは異なる場合があり、図間においても必ずしも整合していない。

図１～図３に示すように、本実施形態に係る半導体装置１は、ＦＰ型ＭＯＳＦＥＴである。半導体装置１においては、ドレイン電極１０（第１電極）、ソース電極２０（第２電極）、ゲート電極３０（第３電極）、フィールドプレート電極４０（第４電極）、半導体部分５０、ゲート絶縁膜６０（絶縁膜）、絶縁部材７０、圧縮応力部材８０、及び、プラグ９０が設けられている。

本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。ドレイン電極１０からソース電極２０に向かう方向を「Ｚ方向」（第１方向）とし、Ｚ方向に対して直交し、且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。Ｚ方向のうち、ドレイン電極１０からソース電極２０に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。

ドレイン電極１０とソース電極２０は相互に離隔している。半導体部分５０は、ドレイン電極１０とソース電極２０との間に配置されている。半導体部分５０の上部、すなわち、ソース電極２０側の部分には、複数の絶縁部材７０が配置されている。ドレイン電極１０と絶縁部材７０との間には半導体部分５０の一部が介在しており、ソース電極２０と絶縁部材７０との間には半導体部分５０は介在していない。

絶縁部材７０は、絶縁性材料、例えば、シリコン酸化物により形成されている。各絶縁部材７０の形状は、例えば、Ｚ方向を長手方向とする柱状であり、例えば六角柱形であり、例えば正六角柱状である。すなわち、Ｚ方向から見て、絶縁部材７０の形状は例えば六角形であり、例えば正六角形である。

Ｚ方向から見て、複数の絶縁部材７０は、例えば、相互に１２０度の角度をなす３つの方向に沿って周期的に配列されている。図１に示す例では、この３つの方向のうちの１つがＹ方向である。これにより、複数の絶縁部材７０は、最も近い３つの絶縁部材７０の中心が正三角形の頂点を構成するように配置されている。Ｚ方向から見て、絶縁部材７０の各辺は、隣の絶縁部材７０の辺に対向する。

フィールドプレート電極４０（以下、「ＦＰ電極４０」という）は、各絶縁部材７０内に１つずつ配置されている。ＦＰ電極４０の形状は、例えば、Ｚ方向を長手方向とする柱状であり、例えば六角柱形である。ＦＰ電極４０の下端は絶縁部材７０によって覆われている。ＦＰ電極４０は絶縁部材７０によって半導体部分５０から離隔されている。ＦＰ電極４０は、例えば、不純物を含むポリシリコンからなる。プラグ９０はＦＰ電極４０とソース電極２０との間に配置されている。これにより、ＦＰ電極４０はプラグ９０を介してソース電極２０に接続されている。なお、本明細書において「接続」とは、電気的な接続を意味する。

圧縮応力部材８０は、各ＦＰ電極４０内に１つずつ配置されている。圧縮応力部材８０の形状は、例えば、Ｚ方向を長手方向とする柱状である。Ｚ方向から見て、圧縮応力部材８０の形状は、例えば、円形、六角形、又は、角部が丸められた六角形である。例えば、圧縮応力部材８０の下端はＦＰ電極４０によって覆われている。各絶縁部材７０において、絶縁部材７０の中心軸、ＦＰ電極４０の中心軸、及び、圧縮応力部材８０の中心軸は、ほぼ一致している。

圧縮応力部材８０は、Ｚ方向に沿った圧縮応力を有する。すなわち、圧縮応力部材８０は、周囲の物体をＺ方向に沿って引き延ばそうとする。これにより、半導体部分５０には、Ｚ方向に沿った引張応力が印加される。圧縮応力部材８０の材料は、Ｚ方向に沿った圧縮応力を発生する材料であれば特に限定されず、例えば、シリコン酸化物、シリコン窒化物、又は、アルミニウム酸化物を含むことができる。又は、圧縮応力部材８０は金属により形成されていてもよい。

ゲート電極３０は、半導体部分５０の上部、すなわち、ソース電極２０側の部分内に配置されている。ゲート電極３０は複数の絶縁部材７０の間に配置されている。Ｚ方向から見て、ゲート電極３０の形状は例えばハニカム状であり、絶縁部材７０の各辺に対向している。

ゲート絶縁膜６０は、ゲート電極３０を覆うように設けられており、ゲート電極３０と半導体部分５０との間、及び、ゲート電極３０とソース電極２０との間に配置されている。ゲート絶縁膜６０は、絶縁部材７０から離隔している。すなわち、ゲート絶縁膜６０と絶縁部材７０との間には、半導体部分５０の一部が介在している。したがって、ゲート電極３０とＦＰ電極４０との間には、ゲート絶縁膜６０、半導体部分５０、及び、絶縁部材７０が介在している。

半導体部分５０においては、導電形がｎ^＋形のドレイン層５１、導電形がｎ^－形のドリフト層５２、導電形がｐ形のベース層５３（第３半導体層）、及び、導電形がｎ^＋形のソース層５４（第２半導体層）が設けられている。ドレイン層５１及びドリフト層５２を合わせて「第１半導体層」ともいう。ドレイン層５１はドレイン電極１０に接続されている。ドリフト層５２はドレイン層５１上に配置されており、ドレイン層５１に接している。ベース層５３はドリフト層５２上に配置されており、ドリフト層５２に接している。ソース層５４はベース層５３上に配置されており、ベース層５３に接している。すなわち、ベース層５３はドリフト層５２とソース層５４との間に配置されている。ソース層５４はソース電極２０に接続されている。

圧縮応力部材８０の下端８１は、ドリフト層５２とベース層５３とのｐｎ界面５９よりも下方に位置している。したがって、ドレイン電極１０と圧縮応力部材８０との距離Ｄ１は、ドレイン電極１０とベース層５３との距離Ｄ２よりも短い。すなわち、Ｄ１＜Ｄ２である。

次に、圧縮応力部材８０の形成方法の例を説明する。
半導体部分５０にドット状のトレンチ５８を形成する。Ｚ方向から見て、トレンチ５８の形状は六角形とし、例えば、正六角形とする。トレンチ５８の下端はドリフト層５２内又はドレイン層５１内に位置させて、ドレイン電極１０までは到達させない。複数のトレンチ５８を、相互に１２０度の角度をなして傾斜する３方向に沿って等間隔で配列させる。

次に、例えば、ＴＥＯＳ（Tetraethyl orthosilicate：Si(OC₂H₅)₄）を原料としたＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、トレンチ５８の内面上にシリコン酸化物を堆積させる。シリコン酸化物はトレンチ５８内を完全には埋め込まないようにする。これにより、トレンチ５８の内面に沿って絶縁部材７０が形成される。絶縁部材７０には、トレンチ５８の内面形状を反映した凹部７１が形成される。

次に、絶縁部材７０の内面上にシリコンを堆積させる。シリコンは凹部７１内を完全には埋め込まないようにする。これにより、絶縁部材７０の内面に沿ってＦＰ電極４０が形成される。ＦＰ電極４０にはシーム４１が形成される。

次に、熱酸化処理を施す。これにより、ＦＰ電極４０を形成するシリコンのうち、シーム４１内に露出した部分が熱酸化されて、シリコン酸化物が形成される。この結果、ＦＰ電極４０のシーム４１内に、シリコン酸化物からなる圧縮応力部材８０が形成される。シリコンが酸化される際の体積膨張により、圧縮応力部材８０には圧縮応力が発生する。圧縮応力はＺ方向にも発生する。

又は、シーム４１の上部をエッチングして開口した後、ＴＥＯＳを原料としたＣＶＤ法により、シーム４１内にシリコン酸化物を堆積させる。これによっても、シーム４１内にシリコン酸化物からなる圧縮応力部材８０が形成される。このとき、シリコン酸化物の成膜条件によっては、圧縮応力部材８０にＺ方向に沿った圧縮応力を発生させることができる。

若しくは、シーム４１内にシリコン窒化物若しくはアルミニウム酸化物を堆積させる。これにより、シーム４１内にシリコン窒化物又はアルミニウム酸化物からなる圧縮応力部材８０が形成される。この場合も、シリコン窒化物又はアルミニウム酸化物の成膜条件によっては、圧縮応力部材８０にＺ方向に沿った圧縮応力を発生させることができる。なお、圧縮応力部材８０の形成方法は、これらの例には限定されない。

次に、本実施形態に係る半導体装置１の動作について説明する。
ドレイン電極１０とソース電極２０との間に、ドレイン電極１０を正極としソース電極２０を負極とする電圧を印加する。このとき、ＦＰ電極４０にはソース電極２０と同じ電位が印加される。これにより、ドリフト層５２とベース層５３とのｐｎ界面５９、及び、絶縁部材７０の側面を起点として空乏層が発生する。

この状態で、ゲート電極３０に閾値よりも高い電位を印加すると、ベース層５３におけるゲート絶縁膜６０に接した部分に反転層が形成される。この結果、半導体装置１が「オン状態」となり、ドレイン電極１０から、ドレイン層５１、ドリフト層５２、ベース層５３内の反転層、及び、ソース層５４を介して、ソース電極２０に電流が流れる。この電流経路を「電流経路Ｉ」という。

一方、ゲート電極３０に閾値よりも低い電位を印加すると、反転層が消滅する。この結果、半導体装置１は「オフ状態」となり、ドレイン電極１０からソース電極２０に流れる電流が遮断される。このとき、ＦＰ電極４０にソース電極２０と同じ電位が印加されているため、半導体部分５０内の電界の集中が緩和される。

そして、図４（ａ）及び（ｂ）に示すように、圧縮応力部材８０がＺ方向に沿った圧縮応力を有することにより、半導体部分５０にＺ方向に沿った引張応力が印加される。なお、図４（ｂ）に示す破線は圧縮応力部材８０を設けていない比較例を表し、実線は圧縮応力部材８０を設けた本実施形態を表している。図４（ａ）及び（ｂ）に示すように、圧縮応力部材８０を設けることにより、半導体部分５０、特に、隣り合う絶縁部材７０間のメサ領域において、Ｚ方向に沿った引張応力が増加する。

図５に示すように、引張応力が増加すると、半導体部分５０の電気抵抗が低下する。上述の如く、特にメサ領域においてＺ方向の引張応力が増加することにより、メサ領域におけるＺ方向の電気抵抗が低下する。この結果、オン状態のときにドレイン電極１０からソース電極２０に向かう電流経路Ｉの抵抗値（オン抵抗）を低減することができる。

次に、本実施形態の効果について説明する。
本実施形態によれば、圧縮応力部材８０を設けることにより、半導体部分５０、特にメサ領域に対してＺ方向に沿った引張応力を印加し、オン抵抗を低減することができる。メサ領域は電流経路Ｉに占める割合が高いため、オン抵抗を効果的に低減することができる。

また、圧縮応力部材８０をシリコン酸化物等の絶縁性材料によって形成する場合には、仮に圧縮応力部材８０を電流経路Ｉに介在するように配置すると、オン抵抗が増加する可能性がある。これに対して、本実施形態においては、圧縮応力部材８０をＦＰ電極４０内に配置しているため、圧縮応力部材８０は電流経路Ｉに介在しない。このため、圧縮応力部材８０を絶縁性材料によって形成しても、オン抵抗を低下させることがない。

さらに、本実施形態においては、Ｚ方向から見て絶縁部材７０の形状を六角形とし、隣り合う絶縁部材７０の辺同士を対向させ、絶縁部材７０間にゲート電極３０を配置している。このため、Ｚ方向から見て、半導体部分５０に占める反転層の面積の割合が高い。これによっても、オン抵抗を低減することができる。

以上説明した実施形態によれば、オン抵抗を低減可能な半導体装置を実現することができる。

以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

１：半導体装置
１０：ドレイン電極
２０：ソース電極
３０：ゲート電極
４０：ＦＰ電極
４１：シーム
５０：半導体部分
５１：ドレイン層
５２：ドリフト層
５３：ベース層
５４：ソース層
５８：トレンチ
５９：ｐｎ界面
６０：ゲート絶縁膜
７０：絶縁部材
７１：凹部
８０：圧縮応力部材
８１：下端
９０：プラグ
Ｄ１、Ｄ２：距離
Ｉ：電流経路
Ｚ１～Ｚ４：位置

Claims

第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配置された半導体部分と、
前記半導体部分内に配置された第３電極と、
前記第３電極と前記半導体部分との間に配置された絶縁膜と、
前記半導体部分内における前記絶縁膜から離れた位置に配置された絶縁部材と、
前記絶縁部材内に配置された第４電極と、
前記第４電極内に配置され、前記第１電極から前記第２電極に向かう第１方向に沿った圧縮応力を有する圧縮応力部材と、
を備えた半導体装置。
前記半導体部分には、前記第１方向に沿った引張応力が印加される請求項１に記載の半導体装置。
前記圧縮応力部材は、シリコン酸化物、シリコン窒化物又はアルミニウム酸化物を含む請求項１または２に記載の半導体装置。
前記圧縮応力部材の形状は、前記第１方向を長手方向とする柱状である請求項１～３のいずれか１つに記載の半導体装置。
前記絶縁部材は複数設けられており、
前記第１方向から見て、前記絶縁部材の形状は六角形であり、
前記第３電極は前記絶縁部材間に配置されている請求項１～４のいずれか１つに記載の半導体装置。
前記第１方向から見て、前記絶縁部材内には六角形の前記第４電極が配置される請求項５に記載の半導体装置。
前記第４電極は前記第２電極に接続された請求項１～６のいずれか１つに記載の半導体装置。
前記半導体部分は、
前記第１電極に接続された第１導電形の第１半導体層と、
前記第２電極に接続された第１導電形の第２半導体層と、
前記第１半導体層と前記第２半導体層との間に配置された第２導電形の第３半導体層と、
を有し、
前記第１電極と前記圧縮応力部材との距離は、前記第１電極と前記第３半導体層との距離よりも短い請求項１～７のいずれか１つに記載の半導体装置。