JP7608792B2

JP7608792B2 - Semiconductor device and clock

Info

Publication number: JP7608792B2
Application number: JP2020189663A
Authority: JP
Inventors: 優一山脇
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2020-11-13
Filing date: 2020-11-13
Publication date: 2025-01-07
Anticipated expiration: 2040-11-13
Also published as: JP2022078766A

Description

本発明は半導体装置およびこの半導体装置を用いた時計に関する。 The present invention relates to a semiconductor device and a watch using this semiconductor device.

従来から、特許文献１に記載されたように、電子回路の低電力化の観点で用いられる回路素子として、ＳＯＩ構造（Silicon on Insulator）を有するＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が知られている。ＳＯＩ構造のＭＯＳＦＥＴは、接合容量の低減としきい値電圧を低くすることによって動作電圧を低下でき、この回路素子を用いることで電子回路を低電力化できる。また、ＳＯＩ構造のＭＯＳＦＥＴのなかでもボディ領域を他の領域と電気的に接続しないで、その電位を浮遊させるＦＢ型（Floating Body）のＭＯＳＦＥＴは、ＯＦＦ状態のときのリーク電流を増加させずにしきい値電圧を低く設定することができ、低消費電力化に適している。 As described in Patent Document 1, metal-oxide-semiconductor field-effect transistors (MOSFETs) having an SOI (silicon on insulator) structure have been known as circuit elements used to reduce the power consumption of electronic circuits. SOI MOSFETs can reduce the operating voltage by reducing the junction capacitance and the threshold voltage, and the use of these circuit elements can reduce the power consumption of electronic circuits. Among SOI MOSFETs, FB (Floating Body) MOSFETs, which float the potential of the body region without electrically connecting it to other regions, can set the threshold voltage low without increasing the leakage current in the OFF state, and are suitable for reducing power consumption.

ＳＯＩ構造のＦＢ型ＭＯＳＦＥＴは、動作を開始した直後においては、ＭＯＳＦＥＴのしきい値電圧の絶対値は低くなっており、より多くのドレイン電流Ｉｄを流す。そして、動作を続けている間にしきい値電圧の絶対値が高くなり、ドレイン電流Ｉｄが徐々に小さくなり、一定の電流を流すようになる。
この現象について、ＦＢ型ＭＯＳＦＥＴが安定状態になるまでには、ある程度の時間を要する。このため、長い時間ＯＦＦしていたＦＢ型ＭＯＳＦＥＴを短い時間だけＯＮさせるような動作、もしくは長い時間ＯＮしていたＦＢ型ＭＯＳＦＥＴを短い時間だけＯＦＦするような動作においては、ドレイン電流Ｉｄの設計値よりも多く流れたり、リーク電流が多く流れすぎることにつながり、ＦＢ型ＭＯＳＦＥＴの誤動作が発生する原因となる。 Immediately after starting operation, the absolute value of the threshold voltage of an SOI FB MOSFET is low, allowing a larger drain current Id to flow. As operation continues, the absolute value of the threshold voltage increases, and the drain current Id gradually decreases, until a constant current flows.
Regarding this phenomenon, it takes a certain amount of time for the FB MOSFET to reach a stable state, so an operation in which an FB MOSFET that has been OFF for a long time is turned ON for a short time, or an operation in which an FB MOSFET that has been ON for a long time is turned OFF for a short time, can result in a drain current Id flowing that is greater than the design value, or an excessive leakage current flowing, which can cause the FB MOSFET to malfunction.

この対策として、特許文献１は、各ＦＢ型ＭＯＳＦＥＴのしきい値電圧を、入力される周波数に応じて変更し、動作安定性の向上と、消費電力の増大の抑制を図っていた。 As a countermeasure to this problem, Patent Document 1 changes the threshold voltage of each FB MOSFET according to the input frequency, improving operational stability and suppressing increases in power consumption.

特開２０１０－２７３０４４号公報JP 2010-273044 A

しかしながら、各ＦＢ型ＭＯＳＦＥＴのしきい値電圧を、入力される周波数に応じて変更するためには、ガラスマスクや製造工程の追加などが必要となり、ＦＢ型ＭＯＳＦＥＴを有する半導体装置の製造コストが増加する。 However, in order to change the threshold voltage of each FB MOSFET according to the input frequency, additional glass masks and manufacturing processes are required, which increases the manufacturing cost of semiconductor devices having FB MOSFETs.

本開示の半導体装置は、第１の周期で駆動されて前記第１の周期で第１クロック信号を出力する第１回路と、絶縁層上の半導体層に形成されたフローティングボディ型の部分空乏型トランジスターを有し、前記第１の周期よりも短い第２の周期の第２クロック信号と、前記第１クロック信号とが入力される分周回路と、前記第１クロック信号の入力に応じて前記分周回路から出力される信号が入力される第２回路と、を備えることを特徴とする。 The semiconductor device disclosed herein is characterized by comprising: a first circuit that is driven at a first period and outputs a first clock signal at the first period; a frequency divider circuit having a floating body type partially depleted transistor formed in a semiconductor layer on an insulating layer, to which a second clock signal having a second period shorter than the first period and the first clock signal are input; and a second circuit to which a signal output from the frequency divider circuit in response to the input of the first clock signal is input.

本開示の時計は、前記半導体装置を備えることを特徴とする。 The watch disclosed herein is characterized by being equipped with the semiconductor device.

実施形態に係る時計を示す正面図である。FIG. 1 is a front view showing a timepiece according to an embodiment. 時計の構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of a watch. 分周回路を構成するフリップフロップ回路を示す回路図である。FIG. 2 is a circuit diagram showing a flip-flop circuit constituting a frequency divider circuit. フリップフロップ回路のクロックドインバーターを示す回路図である。FIG. 2 is a circuit diagram showing a clocked inverter of a flip-flop circuit. フリップフロップ回路のインバーターを示す回路図である。FIG. 2 is a circuit diagram showing an inverter of a flip-flop circuit. 分周回路に入力される第１クロック信号および第２クロック信号を示す図である。4 is a diagram showing a first clock signal and a second clock signal input to a frequency divider circuit; FIG. 分周回路に入力される第１クロック信号および第２クロック信号を示す図である。4 is a diagram showing a first clock signal and a second clock signal input to a frequency divider circuit; FIG. ＭＯＳＦＥＴをオンオフさせたときの実測結果を示す図である。FIG. 13 is a diagram showing the results of actual measurements when a MOSFET is turned on and off.

［実施形態］
以下、本開示の実施形態の時計１を図面に基づいて説明する。
図１は、時計１を示す正面図である。本実施形態では、時計１は電子制御式機械時計として構成される。
図１に示すように、時計１は、ユーザーの手首に装着される腕時計であり、円筒状の外装ケース２を備え、外装ケース２の内周側に、文字板３が配置されている。外装ケース２の二つの開口のうち、表面側の開口は、カバーガラスで塞がれており、裏面側の開口は裏蓋で塞がれている。 [Embodiment]
Hereinafter, a timepiece 1 according to an embodiment of the present disclosure will be described with reference to the drawings.
1 is a front view showing the timepiece 1. In this embodiment, the timepiece 1 is configured as an electronically controlled mechanical timepiece.
1, the timepiece 1 is a wristwatch worn on the wrist of a user, and includes a cylindrical exterior case 2, with a dial 3 disposed on the inner periphery of the exterior case 2. Of the two openings in the exterior case 2, the opening on the front side is closed by a cover crystal, and the opening on the back side is closed by a back cover.

時計１は、外装ケース２内に収容された図示略のムーブメントと、時刻情報を表示する時針４Ａ、分針４Ｂ、秒針４Ｃとを備えている。文字板３には、カレンダー小窓３Ａが設けられており、カレンダー小窓３Ａから、日車６が視認可能となっている。また、文字板３には、時刻を指示するためのアワーマーク３Ｂや、パワーリザーブ針５で持続時間を指示する扇形のサブダイヤル３Ｃが設けられている。 The watch 1 is equipped with a movement (not shown) housed in an exterior case 2, and hour, minute, and second hands 4A, 4B, and 4C that display time information. The dial 3 is provided with a small calendar window 3A, through which a date wheel 6 can be seen. The dial 3 also has hour marks 3B for indicating the time, and a sector-shaped sub-dial 3C that indicates the duration with a power reserve hand 5.

外装ケース２の側面には、りゅうず７が設けられている。りゅうず７は、時計１の中心に向かって押し込まれた０段位置から１段位置および２段位置に引き出されて移動することができる。
りゅうず７を１段位置に引いて回転すると、日車６を移動して日付を合わせることができる。りゅうず７を２段位置に引くと秒針４Ｃが停止し、２段位置でりゅうず７を回転すると、時針４Ａ、分針４Ｂが移動して時刻を合わせることができる。りゅうず７による日車６や時針４Ａ、分針４Ｂの修正方法は、従来の時計と同様であるため説明を省略する。 A crown 7 is provided on the side of the exterior case 2. The crown 7 can be moved from a 0 position where it is pushed toward the center of the timepiece 1 to a 1 position or a 2 position by being pulled out.
When the crown 7 is pulled to the first position and rotated, the date wheel 6 moves and the date can be set. When the crown 7 is pulled to the second position, the second hand 4C stops, and when the crown 7 is rotated in the second position, the hour hand 4A and minute hand 4B move and the time can be set. The method of adjusting the date wheel 6, hour hand 4A and minute hand 4B using the crown 7 is the same as that of a conventional watch, so a description thereof will be omitted.

また、りゅうず７を０段位置で回転すると、後述するぜんまい４０を巻き上げることができる。そして、ぜんまい４０の巻き上げに連動して、パワーリザーブ針５が移動する。本実施形態の時計１は、ぜんまい４０をフルに巻き上げた場合に、約４０時間の持続時間を確保できる。 When the crown 7 is rotated to the 0 position, the mainspring 40, which will be described later, can be wound. The power reserve hand 5 moves in conjunction with the winding of the mainspring 40. The timepiece 1 of this embodiment can ensure a running time of approximately 40 hours when the mainspring 40 is fully wound.

［時計の概略構成］
図２は、時計１の概略構成を示すブロック図である。
図２に示すように、時計１は、半導体装置であるＩＣ１０と、ぜんまい４０と、増速輪列５０と、時刻表示部６０と、調速機を兼用する発電機７０と、水晶振動子８０と、整流回路９０と、電源回路９５とを備えている。時刻表示部６０は、時針４Ａ、分針４Ｂ、秒針４Ｃ、日車６を備えて構成される。なお、本実施形態では、時計１は、所謂年差時計と呼ばれる時間精度を維持可能に構成されている。 [Overall clock configuration]
FIG. 2 is a block diagram showing a schematic configuration of the timepiece 1.
2, the timepiece 1 comprises an IC 10 which is a semiconductor device, a mainspring 40, a speed-increasing wheel train 50, a time display unit 60, a generator 70 which also serves as a speed regulator, a quartz crystal oscillator 80, a rectifier circuit 90, and a power supply circuit 95. The time display unit 60 comprises an hour hand 4A, a minute hand 4B, a second hand 4C, and a date wheel 6. In this embodiment, the timepiece 1 is configured to be capable of maintaining the time precision known as an annual difference clock.

水晶振動子８０は、後述する発振回路１１で駆動されて発振信号を発生する。
増速輪列５０は、ぜんまい４０の駆動力を、時針４Ａ、分針４Ｂ、秒針４Ｃ、パワーリザーブ針５、日車６と、後述する発電機７０のローターとに伝達する。 The crystal oscillator 80 is driven by an oscillation circuit 11, which will be described later, to generate an oscillation signal.
The speed-increasing gear train 50 transmits the driving force of the mainspring 40 to the hour hand 4A, minute hand 4B, second hand 4C, power reserve hand 5, date indicator 6, and the rotor of the generator 70 described below.

発電機７０は、図示を略すが、ローター、ステーター、コイルを備えて構成されている。発電機７０で発電された電気的エネルギーは、整流回路９０を介して、電源回路９５に充電され、電源回路９５はＩＣ１０を駆動する。また、発電機７０は、コイルをショートさせてブレーキ力を発生させてローターの回転制御を行うブレーキ回路を備え、これにより調速機としても機能する。
整流回路９０は、昇圧整流、全波整流、半波整流、トランジスター整流等からなり、発電機７０からの交流出力を昇圧、整流して、電源回路９５に充電供給するものである。 Although not shown, the generator 70 is configured to include a rotor, a stator, and a coil. Electrical energy generated by the generator 70 is charged to a power supply circuit 95 via a rectifier circuit 90, and the power supply circuit 95 drives the IC 10. The generator 70 also includes a brake circuit that shorts the coil to generate a braking force to control the rotation of the rotor, thereby functioning as a speed governor.
The rectifier circuit 90 is made up of a step-up rectifier, a full-wave rectifier, a half-wave rectifier, a transistor rectifier, or the like, and steps up and rectifies the AC output from the generator 70 to supply the power to the power supply circuit 95 for charging.

［ＩＣ］
ＩＣ１０は、発振回路１１と、分周回路１２と、回転検出回路１３と、制動制御回路１４と、温度補償機能部２０とを備える。なお、ＩＣは、Integrated Circuitの略語である。 [IC]
The IC 10 includes an oscillator circuit 11, a frequency divider circuit 12, a rotation detection circuit 13, a braking control circuit 14, and a temperature compensation function unit 20. Note that IC is an abbreviation for Integrated Circuit.

発振回路１１は、水晶振動子８０の発振で発生する所定周波数の発振信号を分周回路１２に出力する水晶発振回路である。本実施形態では、発振回路１１は、32768Hzの発振信号を発生する。
分周回路１２は、発振回路１１の出力を分周して、所定の周波数の分周信号を作成し、制動制御回路１４と、後述する温度補償機能制御回路２１および分周回路３４に出力する。本実施形態の分周回路１２は、少なくとも１６０秒周期の分周信号と、２０秒周期の分周信号とを出力可能とされている。 The oscillation circuit 11 is a crystal oscillation circuit that outputs an oscillation signal of a predetermined frequency generated by the oscillation of a crystal oscillator 80 to the frequency divider circuit 12. In this embodiment, the oscillation circuit 11 generates an oscillation signal of 32768 Hz.
The frequency divider circuit 12 divides the output of the oscillator circuit 11 to generate a frequency-divided signal of a predetermined frequency, and outputs it to the braking control circuit 14, and to a temperature compensation function control circuit 21 and a frequency divider circuit 34, which will be described later. The frequency divider circuit 12 of this embodiment is capable of outputting at least a frequency-divided signal with a 160-second period and a frequency-divided signal with a 20-second period.

回転検出回路１３は、発電機７０に接続された図示略の波形整形回路とモノマルチバイブレーターとで構成され、発電機７０のローターの回転検出信号を制動制御回路１４に出力する。
制動制御回路１４は、回転検出回路１３から出力される回転検出信号と、分周回路１２から出力される基準信号とを比較し、発電機７０の調速を行うための制動制御信号を発電機７０のブレーキ回路に出力する。
なお、本実施形態では、基準信号は、通常運針時のローターの基準回転速度に合わせた信号である。したがって、制動制御回路１４は、ローターの回転速度に応じた回転検出信号と基準信号との差に応じて制動制御信号を出力することで、ブレーキ回路によるブレーキ力を調整し、ローターの回転を制御する。 The rotation detection circuit 13 is composed of a waveform shaping circuit and a mono-multivibrator (not shown) connected to the generator 70 , and outputs a rotation detection signal of the rotor of the generator 70 to the braking control circuit 14 .
The braking control circuit 14 compares the rotation detection signal output from the rotation detection circuit 13 with the reference signal output from the frequency division circuit 12, and outputs a braking control signal to the brake circuit of the generator 70 to regulate the speed of the generator 70.
In this embodiment, the reference signal is a signal that is set to the reference rotation speed of the rotor during normal hand movement. Therefore, the brake control circuit 14 adjusts the braking force by the brake circuit and controls the rotation of the rotor by outputting a brake control signal according to the difference between the rotation detection signal corresponding to the rotor rotation speed and the reference signal.

［温度補償機能部］
温度補償機能部２０は、水晶振動子８０等の温度特性を補償して発振周波数の変動を抑制するものであり、温度補償機能制御回路２１と、温度補償回路３０とを備える。 [Temperature compensation function part]
The temperature compensation function unit 20 compensates for the temperature characteristics of the crystal oscillator 80 and the like to suppress fluctuations in the oscillation frequency, and includes a temperature compensation function control circuit 21 and a temperature compensation circuit 30 .

温度補償機能制御回路２１は、分周回路１２からの信号が入力され、予め設定された第１の周期で温度補償回路３０を動作させている。本実施形態では、分周回路１２から１６０秒周期の信号が温度補償機能制御回路２１に入力され、温度補償機能制御回路２１は、温度補償回路３０を１６０秒周期で１秒間動作させ、１５９秒間は停止するように制御している。このため、温度補償回路３０は、温度補償機能制御回路２１によって、第１の周期である１６０秒周期で駆動される。 The temperature compensation function control circuit 21 receives a signal from the frequency divider circuit 12 and operates the temperature compensation circuit 30 at a preset first period. In this embodiment, a signal with a 160 second period is input from the frequency divider circuit 12 to the temperature compensation function control circuit 21, and the temperature compensation function control circuit 21 controls the temperature compensation circuit 30 to operate for 1 second at the 160 second period and stop for 159 seconds. Therefore, the temperature compensation circuit 30 is driven by the temperature compensation function control circuit 21 at the first period of 160 seconds.

温度補償回路３０は、温度センサー３１、温度補正テーブル記憶部３２、個体差補正データ記憶部３３、分周回路３４、演算回路３５、論理緩急回路３６、周波数調整制御回路３７を備える。温度補償回路３０は、分周回路１２から出力する基準信号の温度等による変動を一定の周期で補償することで、水晶振動子８０の温度による発振周波数の変動を抑制する温度補償機能動作を実行する。なお、本実施形態では、温度センサー３１の測定温度に応じて歩度を調整する動作を、温度補償機能動作と称する。 The temperature compensation circuit 30 includes a temperature sensor 31, a temperature correction table storage unit 32, an individual difference correction data storage unit 33, a frequency division circuit 34, an arithmetic circuit 35, a logical speed-adjustment circuit 36, and a frequency adjustment control circuit 37. The temperature compensation circuit 30 performs a temperature compensation function operation that suppresses fluctuations in the oscillation frequency due to the temperature of the crystal oscillator 80 by compensating for fluctuations due to temperature, etc. in the reference signal output from the frequency division circuit 12 at a constant period. Note that in this embodiment, the operation of adjusting the rate according to the temperature measured by the temperature sensor 31 is referred to as the temperature compensation function operation.

温度センサー３１は、測定温度に応じた出力、すなわち、時計１が使用されている環境の温度に応じた出力を分周回路３４に入力する。温度センサー３１としては、ダイオードを使用したものや、ＣＲ発振回路を使用したものが利用でき、ダイオードやＣＲ発振回路の温度特性を利用して変化する出力信号で現在の温度を検出している。本実施形態では、出力信号を波形整形すれば、すぐにデジタル信号処理が可能なＣＲ発振回路を、温度センサー３１として使用している。すなわち、環境温度により、温度センサー３１であるＣＲ発振回路から出力される信号の周波数が変化し、演算回路３５はその周波数により温度を検出している。また、ＣＲ発振回路を定電流で駆動するように構成すると、温度センサー３１の駆動電流は定電流値で決まるため、設計により電流値をコントロール可能となり、低消費電流化し易くなる。定電流駆動型のＣＲ発振回路は低電圧駆動、低消費電流化が可能なため、時計１に温度補償機能を付ける場合の温度センサー３１として適している。
この温度センサー３１は、前記第１の周期で駆動される本開示の第１回路であり、さらに感温発振回路の一例である。第１回路である温度センサー３１は、第１の周期つまり１６０秒周期で１秒間駆動され、環境温度つまり測定温度に応じた周波数の信号を第１クロック信号として出力する。 The temperature sensor 31 inputs an output corresponding to the measured temperature, i.e., an output corresponding to the temperature of the environment in which the watch 1 is used, to the frequency divider circuit 34. The temperature sensor 31 may be one using a diode or one using a CR oscillator circuit, and detects the current temperature by an output signal that changes by utilizing the temperature characteristics of the diode or CR oscillator circuit. In this embodiment, a CR oscillator circuit that can be immediately digitally processed by shaping the output signal is used as the temperature sensor 31. That is, the frequency of the signal output from the CR oscillator circuit, which is the temperature sensor 31, changes depending on the environmental temperature, and the arithmetic circuit 35 detects the temperature by the frequency. In addition, if the CR oscillator circuit is configured to be driven by a constant current, the drive current of the temperature sensor 31 is determined by the constant current value, so the current value can be controlled by design, making it easier to reduce current consumption. A constant current drive type CR oscillator circuit can be driven at a low voltage and consumes low current, so it is suitable as a temperature sensor 31 when a temperature compensation function is added to the watch 1.
The temperature sensor 31 is a first circuit of the present disclosure that is driven in the first cycle, and is also an example of a temperature-sensitive oscillator circuit. The temperature sensor 31, which is the first circuit, is driven for one second in the first cycle, i.e., a 160-second cycle, and outputs a signal with a frequency corresponding to the environmental temperature, i.e., the measured temperature, as a first clock signal.

温度補正テーブル記憶部３２は、理想的な水晶振動子８０、および、理想的な温度センサー３１の場合に、ある温度でどれだけ歩度を補償すればよいかが設定された温度補正テーブルを記憶している。すなわち、温度補正テーブル記憶部３２は、水晶振動子８０および温度センサー３１で共通の温度補正テーブルを記憶している。
また、水晶振動子８０や温度センサー３１には製造による個体差が生じる。個体差としては、例えば、水晶振動子８０の温度特性の２次係数、水晶振動子８０の頂点温度、水晶振動子８０の頂点歩度、温度センサー３１の出力周波数、発振回路１１の負荷容量等が挙げられる。そこで、予め製造や検査の工程で測定した、水晶振動子８０の特性や、温度センサー３１の特性を基に、どれだけ個体差を補正すれば良いかを設定した個体差補正データが個体差補正データ記憶部３３に書き込まれている。なお、本実施形態では、温度補償機能動作の中で、上記した水晶振動子８０や温度センサー３１の個体差を補償する動作を個体差温度補償動作と称する。
温度補正テーブル記憶部３２は、マスクＲＯＭを利用している。マスクＲＯＭを利用するのは、半導体メモリーの中で最も単純なため、集積度を高くし、面積を小さくできるためである。
個体差補正データ記憶部３３は、不揮発性メモリーで構成され、特にＦＡＭＯＳを使用している。ＦＡＭＯＳは、書込み後の電流値が低い事や、不揮発性メモリーの中で比較的低い電圧でデータ書き込みが可能なためである。 The temperature correction table storage unit 32 stores a temperature correction table that sets how much rate should be compensated at a certain temperature in the case of an ideal crystal unit 80 and an ideal temperature sensor 31. In other words, the temperature correction table storage unit 32 stores a temperature correction table that is common to the crystal unit 80 and the temperature sensor 31.
Furthermore, individual differences occur in the crystal unit 80 and the temperature sensor 31 due to manufacturing. Examples of individual differences include the secondary coefficient of the temperature characteristic of the crystal unit 80, the peak temperature of the crystal unit 80, the peak rate of the crystal unit 80, the output frequency of the temperature sensor 31, and the load capacitance of the oscillation circuit 11. Therefore, individual difference correction data that sets how much individual difference should be corrected based on the characteristics of the crystal unit 80 and the characteristics of the temperature sensor 31 measured in advance during the manufacturing and inspection processes is written in the individual difference correction data storage unit 33. Note that in this embodiment, the operation of compensating for the individual differences of the crystal unit 80 and the temperature sensor 31 described above in the temperature compensation function operation is referred to as individual difference temperature compensation operation.
A mask ROM is used for the temperature correction table storage unit 32. The reason for using a mask ROM is that it is the simplest of semiconductor memories, and therefore allows for a high degree of integration and a small area.
The individual difference correction data storage unit 33 is composed of a non-volatile memory, and in particular uses FAMOS, because the current value after writing is low in FAMOS, and data can be written at a relatively low voltage among non-volatile memories.

分周回路３４は、温度センサー３１から出力される第１クロック信号をカウントするカウンター回路として機能し、温度補償回路３０が動作する１秒間に温度センサー３１から出力される信号数をカウントすることで、温度センサー３１の出力信号の周波数、つまり温度センサー３１による温度測定値に対応する信号を演算回路３５に出力する。
演算回路３５は、温度センサー３１の測定温度と、温度補正テーブル記憶部３２に記憶された温度補正テーブルと、個体差補正データ記憶部３３に記憶された個体差補正データとを利用して、歩度の補正量を演算する。そして、演算回路３５は、その演算結果を論理緩急回路３６および周波数調整制御回路３７に出力する。すなわち、本実施形態の温度補償機能動作では、温度センサー３１による温度測定動作および温度補正テーブル記憶部３２からの温度補正テーブルの読み出し動作に加えて、個体差補正データ記憶部３３からの個体差補正データの読み出し動作を行うことで、個体差温度補償動作を実行する。 The divider circuit 34 functions as a counter circuit that counts the first clock signal output from the temperature sensor 31, and counts the number of signals output from the temperature sensor 31 during the one second that the temperature compensation circuit 30 is operating, thereby outputting the frequency of the output signal of the temperature sensor 31, i.e., a signal corresponding to the temperature measurement value by the temperature sensor 31, to the arithmetic circuit 35.
The arithmetic circuit 35 calculates the rate correction amount using the temperature measured by the temperature sensor 31, the temperature correction table stored in the temperature correction table storage unit 32, and the individual difference correction data stored in the individual difference correction data storage unit 33. The arithmetic circuit 35 then outputs the calculation result to the logical speed adjustment circuit 36 and the frequency adjustment control circuit 37. That is, in the temperature compensation function operation of this embodiment, in addition to the temperature measurement operation by the temperature sensor 31 and the operation of reading the temperature correction table from the temperature correction table storage unit 32, an operation of reading the individual difference correction data from the individual difference correction data storage unit 33 is performed, thereby executing the individual difference temperature compensation operation.

論理緩急回路３６は、分周回路１２の各分周段に所定のタイミングでセットもしくはリセット信号を入力することで、デジタル的に基準信号の周期を長くしたり、短くしたりする回路である。
周波数調整制御回路３７は、発振回路１１の付加容量を調整することにより、発振回路１１の発振周波数そのものを調整する回路である。発振回路１１は付加容量を大きくすると、発振周波数が小さくなるため、時刻を遅らすことができる。逆に、付加容量を小さくすると、発振周波数が大きくなるため、時刻を進ませることができる。
このように、本実施形態では、論理緩急回路３６と周波数調整制御回路３７とを組み合わせて、歩度を調整する。 The logical slowdown circuit 36 is a circuit that digitally lengthens or shortens the period of the reference signal by inputting a set or reset signal to each frequency division stage of the frequency division circuit 12 at a predetermined timing.
The frequency adjustment control circuit 37 is a circuit that adjusts the oscillation frequency of the oscillation circuit 11 by adjusting the additional capacitance of the oscillation circuit 11. When the additional capacitance of the oscillation circuit 11 is increased, the oscillation frequency decreases, so that the time can be delayed. Conversely, when the additional capacitance is decreased, the oscillation frequency increases, so that the time can be advanced.
In this manner, in this embodiment, the logical slowdown/fastening circuit 36 and the frequency adjustment control circuit 37 are combined to adjust the rate.

［分周回路］
分周回路３４は、ｎ個のフリップフロップ回路１００がｎ段に亘って連なる構造、すなわちｎ個のフリップフロップ回路１００が直列にｎ段接続された構造を有する。フリップフロップ回路１００は、例えば、準スタティック型Ｔフリップフロップ回路である。以下の説明では、フリップフロップ回路１００をＦＦ回路１００と称する。
分周回路３４では、１段目のＦＦ回路１００の入力端子が温度センサー３１に接続され、１段目のＦＦ回路１００の出力端子が２段目のＦＦ回路１００の入力端子に接続されている。同様に、ｎが３以上の場合は、ｎ－１段目のＦＦ回路１００の出力端子がｎ番目のＦＦ回路１００の入力端子に接続され、ｎ－１段目のＦＦ回路１００の出力端子が、ｎ番目のＦＦ回路１００の出力端子にそれぞれ接続されている。 [Frequency divider circuit]
The frequency divider circuit 34 has a structure in which n flip-flop circuits 100 are connected in series in n stages. The flip-flop circuits 100 are, for example, quasi-static T flip-flop circuits. In the following description, the flip-flop circuits 100 are referred to as FF circuits 100.
In the frequency divider circuit 34, the input terminal of the first-stage FF circuit 100 is connected to the temperature sensor 31, and the output terminal of the first-stage FF circuit 100 is connected to the input terminal of the second-stage FF circuit 100. Similarly, when n is 3 or more, the output terminal of the (n-1)th FF circuit 100 is connected to the input terminal of the nth FF circuit 100, and the output terminal of the (n-1)th FF circuit 100 is connected to the output terminal of the nth FF circuit 100.

温度センサー３１から出力される第１クロック信号が分周回路３４に入力されると、分周回路３４の各ＦＦ回路１００の出力が順次変化し、各ＦＦ回路１００の出力がハイレベルであるかローレベルであるかによって、分周回路３４に入力される信号数をカウントできる。すなわち、分周回路３４は２進数のカウンターとして機能する。 When the first clock signal output from the temperature sensor 31 is input to the frequency divider circuit 34, the output of each FF circuit 100 in the frequency divider circuit 34 changes sequentially, and the number of signals input to the frequency divider circuit 34 can be counted depending on whether the output of each FF circuit 100 is at a high level or a low level. In other words, the frequency divider circuit 34 functions as a binary counter.

分周回路３４を構成するＦＦ回路１００は、図３に示すように、クロックドインバーター１１０、１３０、１４０、１５０と、インバーター１２０、１６０とを有する。インバーター１２０、１６０は、ＡＮＤ回路１２０Ａ、１６０Ａと、ＮＯＲ回路１２０Ｂ、１６０Ｂとの組み合わせによりそれぞれ構成されている。
クロックドインバーター１１０、１３０、１４０、１５０には、それぞれ入力端子Ｃ又は入力端子ＸＣの一方が設けられている。ここで、入力端子Ｃに入力される信号、即ち、入力信号Ｃは、温度センサー３１の出力信号である。また、入力端子ＸＣに入力される信号、即ち、入力信号ＸＣは、入力信号Ｃを反転させた信号である。
また、インバーター１２０、１６０には、セット端子Ｓと、リセット端子ＸＲとがそれぞれ接続されている。 3, the FF circuit 100 constituting the frequency divider circuit 34 has clocked inverters 110, 130, 140, and 150, and inverters 120 and 160. The inverters 120 and 160 are respectively constituted by a combination of AND circuits 120A and 160A and NOR circuits 120B and 160B.
Each of the clocked inverters 110, 130, 140, and 150 is provided with either an input terminal C or an input terminal XC. Here, the signal input to the input terminal C, i.e., the input signal C, is the output signal of the temperature sensor 31. Also, the signal input to the input terminal XC, i.e., the input signal XC, is a signal obtained by inverting the input signal C.
A set terminal S and a reset terminal XR are connected to the inverters 120 and 160, respectively.

クロックドインバーター１１０、１３０、１４０、１５０と、インバーター１２０、１６０との接続関係を説明すると、クロックドインバーター１１０の出力端子は、インバーター１２０の入力端子、具体的にはＡＮＤ回路１２０Ａの入力端子と、クロックドインバーター１３０の出力端子とに接続されている。
インバーター１２０の出力端子、具体的にはＮＯＲ回路１２０Ｂの出力端子と、クロックドインバーター１３０の入力端子は、クロックドインバーター１４０の入力端子に接続されている。
クロックドインバーター１４０の出力端子は、クロックドインバーター１１０の入力端子と、クロックドインバーター１５０の出力端子と、インバーター１６０の入力端子、具体的にはＡＮＤ回路１６０Ａの入力端子と、出力端子Ｑとに接続されている。
クロックドインバーター１５０の入力端子と、インバーター１６０の出力端子、具体的にはＮＯＲ回路１６０Ｂの出力端子とは、出力端子ＸＱに接続されている。 Explaining the connection relationship between the clocked inverters 110, 130, 140, and 150 and the inverters 120 and 160, the output terminal of the clocked inverter 110 is connected to the input terminal of the inverter 120, specifically, the input terminal of the AND circuit 120A, and the output terminal of the clocked inverter 130.
An output terminal of the inverter 120 , specifically an output terminal of the NOR circuit 120 B, and an input terminal of the clocked inverter 130 are connected to an input terminal of the clocked inverter 140 .
The output terminal of clocked inverter 140 is connected to the input terminal of clocked inverter 110, the output terminal of clocked inverter 150, and the input terminal of inverter 160 (specifically, the input terminal of AND circuit 160A) and output terminal Q.
The input terminal of the clocked inverter 150 and the output terminal of the inverter 160, specifically the output terminal of the NOR circuit 160B, are connected to an output terminal XQ.

これにより、入力信号Ｃに同期して、出力端子Ｑから出力信号Ｑが出力されると共に、出力端子ＸＱから出力信号ＸＱが出力される。出力信号Ｑは入力信号Ｃと比べて周期が２倍、即ち、周波数が１／２の信号であり、出力信号ＸＱは出力信号ＱのＨとＬとを反転させた信号である。
インバーター１２０、１６０のＡＮＤ回路１２０Ａ、１６０Ａの入力端子にはリセット端子ＸＲが接続され、ＮＯＲ回路１２０Ｂ、１６０Ｂの入力端子にはセット端子Ｓが接続されている。
これらクロックドインバーター１１０、１３０、１４０、１５０と、インバーター１２０、１６０を構成している各トランジスターは、絶縁層上の半導体層に形成されたフローティングボディ型の部分空乏型トランジスター、即ち、ＦＢ－ＰＤ－ＳＯＩ－ＭＯＳＦＥＴからなる。ここで、ＦＢ（Floating Body）は、ボディ領域を他の領域と電気的に接続しないでその電位を浮遊させたフローティングボディ型を意味し、ＰＤ（Partially Depleted）は、ボディ領域に多数キャリアが存在する中性領域が存在する部分空乏型を意味する。ＳＯＩ（Silicon on Insulator）は、絶縁膜上にシリコン薄膜を積層した構造を意味し、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）は、金属酸化膜半導体電界効果トランジスターを意味する。 As a result, an output signal Q is output from the output terminal Q, and an output signal XQ is output from the output terminal XQ in synchronization with the input signal C. The output signal Q has twice the period of the input signal C, i.e., a frequency that is half that of the input signal C, and the output signal XQ is a signal obtained by inverting the H and L of the output signal Q.
A reset terminal XR is connected to the input terminals of the AND circuits 120A and 160A of the inverters 120 and 160, and a set terminal S is connected to the input terminals of the NOR circuits 120B and 160B.
The clocked inverters 110, 130, 140, and 150 and the inverters 120 and 160 are constituted by floating body type partially depleted transistors formed in a semiconductor layer on an insulating layer, that is, FB-PD-SOI-MOSFETs. Here, FB (Floating Body) means a floating body type in which the body region is not electrically connected to other regions and the potential is floated, and PD (Partially Depleted) means a partially depleted type in which a neutral region in which majority carriers exist exists in the body region. SOI (Silicon on Insulator) means a structure in which a silicon thin film is stacked on an insulating film, and MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) means a metal oxide semiconductor field effect transistor.

図４は、クロックドインバーター１１０の構成例を示す回路図である。クロックドインバーター１１０は、Ｎチャネル型のＦＢ－ＰＤ－ＳＯＩ－ＭＯＳＦＥＴ１１１、１１２と、Ｐチャネル型のＦＢ－ＰＤ－ＳＯＩ－ＭＯＳＦＥＴ１１３、１１４とを有する。
これらの中で、ＭＯＳＦＥＴ１１１、１１３はインバーター本体を構成しており、ＭＯＳＦＥＴ１１１のソースは例えば接地電位ＶＳＳに接続され、ＭＯＳＦＥＴ１１３のドレインは例えば電源電位ＶＤＤに接続されている。また、ＭＯＳＦＥＴ１１１、１１３のゲートはそれぞれクロックドインバーター１１０の入力端子Ａに接続されている。
ＭＯＳＦＥＴ１１２はＭＯＳＦＥＴ１１１と出力端子Ｂとの間に接続され、ＭＯＳＦＥＴ１１４はＭＯＳＦＥＴ１１３と出力端子Ｂとの間に接続されている。ＭＯＳＦＥＴ１１２のゲートは入力端子ＸＣに接続され、ＭＯＳＦＥＴ１１４のゲートは入力端子Ｃに接続されている。 4 is a circuit diagram showing an example of the configuration of the clocked inverter 110. The clocked inverter 110 has N-channel type FB-PD-SOI-MOSFETs 111 and 112 and P-channel type FB-PD-SOI-MOSFETs 113 and 114.
Among these, MOSFETs 111 and 113 constitute the inverter body, and the source of MOSFET 111 is connected to, for example, a ground potential VSS, and the drain of MOSFET 113 is connected to, for example, a power supply potential VDD. In addition, the gates of MOSFETs 111 and 113 are each connected to an input terminal A of the clocked inverter 110.
The MOSFET 112 is connected between the MOSFET 111 and the output terminal B, and the MOSFET 114 is connected between the MOSFET 113 and the output terminal B. The gate of the MOSFET 112 is connected to the input terminal XC, and the gate of the MOSFET 114 is connected to the input terminal C.

このクロックドインバーター１１０では、入力信号ＣがＬ、即ち、入力信号ＸＣがＨのときは、ＭＯＳＦＥＴ１１２、１１４が共にオンするため、クロックドインバーター１１０は、その名のとおりインバーター、つまり入力端子Ａに入力される信号がＨであれば出力端子ＢからＬの信号を出力し、入力端子Ａに入力される信号がＬであれば出力端子ＢからＨの信号を出力する素子として機能する。
一方、入力信号ＣがＨ、即ち、入力信号ＸＣがＬのときは、ＭＯＳＦＥＴ１１２、１１４が共にオフするため、ＭＯＳＦＥＴ１１１のドレインと出力端子Ｂとの間が電気的に分離される共に、ＭＯＳＦＥＴ１１３のソースと出力端子Ｂとの間が電気的に分離される。従って、出力端子Ｂの電位はそのままの状態に保持される。
なお、図３に示した他のクロックドインバーター１３０、１４０、１５０も、クロックドインバーター１１０と同じ構成を有する。 In this clocked inverter 110, when input signal C is L, i.e., when input signal XC is H, both MOSFETs 112 and 114 are on, so that the clocked inverter 110 functions as an inverter, as its name suggests, that is, an element that outputs an L signal from output terminal B if the signal input to input terminal A is H, and outputs an H signal from output terminal B if the signal input to input terminal A is L.
On the other hand, when the input signal C is H, i.e., when the input signal XC is L, both MOSFETs 112 and 114 are turned off, so that the drain of MOSFET 111 is electrically isolated from the output terminal B, and the source of MOSFET 113 is electrically isolated from the output terminal B. Therefore, the potential of the output terminal B is maintained as it is.
The other clocked inverters 130, 140, and 150 shown in FIG.

図５は、ＡＮＤ回路１２０ＡおよびＮＯＲ回路１２０Ｂの複合ゲートで構成されるインバーター１２０の構成例を示す回路図である。
インバーター１２０は、Ｎチャネル型のＦＢ－ＰＤ－ＳＯＩ－ＭＯＳＦＥＴ１２１～１２３と、Ｐチャネル型のＦＢ－ＰＤ－ＳＯＩ－ＭＯＳＦＥＴ１２４～１２６とを有する。
ＭＯＳＦＥＴ１２１、１２５はインバーター本体を構成しており、ＭＯＳＦＥＴ１２１のソースは例えば接地電位ＶＳＳに接続され、ＭＯＳＦＥＴ１２５のドレインは例えば電源電位ＶＤＤに接続されている。ＭＯＳＦＥＴ１２１、１２５のゲートはそれぞれインバーター１２０の入力端子Ａに接続されている。
ＭＯＳＦＥＴ１２２はＭＯＳＦＥＴ１２１と出力端子Ｂとの間に接続され、ＭＯＳＦＥＴ１２４はＭＯＳＦＥＴ１２５と出力端子Ｂとの間に接続されている。
ＭＯＳＦＥＴ１２２のゲートはリセット端子ＸＲに接続され、ＭＯＳＦＥＴ１２４のゲートはセット端子Ｓに接続されている。
ＭＯＳＦＥＴ１２３は、接地電位ＶＳＳと出力端子Ｂとの間に接続されている。ＭＯＳＦＥＴ１２６は、電源電位ＶＤＤとＭＯＳＦＥＴ１２４との間に接続され、ＭＯＳＦＥＴ１２５と並列に接続されている。
ＭＯＳＦＥＴ１２３のゲートはセット端子Ｓに接続され、ＭＯＳＦＥＴ１２６のゲートはリセット端子ＸＲに接続されている。 FIG. 5 is a circuit diagram showing an example of the configuration of an inverter 120 configured with a composite gate of an AND circuit 120A and a NOR circuit 120B.
The inverter 120 has N-channel type FB-PD-SOI-MOSFETs 121 to 123 and P-channel type FB-PD-SOI-MOSFETs 124 to 126 .
The MOSFETs 121 and 125 constitute an inverter body, and the source of the MOSFET 121 is connected to, for example, a ground potential VSS, and the drain of the MOSFET 125 is connected to, for example, a power supply potential VDD. The gates of the MOSFETs 121 and 125 are connected to the input terminal A of the inverter 120.
The MOSFET 122 is connected between the MOSFET 121 and the output terminal B, and the MOSFET 124 is connected between the MOSFET 125 and the output terminal B.
The gate of the MOSFET 122 is connected to a reset terminal XR, and the gate of the MOSFET 124 is connected to a set terminal S.
The MOSFET 123 is connected between the ground potential VSS and the output terminal B. The MOSFET 126 is connected between the power supply potential VDD and the MOSFET 124 , and is connected in parallel with the MOSFET 125 .
The gate of the MOSFET 123 is connected to a set terminal S, and the gate of the MOSFET 126 is connected to a reset terminal XR.

図５に示すように、このインバーター１２０では、セット端子Ｓに入力される信号がＬで、且つ、リセット端子ＸＲに入力される信号がＨのときは、ＭＯＳＦＥＴ１２２、１２４がオンし、ＭＯＳＦＥＴ１２３、１２６がオフするため、インバーター１２０は、その名のとおりインバーターとして機能する。
一方、セット端子Ｓに入力される信号がＨで、且つ、リセット端子ＸＲに入力される信号がＬのときは、ＭＯＳＦＥＴ１２２、１２４がオフし、ＭＯＳＦＥＴ１２３、１２６がオンするため、出力端子Ｂの電位は入力端子Ａに入力される信号のＨ、Ｌに依存せずに、接地電位ＶＳＳとなる。従って、出力端子Ｂの電位の初期設定が可能になる。
なお、図３に示した他のインバーター１６０も、インバーター１２０と同じ構成を有する。 As shown in FIG. 5, in this inverter 120, when the signal input to the set terminal S is L and the signal input to the reset terminal XR is H, MOSFETs 122 and 124 are turned on and MOSFETs 123 and 126 are turned off, so that the inverter 120 functions as an inverter, as its name suggests.
On the other hand, when the signal input to the set terminal S is H and the signal input to the reset terminal XR is L, the MOSFETs 122 and 124 are turned off and the MOSFETs 123 and 126 are turned on, so that the potential of the output terminal B becomes the ground potential VSS regardless of whether the signal input to the input terminal A is H or L. This makes it possible to initially set the potential of the output terminal B.
The other inverter 160 shown in FIG. 3 has the same configuration as the inverter 120.

［温度補償処理］
次に、本実施形態の温度補償処理について説明する。
温度補償機能を持つＩＣ１０は、消費電力を抑えるため、温度センサー３１を動作させるタイミングを制御し、一定の長周期つまり第１の周期の期間において、短時間つまり１秒間のみ温度センサー３１を駆動させることで低電力化を実現している。
すなわち、図６の上段に示すように、温度センサー３１から出力される第１クロック信号は、第１の周期つまり１６０秒周期で１秒間出力される。このため、分周回路３４は、温度補償回路３０が動作する１秒間に温度センサー３１から出力される第１クロック信号をカウントする。
このように、例えば１００秒以上のような長時間ＯＦＦ状態、もしくは長時間ＯＮ状態を維持させたＦＢ型ＭＯＳＦＥＴについてスイッチングしようとすると、ヒストリー効果によって動作が不安定になり、回路が動作せず誤動作の原因となる。 [Temperature compensation processing]
Next, the temperature compensation process of this embodiment will be described.
In order to reduce power consumption, IC 10 having a temperature compensation function controls the timing of operation of temperature sensor 31, and achieves low power consumption by driving temperature sensor 31 for only a short period, i.e., one second, during a certain long period, i.e., the first period.
6, the first clock signal output from the temperature sensor 31 is output for one second in a first cycle, that is, a cycle of 160 seconds. Therefore, the frequency divider circuit 34 counts the first clock signal output from the temperature sensor 31 during one second in which the temperature compensation circuit 30 operates.
In this way, if you try to switch an FB MOSFET that has been kept in the OFF state for a long period of time, such as 100 seconds or more, or that has been kept in the ON state for a long period of time, the operation becomes unstable due to the history effect, causing the circuit to not operate and resulting in a malfunction.

そこで、本実施形態では、分周回路１２から分周回路３４に第２の周期である２０秒周期の第２クロック信号を出力し、図６の下段に示すように、ＦＢ型ＭＯＳＦＥＴを用いたＦＦ回路１００を１個以上含む分周回路３４を、１６０秒周期の第１クロック信号と２０秒周期の第２クロック信号とで動作させている。
すなわち、図７にも示すように、温度センサー３１から出力される信号を第１クロック信号とし、分周回路１２から出力される信号を第２クロック信号とし、これらの各クロックをＯＲ回路３４１で合成し、この合成信号を分周回路３４に入力する。
温度センサー３１は、測定温度に応じた周波数の第１クロック信号を出力する。この第１クロック信号は例えば８ｋＨｚの信号である。また、第２クロック信号は、発振回路１１から出力される３２７６８Ｈｚのクロック信号、もしくはその信号を分周回路１２で分周した分周信号である。
図６および図７に示す例は、１６０秒周期の第１クロック信号と、２０秒周期の第２クロック信号の出力タイミングが１０秒異なる場合の例である。第２クロック信号は、第１クロック信号の１０秒後から２０秒間隔で１秒間出力される。このため、分周回路３４は、２０秒毎に１秒間駆動される。さらに、第１クロック信号は、２０秒間隔で出力される第２クロック信号の間に出力されるため、分周回路３４には、前回の第１クロック信号の出力から１５０秒後に第２クロック信号が入力され、１６０秒後に第１クロック信号が入力され、１７０秒後に第２クロック信号が入力される。第１クロック信号の周期を基準にすると、１７０秒後は１０秒後と同じであるため、図６に示すクロック信号の入力が繰り返し継続される。なお、図６では、第２クロック信号を点線で囲っており、第１クロック信号と区別している。 Therefore, in this embodiment, a second clock signal having a second period of 20 seconds is output from the frequency divider circuit 12 to the frequency divider circuit 34, and as shown in the lower part of FIG. 6, the frequency divider circuit 34 including one or more FF circuits 100 using FB type MOSFETs is operated by the first clock signal having a period of 160 seconds and the second clock signal having a period of 20 seconds.
That is, as also shown in FIG. 7 , the signal output from the temperature sensor 31 is the first clock signal, the signal output from the frequency divider circuit 12 is the second clock signal, these clocks are synthesized by an OR circuit 341, and this synthesized signal is input to the frequency divider circuit 34.
The temperature sensor 31 outputs a first clock signal having a frequency corresponding to the measured temperature. The first clock signal is, for example, a signal of 8 kHz. The second clock signal is a 32768 Hz clock signal output from the oscillation circuit 11, or a divided signal obtained by dividing the clock signal by the frequency divider circuit 12.
The examples shown in Fig. 6 and Fig. 7 are examples in which the output timing of the first clock signal with a 160-second cycle and the second clock signal with a 20-second cycle differ by 10 seconds. The second clock signal is output for 1 second at 20-second intervals starting 10 seconds after the first clock signal. Therefore, the frequency divider circuit 34 is driven for 1 second every 20 seconds. Furthermore, since the first clock signal is output between the second clock signals output at 20-second intervals, the second clock signal is input to the frequency divider circuit 34 150 seconds after the previous output of the first clock signal, the first clock signal is input 160 seconds after, and the second clock signal is input 170 seconds after. Based on the cycle of the first clock signal, the cycle after 170 seconds is the same as the cycle after 10 seconds, so the input of the clock signal shown in Fig. 6 is repeated and continues. Note that in Fig. 6, the second clock signal is surrounded by a dotted line to distinguish it from the first clock signal.

分周回路３４は、第１クロック信号および第２クロック信号の合成信号が入力されると、合成信号をカウントする。一方で、分周回路３４の出力先の演算回路３５は温度補償機能制御回路２１によって第１クロック信号の出力と同じタイミング、つまり１６０秒間隔で１秒間作動される。このため、分周回路３４に第２クロック信号が入力された場合、分周回路３４の出力は演算回路３５で処理されることはない。したがって、演算回路３５は、第１クロック信号である温度センサー３１の出力信号を分周回路３４でカウントしたカウント値、つまり温度に応じた周波数信号を取得し、測定温度に応じた温度補償機能動作を実行する。 When the frequency divider circuit 34 receives a composite signal of the first and second clock signals, it counts the composite signal. Meanwhile, the calculation circuit 35, to which the frequency divider circuit 34 outputs, is operated by the temperature compensation function control circuit 21 at the same timing as the output of the first clock signal, that is, for one second at 160-second intervals. Therefore, when the second clock signal is input to the frequency divider circuit 34, the output of the frequency divider circuit 34 is not processed by the calculation circuit 35. Therefore, the calculation circuit 35 obtains the count value obtained by counting the output signal of the temperature sensor 31, which is the first clock signal, by the frequency divider circuit 34, that is, a frequency signal corresponding to the temperature, and executes the temperature compensation function operation corresponding to the measured temperature.

［本実施形態の作用効果］
ＦＢ型ＭＯＳＦＥＴを含む分周回路３４を、一定のタイミング、具体的には第２クロック信号によって２０秒周期で駆動しているので、温度センサー３１を２０秒周期で駆動し、温度センサー３１から出力される第１クロック信号によって分周回路３４を２０秒周期で駆動する場合に比べて、温度センサー３１を２０秒周期で駆動する必要が無いため、消費電力を低減できる。
また、分周回路３４を第２クロック信号によって２０秒間隔で駆動しているので、例えば１００秒以上の長期間、分周回路３４を駆動しない場合のように、ヒストリー効果でＦＢ型ＭＯＳＦＥＴの動作が不安定となり、分周回路３４が誤動作することを防止できる。すなわち、分周回路３４の駆動を１００秒以上の長期間の間隔で実行すると、図８の左側の図に示すように、分周回路３４の駆動開始直後はしきい値電圧の絶対値が低くなっているので、より多くのドレイン電流Ｉｄが流れ、誤動作が発生する可能性が高い。一方、本実施形態では、分周回路３４を少なくとも２０秒間隔で駆動しているので、図８の右側の図に示すように、分周回路３４の駆動開始直後にしきい値電圧の絶対値が低くなることを防止でき、ドレイン電流Ｉｄも一定レベルを維持でき、分周回路３４の誤動作を防止できる。
したがって、本実施形態によれば、消費電力を大きく上昇させずに、分周回路３４を安定して動作させることができる。 [Effects of this embodiment]
Since the frequency divider circuit 34 including the FB type MOSFET is driven at a fixed timing, specifically, with a 20-second cycle by the second clock signal, there is no need to drive the temperature sensor 31 with a 20-second cycle, compared to a case in which the temperature sensor 31 is driven with a 20-second cycle and the frequency divider circuit 34 is driven with a 20-second cycle by the first clock signal output from the temperature sensor 31, and therefore power consumption can be reduced.
In addition, since the frequency divider circuit 34 is driven by the second clock signal at 20-second intervals, it is possible to prevent the frequency divider circuit 34 from malfunctioning due to the history effect of the FB MOSFET becoming unstable, as in the case where the frequency divider circuit 34 is not driven for a long period of time, for example, 100 seconds or more. That is, if the frequency divider circuit 34 is driven at long intervals of 100 seconds or more, as shown in the left diagram of FIG. 8, the absolute value of the threshold voltage is low immediately after the frequency divider circuit 34 starts to be driven, so that a larger drain current Id flows, and there is a high possibility of malfunction. On the other hand, in this embodiment, since the frequency divider circuit 34 is driven at least at 20-second intervals, it is possible to prevent the absolute value of the threshold voltage from becoming low immediately after the frequency divider circuit 34 starts to be driven, and the drain current Id can be maintained at a constant level, as shown in the right diagram of FIG. 8, and thus it is possible to prevent the frequency divider circuit 34 from malfunctioning.
Therefore, according to this embodiment, the frequency divider circuit 34 can be operated stably without significantly increasing power consumption.

分周回路３４は、温度センサー３１から出力される第１クロック信号に加えて、分周回路１２から出力される第２クロック信号でも駆動されるため、ＩＣ１０に追加する回路は、ＯＲ回路３４１などの小規模な回路でよく、ＩＣ１０のチップサイズが大きくなることも防止できる。
さらに、従来技術のように、分周回路３４のＦＦ回路１００を構成するＦＢ型ＭＯＳＦＥＴのしきい値電圧を、動作周波数に応じて変更する場合に比べて、小規模な回路の追加で対応できるので、ガラスマスクや製造工程の追加なども最小限にでき、製造コストの増加を抑制できる。 Since the frequency divider circuit 34 is driven not only by the first clock signal output from the temperature sensor 31 but also by the second clock signal output from the frequency divider circuit 12, the circuit added to the IC 10 may be a small-scale circuit such as an OR circuit 341, and the chip size of the IC 10 can be prevented from becoming larger.
Furthermore, compared to the conventional technology in which the threshold voltage of the FB type MOSFET constituting the FF circuit 100 of the frequency divider circuit 34 is changed according to the operating frequency, this can be achieved by adding a small-scale circuit, so that the need for additional glass masks and manufacturing processes can be minimized, and increases in manufacturing costs can be suppressed.

本実施形態では、分周回路１２から出力された２０秒周期の第２クロック信号によって分周回路３４を２０秒間隔で駆動しており、分周回路１２は２０秒周期信号を生成して出力する必要がある。ここで、分周回路１２は、温度補償機能制御回路２１に対して出力する１６０秒周期信号を生成するために２０秒周期信号もすでに生成しているため、２０秒周期信号を生成するための回路を追加する必要がなく、この点でも製造コストの増加を抑制できる。 In this embodiment, the divider circuit 34 is driven at 20-second intervals by the second clock signal with a 20-second period output from the divider circuit 12, and the divider circuit 12 must generate and output a 20-second period signal. Here, since the divider circuit 12 already generates a 20-second period signal to generate the 160-second period signal to be output to the temperature compensation function control circuit 21, there is no need to add a circuit to generate the 20-second period signal, which also helps to suppress increases in manufacturing costs.

２０秒間隔で動作させるのはＦＢ型ＭＯＳＦＥＴを含むＦＦ回路１００で構成される分周回路３４であり、温度補償回路３０の他の回路は動作させていないため、消費電力の増加を抑制できる。また、第２クロック信号は、発振回路１１からの信号を分周回路１２で分周した信号を用いており、第２クロック信号を出力することで消費電力が大きく上昇することはない。
さらに、ＦＢ型ＭＯＳＦＥＴの動作安定化の第２クロック信号は、常に駆動している発振回路１１、分周回路１２からの信号を用いるため、電流増加はない。これに対して、温度センサー３１から出力される第１クロック信号を用いた場合、本来１６０秒に１秒しか動かさない信号を用いるため、電流増加が見込まれる。その増加分は、これまで１６０秒周期で動作させていた温度センサー３１の回路を１／８の２０秒周期で動かすことになるので、消費電流は８倍に増加する。すなわち、本実施形態では、常時駆動している発振回路１１および分周回路１２を用いて第２クロック信号を生成、出力して分周回路３４を２０秒間隔で駆動しているので、常時駆動していない温度センサー３１を２０秒間隔で駆動して分周回路３４を２０秒間隔で駆動する場合に比べて、消費電流を低減できる。 It is the frequency divider circuit 34 configured with the FF circuit 100 including an FB type MOSFET that operates at 20 second intervals, and other circuits of the temperature compensation circuit 30 are not operated, so that an increase in power consumption can be suppressed. In addition, the second clock signal uses a signal obtained by dividing the signal from the oscillation circuit 11 by the frequency divider circuit 12, and outputting the second clock signal does not significantly increase power consumption.
Furthermore, the second clock signal for stabilizing the operation of the FB type MOSFET uses signals from the oscillator circuit 11 and the frequency divider circuit 12, which are always driven, so there is no increase in current. In contrast, when the first clock signal output from the temperature sensor 31 is used, a current increase is expected because a signal that is originally operated only for 1 second every 160 seconds is used. The increase is due to the circuit of the temperature sensor 31, which has been operated in a 160-second cycle, being operated in a 20-second cycle, which is 1/8 of the cycle, so that the current consumption increases by 8 times. That is, in this embodiment, the second clock signal is generated and output using the oscillator circuit 11 and the frequency divider circuit 12, which are always driven, to drive the frequency divider circuit 34 at 20-second intervals, so that the current consumption can be reduced compared to when the temperature sensor 31, which is not always driven, is driven at 20-second intervals to drive the frequency divider circuit 34 at 20-second intervals.

温度センサー３１は、発振回路１１や分周回路１２に比べて消費電流が大きいため、温度センサー３１の動作を最小限にできるので、消費電流を低減できる。なお、温度センサー３１が発振回路１１や分周回路１２に比べて大きな消費電流となっている理由は、温度補償精度を確保するためである。温度補償機能を持つ時計１の補償精度は０．１℃単位での補償が必要となる。つまり、最低でも０．１℃の温度変化につき１Ｈｚの周波数変化が必要であり、このため、多大な電流を流す必要があり、温度センサー３１は発振回路１１、分周回路１２に比べて消費電流が大きくなる。よって、分周回路３４を安定動作させるための第２クロック信号に温度センサー３１の出力信号を用いることは不適当であり、本実施形態のように分周回路１２から出力される第２クロック信号を用いることで消費電流を低減できる。
以上のことから、本実施形態によれば、ＩＣ１０の回路を大型化することなく消費電流の増加を最小限に抑え、かつＩＣ１０の製造工程の増加もなく安定した動作を実現することができる。 The temperature sensor 31 consumes a larger current than the oscillation circuit 11 and the frequency divider circuit 12, so that the operation of the temperature sensor 31 can be minimized, and the current consumption can be reduced. The reason why the temperature sensor 31 consumes a larger current than the oscillation circuit 11 and the frequency divider circuit 12 is to ensure temperature compensation accuracy. The compensation accuracy of the watch 1 with a temperature compensation function requires compensation in units of 0.1°C. In other words, a frequency change of 1 Hz is required at least for a temperature change of 0.1°C, and therefore a large amount of current needs to flow, and the temperature sensor 31 consumes a larger current than the oscillation circuit 11 and the frequency divider circuit 12. Therefore, it is inappropriate to use the output signal of the temperature sensor 31 as the second clock signal for stably operating the frequency divider circuit 34, and the current consumption can be reduced by using the second clock signal output from the frequency divider circuit 12 as in this embodiment.
As described above, according to this embodiment, it is possible to minimize an increase in current consumption without increasing the size of the circuit of the IC 10, and to realize stable operation without increasing the number of manufacturing steps for the IC 10.

［他の実施形態］
なお、本開示は前述の各実施形態に限定されるものではなく、本開示の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、前記実施形態では、温度センサー３１を第１回路、演算回路３５を第２回路としていたが、第１回路および第２回路は他の構成でもよい。すなわち、第１回路は、ＳＯＩ構造を持つＦＢ型ＭＯＳＦＥＴを用いた分周回路に信号を出力し、第２回路は、分周回路からの信号が入力されるものであればよい。例えば、時計においてステッピングモーターを駆動するパルス幅を調整する信号があるが、これは３２０秒周期等の比較的長い周期で動作する。これほどの長周期では誤動作が起きる可能性も高いため、上記のような定期的に回路を動作させるという回路構成を用いることで、誤動作を防ぐことが可能である。 [Other embodiments]
It should be noted that the present disclosure is not limited to the above-described embodiments, and modifications and improvements within the scope of the present disclosure that can achieve the object of the present disclosure are included in the present invention.
For example, in the above embodiment, the temperature sensor 31 is the first circuit and the arithmetic circuit 35 is the second circuit, but the first circuit and the second circuit may have other configurations. That is, the first circuit may output a signal to a frequency divider circuit using an FB type MOSFET having an SOI structure, and the second circuit may receive a signal from the frequency divider circuit. For example, a signal that adjusts the pulse width that drives a stepping motor in a watch operates in a relatively long period such as a 320 second period. Since there is a high possibility of malfunction occurring with such a long period, it is possible to prevent malfunction by using a circuit configuration that operates the circuit periodically as described above.

前記実施形態では、第１の周期を１６０秒とし、第２の周期を２０秒周期としていたが、各周期はこれらに限定されない。第１の周期は１００秒以上であればよく、第２の周期は１００秒未満であればよい。特に、第２の周期は、５０秒以下の短い周期が好ましい。
さらに、第１の周期は、第２の周期の倍数であることが好ましい。第１の周期が第２の周期の倍数であれば、分周回路１２で第１の周期の第１クロック信号を生成する過程で、第２の周期の第２クロック信号を生成でき、第２クロック信号を生成する特別な回路を別途設ける必要が無いためである。 In the above embodiment, the first period is 160 seconds and the second period is 20 seconds, but the periods are not limited to these. The first period may be 100 seconds or more, and the second period may be less than 100 seconds. In particular, it is preferable that the second period is a short period of 50 seconds or less.
Furthermore, it is preferable that the first period is a multiple of the second period, because if the first period is a multiple of the second period, the second clock signal of the second period can be generated in the process of generating the first clock signal of the first period by the frequency divider circuit 12, and there is no need to provide a special circuit for generating the second clock signal.

［本開示のまとめ］
本開示の半導体装置は、第１の周期で駆動されて前記第１の周期で第１クロック信号を出力する第１回路と、絶縁層上の半導体層に形成されたフローティングボディ型の部分空乏型トランジスターを有し、前記第１の周期よりも短い第２の周期の第２クロック信号と、前記第１クロック信号とが入力される分周回路と、前記第１クロック信号の入力に応じて前記分周回路から出力される信号が入力される第２回路と、を備えることを特徴とする。
本開示の半導体装置によれば、絶縁層上の半導体層に形成されたフローティングボディ型の部分空乏型トランジスターを有する分周回路を、第２クロック信号によって第１の周期よりも短い第２の周期で駆動しているので、分周回路が誤動作することを防止できる。したがって、本開示の半導体装置によれば、第２の周期よりも長い第１の周期の第１クロック信号のみで分周回路を動作させた場合に比べて、分周回路を安定して動作させることができる。 [Summary of the Disclosure]
The semiconductor device disclosed herein is characterized in comprising: a first circuit that is driven at a first period and outputs a first clock signal at the first period; a frequency divider circuit having a floating body type partially depleted transistor formed in a semiconductor layer on an insulating layer, and receiving as input a second clock signal having a second period shorter than the first period and the first clock signal; and a second circuit that receives as input a signal output from the frequency divider circuit in response to the input of the first clock signal.
According to the semiconductor device of the present disclosure, the frequency divider circuit having the floating body type partially depleted transistor formed in the semiconductor layer on the insulating layer is driven by the second clock signal at the second period shorter than the first period, so that the frequency divider circuit can be prevented from malfunctioning. Therefore, according to the semiconductor device of the present disclosure, the frequency divider circuit can be operated more stably than when the frequency divider circuit is operated only by the first clock signal having the first period longer than the second period.

本開示の半導体装置において、前記第１回路は、感温発振回路であり、前記第２回路は、演算回路であり、前記第１クロック信号は、測定温度に応じた周波数で前記感温発振回路から出力され、前記第２クロック信号は、水晶発振回路から出力されたクロック信号、もしくは前記クロック信号を分周した分周信号であることが好ましい。
本開示の半導体装置によれば、第２クロック信号は、常に駆動している水晶発振回路から出力されたクロック信号や、分周回路からの分周信号を用いるため、第２クロック信号を生成するための追加の回路を設ける必要が無く、ＩＣのチップサイズが大きくなることや消費電力が増大することを防止できる。また、第１回路は、感温発振回路であるため、第１回路を第１の周期で駆動すれば、第１回路から第１クロック信号を第１の周期で出力できる。さらに、第１回路は、第２の周期よりも長い第１の周期で駆動し、第２の周期で駆動する必要が無いので、消費電力の増大を防止できる。 In the semiconductor device disclosed herein, it is preferable that the first circuit is a temperature-sensitive oscillator circuit, the second circuit is an arithmetic circuit, the first clock signal is output from the temperature-sensitive oscillator circuit at a frequency corresponding to the measured temperature, and the second clock signal is a clock signal output from a crystal oscillator circuit or a divided signal obtained by dividing the clock signal.
According to the semiconductor device of the present disclosure, the second clock signal uses a clock signal output from a constantly operating crystal oscillator circuit or a divided signal from a frequency divider circuit, so there is no need to provide an additional circuit for generating the second clock signal, and this can prevent the IC chip size from increasing and the power consumption from increasing. In addition, since the first circuit is a temperature-sensitive oscillator circuit, if the first circuit is driven at the first period, the first clock signal can be output from the first circuit at the first period. Furthermore, since the first circuit is driven at the first period, which is longer than the second period, and there is no need to drive at the second period, this can prevent the power consumption from increasing.

本開示の半導体装置において、前記分周回路は、複数個のフリップフロップ回路が直列に接続されて構成され、前記第１クロック信号をカウントするカウント回路であることが好ましい。
本開示の半導体装置によれば、分周回路の各フリップフロップ回路を安定して動作させることができるため、第１回路から出力された第１クロック信号の入力数を正確に計数できる。 In the semiconductor device according to the present disclosure, the frequency divider circuit is preferably a count circuit configured by connecting a plurality of flip-flop circuits in series and counting the first clock signal.
According to the semiconductor device of the present disclosure, each flip-flop circuit of the frequency divider circuit can be operated stably, so that the number of inputs of the first clock signal output from the first circuit can be counted accurately.

本開示の時計は、前記半導体装置を備えることを特徴とする。
本開示の時計によれば、前記半導体装置を備えるため、消費電力を大きく上昇させずに、分周回路を安定して動作させることができる。 The timepiece of the present disclosure is characterized by including the semiconductor device described above.
According to the timepiece of the present disclosure, since it includes the semiconductor device, it is possible to operate the frequency divider circuit stably without significantly increasing power consumption.

１…時計、１０…ＩＣ、１１…発振回路、１２…分周回路、１３…回転検出回路、１４…制動制御回路、２０…温度補償機能部、２１…温度補償機能制御回路、３０…温度補償回路、３１…温度センサー、３２…温度補正テーブル記憶部、３３…個体差補正データ記憶部、３４…分周回路、３５…演算回路、３６…論理緩急回路、３７…周波数調整制御回路、４０…ぜんまい、５０…増速輪列、６０…時刻表示部、７０…発電機、８０…水晶振動子、９０…整流回路、９５…電源回路、１００…フリップフロップ回路、１１０、１３０、１４０、１５０…クロックドインバーター、１２０、１６０…インバーター、１１１、１１２、１１３、１１４、１２１、１２２、１２３、１２４、１２５、１２６…ＭＯＳＦＥＴ、１２０Ａ、１６０Ａ…ＡＮＤ回路、１２０Ｂ、１６０Ｂ…ＮＯＲ回路。 1...clock, 10...IC, 11...oscillating circuit, 12...frequency dividing circuit, 13...rotation detection circuit, 14...brake control circuit, 20...temperature compensation function unit, 21...temperature compensation function control circuit, 30...temperature compensation circuit, 31...temperature sensor, 32...temperature correction table memory unit, 33...individual difference correction data memory unit, 34...frequency dividing circuit, 35...arithmetic circuit, 36...logical speed-up/down circuit, 37...frequency adjustment control circuit, 40...mainspring, 50...speed-up wheel train, 6 0...time display unit, 70...generator, 80...quartz crystal oscillator, 90...rectifier circuit, 95...power supply circuit, 100...flip-flop circuit, 110, 130, 140, 150...clocked inverter, 120, 160...inverter, 111, 112, 113, 114, 121, 122, 123, 124, 125, 126...MOSFET, 120A, 160A...AND circuit, 120B, 160B...NOR circuit.

Claims

a temperature-sensitive oscillator circuit that is driven at a first period and outputs a first clock signal having a frequency corresponding to a measured temperature ;
a frequency divider circuit having a floating body type partially depleted transistor formed in a semiconductor layer on an insulating layer;
an OR circuit which receives the first clock signal and a second clock signal, which is a clock signal output from a crystal oscillation circuit or a divided signal obtained by dividing the clock signal and drives the frequency divider circuit with a second period shorter than the first period , and outputs a composite signal of the first clock signal and the second clock signal to the frequency divider circuit ;
an arithmetic circuit that is driven at the first cycle and receives a signal output from the frequency divider circuit in response to an input of the first clock signal ;
The first clock signal is output at a timing different from the output timing of the second clock signal.
A semiconductor device comprising:

2. The semiconductor device according to claim 1 ,
The semiconductor device according to claim 1, wherein the frequency divider circuit is a count circuit configured by connecting a plurality of flip-flop circuits in series and counting the first clock signal.

A timepiece comprising the semiconductor device according to claim 1 or 2 .