JP7611157B2 - レーザダイオード駆動回路 - Google Patents

Description

本発明は、レーザダイオード駆動回路に関する。

特許文献１では、短パルスのレーザ光を出力することができるレーザダイオード駆動回路として、スイッチング素子をオフにしてコンデンサを充電し、その後スイッチング素子をオンにしてコンデンサの放電電流によりレーザダイオードを発光させ、レーザダイオードの発光が停止した後スイッチング素子をオフにして再度コンデンサを充電するレーザダイオード駆動回路が開示されている（特許文献１の図２参照）。

特開２０１６－１５２３３６号公報

特許文献１には、コンデンサに蓄積されている電荷が無くなった時点でコンデンサの放電電流が０になりレーザダイオードの発光が停止すると記載されている。なお、スイッチング素子がオンになってからコンデンサの放電電流が０になる迄の時間すなわちレーザ光のパルス幅は、ＬＣＲ共振回路の回路定数によって決まる。上記ＬＣＲ共振回路は、コンデンサと、レーザダイオードと、オン状態のスイッチング素子と、レーザダイオードに対してアノード及びカソードが逆向きで並列接続されるダイオードと、寄生のインダクタンスと、を含む。

特許文献１に開示されているレーザダイオード駆動回路では、スイッチング素子のオン時間がレーザ光の出力期間の千倍以上に設定されているため（特許文献１の段落００４２－００４３、図３、図６参照）、不要なレーザ光出力が上記ＬＣＲ共振回路の共振が十分に減衰するまで断続的に発生する。

本発明は、不要なレーザ光出力を抑制することができるレーザダイオード駆動回路並びにそれを備えるレーザ装置、レーザレーダ装置、及び車両を提供することを目的とする。

上記目的を達成するために、本発明に係るレーザダイオード駆動回路は、スイッチング素子と、前記スイッチング素子をオン／オフ制御する制御部と、レーザダイオードを含む第１直列回路に並列接続される第２直列回路と、コンデンサと、を備え、前記第２直列回路は、整流素子及び前記整流素子に流れる電流を制限する電流制限部を含み、前記整流素子のアノードからカソードに向かう方向と前記レーザダイオードのアノードからカソードに向かう方向とが互いに逆向きになるように、前記第１直列回路に並列接続され、前記コンデンサは、前記スイッチング素子がオフであるときに充電され、前記スイッチング素子がオンであるときに前記スイッチング素子、前記第１直列回路、及び前記第２直列回路とともに閉回路を形成する構成（第１の構成）とする。前記コンデンサは１つだけの構成であっても良いし、複数のコンデンサを並列接続した構成であっても良い。

なお、前記第１直列回路は、前記レーザダイオードしか含まない回路であってもよく、前記レーザダイオードを含む複数の構成要素が直列接続されている回路であってもよい。複数の構成要素の少なくとも一つは並列回路であってもよい。

また、上記第１の構成であるレーザダイオード駆動回路において、前記レーザダイオードを流れる電流を検出するシャント抵抗を備え、前記シャント抵抗は、前記第１直列回路に含まれ、前記シャント抵抗のインピーダンスは、前記電流制限部のインピーダンスより小さい構成（第２の構成）であってもよい。

また、上記第１の構成であるレーザダイオード駆動回路において、前記レーザダイオードを流れる電流を検出するシャント抵抗を備え、前記シャント抵抗は、前記第１直列回路外に設けられ、前記シャント抵抗のインピーダンスは、前記電流制限部のインピーダンスより小さい構成（第３の構成）であってもよい。

また、上記第２又は第３の構成であるレーザダイオード駆動回路において、前記シャント抵抗は、複数の抵抗素子を並列接続した構成である構成（第４の構成）であってもよい。

また、上記第４の構成であるレーザダイオード駆動回路において、隣り合う前記抵抗素子同士の間隔は、前記抵抗素子の長さの二倍をネイビア数で除して得られる値以上である構成（第５の構成）であってもよい。

また、上記第１～第５いずれかの構成であるレーザダイオード駆動回路において、前記スイッチング素子がオフであるときに、前記スイッチング素子のボディダイオードの順方向電圧が０．７Ｖより大きい構成（第６の構成）であってもよい。

また、上記第６の構成であるレーザダイオード駆動回路において、前記スイッチング素子は、ＭＯＳ型電界効果トランジスタであり、前記スイッチング素子がオフであるときに、前記スイッチング素子のゲートソース間電圧が負である構成（第７の構成）であってもよい。

また、上記第１～第７いずれかの構成であるレーザダイオード駆動回路において、前記スイッチング素子は、シリコン半導体よりもバンドギャップが大きいワイドバンドギャップ半導体のスイッチング素子である構成（第８の構成）であってもよい。

上記目的を達成するために、本発明に係るレーザ装置は、上記第１～第８いずれかの構成のレーザダイオード駆動回路と、前記レーザダイオードと、を備える構成（第９の構成）である。

また、上記第９の構成であるレーザ装置において、基板を備え、前記基板の第１面に前記レーザダイオードが実装され、前記第１面に対向する前記基板の第２面に前記スイッチング素子及び前記コンデンサが実装される構成（第１０の構成）であってもよい。

また、上記第１０の構成であるレーザ装置において、前記スイッチング素子及び前記コンデンサの少なくとも一方の少なくとも一部は、前記第１面及び前記第２面の法線方向から視て前記レーザダイオードと重なっている構成（第１１の構成）であってもよい。

上記目的を達成するために、本発明に係るレーザレーダ装置は、上記第９～第１１いずれかの構成であるレーザ装置を備える構成（第１２の構成）である。

上記目的を達成するために、本発明に係る車両は、上記第１２の構成であるレーザレーダ装置を備える構成（第１３の構成）である。

本発明によれば、不要なレーザ光出力を抑制することができる。

第１実施形態に係るレーザ装置の概略構成を示す図 正の電流が流れる経路示す図 負の電流が流れる経路示す図 電流及びゲート信号のタイムチャート 第２実施形態に係るレーザ装置の概略構成を示す図 第３実施形態に係るレーザ装置の概略構成を示す図 シャント抵抗の構成例を示す図 基板の上面図 基板の下面図 基板の断面図 レーザレーダ装置の概略構成を示す図 車両の外観図 第１実施形態に係るレーザ装置の変形例を示す図 第３実施形態に係るレーザ装置の変形例を示す図

＜１．第１実施形態＞
図１は、第１実施形態に係るレーザ装置の概略構成を示す図である。第１実施形態に係るレーザ装置１Ａ（以下、レーザ装置１Ａと称す）は、レーザダイオードＬＤ１及びレーザダイオード駆動回路２Ａを備える。

レーザダイオード駆動回路２Ａは、ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタＱ１と、制御部ＣＮＴ１と、コンデンサＣ１と、ダイオードＤ１と、電流制限部ＣＬ１と、を備える。なお、本明細書において、ＭＯＳトランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳトランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

本実施形態では、スイッチング素子としてＮＭＯＳトランジスタＱ１を用いているが、ＮＭＯＳトランジスタＱ１の代わりにＮＭＯＳトランジスタＱ１以外のスイッチング素子を用いてもよい。また、本実施形態では、整流素子としてダイオードＤ１を用いているが、ダイオードＤ１の代わりにダイオードＤ１以外の整流素子を用いてもよい。

電流制限部ＣＬ１は、例えば単一の抵抗素子である。電流制限部ＣＬ１は、単一の抵抗素子の代わりに例えば複数の抵抗素子によって構成される抵抗回路であってもよい。電流制限部ＣＬ１は、単一の抵抗素子の代わりに例えば単一のダイオードであってもよい。電流制限部ＣＬ１は、単一の抵抗素子の代わりに例えば直列接続された複数のダイオードであってもよい。電流制限部ＣＬ１は、単一の抵抗素子の代わりに例えばゲートソース間電圧の調整によって電流制限を行うＭＯＳ型電界効果トランジスタ、ベースエミッタ間電圧の調整によって電流制限を行うバイポーラトランジスタ等であってもよい。電流制限部ＣＬ１は、素子に限定されるものではなく、例えば基板上に設けられる配線であってもよい。配線の一部を電流制限部ＣＬ１として用いる場合、配線の形状や材料を電流制限部ＣＬ１に該当する部分とそれ以外の部分とで異ならせて、電流制限部ＣＬ１に該当する部分の配線の抵抗を大きくすればよい。電流制限部ＣＬ１は、上述した例を複数組み合わせたものであってもよい。例えば、電流制限部ＣＬ１を単一の抵抗素子と単一のダイオードとを直列接続した構成にしてもよい。

制御部ＣＮＴ１から出力されるゲート信号Ｇ１は、ＮＭＯＳトランジスタＱ１のゲートに供給される。コンデンサＣ１の一端及びＮＭＯＳトランジスタＱ１のドレインは、直流電源ＰＳ１の正極に接続される。コンデンサＣ１の他端は、ダイオードＤ１のアノード及びレーザダイオードＬＤ１のカソードに接続される。ダイオードＤ１のカソードは電流制限部ＣＬ１の一端に接続される。電流制限部ＣＬ１の他端、レーザダイオードＬＤ１のアノード、ＮＭＯＳトランジスタＱ１のソース、及び直流電源ＰＳ１の負極は、グラウンド電位に接続される。

ダイオードＤ１及び電流制限部ＣＬ１を含む第２直列回路ＤＣ２は、ダイオードＤ１のアノードからカソードに向かう方向とレーザダイオードＬＤ１のアノードからカソードに向かう方向とが逆向きになるように、レーザダイオードＬＤ１を含む第１直列回路ＤＣ１に並列接続される。

制御部ＣＮＴ１は、ゲート信号Ｇ１によってＮＭＯＳトランジスタＱ１をオン／オフ制御する。

ＮＭＯＳトランジスタＱ１がオフであるとき、直流電源ＰＳ１の正極から、コンデンサＣ１、ダイオードＤ１、電流制限部ＣＬ１を順に経由して直流電源ＰＳ１の負極に向かって電流が流れ、コンデンサＣ１が充電される。なお、直流電源ＰＳ１の出力電圧とコンデンサＣ１の両端電位差が略釣り合うと、電流が流れなくなりコンデンサＣ１の充電が停止する。

ＮＭＯＳトランジスタＱ１がオンであるとき、ＮＭＯＳトランジスタＱ１、コンデンサＣ１、ダイオードＤ１、電流制限部ＣＬ１、及びレーザダイオードＬＤ１によって閉回路が形成される。なお、上記閉回路は、寄生のインダクタンスを含む。したがって、上記閉回路はＬＣＲ共振回路になる。コンデンサＣ１に電荷が蓄えられている状態でＮＭＯＳトランジスタＱ１がオフからオンに切り替わると、上記ＬＣＲ共振回路は共振を開始する。

ＮＭＯＳトランジスタＱ１のオンを継続すると、上記ＬＣＲ共振回路を流れる電流Ｉ１が正であるときの電流Ｉ１が流れる経路は、図２に示す通りレーザダイオードＬＤ１を含んでいる。したがって、正の電流Ｉ１が流れると、レーザダイオードＬＤ１は発光する。電流Ｉ１が負であるときの電流Ｉ１が流れる経路は、図３に示す通りレーザダイオードＬＤ１を含んでいない。したがって、負の電流Ｉ１が流れても、レーザダイオードＬＤ１は発光しない。なお、本実施形態では、ＮＭＯＳトランジスタＱ１のドレインからソースに向かう向きを電流Ｉ１の正方向と定義し、ＮＭＯＳトランジスタＱ１のソースからドレインに向かう向きを電流Ｉ１の負方向と定義している。

図４は、本実施形態における電流Ｉ１、参考例における電流Ｉ１、及びゲート信号Ｇ１の各波形を示すタイムチャートである。参考例に係るレーザ装置は、レーザ装置１Ａから電流制限部ＣＬ１を取り除いた構成である。なお、図４では、ゲート信号Ｇ１のハイレベル期間すなわちＮＭＯＳトランジスタＱ１のオン時間を上記ＬＣＲ共振回路の共振周期の半分に設定している。

ＮＭＯＳトランジスタＱ１のオン時間とは、ＮＭＯＳトランジスタＱ１が連続してオンである時間を意味する。具体的には、図４に示す時間ｔ１から時間ｔ２迄の期間が、本実施形態におけるＮＭＯＳトランジスタＱ１のオン時間となる。

本実施形態では、ＮＭＯＳトランジスタＱ１がオフになった後、図４に示す時間ｔ２から時間ｔ４迄の期間、ＮＭＯＳトランジスタＱ１のボディダイオードを介して負の電流Ｉ１が流れる。図４に示す時間ｔ２から時間ｔ４迄の期間、電流制限部ＣＬ１によって電流Ｉ１が制限される。これにより、電流Ｉ１の振動が抑制されるので、時間ｔ４以降における正の電流Ｉ１の出現が抑制される。つまり、不要なレーザ光出力を抑制することができる。

電流制限部ＣＬ１は、正の電流Ｉ１が流れる経路（図２参照）に含まれない。したがって、電流制限部ＣＬ１によって、レーザ光出力の立ち上がり速度が低下したり、レーザ光出力が低下したりするおそれはない。

一方、参考例では、ＮＭＯＳトランジスタＱ１がオフになった後、図４に示す時間ｔ２から時間ｔ３迄の期間、ＮＭＯＳトランジスタＱ１のボディダイオードを介して負の電流Ｉ１が流れる。参考例では、電流制限部ＣＬ１が設けられていないので、電流Ｉ１の振動が抑制されない。このため、図４に示す時間ｔ３から時間ｔ５迄の期間、ＮＭＯＳトランジスタＱ１のドレイン－ソース間の寄生容量を介して正の電流Ｉ１が流れ、図４に示す時間ｔ５から時間ｔ６迄の期間、ＮＭＯＳトランジスタＱ１のボディダイオードを介して負の電流Ｉ１が流れる。したがって、図４に示す時間ｔ３から時間ｔ５迄の期間、不要なレーザ光出力が発生する。このような不要な光出力は例えば車両などにおけるレーザレーダ装置の誤動作を招く可能性がある。なお、制御部ＣＮＴ１がＮＭＯＳトランジスタＱ１を図４に示す時間ｔ２でオンからオフに切り替えるのではなく図４に示す時間ｔ５以降でオンからオフに切り替える場合には、図４に示す時間ｔ３から時間ｔ５迄の期間に流れる正の電流Ｉ１はさらに制限されなくなる。これにより、正の電流Ｉ１がさらに大きくなり、不要なレーザ光出力が増大する。

以上の説明から明らかな通り、レーザダイオード駆動回路２Ａ及びレーザ装置１Ａは、不要なレーザ光出力を抑制することができる。

例えば、レーザレーダ装置では、不要なレーザ光出力は誤検出の原因になり得るため、不要なレーザ光出力を抑制することができるレーザダイオード駆動回路２Ａ及びレーザ装置１Ａは非常に有用である。

なお、ＮＭＯＳトランジスタＱ１のオン時間が長いほど、オン時間終了以降に正の電流が流れ易くなる。しかしながら、本実施形態では、電流制限部ＣＬ１を設けたことよりオン時間終了以降に正の電流が流れることが抑制されるので、ＮＭＯＳトランジスタＱ１のオン時間を長くすることができる。つまり、レーザダイオード駆動回路２Ａでは、ＮＭＯＳトランジスタＱ１のオン時間を長くすることができるため、ゲート信号Ｇ１の生成が容易でありＮＭＯＳトランジスタＱ１の制御が容易である。

＜２．第２実施形態＞
図５は、第２実施形態に係るレーザ装置の概略構成を示す図である。第２実施形態に係るレーザ装置１Ｂ（以下、レーザ装置１Ｂと称す）は、レーザダイオードＬＤ１及びレーザダイオード駆動回路２Ｂを備える。

レーザダイオード駆動回路２Ｂは、レーザダイオード駆動回路２Ａにシャント抵抗Ｒ１を追加した構成である。本実施形態では、シャント抵抗Ｒ１は、第１直列回路ＤＣ１に含まれ、レーザダイオードＬＤ１に直列接続される。

レーザダイオード駆動回路２Ｂ及びレーザ装置１Ｂは、レーザダイオード駆動回路２Ａ及びレーザ装置１Ａと同様の効果を奏するとともに、レーザダイオードＬＤ１を流れる電流の検出が可能である。

シャント抵抗Ｒ１は、レーザダイオードＬＤ１を流れる電流を検出する。

シャント抵抗Ｒ１の抵抗値が大きいと、電流Ｉ１の最大値が小さくなるとともに、レーザ光出力の立ち上がりが遅くなる。したがって、シャント抵抗Ｒ１の抵抗値を小さくすることは重要である。このため、本実施形態では、シャント抵抗Ｒ１のインピーダンスは電流制限部ＣＬ１のインピーダンスより小さくしている。

＜３．第３実施形態＞
図６は、第３実施形態に係るレーザ装置の概略構成を示す図である。第３実施形態に係るレーザ装置１Ｃ（以下、レーザ装置１Ｃと称す）は、レーザダイオードＬＤ１及びレーザダイオード駆動回路２Ｃを備える。

レーザダイオード駆動回路２Ｃは、レーザダイオード駆動回路２Ａにシャント抵抗Ｒ１を追加した構成である。本実施形態では、シャント抵抗Ｒ１は、第１直列回路ＤＣ１と第２直列回路ＤＣ２との並列回路に直列接続される。

レーザダイオード駆動回路２Ｃ及びレーザ装置１Ｃは、レーザダイオード駆動回路２Ａ及びレーザ装置１Ａと同様の効果を奏するとともに、レーザダイオードＬＤ１を流れる電流の検出が可能である。

シャント抵抗Ｒ１は、レーザダイオードＬＤ１を流れる電流を検出する。ただし、第２実施形態とは異なり、本実施形態では、シャント抵抗Ｒ１は、レーザダイオードＬＤ１を流れる電流をダイオードＤ１のリカバリ電流を含んだ状態で検出する。したがって、レーザダイオードＬＤ１を流れる電流の検出精度は、本実施形態より第２実施形態の方が高い。

シャント抵抗Ｒ１の抵抗値が大きいと、電流Ｉ１の最大値が小さくなるとともに、レーザ光出力の立ち上がりが遅くなる。したがって、シャント抵抗Ｒ１の抵抗値を小さくすることは重要である。このため、本実施形態では、シャント抵抗Ｒ１のインピーダンスは電流制限部ＣＬ１のインピーダンスより小さくしている。

＜４．シャント抵抗＞
図７は、第２実施形態及び第３実施形態で用いたシャント抵抗Ｒ１の構成例を示す図である。図７に示す構成例のシャント抵抗Ｒ１は、複数の抵抗素子ＲＥ１を並列接続した構成である。複数の抵抗素子ＲＥ１を並列接続することにより、シャント抵抗Ｒ１の抵抗値を小さくすることが容易になる。

なお、図７に示す構成例では、３個の抵抗素子ＲＥ１を並列接続しているが、並列接続される抵抗素子ＲＥ１の個数は３個に限定されることはなく、複数であればよい。ただし、並列接続される抵抗素子ＲＥ１の個数が多いほど、シャント抵抗Ｒ１の抵抗値を小さくすることが容易になるがシャント抵抗Ｒ１の実装面積が大きくなる。したがって、要求されるシャント抵抗Ｒ１の抵抗値と要求されるシャント抵抗Ｒ１の実装面積との兼ね合いを考慮して、並列接続される抵抗素子ＲＥ１の個数を決定すればよい。

また、上記ＬＣＲ共振回路の共振周期が長くなることを抑制し且つ電流Ｉ１の最大値を大きくするには、上記ＬＣＲ共振回路のインダクタンス成分は小さい方がよい。そして、図７に示す構成例のシャント抵抗Ｒ１で形成される寄生のインダクタンスをできるだけ小さくするために、隣接する抵抗素子ＲＥ１の相互インダクタンスＭを零にすることが好ましい。

隣接する抵抗素子ＲＥ１の相互インダクタンスＭは、下記の式（１）で表せる。ただし、ＬＮは抵抗素子ＲＥ１の長さであり、ｄは隣接する抵抗素子ＲＥ１の間隔である。相互インダクタンスＭの単位は［Ｈ］、長さＬＮの単位及び間隔ｄの単位はそれぞれ［ｍ］である。
Ｍ＝２ＬＮ（ln（２ＬＮ／ｄ）－１）×１０^－７ ・・・（１）

したがって、相互インダクタンスＭを零に抑えるための条件は、下記の式（２）で表せる。ただし、ｅはネイビア数である。
ln（２ＬＮ／ｄ）－１≦０
ｄ≧２ＬＮ／ｅ ・・・（２）
つまり、隣接する抵抗素子ＲＥ１の間隔ｄは、抵抗素子ＲＥ１の長さＬＮの二倍をネイビア数で除して得られる値以上であることが好ましい。

＜５．スイッチング素子＞
レーザダイオード駆動回路２Ａ～２Ｃに設けられるＮＭＯＳトランジスタＱ１がオフであるときに、ＮＭＯＳトランジスタＱ１のボディダイオードの順方向電圧は、一般的なシリコンダイオードの順方向電圧（例えば０．７Ｖ）より大きいことが好ましい。ＮＭＯＳトランジスタＱ１がオフであるときに、ＮＭＯＳトランジスタＱ１のボディダイオードの順方向電圧が大きければ、電流制限部ＣＬ１のみならず当該ボディダイオードによっても電流Ｉ１の振動が抑制されるので、不要なレーザ光出力をより一層抑制することができる。なお、電流制限部ＣＬ１によって電流Ｉ１の振動が十分に抑制されるのであれば、ＮＭＯＳトランジスタＱ１がオフであるときに、ＮＭＯＳトランジスタＱ１のボディダイオードの順方向電圧を一般的なシリコンダイオードの順方向電圧（例えば０．７Ｖ）より大きくする必要はない。ＮＭＯＳトランジスタＱ１がオフであるときに、ＮＭＯＳトランジスタＱ１のボディダイオードの順方向電圧を一般的なシリコンダイオードの順方向電圧（例えば０．７Ｖ）より大きくしない場合、ＮＭＯＳトランジスタＱ１に「逆接続ダイオード」を並列接続してもよい。「逆接続ダイオード」のアノードはＮＭＯＳトランジスタＱ１のソースに接続され、「逆接続ダイオード」のカソードはＮＭＯＳトランジスタＱ１のドレインに接続される。「逆接続ダイオード」の整流方向はダイオードＤ１の整流方向と同一である。「逆接続ダイオード」として、例えば順方向電圧が０．３Ｖ程度のダイオードを用いることができる。順方向電圧が０．３Ｖ程度のダイオードの一例として、ＳＢＤ（Schottky Barrier Diode）を挙げることができる。したがって「逆接続ダイオード」として、例えばＳＢＤ（Schottky Barrier Diode）を用いることができる。

例えばＮＭＯＳトランジスタＱ１がシリコン半導体のスイッチング素子である場合、ＮＭＯＳトランジスタＱ１がオフであるときのＮＭＯＳトランジスタＱ１のゲートソース間電圧を負にすることによって、言い換えるとＮＭＯＳトランジスタＱ１がオフであるときのゲート信号Ｇ１のレベルをグラウンド電位より低くすることによって、ＮＭＯＳトランジスタＱ１のボディダイオードの順方向電圧を一般的なシリコンダイオードの順方向電圧（例えば０．７Ｖ）より大きくすることができる。

また、ＮＭＯＳトランジスタＱ１がオフであるときのＮＭＯＳトランジスタＱ１のゲートソース間電圧を負にすることによって、ＮＭＯＳトランジスタＱ１がオフであるべき期間においてＮＭＯＳトランジスタＱ１が誤ってオンになることを抑制することもできる。ＮＭＯＳトランジスタＱ１が誤ってオンになることが抑制されるので、不要なレーザ光出力をより一層抑制することができる。

例えばＮＭＯＳトランジスタＱ１をシリコン半導体よりもバンドギャップが大きいワイドバンドギャップ半導体のスイッチング素子にすることで、ＮＭＯＳトランジスタＱ１のボディダイオードの順方向電圧を一般的なシリコンダイオードの順方向電圧（例えば０．７Ｖ）より大きくしてもよい。シリコン半導体よりもバンドギャップが大きいワイドバンドギャップ半導体としては、例えばＳｉＣ、ＧａＮ等の化合物半導体を挙げることができる。

また、ＮＭＯＳトランジスタＱ１として、出力容量Ｃｏｓｓの小さいトランジスタを選定することによって、電流Ｉ１の振動が抑制されるので、不要なレーザ光出力をより一層抑制することができる。出力容量Ｃｏｓｓの小さいトランジスタとしては、例えばシリコン半導体よりもバンドギャップが大きいワイドバンドギャップ半導体のトランジスタを挙げることができる。

また、ＮＭＯＳトランジスタＱ１として、入力容量Ｃｉｓｓの小さいトランジスタを選定することによって、ＮＭＯＳトランジスタＱ１のオン時間の制御性が向上するので、不要なレーザ光出力を抑制することが容易になる。入力容量Ｃｉｓｓの小さいトランジスタとしては、例えばシリコン半導体よりもバンドギャップが大きいワイドバンドギャップ半導体のトランジスタを挙げることができる。

＜６．部品配置＞
図８～図１０は、第１実施形態における部品配置の一例を説明するための図である。図８は、ＮＭＯＳトランジスタＱ１、コンデンサＣ１、ダイオードＤ１、電流制限部ＣＬ１、及びレーザダイオードＬＤ１が実装されている基板Ｂ１の上面図である。図９は、ＮＭＯＳトランジスタＱ１、コンデンサＣ１、ダイオードＤ１、電流制限部ＣＬ１、及びレーザダイオードＬＤ１が実装されている基板Ｂ１の下面図である。図１０は、図８及び図９に示すＡＡ切断面で切断した場合のＮＭＯＳトランジスタＱ１、コンデンサＣ１、ダイオードＤ１、電流制限部ＣＬ１、及びレーザダイオードＬＤ１が実装されている基板Ｂ１の断面図である。図１０中の点線は、基板Ｂ１の第１面Ｆ１及び第２面Ｆ２の法線方向を示している。基板Ｂ１の第１面Ｆ１と基板Ｂ１の第２面Ｆ２とは、互いに対向しており、略平行である。なお、上面図及び下面図は便宜上用いている用語であり、レーザ装置の設置方向を限定するものではない。

図８に示す通り、基板Ｂ１の第１面Ｆ１には、配線ＬＮ１～ＬＮ３が設けられる。配線ＬＮ１は、ＴＯ－Ｃａｎパッケージ型のレーザダイオードＬＤ１の３番ピン（レーザダイオードのカソード）Ｐ３とダイオードＤ１のアノードとを電気的に接続するための配線である。配線ＬＮ２は、ダイオードＤ１のカソードと電流制限部ＣＬ１の一端とを電気的に接続するための配線である。配線ＬＮ３は、電流制限部ＣＬ１の他端とＴＯ－Ｃａｎパッケージ型のレーザダイオードＬＤ１の１番ピン（レーザダイオードのアノード）Ｐ１とを電気的に接続するための配線である。

ＴＯ－Ｃａｎパッケージ型のレーザダイオードＬＤ１の２番ピンＰ２はＴＯ－Ｃａｎパッケージに内蔵される受光素子のカソードである。

基板Ｂ１には、ＴＯ－Ｃａｎパッケージ型のレーザダイオードＬＤ１の１番ピンＰ１～３番ピンＰ３がそれぞれ通る貫通穴が設けられる。各貫通穴は基板Ｂ１の第１面Ｆ１及び第２面Ｆ２の法線方向に沿って延びる。

図９に示す通り、基板Ｂ１の第２面Ｆ２には、配線ＬＮ４～ＬＮ６が設けられる。配線ＬＮ４は、ＴＯ－Ｃａｎパッケージ型のレーザダイオードＬＤ１の３番ピン（レーザダイオードのカソード）Ｐ３とコンデンサＣ１の一端とを電気的に接続するための配線である。配線ＬＮ５は、ＴＯ－Ｃａｎパッケージ型のレーザダイオードＬＤ１の１番ピン（レーザダイオードのアノード）Ｐ１とＮＭＯＳトランジスタＱ１のソースとを電気的に接続するための配線である。配線ＬＮ６は、ＮＭＯＳトランジスタＱ１のドレインとコンデンサＣ１の他端とを電気的に接続するための配線である。

図８～図１０に示す第１実施形態における部品配置例では、基板Ｂ１の第１面Ｆ１にレーザダイオードＬＤ１が実装され、基板Ｂ１の第２面Ｆ２にＮＭＯＳトランジスタＱ１及びコンデンサＣ１が実装される。これにより、正の電流Ｉ１が流れる経路（図２及び図１０の太線矢印参照）を短くすることが可能となる。これにより、正の電流Ｉ１が流れる経路の配線インダクタンスを低減することが可能となる。これにより、上記ＬＣＲ共振回路の共振周期が長くなることを抑制し且つ電流Ｉ１の最大値を大きくすることが可能となる。

なお、ＮＭＯＳトランジスタＱ１及びコンデンサＣ１の少なくとも一方の少なくとも一部は、基板Ｂ１の第１面Ｆ１及び第２面Ｆ２の法線方向から視てレーザダイオードＬＤ１と重なっていることが好ましい。これにより、正の電流Ｉ１が流れる経路を短くすることが容易になる。

ここでは、第１実施形態における部品配置の一例を説明したが、第２実施形態及び第３実施形態においても同様の部品配置にすることで、正の電流Ｉ１が流れる経路の配線インダクタンスを低減することが可能となる。なお、シャント抵抗Ｒ１は、第１面Ｆ１及び第２面Ｆ２のどちらに配置してもよい。

＜７．用途＞
上述した各レーザ装置１Ａ～１Ｃのいずれかであるレーザ装置１は、例えば図１１に示すレーザレーダ装置Ｘ１の一部として用いられる。図１１に示すレーザレーダ装置Ｘ１は、走査型レーザレーダ装置であって、レーザ装置１と、受光装置３と、光学系４と、全体制御部５と、を備える。全体制御部５は、レーザ装置１の出力及び光学系４内のミラーの向きを制御し、レーザ装置１の出力の制御内容及び受光装置３の出力信号に基づき物体までの距離を演算し、光学系４内のミラーの向きの制御内容に基づき物体の方向を演算する。

図１１に示すレーザレーダ装置Ｘ１は、例えば図１２に示す車両Ｙ１の前端に設けられ、車両Ｙ１の前方に位置する物体を検知する。

＜８．その他＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

例えば、コンデンサＣ１と、第１直列回路ＤＣ１及び第２直列回路ＤＣ２の並列回路と、ＮＭＯＳトランジスタＱ１とが並ぶ順番は、図１及び図５に示す構成でなくてもよい。コンデンサＣ１と、第１直列回路ＤＣ１及び第２直列回路ＤＣ２の並列回路と、ＮＭＯＳトランジスタＱ１とは直列に接続されているため、並ぶ順番が変わっても同様の効果を得ることができるからである。ただし、ダイオードＤ１及びレーザダイオードＬＤ１に対するＮＭＯＳトランジスタＱ１のボディダイオードの向きが並ぶ順番を変える前と逆になる場合には、ダイオードＤ１及びレーザダイオードＬＤ１の向きも逆にする必要がある。したがって、例えば図１３に示す構成では、図１に示す構成と比較して、コンデンサＣ１と、第１直列回路ＤＣ１及び第２直列回路ＤＣ２の並列回路と、ＮＭＯＳトランジスタＱ１とが並ぶ順番のみならず、ダイオードＤ１及びレーザダイオードＬＤ１の向きも変更している。例えば、コンデンサＣ１と、第１直列回路ＤＣ１及び第２直列回路ＤＣ２の並列回路と、シャント抵抗Ｒ１と、ＮＭＯＳトランジスタＱ１とが並ぶ順番は、図６に示す構成でなくてもよい。コンデンサＣ１と、第１直列回路ＤＣ１及び第２直列回路ＤＣ２の並列回路と、シャント抵抗Ｒ１と、ＮＭＯＳトランジスタＱ１とは直列に接続されているため、並ぶ順番が変わっても同様の効果を得ることができるからである。ただし、ダイオードＤ１及びレーザダイオードＬＤ１に対するＮＭＯＳトランジスタＱ１のボディダイオードの向きが並ぶ順番を変える前と逆になる場合には、ダイオードＤ１及びレーザダイオードＬＤ１の向きも逆にする必要がある。したがって、例えば図１４に示す構成では、図６に示す構成と比較して、コンデンサＣ１と、第１直列回路ＤＣ１及び第２直列回路ＤＣ２の並列回路と、シャント抵抗Ｒ１と、ＮＭＯＳトランジスタＱ１とが並ぶ順番のみならず、ダイオードＤ１及びレーザダイオードＬＤ１の向きも変更している。なお、レーザダイオード駆動回路がシャント抵抗Ｒ１を備える構成である場合、シャント抵抗Ｒ１の一端をグラウンド電位に接続して電流検出結果をグラウンド電位基準にすることが好ましい。

レーザ装置は基板上に実装される形態に限定されない。例えば、レーザダイオード駆動回路の少なくとも一部をレーザダイオードとともにモジュール化してＣａｎパッケージの内部に収納してもよく、レーザ装置の少なくとも一部をモジュール化してＣａｎ以外の容器の内部に収納してもよい。

例えば、本明細書中に示される複数の実施形態及び変形例は可能な範囲で組み合わせて実施されてよい。

１Ａ 第１実施形態に係るレーザ装置
１Ｂ 第２実施形態に係るレーザ装置
１Ｃ 第３実施形態に係るレーザ装置
２Ａ、２Ｂ、２Ｃ レーザダイオード駆動回路
Ｂ１ 基板
Ｃ１ コンデンサ
ＣＬ１ 電流制限部
ＣＮＴ１ 制御部
Ｄ１ ダイオード
ＤＣ１ 第１直列回路
ＤＣ２ 第２直列回路
ＬＤ１ レーザダイオード
Ｒ１ シャント抵抗
ＲＥ１ 抵抗素子
Ｑ１ ＮＭＯＳトランジスタ
Ｘ１ レーザレーダ装置
Ｙ１ 車両

Claims (7)

1. スイッチング素子と、
   前記スイッチング素子をオン／オフ制御する制御部と、
   レーザダイオードを流れる電流を検出するシャント抵抗と、
   前記レーザダイオード及び前記シャント抵抗を含む第１直列回路に並列接続される第２直列回路と、
   コンデンサと、
   を備え、
   前記第２直列回路は、整流素子及び前記整流素子に流れる電流を制限する電流制限部を含み、前記整流素子のアノードからカソードに向かう方向と前記レーザダイオードのアノードからカソードに向かう方向とが互いに逆向きになるように、前記第１直列回路に並列接続され、
   前記コンデンサは、前記スイッチング素子がオフであるときに充電され、前記スイッチング素子がオンであるときに前記スイッチング素子、前記第１直列回路、及び前記第２直列回路とともに閉回路を形成し、
   前記シャント抵抗のインピーダンスは、前記電流制限部のインピーダンスより小さく、
   前記シャント抵抗は、複数の抵抗素子を並列接続した構成であり、
   隣り合う前記抵抗素子同士の間隔は、前記抵抗素子の長さの二倍をネイビア数で除して得られる値以上である、レーザダイオード駆動回路。
2. スイッチング素子と、
   前記スイッチング素子をオン／オフ制御する制御部と、
   レーザダイオードを流れる電流を検出するシャント抵抗と、
   前記レーザダイオードを含む第１直列回路に並列接続される第２直列回路と、
   コンデンサと、
   を備え、
   前記第２直列回路は、整流素子及び前記整流素子に流れる電流を制限する電流制限部を含み、前記整流素子のアノードからカソードに向かう方向と前記レーザダイオードのアノードからカソードに向かう方向とが互いに逆向きになるように、前記第１直列回路に並列接続され、
   前記コンデンサは、前記スイッチング素子がオフであるときに充電され、前記スイッチング素子がオンであるときに前記スイッチング素子、前記第１直列回路、及び前記第２直列回路とともに閉回路を形成し、
   前記シャント抵抗は、前記第１直列回路外に設けられ、
   前記シャント抵抗のインピーダンスは、前記電流制限部のインピーダンスより小さく、
   前記シャント抵抗は、複数の抵抗素子を並列接続した構成であり、
   隣り合う前記抵抗素子同士の間隔は、前記抵抗素子の長さの二倍をネイビア数で除して得られる値以上である、レーザダイオード駆動回路。
3. スイッチング素子と、
   前記スイッチング素子をオン／オフ制御する制御部と、
   レーザダイオードを含む第１直列回路に並列接続される第２直列回路と、
   コンデンサと、
   を備え、
   前記第２直列回路は、整流素子及び前記整流素子に流れる電流を制限する電流制限部を含み、前記整流素子のアノードからカソードに向かう方向と前記レーザダイオードのアノードからカソードに向かう方向とが互いに逆向きになるように、前記第１直列回路に並列接続され、
   前記コンデンサは、前記スイッチング素子がオフであるときに充電され、前記スイッチング素子がオンであるときに前記スイッチング素子、前記第１直列回路、及び前記第２直列回路とともに閉回路を形成し、
   前記スイッチング素子がオフであるときに、前記スイッチング素子のボディダイオードの順方向電圧が０．７Ｖより大きく、
   前記スイッチング素子は、ＭＯＳ型電界効果トランジスタであり、
   前記スイッチング素子がオフであるときに、前記スイッチング素子のゲートソース間電圧が負である、レーザダイオード駆動回路。
4. 前記スイッチング素子は、シリコン半導体よりもバンドギャップが大きいワイドバンドギャップ半導体のスイッチング素子である、請求項１～３のいずれか一項に記載のレーザダイオード駆動回路。
5. 請求項１～４のいずれか一項の記載のレーザダイオード駆動回路と、
   前記レーザダイオードと、
   を備える、レーザ装置。
6. 請求項５に記載のレーザ装置を備える、レーザレーダ装置。
7. 請求項６に記載のレーザレーダ装置を備える、車両。

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