JP7614966B2 - 半導体記憶装置 - Google Patents

Description

本発明の実施形態は、半導体記憶装置に関する。

例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、データを記憶するメモリセルトランジスタを複数備えている。複数のメモリセルトランジスタに記憶された１ビットデータの集合は「ページ」と称される。近年では、それぞれのメモリセルトランジスタに複数のビットからなるデータを記憶させるのが一般的となっている。つまり、メモリセルトランジスタに対して複数ページからなるデータを記憶させるのが一般的となっている。

特開２０１７－２２４３７０号公報

開示された実施形態によれば、複数ページのデータを高速に読み出すことが可能な半導体記憶装置が提供される。

実施形態に係る半導体記憶装置は、複数のメモリセルトランジスタを含むメモリセルアレイと、メモリセルトランジスタのゲートに繋がるワード線と、メモリセルアレイの動作を制御する制御回路と、コマンドを受信する入力回路と、を備える。メモリセルトランジスタから複数のページのデータを連続して読み出す動作、を指示するコマンドを、入力回路が受信すると、制御回路は、読み出しの対象とされたページに対応する小期間のそれぞれにおいて、ワード線の電圧を切り替えることで、当該小期間に対応するページのデータを確定させるものである。それぞれの小期間において、制御回路は、ワード線の電圧を、当該小期間に対応するページのデータを確定させるために必要な全ての電圧を経るように切り替える一方、ワード線の電圧を、当該小期間に対応するページとは異なるページのデータを確定させるために必要な電圧には切り替えない。

図１は、第１実施形態に係るメモリシステムの構成例を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置の構成を示すブロック図である。 図３は、メモリセルアレイの構成を示す等価回路図である。 図４は、メモリセルアレイの構成を示す断面図である。 図５は、センスアンプユニットの回路構成を示す図である。 図６は、メモリセルトランジスタの閾値分布の一例を示す図である。 図７は、書き込み動作時における、各配線の電位変化を示す図である。 図８は、書き込み動作時における、ループ回数とベリファイ動作との関係を示す図である。 図９は、書き込み動作時における、各配線の電位変化を示す図である。 図１０は、書き込み動作時における、ワード線の電位変化を示す図である。 図１１は、読み出し動作時における、各配線の電位変化を示す図である。 図１２は、下位ページの読み出し動作時における、各配線の電位変化等を示す図である。 図１３は、ノーマルリードが行われる際の、各配線の電位変化等を示す図である。 図１４は、キャッシュリードが行われる際の、各配線の電位変化等を示す図である。 図１５は、比較例のシーケンシャルリードが行われる際の、各配線の電位変化等を示す図である。 図１６は、比較例のシーケンシャルリードが行われる際の、各配線の電位変化等を示す図である。 図１７は、第１実施形態のシーケンシャルリードが行われる際の、各配線の電位変化等を示す図である。 図１８は、読み出し動作の全体に要する時間について説明するための図である。 図１９は、第２実施形態のシーケンシャルリードが行われる際の、各配線の電位変化等を示す図である。 図２０は、第３実施形態のシーケンシャルリードが行われる際の、各配線の電位変化等を示す図である。 図２１は、第４実施形態のシーケンシャルリードが行われる際の、各配線の電位変化等を示す図である。 図２２は、第５実施形態のシーケンシャルリードが行われる際の、各配線の電位変化等を示す図である。 図２３は、変形例においてシーケンシャルリードが行われる際の、各配線の電位変化等を示す図である。

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

第１実施形態について説明する。本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。尚、半導体記憶装置２は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。

メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。

メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号Ｒ／Ｂ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号Ｒ／Ｂは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号である。シングルデータレート（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ、ＳＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で半導体記憶装置２に送信されるコマンド、アドレス又はデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ、ＤＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジで半導体記憶装置２に送信されるコマンド又はアドレスとしての信号ＤＱ＜７：０＞を取り込むことを指示する。メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。

リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。信号ＲＥは信号／ＲＥの相補信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。より具体的には、シングルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で半導体記憶装置２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。また、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジで半導体記憶装置２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。より具体的には、ダブルデータレートモードにおいて、信号ＤＱＳの立ち下がりエッジ及び立ち上がりエッジで半導体記憶装置２にデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、信号ＤＱＳは、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジに基づいて生成され、半導体記憶装置２からデータとしての信号ＤＱ＜７：０＞とともに出力される。

メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。ＥＣＣ回路１４は、例えばユーザデータに付与されたチェックサム等を利用することで、データにおけるエラーの検出、及び当該エラーの訂正を行う。

ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。

ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み動作の対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。

ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。

図２を主に参照しながら、半導体記憶装置２の構成について説明する。同図に示されるように、半導体記憶装置２は、２つのプレーンＰＬ１、ＰＬ２と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備えている。

プレーンＰＬ１は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、を備えている。また、プレーンＰＬ２は、メモリセルアレイ２１０と、センスアンプ２２０と、ロウデコーダ２３０と、を備えている。プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。つまり、メモリセルアレイ１１０の構成とメモリセルアレイ２１０の構成とは互いに同一であり、センスアンプ１２０の構成とセンスアンプ２２０の構成とは互いに同一であり、ロウデコーダ１３０の構成とロウデコーダ２３０の構成とは互いに同一である。半導体記憶装置２に設けられているプレーンの数は、本実施形態のように２つであってもよいが、１つでもよく、３つ以上であってもよい。

メモリセルアレイ１１０及びメモリセルアレイ２１０は、データを記憶する部分である。メモリセルアレイ１１０及びメモリセルアレイ２１０のそれぞれは、ワード線及びビット線に関連付けられた複数のメモリセルトランジスタを含んでいる。これらの具体的な構成については後に説明する。

入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０やセンスアンプ２２０との間で送受信する。入出力回路２１は、メモリコントローラ１からのコマンド等を受信する「入力回路」としての機能と、メモリコントローラ１にデータを出力する「出力回路」としての機能と、の両方を有している。このような態様に替えて、入力回路と出力回路とが互いに別の回路として構成されている態様としてもよい。

ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号Ｒ／Ｂをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。

入出力回路２１及びロジック制御回路２２は、いずれも、メモリコントローラ１との間で信号が入出力される部分として構成された回路である。つまり、入出力回路２１及びロジック制御回路２２は、半導体記憶装置２のインターフェイス回路として設けられている。

シーケンサ４１は、メモリコントローラ１から半導体記憶装置２へと入力された制御信号に基づいて、プレーンＰＬ１、ＰＬ２や電圧生成回路４３等の各部の動作を制御する。シーケンサ４１は、メモリセルアレイ１１０、２１０等の動作を制御する「制御回路」に該当する。シーケンサ４１とロジック制御回路２２の両方を上記の「制御回路」と見なすこともできる。

レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２は、プレーンＰＬ１、ＰＬ２のそれぞれの状態を示すステータス情報をも保持する部分となっている。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。

電圧生成回路４３は、シーケンサ４１からの指示に基づき、メモリセルアレイ１１０、２１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、後述のワード線ＷＬに対し印加されるＶＰＧＭやＶＰＡＳＳ＿ＰＧＭ、ＶＰＡＳＳ＿ＲＥＡＤのような電圧や、後述のビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４３は、プレーンＰＬ１及びプレーンＰＬ２が互いに並列動作し得るように、各ワード線ＷＬやビット線ＢＬ等のそれぞれに対し個別に電圧を印加することが可能となっている。

入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。

ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号Ｒ／Ｂのそれぞれに対応して個別に設けられている。

電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。

電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

メモリセルアレイ１１０、２１０へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧（ＶＰＧＭ）が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路４３の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において半導体記憶装置２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、半導体記憶装置２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、半導体記憶装置２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。

プレーンＰＬ１、ＰＬ２の構成について説明する。尚、先に述べたように、プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。このため、以下ではプレーンＰＬ１の構成についてのみ説明し、プレーンＰＬ２の構成については図示及び説明を省略する。

図３には、プレーンＰＬ１に設けられたメモリセルアレイ１１０の構成が、等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図３においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図３に示されるものと同じである。

図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。

尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。

ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。

メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。

同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。

つまり、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に替えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式等を採用してもよい。１つのメモリセルトランジスタＭＴに記憶されるデータのビット数は特に限定されない。

尚、以下の説明では、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図３では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。

本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。これらのうち、下位ビットデータの集合からなるページのことを以下では「下位ページ」とも称し、下位ページのデータのことを以下では「下位ページデータ」とも称する。同様に、中位ビットデータの集合からなるページのことを以下では「中位ページ」とも称し、中位ページのデータのことを以下では「中位ページデータ」とも称する。上位ビットデータの集合からなるページのことを以下では「上位ページ」とも称し、上位ページのデータのことを以下では「上位ページデータ」とも称する。

図４には、メモリセルアレイ１１０の構成が、模式的な断面図として示されている。同図に示されるように、メモリセルアレイ１１０では、半導体基板３００のｐ型ウェル領域（Ｐ－ｗｅｌｌ）上に複数のＮＡＮＤストリングＮＳが形成されている。

ｐ型ウェル領域の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、不図示の絶縁層が配置されている。

メモリセルアレイ１１０には複数のメモリホール３３４が形成されている。メモリホール３３４は、上記の配線層３３３，３３２，３３１、及びこれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ、ｐ型ウェル領域に達するように形成された穴である。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びゲート絶縁膜３３７が順次形成され、更にその内側に半導体柱３３８が埋め込まれている。半導体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホール３３４の内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、ゲート絶縁膜３３７、及び半導体柱３３８からなる柱状体が形成されている。この柱状体のことを、以下では「メモリピラーＭＰ」とも称する。

メモリホール３３４の内側に形成されたメモリピラーＭＰのうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホール３３４の内側に形成されたメモリピラーＭＰのそれぞれは、図３を参照しながら説明したＮＡＮＤストリングＮＳとして機能する。

半導体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。半導体柱３３８の上端には、半導体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。

更に、ｐ型ウェル領域の表面内には、ｎ＋型不純物拡散層及び不図示のｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ３４０が形成され、コンタクトプラグ３４０上には、配線層３４１が形成されている。配線層３４１は、ソース線ＳＬの電位を調整するための配線であり、読み出し時にセレクトゲート線ＳＧＳ直下のｐ型ウェル領域に形成される反転層を通してＮＡＮＤストリングＮＳに接続される。不図示のｐ＋型不純物拡散層はｐ型ウェル領域の電位を調整するための配線である。

図４に示される構成と同様の構成が、図４の紙面の奥行き方向に沿って複数配列されている。図４の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。

尚、本実施形態では、上記のように、半導体基板３００のｐ型ウェル領域がソース線ＳＬとして用いられる。このような態様に替えて、半導体基板３００よりも上方側となる位置に形成された導体層が、ソース線ＳＬとして用いられる構成としてもよい。この場合、半導体基板３００と上記導体層との間の部分に、センスアンプ１２０等の周辺回路を配置した構成としてもよい。

図２に戻って説明を続ける。先に述べたように、プレーンＰＬ１には、上記のメモリセルアレイ１１０に加えて、センスアンプ１２０とロウデコーダ１３０とが設けられている。

センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。

ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。

図５には、センスアンプ１２０の構成例が示されている。センスアンプ１２０は、複数のビット線ＢＬのそれぞれに関連付けられた複数のセンスアンプユニットＳＡＵを含む。図５には、これらのうちの１つのセンスアンプユニットＳＡＵの詳細な回路構成が抽出して示されている。

図５に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡと、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬとを含んでいる。センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、互いにデータを送受信可能なように、バスＬＢＵＳによって接続されている。

センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えば、ｐチャネルＭＯＳトランジスタであるトランジスタＴＲ１と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含んでいる。

トランジスタＴＲ１の一端は電源線に接続されており、トランジスタＴＲ１の他端はトランジスタＴＲ２に接続されている。トランジスタＴＲ１のゲートは、ラッチ回路ＳＤＬ内のノードＩＮＶに接続されている。トランジスタＴＲ２の一端はトランジスタＴＲ１に接続されており、トランジスタＴＲ２の他端はノードＣＯＭに接続されている。トランジスタＴＲ２のゲートには信号ＢＬＸが入力される。トランジスタＴＲ３の一端はノードＣＯＭに接続されており、トランジスタＴＲ３の他端はトランジスタＴＲ４に接続されている。トランジスタＴＲ３のゲートには信号ＢＬＣが入力される。トランジスタＴＲ４は、高耐圧のＭＯＳトランジスタである。トランジスタＴＲ４の一端はトランジスタＴＲ３に接続されている。トランジスタＴＲ４の他端は対応するビット線ＢＬに接続されている。トランジスタＴＲ４のゲートには信号ＢＬＳが入力される。

トランジスタＴＲ５の一端はノードＣＯＭに接続されており、トランジスタＴＲ５の他端はノードＳＲＣに接続されている。トランジスタＴＲ５のゲートはノードＩＮＶに接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ１とトランジスタＴＲ２との間に接続されており、トランジスタＴＲ６の他端はノードＳＥＮに接続されている。トランジスタＴＲ６のゲートには信号ＨＬＬが入力される。トランジスタＴＲ７の一端はノードＳＥＮに接続されており、トランジスタＴＲ７の他端はノードＣＯＭに接続されている。トランジスタＴＲ７のゲートには信号ＸＸＬが入力される。

トランジスタＴＲ８の一端は接地されており、トランジスタＴＲ８の他端はトランジスタＴＲ９に接続されている。トランジスタＴＲ８のゲートはノードＳＥＮに接続されている。トランジスタＴＲ９の一端はトランジスタＴＲ８に接続されており、トランジスタＴＲ９の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ９のゲートには信号ＳＴＢが入力される。キャパシタＣ１０の一端はノードＳＥＮに接続されている。キャパシタＣ１０の他端にはクロックＣＬＫが入力される。

信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ４１によって生成される。また、トランジスタＴＲ１の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧である電圧Ｖｄｄが印加され、ノードＳＲＣには、例えば半導体記憶装置２の接地電圧である電圧Ｖｓｓが印加される。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路２１に接続され、センスアンプユニットＳＡＵと入出力回路２１との間のデータの入出力に使用される。読み出しデータは、ラッチ回路ＸＤＬに保持されることで、入出力回路２１からメモリコントローラ１へと出力可能な状態となる。例えば、センスアンプユニットＳＡＵによって読み出されたデータは、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに格納された後、ラッチ回路ＸＤＬへ転送され、ラッチ回路ＸＤＬから入出力回路２１に出力される。また、例えば、メモリコントローラ１から入出力回路２１に入力されたデータは、入出力回路２１からラッチ回路ＸＤＬへ転送され、ラッチ回路ＸＤＬからラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。

ラッチ回路ＳＤＬは、例えば、インバータＩＶ１１、ＩＶ１２と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ１３、ＴＲ１４とを含んでいる。インバータＩＶ１１の入力ノードはノードＬＡＴに接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴに接続されている。トランジスタＴＲ１３の一端はノードＩＮＶに接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには信号ＳＴＩが入力される。トランジスタＴＲ１３の一端はノードＬＡＴに接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶにおいて保持されるデータは、ノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬの回路構成は、例えば、ラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

図６は、メモリセルトランジスタＭＴの閾値分布等を模式的に示す図である。図６の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。

本実施形態のようにＴＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図６の中段に示されるように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。

図６の上段にある表は、閾値電圧の上記各レベルのそれぞれに対応して、割り当てられるデータの例を表している。同表に示されるように、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられる。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”

互いに隣り合う一対の閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧが設定される。

ベリファイ電圧ＶｆｙＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。ワード線ＷＬにベリファイ電圧ＶｆｙＡが印加されると、当該ワード線ＷＬに繋がるメモリセルトランジスタＭＴのうち、閾値電圧が“ＥＲ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。

その他のベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧも、上記のベリファイ電圧ＶｆｙＡと同様に設定される。ベリファイ電圧ＶｆｙＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。

例えば、ベリファイ電圧ＶｆｙＡは０．８Ｖに、ベリファイ電圧ＶｆｙＢは１．６Ｖに、ベリファイ電圧ＶｆｙＣは２．４Ｖに、ベリファイ電圧ＶｆｙＤは３．１Ｖに、ベリファイ電圧ＶｆｙＥは３．８Ｖに、ベリファイ電圧ＶｆｙＦは４．６Ｖに、ベリファイ電圧ＶｆｙＧは５．６Ｖに、それぞれ設定してもよい。しかし、これに限定されることなく、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定してもよい。

また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ、すなわち選択ワード線に対し印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。

図６の下段の図において模式的に示されるように、具体的には、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるのか“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。

その他の読み出し電圧ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。読み出し電圧ＶｒＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、読み出し電圧ＶｒＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、読み出し電圧ＶｒＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、読み出し電圧ＶｒＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＶｒＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＶｒＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。

そして、最も高い閾値分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが設定される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。

尚、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布の下裾近傍に設定される。

以上に説明したようなデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。このように、下位ページデータ、中位ページデータ、及び上位ページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定するため、以上のようなデータの割り付けは“２－３－２コード”と称される。

尚、以上で説明したようなデータの割り付けはあくまで一例であり、実際のデータの割り付けはこれに限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されてもよい。また、データが割り付けられる閾値分布の数は７以下であってもよく、９以上であってもよい。例えば、“２－３－２コード”に代えて、“１－３－３コード”又は“１－２－４コード”を用いてもよい。また、例えば、下位ビット／中位ビット／上位ビットの割り当てを変更してもよい。より具体的には、例えば、“２－３－２コード”において、下位ページデータを読み出し電圧ＶｒＣ及びＶｒＢを用いた読み出し結果によって確定させ、中位ページデータを読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させ、上位ページデータを読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させるようにデータを割り当ててもよい。すなわち、例えば、下位ビットと上位ビットの割り当てを入れ替えてもよい。この場合、閾値電圧の各レベルのそれぞれに対応して、以下のようにデータが割り当てられる。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“１１０”
“Ｂ”レベル：“１００”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“０１１”
“Ｆ”レベル：“００１”
“Ｇ”レベル：“１０１”

半導体記憶装置２において行われる書き込み動作について説明する。書き込み動作では、プログラム動作及びベリファイ動作が行われる。「プログラム動作」とは、メモリセルトランジスタＭＴの電荷蓄積層３３６に電子を注入することにより、当該メモリセルトランジスタＭＴの閾値電圧を上昇させる動作のことである。尚、プログラム動作には、メモリセルトランジスタＭＴの電荷蓄積層３３６に対する電子の注入を禁止することにより、当該メモリセルトランジスタＭＴの閾値電圧を維持させることも含まれる。

「ベリファイ動作」とは、書き込み動作において、上記のプログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを判定する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。閾値電圧がターゲットレベルまで達しなかったメモリセルトランジスタＭＴには、その後、再度の書き込みが実行される。

書き込み動作では、以上のプログラム動作とベリファイ動作の組み合わせが繰り返される。これにより、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇する。

図７は、プログラム動作時における各配線の電位変化を示している。以下では、プレーンＰＬ１においてプログラム動作が行われる場合の例について説明するが、プレーンＰＬ２におけるプログラム動作も、以下のようなプレーンＰＬ１の場合と同様に行われる。

プログラム動作では、センスアンプ１２０が、プログラムデータに対応して各ビット線ＢＬの電位を変化させる。プログラム対象の（閾値電圧を上昇させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｌ”レベルとして接地電圧Ｖｓｓ（例えば０Ｖ）が印加される。プログラム対象ではない（閾値電圧を維持すべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｈ”レベルとして、例えば２．５Ｖが印加される。前者のビット線ＢＬは、図７においては「ＢＬ（０）」と表記されている。後者のビット線ＢＬは、図７においては「ＢＬ（１）」と表記されている。

ロウデコーダ１３０は、書き込み動作の対象としていずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。より具体的には、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ（選択セレクトゲート線ＳＧＤｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択トランジスタＳＴ１はオン状態となる。他方で、セレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ２はオフ状態となる。

また、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ（非選択セレクトゲート線ＳＧＤｕｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧５Ｖが印加される。これにより、選択トランジスタＳＴ１がオン状態となる。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵにおいて、セレクトゲート線ＳＧＳは共通に接続されている。従って、非選択ストリングユニットＳＵにおいても、選択トランジスタＳＴ２はオフ状態となる。

更に、非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオフ状態となる。

ソース線ＳＬは、セレクトゲート線ＳＧＳの電位よりも高い電位とされる。当該電位は、例えば１Ｖである。

その後、選択ブロックＢＬＫにおける選択セレクトゲート線ＳＧＤｓｅｌの電位を、例えば２．５Ｖとする。この電位は、上記の例で０Ｖが与えられたビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンさせるが、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンされ、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフされる。一方で、非選択セレクトゲート線ＳＧＤｕｓｅｌの電位を、例えば電圧Ｖｓｓとする。これにより、非選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）及びビット線ＢＬ（１）の電位に関わらず、選択トランジスタＳＴ１はカットオフされる。

そしてロウデコーダ１３０は、選択ブロックＢＬＫにおいて、書き込み動作の対象としていずれかのワード線ＷＬを選択する。書き込み動作の対象となるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＧＭが印加される。一方で、その他のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＡＳＳ＿ＰＧＭが印加される。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積層３３６に注入するための高電圧である。電圧ＶＰＡＳＳ＿ＰＧＭは、ワード線ＷＬに繋がるメモリセルトランジスタＭＴをＯＮとする一方で、閾定電圧は変化させない程度の電圧である。ＶＰＧＭはＶＰＡＳＳ＿ＰＧＭよりも高い電圧である。

プログラム対象のビット線ＢＬ（０）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層３３６に注入されるので、メモリセルトランジスタＭＴの閾値電圧が上昇される。

プログラム対象ではないビット線ＢＬ（１）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位は電圧ＶＰＧＭ近くまで上昇される。制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層３３６に注入されないので、メモリセルトランジスタＭＴの閾値電圧は維持される。正確にいうと、閾値分布レベルがより高い分布に遷移するほどには、閾値電圧は変動しない。

書き込み動作では、データが正しく書き込まれたことが確認されるまで、プログラム動作とベリファイ動作とが繰り返される。図８では、プログラム動作とベリファイ動作との組み合わせが１９回繰り返されることによって、データが書き込まれる場合を例に示している。このように繰り返される各動作のことを、以下では「ループ」とも称する。

図８には、各ループにおいて行われるベリファイ動作のターゲットレベルが示されている。図示するように、１回目及び２回目のループでは、ベリファイ動作は“Ａ”レベルのみを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬｓｅｌには電圧ＶｆｙＡが印加され、電圧ＶｆｙＢ～ＶｆｙＧは印加されない。続く３回目及び４回目のループでは、ベリファイ動作は“Ａ”レベルと“Ｂ”レベルとを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＡ及びＶｆｙＢが順次印加され、ベリファイ電圧ＶｆｙＣ～ＶｆｙＧは印加されない。

５回目及び６回目のループでは、ベリファイ動作は“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、及びＶｆｙＣが順次印加され、ベリファイ電圧ＶｆｙＤ～ＶｆｙＧは印加されない。そして、“Ａ”レベルを対象としたベリファイ動作は、６回目のループで完了する。これは、例えば６回のループ回数で“Ａ”レベルへのプログラムはほぼ完了するということが経験的に求められるからである。

また、７回目及び８回目のループでは、ベリファイ動作は“Ｂ”レベル、“Ｃ”レベル、及び“Ｄ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、及びＶｆｙＤが順次印加される。そして、“Ｂ”レベルを対象としたベリファイ動作は、８回目の書き込み動作で完了する。更に、９回目及び１０回目のループでは、ベリファイ動作は“Ｃ”レベル、“Ｄ”レベル、及び“Ｅ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＣ、ＶｆｙＤ、及びＶｆｙＥが順次印加される。そして、“Ｃ”レベルを対象としたベリファイ動作は、１０回目のループで完了する。

以降、同様にして“Ｇ”レベルの書き込みまで行われ、ループは最大で１９回、繰り返される。

以上のような書き込み動作時における、各配線の電位の様子を図９に示す。図９は、１回目から６回目のループにおける、選択ワード線ＷＬｓｅｌの電位、“Ｅｒ”レベルを維持すべきメモリセルトランジスタＭＴに対応するビット線ＢＬ（図９ではＢＬ（“Ｅｒ”）と表記）の電位、及び“Ａ”～“Ｇ”レベル内の値に閾値を上昇させるべきメモリセルトランジスタＭＴに対応するビット線ＢＬ（図９ではそれぞれＢＬ（“Ａ”）、ＢＬ（“Ｂ”）、ＢＬ（“Ｃ”）、ＢＬ（“Ｄ”）、ＢＬ（“Ｅ”）、ＢＬ（“Ｆ”）、及び、ＢＬ（“Ｇ”）と表記）の電位の時間変化を示している。

図示するように、１回目のループでは、ビット線ＢＬ（“Ａ”）～ＢＬ（“Ｇ”）のそれぞれに繋がるメモリセルトランジスタＭＴを対象として、プログラム動作が行われる。具体的には、選択ワード線ＷＬｓｅｌには電圧ＶＰＧＭが印加され、ビット線ＢＬ（“Ｅｒ”）には例えば２．５Ｖが印加され、ビット線ＢＬ（“Ａ”）～ＢＬ（“Ｇ”）には、例えば電圧ＶＳＳ（＝０Ｖ）が印加される。これにより、ビット線ＢＬ（“Ａ”）～ＢＬ（“Ｇ”）のそれぞれに繋がる選択メモリセルトランジスタＭＴの閾値電圧が上昇する。

このようなプログラム動作に続いて、“Ａ”レベルについてのベリファイ動作が行われる。具体的には、ビット線ＢＬ（“Ａ”）が例えば０．７Ｖにプリチャージされ、選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＡが印加される。その他のビット線ＢＬ（“Ｅｒ”）、ＢＬ（“Ｂ”）～ＢＬ（“Ｇ”）は、例えば０Ｖ等に固定され、ベリファイ対象から外される。その結果、図８を参照しながら先に述べたように、１回目のループでは“Ａ”レベルのみを対象にしてベリファイ動作が行われることとなる。

２回目のループでは、１回目の“Ａ”レベルについてのベリファイ動作をフェイルしたビット線ＢＬ（“Ａ”）及びビット線ＢＬ（“Ｂ”）～ＢＬ（“Ｇ”）、のそれぞれに繋がるメモリセルトランジスタＭＴを対象として、プログラム動作が行われる。このとき、選択ワード線ＷＬｓｅｌに印加される電圧ＶＰＧＭは、１回目のループにおける電圧ＶＰＧＭよりも僅かに大きくなるようにステップアップされる。その後、１回目と同様に“Ａ”レベルについてのベリファイ動作が実行される。つまり、２回目のループでも“Ａ”レベルのみを対象にしてベリファイ動作が行われる。

３回目のループでは、２回目と同様に、“Ａ”レベルについてのベリファイ動作をフェイルしたビット線ＢＬ（“Ａ”）及びビット線ＢＬ（“Ｂ”）～ＢＬ（“Ｇ”）、のそれぞれに繋がるメモリセルトランジスタＭＴを対象として、プログラム動作が行われる。このとき選択ワード線ＷＬｓｅｌに印加される電圧ＶＰＧＭは、２回目のループにおける電圧ＶＰＧＭよりも僅かに大きくなるように更にステップアップされる。その後、１回目及び２回目と同様に、まず“Ａ”レベルについてのベリファイ動作が実行される。

続いて、“Ｂ”レベルについてのベリファイ動作が実行される。具体的には、ビット線ＢＬ（“Ａ”）及びＢＬ（“Ｂ”）が例えば０．７Ｖにプリチャージされ、選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＡ及びＶｆｙＢが順次印加される。その他のビット線ＢＬ（“Ｅｒ”）及びＢＬ（“Ｃ”）～ＢＬ（“Ｇ”）は、例えば０Ｖ等に固定され、ベリファイ対象から外される。その結果、図８を参照しながら先に述べたように、３回目のループでは“Ａ”レベルと“Ｂ”レベルとを対象にしてベリファイ動作が行われることとなる。

４回目のループでは、電圧ＶＰＧＭが更にステップアップされて、３回目のループと同様の動作が行われる。

５回目のループでは、ビット線ＢＬ（“Ａ”）、ＢＬ（“Ｂ”）、及びＢＬ（“Ｃ”）、のそれぞれに繋がるメモリセルトランジスタＭＴを対象として、プログラム動作が行われる。続いて、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルについてベリファイ動作が行われる。６回目のループでは、電圧ＶＰＧＭがステップアップされて、５回目のループと同様の動作が行われる。

７回目のループ以降においても、上記と同様のプログラム動作及びベリファイ動作が繰り返し行われて行く。その結果、選択ワード線ＷＬｓｅｌには、電圧ＶＰＧＭの印加と、ベリファイ電圧ＶｆｙＡ等の印加とが交互に繰り返されて行く。

図９に示されるように、それぞれのループにおいて、電圧ＶＰＧＭの印加に続いて行われるベリファイ電圧ＶｆｙＡ等の印加は、１回もしくは複数回繰り返して行われる。それぞれのループ内において繰り返されるベリファイ電圧ＶｆｙＡ等の印加回数は、図９の例では１回から３回までの範囲となっているのであるが、この例とは異なる回数であってもよい。図１０のグラフには、選択ワード線ＷＬｓｅｌに対する電圧ＶＰＧＭの印加、及びベリファイ電圧ＶｆｙＡ等の印加、が繰り返し行われる様子が模式的に表されている。

読み出し動作（ベリファイ動作）の概要について説明する。図１１は、読み出し動作時における各配線の電位変化を示している。以下では、プレーンＰＬ１において読み出し動作が行われる場合の例について説明するが、プレーンＰＬ２における読み出し動作も、以下のようなプレーンＰＬ１の場合と同様に行われる。

読み出し動作では、読み出し動作の対象となるメモリセルトランジスタＭＴ、を含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。

まず、選択セレクトゲート線ＳＧＤｓｅｌ、非選択セレクトゲート線ＳＧＤｕｓｅｌ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオン状態となる。また、選択ワード線ＷＬｓｅｌ及び非選択ワード線には、電圧生成回路４３からロウデコーダ１３０を介して例えば読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧にかかわらず、メモリセルトランジスタＭＴをＯＮとすることができ、かつ、閾定電圧は変化させない程度の電圧である。これにより、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳにおいて、電流が導通する。

次に、読み出し動作の対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に対し、電圧生成回路４３からロウデコーダ１３０を介して例えばＶｒＡのような読み出し電圧Ｖｒが印加される。それ以外のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に対しては、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。

また、選択セレクトゲート線ＳＧＤｓｅｌ及びセレクトゲート線ＳＧＳに印加する電圧は維持しつつ、非選択セレクトゲート線ＳＧＤｕｓｅｌには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオン状態を維持するが、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態となる。なお、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ２はオン状態となる。

これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、少なくとも選択トランジスタＳＴ１がオフ状態となるため、電流パスを形成しない。一方で、選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒとメモリセルトランジスタＭＴの閾値電圧との関係に応じて、電流パスが形成され、または、形成されない。

センスアンプ１２０は、選択されたＮＡＮＤストリングＮＳに繋がるビット線ＢＬに対して電圧を印加する。この状態で、センスアンプ１２０は、当該ビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行う。具体的には、読み出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、当該メモリセルトランジスタＭＴに印加された読み出し電圧よりも高いか否かを判定する。尚、データの読み出しは、ビット線ＢＬを流れる電流の値に基づくのではなく、ビット線ＢＬにおける電位の時間変化に基づいて行われてもよい。後者の場合、ビット線ＢＬは、予め所定の電位となるようにプリチャージされる。

先に述べたベリファイ動作も、上記のような読み出し動作と同様に行われる。ベリファイ動作では、ベリファイの対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬに対し、例えばＶｆｙＡのようなベリファイ電圧が電圧生成回路４３からロウデコーダ１３０を介して印加されることとなる。

以上に説明した図１１の例は、理解を容易にするために、読み出し電圧Ｖｒとして単一の電圧を印加した場合の例となっている。実際の読み出し動作においては、読み出し電圧Ｖｒとして複数の電圧が段階的に印加される。すなわち、読み出し電圧Ｖｒが複数の値を経るように切り替えられていく。

本実施形態においては、先に述べたように、下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。従って、下位ページデータを対象とした読み出し動作においては、読み出し電圧Ｖｒは、ＶｒＡ及びＶｒＥの２つの値をとるように、順次切り替られることとなる。

図１２には、下位ページの読み出し動作において選択ワード線ＷＬｓｅｌに印加される電圧と、センスアンプユニットＳＡＵの信号ＳＴＢとの関係の一例が示されている。信号ＳＴＢは、センスアンプユニットＳＡＵに対応するビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行わせるための制御信号である。

図１１の例でも説明したように、選択ワード線ＷＬｓｅｌには、先ず読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。続いて、選択ワード線ＷＬｓｅｌに印加される電圧は、読み出し電圧ＶｒＡ、及びＶｒＥへと順次切り替えられる。選択ワード線ＷＬｓｅｌの電圧が読み出し電圧ＶｒＡ、ＶｒＥとなっている期間のそれぞれにおいて、信号ＳＴＢが入力されたタイミングでデータの読み出しが行われ、メモリセルトランジスタＭＴがＯＮとなっているか否かが確認される。選択ワード線ＷＬｓｅｌの電圧は、最終的には０Ｖ（接地電圧Ｖｓｓ）に戻される。

このように、選択ワード線ＷＬｓｅｌに印加される電圧は、最初の期間Ｔ１において読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤとされ、続く期間Ｔ２において読み出し電圧ＶｒＡ、ＶｒＥとされ、更に続く期間Ｔ３において０Ｖとされる。期間Ｔ１における読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤの印加は、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの全てをＯＮとすることで、半導体柱３３８内の電位ムラを予め除去しておくために行われる。これにより、各メモリセルトランジスタＭＴにおける閾値電圧の誤判定を抑制することができる。

中位ページ、及び上位ページの読み出し動作も、上記と同様に行われる。中位ページの読み出し動作においては、図１２の期間Ｔ２において、選択ワード線ＷＬｓｅｌの電圧が読み出し電圧ＶｒＢ、ＶｒＤ、ＶｒＦと順に切り替えられることとなる。また、上位ページの読み出し動作においては、図１２の期間Ｔ２において、選択ワード線ＷＬｓｅｌの電圧が読み出し電圧ＶｒＣ、ＶｒＧと順に切り替えられることとなる。

図１２に示される例のように、読み出し動作は、一群のメモリセルトランジスタＭＴが記憶する複数ページの中から、特定のページ（例えば下位ページ）のみを対象として行うことができる。

半導体記憶装置２が読み出し動作を行う方法としては、種々の方法が用意されている。図１２の例のように、特定のページを指定して当該ページのみからデータの読み出しを行うような読み出し方法としては、次に説明する「ノーマルリード」と称される方法や、「キャッシュリード」と称される方法が用意されている。また、複数のページから連続してデータの読み出しを行うような読み出し方法として、後に説明する「シーケンシャルリード」と称される方法も用意されている。

図１３を参照しながらノーマルリードについて説明する。図１３（Ａ）に示されるのは、半導体記憶装置２のロジック制御用パッド群３２からメモリコントローラ１へと送信されるレディービジー信号Ｒ／Ｂの時間変化の例である。レディービジー信号Ｒ／Ｂは、半導体記憶装置２がレディ状態にあるときに「Ｈ（Ｈｉｇｈ）」となり、半導体記憶装置２がビジーにあるときに「Ｌ（Ｌｏｗ）」となるものである。図１３（Ａ）には更に、「ＲＤ１」や「ＤＯ１」等のコマンドが、メモリコントローラ１から半導体記憶装置２へと入力されるタイミングについても示されている。

図１３（Ｂ）に示されるのは、選択ワード線ＷＬｓｅｌに印加される電圧の時間変化の例である。図１３（Ｂ）では、読み出し動作において、選択ワード線ＷＬｓｅｌの電圧が例えば読み出し電圧ＶｒＡ、ＶｒＥと切り替えられて行く様子が示されている。尚、選択ワード線ＷＬｓｅｌの電圧は、例えば図１２の例における期間Ｔ１のように、読み出し動作時において予め読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤとされるのであるが、図１３（Ｂ）においてはそのような電圧の変化の図示が省略されている。

図１３（Ｃ）に示されるのは、センスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持されるデータの時間変化の例である。同図の「Ｌ」は、ラッチ回路ＸＤＬに下位ページデータが保持されている期間を示しており、「Ｍ」は、ラッチ回路ＸＤＬに中位ページデータが保持されている期間を示しており、「Ｕ」は、ラッチ回路ＸＤＬに上位ページデータが保持されている期間を示している。

図１３に示される例では、先ず、メモリコントローラ１から入出力回路２１にコマンドＲＤ１が入力される。コマンドＲＤ１は、下位ページの読み出し動作を指示するコマンドである。例えば、コマンドＲＤ１は、半導体記憶装置２へ読み出し動作の実行を指示するコマンド信号と、読み出し動作の対象となるアドレスを示すアドレス信号と、を含むコマンドセットである。なお、アドレス信号に加えて、プレフィックス（ｐｒｅ－ｆｉｘ）コマンドが用いられてもよい。

入出力回路２１にコマンドＲＤ１が入力されると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させると共に、下位ページの読み出し動作を開始する。図１３（Ｂ）に示されるように、シーケンサ４１は、選択ワード線ＷＬｓｅｌの電圧を、読み出し電圧ＶｒＡ、ＶｒＥと順に切り替えて行くことで、下位ページデータを確定させる。

尚、図１３（Ｂ）において「Ｒ」が付されている期間は、選択ワード線ＷＬｓｅｌの電圧が読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤ（不図示）とされ、続いて最初の読み出し電圧（例えばＶｒＡ）とされる期間である。当該期間のことを、以下では「セットアップ期間Ｒ」とも称する。図１３（Ｂ）において「ＲＷＬ」が付されている期間は、選択ワード線ＷＬｓｅｌの電圧が次の読み出し電圧（例えばＶｒＥ）とされる期間である。当該期間のことを、以下では「読み出し期間ＲＷＬ」とも称する。読み出し期間ＲＷＬは、選択ワード線ＷＬｓｅｌの電圧が予め読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤとはされないので、基本的にはセットアップ期間Ｒよりも短い期間となる。図１３（Ｂ）において「ＲＲ」が付されている期間は、選択ワード線ＷＬｓｅｌの電圧が０Ｖ（電圧Ｖｓｓ）に戻される期間である。当該期間のことを、以下では「リカバリー期間ＲＲ」とも称する。

図１３（Ｃ）に示されるように、選択ワード線ＷＬｓｅｌに読み出し電圧ＶｒＥが印加され読み出し動作が行われた時点で、下位ページデータは確定する。確定されたデータは、例えば、ラッチ回路ＸＤＬに格納される。これにより、下位ページデータを入出力回路２１から出力可能な状態となる。

ラッチ回路ＸＤＬへ下位ページデータの転送が完了し、且つリカバリー期間ＲＲが終了すると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。なお、半導体記憶装置２がレディービジー信号Ｒ／ＢをＬからＨに変化させるタイミングは、ラッチ回路ＸＤＬへ下位ページデータの転送が完了するタイミング、及び／又は、リカバリー期間ＲＲ が終了するタイミングと、厳密に一致している必要はない。例えば、半導体記憶装置２は、ラッチ回路ＸＤＬへ下位ページデータの転送が完了するより少し前のタイミング、又は、リカバリー期間ＲＲ が終了するより少し前のタイミングで、レディービジー信号Ｒ／ＢをＬからＨに変化させてもよい。

レディービジー信号Ｒ／ＢがＬからＨに変化することにより、メモリコントローラ１は、半導体記憶装置２から下位ページデータが出力可能となったことを認識する。このため、レディービジー信号Ｒ／ＢがＨに変化した直後に、メモリコントローラ１から入出力回路２１にコマンドＤＯ１が入力される。例えば、コマンドＤＯ１は、半導体記憶装置２へデータアウト動作の実行を指示するコマンド信号と、データアウト動作の対象となるアドレスを示すアドレス信号を含むコマンドセットである。

入出力回路２１にコマンドＤＯ１が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている下位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。

メモリコントローラ１による下位ページデータの取得が完了すると、メモリコントローラ１から入出力回路２１にコマンドＲＤ２が入力される。コマンドＲＤ２は、中位ページの読み出し動作を指示するコマンドである。例えば、コマンドＲＤ２は、半導体記憶装置２へ読み出し動作の実行を指示するコマンド信号と、読み出し動作の対象となるアドレスを示すアドレス信号を含むコマンドセットである。

入出力回路２１にコマンドＲＤ２が入力されると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させると共に、中位ページの読み出し動作を開始する。図１３（Ｂ）に示されるように、シーケンサ４１は、選択ワード線ＷＬｓｅｌの電圧を、読み出し電圧ＶｒＢ、ＶｒＤ、ＶｒＦと順に切り替えて行くことで、中位ページデータを確定させる。

下位ページデータの読み出し時と同様に、選択ワード線ＷＬｓｅｌに最初の読み出し電圧ＶｒＢが印加される期間は、セットアップ期間Ｒの一部となっている。また、選択ワード線ＷＬｓｅｌに読み出し電圧ＶｒＤ、ＶｒＦが印加される期間のそれぞれは読み出し期間ＲＷＬとなっており、最後の読み出し期間ＲＷＬの後にリカバリー期間ＲＲが続いている。

図１３（Ｃ）に示されるように、選択ワード線ＷＬｓｅｌに読み出し電圧ＶｒＦが印加され読み出し動作が行われた時点で、中位ページデータは確定する。確定されたデータは、例えば、ラッチ回路ＸＤＬに格納される。これにより、中位ページデータを入出力回路２１から出力可能な状態となる。尚、図１３の例では、入出力回路２１にコマンドＲＤ２が入力された時点で、ラッチ回路ＸＤＬにおける下位ページデータの保持が解除されている。このような態様に替えて、ラッチ回路ＸＤＬに中位ページデータが転送されるまでの間、ラッチ回路ＸＤＬにおいて下位ページデータが保持され続ける態様としてもよい。

ラッチ回路ＸＤＬへ中位ページデータの転送が完了し、且つリカバリー期間ＲＲが終了すると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。これにより、メモリコントローラ１は、半導体記憶装置２から中位ページデータが出力可能となったことを認識する。このため、レディービジー信号Ｒ／ＢがＨに変化した直後に、メモリコントローラ１から入出力回路２１にコマンドＤＯ２が入力される。例えば、コマンドＤＯ２は、半導体記憶装置２へデータアウト動作の実行を指示するコマンド信号と、データアウト動作の対象となるアドレスを示すアドレス信号を含むコマンドセットである。

入出力回路２１にコマンドＤＯ２が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている中位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。

メモリコントローラ１による中位ページデータの取得が完了すると、メモリコントローラ１から入出力回路２１にコマンドＲＤ３が入力される。コマンドＲＤ３は、上位ページの読み出し動作を指示するコマンドである。例えば、コマンドＲＤ３は、半導体記憶装置２へ読み出し動作の実行を指示するコマンド信号と、読み出し動作の対象となるアドレスを示すアドレス信号を含むコマンドセットである。

入出力回路２１にコマンドＲＤ３が入力されると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させると共に、上位ページの読み出し動作を開始する。図１３（Ｂ）に示されるように、シーケンサ４１は、選択ワード線ＷＬｓｅｌの電圧を、読み出し電圧ＶｒＣ、ＶｒＧと順に切り替えて行くことで、上位ページデータを確定させる。

下位ページデータの読み出し時と同様に、選択ワード線ＷＬｓｅｌに最初の読み出し電圧ＶｒＣが印加される期間は、セットアップ期間Ｒの一部となっている。また、選択ワード線ＷＬｓｅｌに読み出し電圧ＶｒＧが印加される期間は読み出し期間ＲＷＬとなっており、最後の読み出し期間ＲＷＬの後にリカバリー期間ＲＲが続いている。

図１３（Ｃ）に示されるように、選択ワード線ＷＬｓｅｌに読み出し電圧ＶｒＧが印加され読み出し動作が行われた時点で、上位ページデータは確定する。確定されたデータは、例えば、ラッチ回路ＸＤＬに格納される。これにより、上位ページデータを入出力回路２１から出力可能な状態となる。

ラッチ回路ＸＤＬへ上位ページデータの転送が完了し、且つリカバリー期間ＲＲが終了すると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。これにより、メモリコントローラ１は、半導体記憶装置２から上位ページデータが出力可能となったことを認識する。このため、レディービジー信号Ｒ／ＢがＨに変化した直後に、メモリコントローラ１から入出力回路２１にコマンドＤＯ３が入力される。例えば、コマンドＤＯ１は、半導体記憶装置２へデータアウト動作の実行を指示するコマンド信号と、データアウト動作の対象となるアドレスを示すアドレス信号を含むコマンドセットである。

入出力回路２１にコマンドＤＯ３が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている上位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。

以上のように、ノーマルリードによる読み出し動作においては、選択ワード線ＷＬｓｅｌの電圧を切り替えて行きながら、コマンドセットに含まれるアドレス信号に対応した特定のページデータを確定させる動作が先ず行われる。続いて、当該データを入出力回路２１からメモリコントローラ１へと出力する動作が行われる。前者の動作のことを、以下では「Ｃｏｒｅ動作」とも称し、後者の動作のことを、以下では「Ｄｏｕｔ動作」とも称する。

ノーマルリードによる読み出し動作では、コマンドセットで指定されたページのそれぞれについて、Ｃｏｒｅ動作及びＤｏｕｔ動作が順に実行されることとなる。また、複数のページからデータを読み出すために、ノーマルリードのコマンドセットが複数入力される場合であっても、１つのページからのデータの読み出し動作が完全に完了するまでは、次のページからのデータの読み出し動作は開始されない。従って、図１３の例のように、ノーマルリードによって下位ページ、中位ページ、上位ページのそれぞれからデータを連続して読み出す場合において、全てのデータをメモリコントローラ１が取得するまでに要する期間は比較的長くなってしまう。

これに対し、キャッシュリードでは、一部のＣｏｒｅ動作とＤｏｕｔ動作とを同時に、つまり並行して実行することで、ノーマルリードよりも短い時間で複数ページデータを読み出すことができる。図１４を参照しながらキャッシュリードについて説明する。

図１４（Ａ）には、半導体記憶装置２のロジック制御用パッド群３２からメモリコントローラ１へと送信されるレディービジー信号Ｒ／Ｂの時間変化の例が、図１３（Ａ）と同様の方法で示されている。図１４（Ｂ）には、選択ワード線ＷＬｓｅｌに印加される電圧の時間変化の例が、図１３（Ｂ）と同様の方法で示されている。図１４（Ｃ）には、センスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持されるデータの時間変化の例が、図１３（Ｃ）と同様の方法で示されている。図１４（Ｄ）には、センスアンプユニットＳＡＵのラッチ回路ＡＤＬに保持されるデータの時間変化の例が、図１４（Ｃ）と同様の方法で示されている。

図１４に示される例でも、図１３の例と同様に、先ず、メモリコントローラ１から入出力回路２１にコマンドＲＤ１が入力される。コマンドＲＤ１に応じて、シーケンサ４１は、選択ワード線ＷＬｓｅｌの電圧を、読み出し電圧ＶｒＡ、ＶｒＥと順に切り替えて行くことで、下位ページデータを確定させる。確定した下位ページデータは、例えば、ラッチ回路ＡＤＬに格納され、ラッチ回路ＸＤＬに転送される。ラッチ回路ＸＤＬへ下位ページデータの転送が完了し、且つリカバリー期間ＲＲが終了すると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。ここまでは、図１３に示されるノーマルリードの場合と同じである。

図１４の例では、レディービジー信号Ｒ／ＢがＨに変化した後、メモリコントローラ１から入出力回路２１にコマンドＲＤ２’が入力されている。コマンドＲＤ２’は、コマンドＲＤ２と同様に中位ページの読み出し動作を指示するコマンドであるが、キャッシュリードによる読み出し動作を指示するコマンドとなっている。例えば、コマンドＲＤ２’は、半導体記憶装置２へ読み出し動作の実行を指示するコマンド信号と、読み出し動作の対象となるアドレスを示すアドレス信号を含むコマンドセットである。

入出力回路２１にコマンドＲＤ２’が入力されると、半導体記憶装置２は、中位ページデータを読み出すためのＣｏｒｅ動作を開始する。具体的には、シーケンサ４１が、選択ワード線ＷＬｓｅｌの電圧を、読み出し電圧ＶｒＢ、ＶｒＤ、ＶｒＦと順に切り替えて行くことで、中位ページデータを確定させる。

入出力回路２１にコマンドＲＤ２’が入力されたタイミングで、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させる。ただし、この時点で下位ページデータは入出力回路２１から出力可能となっているので、半導体記憶装置２は、その直後においてレディービジー信号Ｒ／Ｂを再びＬからＨに変化させる。

レディービジー信号Ｒ／ＢがＨに変化すると、メモリコントローラ１は入出力回路２１にコマンドＤＯ１を入力する。

入出力回路２１にコマンドＤＯ１が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている下位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。このとき、半導体記憶装置２では、中位ページデータを読み出すためのＣｏｒｅ動作が行われている。つまり、図１４のキャッシュリードにおいては、下位ページデータを出力するためのＤｏｕｔ動作と、中位ページデータを読み出すためのＣｏｒｅ動作と、が並行して行われる。

メモリコントローラ１による下位ページデータの取得が完了すると、メモリコントローラ１から入出力回路２１にコマンドＲＤ３’が入力される。コマンドＲＤ３’は、コマンドＲＤ３と同様に上位ページの読み出し動作を指示するコマンドであるが、キャッシュリードによる読み出し動作を指示するコマンドとなっている。例えば、コマンドＲＤ３’は、半導体記憶装置２へ読み出し動作の実行を指示するコマンド信号と、読み出し動作の対象となるアドレスを示すアドレス信号を含むコマンドセットである。

入出力回路２１にコマンドＲＤ３’が入力されたタイミングで、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させる。この時点では、半導体記憶装置２では、中位ページデータを読み出すためのＣｏｒｅ動作が行われている。従って、シーケンサ４１は、当該Ｃｏｒｅ動作を引き続き行い、上位ページデータを読み出すためのＣｏｒｅ動作はこの時点では開始しない。

選択ワード線ＷＬｓｅｌに読み出し電圧ＶｒＦが印加され読み出し動作が行われた時点で、中位ページデータは確定する。確定した中位ページデータは、ラッチ回路ＡＤＬに転送され保持される。

中位ページデータを読み出すためのＣｏｒｅ動作が完了した時点、すなわち、選択ワード線ＷＬｓｅｌの電圧が読み出し電圧ＶｒＦから０Ｖに戻った時点において、図１４の例では、コマンドＤＯ１に応じた下位ページデータの出力が完了している。このため、半導体記憶装置２は、中位ページデータをラッチ回路ＡＤＬからラッチ回路ＸＤＬに転送する。中位ページデータがラッチ回路ＸＤＬに保持された状態、つまり、中位ページデータを入出力回路２１から出力可能な状態になると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。

これにより、メモリコントローラ１は、半導体記憶装置２から中位ページデータが出力可能となったことを認識する。このため、レディービジー信号Ｒ／ＢがＨに変化した直後に、メモリコントローラ１から入出力回路２１にコマンドＤＯ２が入力される。

入出力回路２１にコマンドＤＯ２が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている中位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。

中位ページデータを読み出すためのＣｏｒｅ動作が完了した後に、シーケンサ４１は、予め入力されていたコマンドＲＤ３’に応じて、上位ページデータを読み出すためのＣｏｒｅ動作を開始する。図１４（Ｂ）に示されるように、シーケンサ４１は、選択ワード線ＷＬｓｅｌの電圧を、読み出し電圧ＶｒＣ、ＶｒＧと順に切り替えて行くことで、上位ページデータを確定させる。このように、図１４のキャッシュリードにおいては、中位ページデータを出力するためのＤｏｕｔ動作と、上位ページデータを読み出すためのＣｏｒｅ動作と、が並行して行われる。

メモリコントローラ１による中位ページデータの取得が完了すると、メモリコントローラ１から入出力回路２１にコマンドＴＲが入力される。コマンドＴＲは、最後の読み出しコマンド（この例ではコマンドＲＤ３’）により読み出されたデータを、ラッチ回路ＸＤＬに転送することを指示するコマンドである。

入出力回路２１にコマンドＴＲが入力されると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させる。この時点では、半導体記憶装置２では、上位ページデータを読み出すためのＣｏｒｅ動作が行われている。従って、シーケンサ４１は、当該Ｃｏｒｅ動作を引き続き行い、コマンドＴＲに対応した処理（上位ページデータをラッチ回路ＸＤＬに転送する処理）はこの時点では開始しない。

選択ワード線ＷＬｓｅｌに読み出し電圧ＶｒＧが印加され読み出し動作が行われた時点で、上位ページデータは確定する。確定した上位ページデータは、ラッチ回路ＡＤＬに転送され保持される。

上位ページデータを読み出すためのＣｏｒｅ動作が完了した時点、すなわち、選択ワード線ＷＬｓｅｌの電圧が読み出し電圧ＶｒＧから０Ｖに戻った時点において、図１４の例では、コマンドＤＯ２に応じた中位ページデータの出力が完了している。このため、半導体記憶装置２は、上位ページデータをラッチ回路ＡＤＬからラッチ回路ＸＤＬに転送する。上位ページデータがラッチ回路ＸＤＬに保持された状態、つまり、上位ページデータを入出力回路２１から出力可能な状態になると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。

これにより、メモリコントローラ１は、半導体記憶装置２から上位ページデータが出力可能となったことを認識する。このため、レディービジー信号Ｒ／ＢがＨに変化した直後に、メモリコントローラ１から入出力回路２１にコマンドＤＯ３が入力される。

入出力回路２１にコマンドＤＯ３が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている上位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。

以上のように、キャッシュリードによる読み出し動作においては、一部の期間においてＣｏｒｅ動作とＤｏｕｔ動作とが並行して行われる。従って、下位ページ、中位ページ、上位ページのそれぞれからデータを連続して読み出す場合において、全てのデータをメモリコントローラ１が取得するまでに要する期間は、ノーマルリードの場合に比べると短くなる。

ノーマルリード及びキャッシュリードのいずれにおいても、Ｃｏｒｅ動作は、下位ページからのデータの読み出し、中位ページからのデータの読み出し、及び上位ページからのデータの読み出しに分けて行われる。このため、それぞれのＣｏｒｅ動作の間に空き時間が生じ、読み出し動作の全体に要する時間が伸びてしまう。更に、各ページに対応したＣｏｒｅ動作のそれぞれにおいて最初にセットアップ期間Ｒが必要となるので、読み出し動作の全体に要する時間は更に伸びてしまう。

そこで、本実施形態に係る半導体記憶装置２では、複数のページからデータを一括して読み出すための方法として、シーケンシャルリードと称される方法も用意されている。本実施形態に係るシーケンシャルリードの説明に先立ち、従来と同様の比較例に係るシーケンシャルリードの態様を、図１５を参照しながら説明する。図１５には、比較例のシーケンシャルリードが行われる場合における各部の電圧等の時間変化が、図１４と同様の方法で示されている。

図１５に示される例では、先ず、メモリコントローラ１から入出力回路２１にコマンドＲＤが入力される。コマンドＲＤは、下位ページ、中位ページ、及び上位ページからのデータの読み出しを、シーケンシャルリードにより行うよう指示するコマンドである。例えば、コマンドＲＤは、半導体記憶装置２へ読み出し動作の実行を指示するコマンド信号と、読み出し動作の対象となるアドレスを示すアドレス信号を含むコマンドセットである。

入出力回路２１にコマンドＲＤが入力されると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させると共に、シーケンシャルリードによる読み出し動作を開始する。図１５（Ｂ）に示されるように、シーケンサ４１は、図６に示される７つの読み出し電圧ＶｒＡ等の全てを経るように、選択ワード線ＷＬｓｅｌの電圧を、低い方から順に読み出し電圧ＶｒＡ、ＶｒＢ、・・・、ＶｒＦ、ＶｒＧと順に切り替えて行く。また、シーケンサ４１は、選択ワード線ＷＬｓｅｌに各読み出し電圧が印加されたそれぞれの場合において、読み出し動作を行うことで選択メモリセルトランジスタＭＴからデータを取得して行く。

シーケンシャルリードにおいては、選択ワード線ＷＬｓｅｌに最初の読み出し電圧ＶｒＡが印加される期間は、セットアップ期間Ｒの一部となっている。その後、選択ワード線ＷＬｓｅｌに読み出し電圧ＶｒＢ、ＶｒＣ、・・・、ＶｒＧが印加される期間のそれぞれは読み出し期間ＲＷＬとなっており、最後の読み出し期間ＲＷＬの後にリカバリー期間ＲＲが続いている。このように、シーケンシャルリードにおいてはセットアップ期間Ｒが１つだけとなっており、リカバリー期間ＲＲも１つだけとなっている。

先に述べたように、下位ページデータは、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。このため、図１５の比較例においては、選択ワード線ＷＬｓｅｌに読み出し電圧ＶｒＥが印加され読み出し動作が行われた時点で、下位ページデータは確定する。確定されたデータは、例えば、ラッチ回路ＡＤＬに格納され、ラッチ回路ＸＤＬに当該データが転送される。これにより、下位ページデータを入出力回路２１から出力可能な状態となる。

下位ページデータを入出力回路２１から出力可能な状態になると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。これにより、メモリコントローラ１は、半導体記憶装置２から下位ページデータが出力可能となったことを認識する。このため、レディービジー信号Ｒ／ＢがＨに変化した直後に、メモリコントローラ１から入出力回路２１にコマンドＤＯ１が入力される。

入出力回路２１にコマンドＤＯ１が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている下位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理、すなわちＤｏｕｔ動作を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。図１５（Ａ）においては、上記のように下位ページデータのＤｏｕｔ動作が行われる期間が「ＤｏｕｔＬ」と表記されている。

上記のようにＤｏｕｔ動作が行われている期間においても、選択ワード線ＷＬｓｅｌの電圧を切り替えて行く動作は継続して行われている。先に述べたように、中位ページデータは、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。このため、図１５の比較例においては、選択ワード線ＷＬｓｅｌに読み出し電圧ＶｒＦが印加され読み出し動作が行われた時点で、中位ページデータは確定する。確定した中位ページデータは、ラッチ回路ＡＤＬに転送され保持される。

また、上位ページデータは、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。このため、図１５の比較例においては、選択ワード線ＷＬｓｅｌに読み出し電圧ＶｒＧが印加され読み出し動作が行われた時点で、上位ページデータは確定する。確定した上位ページデータは、ラッチ回路ＡＤＬに転送され保持される。

尚、図１５の例では後に説明するように、上位ページデータがラッチ回路ＡＤＬに転送される時点よりも前に、中位ページデータは、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへと予め転送さる。このため、上位ページデータがラッチ回路ＡＤＬに転送されても、中位ページデータが消失することは無い。尚、各ページのＤｏｕｔ動作がどのようなタイミングで行われてもよいように、確定した上位ページデータが、ラッチ回路ＡＤＬではなくラッチ回路ＢＤＬ又はラッチ回路ＣＤＬに転送されることとしてもよい。

メモリコントローラ１による下位ページデータの取得（図１５のＤｏｕｔＬ）が完了すると、メモリコントローラ１から入出力回路２１にコマンドＴＲが入力される。コマンドＴＲは、次のページ（この例では中位ページ）のデータをラッチ回路ＸＤＬに転送することを、半導体記憶装置２に指示するコマンドとして用いられる。

入出力回路２１にコマンドＴＲが入力されると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させる。図１５の例では、この時点で中位ページデータは確定しており、当該データはラッチ回路ＡＤＬに保持されている。シーケンサ４１は、中位ページデータをラッチ回路ＡＤＬからラッチ回路ＸＤＬに転送する。中位ページデータがラッチ回路ＸＤＬに保持された状態、つまり、中位ページデータを入出力回路２１から出力可能な状態になると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。

これにより、メモリコントローラ１は、半導体記憶装置２から中位ページデータが出力可能となったことを認識する。このため、レディービジー信号Ｒ／ＢがＨに変化した直後に、メモリコントローラ１から入出力回路２１にコマンドＤＯ２が入力される。

入出力回路２１にコマンドＤＯ２が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている中位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理、すなわちＤｏｕｔ動作を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。図１５（Ａ）においては、上記のように中位ページデータのＤｏｕｔ動作が行われる期間が「ＤｏｕｔＭ」と表記されている。図１５の例では、当該期間が完了するよりも前にＣｏｒｅ動作が完了している。

メモリコントローラ１による中位ページデータの取得（図１５のＤｏｕｔＬ）が完了すると、メモリコントローラ１から入出力回路２１にコマンドＴＲが入力される。先に述べたように、コマンドＴＲは、次のページ（この例では上位ページ）のデータをラッチ回路ＸＤＬに転送することを、半導体記憶装置２に指示するコマンドとして用いられる。

入出力回路２１にコマンドＴＲが入力されると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させる。図１５の例では、この時点で上位ページデータは確定しており、当該データはラッチ回路ＡＤＬに保持されている。シーケンサ４１は、上位ページデータをラッチ回路ＡＤＬからラッチ回路ＸＤＬに転送する。上位ページデータがラッチ回路ＸＤＬに保持された状態、つまり、上位ページデータを入出力回路２１から出力可能な状態になると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。

これにより、メモリコントローラ１は、半導体記憶装置２から上位ページデータが出力可能となったことを認識する。このため、レディービジー信号Ｒ／ＢがＨに変化した直後に、メモリコントローラ１から入出力回路２１にコマンドＤＯ３が入力される。

入出力回路２１にコマンドＤＯ３が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている上位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理、すなわちＤｏｕｔ動作を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。図１５（Ａ）においては、上記のように上位ページデータのＤｏｕｔ動作が行われる期間が「ＤｏｕｔＵ」と表記されている。当該期間が完了すると、シーケンシャルリードによる読み出し動作が完了する。

以上のように、比較例に係るシーケンシャルリードでは、シーケンサ４１は、選択ワード線ＷＬｓｅｌの電圧を、低い方から順に読み出し電圧ＶｒＡ、ＶｒＢ、・・・、ＶｒＦ、ＶｒＧと順に切り替えて行く。各ページからデータを読み出すためのＣｏｒｅ動作が、一まとまりの連続した期間において実行されるので、Ｃｏｒｅ動作の間に空き時間が生じることはない。また、複数ページのデータを読み出すにあたり、セットアップ期間Ｒは１回でよく、リカバリー期間ＲＲも１回でよい。このため、シーケンシャルリードでは、特にＣｏｒｅ動作に要する時間を短縮することが可能となる。

更に、シーケンシャルリードでは、Ｃｏｒｅ動作とＤｏｕｔ動作とが、一部の期間において並行して実行される。換言すれば、Ｄｏｕｔ動作が行われる期間の一部が、Ｃｏｒｅ動作が行われる期間に隠される。このため、キャッシュリードと同様に、読み出し動作に要する全体の期間をノーマルリードよりも短くすることができる。

しかしながら、図１５の例におけるシーケンシャルリードにおいては、最初のページデータ（下位ページデータ）を入出力回路２１から出力可能となるタイミング、すなわち、読み出し電圧ＶｒＥを用いたデータの読み出しが完了するタイミングが、Ｃｏｒｅ動作における終盤のタイミングとなっている。このため、Ｃｏｒｅ動作とＤｏｕｔ動作とが並行して実行される期間は比較的短くなっており、Ｃｏｒｅ動作が終了してから比較的長い期間ＴＭが経過した後に、最後のＤｏｕｔ動作が終了している。

また、例えば、下位ページからデータを出力するＤｏｕｔ動作の期間（ＤｏｕｔＬ）が図１５の例よりも更に長くなると、Ｃｏｒｅ動作が終了した後で、中位ページからデータを出力するＤｏｕｔ動作が開始されることとなる。この場合、読み出し動作の全体が完了するまでに要する期間は更に長くなってしまう。

図１６には、もう一つの比較例に係るシーケンシャルリードが行われる場合における、各部の電圧等の時間変化が、図１５と同様の方法で示されている。この比較例は、シーケンサ４１が、図６に示される７つの読み出し電圧ＶｒＡ等の全てを経るように、選択ワード線ＷＬｓｅｌの電圧を、高い方から順に読み出し電圧ＶｒＧ、ＶｒＦ、・・・、ＶｒＢ、ＶｒＡと順に切り替えて行く例となっている。

この場合、読み出し電圧ＶｒＣを用いたデータの読み出しが完了したタイミングで、最初に上位ページデータが確定することとなる。その後、読み出し電圧ＶｒＢを用いたデータの読み出しが完了したタイミングで中位ページデータが確定し、読み出し電圧ＶｒＡを用いたデータの読み出しが完了したタイミングで下位ページデータが確定する。この例においても、最初のページデータ（上位ページデータ）を入出力回路２１から出力可能となるタイミングは、Ｃｏｒｅ動作における終盤のタイミングとなっている。このため、Ｃｏｒｅ動作が終了してから最後のＤｏｕｔ動作が終了するまでの期間ＴＭは、図１５の例と同様に比較的長くなってしまっている。

そこで、本実施形態において実行されるシーケンシャルリードでは、選択ワード線ＷＬｓｅｌに印加される電圧の順序を、以上のような比較例の場合とは異なる順序に変更することで、上記の期間ＴＭを短くし、読み出し動作に要する全体の期間を短くすることとしている。

図１７を参照しながら、本実施形態において実行されるシーケンシャルリードの態様について説明する。図１７（Ａ）には、半導体記憶装置２のロジック制御用パッド群３２からメモリコントローラ１へと送信されるレディービジー信号Ｒ／Ｂの時間変化の例が、図１５（Ａ）と同様の方法で示されている。図１７（Ｂ）には、選択ワード線ＷＬｓｅｌに印加される電圧の時間変化の例が、図１５（Ｂ）と同様の方法で示されている。図１７（Ｃ）には、センスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持されるデータの時間変化の例が、図１５（Ｃ）と同様の方法で示されている。図１７（Ｄ）には、センスアンプユニットＳＡＵのラッチ回路ＡＤＬに保持されるデータの時間変化の例が、図１５（Ｄ）と同様の方法で示されている。図１７（Ｅ）には、センスアンプユニットＳＡＵのラッチ回路ＢＤＬに保持されるデータの時間変化の例が、図１７（Ｄ）と同様の方法で示されている。図１７（Ｆ）には、センスアンプユニットＳＡＵのラッチ回路ＣＤＬに保持されるデータの時間変化の例が、図１７（Ｄ）と同様の方法で示されている。

図１７の例では、図１５の例と同様に、先ず、メモリコントローラ１から入出力回路２１にコマンドＲＤが入力される。コマンドＲＤが入力されると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させると共に、シーケンシャルリードによる読み出し動作を開始する。図１７（Ｂ）に示されるように、シーケンサ４１は、選択ワード線ＷＬｓｅｌの電圧を、読み出し電圧ＶｒＡ、ＶｒＥ、ＶｒＢ、ＶｒＤ、ＶｒＦ、ＶｒＣ、ＶｒＧ、の順で、最終的には図６に示される７つの読み出し電圧ＶｒＡ等の全てを経るように切り替えて行く。また、シーケンサ４１は、選択ワード線ＷＬｓｅｌに各読み出し電圧が印加されたそれぞれの場合において、読み出し動作を行うことで選択メモリセルトランジスタＭＴからデータを取得して行く。

図１７（Ｂ）に示されるように、Ｃｏｒｅ動作が行われる期間、すなわち、選択ワード線ＷＬｓｅｌの電圧が切り換えられていく期間は、３つの小期間ＴＭＬ、ＴＭＭ、ＴＭＵに分けることができる。最初の小期間ＴＭＬでは、選択ワード線ＷＬｓｅｌの電圧が、読み出し電圧ＶｒＡ、ＶｒＥの順で切り替えられる。次の小期間ＴＭＭでは、選択ワード線ＷＬｓｅｌの電圧が、読み出し電圧ＶｒＢ、ＶｒＤ、ＶｒＦの順で切り替えられる。最後の小期間ＴＭＵでは、選択ワード線ＷＬｓｅｌの電圧が、読み出し電圧ＶｒＣ、ＶｒＧの順で切り替えられる。

小期間ＴＭＬにおいて選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒＡ、ＶｒＥは、いずれも下位ページデータを確定させるために必要な電圧である。小期間ＴＭＬにおいては、下位ページデータを確定させるために必要な全ての読み出し電圧ＶｒＡ等が選択ワード線ＷＬｓｅｌに印加される一方で、下位ページデータ以外のデータを確定させるために必要な読み出し電圧ＶｒＢ等は選択ワード線ＷＬｓｅｌに印加されない。このため、小期間ＴＭＬが終了したタイミングにおいては、下位ページデータが早期に確定する。以上のように、小期間ＴＭＬは、下位ページデータの読み出しに必要な電圧が選択ワード線ＷＬｓｅｌに印加される期間となっており、「下位ページに対応する小期間」ということができる。

小期間ＴＭＭにおいて選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒＢ、ＶｒＤ、ＶｒＦは、いずれも中位ページデータを確定させるために必要な電圧である。小期間ＴＭＭにおいては、中位ページデータを確定させるために必要な全ての読み出し電圧ＶｒＢ等が選択ワード線ＷＬｓｅｌに印加される一方で、中位ページデータ以外のデータを確定させるために必要な読み出し電圧ＶｒＡ等は選択ワード線ＷＬｓｅｌに印加されない。このため、小期間ＴＭＭが終了したタイミングにおいては、下位ページデータに続いて中位ページデータが確定する。以上のように、小期間ＴＭＭは、中位ページデータの読み出しに必要な電圧が選択ワード線ＷＬｓｅｌに印加される期間となっており、「中位ページに対応する小期間」ということができる。

小期間ＴＭＵにおいて選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒＣ、ＶｒＧは、いずれも上位ページデータを確定させるために必要な電圧である。小期間ＴＭＵにおいては、上位ページデータを確定させるために必要な全ての読み出し電圧ＶｒＣ等が選択ワード線ＷＬｓｅｌに印加される一方で、上位ページデータ以外のデータを確定させるために必要な読み出し電圧ＶｒＡ等は選択ワード線ＷＬｓｅｌに印加されない。このため、小期間ＴＭＵが終了したタイミングにおいては、下位ページデータ及び中位ページデータに続いて上位ページデータが確定する。以上のように、小期間ＴＭＵは、上位ページデータの読み出しに必要な電圧が選択ワード線ＷＬｓｅｌに印加される期間となっており、「上位ページに対応する小期間」ということができる。

小期間ＴＭＬが終了して下位ページデータが確定すると、確定した下位ページデータはラッチ回路ＡＤＬに格納される。ラッチ回路ＡＤＬに格納された下位ページデータがラッチ回路ＸＤＬに転送されると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。これにより、メモリコントローラ１は、半導体記憶装置２から下位ページデータが出力可能となったことを認識する。このため、レディービジー信号Ｒ／ＢがＨに変化した直後に、メモリコントローラ１から入出力回路２１にコマンドＤＯ１が入力される。なお、図１７（Ｄ）においては、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへ下位ページデータが転送された後、ラッチ回路ＡＤＬのデータが消去される様子が示されているが、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへ下位ページデータが転送された後も、下位ページデータがラッチ回路ＡＤＬに保持されていてもよい。

入出力回路２１にコマンドＤＯ１が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている下位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理、すなわちＤｏｕｔ動作を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。このとき、半導体記憶装置２では、小期間ＴＭＭにおけるＣｏｒｅ動作が引き続き行われている。図１７（Ａ）においては、上記のように下位ページデータのＤｏｕｔ動作が行われる期間が、図１５（Ａ）の場合と同様に「ＤｏｕｔＬ」と表記されている。

メモリコントローラ１による下位ページデータの取得（ＤｏｕｔＬ）が完了すると、メモリコントローラ１から入出力回路２１にコマンドＴＲが入力される。このコマンドＴＲは、次のページ（この例では中位ページ）のデータをラッチ回路ＸＤＬに転送すること、を半導体記憶装置２に指示するコマンドとして用いられる。

入出力回路２１にコマンドＴＲが入力されると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させる。図１７の例では、この時点で中位ページデータは未だ確定しておらず、小期間ＴＭＭの途中となっている。このため、ラッチ回路ＸＤＬへの中位ページデータの転送は、この時点では行われない。

その後、小期間ＴＭＭが終了して中位ページデータが確定すると、確定した中位ページデータはラッチ回路ＢＤＬに保持される。このタイミングで、本実施形態のようにメモリコントローラ１からコマンドＴＲが既に入力されていた場合には、半導体記憶装置２は、中位ページデータをラッチ回路ＢＤＬからラッチ回路ＸＤＬに転送する。中位ページデータがラッチ回路ＸＤＬに保持された状態、つまり、中位ページデータを入出力回路２１から出力可能な状態になると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。なお、図１７（Ｅ）においては、ラッチ回路ＢＤＬからラッチ回路ＸＤＬへ中位ページデータが転送された後、ラッチ回路ＢＤＬのデータが消去される様子が示されているが、ラッチ回路ＢＤＬからラッチ回路ＸＤＬへ中位ページデータが転送された後も、中位ページデータがラッチ回路ＢＤＬに保持されていてもよい。

これにより、メモリコントローラ１は、半導体記憶装置２から中位ページデータが出力可能となったことを認識する。このため、レディービジー信号Ｒ／ＢがＨに変化した直後に、メモリコントローラ１から入出力回路２１にコマンドＤＯ２が入力される。

入出力回路２１にコマンドＤＯ２が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている中位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理、すなわちＤｏｕｔ動作を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。このとき、半導体記憶装置２では、小期間ＴＭＵにおけるＣｏｒｅ動作が引き続き行われている。図１７（Ａ）においては、上記のように中位ページデータのＤｏｕｔ動作が行われる期間が、図１５（Ａ）の場合と同様に「ＤｏｕｔＭ」と表記されている。

メモリコントローラ１による中位ページデータの取得（ＤｏｕｔＭ）が完了すると、メモリコントローラ１から入出力回路２１にコマンドＴＲが入力される。このコマンドＴＲは、次のページ（この例では上位ページ）のデータをラッチ回路ＸＤＬに転送すること、を半導体記憶装置２に指示するコマンドとして用いられる。

入出力回路２１にコマンドＴＲが入力されると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＨからＬに変化させる。図１７の例では、この時点で上位ページデータは未だ確定しておらず、小期間ＴＭＵの途中となっている。このため、ラッチ回路ＸＤＬへの上位ページデータの転送は、この時点では行われない。

その後、小期間ＴＭＵが終了して上位ページデータが確定すると、確定した上位ページデータはラッチ回路ＣＤＬに保持される。このタイミングで、本実施形態のようにメモリコントローラ１からコマンドＴＲが既に入力されていた場合には、半導体記憶装置２は、上位ページデータをラッチ回路ＣＤＬからラッチ回路ＸＤＬに転送する。上位ページデータがラッチ回路ＸＤＬに保持された状態、つまり、上位ページデータを入出力回路２１から出力可能な状態になると、半導体記憶装置２は、レディービジー信号Ｒ／ＢをＬからＨに変化させる。なお、図１７（Ｆ）においては、ラッチ回路ＣＤＬからラッチ回路ＸＤＬへ上位ページデータが転送された後、ラッチ回路ＣＤＬのデータが消去される様子が示されているが、ラッチ回路ＣＤＬからラッチ回路ＸＤＬへ上位ページデータが転送された後も、上位ページデータがラッチ回路ＣＤＬに保持されていてもよい。

これにより、メモリコントローラ１は、半導体記憶装置２から上位ページデータが出力可能となったことを認識する。このため、レディービジー信号Ｒ／ＢがＨに変化した直後に、メモリコントローラ１から入出力回路２１にコマンドＤＯ３が入力される。

入出力回路２１にコマンドＤＯ３が入力されると、半導体記憶装置２は、ラッチ回路ＸＤＬに保持されている上位ページデータを、入出力回路２１からメモリコントローラ１へと出力する処理、すなわちＤｏｕｔ動作を行う。その間、レディービジー信号Ｒ／ＢはＨのままである。図１７（Ａ）においては、上記のように上位ページデータのＤｏｕｔ動作が行われる期間が、図１５（Ａ）の場合と同様に「ＤｏｕｔＵ」と表記されている。

小期間ＴＭＵが終了すると、シーケンサ４１は、選択ワード線ＷＬｓｅｌの電圧を、読み出し電圧ＶｒＧから０Ｖ（電圧Ｖｓｓ）へと戻す。つまり、小期間ＴＭＵの後にリカバリー期間ＲＲが続くこととなる。リカバリー期間ＲＲが終了した後に、メモリコントローラ１による上位ページデータの取得（ＤｏｕｔＵ）が完了する

以上のように、本実施形態に係る半導体記憶装置２では、入出力回路２１がコマンドＲＤを受信すると、シーケンサ４１は、読み出しの対象とされた各ページに対応する小期間ＴＭＬ、ＴＭＭ、ＴＭＵのそれぞれにおいて、選択ワード線ＷＬｓｅｌの電圧を切り替えることで、当該小期間に対応するページのデータを確定させる処理を行う。それぞれの小期間ＴＭＬ、ＴＭＭ、ＴＭＵにおいて、シーケンサ４１は、選択ワード線ＷＬｓｅｌの電圧を、当該小期間に対応するページのデータを確定させるために必要な全ての電圧を経るように切り替える一方、選択ワード線ＷＬｓｅｌの電圧を、当該小期間に対応する前記ページとは異なるページのデータを確定させるために必要な電圧には切り替えない。

また、本実施形態においては、下位ページ、中位ページ、上位ページのうちの一部のページのデータが確定する毎に、シーケンサ４１は、当該データをラッチ回路ＸＤＬに保持することで、入出力回路２１から出力可能な状態とする。その結果、シーケンサ４１は、データを入出力回路２１から出力する処理（つまりＤｏｕｔ動作）の少なくとも一部を、選択ワード線ＷＬｓｅｌの電圧を切り替える処理（つまりＣｏｒｅ動作）と並行して行うことができる。

このような方法で行われるシーケンシャルリードにおいては、Ｃｏｒｅ動作が開始されてから比較的早いタイミングで、最初のページデータ（下位ページデータ）を入出力回路２１から出力可能な状態とすることができる。

比較例よりも早いタイミングでＤｏｕｔ動作が開始されるため、本実施形態では、下位ページからデータを出力するＤｏｕｔ動作の期間（ＤｏｕｔＬ）と、中位ページからデータを出力するＤｏｕｔ動作の期間（ＤｏｕｔＭ）と、の両方が、Ｃｏｒｅ動作が行われる期間に隠されている。その結果、Ｃｏｒｅ動作が終了してから最後のＤｏｕｔ動作が終了するまでの期間ＴＭが、比較例よりも短くなるので、読み出し動作の全体に要する時間が短縮されている。

下位ページデータ、中位ページデータ、及び上位ページデータを連続して読み出すために要する時間について、図１８を参照しながら説明する。図１８（Ａ）には、図１３のノーマルリードに要する時間の例が示されている。同図に示される「Ｃｏｒｅ動作」は、ノーマルリードで実行されるＣｏｒｅ動作の合計時間である。図１３に示されるように、ノーマルリードのＣｏｒｅ動作が行われる期間には、３つのセットアップ期間Ｒと、４つの読み出し期間ＲＷＬと、３つのリカバリー期間ＲＲとが含まれる。ノーマルリードが行われる際のＣｏｒｅ動作の合計時間は、図１８（Ａ）に示されるように、それらの期間の和となる。

図１８（Ａ）に示される「Ｄｏｕｔ動作」は、ノーマルリードで実行されるＤｏｕｔ動作のうち、Ｃｏｒｅ動作とは重ならない期間に実行された部分の合計時間である。ノーマルリードでは、Ｄｏｕｔ動作の全体が、Ｃｏｒｅ動作とは重ならない期間に実行される。このため、図１８（Ａ）に示される「Ｄｏｕｔ動作」は、ノーマルリードで実行されるＤｏｕｔ動作の合計時間に等しい。

図１８（Ｂ）には、図１４のキャッシュリードに要する時間の例が示されている。同図に示される「Ｃｏｒｅ動作」及び「Ｄｏｕｔ動作」の定義は上記と同様である。キャッシュリードのＣｏｒｅ動作が行われる期間にも、ノーマルリードの場合と同様に、３つのセットアップ期間Ｒと、４つの読み出し期間ＲＷＬと、１つのリカバリー期間ＲＲとが含まれる。このため、キャッシュリードが行われる際のＣｏｒｅ動作の合計時間は、図１８（Ｂ）に示されるようにそれらの期間の和となる。これは、図１８（Ａ）に示されるノーマルリードにおけるＣｏｒｅ動作の時間と同等である。

一方で、キャッシュリードで実行されるＤｏｕｔ動作は、その一部がＣｏｒｅ動作と並行して実行される。従って、図１８（Ｂ）に示されるように、キャッシュリードに要する時間は、図１８（Ａ）のノーマルリードに要する時間より、短くなる。

図１８（Ｃ）には、図１５の比較例に係るシーケンシャルリードに要する時間の例が示されている。図１５に示されるように、比較例に係るシーケンシャルリードのＣｏｒｅ動作が行われる期間には、１つのセットアップ期間Ｒと、６つの読み出し期間ＲＷＬと、１つのリカバリー期間ＲＲとが含まれる。従って、比較例に係るシーケンシャルリードが行われる際のＣｏｒｅ動作の合計時間は、図１８（Ｃ）に示されるように、図１８（Ａ）に示すノーマルリードにおけるＣｏｒｅ動作の時間よりも、短くなる。

比較例に係るシーケンシャルリードで実行されるＤｏｕｔ動作は、その一部がＣｏｒｅ動作と並行して実行される。両動作が並行して実行される期間の長さは条件によって変化し得るが、Ｃｏｒｅ動作とは重ならない期間に実行される部分の合計時間は、図１８（Ｃ）に示されるように、図１８（Ａ）に示すノーマルリードにおけるＤｏｕｔ動作の時間よりも、短くなる。

図１８（Ｄ）には、図１７の本実施形態に係るシーケンシャルリードに要する時間の例が示されている。図１７に示されるように、本実施形態に係るシーケンシャルリードのＣｏｒｅ動作が行われる期間にも、比較例の場合と同様に、１つのセットアップ期間Ｒと、６つの読み出し期間ＲＷＬと、１つのリカバリー期間ＲＲとが含まれる。このため、本実施形態に係るシーケンシャルリードが行われる際のＣｏｒｅ動作の合計時間は、図１８（Ｄ）に示されるように、図１８（Ａ）に示すノーマルリードにおけるＣｏｒｅ動作の時間よりも、短くなる。

本実施形態に係るシーケンシャルリードでは、３回のうち２回分のＤｏｕｔ動作が、Ｃｏｒｅ動作と並行して実行される。その結果、Ｄｏｕｔ動作のうち、Ｃｏｒｅ動作とは重ならない期間に実行される部分の合計時間は、図１８（Ｄ）に示されるように、図１８（Ｃ）に示す比較例に係るシーケンシャルリードにおけるＤｏｕｔ動作の時間よりも、短くなる。

以上のように、本実施形態に係るシーケンシャルリードでは、他の方法に比べて、読み出し動作の全体に要する時間を最も短くすることができる。尚、以上に説明した各時間はあくまで一例であって、条件によって変化し得る。ただし、Ｄｏｕｔ動作に要する時間等の条件を揃えた上でそれぞれの読み出し方法を比較すれば、図１８の例のように、本実施形態に係るシーケンシャルリードの所要時間が最も短くなる。

本実施形態においては、メモリコントローラ１からのコマンドＲＤを入出力回路２１が受信すると、シーケンサ４１が図１７のシーケンシャルリードを実行する。先に述べたように、コマンドＲＤは、メモリセルトランジスタＭＴに記憶されている全てのページ、すなわち、下位ページ、中位ページ、及び上位ページデータを連続して読み出すコマンドである。このような態様に替えて、下位ページ、中位ページ、及び上位ページの全てではなく、一部の複数ページを連続して読み出すコマンドを入出力回路２１が受信した場合にも、本実施形態と同様のシーケンシャルリードが実行されてもよい。

例えば、下位ページ及び中位ページのみを連続して実行するコマンドを入出力回路２１が受信した場合には、シーケンサ４１が、選択ワード線ＷＬｓｅｌに対し読み出し電圧ＶｒＡ、ＶｒＥ、ＶｒＢ、ＶｒＤ、ＶｒＦを順に印加しながら、下位データ及び中位データを順に確定させることとすればよい。また、例えば、中位ページ及び上位ページのみを連続して実行するコマンドを入出力回路２１が受信した場合には、シーケンサ４１が、選択ワード線ＷＬｓｅｌに対し読み出し電圧ＶｒＢ、ＶｒＤ、ＶｒＦ、ＶｒＣ、ＶｒＧを順に印加しながら、中位データ及び上位データを順に確定させることとすればよい。いずれの場合であっても、メモリコントローラ１からシーケンシャルリードを指示するコマンドは、メモリセルトランジスタＭＴから複数のページのデータを連続して読み出す動作、を指示するコマンドであればよい。これにより、Ｃｏｒｅ動作を開始してから従来よりも早いタイミングで、最初のページデータについてのＤｏｕｔ動作を開始することが可能となる。

第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

図１９には、本実施形態のシーケンシャルリードが行われる場合における各部の電圧等の時間変化が、図１７と同様の方法で示されている。図１９と図１７とを対比すると明らかなように、本実施形態は、シーケンシャルリードの際に、選択ワード線ＷＬｓｅｌに各読み出し電圧ＶｒＡ等が印加される順序において、第１実施形態と異なっている。

最初の小期間ＴＭＬにおいて、シーケンサ４１は、選択ワード線ＷＬｓｅｌに印加される電圧を、読み出し電圧ＶｒＥ、ＶｒＡの順に変化するよう切り替えることで、下位ページデータを確定させる。小期間ＴＭＬに続く小期間ＴＭＭにおいて、シーケンサ４１は、選択ワード線ＷＬｓｅｌに印加される電圧を、読み出し電圧ＶｒＦ、ＶｒＤ、ＶｒＢの順に変化するよう切り替えることで、中位ページデータを確定させる。小期間ＴＭＭに続く小期間ＴＭＵにおいて、シーケンサ４１は、選択ワード線ＷＬｓｅｌに印加される電圧を、読み出し電圧ＶｒＧ、ＶｒＣの順に変化するよう切り替えることで、上位ページデータを確定させる。

このように、小期間ＴＭＬ、ＴＭＭ、ＴＭＵのいずれにおいても、シーケンサ４１は、選択ワード線ＷＬｓｅｌの電圧を段階的に小さくなるように切り替えて行く。

図１９（Ｂ）においては図示が省略されているが、小期間ＴＭＬのうち、最初の読み出し電圧ＶｒＥが印加されるセットアップ期間Ｒにおいては、選択ワード線ＷＬｓｅｌに読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが先ず印加された後、これに続いて読み出し電圧ＶｒＥが印加される。

読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤは、読み出し電圧ＶｒＡ～ＶｒＧのいずれよりも大きな電圧である。従って、本実施形態のように読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤに続いて読み出し電圧ＶｒＥが印加されると、第１実施形態のように読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤに続いて読み出し電圧ＶｒＡが印加される場合に比べて、読み出し電圧の値を早期に目標値に到達させることができる。つまり、セットアップ期間Ｒの長さを、第１実施形態に比べて短くすることができる。

このように、本実施形態では、入出力回路２１がコマンドＲＤを受信してから最初の小期間ＴＭＬにおいて、シーケンサ４１が、選択ワード線ＷＬｓｅｌの電圧を段階的に小さくして行くように構成されている。これにより、セットアップ期間Ｒが短くなるので、読み出し動作の全体を更に短時間で完了させることが可能となる。

第３実施形態について説明する。以下では、上記の第２実施形態と異なる点について主に説明し、第２実施形態と共通する点については適宜説明を省略する。

図２０には、本実施形態のシーケンシャルリードが行われる場合における各部の電圧等の時間変化が、図１９と同様の方法で示されている。本実施形態も第２実施形態と同様に、シーケンシャルリードの際に、選択ワード線ＷＬｓｅｌに各読み出し電圧ＶｒＡ等が印加される順序において、第１実施形態と異なっている。

最初の小期間ＴＭＬにおいて、選択ワード線ＷＬｓｅｌに印加される読み出し電圧の順序は、第２実施形態と同じである。また、小期間ＴＭＭ、ＴＭＵにおいて、選択ワード線ＷＬｓｅｌに印加される読み出し電圧の順序は、第１実施形態と同じである。

このように、本実施形態では、セットアップ期間Ｒを含む最初の小期間ＴＭＬにおいてのみ、シーケンサ４１が、選択ワード線ＷＬｓｅｌの電圧を段階的に小さくするように構成されている。選択ワード線ＷＬｓｅｌの電圧が段階的に小さくされる小期間は、本実施形態のように一部の小期間ＴＭＬのみであってもよく、第２実施形態のように全ての小期間ＴＭＬ、ＴＭＭ、ＴＭＵであってもよい。ただし、セットアップ期間Ｒが短くなるという効果を得るためには、少なくとも最初の小期間において、選択ワード線ＷＬｓｅｌの電圧が段階的に小さくされることが好ましい。

第４実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

図２１には、本実施形態のシーケンシャルリードが行われる場合における各部の電圧等の時間変化が、図１７と同様の方法で示されている。本実施形態も、シーケンシャルリードの際に、選択ワード線ＷＬｓｅｌに各読み出し電圧ＶｒＡ等が印加される順序において、第１実施形態と異なっている。

最初の小期間ＴＭＬにおいて、選択ワード線ＷＬｓｅｌに印加される読み出し電圧の順序は、第２実施形態と同じである。また、小期間ＴＭＭにおいて、選択ワード線ＷＬｓｅｌに印加される読み出し電圧の順序は、第１実施形態と同じである。小期間ＴＭＵにおいて、選択ワード線ＷＬｓｅｌに印加される読み出し電圧の順序は、第２実施形態と同じである。このため、選択ワード線ＷＬｓｅｌに印加される電圧は、読み出し電圧ＶｒＥ、ＶｒＡ、ＶｒＢ、ＶｒＤ、ＶｒＦ、ＶｒＧ、ＶｒＣの順で切り替えられていく。

本実施形態でも第２実施形態と同様に、最初の小期間ＴＭＬにおいて、選択ワード線ＷＬｓｅｌの電圧が段階的に小さくされる。これにより、セットアップ期間Ｒが短くなるという効果が得られる。

また本実施形態では、セットアップ期間Ｒが短くなるという上記の効果を得ながらも、読み出し電圧が次第に大きくなっていく期間、すなわち、読み出し電圧がＶｒＡ、ＶｒＢ、ＶｒＤ、ＶｒＦ、ＶｒＧの順に切り替えられていく期間が、可能な限り長く確保されている。その結果、読み出し電圧を、ＶｒＢ、ＶｒＤ、ＶｒＦ、ＶｒＧのそれぞれの値において早期に落ち着かせることができるので、読み出し動作の全体を更に短時間で完了させることが可能となる。

第５実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

図２２には、本実施形態のシーケンシャルリードが行われる場合における各部の電圧等の時間変化が、図１７と同様の方法で示されている。本実施形態も、シーケンシャルリードの際に、選択ワード線ＷＬｓｅｌに各読み出し電圧ＶｒＡ等が印加される順序において、第１実施形態と異なっている。

本実施形態では、選択ワード線ＷＬｓｅｌに印加される電圧が、読み出し電圧ＶｒＧ、ＶｒＣ、ＶｒＢ、ＶｒＤ、ＶｒＦ、ＶｒＥ、ＶｒＡの順で切り替えられていく。本実施形態では、最初の小期間が、上位データを確定させるための小期間ＴＭＵとなり、続く小期間が、中位データを確定させるための小期間ＴＭＭとなり、最後の小期間が、上位データを確定させるための小期間ＴＭＵとなるように、選択ワード線ＷＬｓｅｌに印加される電圧をシーケンサ４１が切り替えて行く構成となっている。

本実施形態では、Ｃｏｒｅ動作において、上位ページ、中位ページ、下位ページの順でデータが確定して行くので、Ｄｏｕｔ動作によるデータの出力もこの順序で行われる。このように、各ページのデータをどのような順序で読み出すかは、適宜変更してもよい。

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。例えば、図２３に示すように、図１７で示したシーケンシャルリードの動作を、２回以上連続して行ってもよい。この場合、１回目のシーケンシャルリードの動作を指示するコマンドＲＤ１に対して、２回目のシーケンシャルリードの動作を指示するコマンドＲＤ２’を、図１４の比較例で示したように、キャッシュリードによる読み出し動作を指示するコマンドとしてもよい。

２：半導体記憶装置、２１：入出力回路、４１：シーケンサ、１１０，２１０：メモリセルアレイ、ＭＴ：メモリセルトランジスタ、ＷＬ：ワード線。

Claims (5)

1. 複数のメモリセルトランジスタを含むメモリセルアレイと、
   前記メモリセルトランジスタのゲートに繋がるワード線と、
   前記メモリセルアレイの動作を制御する制御回路と、
   コマンドを受信する入力回路と、を備え、
   前記メモリセルトランジスタから複数のページのデータを連続して読み出す動作、を指示するコマンドを、前記入力回路が受信すると、
   前記制御回路は、読み出しの対象とされた前記ページに対応する小期間のそれぞれにおいて、前記ワード線の電圧を切り替えることで、当該小期間に対応する前記ページのデータを確定させるものであり、
   それぞれの前記小期間において、前記制御回路は、
   前記ワード線の電圧を、当該小期間に対応する前記ページのデータを確定させるために必要な全ての電圧を経るように切り替える一方、
   前記ワード線の電圧を、当該小期間に対応する前記ページとは異なる前記ページのデータを確定させるために必要な電圧には切り替えない、半導体記憶装置。
2. データを出力する出力回路を更に備え、
   一部の前記ページのデータが確定すると、前記制御回路は、当該データを前記出力回路から出力可能な状態とする、請求項１に記載の半導体記憶装置。
3. 前記制御回路は、データを出力回路から出力する処理の少なくとも一部を、前記ワード線の電圧を切り替える処理と並行して行う、請求項２に記載の半導体記憶装置。
4. 少なくとも一部の前記小期間では、前記ワード線の電圧が段階的に小さくされる、請求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. 前記入力回路が前記コマンドを受信してから最初の前記小期間において、前記ワード線の電圧が段階的に小さくされる、請求項４に記載の半導体記憶装置。

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