JP7618404B2 - 記憶装置 - Google Patents
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Description
本発明の一態様は、半導体装置に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や、半導体素子を含む回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、通信装置および電子機器などは、半導体素子や半導体回路を含む場合がある。よって、表示装置、発光装置、照明装置、電気光学装置、撮像装置、通信装置および電子機器なども、半導体装置と呼ばれる場合がある。
近年、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下、「ＯＳトランジスタ」または「ＯＳ－ＦＥＴ」ともいう）が注目されている（特許文献１）。
ＯＳトランジスタはオフ電流が非常に小さい。この特徴を利用した不揮発性メモリが、特許文献２および特許文献３に開示されている。ＯＳトランジスタを用いた不揮発性メモリは、データの書き換え可能回数に制限がなく、さらにデータを書き換えるときの消費電力も少ない。
なお、本明細書においてＯＳトランジスタを用いた不揮発性メモリをＮＯＳＲＡＭ（登録商標）と呼ぶ場合がある。ＮＯＳＲＡＭとは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。
本発明の一形態は、信頼性の高い記憶装置を提供することを課題の一とする。または、本発明の一形態は、記憶容量の大きい記憶装置を提供することを課題の一とする。または、本発明の一形態は、占有面積が小さい記憶装置を提供することを課題の一とする。または、本発明の一形態は、製造コストの低い記憶装置を提供することを課題の一とする。または、本発明の一形態は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一形態は、製造コストの低い半導体装置を提供することを課題の一とする。または、本発明の一形態は、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、書き込み用トランジスタと、読み出し用トランジスタと、を備える記憶素子（「メモリセル」ともいう。）を複数接続したＮＡＮＤ型の記憶装置である。書き込み用トランジスタの半導体層に酸化物半導体を用いることで、保持容量が不要もしくは保持容量の小型化が可能になる。読み出し用トランジスタはバックゲートを備える。バックゲートに読み出し用の電圧を印加することにより、記憶素子が保持している情報を読み出すことができる。
本発明の別の一態様は、第１メモリセルと、第２メモリセルと、第１配線と、第２配線と、第３配線と、第１トランジスタと、第２トランジスタと、を備え、第１メモリセルおよび第２メモリセルのそれぞれは、第３トランジスタと、第４トランジスタと、を備え、第１メモリセルに含まれる第３トランジスタのソースは、第３配線と電気的に接続され、第１メモリセルに含まれる第３トランジスタのドレインは、第２メモリセルに含まれる第３トランジスタのソースと電気的に接続され、第１メモリセルに含まれる第３トランジスタのゲートは第１配線と電気的に接続され、第２メモリセルに含まれる第３トランジスタのゲートは第２配線と電気的に接続され、第１メモリセルに含まれる第４トランジスタのソースは、第１トランジスタと電気的に接続され、第１メモリセルに含まれる第４トランジスタのドレインは、第２メモリセルに含まれる第４トランジスタのソースと電気的に接続され、第１メモリセルに含まれる第４トランジスタのゲートは、第１メモリセルに含まれる第３トランジスタのドレインと電気的に接続され、第２メモリセルに含まれる第４トランジスタのゲートは、第２メモリセルに含まれる第３トランジスタのドレインと電気的に接続され、第２メモリセルに含まれる第４トランジスタのドレインは、第２トランジスタと電気的に接続され、第１メモリセルに含まれる第４トランジスタと第２メモリセルに含まれる第４トランジスタは、バックゲートを有するトランジスタである記憶装置である。
また、本発明の別の一態様は、ｎ個（ｎは３以上の整数）のメモリセルと、ｎ本のワード線と、ビット線と、第１トランジスタと、第２トランジスタと、を備え、ｎ個のメモリセルのそれぞれは、第３トランジスタと、第４トランジスタと、を備え、１番目のメモリセルに含まれる第３トランジスタのソースは、ビット線と電気的に接続され、１番目のメモリセルに含まれる第３トランジスタのドレインは、２番目のメモリセルに含まれる第３トランジスタのソースと電気的に接続され、１番目のメモリセルに含まれる第３トランジスタのゲートは、１本目のワード線と電気的に接続され、１番目のメモリセルに含まれる第４トランジスタのソースは、第１トランジスタと電気的に接続され、１番目のメモリセルに含まれる第４トランジスタのドレインは、２番目のメモリセルに含まれる第４トランジスタのソースと電気的に接続され、１番目のメモリセルに含まれる第４トランジスタのゲートは、１番目のメモリセルに含まれる第３トランジスタのドレインと電気的に接続され、ｉ番目（ｉは２以上ｎ未満の整数）のメモリセルに含まれる第３トランジスタのソースは、ｉ－１番目のメモリセルに含まれる第３トランジスタのドレインと電気的に接続され、ｉ番目のメモリセルに含まれる第３トランジスタのドレインは、ｉ＋１番目のメモリセルに含まれる第３トランジスタのソースと電気的に接続され、ｉ番目のメモリセルに含まれる第３トランジスタのゲートは、ｉ本目のワード線と電気的に接続され、ｉ番目のメモリセルに含まれる第４トランジスタのソースは、ｉ－１番目のメモリセルに含まれる第４トランジスタのドレインと電気的に接続され、ｉ番目のメモリセルに含まれる第４トランジスタのドレインは、ｉ＋１番目のメモリセルに含まれる第４トランジスタのソースと電気的に接続され、ｉ番目のメモリセルに含まれる第４トランジスタのゲートは、ｉ番目のメモリセルに含まれる第３トランジスタのドレインと電気的に接続され、ｎ番目のメモリセルに含まれる第３トランジスタのソースは、ｎ－１番目のメモリセルに含まれる第３トランジスタのドレインと電気的に接続され、ｎ番目のメモリセルに含まれる第３トランジスタのゲートは、ｎ本目のワード線と電気的に接続され、ｎ番目のメモリセルに含まれる第４トランジスタのソースは、ｎ－１番目のメモリセルに含まれる第４トランジスタのドレインと電気的に接続され、ｎ番目のメモリセルに含まれる第４トランジスタのドレインは、第２トランジスタと電気的に接続され、ｎ番目のメモリセルに含まれる第４トランジスタのゲートは、ｎ番目のメモリセルに含まれる第３トランジスタのドレインと電気的に接続され、ｎ個のメモリセルが備える第４トランジスタのそれぞれは、バックゲートを有するトランジスタである記憶装置である。
また、本発明の別の一態様は、ｎ個（ｎは３以上の整数）のメモリセルと、ｎ本のワード線と、第１配線と、第１ビット線と、第２ビット線と、第１トランジスタと、第２トランジスタと、第５トランジスタと、を備え、ｎ個のメモリセルのそれぞれは、第３トランジスタと、第４トランジスタと、を備え、１番目のメモリセルに含まれる第３トランジスタのソースは、第１ビット線と電気的に接続され、１番目のメモリセルに含まれる第３トランジスタのドレインは、２番目のメモリセルに含まれる第３トランジスタのソースと電気的に接続され、１番目のメモリセルに含まれる第３トランジスタのゲートは、１本目のワード線と電気的に接続され、１番目のメモリセルに含まれる第４トランジスタのソースは、第１トランジスタと電気的に接続され、１番目のメモリセルに含まれる第４トランジスタのドレインは、２番目のメモリセルに含まれる第４トランジスタのソースと電気的に接続され、１番目のメモリセルに含まれる第４トランジスタのゲートは、１番目のメモリセルに含まれる第３トランジスタのドレインと電気的に接続され、ｉ番目（ｉは２以上ｎ未満の整数）のメモリセルに含まれる第３トランジスタのソースは、ｉ－１番目のメモリセルに含まれる第３トランジスタのドレインと電気的に接続され、ｉ番目のメモリセルに含まれる第３トランジスタのドレインは、ｉ＋１番目のメモリセルに含まれる第３トランジスタのソースと電気的に接続され、ｉ番目のメモリセルに含まれる第３トランジスタのゲートは、ｉ本目のワード線と電気的に接続され、ｉ番目のメモリセルに含まれる第４トランジスタのソースは、ｉ－１番目のメモリセルに含まれる第４トランジスタのドレインと電気的に接続され、ｉ番目のメモリセルに含まれる第４トランジスタのドレインは、ｉ＋１番目のメモリセルに含まれる第４トランジスタのソースと電気的に接続され、ｉ番目のメモリセルに含まれる第４トランジスタのゲートは、ｉ番目のメモリセルに含まれる第３トランジスタのドレインと電気的に接続され、ｎ番目のメモリセルに含まれる第３トランジスタのソースは、ｎ－１番目のメモリセルに含まれる第３トランジスタのドレインと電気的に接続され、ｎ番目のメモリセルに含まれる第３トランジスタのゲートは、ｎ本目のワード線と電気的に接続され、ｎ番目のメモリセルに含まれる第４トランジスタのソースは、ｎ－１番目のメモリセルに含まれる第４トランジスタのドレインと電気的に接続され、ｎ番目のメモリセルに含まれる第４トランジスタのドレインは、第２トランジスタと電気的に接続され、ｎ番目のメモリセルに含まれる第４トランジスタのゲートは、ｎ番目のメモリセルに含まれる第３トランジスタのドレインと電気的に接続され、ｎ番目のメモリセルに含まれる第３トランジスタのドレインは、第５トランジスタのソースと電気的に接続され、第５トランジスタのドレインは、第２ビット線と電気的に接続され、第５トランジスタのゲートは、第１配線と電気的に接続され、ｎ個のメモリセルが備える第４トランジスタのそれぞれは、バックゲートを有するトランジスタである記憶装置である。
全てのメモリセルにおいて、それぞれのメモリセルが備える第３トランジスタのドレインに、容量を備えてもよい。また、第３トランジスタは、半導体層に酸化物半導体を含むトランジスタを用いることが好ましい。第４トランジスタは、半導体層に酸化物半導体を含むトランジスタを用いることが好ましい。
本発明の一形態により、信頼性の高い記憶装置を提供することができる。または、本発明の一形態により、記憶容量の大きい記憶装置を提供することができる。または、本発明の一形態により、占有面積が小さい記憶装置を提供することができる。または、本発明の一形態により、製造コストの低い記憶装置を提供することができる。または、本発明の一形態により、信頼性の高い半導体装置を提供することができる。または、本発明の一形態により、製造コストの低い半導体装置を提供することができる。または、本発明の一形態により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その説明の繰り返しは省略する。
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため図に反映しないことがある。
また、上面図（「平面図」ともいう）や斜視図などにおいて、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、もしくは、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
また、本明細書などにおいて、「平行」とは、例えば、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。
また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」、「Ｈ電位」、または「Ｈ」ともいう）とは、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」、「Ｌ電位」、または「Ｌ」ともいう）よりも高い電位の電源電位を示す。また、ＶＳＳとは、ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（以下、単に「ＧＮＤ」、または「ＧＮＤ電位」ともいう）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）のｎチャネル型電界効果トランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、０Ｖより大きいものとする。また、明示されている場合を除き、「トランジスタのゲートにＨ電位を供給する。」とは、「トランジスタをオン状態にする。」と同義の場合がある。また、明示されている場合を除き、「トランジスタのゲートにＬ電位を供給する。」とは、「トランジスタをオフ状態にする。」と同義の場合がある。
また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。よって、本発明の一態様に係る記載を理解し易くするため、本明細書等において、ソースまたはドレインの一方を「ソース」と呼び、ソースまたはドレインの他方を「ドレイン」と呼ぶ場合がある。
また、図面などにおいて、配線および電極などの電位をわかりやすくするため、配線および電極などに隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線および電極などには、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソースまたはドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「一対の導電体」「一対の導電領域」「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る記憶装置１００の回路図を示す。記憶装置１００は、トランジスタ１３１とトランジスタ１３２の間に、複数の記憶素子１１０を含む構成を有する。図１（Ｂ）に、記憶素子１１０の回路図を示す。記憶素子１１０は、トランジスタ１１１およびトランジスタ１１２を有する。トランジスタ１１２はバックゲートを備える。
図１（Ａ）に、本発明の一態様に係る記憶装置１００の回路図を示す。記憶装置１００は、トランジスタ１３１とトランジスタ１３２の間に、複数の記憶素子１１０を含む構成を有する。図１（Ｂ）に、記憶素子１１０の回路図を示す。記憶素子１１０は、トランジスタ１１１およびトランジスタ１１２を有する。トランジスタ１１２はバックゲートを備える。
本実施の形態などでは、１番目の記憶素子１１０を記憶素子１１０［１］と示し、ｎ番目（ｎは３以上の整数）の記憶素子１１０を記憶素子１１０［ｎ］と示す。また、ｉ番目（ｉは２以上ｎ未満の整数）の記憶素子１１０を記憶素子１１０［ｉ］と示す。なお、記憶素子１１０［１］乃至記憶素子１１０［ｎ］に共通の事柄について説明する場合は、単に「記憶素子１１０」と示す場合がある。
また、本実施の形態などでは、記憶素子１１０［１］に含まれるトランジスタ１１１をトランジスタ１１１［１］と示し、記憶素子１１０［ｉ］に含まれるトランジスタ１１１をトランジスタ１１１［ｉ］と示し、記憶素子１１０［ｎ］に含まれるトランジスタ１１１をトランジスタ１１１［ｎ］と示す。なお、トランジスタ１１１［１］乃至トランジスタ１１１［ｎ］に共通の事柄について説明する場合は、単に「トランジスタ１１１」と示す場合がある。トランジスタ１１２および後述するノード１１３なども、トランジスタ１１１と同様に表記する。
＜記憶装置の構成例＞
図１（Ａ）に示す記憶装置１００の回路構成例について詳細に説明する。記憶素子１１０［１］に含まれるトランジスタ１１１［１］のソースまたはドレインの一方は、配線ＷＢＬと電気的に接続され、他方はノード１１３［１］と電気的に接続される。トランジスタ１１１［１］のゲートは、端子１２１［１］と電気的に接続される。トランジスタ１１２［１］のソースまたはドレインの一方は、トランジスタ１３１と電気的に接続され、他方はトランジスタ１１２［２］のソースまたは、ドレインの一方と電気的に接続される。トランジスタ１１２［１］のゲートは、ノード１１３［１］と電気的に接続される。トランジスタ１１２［１］のバックゲートは、端子１２２［１］と電気的に接続される。
図１（Ａ）に示す記憶装置１００の回路構成例について詳細に説明する。記憶素子１１０［１］に含まれるトランジスタ１１１［１］のソースまたはドレインの一方は、配線ＷＢＬと電気的に接続され、他方はノード１１３［１］と電気的に接続される。トランジスタ１１１［１］のゲートは、端子１２１［１］と電気的に接続される。トランジスタ１１２［１］のソースまたはドレインの一方は、トランジスタ１３１と電気的に接続され、他方はトランジスタ１１２［２］のソースまたは、ドレインの一方と電気的に接続される。トランジスタ１１２［１］のゲートは、ノード１１３［１］と電気的に接続される。トランジスタ１１２［１］のバックゲートは、端子１２２［１］と電気的に接続される。
また、トランジスタ１３１のソースまたはドレインの一方は、配線ＲＢＬと電気的に接続され、他方はトランジスタ１１２［１］のソースまたはドレインの一方と電気的に接続される。トランジスタ１３１のゲートは端子１３３と電気的に接続される。
記憶素子１１０［２］に含まれるトランジスタ１１１［２］のソースまたはドレインの一方は、ノード１１３［１］と電気的に接続され、他方はノード１１３［２］と電気的に接続される。トランジスタ１１１［２］のゲートは、端子１２１［２］と電気的に接続される。トランジスタ１１２［２］のソースまたはドレインの一方は、トランジスタ１１２［１］のソースまたはドレインの他方と電気的に接続され、ゲートは、ノード１１３［２］と電気的に接続される。トランジスタ１１２［２］のバックゲートは、端子１２２［２］と電気的に接続される。
記憶素子１１０［ｉ］に含まれるトランジスタ１１１［ｉ］のソースまたはドレインの一方はノード１１３［ｉ－１］（図示せず。）と電気的に接続され、他方はノード１１３［ｉ］（図示せず。）と電気的に接続される。トランジスタ１１１［ｉ］のゲートは端子１２１［ｉ］と電気的に接続される。トランジスタ１１２［ｉ］のソースまたはドレインの一方は、トランジスタ１１２［ｉ－１］（図示せず。）のソースまたはドレインの一方もしくは他方と電気的に接続される。トランジスタ１１２［ｉ］のゲートはノード１１３［ｉ］と電気的に接続され、トランジスタ１１２［ｉ］のバックゲートは、端子１２２［ｉ］と電気的に接続される。
記憶素子１１０［ｎ］に含まれるトランジスタ１１１［ｎ］のソースまたはドレインの一方は、ノード１１３［ｎ－１］（図示せず。）と電気的に接続される。トランジスタ１１１［ｎ］のソースまたはドレインの他方は、ノード１１３［ｎ］と電気的に接続される。トランジスタ１１１［ｎ］のゲートは端子１２１［ｎ］と電気的に接続される。
また、トランジスタ１１２［ｎ］のソースまたはドレインの一方は、トランジスタ１１２［ｎ－１］（図示せず。）のソースまたはドレインのいずれかと電気的に接続される。トランジスタ１１２［ｎ］のソースまたはドレインの他方は、トランジスタ１３２のソースまたはドレインの一方と電気的に接続される。トランジスタ１１２［ｎ］のゲートはノード１１３［ｎ］と電気的に接続され、トランジスタ１１２［ｎ］のバックゲートは、端子１２２［ｎ］と電気的に接続される。
また、トランジスタ１３２のソースまたはドレインの他方は配線ＳＬと電気的に接続される。トランジスタ１３２のゲートは端子１３４と電気的に接続される。
図１（Ａ）に示す記憶装置１００は、トランジスタ１３１とトランジスタ１３２の間にｎ個の記憶素子１１０を有し、トランジスタ１１１［１］乃至トランジスタ１１１［ｎ］において、隣接トランジスタ間で一方のトランジスタのソースと他方のトランジスタのドレインを共用（電気的に接続）しながら直列に接続している。また、トランジスタ１１２［１］乃至トランジスタ１１２［ｎ］においても、隣接トランジスタ間で一方のトランジスタのソースと他方のトランジスタのドレインを共用（電気的に接続）しながら直列に接続している。
より具体的には、トランジスタ１１１［ｉ］のソースがトランジスタ１１１［ｉ－１］のドレインと電気的に接続し、トランジスタ１１１［ｉ］のドレインがトランジスタ１１１［ｉ＋１］のソースと電気的に接続している。また、トランジスタ１１２［ｉ］のソースがトランジスタ１１２［ｉ－１］のドレインと電気的に接続し、トランジスタ１１２［ｉ］のドレインがトランジスタ１１２［ｉ＋１］のソースと電気的に接続している。
また、本明細書などにおいて、トランジスタのゲートを第１端子、ソースまたはドレインの一方を第２端子、ソースまたはドレインの他方を第３端子、バックゲートを第４端子と呼ぶ場合がある。例えば、トランジスタ１１１［ｉ］の第２端子がトランジスタ１１１［ｉ－１］の第３端子と電気的に接続し、トランジスタ１１１［ｉ］の第３端子がトランジスタ１１１［ｉ＋１］の第２端子と電気的に接続し、トランジスタ１１１［ｉ］の第３端子がトランジスタ１１２［ｉ］の第１端子と電気的に接続していると言うことができる。
このように、１つの記憶素子１１０に含まれるトランジスタが、隣接する記憶素子１１０に含まれるトランジスタと直列接続して複数の記憶素子１１０が連なる構造を「ストリング」、「セルストリング」、または「メモリセルストリング」と呼ぶ場合がある。例えば、１つの記憶装置１００を「１つのストリング」、または単に「ストリング」と言う場合がある。なお、「ストリング」、「セルストリング」、および「メモリセルストリング」を単位として呼称する場合もある。
〔記憶素子〕
記憶素子１１０（図１（Ｂ）参照。）は、ノード１１３に書き込まれた電位（電荷）を保持する機能を有する。具体的には、トランジスタ１１１のゲートにトランジスタ１１１をオン状態にする電圧を供給し、トランジスタ１１１のソースおよびドレインを介して、ノード１１３に、ノード１１３を所定の電圧にするための電荷を供給する。その後、トランジスタ１１１のゲートにトランジスタ１１１をオフ状態にする電圧を供給する。トランジスタ１１１をオフ状態にすることで、ノード１１３に書き込まれた電荷を保持できる。
記憶素子１１０（図１（Ｂ）参照。）は、ノード１１３に書き込まれた電位（電荷）を保持する機能を有する。具体的には、トランジスタ１１１のゲートにトランジスタ１１１をオン状態にする電圧を供給し、トランジスタ１１１のソースおよびドレインを介して、ノード１１３に、ノード１１３を所定の電圧にするための電荷を供給する。その後、トランジスタ１１１のゲートにトランジスタ１１１をオフ状態にする電圧を供給する。トランジスタ１１１をオフ状態にすることで、ノード１１３に書き込まれた電荷を保持できる。
トランジスタ１１１およびトランジスタ１１２の半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。トランジスタ１３１の半導体層およびトランジスタ１３２の半導体層も同様の半導体材料を用いることができる。
なお、トランジスタに用いる半導体層は積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
特に、トランジスタ１１１は、ＯＳトランジスタであることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。トランジスタ１１１にＯＳトランジスタを用いると、ノード１１３に書き込まれた電荷を長期間保持することができる。トランジスタ１１１にＯＳトランジスタを用いた場合、記憶素子１１０を「ＯＳメモリ」と呼ぶことができる。
ＯＳメモリは、電力の供給を停止しても、１年以上、さらには１０年以上の期間で書き込まれた情報を保持することができる。よって、ＯＳメモリを不揮発性メモリと見なすこともできる。
また、ＯＳメモリは書き込まれた電荷量が長期間変化しにくいため、ＯＳメモリは２値（１ビット）に限らず、多値（マルチビット）の情報を保持可能である。
また、ＯＳメモリはＯＳトランジスタを介してノードに電荷を書き込む方式であるため、従来のフラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、フラッシュメモリで行われるデータ書き換え前の消去動作が、ＯＳメモリでは不要である。また、フローティングゲートまたは電荷捕獲層への電荷注入および電荷の引き抜きも行われないため、ＯＳメモリは実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳメモリは、従来のフラッシュメモリと比較して劣化が少なく、高い信頼性が得られる。
また、ＯＳメモリは磁気抵抗メモリ（ＭＲＡＭ）あるいは抵抗変化型メモリ（ＲｅＲＡＭ）などのように原子レベルでの構造変化を伴わない。よって、ＯＳメモリは、磁気抵抗メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
また、ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。ＯＳメモリを含む記憶装置は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。半導体装置を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な半導体装置が実現できる。
また、図１（Ｃ）に示すように、記憶素子１１０に含まれるトランジスタ１１１にバックゲートを有するトランジスタを用いてもよい。図１（Ｃ）では、トランジスタ１１１のゲートとバックゲートを電気的に接続する例を示している。
また、図１（Ｄ）に示すように、ノード１１３と端子１２３の間に容量１２５を設けてもよい。容量１２５を設ける場合は、端子１２３に固定電位を供給することが好ましい。容量１２５を設けることで、ノード１１３の電位変動を抑制し、記憶装置１００の信頼性を高めることができる。特に、記憶素子１１０に多値の情報を記憶させる場合は、記憶素子１１０に容量１２５を設けることが好ましい。
また、図１（Ｅ）に示すように、トランジスタ１３１および／またはトランジスタ１３２にバックゲートを有するトランジスタを用いてもよい。図１（Ｅ）では、トランジスタのゲートとバックゲートを電気的に接続する例を示している。
なお、記憶装置１００は、２個の記憶素子１１０と、トランジスタ１３１と、トランジスタ１３２と、を備える構成であってもよい。すなわち、ｎは２であってもよい。図２に、ｎが２である場合の記憶装置１００の回路構成例を示す。
また、トランジスタ１１１のゲートを配線ＷＬと電気的に接続してもよい。または、トランジスタ１１１のゲートを、端子１２１を介して配線ＷＬと電気的に接続してもよい。また、トランジスタ１１２のバックゲートを配線ＣＬと電気的に接続してもよい。または、トランジスタ１１２のバックゲートを、端子１２２を介して配線ＣＬと電気的に接続してもよい。配線ＷＬには、後述する書き込み動作を制御する信号が供給される。配線ＣＬには、後述する読み出し動作を制御する信号が供給される。
図３では、トランジスタ１１１［１］のゲートを配線ＷＬ［１］と電気的に接続し、トランジスタ１１１［２］のゲートを配線ＷＬ［２］と電気的に接続し、トランジスタ１１１［ｉ］のゲートを配線ＷＬ［ｉ］と電気的に接続し、トランジスタ１１１［ｎ］のゲートを配線ＷＬ［ｎ］と電気的に接続する例を示している。
また、図３では、トランジスタ１１２［１］のバックゲートを配線ＣＬ［１］と電気的に接続し、トランジスタ１１２［２］のバックゲートを配線ＣＬ［２］と電気的に接続し、トランジスタ１１２［ｉ］のバックゲートを配線ＣＬ［ｉ］と電気的に接続し、トランジスタ１１２［ｎ］のバックゲートを配線ＣＬ［ｎ］と電気的に接続する例を示している。
また、複数の記憶装置１００を用いることで、記憶装置１００を含む半導体装置の記憶容量を増やすことができる。言い換えると、ストリングの数を増やすことで、半導体装置の記憶容量を増やすことができる。
一例として、図４に３つの記憶装置１００（３つのストリング）を並列に接続する斜視回路図を示す。図４では、１つ目の記憶装置１００を記憶装置１００＿１、２つ目の記憶装置１００を記憶装置１００＿２、３つ目の記憶装置１００を記憶装置１００＿３と示している。
１つの記憶装置１００がｎ個の記憶素子１１０を有する場合、配線ＲＢＬと、配線ＳＬと、ｎ本の配線ＷＬのそれぞれと、ｎ本の配線ＣＬのそれぞれは、複数の記憶装置１００間で共通配線として用いることができる。
例えば、図４において、記憶装置１００＿１に含まれるトランジスタ１３１のソースまたはドレインの一方、記憶装置１００＿２に含まれるトランジスタ１３１のソースまたはドレインの一方、および記憶装置１００＿３に含まれるトランジスタ１３１のソースまたはドレインの一方は、配線ＲＢＬと電気的に接続される。また、記憶装置１００＿１に含まれるトランジスタ１３２のソースまたはドレインの他方、記憶装置１００＿２に含まれるトランジスタ１３２のソースまたはドレインの他方、および記憶装置１００＿３に含まれるトランジスタ１３２のソースまたはドレインの他方は、配線ＳＬと電気的に接続される。
また、記憶装置１００＿１に含まれるトランジスタ１１１［１］のゲート、記憶装置１００＿２に含まれるトランジスタ１１１［１］のゲート、および記憶装置１００＿３に含まれるトランジスタ１１１［１］のゲートは、配線ＷＬ［１］と電気的に接続される。また、記憶装置１００＿１に含まれるトランジスタ１１２［ｎ］のバックゲート、記憶装置１００＿２に含まれるトランジスタ１１２［ｎ］のバックゲート、および記憶装置１００＿３に含まれるトランジスタ１１２［ｎ］のバックゲートは、配線ＣＬ［ｎ］と電気的に接続される。
また、記憶装置１００＿１乃至記憶装置１００＿３は、それぞれが個別の配線ＲＢＬと電気的に接続してもよい。図５は、図４に示した斜視回路図の変形例である。図５に示す斜視回路図では、記憶装置１００＿１に含まれるトランジスタ１３１のソースまたはドレインの一方が配線ＲＢＬ［１］と電気的に接続され、記憶装置１００＿２に含まれるトランジスタ１３１のソースまたはドレインの一方が配線ＲＢＬ［２］と電気的に接続され、記憶装置１００＿３に含まれるトランジスタ１３１のソースまたはドレインの一方が配線ＲＢＬ［３］と電気的に接続している。
この場合、記憶装置１００＿１乃至記憶装置１００＿３のそれぞれに含まれるトランジスタ１３１のゲートは、配線ＲＳＬと電気的に接続される。なお、トランジスタ１３１のゲートは、端子１３３を介して配線ＲＳＬと電気的に接続してもよい。
また、図５に示すように、記憶装置１００＿１乃至記憶装置１００＿３のそれぞれに含まれるトランジスタ１３２のゲートを、配線ＳＳＬと電気的に接続してもよい。なお、トランジスタ１３２のゲートは、端子１３４を介して配線ＳＳＬと電気的に接続してもよい。
記憶装置１００毎に配線ＲＢＬを設けることで、それぞれの記憶装置１００が保持している情報を同時に読み出すことができる。よって、複数の記憶装置１００を有する半導体装置において、情報の読み出し速度を高めることができる。
なお、１つのストリングは１方向に延在して設けられる場合が多い。また、情報の書き込みまたは読み出しを制御する配線（例えば、配線ＷＬおよび配線ＣＬ）は、ストリングの延在方向と直交する方向に延在する場合が多い。
＜変形例１＞
図６に記憶装置１００の変形例である記憶装置１００Ａを示す。記憶装置１００Ａの記憶装置１００と異なる点は、トランジスタ１１１［１］のソースまたはドレインの一方を、トランジスタ１３１のソースまたはドレインの他方と電気的に接続している点と、配線ＷＢＬを省略している点である。配線ＷＢＬを省略することで、記憶装置１００の構造が簡略化され、記憶装置１００の占有面積を低減することができる。
図６に記憶装置１００の変形例である記憶装置１００Ａを示す。記憶装置１００Ａの記憶装置１００と異なる点は、トランジスタ１１１［１］のソースまたはドレインの一方を、トランジスタ１３１のソースまたはドレインの他方と電気的に接続している点と、配線ＷＢＬを省略している点である。配線ＷＢＬを省略することで、記憶装置１００の構造が簡略化され、記憶装置１００の占有面積を低減することができる。
＜変形例２＞
図７に記憶装置１００の変形例である記憶装置１００Ｂを示す。記憶装置１００Ｂの記憶装置１００と異なる点は、トランジスタ１３１とトランジスタ１３２にバックゲートを有するトランジスタを用いる点である。図７では、トランジスタ１３１および／またはトランジスタ１３２のゲートとバックゲートを電気的に接続する例を示している。
図７に記憶装置１００の変形例である記憶装置１００Ｂを示す。記憶装置１００Ｂの記憶装置１００と異なる点は、トランジスタ１３１とトランジスタ１３２にバックゲートを有するトランジスタを用いる点である。図７では、トランジスタ１３１および／またはトランジスタ１３２のゲートとバックゲートを電気的に接続する例を示している。
＜記憶装置の動作例＞
記憶装置１００の動作例について図面を用いて説明する。本実施の形態では、４つの記憶素子１１０を備える記憶装置１００を例示して説明する。
記憶装置１００の動作例について図面を用いて説明する。本実施の形態では、４つの記憶素子１１０を備える記憶装置１００を例示して説明する。
〔書き込み動作〕
本実施の形態では、記憶素子１１０［１］、記憶素子１１０［２］、および記憶素子１１０［４］にＨ電位を書き込み、記憶素子１１０［３］にＬ電位を書き込む場合の動作例を説明する。図８（Ａ）は記憶装置１００の書き込み動作を説明するタイミングチャートである。図９（Ａ）、図９（Ｂ）、図１０（Ａ）、図１０（Ｂ）、および図１１は記憶装置１００の書き込み動作を説明するための回路図である。
本実施の形態では、記憶素子１１０［１］、記憶素子１１０［２］、および記憶素子１１０［４］にＨ電位を書き込み、記憶素子１１０［３］にＬ電位を書き込む場合の動作例を説明する。図８（Ａ）は記憶装置１００の書き込み動作を説明するタイミングチャートである。図９（Ａ）、図９（Ｂ）、図１０（Ａ）、図１０（Ｂ）、および図１１は記憶装置１００の書き込み動作を説明するための回路図である。
初期状態として、記憶素子１１０［１］乃至記憶素子１１０［４］にＬ電位が書き込まれているものとする。つまり、ノード１１３［１］乃至ノード１１３［４］の電位がＬ電位であるものとする。また、配線ＷＬ［１］乃至配線ＷＬ［４］、配線ＣＬ［１］乃至配線ＣＬ［４］、端子１３３、端子１３４、配線ＳＬ、配線ＷＢＬ、および配線ＲＢＬにＬ電位が供給されているものとする。
［期間Ｔ１］
期間Ｔ１において、配線ＷＬ［１］乃至配線ＷＬ［４］、および配線ＷＢＬにＨ電位を供給する（図９（Ａ）参照。）。すると、ノード１１３［１］乃至ノード１１３［４］の電位がＨ電位になる。よって、トランジスタ１１２［１］乃至トランジスタ１１２［４］がオン状態になる。
期間Ｔ１において、配線ＷＬ［１］乃至配線ＷＬ［４］、および配線ＷＢＬにＨ電位を供給する（図９（Ａ）参照。）。すると、ノード１１３［１］乃至ノード１１３［４］の電位がＨ電位になる。よって、トランジスタ１１２［１］乃至トランジスタ１１２［４］がオン状態になる。
期間Ｔ１において配線ＷＢＬの電位を変化させる場合は、トランジスタ１１２［１］乃至トランジスタ１１２［４］がオン状態になった後に配線ＷＢＬの電位を変化させることが好ましい。
［期間Ｔ２］
期間Ｔ２において、配線ＷＬ［４］にＬ電位を供給する（図９（Ｂ）参照。）。すると、トランジスタ１１１［４］がオフ状態になり、ノード１１３［４］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。また、配線ＷＢＬにＬ電位を供給する。
期間Ｔ２において、配線ＷＬ［４］にＬ電位を供給する（図９（Ｂ）参照。）。すると、トランジスタ１１１［４］がオフ状態になり、ノード１１３［４］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。また、配線ＷＢＬにＬ電位を供給する。
期間Ｔ２において配線ＷＢＬの電位を変化させる場合は、トランジスタ１１１［４］をオフ状態にした後に配線ＷＢＬの電位を変化させる。配線ＷＢＬにＬ電位を供給すると、ノード１１３［１］乃至ノード１１３［３］の電位がＬ電位になる。よって、トランジスタ１１２［１］乃至トランジスタ１１２［３］がオフ状態になる。
［期間Ｔ３］
期間Ｔ３において、配線ＷＬ［３］にＬ電位を供給する（図１０（Ａ）参照。）。すると、トランジスタ１１１［３］がオフ状態になり、ノード１１３［３］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。また、配線ＷＢＬにＨ電位を供給する。
期間Ｔ３において、配線ＷＬ［３］にＬ電位を供給する（図１０（Ａ）参照。）。すると、トランジスタ１１１［３］がオフ状態になり、ノード１１３［３］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。また、配線ＷＢＬにＨ電位を供給する。
期間Ｔ３において配線ＷＢＬの電位を変化させる場合は、トランジスタ１１１［３］がオフ状態になった後に配線ＷＢＬの電位を変化させる。配線ＷＢＬにＨ電位を供給すると、ノード１１３［１］およびノード１１３［２］の電位がＨ電位になる。よって、トランジスタ１１２［１］およびトランジスタ１１２［２］がオン状態になる。
［期間Ｔ４］
期間Ｔ４において、配線ＷＬ［２］にＬ電位を供給する（図１０（Ｂ）参照。）。すると、トランジスタ１１１［２］がオフ状態になり、ノード１１３［２］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
期間Ｔ４において、配線ＷＬ［２］にＬ電位を供給する（図１０（Ｂ）参照。）。すると、トランジスタ１１１［２］がオフ状態になり、ノード１１３［２］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
本実施の形態では、期間Ｔ５においてノード１１３［１］にＨ電位を書き込むため、配線ＷＢＬの電位はＨ電位のままである。期間Ｔ４において配線ＷＢＬの電位を変化させる場合は、トランジスタ１１１［２］がオフ状態になった後に配線ＷＢＬの電位を変化させる。
［期間Ｔ５］
期間Ｔ５において、配線ＷＬ［１］にＬ電位を供給する（図１１参照。）。すると、トランジスタ１１１［１］がオフ状態になり、ノード１１３［１］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。このようにして、記憶素子１１０［１］乃至記憶素子１１０［４］に情報を書き込むことができる。
期間Ｔ５において、配線ＷＬ［１］にＬ電位を供給する（図１１参照。）。すると、トランジスタ１１１［１］がオフ状態になり、ノード１１３［１］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。このようにして、記憶素子１１０［１］乃至記憶素子１１０［４］に情報を書き込むことができる。
期間Ｔ５において配線ＷＢＬの電位を変更させる場合は、トランジスタ１１１［１］がオフ状態になった後に配線ＷＢＬの電位を変化させる。
前述した通り、本発明の一態様に係る記憶装置１００は、フラッシュメモリで行われるデータ書き換え前の消去動作が不要である。よって、データの書き換えは上記の書き込み動作と同様に行うことができる。
また、配線ＷＢＬに近い記憶素子１１０に情報を書き込む場合は、当該記憶素子１１０よりも遠い位置にある記憶素子１１０への情報の書き込み動作を省略することができる。例えば、記憶素子１１０［１］に情報を書き込む場合は、記憶素子１１０［２］乃至記憶素子１１０［４］への情報の書き込み動作を省略することができる。また、記憶素子１１０［２］に情報を書き込む場合は、記憶素子１１０［３］および記憶素子１１０［４］への情報の書き込み動作を省略することができる。よって、書き換え頻度の高い情報は、配線ＷＢＬに近い記憶素子１１０に記憶することで、情報の書き込み（書き換え）に必要な時間を短縮することができる。すなわち、情報の書き込み（書き換え）速度を高めることができる。
〔読み出し動作〕
本実施の形態では、記憶素子１１０［１］乃至記憶素子１１０［４］に保持されている情報のうち、記憶素子１１０［２］に保持されている情報の読み出し動作例について説明する。記憶素子１１０［２］にはＨ電位が保持されているものとする。図８（Ｂ）は読み出し動作を説明するタイミングチャートである。図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）、および図１３（Ｂ）は読み出し動作を説明するための回路図である。
本実施の形態では、記憶素子１１０［１］乃至記憶素子１１０［４］に保持されている情報のうち、記憶素子１１０［２］に保持されている情報の読み出し動作例について説明する。記憶素子１１０［２］にはＨ電位が保持されているものとする。図８（Ｂ）は読み出し動作を説明するタイミングチャートである。図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）、および図１３（Ｂ）は読み出し動作を説明するための回路図である。
［期間Ｔ６］
期間Ｔ６において、配線ＣＬ［１］乃至配線ＣＬ［４］および端子１３３にＨ電位を供給し、トランジスタ１１２［１］乃至トランジスタ１１２［４］、およびトランジスタ１３１をオン状態にする。また、配線ＲＢＬにＨ電位をプリチャージする（図１２（Ａ）参照。）。具体的には、配線ＲＢＬにＨ電位を供給した後、配線ＲＢＬをフローティング状態にする。
期間Ｔ６において、配線ＣＬ［１］乃至配線ＣＬ［４］および端子１３３にＨ電位を供給し、トランジスタ１１２［１］乃至トランジスタ１１２［４］、およびトランジスタ１３１をオン状態にする。また、配線ＲＢＬにＨ電位をプリチャージする（図１２（Ａ）参照。）。具体的には、配線ＲＢＬにＨ電位を供給した後、配線ＲＢＬをフローティング状態にする。
［期間Ｔ７］
期間Ｔ７において、配線ＣＬ［２］にＬ電位を供給する（図１２（Ｂ）参照。）。ノード１１３［２］にはＨ電位が保持されているため、トランジスタ１１２［２］はオン状態のままである。
期間Ｔ７において、配線ＣＬ［２］にＬ電位を供給する（図１２（Ｂ）参照。）。ノード１１３［２］にはＨ電位が保持されているため、トランジスタ１１２［２］はオン状態のままである。
［期間Ｔ８］
期間Ｔ８において、端子１３４にＨ電位を供給し、トランジスタ１３２をオン状態にする（図１３（Ａ）参照。）。トランジスタ１１２［１］乃至トランジスタ１１２［４］は全てオン状態であるため、配線ＲＢＬと配線ＳＬが導通状態になり、配線ＲＢＬの電位がＬ電位に変化する。
期間Ｔ８において、端子１３４にＨ電位を供給し、トランジスタ１３２をオン状態にする（図１３（Ａ）参照。）。トランジスタ１１２［１］乃至トランジスタ１１２［４］は全てオン状態であるため、配線ＲＢＬと配線ＳＬが導通状態になり、配線ＲＢＬの電位がＬ電位に変化する。
なお、ノード１１３［２］の電位がＬ電位だった場合は、配線ＣＬ［２］にＬ電位を供給するとトランジスタ１１２［２］はオフ状態になる。この場合、トランジスタ１３２がオン状態になっても配線ＲＢＬの電位はＨ電位のままである。配線ＲＢＬの電位変化を知ることで、記憶素子１１０に保持されている情報を知ることができる。
すなわち、期間Ｔ８において、読み出したい記憶素子１１０に対応する配線ＣＬの電位をＬ電位にすることで、当該記憶素子１１０に保持されている情報を読み出すことができる。
［期間Ｔ９］
期間Ｔ９において、配線ＣＬ［１］乃至配線ＣＬ［４］、端子１３３、および端子１３４にＬ電位を供給する（図１３（Ｂ）参照。）。すると、トランジスタ１１２［１］、トランジスタ１１２［２］、トランジスタ１１２［４］、トランジスタ１３１、およびトランジスタ１３２がオフ状態になる。
期間Ｔ９において、配線ＣＬ［１］乃至配線ＣＬ［４］、端子１３３、および端子１３４にＬ電位を供給する（図１３（Ｂ）参照。）。すると、トランジスタ１１２［１］、トランジスタ１１２［２］、トランジスタ１１２［４］、トランジスタ１３１、およびトランジスタ１３２がオフ状態になる。
本実施の形態などに示す記憶装置１００は、ＮＡＮＤ型の記憶装置として機能する。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、上記実施の形態に示した記憶装置１００の他の構成例および動作例について説明する。
本実施の形態では、上記実施の形態に示した記憶装置１００の他の構成例および動作例について説明する。
＜記憶装置の構成例＞
図１４に記憶装置１００Ｃの回路図を示す。図１５に記憶装置１００Ｄの回路図を示す。記憶装置１００Ｃおよび記憶装置１００Ｄは、上記実施の形態に示した記憶装置１００の変形例である。説明の繰り返しを減らすため、本実施の形態では、記憶装置１００Ｃおよび記憶装置１００Ｄの記憶装置１００と異なる点について主に説明する。
図１４に記憶装置１００Ｃの回路図を示す。図１５に記憶装置１００Ｄの回路図を示す。記憶装置１００Ｃおよび記憶装置１００Ｄは、上記実施の形態に示した記憶装置１００の変形例である。説明の繰り返しを減らすため、本実施の形態では、記憶装置１００Ｃおよび記憶装置１００Ｄの記憶装置１００と異なる点について主に説明する。
記憶装置１００Ｃおよび記憶装置１００Ｄは、記憶装置１００にトランジスタ１１６を加えた構成を有する。
図１４に示す記憶装置１００Ｃでは、トランジスタ１１１［１］のソースまたはドレインの一方は、配線ＷＢＬ１と電気的に接続される。また、トランジスタ１１６のソースまたはドレインの一方はノード１１３［ｎ］と電気的に接続され、他方は配線ＷＢＬ２と電気的に接続される。トランジスタ１１６のゲートは端子１３６と電気的に接続される。
図１５に示す記憶装置１００Ｄは、記憶装置１００Ｃの変形例である。記憶装置１００Ｄでは、トランジスタ１１１［１］のソースまたはドレインの一方は、トランジスタ１３１のソースまたはドレインの他方と電気的に接続される。また、トランジスタ１１６のソースまたはドレインの他方は、トランジスタ１３２のソースまたはドレインの一方と電気的に接続される。
また、記憶装置１００Ｃ及び記憶装置１００Ｄでは、記憶装置１００と同様に、トランジスタ１１１のゲートを配線ＷＬと電気的に接続してもよい。または、トランジスタ１１１のゲートを、端子１２１を介して配線ＷＬと電気的に接続してもよい。また、トランジスタ１１２のバックゲートを配線ＣＬと電気的に接続してもよい。または、トランジスタ１１２のバックゲートを、端子１２２を介して配線ＣＬと電気的に接続してもよい。また、トランジスタ１１６のゲートを後述する配線ＷＳＬと電気的に接続してもよい。または、トランジスタ１１６のゲートを、端子１３６を介して配線ＷＳＬと電気的に接続してもよい。
トランジスタ１１６は、トランジスタ１１１と同じトランジスタを用いることができる。トランジスタ１１６としてＯＳトランジスタを用いることが好ましい。また、トランジスタ１１６は、バックゲートを有するトランジスタであってもよい。
＜記憶装置の動作例＞
記憶装置１００Ｃの動作例を、図１６、図１７（Ａ）、図１７（Ｂ）、および図１８を用いて説明する。ここでは、４つの記憶素子１１０を備える記憶装置１００Ｃを例示して説明する。また、当該記憶装置１００Ｃは、トランジスタ１１１［１］のゲートが配線ＷＬ［１］と電気的に接続され、トランジスタ１１１［２］のゲートが配線ＷＬ［２］と電気的に接続され、トランジスタ１１１［３］のゲートが配線ＷＬ［３］と電気的に接続され、トランジスタ１１１［４］のゲートが配線ＷＬ［４］と電気的に接続され、トランジスタ１１６のゲートが配線ＷＳＬと電気的に接続されているものとする。
記憶装置１００Ｃの動作例を、図１６、図１７（Ａ）、図１７（Ｂ）、および図１８を用いて説明する。ここでは、４つの記憶素子１１０を備える記憶装置１００Ｃを例示して説明する。また、当該記憶装置１００Ｃは、トランジスタ１１１［１］のゲートが配線ＷＬ［１］と電気的に接続され、トランジスタ１１１［２］のゲートが配線ＷＬ［２］と電気的に接続され、トランジスタ１１１［３］のゲートが配線ＷＬ［３］と電気的に接続され、トランジスタ１１１［４］のゲートが配線ＷＬ［４］と電気的に接続され、トランジスタ１１６のゲートが配線ＷＳＬと電気的に接続されているものとする。
また、当該記憶装置１００Ｃは、トランジスタ１１２［１］のバックゲートが配線ＣＬ［１］と電気的に接続され、トランジスタ１１２［２］のバックゲートが配線ＣＬ［２］と電気的に接続され、トランジスタ１１２［３］のバックゲートが配線ＣＬ［３］と電気的に接続され、トランジスタ１１２［４］のバックゲートが配線ＣＬ［４］と電気的に接続されているものとする。
〔書き込み動作〕
本実施の形態では、記憶素子１１０［１］、乃至記憶素子１１０［３］にＨ電位を書き込み、記憶素子１１０［４］にＬ電位を書き込む場合の動作例を説明する。図１６は記憶装置１００Ｃの書き込み動作を説明するタイミングチャートである。図１７（Ａ）、図１７（Ｂ）、および図１８は記憶装置１００Ｃの書き込み動作を説明するための回路図である。
本実施の形態では、記憶素子１１０［１］、乃至記憶素子１１０［３］にＨ電位を書き込み、記憶素子１１０［４］にＬ電位を書き込む場合の動作例を説明する。図１６は記憶装置１００Ｃの書き込み動作を説明するタイミングチャートである。図１７（Ａ）、図１７（Ｂ）、および図１８は記憶装置１００Ｃの書き込み動作を説明するための回路図である。
初期状態として、記憶素子１１０［１］乃至記憶素子１１０［４］にＬ電位が書き込まれているものとする。つまり、ノード１１３［１］乃至ノード１１３［４］の電位がＬ電位であるものとする。また、配線ＷＬ［１］乃至配線ＷＬ［４］、配線ＣＬ［１］乃至配線ＣＬ［４］、端子１３３、端子１３４、配線ＳＬ、配線ＲＢＬ、配線ＷＳＬ、配線ＷＢＬ１、および配線ＷＢＬ２にＬ電位が供給されているものとする。
［期間Ｔ１１］
期間Ｔ１１において、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＬ［４］、配線ＷＳＬ、配線ＷＢＬ１、および配線ＷＢＬ２にＨ電位を供給する（図１７（Ａ）参照。）。配線ＷＬ［３］はＬ電位のままにする。すると、トランジスタ１１１［１］、トランジスタ１１１［２］、トランジスタ１１１［４］、およびトランジスタ１１６がオン状態になり、ノード１１３［１］乃至ノード１１３［４］の電位がＨ電位になる。よって、トランジスタ１１２［１］乃至トランジスタ１１２［４］がオン状態になる。
期間Ｔ１１において、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＬ［４］、配線ＷＳＬ、配線ＷＢＬ１、および配線ＷＢＬ２にＨ電位を供給する（図１７（Ａ）参照。）。配線ＷＬ［３］はＬ電位のままにする。すると、トランジスタ１１１［１］、トランジスタ１１１［２］、トランジスタ１１１［４］、およびトランジスタ１１６がオン状態になり、ノード１１３［１］乃至ノード１１３［４］の電位がＨ電位になる。よって、トランジスタ１１２［１］乃至トランジスタ１１２［４］がオン状態になる。
期間Ｔ１１において配線ＷＢＬ１の電位を変化させる場合は、トランジスタ１１２［１］およびトランジスタ１１２［２］がオン状態になった後に配線ＷＢＬの電位を変化させることが好ましい。また、期間Ｔ１１において配線ＷＢＬ２の電位を変化させる場合は、トランジスタ１１２［４］およびトランジスタ１１６がオン状態になった後に配線ＷＢＬ２の電位を変化させることが好ましい。
［期間Ｔ１２］
期間Ｔ１２において、配線ＷＬ［２］および配線ＷＬ［４］にＬ電位を供給する（図１７（Ｂ）参照。）。すると、トランジスタ１１１［２］およびトランジスタ１１１［４］がオフ状態になり、ノード１１３［２］およびノード１１３［３］に書き込まれた電荷が保持される。本実施の形態では、Ｈ電位に相当する電荷が保持される。また、配線ＷＢＬ２にＬ電位を供給する。
期間Ｔ１２において、配線ＷＬ［２］および配線ＷＬ［４］にＬ電位を供給する（図１７（Ｂ）参照。）。すると、トランジスタ１１１［２］およびトランジスタ１１１［４］がオフ状態になり、ノード１１３［２］およびノード１１３［３］に書き込まれた電荷が保持される。本実施の形態では、Ｈ電位に相当する電荷が保持される。また、配線ＷＢＬ２にＬ電位を供給する。
期間Ｔ１２において配線ＷＢＬ１の電位を変化させる場合は、トランジスタ１１１［２］をオフ状態にした後に配線ＷＢＬ１の電位を変化させる。また、期間Ｔ１２において配線ＷＢＬ２の電位を変化させる場合は、トランジスタ１１１［３］をオフ状態にした後に配線ＷＢＬ２の電位を変化させる。配線ＷＢＬ２にＬ電位を供給すると、ノード１１３［４］の電位がＬ電位になる。よって、トランジスタ１１２［４］がオフ状態になる。
［期間Ｔ１３］
期間Ｔ１３において、配線ＷＬ［１］および配線ＷＳＬにＬ電位を供給する（図１８参照。）。すると、トランジスタ１１１［１］およびトランジスタ１１６がオフ状態になり、ノード１１３［１］およびノード１１３［４］に書き込まれた電荷が保持される。本実施の形態では、ノード１１３［１］にＨ電位に相当する電荷が保持され、ノード１１３［４］にＬ電位に相当する電荷が保持される。
期間Ｔ１３において、配線ＷＬ［１］および配線ＷＳＬにＬ電位を供給する（図１８参照。）。すると、トランジスタ１１１［１］およびトランジスタ１１６がオフ状態になり、ノード１１３［１］およびノード１１３［４］に書き込まれた電荷が保持される。本実施の形態では、ノード１１３［１］にＨ電位に相当する電荷が保持され、ノード１１３［４］にＬ電位に相当する電荷が保持される。
配線ＷＢＬ１の電位を変更する場合は、トランジスタ１１１［１］がオフ状態になった後に行う。また、配線ＷＢＬ２の電位を変更する場合は、トランジスタ１１６がオフ状態になった後に行う。
記憶装置１００Ｃでは、配線ＷＢＬ１および配線ＷＢＬ２の双方から情報を書き込むことができるため、書き込み動作に必要な時間を記憶装置１００よりも短くすることができる。
記憶装置１００Ｄも記憶装置１００Ｃと同様に動作することができる。ただし、記憶装置１００Ｄでは、書き込み動作時に配線ＲＢＬが配線ＷＢＬ１として機能し、配線ＳＬが配線ＷＢＬ２として機能する。記憶装置１００Ｄでは、書き込み動作時にトランジスタ１３１およびトランジスタ１３２をオン状態にする。この時、複数の配線ＣＬの少なくとも１つにＬ電位を供給することで、配線ＲＢＬと配線ＳＬの短絡を防ぐことができる。
記憶装置１００Ｃおよび記憶装置１００Ｄでは、ｎは偶数が好ましい。ｎが偶数の時、期間Ｔ１１でオフ状態にするトランジスタ１１１は、ｎ／２＋１番目のトランジスタ１１１である。
〔読み出し動作〕
記憶装置１００Ｃおよび記憶装置１００Ｄの読み出し動作は、記憶装置１００と同様に行うことができる。よって、本実施の形態での説明は省略する。
記憶装置１００Ｃおよび記憶装置１００Ｄの読み出し動作は、記憶装置１００と同様に行うことができる。よって、本実施の形態での説明は省略する。
＜変形例＞
記憶装置１００Ｃの変形例を記憶装置１００Ｅとして図１９に示す。記憶装置１００Ｄの変形例を記憶装置１００Ｆとして図２０に示す。記憶装置１００Ｅおよび記憶装置１００Ｆは、記憶装置１００Ｃおよび記憶装置１００Ｄが有するトランジスタ１１６を設けず、トランジスタ１１１［ｋ］とトランジスタ１１１［ｋ＋１］が電気的に分離された構成を有する。
記憶装置１００Ｃの変形例を記憶装置１００Ｅとして図１９に示す。記憶装置１００Ｄの変形例を記憶装置１００Ｆとして図２０に示す。記憶装置１００Ｅおよび記憶装置１００Ｆは、記憶装置１００Ｃおよび記憶装置１００Ｄが有するトランジスタ１１６を設けず、トランジスタ１１１［ｋ］とトランジスタ１１１［ｋ＋１］が電気的に分離された構成を有する。
記憶装置１００Ｅおよび記憶装置１００Ｆは、ｎが偶数であることが好ましい。ｎが偶数のとき、ｋはｎ／２とすればよい。
記憶素子１１０［ｋ＋１］において、トランジスタ１１１［ｋ＋１］のソースまたはドレインの一方はトランジスタ１１２［ｋ＋１］のゲートと電気的に接続され、他方はトランジスタ１１１［ｋ＋２］のソースまたはドレインの一方と電気的に接続される。
また、記憶素子１１０［ｎ］において、トランジスタ１１１［ｎ］のソースまたはドレインの一方は、トランジスタ１１２［ｎ］のゲート、およびトランジスタ１１１［ｎ－１］（図示せず。）のソースまたはドレインの他方と電気的に接続される。
記憶素子１１０［ｋ＋１］乃至記憶素子１１０［ｎ］において、トランジスタ１１１のソースまたはドレインの一方と、トランジスタ１１２のゲートが電気的に接続する節点が、ノード１１３として機能する。
記憶装置１００Ｅおよび記憶装置１００Ｆの書き込み動作は、期間Ｔ１１でオフ状態にするトランジスタ１１１（例えば、上記の書き込み動作説明におけるトランジスタ１１１［３］。）が無いこと以外は、記憶装置１００Ｃおよび記憶装置１００Ｄと同様に行うことができる。読み出し動作も記憶装置１００Ｃおよび記憶装置１００Ｄと同様に行うことができる。
また、記憶装置１００Ｅおよび記憶装置１００Ｆでは、記憶素子１１０［１］乃至記憶素子１１０［ｋ］の書き込み動作と、記憶素子１１０［ｋ＋１］乃至記憶素子１１０［ｎ］の書き込み動作を分けて行うことができる。よって、書き込み動作に必要な消費電力を低減することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、記憶装置１００を含む半導体装置２００の構成例について説明する。
本実施の形態では、記憶装置１００を含む半導体装置２００の構成例について説明する。
図２１に、本発明の一態様である半導体装置２００の構成例を示すブロック図を示す。図２１に示す半導体装置２００は、駆動回路２１０と、メモリアレイ２２０と、を有する。メモリアレイ２２０は、１以上の記憶装置１００を有する。図２１では、メモリアレイ２２０がマトリクス状に配置された複数の記憶装置１００（複数のストリング）を有する例を示している。
駆動回路２１０は、ＰＳＷ２４１（パワースイッチ）、ＰＳＷ２４２、および周辺回路２１５を有する。周辺回路２１５は、周辺回路２１１、コントロール回路２１２（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）、および電圧生成回路２２８を有する。
半導体装置２００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路２１２で生成してもよい。
コントロール回路２１２は、半導体装置２００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置２００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路２１２は、この動作モードが実行されるように、周辺回路２１１の制御信号を生成する。
電圧生成回路２２８は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路２２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路２２８へ入力され、電圧生成回路２２８は負電圧を生成する。
周辺回路２１１は、記憶装置１００に対するデータの書き込みおよび読み出しをするための回路である。周辺回路２１１は、行デコーダ２２１（Ｒｏｗ Ｄｅｃｏｄｅｒ）、列デコーダ２２２（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）、行ドライバ２２３（Ｒｏｗ Ｄｒｉｖｅｒ）、列ドライバ２２４（Ｃｏｌｕｍｎ Ｄｒｉｖｅｒ）、入力回路２２５（Ｉｎｐｕｔ Ｃｉｒ．）、出力回路２２６（Ｏｕｔｐｕｔ Ｃｉｒ．）、センスアンプ２２７（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）を有する。
行デコーダ２２１および列デコーダ２２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ２２１は、アクセスする行を指定するための回路であり、列デコーダ２２２は、アクセスする列を指定するための回路である。行ドライバ２２３は、行デコーダ２２１が指定する配線ＷＬを選択する機能を有する。列ドライバ２２４は、データを記憶装置１００に書き込む機能、記憶装置１００からデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路２２５は、信号ＷＤＡを保持する機能を有する。入力回路２２５が保持するデータは、列ドライバ２２４に出力される。入力回路２２５の出力データが、記憶装置１００に書き込むデータ（Ｄｉｎ）である。列ドライバ２２４が記憶装置１００から読み出したデータ（Ｄｏｕｔ）は、出力回路２２６に出力される。出力回路２２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路２２６は、Ｄｏｕｔを半導体装置２００の外部に出力する機能を有する。出力回路２２６から出力されるデータが信号ＲＤＡである。
ＰＳＷ２４１は周辺回路２１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２４２は、行ドライバ２２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置２００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２４２のオン・オフが制御される。図２１では、周辺回路２１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
駆動回路２１０とメモリアレイ２２０は同一平面上に設けてもよい。また、図２２（Ａ）に示すように、駆動回路２１０とメモリアレイ２２０を重ねて設けてもよい。駆動回路２１０とメモリアレイ２２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図２２（Ｂ）に示すように、駆動回路２１０上にメモリアレイ２２０を複数層重ねて設けてもよい。
また、図２２（Ｃ）に示すように、駆動回路２１０の上層および下層に、メモリアレイ２２０を設けてもよい。図２２（Ｃ）では、駆動回路２１０の上層および下層にそれぞれ１層のメモリアレイ２２０を設ける例を示している。複数のメモリアレイ２２０で駆動回路２１０を挟むように配置することで、信号伝搬距離をさらに短くすることができる。なお、駆動回路２１０の上層に積層されるメモリアレイ２２０と、駆動回路２１０の下層に積層されるメモリアレイ２２０の層数は、それぞれ１層以上であればよい。駆動回路２１０の上層に積層されるメモリアレイ２２０の数と、駆動回路２１０の下層に積層されるメモリアレイ２２０の数は等しいことが好ましい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、記憶装置１００の具体的な構成例および作製方法について、図面を用いて説明する。
本実施の形態では、記憶装置１００の具体的な構成例および作製方法について、図面を用いて説明する。
＜記憶装置の構成例＞
図２３（Ａ）、図２３（Ｂ）、図２４（Ａ）、図２４（Ｂ）、図２５、図２６（Ａ）、および図２６（Ｂ）を用いて、記憶装置１００の構成例を説明する。図２３（Ａ）は、記憶装置１００の上面図である。図２３（Ｂ）は、図２３（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。図２４（Ａ）は、図２３（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位の断面図である。図２４（Ｂ）は、図２３（Ａ）にＣ１－Ｃ２の一点鎖線で示す部位の断面図である。図２５は、図２３（Ｂ）に示すトランジスタ１１２［１］の拡大図である。図２６（Ａ）は、図２３（Ａ）にＤ１－Ｄ２の一点鎖線で示す部位の断面図である。図２６（Ｂ）は、図２３（Ａ）にＡ１－Ａ２の一点鎖線で示す部位に相当する断面図であり、図２３（Ｂ）の変形例である。
図２３（Ａ）、図２３（Ｂ）、図２４（Ａ）、図２４（Ｂ）、図２５、図２６（Ａ）、および図２６（Ｂ）を用いて、記憶装置１００の構成例を説明する。図２３（Ａ）は、記憶装置１００の上面図である。図２３（Ｂ）は、図２３（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。図２４（Ａ）は、図２３（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位の断面図である。図２４（Ｂ）は、図２３（Ａ）にＣ１－Ｃ２の一点鎖線で示す部位の断面図である。図２５は、図２３（Ｂ）に示すトランジスタ１１２［１］の拡大図である。図２６（Ａ）は、図２３（Ａ）にＤ１－Ｄ２の一点鎖線で示す部位の断面図である。図２６（Ｂ）は、図２３（Ａ）にＡ１－Ａ２の一点鎖線で示す部位に相当する断面図であり、図２３（Ｂ）の変形例である。
図２３（Ｂ）、図２５、図２６（Ａ）、および図２６（Ｂ）は、トランジスタのチャネル長方向の断面を示している。図２４（Ａ）および図２４（Ｂ）は、トランジスタのチャネル幅方向の断面を示している。なお、図２３（Ａ）の上面図では、図の明瞭化のため一部の要素を省いている。
記憶装置１００は、基板（図示せず）上の絶縁体３１２と、絶縁体３１２上の絶縁体３１４と、絶縁体３１４上の絶縁体３１６と、絶縁体３１６に埋め込まれるように配置された導電体３０５（導電体３０５ａ、導電体３０５ｂ、および導電体３０５ｃ）と、を有する。また、記憶装置１００は、絶縁体３１６上および導電体３０５上の絶縁体３２２と、絶縁体３２２上の絶縁体３２４と、絶縁体３２４上の酸化物３３０ａ＿１と、酸化物３３０ａ＿１上の酸化物３３０ｂ＿１と、を有する。なお、本明細書などにおいて、酸化物３３０ａ＿１および酸化物３３０ｂ＿１を併せて酸化物３３０＿１と呼ぶ場合がある。
また、記憶装置１００は、酸化物３３０ｂ＿１上の酸化物３４３ａ、酸化物３４３ｂ、および絶縁体３５０と、酸化物３４３ａ上の導電体３４２ａと、酸化物３４３ｂ上の導電体３４２ｂと、を有する。本明細書などにおいて、酸化物３４３ａおよび酸化物３４３ｂを併せて酸化物３４３と呼ぶ場合がある。また、導電体３４２ａと導電体３４２ｂを併せて導電体３４２と呼ぶ場合がある。
また、記憶装置１００は、絶縁体３５０を介して酸化物３３０ｂ＿１の一部と重なる導電体３６０（導電体３６０ａおよび導電体３６０ｂ）と、導電体３４２を覆って配置される絶縁体３７５と、絶縁体３７５上の絶縁体３８０と、を有する。絶縁体３８０および絶縁体３７５には、酸化物３３０ｂ＿１に達する開口が設けられる。当該開口内に、絶縁体３５０、および導電体３６０が配置されている。また、当該開口は、導電体３４２ａおよび酸化物３４３ａと、導電体３４２ｂおよび酸化物３４３ｂと、の間に設けられている。よって、導電体３６０は、導電体３４２ａおよび酸化物３４３ａと、導電体３４２ｂおよび酸化物３４３ｂと、の間に設けられている。ここで、絶縁体３５０は、当該開口と重なる酸化物３３０ｂ＿１の上面と、酸化物３４３の側面と、導電体３４２の側面と、絶縁体３７５の側面と、絶縁体３８０の側面に接して設けられることが好ましい。また、導電体３６０は、絶縁体３５０に接して設けられることが好ましい。図２３（Ｂ）および図２５に示すように、導電体３６０の上面、絶縁体３５０の上面、および絶縁体３８０の上面は、後述する絶縁体３３５と接する。
また、記憶装置１００は、絶縁体３８０上の酸化物３３０ａ＿２と、酸化物３３０ａ＿２上の酸化物３３０ｂ＿２と、を有する。なお、本明細書などにおいて、酸化物３３０ａ＿２および酸化物３３０ｂ＿２を併せて酸化物３３０＿２と呼ぶ場合がある。
また、説明の繰り返しを減らすため、本明細書などにおいて、酸化物３３０＿１と酸化物３３０＿２に共通の事柄を説明する場合は、単に「酸化物３３０」と記す場合がある。同様に、酸化物３３０ａ＿１と酸化物３３０ａ＿２に共通の事柄を説明する場合は、単に「酸化物３３０ａ」と記す場合がある。同様に、酸化物３３０ｂ＿１と酸化物３３０ｂ＿２に共通の事柄を説明する場合は、単に「酸化物３３０ｂ」と記す場合がある。
酸化物３３０は、酸化物３３０ａと酸化物３３０ｂを有することが好ましい。酸化物３３０ｂ下に酸化物３３０ａを有することで、酸化物３３０ａよりも下方に形成された構造物から、酸化物３３０ｂへの不純物の拡散を抑制することができる。
また、記憶装置１００は、酸化物３３０ｂ＿２上の酸化物３４５および絶縁体３５１と、酸化物３４５上の導電体３４４と、を有する。また、記憶装置１００は、絶縁体３５１を介して酸化物３３０ｂ＿２の一部と重なる導電体３６１（導電体３６１ａおよび導電体３６１ｂ）と、導電体３４４を覆って配置される絶縁体３３５と、絶縁体３３５上の絶縁体３８４と、を有する。
絶縁体３８４、絶縁体３３５、導電体３４４、および酸化物３４５には、酸化物３３０ｂ＿２に達する開口が設けられる。当該開口内に、絶縁体３５１、および導電体３６１が配置されている。ここで、絶縁体３５１は、当該開口と重なる酸化物３３０ｂ＿２の上面と、酸化物３４５の側面と、導電体３４４の側面と、絶縁体３３５の側面と、絶縁体３８４の側面に接して設けられることが好ましい。また、導電体３６１は、絶縁体３５１に接して設けられることが好ましい。図２３（Ｂ）に示すように、導電体３６１の上面、絶縁体３５１の上面、および絶縁体３８４の上面は、後述する絶縁体３８５に接する。
また、記憶装置１００は、導電体３６１、絶縁体３５１、および絶縁体３８４上に絶縁体３８５を有し、絶縁体３８５上に絶縁体３７８を有する。また、記憶装置１００は、ストリングの端部もしくはストリングの外側の領域において、絶縁体３８５、絶縁体３８４、絶縁体３３５、絶縁体３８０、絶縁体３７５、導電体３４２、酸化物３４３、酸化物３３０＿１、絶縁体３２４、絶縁体３２２、絶縁体３１６、および絶縁体３１４などの一部が除去された領域を有する。図２３（Ｂ）では、当該領域において、絶縁体３７８の一部が絶縁体３１２の一部と接している。
また、記憶装置１００は、絶縁体３７８の上に導電体３３８および導電体３３９を有する。導電体３３８は、絶縁体３７８、絶縁体３８５、絶縁体３８４、絶縁体３３５、絶縁体３８０、および絶縁体３７５に埋め込まれたコンタクトプラグ３４０を介して、トランジスタ１３１のソース電極またはドレイン電極の一方と電気的に接続される。コンタクトプラグ３４０の側面に絶縁体３３７が設けられている。導電体３３９は、絶縁体３７８、絶縁体３８５、絶縁体３８４、および絶縁体３３５に埋め込まれたコンタクトプラグ３４１を介して、トランジスタ１１１［１］のソース電極またはドレイン電極の一方と電気的に接続される。また、記憶装置１００は、絶縁体３７８、導電体３３８、および導電体３３９上に絶縁体３７９を有する。
酸化物３３０ａおよび酸化物３３０ｂは、半導体層として機能する。なお、本実施の形態では、酸化物３３０が、酸化物３３０ａおよび酸化物３３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物３３０ｂの単層、または３層以上の積層構造を設ける構成にしてもよいし、酸化物３３０ａ、および酸化物３３０ｂのそれぞれが積層構造を有していてもよい。また、酸化物３３０ｂの上に、酸化物３３０ａまたは酸化物３３０ｂと同様の酸化物を積層する場合、絶縁体３５０のように、開口の底面および側面に沿う形状にして当該酸化物を設けてもよい。
本実施の形態などにおいて、導電体３３８は配線ＲＢＬとして機能し、導電体３３９は配線ＷＢＬとして機能する。また、導電体３６０は、トランジスタ１１２のゲート電極（「第１のゲート」または「第１のゲート電極」ともいう。）として機能し、導電体３０５は、トランジスタ１１２のバックゲート電極「第２のゲート」または「第２のゲート電極」ともいう。）として機能する。また、導電体３６１は、トランジスタ１１１のゲート電極として機能する。
また、トランジスタ１１２［１］を構成する導電体３０５は配線ＣＬ［１］として機能する。また、トランジスタ１１１［１］を構成する導電体３６１は、配線ＷＬ［１］として機能する。
同様に、トランジスタ１１２［ｉ］を構成する導電体３０５は配線ＣＬ［ｉ］として機能する。トランジスタ１１１［ｉ］を構成する導電体３６１は配線ＷＬ［ｉ］として機能する（図２６（Ａ）参照。）。
また、絶縁体３５０および絶縁体３５１は、ゲート絶縁体（「第１のゲート絶縁体」ともいう。）として機能する。絶縁体３２４および絶縁体３２２は、バックゲート絶縁体（「第２のゲート絶縁体」ともいう。）として機能する。導電体３４２および導電体３４４は、ソース電極またはドレイン電極として機能する。
また、酸化物３３０＿１の導電体３６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。同様に、酸化物３３０＿２の導電体３６１と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
図２５に示すように、酸化物３３０＿１は、トランジスタのチャネル形成領域として機能する領域３３３ｃと、ソース領域またはドレイン領域として機能する領域３３３ｓｄと、を有する。領域３３３ｃは、少なくとも一部が導電体３６０と重畳している。言い換えると、領域３３３ｃは、導電体３４２ａと導電体３４２ｂの間の領域に設けられている。領域３３３ｓｄは、導電体３４２に重畳して設けられている。なお、図２５はトランジスタ１１２の拡大図であるが、トランジスタ１１１が含む酸化物３３０＿２も酸化物３３０＿１と同様である。
チャネル形成領域として機能する領域３３３ｃは、領域３３３ｓｄよりも、酸素欠損が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。また、ソース領域またはドレイン領域として機能する領域３３３ｓｄは、酸素欠損が多く、または、水素、窒素、金属元素などの不純物濃度が高いことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域３３３ｓｄは、領域３３３ｃと比較して、キャリア濃度が高く、低抵抗な領域である。
ここで、チャネル形成領域として機能する領域３３３ｃのキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域３３３ｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
また、領域３３３ｃと領域３３３ｓｄとの間に、キャリア濃度が、領域３３３ｓｄのキャリア濃度と同等、またはそれより低く、領域３３３ｃのキャリア濃度と同等、またはそれより高い、領域が形成されていてもよい。つまり、当該領域は、領域３３３ｃと領域３３３ｓｄとの接合領域として機能する。当該接合領域は、水素濃度が、領域３３３ｓｄの水素濃度と同等、またはそれよりも低く、領域３３３ｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域３３３ｓｄの酸素欠損と同等、またはそれよりも少なく、領域３３３ｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
また、酸化物３３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
ここで、領域３３３ｃは各トランジスタ１１２にそれぞれ形成されているが、導電体３４２ａと重なる領域３３３ｓｄおよび導電体３４２ａは、隣接する二つのトランジスタ１１２で共有されている。例えば、導電体３４２ａは、トランジスタ１１２［ｉ］のソース電極またはドレイン電極の一方として機能すると同時に、トランジスタ１１２［ｉ－１］のソース電極またはドレイン電極の他方として機能する。また、例えば、導電体３４２ｂは、トランジスタ１１２［ｉ］のソース電極およびドレイン電極の他方として機能すると同時に、トランジスタ１１２［ｉ＋１］のソース電極およびドレイン電極の一方として機能する。
また、導電体３４２ａと重なる領域３３３ｓｄは、トランジスタ１１２［ｉ］のソースまたはドレインの一方として機能すると同時に、トランジスタ１１２［ｉ＋１］のソースまたはドレインの他方として機能する。このように、複数のトランジスタ１１２は、ソースとドレインが直列に接続されている。なお、トランジスタ１１１もトランジスタ１１２と同様にソースとドレインが直列に接続されている。
隣接するトランジスタ間でソースとドレインを共用することで、記憶装置１００の占有面積を低減することができる。よって、単位面積当たりの記憶容量を高めることができる。
チャネル形成領域を含む酸化物３３０に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
トランジスタ１１１のオフ電流を低減することで、配線ＲＢＬと配線ＳＬの間のリーク電流を極めて少なくすることができる。これにより、当該記憶装置の消費電力を著しく低減することができる。また、トランジスタ１１２のオフ電流を低減することで、記憶素子１１０の情報の保持時間を著しく長くすることができる。
酸化物３３０＿１および酸化物３３０＿２として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルトまたはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。例えば、酸化物３３０として、Ｉｎ－Ｇａ－Ｚｎ酸化物を用いればよく、Ｉｎ－Ｇａ－Ｚｎ酸化物に錫を添加した酸化物（Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ酸化物）を用いてもよい。また、酸化物３３０＿１および酸化物３３０＿２として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物を用いてもよい。
上記金属酸化物は、スパッタリング法などを用いて基板上に成膜することができる。よって、シリコン基板に形成した駆動回路などの周辺回路の上に重ねてメモリセルアレイを設けることができる。これにより、１チップに設けられる周辺回路の占有面積を低減し、メモリセルアレイの占有面積を増やすことができるので、半導体装置の記憶容量を大きくすることができる。さらに、上記金属酸化物膜を複数積層して成膜することで、メモリセルアレイを積層して設けることができる。これにより、メモリセルアレイの占有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄセルアレイを構成することができる。よって、メモリセルの高集積化を図り、記憶容量の大きい半導体装置を提供することができる。
ここで、酸化物３３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物３３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
このように、酸化物３３０ｂの下に酸化物３３０ａを配置することで、酸化物３３０ａよりも下方に形成された構造物からの、酸化物３３０ｂに対する、不純物および酸素の拡散を抑制することができる。
また、酸化物３３０ａおよび酸化物３３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物３３０ａと酸化物３３０ｂの界面における欠陥準位密度を低くすることができる。酸化物３３０ａおよび酸化物３３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
酸化物３３０ａおよび酸化物３３０ｂは、それぞれ結晶性を有することが好ましい。特に、酸化物３３０ｂ＿１（酸化物３３０ｂ＿２）として、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
ＣＡＡＣ－ＯＳは、結晶性の高い、緻密な構造を有しており、不純物や欠陥（例えば、酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）など）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ－ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ－ＯＳの密度をより高めることで、当該ＣＡＡＣ－ＯＳ中の不純物または酸素の拡散をより低減することができる。
一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、トランジスタのゲート電極に電圧が印加されていない状態でもキャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、トランジスタのゲート電極に電圧が印加されていない状態において、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性）または実質的にｉ型であることが好ましい。
これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタのオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
よって、酸化物半導体中において、チャネル形成領域として機能する領域３３３ｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域３３３ｓｄは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域３３３ｃの酸素欠損、およびＶＯＨを低減し、領域３３３ｓｄには過剰な量の酸素が供給されないようにすることが好ましい。
例えば、トランジスタ１１２の作製において、絶縁体３８０および絶縁体３７５の一部に開口を形成して酸化物３３０ｂ＿１の一部を露出した状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域３３３ｃの酸素欠損、およびＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。なお、マイクロ波処理は、絶縁体３５０の形成後に行ってもよい。
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域３３３ｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域３３３ｃのＶＯＨを分断し、水素Ｈを領域３３３ｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域３３３ｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域３３３ｃの水素濃度を低減することができる。よって、領域３３３ｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体３４２ａおよび導電体３４２ｂに遮蔽され、領域３３３ｓｄには及ばない。さらに、酸素プラズマの作用は、絶縁体３７５および絶縁体３８０によって、低減することができる。これにより、マイクロ波処理の際に、領域３３３ｓｄではＶＯＨの低減、および過剰な量の酸素供給が発生せず、領域３３３ｓｄにおけるキャリア濃度の低下を防ぐことができる。
このようにして、酸化物半導体の領域３３３ｃで選択的に酸素欠損、およびＶＯＨを除去して、領域３３３ｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域３３３ｓｄに過剰な酸素が供給されるのを抑制し、ｎ型化を維持することができる。これにより、トランジスタ１１２の電気特性の変動を抑制し、基板面内でトランジスタ１１２の電気特性のばらつきを抑制することができる。
トランジスタ１１１の形成の際も、トランジスタ１１２と同様にマイクロ波処理を行うことができる。
トランジスタ１１１およびトランジスタ１１２を上記のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。
なお、図２３（Ｂ）などにおいて、導電体３６０等を埋め込む開口の側面、および／または導電体３６１等を埋め込む開口の側面が、酸化物３３０ｂの被形成面に対して概略垂直となっているが、本実施の形態はこれに限られるものではない。例えば、当該開口の底部が緩やかな曲面を有する、Ｕ字型の形状となってもよい。また、例えば、当該開口の側面が酸化物３３０ｂの被形成面に対して傾斜していてもよい。
また、図２４（Ａ）に示すように、トランジスタ１１２のチャネル幅方向の断面視において、酸化物３３０ｂ＿１の側面と酸化物３３０ｂ＿１の上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（ラウンド状ともいう。）。同様に、図２４（Ｂ）に示すように、トランジスタ１１１のチャネル幅方向の断面視において、酸化物３３０ｂ＿２の側面と酸化物３３０ｂ＿２の上面との間に、湾曲面を有してもよい。
上記湾曲面での曲率半径は、０ｎｍより大きく、導電体３４２（または導電体３４４）と重なる領域の酸化物３３０ｂ＿１（または酸化物３３０ｂ＿２）の膜厚より小さい、または、酸化物３３０ｂ＿１（または酸化物３３０ｂ＿２）の上面の、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体３５０（または絶縁体３５１）および導電体３６０（または導電体３６１）の、酸化物３３０ｂ＿１（または酸化物３３０ｂ＿２）への被覆性を高めることができる。
酸化物３３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物３３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物３３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物３３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物３３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物３３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物３３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物３３０ｂは、ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物３３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物３３０ｂから酸素が引き抜かれることを低減できるので、ＯＳトランジスタは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
ここで、酸化物３３０ａと酸化物３３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物３３０ａと酸化物３３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物３３０ａと酸化物３３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物３３０ａと酸化物３３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物３３０ｂがＩｎ－Ｍ－Ｚｎ酸化物の場合、酸化物３３０ａとして、Ｉｎ－Ｍ－Ｚｎ酸化物、Ｍ－Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
例えば、酸化物３３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物３３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
酸化物３３０ａおよび酸化物３３０ｂを上述の構成とすることで、酸化物３３０ａと酸化物３３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、ＯＳトランジスタは、大きい電界効果移動度、大きいオン電流、および高い周波数特性を得ることができる。このようなトランジスタをトランジスタ１１１に用いることで、書き込み速度の向上を図ることができる。また、このようなトランジスタをトランジスタ１１２に用いることで、読み出し速度の向上を図ることができる。
絶縁体３１２、絶縁体３１４、絶縁体３８５、および絶縁体３７８の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ１１１の上方からトランジスタ１１１およびトランジスタ１１２などに拡散することを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体３１２、絶縁体３１４、絶縁体３８５、および絶縁体３７８の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、絶縁体３７５および／または絶縁体３３５に、不純物の拡散を抑制する機能を有する絶縁性材料を用いてもよい。また、絶縁体３７５および／または絶縁体３３５に、酸素の拡散を抑制する機能を有する絶縁性材料を用いてもよい。
なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
絶縁体３１２、絶縁体３１４、絶縁体３８５、絶縁体３７８、絶縁体３７５、および絶縁体３３５としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体３１２、および絶縁体３７８として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体３１４、絶縁体３７５、絶縁体３３５、および絶縁体３８５として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体３１２、および絶縁体３１４を介して、基板側からトランジスタ１１１およびトランジスタ１１２側へ拡散するのを抑制できる。または、水、水素などの不純物が絶縁体３７８よりも外側に配置されている層間絶縁膜などから、トランジスタ１１１およびトランジスタ１１２側へ拡散するのを抑制できる。または、絶縁体３２４などに含まれる酸素が、絶縁体３１２、および絶縁体３１４を介して基板側に、拡散することを抑制できる。または、絶縁体３８０および絶縁体３８４などに含まれる酸素が、絶縁体３７８などを介してトランジスタ１１１より上方に、拡散するのを抑制することができる。この様に、トランジスタ１１１およびトランジスタ１１２などを、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体３１２、絶縁体３１４、絶縁体３８５、および絶縁体３７８で取り囲む構造とすることが好ましい。
絶縁体３１２、絶縁体３１４、絶縁体３８５、絶縁体３７８、絶縁体３７５、および絶縁体３３５の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を用いなくてよいので、絶縁体３１２、絶縁体３１４、絶縁体３８５、絶縁体３７８、絶縁体３７５、および絶縁体３３５の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを適宜用いてもよい。
また、絶縁体３１２、および絶縁体３７８の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体３１２、および絶縁体３７８の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体３１２、および絶縁体３７８が、導電体３０５、導電体３４２、導電体３６０、導電体３４４、または導電体３６１のチャージアップを緩和することができる場合がある。絶縁体３１２、および絶縁体３７８の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
また、絶縁体３１６、絶縁体３８０、および絶縁体３８４は、絶縁体３１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体３１６、絶縁体３８０、および絶縁体３８４として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
なお、本明細書中において、材料名に含まれる「酸化窒化」とは、その材料の組成において、窒素よりも酸素の含有量が多いことを指す。また、材料名に含まれる「窒化酸化」とは、その材料の組成において、酸素よりも窒素の含有量が多いことを示す。
導電体３０５は、導電体３０５ａ、導電体３０５ｂ、および導電体３０５ｃを有する。導電体３０５ａは、開口の底面および側壁に接して設けられる。導電体３０５ｂは、導電体３０５ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体３０５ｂの上面は、導電体３０５ａの上面および絶縁体３１６の上面より低くなる。導電体３０５ｃは、導電体３０５ｂの上面、および導電体３０５ａの側面に接して設けられる。ここで、導電体３０５ｃの上面の高さは、導電体３０５ａの上面の高さおよび絶縁体３１６の上面の高さと略一致する。つまり、導電体３０５ｂは、導電体３０５ａおよび導電体３０５ｃに包み込まれる構成になる。
ここで、導電体３０５ａおよび導電体３０５ｃは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体３０５ａおよび導電体３０５ｃに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体３０５ｂに含まれる水素などの不純物が、絶縁体３２４等を介して、酸化物３３０に拡散するのを防ぐことができる。また、導電体３０５ａおよび導電体３０５ｃに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体３０５ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体３０５ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体３０５ａは、窒化チタンを用いればよい。
また、導電体３０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体３０５ｂは、タングステンを用いればよい。
導電体３０５をバックゲート電極として機能する場合がある。その場合、導電体３０５に印加する電位を、導電体３６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ１１２のしきい値電圧（Ｖｔｈ）を制御することができる。また、導電体３０５に負の電位を印加することにより、トランジスタ１１２のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体３０５に負の電位を印加したほうが、印加しない場合よりも、導電体３６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、導電体３０５の電気抵抗率は、導電体３０５に印加する電位を考慮して設計され、導電体３０５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体３１６の膜厚は、導電体３０５とほぼ同じになる。ここで、導電体３０５の設計が許す範囲で導電体３０５および絶縁体３１６の膜厚を薄くすることが好ましい。絶縁体３１６の膜厚を薄くすることで、絶縁体３１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物３３０に拡散するのを低減することができる。
導電体３０５は、酸化物３３０＿１の導電体３４２ａおよび導電体３４２ｂと重ならない領域と、重なるように設けられる。また、導電体３０５は、当該領域よりも、大きく設けることが好ましい。言い換えると、導電体３０５は、後述する領域３３３ｃと重なり、領域３３３ｃよりも大きく設けることが好ましい。特に、図２４（Ａ）に示すように、導電体３０５は、酸化物３３０＿１のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物３３０＿１のチャネル幅方向における側面の外側において、導電体３０５と導電体３６０は、絶縁体を介して重畳していることが好ましい。当該構成を有することで、ゲート電極（「第１のゲート電極」ともいう。）として機能する導電体３６０の電界と、バックゲート電極（「第２のゲート電極」ともいう。）として機能する導電体３０５の電界によって、酸化物３３０＿１のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
なお、本明細書等において、Ｓ－ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ－ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、図２４（Ａ）に示すように、導電体３０５はチャネル幅方向に延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体３０５の下に、配線として機能する導電体を設ける構成にしてもよい。
なお、トランジスタ１１２では、導電体３０５を、導電体３０５ａ、導電体３０５ｂ、および導電体３０５ｃの積層で構成する場合について示しているが、本発明はこれに限られるものではない。例えば、導電体３０５を、単層、２層または４層以上の積層構造としてもよい。
絶縁体３２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体３２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体３２２は、絶縁体３２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
絶縁体３２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体３２２を形成した場合、絶縁体３２２は、酸化物３３０から基板側への酸素の放出や、トランジスタ１１２の周辺部から酸化物３３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体３２２を設けることで、水素等の不純物が、トランジスタ１１２の内側へ拡散することを抑制し、酸化物３３０中の酸素欠損の生成を抑制できる。また、導電体３０５が、絶縁体３２４や、酸化物３３０が有する酸素と反応することを抑制できる。
または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体３２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体３２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
酸化物３３０＿１と接する絶縁体３２４は、過剰酸素を含む（加熱により酸素を脱離する）ことが好ましい。例えば、絶縁体３２４は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物３３０＿１に接して設けることにより、酸化物３３０＿１中の酸素欠損を低減し、トランジスタの信頼性を向上できる。
絶縁体３２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料、別言すると、過剰酸素領域を有する絶縁体材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、トランジスタの作製工程中において、酸化物３３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物３３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物３３０に加酸素化処理を行うことで、酸化物３３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物３３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物３３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
なお、絶縁体３２２、および絶縁体３２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体３２４は、酸化物３３０ａと重畳して島状に形成してもよい。この場合、絶縁体３７５が、絶縁体３２４の側面および絶縁体３２２の上面に接する構成になる。
酸化物３４３が、酸化物３３０ｂ＿１上に設けられる。なお、酸化物３４３は、導電体３４２と重畳して設けられることが好ましく、酸化物３３０＿１上に直線状に配列して設ければよい。同様に、酸化物３４５が、酸化物３３０ｂ＿２上に設けられる。なお、酸化物３４５は、導電体３４４と重畳して設けられることが好ましく、酸化物３３０＿２上に直線状に配列して設ければよい。
酸化物３４３および酸化物３４５は、酸素の透過を抑制する機能を有することが好ましい。導電体３４２と酸化物３３０ｂ＿１との間に酸素の透過を抑制する機能を有する酸化物３４３を配置することで、導電体３４２と、酸化物３３０ｂ＿１との間の電気抵抗が低減されるので好ましい。同様に、導電体３４４と酸化物３３０ｂ＿２との間に酸素の透過を抑制する機能を有する酸化物３４５を配置することで、導電体３４４と、酸化物３３０ｂ＿２との間の電気抵抗が低減されるので好ましい。
このような構成とすることで、トランジスタ１１１およびトランジスタ１１２の、電気特性および信頼性を向上させることができる。なお、導電体３４２と酸化物３３０ｂ＿１の間の電気抵抗を十分低減できる場合、酸化物３４３を設けない構成にしてもよい。導電体３４４と酸化物３３０ｂ＿２の間の電気抵抗を十分低減できる場合、酸化物３４５を設けない構成にしてもよい。
酸化物３４３および酸化物３４５として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物３４３および酸化物３４５は、酸化物３３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物３４３および酸化物３４５として、酸化ガリウムを用いてもよい。また、酸化物３４３および酸化物３４５として、Ｉｎ－Ｍ－Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物３４３および酸化物３４５に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物３３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物３４３および酸化物３４５の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは１ｎｍ以上３ｎｍ以下、さらに好ましくは１ｎｍ以上２ｎｍ以下である。また、酸化物３４３および酸化物３４５は、結晶性を有すると好ましい。酸化物３４３および酸化物３４５が結晶性を有する場合、酸化物３３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物３４３および酸化物３４５としては、六方晶などの結晶構造であれば、酸化物３３０中の酸素の放出を抑制できる場合がある。
導電体３４２および導電体３４４としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
なお、酸化物３３０ｂなどに含まれる水素が、導電体３４２または導電体３４４に拡散する場合がある。特に、導電体３４２および導電体３４４に、タンタルを含む窒化物を用いることで、酸化物３３０ｂなどに含まれる水素は、導電体３４２または導電体３４４に拡散しやすく、拡散した水素は、導電体３４２または導電体３４４が有する窒素と結合することがある。つまり、酸化物３３０ｂなどに含まれる水素は、導電体３４２または導電体３４４に吸い取られる場合がある。
また、導電体３４２の側面と上面との間、および導電体３４４の側面と上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体とすることで、図２４（Ａ）に示すような、チャネル幅方向の断面における、導電体３４４の断面積を大きくすることができる。これにより、導電体３４４の抵抗値が小さくなり、トランジスタ１１１のオン電流を大きくすることができる。同様に、図２４（Ｂ）に示すような、チャネル幅方向の断面における、導電体３４２の断面積を大きくすることができる。これにより、導電体３４２の抵抗値が小さくなり、トランジスタ１１２のオン電流を大きくすることができる。
絶縁体３７５は、絶縁体３２４、酸化物３３０＿１、酸化物３４３および導電体３４２を覆って設けられており、絶縁体３５０、および導電体３６０などが設けられる領域に開口が形成されている。絶縁体３７５は、絶縁体３２４の上面、酸化物３３０＿１の側面、酸化物３４３の側面、導電体３４２の側面、および導電体３４２の上面に接して設けられることが好ましい（図２４（Ｂ）参照。）。また、絶縁体３７５は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体３７５は、水、水素などの不純物が、上方から酸化物３３０＿１、または絶縁体３２４に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。
絶縁体３３５は、絶縁体３８０、酸化物３３０＿２、酸化物３４５および導電体３４４を覆って設けられており、絶縁体３５１、および導電体３６１などが設けられる領域に開口が形成されている。絶縁体３３５は、絶縁体３８０の上面、酸化物３３０＿２の側面、酸化物３４５の側面、導電体３４４の側面、および導電体３４４の上面に接して設けられることが好ましい（図２４（Ａ）参照。）。また、絶縁体３３５は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体３３５は、水、水素などの不純物が、上方から酸化物３３０＿２、または絶縁体３８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。
絶縁体３７５および絶縁体３３５としては、例えば、酸化アルミニウム、または窒化シリコンなどの絶縁体を用いればよい。
上記のような絶縁体３７５および絶縁体３３５を設けることで、酸素に対するバリア性を有する絶縁体で導電体３４２および導電体３４４を包み込むことができる。つまり、絶縁体３８０に含まれる酸素が、導電体３４２および導電体３４４に拡散するのを防ぐことができる。これにより、絶縁体３８０に含まれる酸素などによって、導電体３４２が直接酸化されて抵抗率が増大し、電界効果移動度、およびオン電流が低減するのを抑制することができる。また、絶縁体３８４に含まれる酸素などによって、導電体３４４が直接酸化されて抵抗率が増大し、電界効果移動度、およびオン電流が低減するのを抑制することができる。このように、トランジスタ１１１の電界効果移動度、およびオン電流を大きくすることで、記憶装置１００の書き込み速度を向上させることができる。また、トランジスタ１１２の電界効果移動度、およびオン電流を大きくすることで、記憶装置１００の読み出し速度を向上させることができる。
絶縁体３１２と絶縁体３７８に挟まれた領域内で、絶縁体３８０に接して、水素などの不純物を捕獲する機能を有する絶縁体３７５を設けることで、絶縁体３８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。また、絶縁体３８４に接して、水素などの不純物を捕獲する機能を有する絶縁体３３５を設けることで、絶縁体３８４などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。この場合は、絶縁体３７５および絶縁体３３５として、酸化アルミニウムなどを用いることが好ましい。
ゲート絶縁体として機能する絶縁体３５０および絶縁体３５１は、酸化物３３０ｂの上面に接して配置することが好ましい。絶縁体３５０および絶縁体３５１は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンなどのシリコンを含む酸化物は熱に対し安定であるため好ましい。
絶縁体３２４と同様に、絶縁体３５０および絶縁体３５１中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体３５０および絶縁体３５１の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体３５０と導電体３６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体３５０から導電体３６０への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体３５０から導電体３６０への酸素の拡散が抑制される。つまり、酸化物３３０へ供給する酸素量の減少を抑制することができる。また、絶縁体３５０の酸素による導電体３６０の酸化を抑制することができる。同様に、絶縁体３５１と導電体３６１との間に金属酸化物を設けてもよい。例えば、当該金属酸化物として、酸化ハフニウムなどを用いることができる。
なお、上記金属酸化物は、第１のゲート電極の一部としての機能を有する構成にしてもよい。例えば、酸化物３３０として用いることができる金属酸化物を、上記金属酸化物として用いることができる。その場合、導電体３６０ａおよび／または導電体３６１ａをスパッタリング法で成膜することで、上記金属酸化物の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
上記金属酸化物を有することで、導電体３６０からの電界の影響を弱めることなく、トランジスタ１１２のオン電流の向上を図ることができる。また、絶縁体３５０と、上記金属酸化物との物理的な厚みにより、導電体３６０と、酸化物３３０との間の距離を保つことで、導電体３６０と酸化物３３０との間のリーク電流を抑制することができる。また、絶縁体３５０、および上記金属酸化物との積層構造を設けることで、導電体３６０と酸化物３３０との間の物理的な距離、および導電体３６０から酸化物３３０へかかる電界強度を、容易に適宜調整することができる。なお、絶縁体３５１と導電体３６１においても同様である。
導電体３６０は、導電体３６０ａと、導電体３６０ａの上に配置された導電体３６０ｂと、を有することが好ましい。導電体３６１は、導電体３６１ａと、導電体３６１ａの上に配置された導電体３６１ｂと、を有することが好ましい。例えば、導電体３６０ａは、導電体３６０ｂの底面および側面と重なるように配置されることが好ましい。導電体３６１ａは、導電体３６１ｂの底面および側面と重なるように配置されることが好ましい。
なお、本実施の形態などでは、導電体３６０を導電体３６０ａと導電体３６０ｂの２層構造として示し、導電体３６１を導電体３６１ａと導電体３６１ｂの２層構造として示しているが、導電体３６０および導電体３６１は、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体３６０ａおよび導電体３６１ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体３６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体３５０に含まれる酸素により、導電体３６０ｂが酸化して導電率が低下することを抑制することができる。導電体３６１ａが酸素の拡散を抑制する機能を持つことにより、絶縁体３５１に含まれる酸素により、導電体３６１ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
また、導電体３６０および導電体３６１は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体３６０ｂおよび導電体３６１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体３６０ｂおよび導電体３６１ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
また、トランジスタ１１２では、導電体３６０は、絶縁体３８０などに形成されている開口を埋めるように自己整合的に形成される。トランジスタ１１１では、導電体３６１は、絶縁体３８４などに形成されている開口を埋めるように自己整合的に形成される。導電体３６０をこのように形成することにより、導電体３４２ａと導電体３４２ｂとの間の領域に、位置合わせをしなくても導電体３６０を配置することができる。なお、導電体３６１も同様である。
また、図２４（Ａ）に示すように、トランジスタ１１２のチャネル幅方向において、絶縁体３２２の底面を基準面としたとき、導電体３６０と酸化物３３０ｂとが重ならない領域の、基準面から導電体３６０の底面までの高さは、基準面から酸化物３３０ｂの底面までの高さより低いことが好ましい。ゲート電極として機能する導電体３６０が、絶縁体３５０などを介して、酸化物３３０ｂ＿１のチャネル形成領域の側面および上面を覆う構成とすることで、導電体３６０の電界を酸化物３３０ｂ＿１のチャネル形成領域全体に作用させやすくなる。よって、トランジスタ１１２のオン電流を増大させ、周波数特性を向上させることができる。絶縁体３２２の底面を基準面としたとき、酸化物３３０＿１と導電体３６０が、重ならない領域における基準面から導電体３６０の底面までの高さと、基準面から酸化物３３０ｂ＿１の底面までの高さとの差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
絶縁体３８０は、絶縁体３７５上に設けられ、絶縁体３５０、および導電体３６０が設けられる領域に開口が形成されている。絶縁体３８４は、絶縁体３３５上に設けられ、絶縁体３５１、および導電体３６１が設けられる領域に開口が形成されている。また、絶縁体３８０および絶縁体３８４の上面は、平坦化されていてもよい。
絶縁体３８０および絶縁体３８４は、絶縁体３２４と同様に、過剰酸素領域または過剰酸素を有することが好ましい。また、絶縁体３８０および絶縁体３８４中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体３８０および絶縁体３８４は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。過剰酸素を有する絶縁体を酸化物３３０の近傍に設けることにより、酸化物３３０中の酸素欠損を低減し、トランジスタの信頼性を向上させることができる。
絶縁体３８５は、導電体３６１、絶縁体３５１、および絶縁体３８４のそれぞれの上面と接して配置される。絶縁体３８５は、水、水素などの不純物が、上方から絶縁体３８４に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体３８５は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体３８５としては、例えば、酸化アルミニウムなどの絶縁体を用いればよい。絶縁体３１２と絶縁体３７８に挟まれた領域内で、絶縁体３８４に接して、水素などの不純物を捕獲する機能を有する絶縁体３８５を設けることで、絶縁体３８４などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。
絶縁体３７８は、水、水素などの不純物が、上方から絶縁体３８４に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体３７８は、絶縁体３８４の上に配置される。絶縁体３７８としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体３７８としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体３７８をスパッタリング法で成膜することで、密度が高く、鬆などが形成されにくい窒化シリコン膜を形成することができる。また、絶縁体３７８として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
トランジスタ１３１およびトランジスタ１３２も、トランジスタ１１１またはトランジスタ１１２と同様の構造にすることができる。例えば、トランジスタ１３１にバックゲートを設ける場合は、トランジスタ１３１に導電体３０５を設ければよい（図２６（Ｂ）参照。）。
〔半導体装置の構成材料〕
以下では、記憶装置１００に用いることができる構成材料について説明する。
以下では、記憶装置１００に用いることができる構成材料について説明する。
［基板］
記憶装置１００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述した半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
記憶装置１００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述した半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
［絶縁体］
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ－ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物３３０と接する構造とすることで、酸化物３３０が有する酸素欠損を補償することができる。
［導電体］
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
［金属酸化物］
酸化物３３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明に係る酸化物３３０に適用可能な金属酸化物について説明する。
酸化物３３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明に係る酸化物３３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、前述した元素Ｍから選ばれた一種、または複数種が含まれていてもよい。ここでは、金属酸化物が、インジウム、前述した元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
〔結晶構造の分類〕
まず、酸化物半導体における、結晶構造の分類について、図２７（Ａ）を用いて説明を行う。図２７（Ａ）は、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
まず、酸化物半導体における、結晶構造の分類について、図２７（Ａ）を用いて説明を行う。図２７（Ａ）は、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２７（Ａ）に示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図２７（Ａ）に示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図２７（Ｂ）に示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図２７（Ｂ）に示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図２７（Ｂ）に示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２７（Ｂ）に示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図２７（Ｂ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２７（Ｂ）に示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図２７（Ｃ）に示す。図２７（Ｃ）は、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２７（Ｃ）に示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図２７（Ｃ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
［酸化物半導体の構造］
なお、酸化物半導体は、結晶構造に着目した場合、図２７（Ａ）とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
なお、酸化物半導体は、結晶構造に着目した場合、図２７（Ａ）とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
［酸化物半導体の構成］
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
〔酸化物半導体を有するトランジスタ〕
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
〔不純物〕
ここで、酸化物半導体中における各不純物の影響について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコンや炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
〔その他の半導体材料〕
酸化物３３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物３３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
酸化物３３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物３３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
酸化物３３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物３３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜記憶装置１００の作製方法＞
次に、記憶装置１００の作製方法の一例として、トランジスタ１１２の作製方法を、図２８（Ａ）乃至図３４（Ａ）、図２８（Ｂ）乃至図３４（Ｂ）、図２８（Ｃ）乃至図３４（Ｃ）、および図２８（Ｄ）乃至図３４（Ｄ）を用いて説明する。
次に、記憶装置１００の作製方法の一例として、トランジスタ１１２の作製方法を、図２８（Ａ）乃至図３４（Ａ）、図２８（Ｂ）乃至図３４（Ｂ）、図２８（Ｃ）乃至図３４（Ｃ）、および図２８（Ｄ）乃至図３４（Ｄ）を用いて説明する。
図２８（Ａ）乃至図３４（Ａ）のそれぞれは上面図を示す。また、図２８（Ｂ）乃至図３４（Ｂ）のそれぞれは、図２８（Ａ）乃至図３４（Ａ）に示すＡ１－Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ１１２のチャネル長方向の断面図でもある。また、図２８（Ｃ）乃至図３４（Ｃ）のそれぞれは、図２８（Ａ）乃至図３４（Ａ）にＡ３－Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ１１２のチャネル幅方向の断面図でもある。また、図２８（Ｄ）乃至図３４（Ｄ）のそれぞれは、図２８（Ａ）乃至図３４（Ａ）にＡ５－Ａ６の一点鎖線で示す部位の断面図である。なお、図２８（Ａ）乃至図３４（Ａ）のそれぞれの上面図では、図の明瞭化のために一部の要素を省いている。
以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、または半導体を形成するための半導体材料は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて成膜することができる。
なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法などを用いることができる。
また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。ＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
まず、基板（図示しない。）を準備し、当該基板上に絶縁体３１２を成膜する（図２８（Ａ）乃至図２８（Ｄ）参照。）。絶縁体３１２の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を用いなくてもよいスパッタリング法を用いることで、絶縁体３１２中の水素濃度を低減することができる。ただし、絶縁体３１２の成膜は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい。
本実施の形態では、絶縁体３１２として、窒素ガスを含む雰囲気でシリコンターゲットを用いて、パルスＤＣスパッタリング法で窒化シリコンを成膜する。パルスＤＣスパッタリング法を用いることで、ターゲット表面のアーキングによるパーティクルの発生を抑制することができるので、膜厚分布をより均一にすることができる。また、パルス電圧を用いることで、高周波電圧より、放電の立ち上がり、立ち下がりを急峻にすることができる。これにより、電極に、電力をより効率的に供給しスパッタレート、および膜質を向上することができる。
窒化シリコンのように水、水素などの不純物が透過しにくい絶縁体を用いることにより、絶縁体３１２より下層に含まれる水、水素などの不純物の拡散を抑制することができる。また、絶縁体３１２として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体３１２より下層（図示しない。）の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体３１２を介して上方に拡散するのを抑制することができる。
次に、絶縁体３１２上に絶縁体３１４を成膜する。絶縁体３１４の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を用いなくてもよいスパッタリング法を用いることで、絶縁体３１４中の水素濃度を低減することができる。ただし、絶縁体３１４の成膜は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい。
本実施の形態では、絶縁体３１４として、酸素ガスを含む雰囲気でアルミニウムターゲットを用いて、パルスＤＣスパッタリング法で酸化アルミニウムを成膜する。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、および膜質を向上することができる。
絶縁体３１４として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムを用いることで、絶縁体３１４上に成膜される絶縁体３１６などに含まれる水素を捕獲または固着し、当該水素が酸化物３３０に拡散するのを防ぐことができる。
次に、絶縁体３１４上に絶縁体３１６を成膜する。絶縁体３１６の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を用いなくてもよいスパッタリング法を用いることで、絶縁体３１６中の水素濃度を低減することができる。ただし、絶縁体３１６の成膜は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい。
本実施の形態では、絶縁体３１６として、酸素ガスを含む雰囲気でシリコンターゲットを用いて、パルスＤＣスパッタリング法で酸化シリコンを成膜する。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、および膜質を向上することができる。
絶縁体３１２、絶縁体３１４、および絶縁体３１６は、大気に暴露することなく連続して成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。これにより、絶縁体３１２、絶縁体３１４、および絶縁体３１６を、膜中の水素を低減して成膜し、さらに、各成膜工程の合間に膜中に水素が混入するのを低減することができる。
次に、絶縁体３１６に絶縁体３１４に達する開口を、Ａ３－Ａ４方向に延伸して形成する。当該開口は、トランジスタ１１２の配列に合わせて適宜設ければよい。なお、開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体３１４は、絶縁体３１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体３１６に酸化シリコンまたは酸化窒化シリコンを用いた場合は、絶縁体３１４は窒化シリコン、酸化アルミニウム、酸化ハフニウムを用いるとよい。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
開口の形成後に、導電体３０５ａとなる導電膜を成膜する。導電体３０５ａとなる導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体３０５ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体３０５ａとなる導電膜として窒化チタンを成膜する。このような金属窒化物を後述する導電体３０５ｂの下層に用いることにより、絶縁体３１６などによって、導電体３０５ｂが酸化されるのを抑制することができる。また、導電体３０５ｂとして銅などの拡散しやすい金属を用いても、当該金属が導電体３０５ａから外に拡散するのを防ぐことができる。
次に、導電体３０５ｂとなる導電膜を成膜する。導電体３０５ｂとなる導電膜としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることができる。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体３０５ｂとなる導電膜として、タングステンを成膜する。
次に、ＣＭＰ処理を行うことで、導電体３０５ａとなる導電膜および導電体３０５ｂとなる導電膜の一部を除去し、絶縁体３１６を露出する。その結果、開口部のみに、導電体３０５ａおよび導電体３０５ｂが残存する。なお、当該ＣＭＰ処理により、絶縁体３１６の一部が除去される場合がある。
次に、エッチングを行って、導電体３０５ｂの上部を除去する。これにより、導電体３０５ｂの上面は、導電体３０５ａの上面および絶縁体３１６の上面より低くなる。導電体３０５ｂのエッチングには、ドライエッチングまたはウェットエッチングを用いればよいが、ドライエッチングを用いるほうが微細加工には好ましい。
次に、絶縁体３１６、導電体３０５ａ、および導電体３０５ｂの上に、導電体３０５ｃとなる導電膜を成膜する。導電体３０５ｃとなる導電膜は、導電体３０５ａとなる導電膜と同様に、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。
本実施の形態では、導電体３０５ｃとなる導電膜として窒化チタンを成膜する。このような金属窒化物を導電体３０５ｂの上層に用いることにより、絶縁体３２２などによって、導電体３０５ｂが酸化されるのを抑制することができる。また、導電体３０５ｂとして銅などの拡散しやすい金属を用いても、当該金属が導電体３０５ｃから外に拡散するのを防ぐことができる。
次に、ＣＭＰ処理を行うことで、導電体３０５ｃとなる導電膜の一部を除去し、絶縁体３１６を露出する。その結果、開口部のみに、導電体３０５ａ、導電体３０５ｂ、および導電体３０５ｃが残存する。これにより、上面が平坦な、導電体３０５を形成することができる。さらに、導電体３０５ｂが、導電体３０５ａおよび導電体３０５ｃに包みこまれる構成になる。よって、導電体３０５ｂから水素などの不純物が導電体３０５ａおよび導電体３０５ｃの外に拡散するのを防ぎ、かつ導電体３０５ａおよび導電体３０５ｃの外から酸素が混入し、導電体３０５ｂを酸化するのを防ぐことができる。なお、当該ＣＭＰ処理により、絶縁体３１６の一部が除去される場合がある。
次に、絶縁体３１６、および導電体３０５上に絶縁体３２２を成膜する。絶縁体３２２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体３２２が、水素および水に対するバリア性を有することで、トランジスタ１１２の周辺に設けられた構造体に含まれる水素、および水が、絶縁体３２２を通じてトランジスタ１１２の内側へ拡散することが抑制され、酸化物３３０中の酸素欠損の生成を抑制することができる。
絶縁体３２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体３２２として、スパッタリング法を用いて、酸化ハフニウムを成膜する。成膜ガスに水素を用いなくてもよいスパッタリング法を用いることで、絶縁体３２２中の水素濃度を低減することができる。
続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、絶縁体３２２などに水分等が取り込まれることを可能な限り防ぐことができる。
本実施の形態では、加熱処理として、絶縁体３２２の成膜後に、窒素ガスと酸素ガスの流量比を４ｓｌｍ：１ｓｌｍとして、４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体３２２に含まれる水、水素などの不純物を除去することなどができる。また、絶縁体３２２として、ハフニウムを含む酸化物を用いる場合、当該加熱処理によって、絶縁体３２２の結晶性を向上させることができる。また、加熱処理は、絶縁体３２４の成膜後などのタイミングで行うこともできる。
次に、絶縁体３２２上に絶縁体３２４を成膜する。絶縁体３２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体３２４として、スパッタリング法を用いて、酸化シリコンを成膜する。成膜ガスに水素を用いなくてもよいスパッタリング法を用いることで、絶縁体３２４中の水素濃度を低減することができる。絶縁体３２４は、後の工程で酸化物３３０ａと接するので、このように水素濃度が低減されていることが好適である。
ここで、絶縁体３２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体３２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体３２４に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
ここで、絶縁体３２４上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜した後、絶縁体３２４に達するまで、ＣＭＰ処理によって酸化アルミニウムの除去を行ってもよい。当該ＣＭＰ処理を行うことで絶縁体３２４表面の平坦化および平滑化を行うことができる。当該酸化アルミニウムを絶縁体３２４上に配置してＣＭＰ処理を行うことで、ＣＭＰ処理の終点検出が容易となる。また、ＣＭＰ処理によって、絶縁体３２４の一部が研磨されて、絶縁体３２４の膜厚が薄くなることがあるが、絶縁体３２４の成膜時に膜厚を調整すればよい。絶縁体３２４表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体３２４上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体３２４に酸素を添加することができるので好ましい。
次に、絶縁体３２４上に、酸化膜３３０Ａ、酸化膜３３０Ｂを順に成膜する。なお、酸化膜３３０Ａおよび酸化膜３３０Ｂは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜３３０Ａ、および酸化膜３３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜３３０Ａと酸化膜３３０Ｂとの界面近傍を清浄に保つことができる。
酸化膜３３０Ａ、および酸化膜３３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
例えば、酸化膜３３０Ａ、および酸化膜３３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ－Ｍ－Ｚｎ酸化物ターゲットなどを用いることができる。
特に、酸化膜３３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体３２４に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
また、酸化膜３３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜３３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
本実施の形態では、酸化膜３３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて成膜する。また、酸化膜３３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、後の工程の加工によって得られる酸化物３３０ａ、および酸化物３３０ｂに求める特性に合わせて形成するとよい。
次に、酸化膜３３０Ｂ上に酸化膜３４３Ａを成膜する。酸化膜３４３Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜３４３Ａは、Ｉｎに対するＧａの原子数比が、酸化膜３３０ＢのＩｎに対するＧａの原子数比より大きいことが好ましい。本実施の形態では、酸化膜３４３Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて成膜する。
なお、絶縁体３２２、絶縁体３２４、酸化膜３３０Ａ、酸化膜３３０Ｂ、および酸化膜３４３Ａを、大気に暴露することなく、スパッタリング法で成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。これにより、絶縁体３２２、絶縁体３２４、酸化膜３３０Ａ、酸化膜３３０Ｂ、および酸化膜３４３Ａを、膜中の水素を低減して成膜し、さらに、各成膜工程の合間に膜中に水素が混入するのを低減することができる。
次に、加熱処理を行うことが好ましい。加熱処理は、酸化膜３３０Ａ、酸化膜３３０Ｂ、および酸化膜３４３Ａが多結晶化しない温度範囲で行えばよく、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、酸化膜３３０Ａ、酸化膜３３０Ｂ、および酸化膜３４３Ａなどに水分等が取り込まれることを可能な限り防ぐことができる。
本実施の形態では、加熱処理として、窒素雰囲気にて５５０℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて５５０℃の温度で１時間の処理を行う。当該加熱処理によって、酸化膜３３０Ａ、酸化膜３３０Ｂ、および酸化膜３４３Ａ中の水、水素などの不純物を除去することなどができる。さらに、当該加熱処理によって、酸化膜３３０Ｂの結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、酸化膜３３０Ｂ中における、酸素または不純物の拡散を低減することができる。
次に、酸化膜３４３Ａ上に導電膜３４２Ａを成膜する。導電膜３４２Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、導電膜３４２Ａとして、スパッタリング法を用いて窒化タンタルを成膜すればよい。なお、導電膜３４２Ａの成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜３４２Ａを成膜してもよい。このような処理を行うことによって、酸化膜３４３Ａの表面などに吸着している水分および水素を除去し、さらに酸化膜３３０Ａ、酸化膜３３０Ｂ、および酸化膜３４３Ａ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
次に、例えば、リソグラフィー法を用いて、酸化膜３３０Ａ、酸化膜３３０Ｂ、酸化膜３４３Ａ、および導電膜３４２ＡをＡ１－Ａ２方向に伸長した島状に加工して、酸化物３３０ａ、酸化物３３０ｂ、酸化物層３４３Ｂ、および導電層３４２Ｂを形成する（図２９（Ａ）乃至図２９（Ｄ）参照。）。酸化物３３０ａ、酸化物３３０ｂ、酸化物層３４３Ｂ、および導電層３４２Ｂは、トランジスタ１１２の配列に合わせて適宜設ければよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、酸化膜３３０Ａ、酸化膜３３０Ｂ、酸化膜３４３Ａ、および導電膜３４２Ａの加工は、それぞれ異なる条件で加工してもよい。なお、当該工程において、絶縁体３２４の酸化物３３０ａと重ならない領域の膜厚が薄くなることがある。また、当該工程において、絶縁体３２４を、酸化物３３０ａと重畳して、島状に加工する構成にしてもよい。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジストの所望の領域を選択してビームを照射することができるため、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
さらに、レジストマスクの下に絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜３４２Ａ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電膜３４２Ａなどのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。導電膜３４２Ａなどのエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。例えば、ハードマスクを絶縁膜で形成した場合、当該ハードマスクを残存させて、バリア絶縁膜として用いてもよい。
また、酸化物３３０ａ、酸化物３３０ｂ、酸化物層３４３Ｂ、および導電層３４２Ｂは、少なくとも一部が導電体３０５と重なるように形成する。また、酸化物３３０ａ、酸化物３３０ｂ、酸化物層３４３Ｂ、および導電層３４２Ｂの側面は、絶縁体３２２の上面に対し、概略垂直であることが好ましい。酸化物３３０ａ、酸化物３３０ｂ、酸化物層３４３Ｂ、および導電層３４２Ｂの側面が、絶縁体３２２の上面に対し、概略垂直であることで、複数のトランジスタ１１２を設ける際に、小面積化、高密度化が可能となる。または、酸化物３３０ａ、酸化物３３０ｂ、酸化物層３４３Ｂ、および導電層３４２Ｂの側面と、絶縁体３２２の上面とのなす角が低い角度になる構成にしてもよい。その場合、酸化物３３０ａ、酸化物３３０ｂ、酸化物層３４３Ｂ、および導電層３４２Ｂの側面と、絶縁体３２２の上面とのなす角は６０度以上７０度未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体３７５などの被覆性が向上し、鬆などの欠陥を低減することができる。
また、上記エッチング工程で発生した副生成物が、酸化物３３０ａ、酸化物３３０ｂ、酸化物層３４３Ｂ、および導電層３４２Ｂの側面に層状に形成される場合がある。この場合、当該層状の副生成物が、酸化物３３０ａ、酸化物３３０ｂ、酸化物層３４３Ｂ、および導電層３４２Ｂと、後に成膜される絶縁体３７５の間に残存することになる。また、同様に層状の副生成物が、絶縁体３２４上に残存する場合がある。当該層状の副生成物が絶縁体３２４上に残存した状態で、絶縁体３７５を成膜しても、当該層状の副生成物によって、絶縁体３２４への酸素の添加が妨害されてしまう。よって、絶縁体３２４の上面に接して形成された当該層状の副生成物は、除去することが好ましい。
次に、絶縁体３２４、酸化物３３０ａ、酸化物３３０ｂ、酸化物層３４３Ｂ、および導電層３４２Ｂ上に、絶縁体３７５を成膜する。（図３０（Ａ）乃至図３０（Ｄ）参照。）。絶縁体３７５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体３７５は、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、絶縁体３７５として、スパッタリング法によって、酸化アルミニウムを成膜すればよい。スパッタリング法で絶縁体３７５を成膜することで、絶縁体３２４に酸素を添加することができる。
次に、絶縁体３７５上に、絶縁体３８０となる絶縁膜を成膜する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、当該絶縁膜として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。絶縁体３８０となる絶縁膜を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁体３８０を形成することができる。また、成膜ガスに水素を用いなくてもよいスパッタリング法を用いることで、絶縁体３８０中の水素濃度を低減することができる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁体３７５の表面などに吸着している水分および水素を除去し、さらに酸化物３３０ａ、酸化物３３０ｂ、酸化物層３４３Ｂ、および絶縁体３２４中の水分濃度および水素濃度を低減させることができる。当該加熱処理には、上述した加熱処理条件を用いることができる。
次に、上記絶縁体３８０となる絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体３８０を形成する。なお、絶縁体３８０上に、例えば、スパッタリング法によって窒化シリコンを成膜し、絶縁体３８０に達するまで、該窒化シリコンにＣＭＰ処理を行ってもよい。
次に、絶縁体３８０の一部、絶縁体３７５の一部、導電層３４２Ｂの一部、酸化物層３４３Ｂの一部、酸化物３３０ａ、酸化物３３０ｂ、絶縁体３２４の一部を加工して、酸化物３３０ｂに達する開口を形成する（図３１（Ａ）乃至図３１（Ｄ）参照。）。当該開口は、導電体３０５と重なるように形成することが好ましい。当該開口の形成によって、導電体３４２ａ、導電体３４２ｂ、酸化物３４３ａ、および酸化物３４３ｂを形成する。つまり、複数の導電体３４２、および複数の酸化物３４３は、当該開口で分断されて、直線状に配列される。ここで、当該開口から酸化物３３０ｂの上面が露出する。
上記開口を形成する際に、酸化物３３０ｂの上部が除去される。酸化物３３０ｂの一部が除去されることで、酸化物３３０ｂに溝部が形成される。当該溝部の深さによっては、当該溝部を、上記開口の形成工程で形成してもよいし、上記開口の形成工程と異なる工程で形成してもよい。
また、絶縁体３８０の一部、絶縁体３７５の一部、導電層３４２Ｂの一部、酸化物層３４３Ｂの一部、酸化物３３０ｂの一部の加工は、ドライエッチング法、またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体３８０の一部をドライエッチング法で加工し、絶縁体３７５の一部をウェットエッチング法で加工し、酸化物層３４３Ｂの一部、導電層３４２Ｂの一部、および酸化物３３０ｂの一部をドライエッチング法で加工してもよい。また、酸化物層３４３Ｂの一部および導電層３４２Ｂの一部の加工と、酸化物３３０ｂの一部の加工とは、異なる条件で行ってもよい。
ここで、酸化物３３０ａ、酸化物３３０ｂなどの表面に付着または内部に拡散した不純物を除去することが好ましい。また、上記ドライエッチングで酸化物３３０ｂ表面に形成される、損傷領域を除去することが好ましい。当該不純物としては、絶縁体３８０、絶縁体３７５、および導電層３４２Ｂに含まれる成分、上記開口を形成する際に用いられる装置に使われている部材に含まれる成分、エッチングに使用するガスまたは液体に含まれる成分などに起因したものが挙げられる。当該不純物としては、例えば、アルミニウム、シリコン、タンタル、フッ素、塩素などがある。
特に、アルミニウム、またはシリコンなどの不純物は、酸化物３３０ｂのＣＡＡＣ－ＯＳ化を阻害する。よって、アルミニウム、またはシリコンなどの、ＣＡＡＣ－ＯＳ化を阻害する不純物元素が、低減または除去されていることが好ましい。例えば、酸化物３３０ｂ、およびその近傍における、アルミニウム原子の濃度が、５．０原子％以下とすればよく、２．０原子％以下が好ましく、１．５原子％以下がより好ましく、１．０原子％以下がさらに好ましく、０．３原子％未満がさらに好ましい。
なお、アルミニウム、またはシリコンなどの不純物によりＣＡＡＣ－ＯＳ化が阻害され、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）となった金属酸化物の領域を、非ＣＡＡＣ領域と呼ぶ場合がある。非ＣＡＡＣ領域では、結晶構造の緻密さが低下しているため、ＶＯＨが多量に形成され、トランジスタがノーマリーオン化しやすくなる。よって、酸化物３３０ｂの非ＣＡＡＣ化領域は、低減または除去されていることが好ましい。
これに対して、酸化物３３０ｂに層状のＣＡＡＣ構造を有していることが好ましい。特に、酸化物３３０ｂのドレイン下端部までＣＡＡＣ構造を有することが好ましい。ここで、トランジスタ１１２において、導電体３４２ａまたは導電体３４２ｂ、およびその近傍がドレインとして機能する。つまり、導電体３４２ａ（導電体３４２ｂ）の下端部近傍の、酸化物３３０ｂが、ＣＡＡＣ構造を有することが好ましい。このように、ドレイン耐圧に顕著に影響するドレイン端部においても、酸化物３３０ｂの損傷領域が除去され、ＣＡＡＣ構造を有することで、トランジスタ１１２の電気特性の変動をさらに抑制することができる。また、トランジスタ１１２の信頼性を向上させることができる。
上記の不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。なお、当該洗浄処理によって、上記溝部が深くなる場合がある。
ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。または、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。または、これらの洗浄を適宜組み合わせて行ってもよい。
なお、本明細書等では、市販のフッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼び、市販のアンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整すればよい。希釈アンモニア水のアンモニア濃度は０．０１％以上５％以下、好ましくは０．１％以上０．５％以下とすればよい。また、希釈フッ化水素酸のフッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下、好ましくは０．１ｐｐｍ以上１０ｐｐｍ以下とすればよい。
なお、超音波洗浄には、２００ｋＨｚ以上、好ましくは９００ｋＨｚ以上の周波数を用いることが好ましい。当該周波数を用いることで、酸化物３３０ｂなどへのダメージを低減することができる。
また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第１の洗浄処理として希釈フッ化水素酸、または希釈アンモニア水を用いた処理を行い、第２の洗浄処理として純水、または炭酸水を用いた処理を行ってもよい。
上記洗浄処理として、本実施の形態では、希釈フッ化水素酸を用いてウェット洗浄を行い、続いて純水、または炭酸水を用いてウェット洗浄を行う。当該洗浄処理を行うことで、酸化物３３０ａ、酸化物３３０ｂなどの表面に付着または内部に拡散した不純物を除去することができる。さらに、酸化物３３０ｂの結晶性を高めることができる。
これまでドライエッチングなどの加工、または上記洗浄処理によって、上記開口と重なり、かつ酸化物３３０ｂと重ならない領域の、絶縁体３２４の膜厚が、酸化物３３０ｂと重なる領域の、絶縁体３２４の膜厚より薄くなる場合がある。
上記エッチング後、または上記洗浄後に加熱処理を行ってもよい。加熱処理は、１００℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物３３０ａおよび酸化物３３０ｂに酸素を供給して、酸素欠損ＶＯの低減を図ることができる。また、このような熱処理を行うことで、酸化物３３０ｂの結晶性を向上させることができる。また、加熱処理は減圧状態で行ってもよい。または、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行ってもよい。
次に絶縁膜３５０Ａを成膜する（図３２（Ａ）乃至図３２（Ｄ）参照）。絶縁膜３５０Ａの成膜前に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜３５０Ａを成膜してもよい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化物３３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物３３０ａ、および酸化物３３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。
絶縁膜３５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。また、絶縁膜３５０Ａは、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁膜３５０Ａの水素濃度を低減することができる。絶縁膜３５０Ａは、後の工程で酸化物３３０ｂと接する絶縁体３５０となるので、このように水素濃度が低減されていることが好適である。
また、絶縁膜３５０ＡはＡＬＤ法を用いて成膜することが好ましい。微細化されたトランジスタ１１２の、ゲート絶縁膜として機能する絶縁体３５０の膜厚は、極めて薄く（例えば、５ｎｍ以上３０ｎｍ以下程度。）、且つバラつきが小さくなるようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（酸化剤）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。よって、微細化されたトランジスタ１１２が要求するゲート絶縁膜の精度を達成することができる。また、絶縁膜３５０Ａは、絶縁体３８０等によって形成される開口の底面および側面に、被覆性良く成膜される必要がある。当該開口の底面および側面において、原子の層を一層ずつ堆積させることができるので、絶縁膜３５０Ａを当該開口に対して良好な被覆性で成膜することができる。
また、例えば、ＰＥＣＶＤ法を用いて絶縁膜３５０Ａの成膜を行う場合、水素を含む成膜ガスがプラズマ中で分解されて、大量の水素ラジカルが発生する。水素ラジカルの還元反応によって、酸化物３３０ｂ中の酸素が引き抜かれてＶＯＨが形成されると、酸化物３３０ｂ中の水素濃度が高くなる。しかしながら、ＡＬＤ法を用いて絶縁膜３５０Ａを成膜すると、プリカーサの導入時もリアクタントの導入時も、水素ラジカルの発生を抑制することができる。よって、ＡＬＤ法を用いて絶縁膜３５０Ａを成膜することにより、酸化物３３０ｂ中の水素濃度が高くなることを防ぐことができる。例えば、絶縁膜３５０Ａとして、ＡＬＤ法を用いて、シリコン酸化膜を成膜すればよい。
次に、酸素を含む雰囲気でマイクロ波処理を行う。ここで、図３２（Ｂ）、図３２（Ｃ）、および図３２（Ｄ）に示す波状の破線矢印は、マイクロ波、ＲＦなどの高周波、酸素プラズマ、または酸素ラジカルなどを示す。マイクロ波処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく酸化物３３０ｂ中に導くことができる。また、上記マイクロ波処理は、減圧下で行うことが好ましく、圧力を６０Ｐａ以上、好ましくは１３３Ｐａ以上、より好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、酸素流量比（Ｏ２／Ｏ２＋Ａｒ）が５０％以下、好ましくは１０％以上３０％以下で行うとよい。また、処理温度は、７５０℃以下、好ましくは５００℃以下、例えば４００℃程度で行えばよい。また、マイクロ波処理を行った後に、外気に曝すことなく、連続して熱処理を行ってもよい。
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを酸化物３３０ｂの導電体３４２ａと導電体３４２ｂの間の領域に作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域３３３ｃに照射することもできる。つまり、図２５に示す領域３３３ｃに、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどを作用させることができる。プラズマ、マイクロ波などの作用により、領域３３３ｃのＶＯＨを分断し、水素Ｈを領域３３３ｃから除去することができる。つまり、領域３３３ｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域３３３ｃの水素濃度を低減することができる。よって、領域３３３ｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。また、領域３３３ｃで形成された酸素欠損に、上記酸素プラズマで発生した酸素ラジカル、または絶縁体３５０に含まれる酸素を供給することで、さらに、領域３３３ｃ中の酸素欠損を低減し、キャリア濃度を低下させることができる。
一方、図２５に示す領域３３３ｓｄ上には、導電体３４２ａおよび導電体３４２ｂが設けられている。図３２（Ｂ）、図３２（Ｃ）、および図３２（Ｄ）に示すように、導電体３４２ａおよび導電体３４２ｂは、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用を遮蔽するので、これらの作用は領域３３３ｓｄには及ばない。これにより、マイクロ波処理によって、領域３３３ｓｄで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
このようにして、酸化物半導体の領域３３３ｃで選択的に酸素欠損、およびＶＯＨを除去して、領域３３３ｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域３３３ｓｄに過剰な酸素が供給されるのを抑制し、ｎ型化を維持することができる。これにより、トランジスタ１１２の電気特性の変動を抑制し、基板面内でトランジスタ１１２の電気特性がばらつくのを抑制することができる。
よって、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
また、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、絶縁膜３５０Ａ中、酸化物３３０ｂ中、および酸化物３３０ａ中の水素を効率よく除去することができる。また、水素の一部は、導電体３４２（導電体３４２ａ、および導電体３４２ｂ）にゲッタリングされる場合がある。または、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行うステップを複数回繰り返して行ってもよい。加熱処理を繰り返し行うことで、絶縁膜３５０Ａ中、酸化物３３０ｂ中、および酸化物３３０ａ中の水素をさらに効率よく除去することができる。なお、加熱処理温度は、３００℃以上５００℃以下とすることが好ましい。
また、マイクロ波処理を行って絶縁膜３５０Ａの膜質を改質することで、水素、水、不純物等の拡散を抑制することができる。従って、導電体３６０となる導電膜の成膜などの後工程、または熱処理などの後処理により、絶縁体３５０を介して、水素、水、不純物等が、酸化物３３０ｂ、酸化物３３０ａなどへ拡散することを抑制することができる。
なお、本実施の形態では、絶縁膜３５０Ａの成膜後にマイクロ波処理を行ったが、本発明はこれに限られるものではない。例えば、絶縁膜３５０Ａの成膜前にマイクロ波処理をおこなってもよいし、上記バリア絶縁膜の成膜前または成膜後にマイクロ波処理をおこなってもよい。また、これらのマイクロ波処理は、一回だけでなく、複数回行ってもよい。また、絶縁膜３５０Ａ、および上記バリア絶縁膜の成膜をＰＥＡＬＤ法で行う場合、上記マイクロ波処理を、ＰＥＡＬＤ装置のプラズマ励起されたリアクタント（酸化剤）の処理で代替してもよい。ここで、リアクタント（酸化剤）としては、酸素ガスを用いればよい。
次に、導電体３６０ａとなる導電膜３６０Ａ、導電体３６０ｂとなる導電膜３６０Ｂを順に成膜する（図３３（Ａ）乃至図３３（Ｄ）参照。）。導電膜３６０Ａおよび導電膜３６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、ＣＶＤ法を用いて、導電膜３６０Ａおよび導電膜３６０Ｂを成膜する。
次に、ＣＭＰ処理によって、絶縁膜３５０Ａ、導電膜３６０Ａ、および導電膜３６０Ｂを、絶縁体３８０が露出するまで研磨する。当該研磨工程によって、絶縁体３５０、導電体３６０ａ、および導電体３６０ｂが形成される（図３４（Ａ）乃至図３４（Ｄ）参照。）。これにより、絶縁体３５０が、酸化物３３０ｂに達する開口および酸化物３３０ｂの溝部の内壁（側壁、および底面）を覆うように形成される。また、導電体３６０は、絶縁体３５０を介して、上記開口および上記溝部を埋め込むように形成される。
次に、上記の加熱処理と同様の条件で加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体３５０および絶縁体３８０中の水分濃度および水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、絶縁体３８５の成膜を行ってもよい。
以上により、トランジスタ１１２を作製できる。図３４（Ｂ）では、３つのトランジスタ１１２の断面を示している。この後、トランジスタ１１２上にトランジスタ１１１を設ける。トランジスタ１１１は、トランジスタ１１２とほぼ同様の工程で作製することができる。以上により、記憶装置１００を作製できる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、図３５（Ａ）および図３５（Ｂ）を用いて、本発明の記憶装置が実装された半導体装置の一種であるチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
本実施の形態では、図３５（Ａ）および図３５（Ｂ）を用いて、本発明の記憶装置が実装された半導体装置の一種であるチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
図３５（Ａ）に示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
チップ１２００には、バンプ（図示しない）が設けられ、図３５（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。フラッシュメモリ１２２２として、先の実施の形態に示す半導体装置を用いることが好ましい。先の実施の形態に示す半導体装置をフラッシュメモリ１２２２に用いることで、フラッシュメモリ１２２２の記憶容量を大きくすることができる。
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ－Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）などと接続するためのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用することができる。図３６（Ａ）乃至図３６（Ｅ）にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用することができる。図３６（Ａ）乃至図３６（Ｅ）にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図３６（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
図３６（Ｂ）はＳＤカードの外観の模式図であり、図３６（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
図３６（Ｄ）はＳＳＤの外観の模式図であり、図３６（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
図３７（Ａ）乃至図３７（Ｇ）に、本発明の一態様に係る記憶装置または半導体装置を搭載した電子機器の具体例を示す。
図３７（Ａ）乃至図３７（Ｇ）に、本発明の一態様に係る記憶装置または半導体装置を搭載した電子機器の具体例を示す。
＜電子機器・システム＞
本発明の一態様に係る記憶装置または半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、テレビジョン装置、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、録画再生装置、ナビゲーションシステム、音響再生装置、などが挙げられる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様に係る記憶装置または半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、テレビジョン装置、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、録画再生装置、ナビゲーションシステム、音響再生装置、などが挙げられる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
［情報端末］
本発明の一態様に係る記憶装置または半導体装置を用いて、マイクロコントローラのプログラム保持用記憶装置を形成することができる。よって、本発明の一態様によれば、マイクロコントローラチップを小型にすることができる。
本発明の一態様に係る記憶装置または半導体装置を用いて、マイクロコントローラのプログラム保持用記憶装置を形成することができる。よって、本発明の一態様によれば、マイクロコントローラチップを小型にすることができる。
図３７（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、携帯電話内部の限られた空間を有効に利用することができる。また、携帯電話のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
図３７（Ｂ）には、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ノート型情報端末内部の限られた空間を有効に利用することができる。また、ノート型情報端末のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図３７（Ａ）、図３７（Ｂ）に図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
図３７（Ｃ）は、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに本発明の一態様に係る記憶装置または半導体装置などを組み込むことができる。
図３７（Ｃ）は、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに本発明の一態様に係る記憶装置または半導体装置などを組み込むことができる。
また、図３７（Ｄ）は、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ゲーム機内部の限られた空間を有効に利用することができる。また、携帯ゲーム機のストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
図３７（Ｃ）、図３７（Ｄ）では、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のマイクロコントローラを適用するゲーム機はこれに限定されない。本発明の一態様のマイクロコントローラを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
本発明の一態様の記憶装置または半導体装置などは、大型コンピュータに適用することができる。
本発明の一態様の記憶装置または半導体装置などは、大型コンピュータに適用することができる。
図３７（Ｅ）は、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図３７（Ｆ）は、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に本発明の一態様に係るマイクロコントローラを搭載することができる。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、大型コンピュータの限られた空間を有効に利用することができる。また、大型コンピュータのストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
図３７（Ｅ）、図３７（Ｆ）では、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様に係るマイクロコントローラを適用する大型コンピュータはこれに限定されない。本発明の一態様に係るマイクロコントローラを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［電化製品］
図３７（Ｇ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
図３７（Ｇ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
本発明の一態様に係る記憶装置または半導体装置などは、電気冷凍冷蔵庫５８００に適用することもできる。例えば、電気冷凍冷蔵庫５８００に本発明の一態様に係る小型化されたマイクロコントローラを適用することによって、電気冷凍冷蔵庫の限られた空間を有効に利用することができる。
電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
本実施の形態で説明した電子機器、その電子機器の機能、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１００ 記憶装置
１１０ 記憶素子
１１１ トランジスタ
１１２ トランジスタ
１１３ ノード
１２１ 端子
１２２ 端子
１２３ 端子
１２５ 容量
１３１ トランジスタ
１３２ トランジスタ
１３３ 端子
１３４ 端子
２００ 半導体装置
２１０ 駆動回路
２１１ 周辺回路
２１２ コントロール回路
２１５ 周辺回路
２２０ メモリアレイ
２２１ 行デコーダ
２２２ 列デコーダ
２２３ 行ドライバ
２２４ 列ドライバ
２２５ 入力回路
２２６ 出力回路
２２７ センスアンプ
２２８ 電圧生成回路
２４１ ＰＳＷ
２４２ ＰＳＷ
１１０ 記憶素子
１１１ トランジスタ
１１２ トランジスタ
１１３ ノード
１２１ 端子
１２２ 端子
１２３ 端子
１２５ 容量
１３１ トランジスタ
１３２ トランジスタ
１３３ 端子
１３４ 端子
２００ 半導体装置
２１０ 駆動回路
２１１ 周辺回路
２１２ コントロール回路
２１５ 周辺回路
２２０ メモリアレイ
２２１ 行デコーダ
２２２ 列デコーダ
２２３ 行ドライバ
２２４ 列ドライバ
２２５ 入力回路
２２６ 出力回路
２２７ センスアンプ
２２８ 電圧生成回路
２４１ ＰＳＷ
２４２ ＰＳＷ
Claims (5)
- 第１メモリセルと、第２メモリセルと、第１配線と、第２配線と、第３配線と、第１トランジスタと、第２トランジスタと、を備え、
前記第１メモリセルおよび前記第２メモリセルのそれぞれは、第３トランジスタと、第４トランジスタと、を備え、
前記第１メモリセルに含まれる前記第３トランジスタのソースは、前記第３配線と電気的に接続され、
前記第１メモリセルに含まれる前記第３トランジスタのドレインは、前記第２メモリセルに含まれる前記第３トランジスタのソースと電気的に接続され、
前記第１メモリセルに含まれる前記第３トランジスタのゲートは前記第１配線と電気的に接続され、
前記第２メモリセルに含まれる前記第３トランジスタのゲートは前記第２配線と電気的に接続され、
前記第１メモリセルに含まれる前記第４トランジスタのソースは、前記第１トランジスタと電気的に接続され、
前記第１メモリセルに含まれる前記第４トランジスタのドレインは、前記第２メモリセルに含まれる前記第４トランジスタのソースと電気的に接続され、
前記第１メモリセルに含まれる前記第４トランジスタのゲートは、前記第１メモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
前記第２メモリセルに含まれる前記第４トランジスタのゲートは、前記第２メモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
前記第２メモリセルに含まれる前記第４トランジスタのドレインは、前記第２トランジスタと電気的に接続され、
前記第１メモリセルに含まれる前記第４トランジスタと、前記第２メモリセルに含まれる前記第４トランジスタとは、バックゲートを有し、
前記第１メモリセルおよび前記第２メモリセルのそれぞれは、前記第３トランジスタのソースおよびドレインを介して書き込まれた電荷を前記第４トランジスタのゲートと前記第３トランジスタのドレインとの間に保持する機能を有し、
前記第１トランジスタのチャネル形成領域として機能する領域と、前記第１メモリセルに含まれる前記第４トランジスタのチャネル形成領域として機能する領域と、前記第２メモリセルに含まれる前記第４トランジスタのチャネル形成領域として機能する領域と、を有する第１酸化物半導体と、
前記第１酸化物半導体上方に位置する領域を有しかつ前記第１メモリセルに含まれる前記第４トランジスタのゲート電極としての機能する領域を有する第１導電体と、
前記第１酸化物半導体上方に位置する領域を有しかつ前記第２メモリセルに含まれる前記第４トランジスタのゲート電極としての機能する領域を有する第２導電体と、
前記第１導電体の上面と接する領域と、前記第２導電体の上面と接する領域と、を有しかつ前記第１メモリセルに含まれる前記第３トランジスタのチャネル形成領域として機能する領域と、前記第２メモリセルに含まれる前記第３トランジスタのチャネル形成領域として機能する領域と、を有する第２酸化物半導体と、
前記第２酸化物半導体上方に位置する領域を有しかつ前記第１メモリセルに含まれる前記第３トランジスタのソース電極としての機能する領域を有する第３導電体と、
前記第３導電体上方に位置する領域を有する絶縁体と、を有し、
前記絶縁体の下面は、前記第１トランジスタのゲート電極としての機能する領域を有する第４導電体と接する領域を有する記憶装置。 - ｎ個（ｎは３以上の整数）のメモリセルと、ｎ本のワード線と、ビット線と、第１トランジスタと、第２トランジスタと、を備え、
前記ｎ個のメモリセルのそれぞれは、第３トランジスタと、第４トランジスタと、を備え、
１番目のメモリセルに含まれる前記第３トランジスタのソースは、前記ビット線と電気的に接続され、
前記１番目のメモリセルに含まれる前記第３トランジスタのドレインは、２番目のメモリセルに含まれる前記第３トランジスタのソースと電気的に接続され、
前記１番目のメモリセルに含まれる前記第３トランジスタのゲートは、１本目のワード線と電気的に接続され、
前記１番目のメモリセルに含まれる前記第４トランジスタのソースは、前記第１トランジスタと電気的に接続され、
前記１番目のメモリセルに含まれる前記第４トランジスタのドレインは、前記２番目のメモリセルに含まれる前記第４トランジスタのソースと電気的に接続され、
前記１番目のメモリセルに含まれる前記第４トランジスタのゲートは、前記１番目のメモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
ｉ番目（ｉは２以上ｎ未満の整数）のメモリセルに含まれる前記第３トランジスタのソースは、ｉ－１番目のメモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
前記ｉ番目のメモリセルに含まれる前記第３トランジスタのドレインは、ｉ＋１番目のメモリセルに含まれる前記第３トランジスタのソースと電気的に接続され、
前記ｉ番目のメモリセルに含まれる前記第３トランジスタのゲートは、ｉ本目のワード線と電気的に接続され、
前記ｉ番目のメモリセルに含まれる前記第４トランジスタのソースは、前記ｉ－１番目のメモリセルに含まれる前記第４トランジスタのドレインと電気的に接続され、
前記ｉ番目のメモリセルに含まれる前記第４トランジスタのドレインは、前記ｉ＋１番目のメモリセルに含まれる前記第４トランジスタのソースと電気的に接続され、
前記ｉ番目のメモリセルに含まれる前記第４トランジスタのゲートは、前記ｉ番目のメモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
ｎ番目のメモリセルに含まれる前記第３トランジスタのソースは、ｎ－１番目のメモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
前記ｎ番目のメモリセルに含まれる前記第３トランジスタのゲートは、ｎ本目のワード線と電気的に接続され、
前記ｎ番目のメモリセルに含まれる前記第４トランジスタのソースは、ｎ－１番目のメモリセルに含まれる前記第４トランジスタのドレインと電気的に接続され、
前記ｎ番目のメモリセルに含まれる前記第４トランジスタのドレインは、前記第２トランジスタと電気的に接続され、
前記ｎ番目のメモリセルに含まれる前記第４トランジスタのゲートは、前記ｎ番目のメモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
前記ｎ個のメモリセルが備える前記第４トランジスタのそれぞれは、バックゲートを有し、
前記ｎ個のメモリセルのそれぞれは、前記第３トランジスタのソースおよびドレインを介して書き込まれた電荷を前記第４トランジスタのゲートと前記第３トランジスタのドレインとの間に保持する機能を有し、
前記第１トランジスタのチャネル形成領域として機能する領域と、前記１番目のメモリセルに含まれる前記第４トランジスタのチャネル形成領域として機能する領域と、前記２番目のメモリセルに含まれる前記第４トランジスタのチャネル形成領域として機能する領域と、を有する第１酸化物半導体と、
前記第１酸化物半導体上方に位置する領域を有しかつ前記１番目のメモリセルに含まれる前記第４トランジスタのゲート電極としての機能する領域を有する第１導電体と、
前記第１酸化物半導体上方に位置する領域を有しかつ前記２番目のメモリセルに含まれる前記第４トランジスタのゲート電極としての機能する領域を有する第２導電体と、
前記第１導電体の上面と接する領域と、前記第２導電体の上面と接する領域と、を有しかつ前記１番目のメモリセルに含まれる前記第３トランジスタのチャネル形成領域として機能する領域と、前記２番目のメモリセルに含まれる前記第３トランジスタのチャネル形成領域として機能する領域と、を有する第２酸化物半導体と、
前記第２酸化物半導体上方に位置する領域を有しかつ前記１番目のメモリセルに含まれる前記第３トランジスタのソース電極としての機能する領域を有する第３導電体と、
前記第３導電体上方に位置する領域を有する絶縁体と、を有し、
前記絶縁体の下面は、前記第１トランジスタのゲート電極としての機能する領域を有する第４導電体と接する領域を有する記憶装置。 - ｎ個（ｎは３以上の整数）のメモリセルと、ｎ本のワード線と、第１配線と、第１ビット線と、第２ビット線と、第１トランジスタと、第２トランジスタと、第５トランジスタと、を備え、
前記ｎ個のメモリセルのそれぞれは、第３トランジスタと、第４トランジスタと、を備え、
１番目のメモリセルに含まれる前記第３トランジスタのソースは、前記第１ビット線と電気的に接続され、
前記１番目のメモリセルに含まれる前記第３トランジスタのドレインは、２番目のメモリセルに含まれる前記第３トランジスタのソースと電気的に接続され、
前記１番目のメモリセルに含まれる前記第３トランジスタのゲートは、１本目のワード線と電気的に接続され、
前記１番目のメモリセルに含まれる前記第４トランジスタのソースは、前記第１トランジスタと電気的に接続され、
前記１番目のメモリセルに含まれる前記第４トランジスタのドレインは、前記２番目のメモリセルに含まれる前記第４トランジスタのソースと電気的に接続され、
前記１番目のメモリセルに含まれる前記第４トランジスタのゲートは、前記１番目のメモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
ｉ番目（ｉは２以上ｎ未満の整数）のメモリセルに含まれる前記第３トランジスタのソースは、ｉ－１番目のメモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
前記ｉ番目のメモリセルに含まれる前記第３トランジスタのドレインは、ｉ＋１番目のメモリセルに含まれる前記第３トランジスタのソースと電気的に接続され、
前記ｉ番目のメモリセルに含まれる前記第３トランジスタのゲートは、ｉ本目のワード線と電気的に接続され、
前記ｉ番目のメモリセルに含まれる前記第４トランジスタのソースは、前記ｉ－１番目のメモリセルに含まれる前記第４トランジスタのドレインと電気的に接続され、
前記ｉ番目のメモリセルに含まれる前記第４トランジスタのドレインは、前記ｉ＋１番目のメモリセルに含まれる前記第４トランジスタのソースと電気的に接続され、
前記ｉ番目のメモリセルに含まれる前記第４トランジスタのゲートは、前記ｉ番目のメモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
ｎ番目のメモリセルに含まれる前記第３トランジスタのソースは、ｎ－１番目のメモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
前記ｎ番目のメモリセルに含まれる前記第３トランジスタのゲートは、ｎ本目のワード線と電気的に接続され、
前記ｎ番目のメモリセルに含まれる前記第４トランジスタのソースは、ｎ－１番目のメモリセルに含まれる前記第４トランジスタのドレインと電気的に接続され、
前記ｎ番目のメモリセルに含まれる前記第４トランジスタのドレインは、前記第２トランジスタと電気的に接続され、
前記ｎ番目のメモリセルに含まれる前記第４トランジスタのゲートは、前記ｎ番目のメモリセルに含まれる前記第３トランジスタのドレインと電気的に接続され、
前記ｎ番目のメモリセルに含まれる前記第３トランジスタのドレインは、前記第５トランジスタのソースと電気的に接続され、
前記第５トランジスタのドレインは、前記第２ビット線と電気的に接続され、
前記第５トランジスタのゲートは、前記第１配線と電気的に接続され、
前記ｎ個のメモリセルが備える前記第４トランジスタのそれぞれは、バックゲートを有し、
前記ｎ個のメモリセルのそれぞれは、前記第３トランジスタのソースおよびドレインを介して書き込まれた電荷を前記第４トランジスタのゲートと前記第３トランジスタのドレインとの間に保持する機能を有し、
前記第１トランジスタのチャネル形成領域として機能する領域と、前記１番目のメモリセルに含まれる前記第４トランジスタのチャネル形成領域として機能する領域と、前記２番目のメモリセルに含まれる前記第４トランジスタのチャネル形成領域として機能する領域と、を有する第１酸化物半導体と、
前記第１酸化物半導体上方に位置する領域を有しかつ前記１番目のメモリセルに含まれる前記第４トランジスタのゲート電極としての機能する領域を有する第１導電体と、
前記第１酸化物半導体上方に位置する領域を有しかつ前記２番目のメモリセルに含まれる前記第４トランジスタのゲート電極としての機能する領域を有する第２導電体と、
前記第１導電体の上面と接する領域と、前記第２導電体の上面と接する領域と、を有しかつ前記１番目のメモリセルに含まれる前記第３トランジスタのチャネル形成領域として機能する領域と、前記２番目のメモリセルに含まれる前記第３トランジスタのチャネル形成領域として機能する領域と、を有する第２酸化物半導体と、
前記第２酸化物半導体上方に位置する領域を有しかつ前記１番目のメモリセルに含まれる前記第３トランジスタのソース電極としての機能する領域を有する第３導電体と、
前記第３導電体上方に位置する領域を有する絶縁体と、を有し、
前記絶縁体の下面は、前記第１トランジスタのゲート電極としての機能する領域を有する第４導電体と接する領域を有する記憶装置。 - 請求項２又は請求項３において、
前記メモリセルが備える前記第３トランジスタは、ドレインに容量を備える記憶装置。 - 請求項１乃至請求項４のいずれか一項において、
前記第１酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含み、
前記第２酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含む記憶装置。
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