JP7618440B2 - メモリシステム及び制御方法 - Google Patents

Description

本実施形態は、メモリシステム及び制御方法に関する。

ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などのメモリシステムにおいては、ホストからコマンドを受信したことに応じて、受信されたコマンドに従った処理を行う。このとき、メモリシステムでは、コマンドを受信してからコマンドに従った処理を完了するまでの時間を短くすることが望まれる。

特開２０１０－１５２５１７号公報 米国特許第９３８４１２４号明細書 米国特許第９８９８２０７号明細書

一つの実施形態は、コマンドを受信してからコマンドに従った処理を完了するまでの時間を容易に短縮できるメモリシステム及び制御方法を提供することを目的とする。

一つの実施形態によれば、コントローラと複数のチャネルと不揮発性メモリとを有するメモリシステムが提供される。複数のチャネルは、コントローラに接続されている。不揮発性メモリは、第１のメモリ領域及び第２のメモリ領域を含む。第１のメモリ領域及び第２のメモリ領域は、それぞれが、複数のチャネルを介してコントローラによりアクセス可能である。コントローラは、ホストからのシーケンシャルデータに関するライトコマンドに応じて、複数のクラスタのデータを第１のメモリ領域に複数のチャネル経由で書き込む。コントローラは、ログ情報に応じて、複数のクラスタのデータの書き込まれた順序を特定する。コントローラは、特定された順序に応じて順序情報を生成する。順序情報は、クラスタの識別情報と書き込み順を示す情報とが対応付けられた情報である。コントローラは、内部処理に関するリード命令に応じて、複数のクラスタのデータのうち複数の有効クラスタのデータを選択的に第１のメモリ領域から読み出す。コントローラは、読み出された複数の有効クラスタのデータを順序情報に応じて並べ替える。コントローラは、並べ替えられた複数の有効クラスタのデータに物理アドレスをシーケンシャルに付け直す。コントローラは、内部処理に関するライト命令に応じて、並べ替えられた複数のクラスタのデータを第２のメモリ領域に複数のチャネル経由で付け直された物理アドレス順に書き込む。

図１は、実施形態にかかるメモリシステムの構成を示す図である。 図２は、実施形態における論理ページを示す図である。 図３は、実施形態における複数の並列動作要素を示す図である。 図４は、実施形態における物理ブロックを示す図である。 図５は、実施形態における内部処理部の構成及び動作を示す図である。 図６は、実施形態における順序情報を生成する処理を示す図である。 図７は、実施形態における複数のクラスタのデータを並び替える処理を示す図である。 図８は、実施形態にかかるメモリシステムの動作の一例を示すフローチャートである。 図９は、実施形態における複数のクラスタのデータを並び替える処理を示すフローチャートである。

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかるメモリシステムは、不揮発性メモリ及びコントローラが複数のチャネルを介して接続されて構成される。コントローラは、ホストからのコマンドに応じて、不揮発性メモリに対するデータの書き込み及び読み出しを複数のチャネル経由で行い得る。コントローラは、ホストからライト対象の論理アドレス長がある程度長い一群のライトコマンド及び一群のライトコマンドに対応する複数のクラスタのデータを受けることがある。この一群のライトコマンドをシーケンシャルライトコマンドと呼ぶことにする。シーケンシャルライトコマンドは、複数の論理アドレスを含み、複数の論理アドレスはある長さ以上連続している。クラスタは、コントローラによるデータの管理単位である。コントローラは、シーケンシャルライトコマンドに応じて、シーケンシャルな複数の論理アドレスをシーケンシャルな複数の物理アドレスに割り当てる。シーケンシャルな複数の物理アドレスは、複数のチャネルをシーケンシャルな順に選択して用いる。コントローラは、複数のクラスタのデータを不揮発性メモリ内の第１のメモリ領域におけるシーケンシャルな複数の物理アドレスに複数のチャネル経由で書き込む。このとき、メモリシステムは、第１のメモリ領域について、「シーケンシャルな複数の論理アドレス」と「シーケンシャルな複数の物理アドレス」との対応関係が成立するようなアドレス変換情報を生成する。

また、メモリシステムは、ホストからのコマンドに基づかずに自律的に内部処理を行うことがある。内部処理は、ガベージコレクション、リフレッシュ、ウェアレベリングなどを含む。メモリシステムは、内部処理を行う際に、書き込まれた複数のクラスタのデータに対して、リード命令を発行して不揮発性メモリ内の第１のメモリ領域から複数のチャネル経由で読み出すことがある。このとき、複数のチャネル間でリード処理に要する時間がばらつきやすく、書き込んだ順とは入れ替わった順で複数のクラスタのリードデータを受けることがある。メモリシステムは、入れ替わった順のまま、複数のクラスタのリードデータに対して、内部処理に従ったライト命令を発行して不揮発性メモリ内の第１のメモリ領域と異なる第２のメモリ領域に複数のチャネル経由で書き込む。このとき、メモリシステムは、第２のメモリ領域について、「シーケンシャルな複数の論理アドレス」と「シーケンシャルな複数の物理アドレス」との対応関係が部分的に崩れたアドレス変換情報を生成する。

例えば、その後にホストからリード対象の論理アドレス長がある程度長い一群のリードコマンドを受けることがある。この一群のリードコマンドをシーケンシャルリードコマンドと呼ぶことにする。この場合、メモリシステムは、シーケンシャルリードコマンドに応じて、「シーケンシャルな複数の論理アドレス」と「シーケンシャルな複数の物理アドレス」との対応関係が部分的に崩れたアドレス変換情報を用いて、第２のメモリ領域にアクセスする。すなわち、メモリシステムは、第２のメモリ領域における複数の物理アドレスに部分的にシーケンシャルでない順で複数のチャネル経由でアクセスすることになる。不揮発性メモリには、チャネルごとにキャッシュが設けられている。このため、複数のチャネルが部分的にシーケンシャルでない順で選択されることがあると、リード時のキャッシュヒット率が低下して、内部的なデータ転送の頻度が増大し得る。このため、第２のメモリ領域における複数の物理アドレスにシーケンシャルでない順でアクセスされることがない場合に比べて、リード処理の効率が低下し、シーケンシャルリードコマンドの実行を完了するまでのコマンド実行時間が長くなる可能性がある。

そこで、本実施形態では、メモリシステムにおいて、内部処理に関するリード命令で第１のメモリ領域から読み出された複数のクラスタのデータをログ情報に応じて特定された書き込み順で並べ替える。その後の内部処理に関するライト命令では、並べ替えられた順で第２のメモリ領域に書き戻す。これにより、その後のシーケンシャルリードコマンドの実行時間の短縮を図る。

具体的には、メモリシステム１は、図１に示すように構成される。図１は、メモリシステム１の構成を示す図である。

メモリシステム１は、通信媒体を介してホスト１００に接続され、ホスト１００に対する外部記憶媒体として機能する。ホスト１００は、例えば、パーソナルコンピュータ又はＣＰＵコアを含む。メモリシステム１は、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を含む。

メモリシステム１は、コントローラ５、複数のチャネルＣｈ０～Ｃｈ１７、揮発性メモリ２２、及び不揮発性メモリ７を有する。コントローラ５及び不揮発性メモリ７は、複数のチャネルＣｈ０～Ｃｈ１７を介して接続されている。図１では、チャネルＣｈが１８本である構成を例示しているが、チャネルＣｈの本数は１８本に限定されない。

コントローラ５は、ホストインターフェース（ホストＩ／Ｆ）１１、中央処理演算部（ＣＰＵ）２１、揮発性メモリ２２、誤り訂正（ＥＣＣ）回路２３、及びメモリインターフェース（メモリＩ／Ｆ）２４を有する。メモリＩ／Ｆ２４と不揮発性メモリ７とは、複数のチャネルＣｈ０～Ｃｈ１７を介して接続されている。

メモリシステム１では、不揮発性メモリ７を用いてデータを不揮発に記憶する。不揮発性メモリ７は、ＮＡＮＤ型フラッシュメモリ、３次元構造フラッシュメモリ、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、相変化型メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＣＭ）、磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）などを含む。図１では、不揮発性メモリ７がＮＡＮＤ型フラッシュメモリである場合について例示している。

不揮発性メモリ７には、コントローラ５により複数の論理ブロックが割り当てられる。複数の論理ブロックのうち一部の論理ブロックが管理情報格納領域３０に割り当てられ、残りの（大部分の）論理ブロックがストレージ領域３１に割り当てられる。各論理ブロックは、複数の論理ページを含む。ストレージ領域３１は、ホスト１００から書き込み要求されたデータが記憶される領域であり、管理情報格納領域３０は、コントローラ５による管理情報が格納される領域である。

例えば、論理ブロックＢＬ０は、複数の論理ページＰＧ０～ＰＧ（Ｎ－１）（各論理ページを特に区別しない場合は、ＰＧで示すことにする）を含む。Ｎは、任意の２以上の整数を表す。各論理ページＰＧは、バンクインターリーブが可能な複数のバンクを含む。チャネルＣｈ０～Ｃｈ１７ごとに２個のバンクＢＫ（ＢＫ０，ＢＫ１）についてバンクインターリーブが可能である。各バンクＢＫは、複数のメモリチップＣＰを含む。各メモリチップＣＰ内は、並列にアクセスが可能な複数のプレーンを含み得る。

例えば、論理ページＰＧ０は、図２に示すように、２個のバンクＢＫ０，ＢＫ１を含む。図２は、論理ページＰＧ０の構成を例示する図であり、他の論理ページＰＧ１～ＰＧ（Ｎ－１）の構成も論理ページＰＧ０の構成と同様である。

複数のバンクＢＫ０，ＢＫ１は、バンクインターリーブによる並列動作が可能に構成されている。バンクＢＫ０は、メモリチップＣＰ０，ＣＰ２，・・・，ＣＰ３４（以下、ＣＰ０～ＣＰ３４とする）を含む。バンクＢＫ０内の各メモリチップＣＰ０～ＣＰ３４へは、複数のチャネルＣｈ０～Ｃｈ１７を介してメモリＩ／Ｆ２４から並列にアクセスが可能である。バンクＢＫ１は、メモリチップＣＰ１，ＣＰ３，・・・，ＣＰ３５（以下、ＣＰ１～ＣＰ３５とする）を含む。バンクＢＫ１内の各メモリチップＣＰ１～ＣＰ３５へは、複数のチャネルＣｈ０～Ｃｈ１７を介してメモリＩ／Ｆ２４から並列にアクセスが可能である。各メモリチップＣＰ０～ＣＰ３５は、各メモリチップＣＰ０～ＣＰ３５内で並列動作可能である複数のプレーンＰｌａｎｅ０，Ｐｌａｎｅ１を含み得る。各メモリチップＣＰ０～ＣＰ３５は、複数のメモリセルアレイＭＡＲを含み、このうち幾つかのメモリセルアレイＭＡＲが、１又は複数の物理ブロックを構成する。

不揮発性メモリ７は、図３に示すように、複数個のチャネル並列動作要素２（２－０～２－１７）によって構成されている。これら複数のチャネル並列動作要素２－０～２－１７とメモリＩ／Ｆ２４とは複数のチャネルＣｈ０～Ｃｈ１７によって接続されている。複数のチャネル並列動作要素２－０～２－１７は、複数のチャネルＣｈ０～Ｃｈ１７に対応している。各チャネルＣｈ０～Ｃｈ１７は、対応するチャネル並列動作要素２とメモリＩ／Ｆ２４とを接続する複数の通信線を含む。例えば、各チャネルＣｈ０～Ｃｈ１７は、コントロール信号線ＣＴＲ、Ｉ／Ｏ信号線ＩＯ、チップイネーブル信号線ＣＥ［０］［０：１］～［１７］［０：１］、レディー・ビジー信号線ＲＢ［０］～ＲＢ［１７］をそれぞれ有している。各チャネル並列動作要素２－０～２－１７は、複数のバンク（図２及び図３では２バンクＢＫ０～ＢＫ１）を構成しており、各々のバンクＢＫは、複数のメモリチップＣＰによって構成されている。各メモリチップＣＰは、複数のプレーンＰｌａｎｅ０～Ｐｌａｎｅ１を有する。各Ｐｌａｎｅは、メモリセルアレイＭＡＲ及びキャッシュＣＳＨを含む。キャッシュＣＳＨは、メモリチップＣＰ内でメモリセルアレイＭＡＲと入出力端子との間に電気的に接続されている。

チャネル並列動作要素２－ｋ（ｋ＝０～１７）において、コントローラ５は、コントロール信号線ＣＴＲ、Ｉ／Ｏ信号線ＩＯを共有する複数のバンクＢＫ０～ＢＫ１を２本のチップイネーブル信号線ＣＥ［ｋ］［０：１］でバンク毎に個別に制御する。ＣＥ［ｋ］［０］がバンクＢＫ０用のチップイネーブル信号線であり、ＣＥ［ｋ］［１］がバンクＢＫ１用のチップイネーブル信号線である。ここでは、ＣＥ［ｋ］［０］の値がバンクＢＫ０（ＣＰ０～ＣＰ３４のいずれか）の選択状態を示し、ＣＥ［ｋ］［１］の値がバンクＢＫ１（ＣＰ１～ＣＰ３５のいずれか）の選択状態を示す。コントローラ５は、コントロール信号線ＣＴＲ、Ｉ／Ｏ信号線ＩＯを共有する複数のバンクＢＫ０～ＢＫ１のアクセス状態を、１本のレディー・ビジー信号線ＲＢ［ｋ］を用いて監視する。ＣＥ［ｋ］［０］がアクティブになった場合、ＲＢ［ｋ］の値がバンクＢＫ０（ＣＰ０～ＣＰ３４）のアクセス状態を示し、ＣＥ［ｋ］［１］がアクティブになった場合、ＲＢ［ｋ］の値がバンクＢＫ１（ＣＰ１～ＣＰ３５）のアクセス状態を示す。ここでは、信号ＲＢ＝Ｌｏｗがビジー状態を示し、信号ＲＢ＝Ｈｉｇｈがレディ状態を示すこととする。

各メモリチップＣＰは、物理ページと呼ばれる単位でライト処理及びリード処理が行われ、複数の物理ページを含む物理ブロックと呼ばれる単位で消去処理が行われる。コントローラ５は、物理ブロックを複数含む論理ブロックの単位で一括して消去処理を行い得る。各メモリチップは、並列アクセス可能な単位として複数のプレーン(図２、図３では、Ｐｌａｎｅ０、Ｐｌａｎｅ１)を含む。各プレーンは、１以上の物理ブロックを含む。各物理ブロックは、図４に示すように、複数のワードラインと複数のビットラインとの交差位置にメモリセルを含む。図４は、物理ブロックの構成を示す図である。

各物理ブロックＢＬＫは、複数のストリングユニットＳＵ０～ＳＵ３を有する。複数のストリングユニットＳＵ０～ＳＵ３は、複数の選択ゲートラインＳＧＤ０～ＳＧＤ３に対応しているとともに選択ゲートラインＳＧＳを共有している。各ストリングユニットＳＵ０～ＳＵ３は、物理ブロックＢＬＫにおける駆動単位として機能する。各ストリングユニットＳＵ０～ＳＵ３は、複数の選択ゲートラインＳＧＤ０～ＳＧＤ３のうちその対応する選択ゲートラインと選択ゲートラインＳＧＳとで駆動される。また、各ストリングユニットＳＵ０～ＳＵ３は、複数のメモリストリングＭＳＴを含む。

各メモリストリングＭＳＴは、例えば４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ３）および選択トランジスタＳＤＴ，ＳＳＴを含んでいる。メモリセルトランジスタＭＴは、コントロールゲートと電荷蓄積膜とを有し、データを不揮発に保持する。そして４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ３）は、選択トランジスタＳＤＴのソースと選択トランジスタＳＳＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳＴ内のメモリセルトランジスタＭＴの個数は４個に限定されない。

ビットラインＢＬ０～ＢＬ（ｐ－１）（各ビットラインを区別しない場合には、ＢＬで示すことにする）は、メモリストリングＭＳＴに接続されている。選択トランジスタＳＤＴがオンされた際に、メモリストリングＭＳＴ内の各メモリセルトランジスタＭＴのチャネル領域がビットラインＢＬに導通される。

ワードラインＷＬ０～ＷＬ３（各ワードラインを区別しない場合には、ＷＬで示すことにする）は、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内の各メモリストリングＭＳＴ間で、メモリセルトランジスタＭＴのコントロールゲートを共通に接続している。つまり、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内において同一行にあるメモリセルトランジスタＭＴのコントロールゲートは、同一のワードラインＷＬに接続される。すなわち、物理ブロックＢＬＫのストリングユニットＳＵは複数のワードラインＷＬに対応した複数のセルユニットＣＵを含み、各セルユニットＣＵは同一のワードラインＷＬに接続されるｐ個のメモリセルトランジスタＭＴを含む。各メモリセルトランジスタＭＴに１ビットの値を保持可能に構成される場合（シングルレベルセル（ＳＬＣ）モードで動作する場合）には、同一のワードラインＷＬに接続されるｐ個のメモリセルトランジスタＭＴ（すなわち、セルユニットＣＵ）は１つの物理ページとして取り扱われ、この物理ページごとにデータのライト処理及びデータのリード処理が行われる。なお、図４では、４本のワードラインＷＬ（ＷＬ０～ＷＬ３）を例示しているが、ワードラインＷＬの本数は４本に限定されない。

各メモリセルトランジスタＭＴに複数ビットの値を保持可能に構成される場合がある。例えば、各メモリセルトランジスタＭＴがｎ（ｎ≧２）ビットの値を記憶可能な場合、セルユニットＣＵ当たりの記憶容量はｎ個の物理ページ分のサイズに等しくなる。各メモリセルトランジスタＭＴが２ビットの値の記憶を行うマルチレベルセル（ＭＬＣ）モードでは、各セルユニットＣＵに２個の物理ページ分のデータが保持される。各メモリセルトランジスタＭＴが３ビットの値の記憶を行うトリプルレベルセル（ＴＬＣ）モードでは、各セルユニットＣＵに３個の物理ページ分のデータが保持される。

図１に戻って、不揮発性メモリ７は、キャッシュ領域３２をさらに有する。キャッシュ領域３２は、ストレージ領域３１と複数のチャネルＣｈ０～Ｃｈ１７との間に配される。キャッシュ領域３２は、複数のキャッシュＣＭ０～ＣＭ１７を有する。複数のキャッシュＣＭ０～ＣＭ１７は、複数のチャネルＣｈ０～Ｃｈ１７に対応している。各キャッシュＣＭ０～ＣＭ１７は、対応するチャネルＣｈを介したコントローラ５及びストレージ領域３１の間で授受されるデータを一時的に格納する。各キャッシュＣＭは、対応するチャネルＣｈを介して接続されたメモリチップＣＰ内でメモリセルアレイＭＡＲと入出力端子との間に電気的に接続されたキャッシュＣＳＨを含む。例えば、キャッシュＣＭ０は、メモリチップＣＰ０のキャッシュＣＳＨとメモリチップＣＰ１のキャッシュＣＳＨとを含む（図３参照）。

コントローラ５は、例えば、ＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）などの半導体チップ（ＳｏＣ：Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）で構成されている。コントローラ５は、ホスト１００と不揮発性メモリ７との間のデータ転送などを制御する。

コントローラ５において、ホストＩ／Ｆ１１は、論理アドレスを含むライトコマンド及びライトデータをホスト１００から受信すると、ライトコマンドをＣＰＵ２１に転送する。ホストＩ／Ｆ１１は、論理アドレスを含むリードコマンドをホスト１００から受信すると、リードコマンドをＣＰＵ２１に転送する。ＣＰＵ２１は、ライトコントローラ２１ａ、ブロック管理部２１ｂ、内部処理部２１ｃ、リードコントローラ２１ｄを有する。

揮発性メモリ２２は、不揮発性メモリ７よりも高速アクセスが可能な揮発性の半導体メモリであり、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられる。図１では、揮発性メモリ２２がＤＲＡＭである場合が例示されている。

揮発性メモリ２２は、ライトバッファ２２１、リードバッファ２２２、内部処理バッファ２２３を有する。ライトバッファ２２１は、ホスト１００からのライトコマンドで指示されたライトデータが一時記憶される領域である。リードバッファ２２２は、ホスト１００からのリードコマンドで不揮発性メモリ７から読み出されたデータが一時記憶される領域である。内部処理バッファ２２３は、メモリシステム１内で内部処理を実行する際に、内部処理の対象となるデータが一時的に記憶されるバッファである。また、揮発性メモリ２２は、アドレス変換情報（ＬＵＴ）２２４を格納し得る。アドレス変換情報（ＬＵＴ）３０ｂは、不揮発性メモリ７内に格納されたユーザデータの論理アドレスと物理アドレスとの対応が記録された情報であり、ルックアップテーブル（ＬＵＴ）とも呼ばれる。論理アドレスは、論理ブロックアドレス（ＬＢＡ：Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）を含む。物理アドレスは、後述する論理クラスタアドレス（ＭＣＡ：Ｍｅｄｉａ Ｃｌｕｓｔｅｒ Ａｄｄｒｅｓｓ）を含む。ＣＰＵ２１は、揮発性メモリ２２内のアドレス変換情報（ＬＵＴ）２２４を、所定のタイミングで管理情報格納領域３０にアドレス変換情報（ＬＵＴ）３０ｂとして格納し不揮発化する。

ライトコントローラ２１ａは、ホスト１００からホストＩ／Ｆ１１を介してライトコマンド及びライト対象のデータを受けると、このデータに対してＥＣＣ回路２３を用いて誤り訂正符号化処理を行い、データに対応したデータ部分と誤り訂正符号とを含むシンボルを生成してライトバッファ２２１に一時的に記憶させる。ライトコントローラ２１ａは、ライトコマンドに含まれた論理アドレスを物理アドレスに割り当て、それに応じて、アドレス変換情報（ＬＵＴ）２２４及びログ情報（ＬｏｇＣｌｕｓｔｅｒ）３０ａを更新する。ログ情報３０ａは、ライト処理の履歴を示す情報であり、書き込み時の論理アドレスと物理アドレスとの対応が記録された情報である。ライトコントローラ２１ａは、ライトバッファ２２１に一時記憶させたシンボルをメモリＩ／Ｆ２４及びチャネルＣｈ経由で不揮発性メモリ７における割り当てられた物理アドレスに書き込む。また、ライトコントローラ２１ａは、更新後のログ情報３０ａを管理情報格納領域３０に格納する。

ブロック管理部２１ｂは、データ書込み可能な論理ブロックであるフリーブロックの数や論理ブロック内の有効データ率などを管理している。ブロック管理部２１ｂは、フリーブロックの数が不足するとガーベージコレクションを内部処理部２１ｃに実行させることによって、フリーブロックの数を増やす。また、ブロック管理部２１ｂは、パフォーマンスが所定の基準より低下したブロック内の領域があると、その領域のデータをブロック内の他の領域又は他のブロックに書き直して、パフォーマンスの低下を抑制する。ブロック管理部２１ｂは、内部処理部２１ｃに内部処理の実行を指示する。

内部処理部２１ｃは、内部処理バッファ２２３を用いながら内部処理に伴う各部の動作を制御する。内部処理は、ガーベージコレクション、リフレッシュ、ウェアレベリングなどを含む。ガーベージコレクションは、論理ブロック内の不使用の又は使用中の論理ページを整理する処理である。ガーベージコレクションが実行されることによって、離散化した使用中の論理ページが１つの論理ブロックにまとめられてフリーブロックが確保される。リフレッシュは、論理ブロック内でビット誤り率が所定値より高くなるなど疲弊した論理ブロックのデータを他の論理ページへ書き換える処理である。リフレッシュが実行されることによって、リード・ライトのパフォーマンスが確保される。ウェアレベリングは、ブロック毎の書き込み又は消去の回数を複数の論理ブロック間で平滑化する処理である。ウェアレベリングの１つとして、ブロック間で有効なデータを移動するリフレッシュが行われることがある。

リードコントローラ２１ｄは、ホスト１００からホストＩ／Ｆ１１を介してリードコマンドを受けると、アドレス変換情報（ＬＵＴ）２２４を参照し、リードコマンドに含まれた論理アドレス（ＬＢＡ）に対応する物理アドレス（ＭＣＡ）を特定する。リードコントローラ２１ｄは、メモリＩ／Ｆ２４及びチャネルＣｈ経由で不揮発性メモリ７における特定された物理アドレスから、データ部分と誤り訂正符号とを含むシンボルを読み出す。リードコントローラ２１ｄは、読み出されたシンボルに含まれた誤り訂正符号を用いてデータ部分の誤り訂正復号処理を行い、処理後のデータをリードデータとしてリードバッファ２２２に一時的に記憶させる。リードコントローラ２１ｄは、リードデータをホストＩ／Ｆ１１経由でホスト１００へ返す。

メモリシステム１では、コントローラ５による内部的なデータ管理がクラスタ単位で行われ、ホスト１００からのデータの更新がセクタ単位で行われる。図２では、「０」～「２８７」の値が書かれた四角の１マスがクラスタを示している。図２に示すように、論理ページＰＧは、複数のクラスタをひとまとめにした単位であるとし、クラスタは、複数のセクタをひとまとめにした単位であるとする。セクタは、ホスト１００からのデータの最小アクセス単位である。セクタは、例えば、５１２Ｂのサイズを有し、クラスタは、例えば、４ＫＢのサイズを有する。ホスト１００は、ＬＢＡ（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓｉｎｇ）によってアクセスするデータを指定できる。コントローラ５は、ホスト１００から指定された論理ブロックアドレス（ＬＢＡ）に対して、さらに、論理ブロック内でアクセスすべきクラスタに応じて論理クラスタアドレス（ＭＣＡ：Ｍｅｄｉａ Ｃｌｕｓｔｅｒ Ａｄｄｒｅｓｓ）を指定できる。

コントローラ５は、ホスト１００からライト対象の論理アドレス長がある程度長い一群のライトコマンド及び一群のライトコマンドに対応する複数のクラスタのデータを受けることがある。この一群のライトコマンドをシーケンシャルライトコマンドと呼ぶことにする。シーケンシャルライトコマンドは、複数の論理アドレスを含み、複数の論理アドレスはある長さ以上連続している。コントローラ５は、シーケンシャルライトコマンドに応じて、シーケンシャルな複数の論理アドレスをシーケンシャルな複数の物理アドレスに割り当てる。シーケンシャルな複数の物理アドレスは、複数のチャネルＣｈ０～Ｃｈ１７をシーケンシャルな順に選択することで得られる。コントローラ５は、複数のクラスタのデータを不揮発性メモリ７内の第１のメモリ領域におけるシーケンシャルな複数の物理アドレスに複数のチャネルＣｈ０～Ｃｈ１７経由で書き込む。

例えば、図２に示すように、コントローラ５は、シーケンシャルライトコマンドに含まれた論理アドレスを物理アドレスに割り当て、それに応じて、アドレス変換情報（ＬＵＴ）２２４を更新する。それとともに、コントローラ５は、ログ情報（ＬｏｇＣｌｕｓｔｅｒ）３０ａを更新する。コントローラ５は、先頭の１８個のクラスタデータを、不揮発性メモリ７内の論理ブロックＢＬ０の論理ページＰＧ０のバンクＢＫ０のプレーンＰｌａｎｅ０に、複数のチャネルＣｈ０～Ｃｈ１７を順に用いて書き込む。図２では、各クラスタに書き込む順番を「０」～「１７」の数字で示している。同様に、「１８」～「２８７」番目のクラスタデータについても、コントローラ５は、複数のチャネルＣｈ０～Ｃｈ１７を順に用いながら、不揮発性メモリ７内の論理ブロックＢＬ０の論理ページＰＧ０内の該当クラスタに書き込む。それとともに、コントローラ５は、ログ情報３０ａを更新する。コントローラ５は、ライト処理が完了すると、更新後のログ情報３０ａを管理情報格納領域３０に格納する。

また、コントローラ５は、ホスト１００からのコマンドに基づかずに自律的に内部処理を行うことがある。このとき、コントローラ５は、ログ情報３０ａに応じて複数のクラスタのデータの書き込まれた順序を特定する。コントローラ５は、特定された順序に応じて、順序情報２２３ｅを生成する。順序情報２２３ｅは、クラスタの識別情報と書き込み順を示す情報とが対応付けられた情報である（図６参照）。コントローラ５は、内部処理に関するリード命令に応じて複数のクラスタのデータを不揮発性メモリ７内の第１のメモリ領域から読み出す。コントローラ５は、読み出された複数のクラスタのデータを順序情報２２３ｅに応じて並べ替える。コントローラ５は、並べ替えられた複数のクラスタのデータに、連続した複数の論理クラスタアドレスを割り当て、それに応じて、ログ情報３０ａを更新する。コントローラ５は、複数のクラスタのデータを、内部処理に関するライト命令に応じて、不揮発性メモリ７内の第２のメモリ領域に複数のチャネルＣｈ０～Ｃｈ１７経由で書き込む。コントローラ５は、内部処理が完了すると、ログ情報３０ａを管理情報格納領域３０に格納する。

具体的には、コントローラ５において、内部処理部２１ｃは、図５に示すように、有効クラスタ判定部２１ｃ１、リード管理部２１ｃ２、リード結果並び替え部２１ｃ３、ＭＣＡ割り当て部２１ｃ４を有する。内部処理部２１ｃ内の各構成は、コントローラ５でファームウェアが実行されることでＣＰＵ２１によって機能的に実現される。なお、内部処理部２１ｃ内の各構成は、少なくとも一部がハードウェア（回路）により実現されてもよい。

内部処理部２１ｃは、複数の論理ページに対する内部処理を論理ページごとに行う。有効クラスタ判定部２１ｃ１は、内部処理の要求をブロック管理部２１ｂから受けると、不揮発性メモリ７の管理情報格納領域３０にアクセスして、ログ情報（ＬｏｇＣｌｕｓｔｅｒ）３０ａを読み出す。有効クラスタ判定部２１ｃ１は、ログ情報３０ａを内部処理バッファ２２３にログ情報２２３ａとして一時的に格納する。ログ情報３０ａ又は２２３ａは、図６に示すように、論理ブロックアドレス（ＬＢＡ）と論理クラスタアドレス（ＭＣＡ）とが対応付けられ時間順に記録された情報である。図６は、順序情報２２３ｅを生成する処理を示す図である。図６の場合、ログ情報３０ａ又は２２３ａは、上の行から下の行の順に新しく記録された情報になっている。論理ブロックアドレス（ＬＢＡ）は、ホスト１００から指定された論理ブロックを示す論理アドレスである。論理クラスタアドレス（ＭＣＡ）は、不揮発性メモリ７内のデータが記録された物理的な位置を示す物理アドレスである。論理クラスタアドレス（ＭＣＡ）は、論理ブロックアドレス（ＭＢＡ：Ｍｅｄｉａ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）＋論理ページアドレス（ＭＰＡ：Ｍｅｄｉａ Ｐａｇｅ Ａｄｄｒｅｓｓ）＋論理ページ内のクラスタオフセット（ＭＣＯ：Ｍｅｄｉａ Ｃｌｕｓｔｅｒ Ｏｆｆｓｅｔ）を含み得る。

なお、図６では、ログ情報３０ａ又は２２３ａの横に、アドレス変換情報３０ｂ又は２２４が示されている。ログ情報３０ａ又は２２３ａとアドレス変換情報３０ｂ又は２２４とは、いずれも、論理アドレス（例えば、ホスト指定の論理ブロックアドレス（ＬＢＡ））と物理アドレス（例えば、コントローラ指定の論理クラスタアドレス（ＭＣＡ））とが対応付けられた情報である点で共通している。また、ログ情報３０ａ又は２２３ａは、過去の書き込み時における論理アドレスと物理アドレスとの対応の履歴を示すのに対し、アドレス変換情報３０ｂ又は２２４は、最新の論理アドレスと物理アドレスとの対応を示す点で互いに異なっている。

図５に示す有効クラスタ判定部２１ｃ１は、ログ情報３０ａ又は２２３ａとアドレス変換情報３０ｂ又は２２４を参照し、処理対象の論理ページ内の有効クラスタを判定する。すなわち、有効クラスタ判定部２１ｃ１は、処理対象の論理ページのログ情報３０ａを不揮発性メモリ７から読み出し、読み出されたログ情報３０ａを内部処理バッファ２２３にログ情報２２３ａとして一時的に格納する。有効クラスタ判定部２１ｃ１は、ログ情報２２３ａの論理ブロックアドレス（ＬＢＡ）をキーとして、アドレス変換情報３０ｂ又は２２４を参照する。有効クラスタ判定部２１ｃ１は、ログ情報２２３ａ上で論理ブロックアドレス（ＬＢＡ）に対応する論理クラスタアドレス（ＭＣＡ）と、アドレス変換情報２２４上で論理ブロックアドレス（ＬＢＡ）に対応する論理クラスタアドレス（ＭＣＡ）とを比較する。有効クラスタ判定部２１ｃ１は、両者が同じであれば、ログ情報２２３ａ上の論理クラスタアドレス（ＭＣＡ）で示されるクラスタが有効クラスタであると判定する。有効クラスタ判定部２１ｃ１は、両者が異なれば、ログ情報２２３ａ上の論理クラスタアドレス（ＭＣＡ）で示されるクラスタが無効クラスタであると判定する。

例えば、図６に示すように論理ブロックＢＬ０の論理ページＰＧ０が処理対象の論理ページである場合、有効クラスタ判定部２１ｃ１は、ログ情報２２３ａを参照して、論理ページＰＧ０に対応する各論理ブロックアドレス０ｘ０００００１００～０ｘ０００００１１１に対応する論理クラスタアドレス「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１５４」～「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１６５」を特定する。有効クラスタ判定部２１ｃ１は、論理ページＰＧ０に対応する各論理ブロックアドレス０ｘ０００００１００～０ｘ０００００１１１をキーとしてアドレス変換情報２２４を参照する。有効クラスタ判定部２１ｃ１は、アドレス変換情報２２４上で各論理ブロックアドレス０ｘ０００００１００～０ｘ０００００１１１に対応する論理クラスタアドレス「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１５４」～「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ３，ＭＣＯ＝０ｘ１１８」を特定する。有効クラスタ判定部２１ｃ１は、有効クラスタ判定部２１ｃ１は、各論理ブロックアドレス０ｘ０００００１００～０ｘ０００００１１１についてログ情報２２３ａ上の論理クラスタアドレスとアドレス変換情報２２４上の論理クラスタアドレスとを比較する。有効クラスタ判定部２１ｃ１は、両者が同じであれば、ログ情報２２３ａ上の論理クラスタアドレス（ＭＣＡ）で示されるクラスタが有効クラスタであると判定する。

例えば、論理ブロックアドレス０ｘ０００００１００について、ログ情報２２３ａ上の論理クラスタアドレス「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１５４」とアドレス変換情報２２４上の論理クラスタアドレス「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１５４」が同じである。このため、有効クラスタ判定部２１ｃ１は、論理クラスタアドレス「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１５４」で示されるクラスタが有効クラスタであると判定する。

また、論理ブロックアドレス０ｘ０００００１０２について、ログ情報２２３ａ上の論理クラスタアドレス「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１５６」とアドレス変換情報２２４上の論理クラスタアドレス「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ３，ＭＣＯ＝０ｘ０１０」が異なる。このため、有効クラスタ判定部２１ｃ１は、論理クラスタアドレス「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１５６」で示されるクラスタが無効クラスタであると判定する。

同様に、有効クラスタ判定部２１ｃ１は、図６のログ情報２２３ａ上の論理クラスタアドレスのうち斜線のハッチングが付されていない論理クラスタアドレスで示されるクラスタを有効クラスタと判定し、斜線のハッチングが付された論理クラスタアドレスで示されるクラスタを無効クラスタと判定する。

図５に示す有効クラスタ判定部２１ｃ１は、処理対象の論理ページに対応する各論理ブロックアドレスについてログ情報２２３ａ上の論理クラスタアドレスが有効クラスタの物理アドレスか無効クラスタの物理アドレスかをアドレス順にチェックし、チェック結果に応じて有効クラスタプール２２３ｂを生成又は逐次的に更新して内部処理バッファ２２３に格納する。有効クラスタ判定部２１ｃ１は、論理クラスタアドレスが有効クラスタの物理アドレスであれば、有効クラスタプール２２３ｂに追加する。有効クラスタ判定部２１ｃ１は、論理クラスタアドレスが無効クラスタの物理アドレスであれば、有効クラスタプール２２３ｂに追加しない。これにより、図６に示すように、有効クラスタプール２２３ｂには、有効クラスタの論理クラスタアドレスが書き込み順に格納される。この書き込み順とは、シーケンシャルライトコマンドで過去に書き込まれた順序と同じ順序であり、内部処理で書き込まれるべき順序を指す。有効クラスタプール２２３ｂがＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）構造を有する場合、有効クラスタプール２２３ｂの先頭から後ろにかけて書き込み順に有効クラスタの論理クラスタアドレスが格納された状態になる。

図５に示すリード管理部２１ｃ２は、有効クラスタプール２２３ｂを参照し、図６に示すように、処理対象の論理ページ内の有効クラスタの書き込み順を特定し、特定された書き込み順に応じて順序情報２２３ｅを生成する。順序情報２２３ｅは、ＭＣＡ割り当て順２２３ｅ１と論理クラスタ識別情報２２３ｅ２とが複数の論理クラスタについて対応付けられた情報である。ＭＣＡ割り当て順２２３ｅ１は、新たに論理クラスタアドレス（ＭＣＡ）が割り当てられるべき順序を示す情報であり、例えば順番を示す情報である。論理クラスタ識別情報２２３ｅ２は、複数の論理クラスタを互いに識別する情報であり、例えば現在割り当てられている論理クラスタアドレスである。

また、図５に示すリード管理部２１ｃ２は、有効クラスタプール２２３ｂを参照し、処理対象の論理ページについて、図７に示すように、内部処理に従ったリード命令を、有効クラスタの論理クラスタアドレスを順に含めた形で発行する。リード管理部２１ｃ２は、発行したリード命令を不揮発性メモリ７へ複数のチャネルＣｈ経由で供給する。図７は、複数のクラスタのデータを並び替える処理を示す図である。これに応じて、不揮発性メモリ７は、キャッシュ領域３２を用いながらリード命令を実行し、複数のクラスタのデータをストレージ領域３１内の指定された物理位置から読み出し、読み出されたリード結果をリード管理部２１ｃ２へ複数のチャネルＣｈ経由で返す。

このとき、不揮発性メモリ７において複数のクラスタのデータの間でリード処理に要する時間がばらつきやすく、リード管理部２１ｃ２は、入れ替わった順序で複数のクラスタのリードデータを受け得る。

例えば、図５に示すリード管理部２１ｃ２は、リード結果を受信すると、データ部分を復元し、図７に示すようなリード結果２２３ｃを生成して内部処理バッファ２２３に格納する。このリード結果２２３ｃでは、リード命令に比べて、論理クラスタアドレスの順序が入れ替わっている。図７の場合、例えば、リード命令で先頭にあった「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１５４」のクラスタが、リード結果２２３ｃでは、後ろから３番目になっている。リード命令で後ろから２番目にあった「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１５Ｆ」のクラスタが、リード結果２２３ｃでは、先頭になっている。

このため、図５に示すリード結果並び替え部２１ｃ３は、図７に示すように、順序情報２２３ｅを参照して、ＭＣＡ割り当て順２２３ｅ１を元に、リード結果２２３ｃに含まれた複数のクラスタのデータを並び替える。リード結果並び替え部２１ｃ３は、並び替え結果２２３ｄを内部処理バッファ２２３に格納する。あるいは、リード結果並び替え部２１ｃ３は、並び替え結果２２３ｄをＭＣＡ割り当て部２１ｃ４へ直接的に投入してもよい。

図５に示すＭＣＡ割り当て部２１ｃ４は、図７に示すように、並び替え結果２２３ｄを参照して、複数のクラスタのデータに新たな論理クラスタアドレスを順に割り当てる。図７の場合、並び替え結果２２３ｄの論理クラスタアドレス「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１５４」～「ＭＢＡ＝０ｘ１０，ＭＰＡ＝０ｘ２，ＭＣＯ＝０ｘ１６０」のクラスタのそれぞれに、論理クラスタアドレス「ＭＢＡ＝０ｘ１１，ＭＰＡ＝０ｘ１，ＭＣＯ＝０ｘ１５４」～「ＭＢＡ＝０ｘ１１，ＭＰＡ＝０ｘ１，ＭＣＯ＝０ｘ１５Ｃ」が新たに割り当てられる。

図５に示すＭＣＡ割り当て部２１ｃ４は、処理対象の論理ページについて、図７に示すように、内部処理に従ったライト命令を、有効クラスタの論理クラスタアドレスを順番に含めた形で発行して不揮発性メモリ７へ複数のチャネルＣｈ経由で供給する。これに応じて、不揮発性メモリ７は、キャッシュ領域３２を用いながらライト命令を実行し、複数のクラスタのデータをストレージ領域３１内の指定された物理位置に書き込み、その完了通知をＭＣＡ割り当て部２１ｃ４へ返す。

すなわち、内部処理によるデータのストレージ領域３１への書き込みが、過去のシーケンシャルライトコマンドと同じ順序に従い、シーケンシャルな複数の物理アドレスに対して行われる。これにより、その後にホストからシーケンシャルリードコマンドを受けた場合、メモリシステム１は、シーケンシャルリードコマンドに応じて、内部処理で書き込まれたメモリ領域におけるシーケンシャルな複数の物理アドレスから順に複数のチャネル経由でデータを読み出すことができる。このため、リード時のキャッシュヒット率を向上でき、リード処理の効率を向上できるので、シーケンシャルリードコマンドの実行を完了するまでのコマンド実行時間を短縮できる。

なお、キャッシュヒット率とは、キャッシュＣＭ上にデータが存在する確率である。不揮発性メモリ７は、チャネルＣｈを介してリードコマンドを受けると、データをメモリセルアレイＭＡＲからキャッシュＣＭ（キャッシュＣＳＨ）へ転送する。リードコマンドがシーケンシャルリードコマンドである場合、データがキャッシュＣＭ上に存在すれば、データをメモリセルアレイＭＡＲからキャッシュＣＭへ転送する処理を省略できるため、リード処理の効率が上がる。

次に、メモリシステム１の動作について図８を用いて説明する。図８は、メモリシステム１の動作を示すフローチャートである。

メモリシステム１のコントローラ５において、有効クラスタ判定部２１ｃ１は、不揮発性メモリ７上の有効クラスタを判定し、有効クラスタ情報を有効クラスタ情報プール２２３ｂに格納する（Ｓ１）。リード管理部２１ｃ２は、有効クラスタ情報プール２２３ｂから有効クラスタ情報を取り出し、ＭＣＡ割り当て順２２３ｅ１を付与して順序情報２２３ｅを生成する。また、リード管理部２１ｃ２は、不揮発性メモリ７へ有効クラスタ情報に応じたリード命令を供給する（Ｓ２）。リード結果並び替え部２１ｃ３は、リード結果２２３ｅをＭＣＡ割り当て順２２３ｅ１に応じた順序で並べて、並び替え結果２２３ｄを生成してＭＣＡ割り当て部２１ｃ４に供給する（Ｓ３）。

例えば、Ｓ３では、図９に示すように、次の処理が行われる。図９は、複数のクラスタデータを並び替える処理を示すフローチャートである。リード結果並び替え部２１ｃ３は、不揮発性メモリ７から１クラスタ分のリード結果を受信すると（Ｓ３１）、リード結果２２３ｃを内部処理バッファ２２３に保存する（Ｓ３２）。リード結果並び替え部２１ｃ３は、現在のＭＣＡ割り当て順のクラスタが内部処理バッファ２２３になければ（Ｓ３３でＮｏ）、処理をＳ３１へ戻す。リード結果並び替え部２１ｃ３は、現在のＭＣＡ割り当て順のクラスタがバッファにあれば（Ｓ３３でＹｅｓ）、ＭＣＡ割り当て順のクラスタをＭＣＡ割り当て部２１ｃ４に供給する（Ｓ３４）。リード結果並び替え部２１ｃ３は、ＭＣＡ割り当て順をインクリメントして次に進める（Ｓ３５）。リード結果並び替え部２１ｃ３は、順序情報２２３ｅのＭＣＡ割り当て順２２３ｅ１について、ＭＣＡ割り当て順を最後まで確認していなければ（Ｓ３６でＮｏ）、処理をＳ３１に戻す。リード結果並び替え部２１ｃ３は、ＭＣＡ割り当て順を最後まで確認していれば（Ｓ３６でＹｅｓ）、処理を終了する。

Ｓ３が完了すると、ＭＣＡ割り当て部２１ｃ４では、並び替え結果２２３ｄに応じてライト順に論理クラスタアドレス（ＭＣＡ）を割り当て、不揮発性メモリ７にライト命令を供給する（Ｓ４）。

以上のように、本実施形態では、メモリシステム１において、コントローラ５は、内部処理に関するリード命令で不揮発性メモリ７内のシーケンシャルライトコマンドでデータが書き込まれたメモリ領域から複数のクラスタのデータを読み出す。コントローラ５は、読み出された複数のクラスタのデータを、ログ情報に応じて特定された書き込み順で並べ替える。コントローラ５は、並べ替え後の複数のクラスタのデータを、内部処理に関するライト命令で不揮発性メモリ７内の他のメモリ領域に書き戻す。これにより、内部処理によるデータの不揮発性メモリ７への書き込みを、過去のシーケンシャルライトコマンドと同じ順序に従い、シーケンシャルな複数の物理アドレスに対して行うことができる。この結果、その後にホストからシーケンシャルリードコマンドを受けた場合、メモリシステム１は、シーケンシャルリードコマンドに応じて、内部処理で書き込まれたメモリ領域におけるシーケンシャルな複数の物理アドレスから順に複数のチャネル経由でデータを読み出すことができる。したがって、リード時のキャッシュヒット率を向上でき、リード処理の効率を向上できるので、シーケンシャルリードコマンドの実行を完了するまでのコマンド実行時間を短縮できる。

なお、実施形態では、複数のクラスタのデータを並び替える処理が１論理ページの単位で行われる場合を例示しているが、複数のクラスタのデータを並び替える処理は、複数の論理ページの単位で行われてもよい。この場合も、並び替え後の順序で複数のクラスタデータを含むライト命令が発行されれば、内部処理によるデータの不揮発性メモリ７への書き込みを過去のシーケンシャルライトコマンドと同じ順序で行うことができる。

また、内部処理に関するリード命令で不揮発性メモリ７から読み出されるリード結果としてリード命令で指示した順序と異なる順序で複数のクラスタデータが返ってくることに対して、内部処理の対象となる論理ブロックのデータをそのままコピーする方法を採用することは困難である。これは、コピー元の論理ブロックとコピー先の論理ブロックとで欠損箇所や誤り訂正の符号化率が違うことがあり、適正にデータを移すことが難しいことがあるからである。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ メモリシステム、５ コントローラ、７ 不揮発性メモリ、Ｃｈ０～Ｃｈ１７ チャネル。

Claims (6)

1. コントローラと、
   前記コントローラに接続された複数のチャネルと、
   前記複数のチャネルを介して前記コントローラによりそれぞれがアクセス可能である第１のメモリ領域及び第２のメモリ領域を含む不揮発性メモリと、
   を備え、
   前記コントローラは、ホストからのシーケンシャルデータに関するライトコマンドに応じて複数のクラスタのデータを前記第１のメモリ領域に前記複数のチャネル経由で書き込み、ログ情報に応じて前記複数のクラスタのデータの書き込まれた順序を特定し、特定された前記順序に応じてクラスタの識別情報と書き込み順を示す情報とが対応付けられた順序情報を生成し、内部処理に関するリード命令に応じて前記複数のクラスタのデータのうち複数の有効クラスタのデータを選択的に前記第１のメモリ領域から読み出し、読み出された前記複数の有効クラスタのデータを前記順序情報に応じて並べ替え、並べ替えられた複数の有効クラスタのデータに物理アドレスをシーケンシャルに付け直し、前記内部処理に関するライト命令に応じて、前記並べ替えられた複数のクラスタのデータを前記第２のメモリ領域に前記複数のチャネル経由で前記付け直された物理アドレス順に書き込む
   メモリシステム。
2. 前記コントローラは、前記ホストからの前記シーケンシャルデータに関するリードコマンドに応じて前記複数のクラスタのデータを前記第２のメモリ領域から前記複数のチャネル経由で読み出す
   請求項１に記載のメモリシステム。
3. 前記コントローラは、前記複数のチャネルを介して前記第１のメモリ領域内の複数の領域に並行して書き込みを行い、前記複数のチャネルを介して前記第２のメモリ領域内の複数の領域に並行して書き込みを行い、前記複数のチャネルを介して前記第２のメモリ領域内の複数の領域から並行して読み出しを行う
   請求項２に記載のメモリシステム。
4. 前記コントローラは、前記複数のクラスタのデータを前記第１のメモリ領域に書き込む際に前記複数のクラスタに複数の論理クラスタアドレスを割り当て、前記複数の論理クラスタアドレスをデータが書き込まれる順に前記ログ情報に記録し、前記ログ情報に記録される複数の論理クラスタアドレスの順序に応じて前記複数のクラスタのデータの書き込まれた順序を特定し、前記並べ替えられた複数のクラスタのデータを前記第２のメモリ領域に書き込む際に前記並べ替えられた複数のクラスタのデータに複数の論理クラスタアドレスを割り当てる
   請求項１から３のいずれか１項に記載のメモリシステム。
5. 前記第１のメモリ領域は、複数の論理ページに割り当てられた複数の領域を含み、
   前記コントローラは、前記順序情報を前記論理ページごとに生成し、前記リード命令に応じて前記第１のメモリ領域から前記論理ページごとにデータを読み出し、前記順序情報に応じて前記論理ページごとにデータを並び替える
   請求項１から４のいずれか１項に記載のメモリシステム。
6. 複数のチャネルを介してそれぞれがアクセス可能である第１のメモリ領域及び第２のメモリ領域を含む不揮発性メモリを有するメモリシステムにおいて、
   ホストからのシーケンシャルデータに関するライトコマンドに応じて複数のクラスタのデータを前記第１のメモリ領域に前記複数のチャネル経由で書き込むことと、
   ログ情報に応じて前記複数のクラスタのデータの書き込まれた順序を特定することと、
   特定された前記順序に応じてクラスタの識別情報と書き込み順を示す情報とが対応付けられた順序情報を生成することと、
   内部処理に関するリード命令に応じて前記複数のクラスタのデータのうち複数の有効クラスタのデータを選択的に前記第１のメモリ領域から読み出すことと、
   読み出された前記複数の有効クラスタのデータを前記順序情報に応じて並べ替えることと、
   並べ替えられた複数の有効クラスタのデータに物理アドレスをシーケンシャルに付け直すことと、
   前記内部処理に関するライト命令に応じて、前記並べ替えられた複数のクラスタのデータを前記第２のメモリ領域に前記複数のチャネル経由で前記付け直された物理アドレス順に書き込むことと、
   を含む制御方法。

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