JP7622232B2

JP7622232B2 - 高性能入力バッファおよびそれを有するメモリデバイス

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Publication number: JP7622232B2
Application number: JP2023539177A
Authority: JP
Inventors: ギュワン・クォン; サンオ・リム; ハン・ソン
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2021-04-07
Filing date: 2021-04-07
Publication date: 2025-01-27
Anticipated expiration: 2041-04-07
Also published as: JP2024500532A; WO2022213300A1; US20240264775A1; US12417055B2; US20220326883A1; JP7832373B2; EP4200850A1; KR20260030836A; CN113302697A; KR20230098879A; JP2025039792A; EP4200850A4; KR102921004B1; US12159058B2; US20250370661A1

Description

本出願は、半導体技術の分野に関し、詳細には、３次元（３Ｄ）メモリデバイス、入力バッファ構造、および入力バッファを構成する方法に関する。

Ｎｏｔ－ＡＮＤ（ＮＡＮＤ）メモリは、記憶されたデータを保持するうえで電力を必要としない不揮発性タイプのメモリである。家庭電化製品、クラウドコンピューティング、およびビッグデータベースの需要が増大しているので、より大きい容量およびより優れた性能のＮＡＮＤメモリが常に必要とされている。従来の２次元（２Ｄ）ＮＡＮＤメモリがその物理的限界に近づいているので、現在、３次元（３Ｄ）ＮＡＮＤメモリが重要な役割を果たしている。３ＤＮＡＮＤメモリは、単一のダイ上に複数のスタック層を使用してより高い密度、より大きい容量、より速い性能、より低い電力消費量、およびより高いコスト効率を実現する。

ＮＡＮＤデバイスの入出力（Ｉ／Ｏ）速度が増すにつれて、アイドルサイクル中により多くの静的電力が消費されるようになる。たとえば、Ｉ／Ｏ速度が高くなるとバスアイドル電流が大きくなることがある。ＮＡＮＤデバイスにおける電力消費量要件を満たしつつＩ／Ｏ性能を高速化する課題がある。開示されるシステムおよび方法は、上記に記載された１つまたは複数の問題および他の問題を解決することを対象とする。

本開示の一態様では、メモリデバイスを動作させるための方法は、コマンド信号、アドレス信号、およびデータ信号を含む入力を入出力（Ｉ／Ｏ）構成要素を介して受信するステップと、コマンド信号またはアドレス信号を低速バッファに送信するステップと、データ信号を高速バッファに送信するステップとを含む。

本開示の別の態様では、メモリデバイスは、コマンド信号、アドレス信号、およびデータ信号を含む入力を受信するためのＩ／Ｏ構成要素と、コマンド信号またはアドレス信号をバッファするための低速バッファと、データ信号をバッファするための高速バッファとを含む。Ｉ／Ｏ構成要素は、コマンド信号またはアドレス信号を低速バッファに送信し、データ信号を高速バッファに送信するように適応可能である。

本開示の別の態様では、メモリデバイスを動作させるための方法は、コマンド信号、アドレス信号、およびデータ信号を含む入力を受信するステップと、低速バッファを有効化するステップと、コマンドサイクルを実行し、低速バッファを使用してコマンド信号をバッファするか、またはアドレスサイクルを実行し、低速バッファを使用してアドレス信号をバッファするステップと、高速バッファを有効化するステップと、データ入力サイクルを実行して、高速バッファを使用して高速信号をバッファするステップとを含む。

本開示の一態様は、当業者によって本開示の説明、特許請求の範囲、および図面に照らして理解することができる。

本開示の様々な実施形態による例示的な３次元（３Ｄ）メモリデバイスの断面図である。本開示の様々な実施形態による３Ｄメモリデバイスのブロック図である。本開示の様々な実施形態による高速経路および低速経路のブロック図である。本開示の様々な実施形態によるコマンドサイクルのタイミング図である。本開示の様々な実施形態によるアドレスサイクルのタイミング図である。本開示の様々な実施形態によるデータ入力サイクルのタイミング図である。本開示の様々な実施形態によるバッファ構成のブロック図である。本開示の様々な実施形態によるアドレスサイクルおよびデータ入力サイクルのタイミング図である。本発明の様々な実施形態によるコマンド／アドレスサイクルおよびデータ入力サイクルのタイミング図である。本発明の様々な実施形態によるコマンドサイクル、アドレスサイクル、およびデータ入力サイクルを含むタイミングである。本発明の様々な実施形態によるコマンドサイクル、アドレスサイクル、およびデータ入力サイクルを含むタイミングである。本発明の様々な実施形態によるコマンドサイクル、アドレスサイクル、およびデータ入力サイクルを含むタイミングである。本発明の様々な実施形態によるコマンドサイクル、アドレスサイクル、およびデータ入力サイクルを含むタイミングである。本発明の様々な実施形態によるコマンドサイクル、アドレスサイクル、およびデータ入力サイクルを含むタイミングである。本開示の様々な態様による入力信号をバッファする方法を示す概略フローチャートである。本開示の様々な態様による入力信号をバッファする方法を示す概略フローチャートである。

以下に、添付の図面を参照して本開示の実施形態における技術的解決手段について説明する。図面全体にわたって、同じまたは同様の部品を参照する場合には、可能な限り同じ参照番号を使用する。説明する実施形態が、本開示の実施形態のうちの一部にすぎず、すべてではないことは明らかである。様々な実施形態における特徴は交換されてもよく、ならびに／または組み合わされてもよい。本開示の実施形態に基づいて当業者によって創意工夫なしに取得される他の実施形態は、本開示の範囲内とする。

図１は、本開示の実施形態による例示的な３Ｄメモリデバイスの断面図を概略的に示す。３Ｄメモリデバイス１００は、個々に動作する離散メモリデバイスであってもよい。３Ｄメモリデバイス１００は、複数のメモリデバイス１００を有するメモリシステムの一部であってもよい。いくつかの実施形態では、３Ｄメモリデバイス１００は、ホストデバイス（図示せず）に結合されるかまたは埋め込まれてもよい。ホストデバイスは、数あるホストデバイスの中で特に、携帯電話、スマートフォン、スマートウォッチ、タブレットコンピュータ、ラップトップコンピュータ、パーソナルコンピュータ、データサーバ、およびワークステーションなどのコンピューティングデバイスを含んでもよい。

場合によっては、３Ｄメモリデバイス１００は、メモリアレイデバイス１１０と周辺デバイス１２０とを含んでもよい。メモリアレイデバイス１１０は、１つまたは複数の３Ｄアレイを形成するメモリセルを含んでもよい。周辺デバイス１２０は、３Ｄメモリデバイス１００の動作を制御するための制御回路を含む回路を含んでもよい。いくつかの実施形態では、メモリアレイデバイス１１０および周辺デバイス１２０は、別々に製造され、次いで結合されて、図１に示すようなスタック状構造を形成してもよい。代替的に、メモリアレイデバイス１１０および周辺デバイス１２０は１つのデバイスとして一体化されてもよい。たとえば、まず周辺デバイス１２０が製造されてもよく、次いで周辺デバイス１２０の上方に、周辺デバイス１２０を基板として使用して、メモリアレイデバイス１１０が作製されてもよい。いくつかの他の実施形態では、メモリアレイデバイス１１０および周辺デバイス１２０は、別々に製造され、次いでプリント基板（ＰＣＢ）上に並べて取り付けられてもよい。

図２は、本開示の実施形態による３Ｄメモリデバイス２００のブロック図を示す。３Ｄメモリデバイス２００は、メモリアレイ２１０と、３Ｄメモリデバイス２００のコントローラとして機能する制御回路２１２とを含んでもよい。メモリアレイ２１０は、メモリセルの３Ｄアレイ（図示せず）を含んでもよい。メモリセルは、Ｎｏｔ－ＡＮＤ（ＮＡＮＤ）メモリセル、Ｎｏｔ－ＯＲ（ＮＯＲ）メモリセル、および／または他のタイプのメモリセルを含んでもよい。場合によっては、メモリアレイ２１０は、ＮＡＮＤメモリセル、ＮＯＲメモリセル、および／または他の種類のメモリセルを含むメモリセルの２次元（２Ｄ）アレイ（図示せず）を含んでもよい。３Ｄメモリデバイス２００は、入出力（Ｉ／Ｏ）インターフェース２１４と、低速バッファ２１６と、高速バッファ２１８と、行デコーダ２２０と、列デコーダ２２２とをさらに含んでもよい。いくつかの実施形態では、本明細書で使用する「低速」という用語は、１００メガヘルツ（ＭＨｚ）よりも低い速度を示してもよく、本明細書で使用する「高速」という用語は、１ギガヘルツ（ＧＨｚ）以上の速度を示してもよい。場合によっては、いくつかの他の場合には、「高速」および「低速」は互いに相対的に定義されてもよく、「高速」は「低速」よりも少なくとも１桁速いことを示してもよい。すなわち、高速バッファは、低速バッファよりも少なくとも１桁高速であってもよい。制御回路２１２は、３Ｄメモリデバイス２００の様々な機能を実施してもよい。たとえば、制御回路２１２は、読み取り動作、書き込み動作、および消去動作を実施してもよい。Ｉ／Ｏインターフェース２１４は、Ｉ／Ｏ構成要素またはＩ／Ｏ接続と呼ばれることもあり、３Ｄメモリデバイス２００へのコマンド信号、アドレス信号、およびデータ信号の入力を受信し、データおよびステータス情報を３Ｄメモリデバイス２００から別のデバイス（たとえば、ホストデバイス）に送信するためのＩ／Ｏ回路を含んでもよい。低速バッファ２１６はまた、低速ページバッファとも呼ばれ、コマンド／アドレス信号をバッファするか、または一時的に記憶し、一方、高速バッファ２１８はまた、高速ページバッファと呼ばれ、データ信号をバッファするか、または一時的に記憶する。行デコーダ２２０および列デコーダ２２２はそれぞれ、メモリアレイ２１０にアクセスするための行アドレス信号および列アドレス信号を復号してもよい。行デコーダ２２０および列デコーダ２２２はまた、電圧生成器回路（図示せず）からそれぞれに異なる電圧を受信し、受信された電圧を、メモリアレイ２１０のワード線またはビット線などの選択されたオブジェクトに転送してもよい。

Ｉ／Ｏインターフェース２１４は、入力からコマンド信号、アドレス信号、およびデータ信号を検出してもよい。いくつかの実施形態では、Ｉ／Ｏインターフェース２１４は、コマンドおよび／またはアドレス信号を低速バッファ２１６に送信し、データ信号を高速バッファ２１８に送信してもよい。場合によっては、Ｉ／Ｏインターフェース２１４は、コマンドおよび／またはアドレス信号を低速バッファ２１６にのみ送信し、データ信号を高速バッファ２１８にのみ送信してもよい。場合によっては、制御回路２１２は、Ｉ／Ｏインターフェース２１４に命令を送ることによってコマンド信号、アドレス信号、およびデータ信号をバッファ２１６および２１８に送信してもよい。低速バッファ２１６は、１つまたは複数の低速バッファを含み、コマンド信号、アドレス信号、および／または高速処理を必要としないその他の信号を受信しバッファするように構成されてもよい。低速バッファ２１６が複数の低速バッファを含むとき、低速バッファのうちの１つを使用してコマンド信号を受信し、別の低速バッファを使用してアドレス信号を記憶してもよい。高速バッファ２１８は、１つまたは複数の高速バッファを含み、データ信号および／または高速処理を必要とする他の信号を受信しバッファするように構成されてもよい。

いくつかのメモリデバイスにおいて、コマンド信号、アドレス信号、およびデータ信号のすべてがＩ／Ｏインターフェースから高速バッファに送られ、高速動作を容易にする。その後、高速バッファは、コマンド／アドレス信号をコマンド／アドレスラッチに渡し、データ信号をデシリアライザに渡す。コマンド／アドレス信号はラッチされ、書き込みイネーブル（ＷＥ＿ｎ）サイクルを有するコマンド／アドレスシーケンスを受け入れる。データ信号は、非直列化され、高速クロックサイクルにおいてキャッシュデータを書き込むための並列データをデータストローブ（ＤＱＳ）信号（たとえば、ＤＱＳ＿ｔまたはＤＱＳ＿ｃ信号）と同期させる。しかし、高速バッファは、高い静的電力を消費し、高速基準バイアスウエイクアッププロセスを必要とする。データ信号は、高速動作用の高速バッファを必要とする。たとえば、バッファに送られるデータ信号の速度は、場合によっては少なくとも１ＧＨｚに達することがある。しかし、コマンド／アドレス信号では、ＷＥ＿ｎサイクルにおける動作をサポートするために１００ＭＨｚ未満の速度で十分である場合がある。したがって、コマンド／アドレス信号は、場合によっては高速動作を必要としないことがある。低速バッファは、そのような場合にコマンド／アドレス信号に十分な効率を実現することがある。

図２に示すように、低速バッファ２１６は、コマンドおよび／またはアドレス信号を受信しバッファするように構成され、一方、高速バッファ２１８は、データ信号を受信しバッファするように構成される。いくつかの実施形態では、コマンド／アドレス信号は、低速バッファ２１６にのみ渡されてもよく、データ信号は、高速バッファ２１８にのみ渡されてもよい。コマンド／アドレス信号は低速バッファ２１６によって処理されるので、すべての入力信号用に高速バッファが構成されるシナリオと比較してアイドルモードにおける静的電力が低減することがある。また、コマンド／アドレス信号は低速バッファ２１６によって処理されるので、有効電力も低減する場合がある。さらに、静的電力消費量が制御される間、高速バッファ２１８の動作周波数が増大して３Ｄメモリデバイス２００の高速性能が向上することがある。

図３は、本開示の実施形態によるメモリデバイス用の入力信号を処理するように構成された高速経路および低速経路のブロック図３００を示す。高速経路は、データ信号を伝搬させて処理するように構成されてもよく、低速経路は、コマンド／アドレス信号を伝搬させ処理するように構成されてもよい。高速経路は、電流モード論理（ＣＭＬ）バッファ３１０、増幅器３１２、およびデシリアライザ３１４などのデバイスを含んでもよい。ＣＭＬバッファは、差分回路に基づく。たとえば、ＣＭＬバッファ３１０は、差分入力信号ＶｉｎｐおよびＶｉｎｎを受信し、差分出力信号ＶｏｐおよびＶｏｎを生成してもよい。ＣＭＬバッファは、低信号電圧で動作することができ、低供給電圧で高速（たとえば、１ＧＨｚ）に動作することができるが、高い静的電流を引き込んでコモンモードに留まる。高速経路は、複数のＣＭＬバッファ（図示せず）を含んでもよい。増幅器３１２は、たとえば、差分演算増幅器であってもよい。差分演算増幅器は、２つの入力電圧などの２つの入力信号間の差を増幅する。高速経路は、複数の増幅器、たとえば、複数の増幅器３１２を含んでもよい。デシリアライザ３１４は、直列データを並列データに変換する非直列化回路を含んでもよい。並列データは、書き込みキャッシュに送られ、メモリアレイに書き込まれる前に書き込みキャッシュに一時的に記憶されてもよい。

低速経路は、増幅器３１６とコマンド／アドレスラッチ３１８を含んでもよい。増幅器３１２と同様に、増幅器３１６は、たとえば差分演算増幅器であってもよい。低速経路は、複数の増幅器、たとえば、複数の増幅器３１６を含んでもよい。コマンド／アドレスラッチ３１８は、行デコーダおよび列デコーダに送信されるコマンド／アドレス信号をラッチしてもよい。

金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍ１は、ＣＭＬバッファ３１０に接続され、ＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号をＣＭＬバッファ３１０に提供してもよい。ＭＯＳＦＥＴＭ２は、増幅器３１２に接続され、ＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号を増幅器３１２に提供してもよい。ＭＯＳＦＥＴＭ３は、ＣＭＬバッファ３１０に接続され、参照信号をＣＭＬバッファ３１０に提供してもよい。ＭＯＳＦＥＴＭ４は、増幅器３１６に接続され、ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号を増幅器３１６に提供してもよい。本明細書で使用する「接続される」という用語は、電気的に接続されることを示す。

したがって、メモリデバイスにおいて受信された入力信号は、２つの部分に分割されてもよい。一方の部分はデータ信号を含み、他方の部分はコマンド／アドレス信号を含む。データ信号は、高速経路に沿って送信されバッファされてもよく、コマンド／アドレス信号は、低速経路に沿って送信されバッファされてもよい。いくつかの実施形態では、データ信号は、高速経路にのみ沿って送信されバッファされてもよく、コマンド／アドレス信号は、低速経路にのみ沿って送信されバッファされてもよい。コマンド／アドレス信号が高速経路に沿って渡されることはないので、メモリデバイスにおいて高速動作が実行されるときに、メモリデバイスの静的電力消費量が制御されてもよい。

図４は、本開示の様々な実施形態によるメモリデバイスのコマンドサイクルの概略タイミング図を示す。コマンドサイクルは、チップイネーブル（ＣＥ＿ｎ）信号、コマンドラッチイネーブル（ＣＬＥ）信号、アドレスラッチイネーブル（ＡＬＥ）信号、ＷＥ＿ｎ信号、リードイネーブル（ＲＥ＿ｔ）信号、リードイネーブル補（ＲＥ＿ｃ）信号、ＤＱＳ＿ｔ信号、ＤＱＳ＿ｃ信号、およびＤＱ［７：０］信号などのコマンド信号を含んでもよい。ＣＥ＿ｎ信号は、ＮＡＮＤターゲットを選択するために使用されてもよい。ＮＡＮＤターゲットは、ＮＡＮＤパッケージ内で１つのＣＥ＿ｎ信号を共有する論理ユニット（ＬＵＮ）のセットを含んでもよい。ｔＣＳは、ＣＥ＿ｎセットアップ時間であり、ｔＣＨは、ＣＥ＿ｎホールド時間である。ＣＬＥ信号は、バスサイクルのタイプ（たとえば、コマンドバスサイクル、アドレスバスサイクル、またはデータバスサイクル）を示すために使用されてもよい。ＡＬＥ信号は、バスサイクルのタイプ（たとえば、コマンドバスサイクル、アドレスバスサイクル、またはデータバスサイクル）を示すために使用されてもよい。ｔＣＡＬＳは、ＣＬＥおよびＡＬＥセットアップ時間であり、ｔＣＡＬＨは、ＣＬＥおよびＡＬＥホールド時間である。ｔＣＳＤは、ＣＥ＿ｎハイからのＡＬＥ、ＣＬＥ、ＷＥ＿ｎホールド時間である。ＷＥ＿ｎ信号は、コマンド、アドレス、および入力データのラッチングを制御するために使用されてもよい。ｔＷＰは、ＷＥ＿ｎ低パルス幅である。ＲＥ＿ｔ信号は、直列データ出力を有効化するために使用されてもよい。ＲＥ－ｃ信号は、ＲＥ＿ｔ信号の補信号である。ＤＱＳ＿ｔ信号は、データストローブ信号であり、ＤＱＳ＿ｃ信号は、ＤＱＳ＿ｔ信号の補信号である。ＤＱ［７：０］信号はデータＩ／Ｏ信号である。ｔＣＡＳは、コマンド／アドレスＤＱセットアップ時間であり、ｔＣＡＨは、コマンド／アドレスＤＱホールド時間である。

図４を参照すると、ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号を使用して低速バッファをコマンドサイクルに対して有効化している。たとえば、低速バッファは、ｔＣＳの開始時に有効化され、ｔＣＨの終了時に無効化されてもよい。上記で示したように、コマンド信号が低速バッファに渡され、低速でバッファされてもよい。したがって、コマンド信号が高速バッファを使用してバッファされる場合と比較して、メモリデバイスの静的電力消費量が低減する場合がある。

図５は、本開示の様々な実施形態によるメモリデバイスのアドレスサイクルの概略タイミング図５００を示す。アドレスサイクルは、ＣＥ＿ｎ信号、ＣＬＥ信号、ＡＬＥ信号、ＷＥ＿ｎ信号、ＲＥ＿ｔ信号、ＲＥ＿ｃ信号、ＤＱＳ＿ｔ信号、ＤＱＳ＿ｃ信号、ＤＱ［７：０］信号など、図４におけるコマンドサイクルと同様なコマンド信号を有してもよい。ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号は、アドレスサイクルに対して低速バッファを有効化するために使用されてもよい。たとえば、低速バッファは、ｔＣＳの開始時に有効化され、ｔＣＨの終了時に無効化されてもよい。上記で示したように、アドレス信号が低速バッファに渡され、低速でバッファされてもよい。したがって、アドレス信号が高速バッファを使用してバッファされる場合と比較して、メモリデバイスの静的電力消費量が低減する場合がある。

場合によっては、メモリデバイスのアイドルモードは、低速バッファが有効化され、高速バッファが待機モードまたはオフモードにあるときにのみ実施されてもよい。いくつかの実施形態では、コマンドサイクルまたはアドレスサイクルは、低速バッファのみを使用して実行される。すなわち、コマンド／アドレス信号は、低速バッファのみを使用してバッファされる。したがって、高速バッファを使用してコマンド／アドレス信号をバッファする場合と比較してより低い有効電力およびより低い静的電力が実現されることがある。

図６は、本開示の様々な実施形態によるメモリデバイスのデータ入力サイクルの概略タイミング図６００を示す。データ入力サイクルは、ＣＥ＿ｎ信号、ＣＬＥ信号、ＡＬＥ信号、ＷＥ＿ｎ信号、ＲＥ＿ｔ信号、ＲＥ＿ｃ信号、ＤＱＳ＿ｔ信号、ＤＱＳ＿ｃ信号、およびＤＱ［７：０］信号などのコマンド信号を有してもよい。ｔＣＳ１は、終端抵抗（ＯＤＴ）が無効化されたデータバースト用のＣＥ＿ｎセットアップ時間であり、ｔＣＳ２は、ＤＱＳ／ＤＱ［７：０］ＯＤＴが有効化されたＣＥ＿ｎセットアップ時間である。ｔＣＡＬＳは、ＣＬＥおよびＡＬＥセットアップ時間であるが、ｔＣＡＬＳ２は、ＯＤＴが有効化されるときのＣＬＥおよびＡＬＥセットアップ時間である。ｔＣＤは、ＣＥ＿ｎが１マイクロ秒よりも長い間ハイであった後ＤＱＳ（ＤＱＳ＿ｔ）ローになるまでのＣＥ＿ｎセットアップ時間である。ｔＤＢＳは、データバーストの間におけるＡＬＥ、ＣＬＥ、およびＣＥ＿ｎローまでのＤＱＳ（ＤＱＳ＿ｔ）ハイおよびＲＥ＿ｎ（ＲＥ＿ｔ）ハイセットアップである。ｔＣＤＱＳＳは、データ入力開始用のＤＱＳセットアップ時間である。ｔＷＰＲＥはＤＱＳライトプリアンブルであり、ｔＷＰＲＥ２は、ＯＤＴが有効化されるときのＤＱＳライトプリアンブルである。ｔＤＱＳＨはＤＱＳハイレベル幅であり、一方、ｔＤＱＳＬはＤＱＳローレベル幅である。ｔＤＳＣはＤＱＳサイクル時間である。ｔＤＳはデータセットアップ時間である。ｔＤＨはデータホールド時間である。ｔＷＰＳＴはＤＱＳライトポストアンブルである。ｔＷＰＳＴＨは、ＤＱＳライトポストアンブルホールド時間である。ｔＣＤＱＳＨは、データ入力バーストエンド用のＤＱＳホールド時間である。Ｄ_０～Ｄ_Ｎは、アドレス指定されたページに書き込まれるデータバイト／ワードである。１０ｈは、ページプログラムコマンドの第２のサイクルである。

図６を参照すると、ＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号は、データ入力サイクル用の高速バッファを有効化するために使用されてもよい。たとえば、高速バッファは、ＯＤＴが有効化されるときに有効化され、ＯＤＴが無効化されるときに無効化されてもよい。上記で例示したように、データ入力信号は、高速バッファに渡され、高速にバッファされてもよい。アイドルモードにおいて、高速バッファは無効化されてもよい。したがって、アイドルモードにおけるメモリデバイスの静的電力消費量は、高速バッファがアイドルモードにおいて有効化されたままである場合と比較して低減することがある。

図７は、本開示の実施形態によるメモリデバイスのバッファ構成の概略ブロック図７００を示す。バッファ構成は、高速バッファ７１０と、低速バッファ７１２と、入力バッファ制御７１４と、基準バイアス７１６と、高速デシリアライザ７１８と、コマンド／アドレスラッチ７２０とを含んでもよい。入力バッファ制御７１４は、ＣｈｉｐＥｎａｂｌｅ信号を使用してＮＡＮＤターゲットを選択し、ＤＤＲ＿ＤＩＮＣＹＣＬＥ信号を使用してコマンド信号、アドレス信号、およびデータ信号をそれぞれ入力信号から検出してもよい。入力信号がデータ信号であるとき、入力バッファ制御７１４は、ＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号を生成し、ＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号を高速バッファ７１０に送信してもよい。ＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号は高速バッファ７１０を有効化する。入力信号がコマンド信号またはアドレス信号であるとき、入力バッファ制御７１４は、ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号を生成し、ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号を低速バッファ７１２に送信してもよい。ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号は、低速バッファ７１２を有効化する。ＣｈｉｐＥｎａｂｌｅ信号は、高速バッファ７１０が有効化されるときに基準信号を高速バッファ７１０に提供する基準バイアス７１６を有効化してもよい。入力信号は、コマンド信号、アドレス信号、および／またはデータ信号を含み、差分データまたはシングルエンドデータを含んでもよい。コマンド／アドレス信号は低速バッファ７１２に送信される。データ信号は、高速バッファ７１０に送信される。さらに、高速バッファ７１０は、高速デシリアライザ７１８にデータ信号を渡してもよく、低速バッファ７１２は、コマンド／アドレスラッチ７２０にコマンド／アドレス信号を転送してもよい。いくつかの実施形態では、メモリデバイスの有効電力および静的電力を低減させることを目的として、コマンド／アドレス信号が低速バッファ７１２にのみ送信される。場合によっては、メモリデバイスの静的電力を低減させることを目的として、メモリデバイスのアイドルモードは、高速バッファ７１０が無効化されるときにのみ有効化されてもよい。したがって、低速バッファはアイドルモードにおいて有効化されてもよい。

図８は、本開示の様々な実施形態による、メモリデバイスのアドレスサイクルおよびそれに続くデータ入力サイクルの概略タイミング図８００を示す。場合によっては、アドレスサイクルはコマンドサイクルによって置き換えられてもよい。図８に示すように、アドレスサイクルおよびデータ入力サイクルは、ＣＥ＿ｎ信号、ＣＬＥ信号、ＡＬＥ信号、ＷＥ＿ｎ信号、ＲＥ＿ｔ信号、ＲＥ＿ｃ信号、ＤＱＳ＿ｔ信号、ＤＱＳ＿ｃ信号、およびＤＱ［７：０］信号などのコマンド信号を有してもよい。ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号は、アドレスサイクル用の低速バッファを有効化するために使用されてもよい。ＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号は、データ入力サイクル用の高速バッファを有効化するために使用されてもよい。上記で例示したように、アドレス信号は、低速バッファに渡され低速動作によってバッファされてもよく、データ入力信号は、高速バッファに渡され高速動作によってバッファされてもよい。たとえば、低速バッファは、ｔＣＳの開始時に有効化され、ｔＣＨの終了時に無効化されてもよい。一方、高速バッファは、ＯＤＴが有効化されるときに有効化され、ＯＤＴが無効化されるときに無効化されてもよい。メモリデバイスのアイドルモードにおいて、高速バッファが無効化され得る間、低速バッファを有効化して静的電力消費量を低減させてもよい。

図８を参照すると、メモリデバイスのコントローラは、たとえば、まずアドレス信号を検出してもよい。さらに、低速バッファはコントローラによって有効化されてもよい。アドレス信号は、低速バッファに送られてもよく、アドレスサイクルは、低速バッファを使用して実施されてもよい。アドレスサイクルが完了し、低速バッファが無効化された後、コントローラはデータ信号を検出してもよい。その後、高速バッファは、ＯＤＴが有効化されるときにコントローラによって有効化されてもよく、データ信号が高速バッファに送られてもよい。データ入力サイクルは、高速バッファを使用して実施されてもよい。ＯＤＴが無効化されると、高速バッファが無効化され、データ入力サイクルが終了する。したがって、アドレスサイクルおよび／またはコマンドサイクルが実行されるとき、高速バッファが無効化される。高速バッファは、データ入力サイクルが実行されるとき、またはデータ入力サイクルがページプログラム動作において実行されるときにのみ有効化される。したがって、高速バッファを使用してコマンド／アドレスデータを記憶するシナリオと比較して、メモリデバイスの有効電力および静的電力が低減することがある。

図９は、本開示の様々な実施形態によるメモリデバイスの低速コマンド／アドレスサイクルおよび高速データ入力サイクルの概略タイミング図９００を示す。メモリデバイスは、特定の動作を制御するためのコントローラを含む。図９に示すように、動作は、ＣＥ＿ｎ信号、ＣＬＥ信号、ＡＬＥ信号、ＤＱＳ＿ｔ信号、ＤＱ［７：０］信号、ＷＥ＿ｎ信号、ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号、およびＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号などのコマンド信号を含んでもよい。図９では、図を簡略化するために、他のコマンド信号は省略されている。上記で例示したように、ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号は、低速コマンド／アドレスサイクル用の低速バッファを有効化するために使用され、一方、ＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号は、高速データ入力サイクル用の高速バッファを有効化するために使用される。コマンド／アドレス信号は、低速バッファに送信され低速動作によってバッファされてもよく、データ入力信号は、高速バッファに送信され高速動作によってバッファされてもよい、

図９を参照すると、時間ｔ１の前およびｔ１とｔ２の間の期間の間、ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号はハイであってもよく、ＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号は、ローであってもよい。したがって、この期間の間、コントローラによって、低速バッファが有効化されてもよく、高速バッファが無効化されてもよい。コントローラは、ＤＱ［７：０］信号を使用してコマンド／アドレス信号を取得し、ＷＥ＿ｎ信号を使用してコマンド／アドレス信号のラッチングを制御してもよい。コマンド／アドレス信号は、低速コマンド／アドレスサイクルにおいて低速バッファにラッチされてもよい。

時間ｔ２において、コマンド／アドレスサイクルが完了し、ＣＥ＿ｎ／ＣＬＥ／ＡＬＥ／ＤＱＳ＿ｔ信号（すなわち、ＣＥ＿ｎ信号、ＣＬＥ信号、ＡＬＥ信号、およびＤＱＳ＿ｔ信号）がローであるとき、コントローラは、ＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号をハイにすることによって高速モードをアクティブ化し、ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号をローにすることによって低速モードを非アクティブ化してもよい。すなわち、高速バッファが有効化されてもよく、低速バッファが無効化されてもよい。その後、コントローラによって高速バッファにおいて高速データ入力サイクルが実行されてもよい。時間ｔ３において、コントローラは、ＨｉｇｈＳｐｅｅｄＥｎａｂｌｅ信号をローにし、ＬｏｗＳｐｅｅｄＥｎａｂｌｅ信号をハイにしてもよい。次いで、高速バッファが無効化されてもよく、低速バッファが有効化されてもよく、別のコマンド／アドレスサイクルが実行されてもよい。

図１０は、本開示の様々な実施形態による、メモリデバイスについてのアドレスサイクル、コマンドサイクル、およびデータ入力サイクルを含む概略タイミング図１０００を示す。メモリデバイスのＩ／Ｏインターフェースが入力を受信すると、メモリデバイスのコントローラは、Ｉ／Ｏインターフェースに入力のコマンド／アドレス信号を低速バッファに渡させ、データ信号を高速バッファに渡させてもよい。コマンド信号、アドレス信号、およびデータ信号は、Ｉ／Ｏインターフェースから順次に送信されてもよい。コマンドサイクル、アドレスサイクル、およびデータ入力サイクルは順次に実行されてもよい。たとえば、時間ｔ１において、コントローラは、低速バッファを有効化し、アドレスサイクルを実行してもよい。アドレスサイクルは、低速バッファが無効化される時間ｔ２において終了してもよい。次いで、時間ｔ３において、コントローラは、高速バッファを有効化し、データ入力サイクルを実行してもよい。いくつかの実施形態では、ＣＥ＿ｎ／ＣＬＥ／ＡＬＥ／ＤＱＳ＿ｔ信号がローであるときに、高速モードがアクティブ化され、高速バッファが有効化される。時間ｔ４において、コントローラは、高速バッファを無効化し、データ入力サイクルを終了してもよい。時間ｔ５において、コントローラは、低速バッファを再び有効化し、コマンドサイクルを実施してもよく、コマンドサイクルは、時間ｔ６において低速バッファが無効化されるときに終了してもよい。したがって、アドレスおよびコマンドサイクルは、低速バッファを使用して実行されてもよい。さらに、アドレスおよびコマンドサイクルが実行されるとき、高速バッファが無効化され、アクティブモードにおける電力消費量を低減させてもよい。高速バッファは、データ入力サイクルが実行されるときにのみ有効化されてもよい。

図１１は、本開示の様々な実施形態による、メモリデバイスについてのアドレスサイクル、コマンドサイクル、およびデータ入力サイクルを実行するための概略タイミング図１１００を示す。メモリデバイスは、Ｉ／Ｏ接続と、低速バッファと、高速バッファと、メモリデバイスの動作を制御するコントローラとを含んでもよい。Ｉ／Ｏ接続が入力を受信した後、入力のコマンド／アドレス信号が低速バッファに送られてもよく、データ信号が高速バッファに送られてもよい。コマンド信号、アドレス信号、およびデータ信号は、Ｉ／Ｏ接続から順次にまたは並行して送信されてもよい。コマンドサイクル、アドレスサイクル、およびデータ入力サイクルは、コントローラによって順次にまたは並行して実行されてもよい。たとえば、時間ｔ１において、コントローラは、低速バッファを有効化し、第１のアドレスサイクルを実行してもよい。第１のアドレスサイクルは、低速バッファが無効化される時間ｔ２において終了してもよい。次いで、コントローラは、ｔ３において、高速バッファを有効化し、データ入力サイクルを実行してもよい。いくつかの実施形態では、高速バッファは、ＣＥ＿ｎ／ＣＬＥ／ＡＬＥ／ＤＱＳ＿ｔ信号がローであるときに有効化される。データ入力サイクルの周期の間、Ｉ／Ｏ接続は追加のアドレス信号を受信してもよい。時間ｔ４において、コントローラは、低速バッファを有効化し、第２のアドレスサイクルを実行してもよい。第２のアドレスサイクルおよびデータ入力サイクルは並行して実施される。その理由は、２つのサイクルがｔ４からｔ５の同じ期間内であるからである。ｔ４からｔ５の期間の間、アドレス信号およびデータ信号は、Ｉ／Ｏ接続から低速バッファおよび高速バッファに同時に送信されてもよい。すなわち、いくつかの態様では、アドレス信号（またはコマンド信号）およびデータ信号は、Ｉ／Ｏ接続から並行して送信されてもよい。第２のアドレスサイクルは、低速バッファが無効化される時間ｔ５において終了してもよい。時間ｔ６において、コントローラは、高速バッファを無効化し、データ入力サイクルを停止してもよい。時間ｔ７において、コントローラは、低速バッファを再び有効化し、コマンドサイクルを実施してもよく、コマンドサイクルは、低速バッファが時間ｔ８において無効化されるときに終了してもよい。したがって、アドレスおよびコマンドサイクルは、低速バッファを使用してのみ実行されてもよい。さらに、高速バッファは、データ入力サイクルが実行されるときにのみ有効化されてもよい。

図１２は、本開示の様々な実施形態によるメモリデバイスについてのアドレスサイクル、コマンドサイクル、およびデータ入力サイクルを実行するための概略タイミング図１２００を示す。メモリデバイスは、Ｉ／Ｏ接続、低速バッファ、高速バッファ、およびメモリデバイスの動作を制御するコントローラを含んでもよい。Ｉ／Ｏ接続が入力を受信した後、入力のコマンド／アドレス信号が低速バッファに送られてもよく、データ信号が高速バッファに送られてもよい。いくつかの実施形態では、Ｉ／Ｏ接続は、Ｉ／Ｏインターフェースを表し、コマンド信号、アドレス信号、およびデータ信号を同時に受信し、コマンド信号、アドレス信号、およびデータ信号をそれぞれに異なる宛先（たとえば、それぞれに異なるバッファ）に同時に転送してもよい。時間ｔ１において、コントローラは、低速バッファを有効化し、第１のアドレスサイクルを実施してもよい。第１のアドレスサイクルは、低速バッファが無効化される時間ｔ２に終了してもよい。さらに、時間ｔ３において、コントローラは、高速バッファを有効化し、データ入力サイクルを実行してもよい。いくつかの実施形態では、高速バッファは、ＣＥ＿ｎ／ＣＬＥ／ＡＬＥ／ＤＱＳ＿ｔ信号がローであるときに有効化される。データ入力サイクルの周期の間、Ｉ／Ｏ接続は、アドレスおよび／またはコマンド信号を受信してもよい。たとえば、時間ｔ４において、コントローラは、低速バッファを有効化し、低速バッファを使用して第２のアドレスサイクルを実行してもよい。第２のアドレスサイクルは、低速バッファが無効化される時間ｔ５において終了してもよい。時間ｔ６において、コントローラは、低速バッファを再び有効化し、低速バッファを使用してコマンドサイクルを実行してもよい。時間ｔ７において、低速バッファが無効化されてもよく、コマンドサイクルが終了してもよい。時間ｔ８において、コントローラは、高速バッファを無効化し、データ入力サイクルを停止してもよい。したがって、アドレスおよびコマンドサイクルは、低速バッファを使用してのみ実行されてもよい。高速バッファは、データ入力サイクルが実行されるときにのみ有効化されてもよい。

図１３は、本開示の様々な実施形態によるメモリデバイスについてのアドレスサイクル、コマンドサイクル、およびデータ入力サイクルを実行するための概略タイミング図１３００を示す。メモリデバイスは、Ｉ／Ｏ接続と、１つまたは複数の低速バッファと、高速バッファと、メモリデバイスの動作を制御するコントローラとを含んでもよい。Ｉ／Ｏ接続は、入力を受信したことに応答して、入力のコマンド／アドレス信号を１つまたは複数の低速バッファに、入力のデータ信号を高速バッファに、それぞれ転送してもよい。いくつかの実施形態では、Ｉ／Ｏ接続は、コマンド信号、アドレス信号、およびデータ信号を同時に受信してもよく、コマンド、アドレス、およびデータ信号をそれぞれに異なる宛先（たとえば、それぞれに異なるバッファ）に同時に送信してもよい。時間ｔ１において、コントローラは、１つまたは複数の低速バッファを有効化し、アドレスサイクルおよびコマンドサイクルを実行してもよい。アドレスおよびコマンドサイクルは、コントローラによって同時にまたは並行して実行されてもよい。ｔ１からｔ２までの期間の間、アドレス信号およびコマンド信号は、Ｉ／Ｏ接続から１つまたは複数の低速バッファに同時にまたは並行して送信されてもよい。たとえば、アドレス信号およびコマンド信号は、ｔ１からｔ２までの期間内にＩ／Ｏ接続から第１の低速バッファおよび第２の低速バッファに並行して送信されてもよい。アドレスおよびコマンドサイクルは、１つまたは複数の低速バッファが無効化される時間ｔ２において終了してもよい。時間ｔ３において、コントローラは、高速バッファを有効化し、データ入力サイクルを実行してもよい。時間ｔ４において、コントローラは、高速バッファを無効化し、データ入力サイクルを終了してもよい。したがって、アドレスおよびコマンドサイクルは、低速バッファを使用して実行されてもよい。また、高速バッファは、データ入力サイクルが実行されるときにのみ有効化されてもよい。

図１４は、本開示の様々な実施形態によるメモリデバイスについてのアドレスサイクル、コマンドサイクル、およびデータ入力サイクルを実行するための概略タイミング図１４００を示す。メモリデバイスは、Ｉ／Ｏ接続と、１つまたは複数の低速バッファと、高速バッファと、メモリデバイスの動作を制御するコントローラとを含んでもよい。Ｉ／Ｏ接続は、入力を受信したことに応答して、入力のコマンド／アドレス信号を１つまたは複数の低速バッファに、入力のデータ信号を高速バッファに、それぞれ転送してもよい。いくつかの実施形態では、Ｉ／Ｏ接続は、コマンド信号、アドレス信号、およびデータ信号を同時に受信しコマンド、アドレス、およびデータ信号をそれぞれに異なる宛先に同時に送信してもよい。時間ｔ１において、コントローラは、１つまたは複数の低速バッファを有効化し、第１のアドレスサイクルおよびコマンドサイクルを実行してもよい。第１のアドレスサイクルおよびコマンドサイクルは、コントローラによって同時に実施されてもよい。第１のアドレスサイクルおよびコマンドサイクルは、１つまたは複数の低速バッファが無効化される時間ｔ２において終了してもよい。時間ｔ３において、コントローラは、高速バッファを有効化し、データ入力サイクルを実行してもよい。データ入力サイクルの周期の間、Ｉ／Ｏ接続は追加のアドレス信号を受信してもよい。時間ｔ４において、コントローラは、１つまたは複数の低速バッファのうちの１つを有効化し、第２のアドレスサイクルを実行してもよい。同様に、追加のコマンド信号がＩ／Ｏ接続によって受信された場合、ｔ３とｔ６の間にコントローラによって追加のコマンドサイクルが実行されてもよい。第２のアドレスサイクルは、１つまたは複数の低速バッファのうちの１つが無効化される時間ｔ５において終了してもよい。時間ｔ６において、コントローラは、高速バッファを無効化し、データ入力サイクルを終了してもよい。したがって、アドレスおよびコマンドサイクルは、低速バッファを使用して実行されてもよい。さらに、高速バッファは、データ入力サイクルが実行されるときにのみ有効化されてもよい。

図１５は、本開示の実施形態によるメモリデバイスに入力信号をバッファする方法について説明するための概略フローチャート１５００を示す。メモリデバイスは、コントローラと、Ｉ／Ｏインターフェースと、低速バッファと、高速バッファとを含んでもよい。コントローラは、メモリデバイスの動作を制御する。

１５１０において、Ｉ／Ｏインターフェースは入力を受信する。入力は、コマンド信号、アドレス信号、およびデータ信号を含んでもよい。Ｉ／Ｏインターフェースは、信号を順次にまたは並行して受信してもよい。１５２０において、Ｉ／Ｏインターフェースは、コマンド信号、アドレス信号、およびデータ信号を入力から検出する。

１５３０において、Ｉ／Ｏインターフェースは、コマンド／アドレス信号を低速バッファに送信する。代替的に、コントローラは、Ｉ／Ｏインターフェースにコマンド／アドレス信号を低速バッファに送信するよう促してもよい。いくつかの実施形態では、Ｉ／Ｏインターフェースは、コマンド信号を低速バッファに送ってもよく、コントローラは、ある期間において１つまたは複数のコマンドサイクルを実行してもよい。Ｉ／Ｏインターフェースは、アドレス信号を低速バッファに送ってもよく、コントローラは、別の期間において１つまたは複数のアドレスサイクルを実行してもよい。コマンドまたはアドレスサイクルが実行されるとき、低速バッファが有効化され、コマンドまたはアドレス信号をバッファするために使用される。場合によっては、コマンドまたはアドレスサイクルが実行されるとき、低速バッファのみを使用してコマンドまたはアドレス信号がバッファされる。

１５４０において、Ｉ／Ｏインターフェースは、データ信号を高速バッファに送信する。代替的に、コントローラは、Ｉ／Ｏインターフェースにデータ信号を高速バッファに送信するよう促してもよい。いくつかの実施形態では、Ｉ／Ｏインターフェースは、データ信号を高速バッファに送ってもよく、コントローラは、ある期間において１つまたは複数のデータ入力サイクルを実行してもよい。データ入力サイクルが実行されるとき、高速バッファが有効化され、データ信号をバッファするために使用される。いくつかの実施形態では、データ入力サイクルが実行されるときにのみ、高速バッファが有効化されてもよい。

図１６は、本開示の実施形態によるメモリデバイスにおいて入力信号をバッファする方法について説明するための概略フローチャート１６００を示す。メモリデバイスは、コントローラと、Ｉ／Ｏインターフェースと、低速バッファと、高速バッファとを含んでもよい。コントローラは、メモリデバイスの動作を制御する。

１６１０において、Ｉ／Ｏインターフェースは入力を受信する。入力は、コマンド信号、アドレス信号、およびデータ信号を含んでもよい。Ｉ／Ｏインターフェースは、コマンド信号およびアドレス信号を低速バッファに渡し、データ信号を高速バッファに渡す。

１６２０において、コントローラは、低速バッファを有効化し、コマンドサイクルおよびアドレスサイクルを実行してコマンド／アドレス信号をバッファする。低速バッファが有効化された後、たとえば、コントローラは、コマンドサイクルを実行し、その後、アドレスサイクルを実行する。すなわち、コマンドおよびアドレスサイクルは順次に実行されてもよい。代替的に、コマンドおよびアドレスサイクルは、並行して実行されてもよく、すなわち、コマンドサイクルとアドレスサイクルは同じ期間に実施されてもよい。いくつかの実施形態では、コマンドおよび／またはアドレスサイクルは、低速バッファが有効化されるときにのみ開始されてもよい。場合によっては、コマンドサイクルおよび／またはアドレスサイクルは、低速バッファを介して実行されるだけでよい。

１６３０において、コントローラは、高速バッファを有効化し、データ入力サイクルを実行してデータ信号をバッファする。いくつかの実施形態では、コントローラは、ＣＥ＿ｎ／ＣＬＥ／ＡＬＥ／ＤＱＳ＿ｔ信号がローであるときに高速モードをアクティブ化し、高速バッファを有効化する。高速バッファが有効化された後、コントローラは１つまたは複数のデータ入力サイクルを実行してもよい。コマンドまたはアドレスサイクルおよびデータ入力サイクルは順次に実行されてもよい。たとえば、第１の期間には、コマンドサイクルまたはアドレスサイクルが実行されてもよい。第１の期間の終了後の第２の期間には、データ入力サイクルが実行されてもよい。代替的に、コマンドまたはアドレスサイクルおよびデータ入力サイクルは、並行して実行されてもよい。たとえば、第１の期間には、コマンドサイクルまたはアドレスサイクルが実行されてもよい。第１の期間と重複する第２の期間には、データ入力サイクルが実行されてもよい。いくつかの実施形態では、高速バッファは、データ入力サイクルが実行されるときにのみ有効化されてもよい。

したがって、低速バッファおよび高速バッファは、入力信号をバッファするために使用されてもよい。コマンド／アドレス信号は、低速バッファに送信されてもよい。データ信号は、高速バッファに送信されてもよい。高速バッファがコマンド、アドレス、およびデータ信号をバッファするために使用される場合と比較して、有効電力および静的電力が低減することがある。

本開示の原則および実装形態について本明細書の特定の実施形態を使用することによって説明したが、実施形態についての上記の説明は、本開示の理解を助けることを目的としたものにすぎない。さらに、前述の異なる実施形態の特徴を組み合わせて追加の実施形態を形成してもよい。当業者は、本開示の趣旨に従って特定の実装形態および適用範囲に修正を施してもよい。したがって、本明細書の内容は、本開示の制限と解釈すべきではない。

１００３Ｄメモリデバイス
１１０メモリアレイデバイス
１２０周辺デバイス
２００３Ｄメモリデバイス
２１０メモリアレイ
２１２制御回路
２１４入出力（Ｉ／Ｏ）インターフェース
２１６低速バッファ
２１８高速バッファ
２２０行デコーダ
２２２列デコーダ
３００ブロック図
３１０電流モード論理（ＣＭＬ）バッファ
３１２増幅器
３１４デシリアライザ
３１６増幅器
５００概略タイミング図
６００概略タイミング図
７００概略ブロック図
７１０高速バッファ
７１２低速バッファ
７１４入力バッファ制御
７１６基準バイアス
７１８高速デシリアライザ
７２０コマンド／アドレスラッチ
８００概略タイミング図
９００概略タイミング図
１０００概略タイミング図
１１００概略タイミング図
１２００概略タイミング図
１３００概略タイミング図
１４００概略タイミング図
１５００概略フローチャート
１６００概略フローチャート

Claims

メモリデバイスを動作させるための方法であって、
入力を入出力（Ｉ／Ｏ）構成要素を介して受信するステップであって、前記入力が、コマンド信号、アドレス信号、およびデータ信号を含む、ステップと、
前記コマンド信号および前記アドレス信号を低速バッファに送信するステップと、
前記データ信号を高速バッファに送信するステップと、
前記低速バッファを有効化し、アドレスサイクルを実行し、前記低速バッファを使用して前記アドレス信号をバッファするステップと、
前記アドレスサイクルが終了したときに前記低速バッファを無効化し、続いて、前記低速バッファを再度有効化し、コマンドサイクルを実行し、前記低速バッファを使用して前記コマンド信号をバッファするステップと、
前記高速バッファを有効化するステップ、および、データ入力サイクルを実行し、前記高速バッファを使用して前記データ信号をバッファするステップとを含み、
前記コマンドサイクルまたは前記アドレスサイクルと、前記データ入力サイクルとは、並行して実行される、方法。
前記コマンド信号または前記アドレス信号を前記低速バッファにのみ送信するステップをさらに含む、請求項１に記載の方法。
前記低速バッファのみを使用して前記コマンドサイクルを実行するか、または前記低速バッファのみを使用して前記アドレスサイクルを実行するステップをさらに含む、請求項１に記載の方法。
前記高速バッファは、前記データ入力サイクルが実行されるときにのみ有効化される、請求項１に記載の方法。
前記高速バッファが無効化されるときにのみアイドルモードを開始するステップをさらに含む、請求項１に記載の方法。
前記コマンド信号、前記アドレス信号、および／または前記データ信号を前記入力から検出するステップをさらに含む、請求項１に記載の方法。
前記高速バッファは、前記低速バッファよりも所定の係数だけ高速である、請求項１に記載の方法。
メモリデバイスであって、
入力を受信するための入出力（Ｉ／Ｏ）構成要素であって、前記入力が、コマンド信号、アドレス信号、およびデータ信号を含む、入出力（Ｉ／Ｏ）構成要素と、
前記コマンド信号または前記アドレス信号をバッファするための低速バッファと、
前記データ信号をバッファするための高速バッファと、
前記メモリデバイスを制御するためのコントローラとを備え、
前記Ｉ／Ｏ構成要素が、前記コマンド信号および前記アドレス信号を前記低速バッファに送信し、前記データ信号を前記高速バッファに送信するように適応可能であり、
前記コントローラは、前記Ｉ／Ｏ構成要素に結合され、
前記低速バッファを有効化し、アドレスサイクルを実行し、前記低速バッファを使用して前記アドレス信号をバッファし、
前記アドレスサイクルが終了したときに前記低速バッファを無効化し、続いて、前記低速バッファを再度有効化し、コマンドサイクルを実行し、前記低速バッファを使用して前記コマンド信号をバッファするように、かつ
前記高速バッファを有効化し、
データ入力サイクルを実行し、前記高速バッファを使用して前記データ信号をバッファするように構成され、
前記コマンドサイクルまたは前記アドレスサイクルと、前記データ入力サイクルとは、並行して実行される、メモリデバイス。
前記コントローラは、
前記コマンド信号または前記アドレス信号を前記低速バッファにのみ送信し、
前記データ信号を前記高速バッファにのみ送信するようにさらに構成される、請求項８に記載のメモリデバイス。
前記コントローラは、
前記低速バッファのみを使用して前記コマンドサイクルを実行するか、または前記低速バッファのみを使用して前記アドレスサイクルを実行するようにさらに構成される、請求項８に記載のメモリデバイス。
前記高速バッファは、前記データ入力サイクルが実行されるときにのみ有効化される、請求項８に記載のメモリデバイス。
前記コントローラは、
前記メモリデバイスを制御して、前記高速バッファが無効化されるときにのみアイドルモードを開始するようにさらに構成される、請求項８に記載のメモリデバイス。
前記コマンド信号、前記アドレス信号、および／または前記データ信号を前記入力から検出するための入力バッファ制御をさらに備える、請求項８に記載のメモリデバイス。
３次元（３Ｄ）ＮＡＮＤメモリデバイスをさらに備える、請求項８に記載のメモリデバイス。
前記高速バッファは、前記低速バッファよりも所定の係数だけ高速である、請求項８に記載のメモリデバイス。
メモリデバイスを動作させるための方法であって、
コマンド信号、アドレス信号、およびデータ信号を含む入力を受信するステップと、
低速バッファを有効化し、アドレスサイクルを実行し、前記低速バッファを使用して前記アドレス信号をバッファするステップと、
前記アドレスサイクルが終了したときに前記低速バッファを無効化し、続いて、前記低速バッファを再度有効化し、コマンドサイクルを実行し、前記低速バッファを使用して前記コマンド信号をバッファするステップと、
高速バッファを有効化し、データ入力サイクルを実行して、前記高速バッファを使用して高速信号をバッファするステップとを含み、
前記コマンドサイクルまたは前記アドレスサイクルと、前記データ入力サイクルとは、並行して実行される、方法。