JP7624822B2 - 裏面照射型ｃｍｏｓセンサの製造方法、電子衝撃型ｃｍｏｓセンサの製造方法、裏面照射型ｃｍｏｓセンサ用画素、および電子衝撃型ｃｍｏｓセンサ - Google Patents

Description

本発明は、裏面照射型ＣＭＯＳセンサの製造方法、電子衝撃型ＣＭＯＳセンサ（Ｅｌｅｃｔｒｏｎ Ｂｏｎｂａｒｄｅｄ ＣＭＯＳ Ｓｅｎｓｏｒ）の製造方法、裏面照射型ＣＭＯＳセンサ用画素、および電子衝撃型ＣＭＯＳセンサに関する。

裏面照射型ＣＭＯＳセンサ、裏面照射型ＣＭＯＳセンサの製造方法に関しては以下の特許文献が開示されている。
例えば、特許文献１（特開２００３－０３１７８５号公報）には、配線層を通してフォトダイオードに入射光を取り込む画素構造では、マイクロレンズによって集光される光の一部が配線によって跳ねられてしまうとの課題に対する解決手段として、以下のＸ－Ｙアドレス型固体撮像素子およびその製造方法が開示されている。
特許文献１に記載の固体撮像素子は、光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子を含む単位画素が行列状に配置されてなるＸ－Ｙアドレス型固体撮像素子であって、光電変換素子が形成される素子層に対してその一方の面側に、能動素子に対して配線をなす配線層を有し、入射光を素子層の他方の面側から光電変換素子に取り込む。

また、特許文献２（特開２０１９－１７６０８９号公報）には、トランジスタの配置に関する自由度を高めた固体撮像装置が開示されている。
特許文献２に記載の固体撮像装置では、光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている光電変換部の間に形成されたトレンチと、トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とを備え、光電変換部を囲む辺の一部に、Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む。光電変換部を囲む４辺のうちの少なくとも１辺に、ＰＮ接合領域が形成され、残りの辺には、Ｐ型領域は形成されていない。

また、特許文献３（特開２０１５－８８５６８号公報）には、暗電流の発生を抑制することができる固体撮像装置および固体撮像装置の製造方法が開示されている。
特許文献３に記載の固体撮像装置では、光電変換素子と、トレンチと、第１導電型の半導体領域とを備える。光電変換素子は、第１導電型の半導体層と、半導体層に行列状に２次元配列される第２導電型の半導体領域とによって複数形成され、入射光を電荷に光電変換して蓄積する。トレンチは、隣接する光電変換素子間に形成され、第１導電型の半導体層の表面から深さ方向に向けて形成される。第１導電型の半導体領域は、トレンチの外周面を囲むように設けられ、活性化された第１導電型の不純物を含む。

また、特許文献４（特開２０１５－１６４１９４号公報）には、非常に短い滞留時間で半導体ウェハをアニールするためのレーザアニールシステムと方法が開示されている。
特許文献４に記載のレーザアニールシステムでは、アニールレーザビームは、滞留時間を約１μｓから約１００μｓまでの範囲に収められる速度で走査する。これらの非常に短い滞留時間は、薄いデバイスウェハから形成されるプロダクトウエハのアニールに際して、デバイスウェハのデバイス側がアニール処理中に熱せられることによる傷を付き難くする。

電子衝撃型（Ｅｌｅｃｔｒｏｎ Ｂｏｍｂａｒｄｅｄ）ＣＭＯＳセンサに関しては以下のような発明が開示されている。
特許文献５（特表２０１２－５１１７１１号公報）には、単一光子感度センサのための処理方法およびこれを用いた装置について開示されている。
特許文献５に記載の光子検出装置は、真空チャンバと、真空チャンバ内に配置された、光子を一次電子に変換するように設計された光電陰極と、加速された一次電子のエネルギーの少なくとも一部を複数の検出セルによって収集される二次電荷に変換する変換器と、検出セルによって収集された電荷を、単位時間あたりおよび単一電子程度のセルの単位面積あたりで衝突密度を得ることを可能にする集積時間と共に、読み出すように構成された取得回路と、少なくともそのうちの１つが閾値よりも大きな収集電荷量を持ついわゆるメインセルである近接する検出セルのクラスターを特定する手段と、クラスターの少なくとも１つの特性を決定する手段と、一次電子の変換に起因する参照クラスターの少なくとも１つの特性を記憶する手段と、クラスターが一次電子の変換に起因するかどうかを証明するために、クラスターの決定された特性を参照クラスターの記憶された特性と比較する手段と、を含むセンサを備えている。

特許文献６（特表２００９－５０３８５７号公報）には、電子衝撃型ＣＭＯＳセンサのパッケージとして使用できる高真空容器の製造方法が開示されている。
特許文献６に記載の半導体ダイがパッケージの内面に接着される高真空容器の製造方法は、ダイの第１表面に複数のボンディングパッドを生成する工程と、ダイの第１表面と異なる材料からなるパッケージの内面に複数の整合ボンディングパッドを生成する工程と、ボンディングパッドの組合せの間に約１５０℃より低い融点を有するダイボンド材を配置する工程と、表面とボンディングパッドとを相互に合わせる工程と、光電陰極をダイの第２表面と対向する関係に配置する工程と、光電陰極とダイの第２表面との間にスペーサを配置する工程と、光電陰極、スペーサおよびダイを、ろう付けサイクルついで超高真空処理サイクルを通じて、ともに接触関係にして配列することにより、密閉された真空容器とする期間中、支持する工程とからなる。

非特許文献１（“Ｅｎｅｒｇｙ－ ａｎｄ ｓｐａｔｉａｌ－ｒｅｓｏｌｖｅｄ ｄｅｔｅｃｔｉｏｎ ｕｓｉｎｇ ａ ｂａｃｋｓｉｄｅ－ｉｌｌｕｍｉｎａｔｅｄ ＣＭＯＳ ｓｅｎｓｏｒ ｉｎ ｔｈｅ ｓｏｆｔ Ｘ－ｒａｙ ｒｅｇｉｏｎ” Ｔｅｔｓｕｏ Ｈａｒａｄａ ｅｔ．ａｌ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ １２（８）， ０８２０１２－０８２０１２， ２０１９－０７－３０ ＩＯＰ Ｐｕｂｌｉｓｈｉｎｇ）には、電子衝撃型ＣＭＯＳセンサを用いた軟Ｘ線領域でのエネルギーおよび空間分解検出について記載されている。
非特許文献１に記載の電子衝撃型ＣＭＯＳセンサでは、通常の裏面照射型ＣＭＯＳセンサを用いて、高い量子効率、低い読み出しノイズ、高フレームレートの軟Ｘ線センサを実現している。

特開２００３－０３１７８５号公報 特開２０１９－１７６０８９号公報 特開２０１５－８８５６８号公報 特開２０１５－１６４１９４号公報 特表２０１２－５１１７１１号公報 特表２００９－５０３８５７号公報

"Ｅｎｅｒｇｙ－ ａｎｄ ｓｐａｔｉａｌ－ｒｅｓｏｌｖｅｄ ｄｅｔｅｃｔｉｏｎ ｕｓｉｎｇ ａ ｂａｃｋｓｉｄｅ－ｉｌｌｕｍｉｎａｔｅｄ ＣＭＯＳ ｓｅｎｓｏｒ ｉｎ ｔｈｅ ｓｏｆｔ Ｘ－ｒａｙ ｒｅｇｉｏｎ" Ｔｅｔｓｕｏ Ｈａｒａｄａ ｅｔ．ａｌ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ １２（８）， ０８２０１２－０８２０１２， ２０１９－０７－３０ ＩＯＰ Ｐｕｂｌｉｓｈｉｎｇ．

光が裏面から照射される裏面照射型ＣＭＯＳセンサでは、シリコン基板の裏面付近に存在する欠陥等により発生する電子正孔対の電子が暗電流となるため、シリコン基板裏面の界面付近が正孔リッチになるよう、裏面に酸化ハフニウムなどの負の電荷をもつ膜を形成するか、または裏面の界面付近にボロンなどを拡散して界面付近がＰ型となるようにしている。
このうち、裏面に酸化ハフニウムなどの負の電荷をもつ膜を形成する方法は、その後の熱処理が必要ないため、素子と配線層等が形成されたシリコン基板の表面に対するダメージは少ない。しかし、酸化ハフニウムなどの膜を裏面に形成した裏面照射型ＣＭＯＳセンサを電子衝撃型ＣＭＯＳセンサに用いた場合、電子が酸化ハフニウム膜を通過することにより電荷が蓄積し、電子がフォトダイオードＰＤに到達する効率が悪化したり、使用時間が長くなると暗電流が増加するとの課題がある。

一方、裏面の界面付近にＰ＋拡散層を形成する場合は電荷の蓄積による暗電流の増加はない。この場合、シリコン基板の表面側に画素、画素に接続されるＡＤコンバータなどのアナログ回路、および配線層を形成した後、裏面にＰ＋拡散層を形成することになる。このため、このＰ＋拡散層は、通常、ボロンをイオン注入し、レーザアニールによって注入されたボロンイオンを活性化することによって形成している。レーザアニールは、局所的にシリコン基板の裏面をシリコンが溶融する温度まで加熱してボロンを活性化し、かつ、表面側に形成された画素、アナログ回路、および配線層をあまりダメージを受けない温度範囲に収めることができる。
ただし、表面側の素子をあまりダメージを受けない温度範囲に収めるためには、熱アニール時間によって決まる熱拡散距離がシリコン基板の厚さより短くなる必要があること、また、表面側の素子のうちでもアナログ回路はＭＯＳトランジスタのしきい値電圧のわずかな変動によっても影響を受けることから、特に、シリコン基板の厚さが薄くなった場合、例えば近年の一般的な裏面照射型ＣＭＯＳセンサのシリコン基板の厚さである３μ前後の厚さの場合には、レーザアニールの照射条件にもよるが、表面側に形成されたアナログ回路の特性のずれ、ばらつきが大きくなるとの課題があった。

また、裏面照射型ＣＭＯＳセンサでは、センサが形成されたシリコン基板を支持基板と貼り合わせることで機械的強度を保つようにしている。ただし、この貼り合わせ工程ではウェハの周辺にボイドが多く発生する。また、ウェハの中央部にも一定の確率でボイドが発生する。貼り合わせたウェハのボイドがある部分にレーザを印加して加熱した場合、ボイドの爆発等により破片が周辺のチップにまき散らされ、周辺のチップも不良チップとなる等の課題がある。

また、近年、光量が低いシーンでの光子の検出用のイメージセンサ（特許文献５）、あるいは、軟Ｘ線検出用のイメージセンサ（非特許文献１）として、裏面照射型ＣＭＯＳセンサを用いた電子衝撃型ＣＭＯＳセンサが開発されている。電子衝撃型ＣＭＯＳセンサは、ＣＭＯＳセンサと、第１面がＣＭＯＳセンサの受光面に対向し、第２面が外部に露出した光電陰極板とを真空チャンバに封入し、光電陰極板に負の高電圧を印加することによって、光電変換された電子を高速でＣＭＯＳセンサに衝突させ、電子を増倍することによって、センサの感度を上げている。
一方、ＣＭＯＳセンサは通常（１００）面のシリコン基板を用いる。これは（１００）面を用いてＭＯＳトランジスタを形成した場合、シリコン基板とシリコン酸化膜との界面の界面準位が少なく特性の良いＭＯＳトランジスタを形成することができるためである。
しかし、（１００）面のシリコン基板のＣＭＯＳセンサを電子衝撃型ＣＭＯＳセンサに用いた場合、（１００）面に垂直な方向からシリコンの結晶の特定の位置に電子が入射すると、入射した電子とシリコン原子との相互作用が起きず、電子がシリコンの結晶をすり抜けてしまい、シリコン基板内部での電子の増倍作用が弱くなるとの課題がある。

特許文献１に記載の固体撮像素子では、裏面にボロンをドーズしてＰ型拡散層を形成している。ただし、特許文献１に記載の固体撮像素子はシリコン基板の厚さが１０μ程度であり、アナログ回路の特性のずれ、ばらつきの増加はそれほど問題にならないと思われる。
同様に、特許文献２および特許文献３においてもＰ型拡散層を裏面に設けている。特許文献２および特許文献３にはシリコン基板の厚さは記載されていないが、アナログ回路の特性のずれ、ばらつきの増加等は記載されていないことから、シリコン基板の厚さは特許文献１と同程度と思われる。
また、特許文献４に記載のレーザアニールシステムにおいても、デバイスウェハ１０ａは、約１０μｍから１００μｍの範囲の厚みＴＨを有すると記載されており、１０μ未満のシリコンウェハに対する検討はなされていない。
また、特許文献１－４ではすべて貼り合わせウェハに対してレーザアニールをしているが、レーザアニールによる貼り合わせウェハのボイドの爆発等については何も記載されていない。

また特許文献５および６、および非特許文献１に記載の電子衝撃型ＣＭＯＳセンサにおいても、（１００）面のシリコン基板を用いたＣＭＯＳセンサを用いていると思われるが、（１００）面に垂直な方向から電子を入射した場合の課題についてはなにも記載されていない。

本発明の主な目的は、シリコン基板の裏面にボロンをイオン注入し、レーザアニールにより注入したボロンを活性化する裏面照射型ＣＭＯＳセンサの製造方法において、表面に形成されたアナログ回路の特性のずれおよびばらつきの増加を抑制することのできる製造方法を提供することにある。
本発明の他の目的は、センサが形成されたシリコン基板を支持基板と貼り合わせる工程を含む裏面照射型ＣＭＯＳセンサの製造方法において、ボロンを活性化するためのレーザ加熱によるボイドの爆発を避けることのできる製造方法を提供することにある。
本発明のさらに他の目的は、（１００）面のシリコン基板をもちいた裏面照射型ＣＭＯＳセンサを組み込んだ電子衝撃型ＣＭＯＳセンサにおいて、（１００）面に垂直な方向から電子を入射することによるシリコン基板内部での電子の増倍作用の劣化を抑制することのできる電子衝撃型ＣＭＯＳセンサおよびその製造方法を提供することにある。

（１）
一局面に従う裏面照射型ＣＭＯＳセンサの製造方法は、シリコン基板の内部にＮ型の受光部を形成する形成工程と、シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、注入されたイオンを活性化するために裏面からレーザを照射する照射工程と、を含み、レーザは裏面照射型ＣＭＯＳセンサの、表面にアナログ回路が形成された領域を除外して照射される。
なお、Ｐ＋拡散層を形成するイオンとしてはボロンイオンが望ましい。

シリコン基板の裏面の界面付近には欠陥によって電子正孔対が発生する。そして、この電子正孔対の電子が受光部に到達した場合、受光部に到達した場合、暗電流となる。
シリコン基板の裏面にボロンなどを注入してＰ＋拡散層を形成するのは、発生した電子正孔対の電子をＰ＋拡散層の正孔と再結合させることにより、暗電流の発生を抑制するためである。

このＰ＋拡散層を形成する方法としては、例えば、シリコン基板の裏面にボロンイオンを注入後、時間の短いパルス状のレーザを照射しアニールすることによって、受光部に接続される読み出しゲートや表面側に形成される多層配線に熱による影響を与えることなく、イオン注入されたボロンを活性化することができることが、特許文献３に記載されている。
しかし、レーザアニールには以下のような課題がある。
例えば多層配線に関しては最大の許容温度は、典型的には、銅の相互接続に対しては約９００℃であって、アルミニウムの相互接続に対しては約６００℃と言われている。しかし、ＭＯＳトランジスタに関しては、５００℃前後でしきい値電圧が変動すると言われており、この場合でも読み出しゲートのしきい値電圧の変動は、ＣＤＳ（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ：相関２重サンプリング）回路によって、ある程度補償することができるが、イメージセンサチップに含まれるＡＤコンバータなどの高精度なアナログ回路はしきい値電圧の変動に弱い。
また、裏面照射型ＣＭＯＳセンサのシリコン基板の厚さは、例えば特許文献１では１０μ程度、特許文献４では約１０μｍから１００μｍと記載されているように、当初は１０μｍ程度であった。しかし、非特許文献１の電子衝撃型ＣＭＯＳセンサに用いられている裏面照射型ＣＭＯＳセンサではシリコン基板の厚さが３．５μｍと記載されているように、最近ではシリコン基板の厚さは、画素サイズの縮小に伴って３μｍ程度まで薄くなっている。シリコン基板の厚さが薄くなると、アナログ回路に対するレーザアニールの影響はさらに大きくなる。
なお、画素サイズの縮小に伴ってシリコン基板の厚さが薄くなっているのは、シリコン基板の厚さが厚いと、隣接画素への斜め入射光の飛び込みなどで画素間クロストークが発生して解像度が低下する恐れがあるためである。
また、特許文献４によれば、レーザアニールに関しては例えば１μといった波長の長いレーザを用いた場合には、レーザアニールビームの光学吸収深さＤ_ＡＤが課題になる可能性もあることから、アナログ回路に対する影響がより懸念される。

一局面に従う裏面照射型ＣＭＯＳセンサの製造方法では、注入されたイオンを活性化するために裏面からレーザを照射する照射工程において、レーザを裏面照射型ＣＭＯＳセンサの、表面にアナログ回路が形成された領域を除外して照射することによって、レーザ照射によるアナログ回路の温度上昇を低減し、アナログ回路の特性のずれおよびばらつきの増加を抑制することができる。これによって、よりＳＮ比が高く、かつ、画素列間のアナログ特性のばらつきによる縦縞などの無い裏面照射型ＣＭＯＳセンサを製造することができる。

（２）
第２の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法は、一局面に従う裏面照射型ＣＭＯＳセンサの製造方法において、レーザは、裏面照射型ＣＭＯＳセンサの画素領域のみに照射されてもよい。

この場合、垂直選択回路などのデジタル回路の裏側の領域にもレーザが照射されないため、デジタル回路についても特性のずれおよびばらつきの増加を抑制することができる。

（３）
第３の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法は、一局面に従う裏面照射型ＣＭＯＳセンサの製造方法において、レーザは裏面照射型ＣＭＯＳセンサの受光部のみに照射されてもよい。

この場合、各画素の受光部の周辺に配置されているソースフォロワトランジスタなどの回路の裏側の領域にもレーザが照射されないため、読み出し回路についても特性のずれおよびばらつきの増加を抑制することができる。

（４）
第４の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法は、一局面に従う裏面照射型ＣＭＯＳセンサの製造方法において、裏面照射型ＣＭＯＳセンサは、レーザの走査方向に垂直な方向において、各画素の受光部と読み出し回路とが交互に配置され、受光部をレーザの走査方向に垂直な方向に沿って延長したチップ周辺部にアナログ回路が配置されるとともに、受光部をレーザの走査方向に沿って延長したチップ周辺部にデジタル回路が配置され、レーザは、裏面照射型ＣＭＯＳセンサの受光部と表面にデジタル回路が形成された領域とに照射されてもよい。

本来、レーザは裏面照射型ＣＭＯＳセンサの各画素内の受光部のみ、または各画素内の受光部とチップ周辺の垂直選択回路などのデジタル回路部とのみに照射するのが望ましい。各画素内の受光部のみにレーザを照射し、各画素内の読み出し回路にレーザを照射しないようにレーザを照射するためには、レーザの走査途中においてレーザを正確にオンオフ制御する必要がある。

これに対して、第４の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法では、裏面照射型ＣＭＯＳセンサの配置を工夫することで、各画素内の受光部とチップ周辺のＶ選択回路などのデジタル回路部とのみに照射することを可能にしている。具体的には、レーザの走査方向に垂直な方向において、各画素の受光部と読み出し回路とを交互に配置することで、レーザ走査時、各画素の受光部のみにレーザを照射することを可能にしている。また、受光部をレーザの走査方向に垂直な方向に沿って延長したチップ周辺部にアナログ回路を配置し、受光部をレーザの走査方向に沿って延長したチップ周辺部にデジタル回路を配置することによって、アナログ回路にレーザを照射しないようにしている。
これにより、レーザの走査途中に精密なオンオフ制御をすることなく裏面照射型ＣＭＯＳセンサを製造することができる。

（５）
他の局面に従う裏面照射型ＣＭＯＳセンサの製造方法は、シリコン基板の表面に、内部にＮ型の受光部を備えた略長方形の画素領域と、画素領域の１辺または対向する２辺に隣接するアナログ回路領域とを形成する形成工程と、シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、注入されたイオンを活性化するために裏面からレーザを照射する照射工程と、を含み、レーザはアナログ回路領域が隣接する画素領域の１辺または対向する２辺に平行な方向に照射される。

ＣＭＯＳセンサでは、通常、各画素の列方向の画素が共通の垂直信号線に接続され、この垂直信号線にサンプルホールド、ＣＤＳ，ＡＤコンバータなどのアナログ回路が接続されている。さらに他の局面に従う裏面照射型ＣＭＯＳセンサの製造方法では、レーザアニールのためのレーザ照射はウェハ全体に行われる。この場合、アナログ回路の特性の変動はある程度発生するが、レーザの走査方向がアナログ回路領域の長手方向に平行である。すなわち、アナログ回路の各画素列方向の垂直信号線に接続された部分を共通に横断してレーザが照射される。したがって、アナログ回路の各垂直信号線に接続された部分の間では、特性変動がある場合でもその特性変動の傾向は類似しており、したがって画素列の間での特性ばらつきが小さくなる。

（６）
他の局面に従う裏面照射型ＣＭＯＳセンサの製造方法は、シリコン基板の内部にＮ型の受光部を形成する形成工程と、Ｎ型の受光部が形成されたシリコン基板を支持基板と貼り合わせる貼合工程と、シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、注入されたイオンを活性化するために裏面からレーザを照射する照射工程と、を含み、レーザはシリコンウェハの周辺領域を除外して照射される。

通常、裏面照射型ＣＭＯＳセンサでは、センサの物理的強度を強くするために、センサが形成されたシリコン基板と支持基板とを貼り合わせている。しかし、貼り合わせウェハには、貼り合わせ時に貼り合わせ界面にボイド（空隙）が発生する。特に、ウェハ周辺では、パーティクルが付着すること、および小さな気泡がウェハ外周に沿って内封することによってボイドがより多く発生する。
貼り合わせウェハのボイドの部分にレーザを照射すると、ボイドに閉じ込められた気体等が急激に膨張して、ボイド周辺が爆発状態となり、周辺のチップにもシリコンのかけらが飛び散る。
他の局面に従う裏面照射型ＣＭＯＳセンサの製造方法では、照射工程において、シリコンウェハの周辺領域を除外してレーザを照射することによって、レーザ照射によるボイドの爆発を防止している。

（７）
第７の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法は、他の局面に従う裏面照射型ＣＭＯＳセンサの製造方法において、貼合工程で生じたボイドが存在するチップの位置を記録する記録工程をさらに含み、レーザはシリコンウェハの周辺領域とボイドが発生しているチップとを除外して照射されてもよい。

この場合、シリコンウェハの周辺領域のボイドだけではなく、シリコンウェハの内部のチップに存在するボイドの爆発も防止することができる。

（８）
第８の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法は、一局面から第７の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法において、シリコン基板の裏面に酸化膜を形成する酸化膜形成工程と、形成された酸化膜の膜厚を測定する膜厚測定工程と、をさらに含み、注入工程では酸化膜を介してイオンが注入され、注入工程におけるイオン注入エネルギーは酸化膜の膜厚に応じて決定されてもよい。

裏面照射型ＣＭＯＳセンサの裏面に形成されるＰ＋拡散層は、シリコン基板の裏面と裏面に形成される酸化膜等との界面に存在する欠陥によって発生する電子正孔対の電子が、Ｐ＋拡散層に多数存在する正孔と再結合することによって、受光部に到達し暗電流となることのないように設けられている。
しかし、Ｐ＋拡散層がシリコン基板の裏面に存在すると、Ｐ＋拡散層で入射光によって光電変換された電子、または電子衝撃型ＣＭＯＳセンサの場合はＰ＋拡散層でシリコン結晶に衝突して増倍された電子は、Ｐ＋拡散層の正孔と再結合し、受光部には到達しない。したがって、裏面に形成されるＰ＋拡散層は拡散深さが浅いことが望ましい。

しかし、浅くてかつ急峻なプロファイルを備えたＰ＋拡散層を形成することはイオン注入とレーザアニールによっても、容易ではない。浅くて急峻なプロファイルを備えたＰ＋拡散層を形成する方法の一つは、シリコンの表面に酸化膜を形成し、酸化膜を介してイオン注入することである。しかし、この場合、急峻なプロファイルを備えたＰ＋拡散層を形成することはできるが、酸化膜の膜厚がばらつくとＰ＋拡散層の拡散深さがばらつくという課題がある。
第８の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法では、形成された酸化膜の膜厚を測定し、酸化膜の膜厚に合わせてイオン注入エネルギーを調整することよって、拡散深さのばらつきが少なく、かつ急峻なプロファイルを備えたＰ＋拡散層を形成している。そして、拡散深さのばらつきが少なく、かつ急峻なプロファイルを備えたＰ＋拡散層を形成することによって、暗電流が小さく、かつ幅広いエネルギー範囲の光子に対して感度が高くばらつきの少ない、裏面照射型ＣＭＯＳセンサの製造を可能としている。さらに、この方法で製造された裏面照射型ＣＭＯＳセンサをセンサとして用いた電子衝撃型ＣＭＯＳセンサにおいては、特に高感度な特性が得られる。
また、電子衝撃型ＣＭＯＳセンサをソフトＸ線用のセンサとして用いた場合、Ｘ線の波長によっては裏面のＰ＋拡散層が厚いと感度が低下することがある。第８の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法では、浅いＰ＋拡散層を精度よく形成することができるため、Ｘ線の波長によらず感度のよい電子衝撃型ＣＭＯＳセンサを製造することができる。

（９）
第９の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法は、一局面から第８の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法において、シリコン基板の裏面で受光部の周囲にトレンチドライエッチングによりディープトレンチ分離を形成するディープトレンチ分離形成工程をさらに含み、注入工程では、シリコン基板の裏面に加えてディープトレンチ分離にもＰ＋拡散層を形成するイオンを注入してもよい。

裏面照射型ＣＭＯＳセンサでは受光部の周囲にディープトレンチ分離を形成し、遮光材料を埋め込むか、または、内部にエアギャップなどの光学的な反射機能を奏する構造を形成することにより、受光部からフローティングディフュージョン（ＦＤ）または隣接する画素の受光部への迷光を遮断することができる。また、裏面照射型ＣＭＯＳセンサを用いた電子衝撃型ＣＭＯＳセンサにおいては、シリコン基板内で増倍した電子の隣接する画素の受光部へのリークを遮断することができる。しかし、ディープトレンチ分離の界面においても、シリコン基板の裏面と同様、欠陥により暗電流が発生する。
第９の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法では、シリコン基板の裏面に加えてディープトレンチ分離にもＰ＋拡散層を形成するイオンを注入し、レーザ照射により注入されたイオンを活性化することによって、暗電流の増加を防止している。

（１０）
第１０の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法は、一局面から第８の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法において、シリコン基板の裏面で、受光部の周囲にトレンチドライエッチングによりディープトレンチ分離を形成するディープトレンチ分離形成工程と、シリコン基板の裏面およびディープトレンチ分離の表面に正孔を誘起する膜を形成する正孔誘起膜形成工程と、シリコン基板の裏面に形成された正孔を誘起する膜をＣＭＰにより研磨して除去する研磨工程と、をさらに含んでもよい。

受光部に対向するシリコン基板の裏面に正孔を誘起する膜を形成した場合、特に、裏面照射型ＣＭＯＳセンサを用いた電子衝撃型ＣＭＯＳセンサにおいて、膜に強い電荷が発生し、使用時間が長くなると暗電流が増加する。
一方、急峻な形状のディープトレンチ分離の界面にイオン注入によって浅い拡散層を形成することは困難を伴う。
第１０の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法では、裏面にイオン注入によってＰ＋拡散層を形成した後、裏面とディープトレンチ分離の界面とに正孔を誘起する膜を形成し、その後、裏面に形成された正孔を誘起する膜をＣＭＰにより研磨して除去している。そして、このことによって、膜の帯電による耐久性の劣化を避けつつ、かつ、ディープトレンチ分離の界面での暗電流の発生を抑制することができる。
なお、正孔を誘起する膜としては、例えば、酸化ハフニウム（ＨｆＯ_２）膜、酸化アルミニウム（Ａｌ_２Ｏ_３）膜、酸化ジルコニウム（ＺｒＯ_２）膜、酸化タンタル（Ｔａ_２Ｏ_５）膜、もしくは酸化チタン（ＴｉＯ_２）膜を用いることができる。

（１１）
一局面に従う裏面照射型ＣＭＯＳセンサ用画素は、シリコン基板の裏面から入射する光または電子の量に応じた電荷を発生するＮ型の受光部と、シリコン基板の表面に形成され、一端が受光部に接続される転送ゲートと、表面に形成され、一端が転送ゲートの他端に接続されるフローティングディフュージョンと、裏面から表面に向かって所定の深さで形成され、受光部の周囲を囲むディープトレンチ分離と、を備え、さらに、裏面とディープトレンチ分離の表面とにＰ＋拡散層が形成されている。

裏面照射型ＣＭＯＳセンサでは受光部の周囲にディープトレンチ分離を形成し、遮光材料を埋め込むか、または、内部にエアギャップなどの光学的な反射機能を奏する構造を形成することにより、受光部からフローティングディフュージョン（ＦＤ）または隣接する画素の受光部への迷光を遮断することができる。また、裏面照射型ＣＭＯＳセンサを用いた電子衝撃型ＣＭＯＳセンサにおいては、シリコン基板内で増倍した電子の隣接する画素の受光部へのリークを遮断することができる。しかし、ディープトレンチ分離の界面においても、シリコン基板の裏面と同様、欠陥により暗電流が発生する。
一局面に従う裏面照射型ＣＭＯＳセンサ用画素では、裏面とディープトレンチ分離の表面とにイオン注入とレーザアニールとによって形成されたＰ＋拡散層を備えることによって、暗電流の増加を防止している。
特に、裏面照射型ＣＭＯＳセンサを電子衝撃型として用いた場合、ディープトレンチ近傍で電子が増倍された場合に、その加速される前の電子がディープトレンチ分離の表面にＰ＋拡散層が形成されていることによって、増倍される電子のうち、加速される前に隣接画素にリークするものを打ち消すことができるため、画素間クロストークが発生せず、より感度が高く、解像度が良いセンサにすることができる。

（１２）
他の局面に従う裏面照射型ＣＭＯＳセンサ用画素は、シリコン基板の裏面から入射する光または電子の量に応じた電荷を発生するＮ型の受光部と、シリコン基板の表面に形成され、一端が受光部に接続される転送ゲートと、表面に形成され、一端が転送ゲートの他端に接続されるフローティングディフュージョンと、裏面から表面に向かって所定の深さで形成され、受光部の周囲を囲むディープトレンチ分離と、を備え、さらに、裏面にＰ＋拡散層が形成され、ディープトレンチ分離の表面のみに正孔を誘起する膜が形成されている。

受光部に対向するシリコン基板の裏面に正孔を誘起する膜を形成した場合、特に、裏面照射型ＣＭＯＳセンサを用いた電子衝撃型ＣＭＯＳセンサにおいて、膜に強い電荷が発生し、使用時間が長くなると暗電流が増加する。
一方、急峻な形状のディープトレンチ分離の界面にイオン注入によって浅い拡散層を形成することは困難を伴う。
他の局面に従う裏面照射型ＣＭＯＳセンサ用画素では、裏面には、正孔を誘起する膜ではなく、イオン注入によりＰ＋拡散層を形成することによって、正孔を誘起する膜の帯電による耐久性の劣化を回避し、一方、ディープトレンチ分離の表面には、イオン注入によるＰ＋拡散層ではなく、正孔を誘起する膜を形成することによって、ディープトレンチ分離の表面が確実に正孔リッチな状態になるようにしている。
なお、正孔を誘起する膜としては、例えば、酸化ハフニウム（ＨｆＯ_２）膜、酸化アルミニウム（Ａｌ_２Ｏ_３）膜、酸化ジルコニウム（ＺｒＯ_２）膜、酸化タンタル（Ｔａ_２Ｏ_５）膜、もしくは酸化チタン（ＴｉＯ_２）膜を用いることができる。
特に、裏面照射型ＣＭＯＳセンサを電子衝撃型として用いた場合、光電変換された電子が直接シリコン基板に入るため、シリコン基板の表面に正孔を誘起する膜が形成されていると、その膜内で衝突した電子はＳｉ内の空乏層から遠く、それらの電子収集効率が悪化する恐れがある。よって、ディープトレンチ内にのみ表面に正孔を誘起する膜を形成して暗電流の発生を抑制し、かつＰＤ表面にはＰ＋拡散層のみを形成することで、感度の向上と隣接画素へのクロストークを抑制することができる電子衝撃型センサを形成することが可能となる。

（１３）
一局面に従う電子衝撃型ＣＭＯＳセンサの製造方法は、一局面から第１０の発明にかかる裏面照射型ＣＭＯＳセンサの製造方法で製造された裏面照射型ＣＭＯＳセンサを密封パッケージの底面内側にダイボンドする固着工程と、密封パッケージの上面に、裏面照射型ＣＭＯＳセンサの受光面に対向して光電陰極板を配置する配置工程と、裏面照射型ＣＭＯＳセンサと光電陰極板との間の空間を真空状態で密閉する封入工程と、を含む。

この場合、裏面照射型ＣＭＯＳセンサのアナログ回路はレーザアニールによる特性のばらつきが少ないか、または画素列間での特性のばらつきが少なく、一局面に従う電子衝撃型ＣＭＯＳセンサの製造方法では、高感度で均一な特性を備えた電子衝撃型ＣＭＯＳセンサを製造することができる。

（１４）
第１４の発明にかかる電子衝撃型ＣＭＯＳセンサの製造方法は、一局面に従う電子衝撃型ＣＭＯＳセンサの製造方法において、裏面照射型ＣＭＯＳセンサに用いられるシリコン基板は（１００）面のシリコン基板であって、固着工程では、シリコン基板が光電陰極板に対して７°または２２°傾斜した状態でダイボンドされてもよい。

（１００）面のシリコン基板のＣＭＯＳセンサを電子衝撃型ＣＭＯＳセンサに用いた場合、（１００）面に垂直な方向からシリコンの結晶の特定の位置に電子が入射すると、入射する電子とシリコン原子との相互作用が起きず、電子がシリコンの結晶をすり抜けてしまい、シリコン基板内部での電子の増倍作用が弱くなる。そして、このことにより、電子衝撃型ＣＭＯＳセンサの感度が劣化する、あるいは局所的に劣化し黒点となる場合がある。
第１４の発明にかかる電子衝撃型ＣＭＯＳセンサの製造方法では、固着工程においてシリコン基板が光電陰極板に対して７°または２２°傾斜した状態でダイボンドされる。
この場合、電子は（１００）面のシリコン基板に垂直方向から７°または２２°傾斜した状態で入射するため、電子がシリコンの結晶をすり抜けることがなく、その結果、電子衝撃型ＣＭＯＳセンサの感度が劣化する、あるいは局所的に劣化し黒点となることがなくなる。

（１５）
一局面に従う電子衝撃型ＣＭＯＳセンサは、（１００）面のシリコン基板を用いた裏面照射型ＣＭＯＳセンサを真空状態で密閉し、裏面照射型ＣＭＯＳセンサの受光面に対向して光電陰極板を配置して、光電陰極板に負電圧を印加する、電子衝撃型ＣＭＯＳセンサにおいて、シリコン基板が光電陰極板に対して７°または２２°傾斜してダイボンドされている。

一局面に従う電子衝撃型ＣＭＯＳセンサの発明は、第１４の発明の製造方法の発明に対応する装置の発明であって、（１００）面のシリコン基板を光電陰極板に対して７°または２２°傾斜してダイボンドすることによって、電子がシリコンの結晶をすり抜けないようにし、電子衝撃型ＣＭＯＳセンサの感度が劣化する、あるいは局所的に劣化し黒点となることを防止している。

第１の実施形態の裏面照射型ＣＭＯＳセンサを表面側から見た模式的平面図である。 第１の実施形態の裏面照射型ＣＭＯＳセンサの画素領域の、受光部と読み出し回路との配置の一例を示す模式的平面図である。 第１の実施形態の裏面照射型ＣＭＯＳセンサの画素の構成を示す模式的回路図である。 第１の実施形態の裏面照射型ＣＭＯＳセンサの受光部周辺の模式的断面図である。 第２の実施形態におけるシリコンウェハ内のボイドの位置とレーザ照射領域との関係を示す模式図である。 第３の実施形態における酸化膜の有無によるイオン注入されたボロンのプロファイルの違いを示すグラフである。 第４の実施形態の裏面照射型ＣＭＯＳセンサの受光部周辺の模式的断面図である。 第５の実施形態の裏面照射型ＣＭＯＳセンサの受光部周辺の模式的断面図である。 第５の実施形態の裏面照射型ＣＭＯＳセンサの製造方法を説明する模式的断面図である。 第６の実施形態の電子衝撃型ＣＭＯＳセンサの構造と動作を説明する模式的断面図である。 第７の実施形態の電子衝撃型ＣＭＯＳセンサの構造と動作を説明する模式的断面図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。以下の説明では、同一の部品には同一の符号を付す。また、同符号の場合には、それらの名称および機能も同一である。したがって、それらについての詳細な説明は繰り返さないものとする。

［第１の実施形態］
図１は、第１の実施形態の裏面照射型ＣＭＯＳセンサ１００を表面側から見た模式的平面図であり、図２は裏面照射型ＣＭＯＳセンサ１００の画素領域２０の、受光部５０と読み出し回路６０との配置の一例を示す模式的平面図、図３は裏面照射型ＣＭＯＳセンサ１００の画素１０の構成を示す模式的回路図、図４は裏面照射型ＣＭＯＳセンサ１００の受光部５０周辺の模式的断面図である。

（裏面照射型ＣＭＯＳセンサ１００の配置）
図１に裏面照射型ＣＭＯＳセンサ１００の全体配置の一例を示す。裏面照射型ＣＭＯＳセンサ１００は画素領域２０とデジタル回路３０（垂直選択回路など）とアナログ回路４０（サンプルホールド回路、ＡＤコンバータなど）で構成され、画素領域２０には画素１０が水平方向（図１の横方向）および垂直方向にマトリックス状に配置されている。図１には、後述するレーザアニールにおけるレーザ照射の走査方向７０も矢印で示す。
図２には画素領域２０の内部における各画素１０の受光部５０と読み出し回路６０との配置の一例を示す。図２にもレーザ照射の走査方向７０を示す。図２からわかるように、各画素１０の受光部５０と読み出し回路６０はそれぞれレーザ照射の走査方向７０と平行に水平方向に配置されている。なお、図２では各画素１０ごとに読み出し回路６０が独立して存在するが、２つないし４つの受光部５０に対して読み出し回路６０が共通に設けられていてもよい。

（画素１０の回路構成）
図３に裏面照射型ＣＭＯＳセンサ１００の画素１０の構成を示す模式的回路図を示す。図３において、画素１０は、受光部５０（図３のＰＤ）と読み出し回路６０で構成され、読み出し回路６０は一端が受光部５０に接続された転送ゲートＴＧ、転送ゲートＴＧの他端に接続されたフローティングディフュージョンＦＤ、ゲートがＦＤに接続されたソースフォロワトランジスタＳＦ、読み出す画素１０を選択するための選択トランジスタＳＥＬ、リセットトランジスタＲＳＴで構成されている。
図３では１つの受光部５０に対して１つの読み出し回路６０が接続されているが、転送ゲートＴＧのみを４つの受光部５０のそれぞれに対して設けて多重サンプリングすることにより、ＦＤ以降の回路を４つの受光部５０に対して共用することもできる。

（受光部５０周辺の模式的断面図）
図４に、裏面照射型ＣＭＯＳセンサ１００の受光部５０周辺の模式的断面図を示す。図４において、下方向が表面、上方向が裏面である。受光部５０はＰ型シリコン２００中にＮ型拡散層として形成され、その下にはＮ＋拡散層２６０、Ｎ＋拡散層２６０とシリコン酸化膜２４０の間にはＰ＋拡散層２５０が形成されている。転送ゲート２２０が受光部５０およびＮ＋拡散層２６０に隣接して形成され、転送ゲート２２０がオンの時に受光部５０に蓄積された電荷がフローティングディフュージョン２１０に転送される。フローティングディフュージョン２１０に転送された電荷は、金属配線２３０、ソースフォロワトランジスタＳＦおよび選択トランジスタＳＥＬ（図３参照）を介して読み出される。

裏面照射型ＣＭＯＳセンサ１００では光はシリコン基板３０５の裏面（図４の上側）から入射される。シリコン基板３０５の裏面は通常シリコン酸化膜などのパシベーション膜で覆われている。しかし、このシリコン基板３０５とパシベーション膜との界面には欠陥により電子正孔対が生成され、生成された電子正孔対のうちの電子が受光部５０に到達した場合には暗電流となる。この、生成された電子正孔対の電子が受光部５０に到達しないようにするためには、界面における正孔の量を多くし、発生した電子正孔対の電子を確実に正孔と再結合させることが有効である。そして、界面における正孔の量を多くする方法としては、界面にＰ＋拡散層２７０を形成する方法と、界面に酸化ハフニウムなどの正孔を誘起する膜（以降、正孔誘起膜ともいう）を形成する方法とがある。ただし、界面に正孔誘起膜を形成した場合には、裏面照射型ＣＭＯＳセンサ１００を電子衝撃型ＣＭＯＳセンサ３６０のセンサとして用いた場合などには電荷蓄積による信頼性の劣化が起きるため、本発明では界面にＰ＋拡散層２７０を形成している。なお、２８０はシリコン酸化膜である。

（Ｐ＋拡散層２７０の形成方法）
Ｐ＋拡散層２７０は暗電流対策としては有効であるが、Ｐ＋拡散層２７０内部で、光電変換が行われて電子が発生した場合、または、電子衝撃型センサにおいて電子が衝突により発生した場合、発生した電子が正孔と再結合されてセンサの出力に寄与できないとの課題がある。したがって、Ｐ＋拡散層２７０の拡散深さは浅い方が望ましい。
また、裏面へのＰ＋拡散層２７０の形成は、受光部５０と読み出し回路６０とをシリコン基板３０５の表面側に形成し、シリコン基板３０５の表面側を支持基板３１０と貼り合わせ、裏面側をＣＭＰなどの方法で研磨してから行うため、Ｐ＋拡散層形成時表面側の温度が高くなりすぎると表面側の回路や金属配線層に悪影響が出る。
このため、裏面へのＰ＋拡散層２７０の形成は、表面の温度上昇を少なくできる方法、すなわち、ボロンイオンを注入してからレーザを照射し、ボロンイオンを活性化する方法が採用されている。

特許文献４には、デバイスウェハのデバイス側がアニール処理中に熱せられることによる傷を付き難くする方法が開示されている。しかし、特許文献４が目的としているのは、シリコン基板が１０μ以上で、かつ、銅配線の場合約９００℃、アルミ配線の場合約６００℃を最大温度としており、ＡＤコンバータなどのアナログ回路に対する熱の影響に関しては検討されていない（明細書段落［００２７］－［００２９］）。
また、特許文献３には読み出しゲート４４や多層配線４５に対して熱による悪影響を与えることなく、アニール処理を行うことができると記載されてはいるが（明細書段落［００５９］）、シリコン基板の厚さは記載されておらず、ＡＤコンバータなどのアナログ回路に対する熱の影響に関しても検討されていない。

（レーザ照射のアナログ回路４０に対する影響）
アナログ回路４０の場合、ＭＯＳトランジスタのわずかなしきい値電圧の変動やばらつきによって回路の特性の変動やばらつきが発生する場合がある。また、アナログ回路４０では、ＭＯＳ容量を重要な回路要素として用いる場合があるが、ＭＯＳ容量に用いられるＭＯＳトランジスタのしきい値電圧がＭＯＳ容量の間でばらつくとＭＯＳ容量の比率がばらつき、ＡＤコンバータなどのアナログ回路４０の特性が変動する場合が多い。
さらに、シリコン基板３０５の裏面にレーザを照射した場合の表面の温度の上昇はシリコン基板３０５の厚さに依存する。当初の裏面照射型ＣＭＯＳセンサ１００では特許文献１に記載されているようにシリコン基板の厚さは１０μｍ程度であったが、最近では、画素サイズの縮小に伴って３μｍ前後が標準となっており、この場合、裏面にレーザを照射することによる表面の温度上昇は特に大きくなる。
裏面照射型ＣＭＯＳセンサ１００のシリコン基板３０５の厚さが薄くなっているのは、シリコン基板３０５の厚さが厚いと、隣接画素への斜め入射光の飛び込みなどで画素間クロストークが発生して解像度が低下する恐れがあるためである。今後もこの傾向は続くと思われる。

（アナログ回路４０に対する影響の少ないレーザの照射方法）
第１の実施形態の裏面照射型ＣＭＯＳセンサ１００の製造方法では、アナログ回路４０に対する影響の少ないレーザ照射方法として以下の１）から５）の方法のうちのいずれかを採用する。

１）各チップのうちの表面にＡＤコンバータやキャパシタなどが含まれるアナログ回路４０（図１参照）が形成された領域を除外してレーザを照射する。
この場合、レーザを図１の水平方向（図１の走査方向７０に相当）に走査し、チップ周辺のアナログ回路４０が形成された領域に相当する垂直方向の位置の走査を行わないことで、アナログ回路４０に対する熱の影響を軽減することができる。また、画素１０の中にある受光部５０の裏面にはレーザが照査されるため、受光部５０の裏面にイオン注入されたボロンイオンは活性化される。

２）表面に画素領域２０（図１参照）が形成された領域のみにレーザを照射する。
この方法は、アナログ回路４０だけではなくデジタル回路３０もレーザ照射による熱の影響を軽減することができる。ただし、この方法では、レーザでシリコンウェハ１１０を水平方向に走査している途中において、各チップの周辺部のデジタル回路３０の領域でレーザをオフする必要があるため、このような走査に対応できるレーザ走査系を選択する必要がある。

３）受光部５０の裏面のみにレーザを照射する。
この方法は、裏面にＰ＋拡散領域が必要な受光部５０のみにレーザが照射されるので、アナログ回路４０だけではなく、読み出し回路６０、および周辺のデジタル回路３０に対するレーザ照射による熱の影響が軽減される。ただし、一般的なイメージセンサでは受光部５０の上下左右に読み出し回路６０が配置されている。したがって、この方法を実行するためには、幅の狭い領域を走査できて、しかも、短時間で（受光部５０の始まりと終わりで）オンオフを繰り返すことのできるレーザ走査系を選択する必要がある。

４）裏面照射型ＣＭＯＳセンサ１００の配置を、図２に示すように、レーザの走査方向７０に垂直な方向において、各画素１０の受光部５０と読み出し回路６０とを交互に配置し、図１に示すように、受光部５０をレーザの走査方向７０に垂直な方向に沿って延長したチップ周辺部にアナログ回路４０を配置する。そして、受光部５０をレーザの走査方向７０に沿って延長したチップ周辺部にデジタル回路３０を配置しておいて、レーザを、裏面照射型ＣＭＯＳセンサ１００の受光部５０と表面にデジタル回路３０が形成された領域とに照射する。

この場合は、裏面にＰ＋拡散領域が必要な受光部５０および周辺のデジタル回路３０のみにレーザが照射されるので、アナログ回路４０だけではなく、ソースフォロワトランジスタＳＦなど読み出し回路６０に対するレーザ照射による熱の影響が軽減される。
また、この受光部５０と読み出し回路６０との配置とレーザ走査方法とを組み合わせた方法では、レーザは幅の狭い領域を走査する必要はあるが、シリコンウェハ１１０を水平方向に走査する間はレーザをオンオフする必要がないため、レーザ走査系の構築が比較的容易である。
なお、上記１）－４）の方法では、シリコン基板３０５の裏面の一部に選択的にレーザを照射し、残りの部分にはレーザを照射しない。しかし、レーザを照射しない部分において暗電流が発生し、センサの出力に悪影響を与える場合も考えられる。その場合には、画素領域への特性悪化の影響を抑制するために、残りの部分にレーザを照射しないのではなく、残りの部分に低エネルギーのレーザを照射してもよい。あるいは、低エネルギーのレーザを全面に照射してもよい。

５）裏面照射型ＣＭＯＳセンサ１００の配置を、図１に示すように、各画素行に接続される垂直選択回路などのデジタル回路３０を、略長方形の画素領域２０とレーザの走査方向７０において隣接する位置に、各画素行に接続される回路部分の列がレーザの走査方向７０と垂直になるように配置する。また、各画素列の出力（図３のＯＵＴ１）を連結した垂直信号線が接続されるサンプルホールド回路、ＡＤコンバータなどのアナログ回路４０を、画素領域２０とレーザの走査方向７０に垂直な方向において隣接する位置に、各垂直信号線に接続される回路部分の列がレーザの走査方向７０と平行になるように配置する。そして、上記のように配置した裏面照射型ＣＭＯＳセンサ１００全体を図１の走査方向７０に沿って順次レーザで走査する。
この場合、アナログ回路４０の領域もレーザで走査されるため、加熱によりアナログ回路４０の特性が変動する可能性はあるが、アナログ回路４０の各画素列の垂直信号線に接続される部分はほぼ同じように加熱されるため、アナログ回路４０の各画素列の垂直信号線に接続される部分の特性の変動は類似しており、したがって画素列の間での特性ばらつきが小さくなる。
また、この方法では、レーザ走査系に対しては、走査方向７０が限定されるだけで、レーザのオンオフ制御等の難しい要求は発生しない。

［第２の実施形態］
図５は第２の実施形態におけるシリコンウェハ１１０内のボイド１３０の位置とレーザ照射領域１２０との関係を示す模式図である。
通常、裏面照射型ＣＭＯＳセンサ１００は受光部５０や読み出し回路６０などが形成されたシリコンウェハ１１０の表面側を支持基板３１０となるシリコンウェハと貼り合わせることによって、物理的な強度を向上させている。しかし、シリコンウェハ同士を貼り合わせた場合、貼り合わせ界面にボイド１３０（空隙）が発生する。特に、ウェハ周辺では、パーティクルが付着すること、および小さな気泡がウェハ外周に沿って内封することによってボイド１３０がより多く発生する。
そして、貼り合わせウェハのボイド１３０の部分にレーザを照射すると、ボイド１３０に閉じ込められた気体等が急激に膨張して、ボイド１３０周辺が爆発状態となり、周辺のチップにもシリコンのかけらが飛び散る。

第２の実施形態の裏面照射型ＣＭＯＳセンサ１００の製造方法では、このボイド１３０の部分にレーザを照射した場合の爆発を回避するため、以下の２つの方法を採用する。
まず第１に、ボイド１３０がより多く発生するシリコンウェハ１１０周辺にはレーザを照射しない。図５に記載されているように、レーザ照射領域１２０を裏面照射型ＣＭＯＳセンサ１００が形成されているチップ周辺に限定し、ボイド１３０がより多く発生するウェハ周辺にはレーザが照射されないようにすることで、ボイド１３０周辺の爆発のリスクを減らす。
第２に、貼り合わせ後のシリコンウェハ１１０を検査し、ボイド１３０が存在するチップの位置を記録して、レーザ照射時、シリコンウェハ１１０の周辺領域に加えてボイド１３０が存在するチップもレーザ照射から除外する。
なお、シリコンウェハ１１０の周辺領域以外ではボイド１３０がほとんどない場合には、上記周辺領域のみをレーザ照射から除外するだけでもよい。

［第３の実施形態］
図６は、酸化膜の有無によるイオン注入されたボロンのプロファイルの違いを示すグラフである。
第３の実施形態の裏面照射型ＣＭＯＳセンサ１００の製造方法は、裏面照射型ＣＭＯＳセンサ１００の裏面へのボロンイオンの注入方法に関する。
図４に示すように受光部５０の裏面（光が入射する面）にはＰ＋拡散層２７０が形成される。これは、裏面の界面に発生する電子正孔対の電子をＰ＋拡散層２７０の正孔との再結合により消滅させ、暗電流とならないようにするためのものである。
一方、入射する光子がこのＰ＋拡散層２７０の内部で光電変換を起こした場合には、裏面照射型ＣＭＯＳセンサ１００はこの光子を検出することができない。また、裏面照射型ＣＭＯＳセンサ１００を電子衝撃型ＣＭＯＳセンサ３６０のセンサとして用いた場合には、Ｐ＋拡散層２７０の内部でシリコン結晶と衝突して増倍した電子は電子衝撃型ＣＭＯＳセンサ３６０としてカウントできない。

したがって、裏面のＰ＋拡散層２７０の形成では、比較的高濃度（例えば１０^１９／ｃｍ^３以上）で浅い（例えば拡散深さ０．１μ以下）拡散を形成する必要がある。このような浅いプロファイルをイオン注入で形成するためには、レーザアニールによる拡散が無視できるとしても、例えば数ＫｅＶ未満の非常に低いエネルギーでイオンを注入する必要がある。しかし、低いエネルギーでイオン注入することには困難な場合がある。また、イオン注入時の金属の汚染による白点の発生も課題として存在する。
これに対する対策としては、シリコン表面に酸化膜を形成し、酸化膜を介してイオンを注入してアニールし、その後に酸化膜を除去するという方法が考えられる。
図６（ａ）はほとんど酸化膜がない状態のシリコンにボロンを注入した場合のボロンのプロファイル、図６（ｂ）は酸化膜を介してボロンを注入した場合のボロンのプロファイルを示す。図６（ａ）と図６（ｂ）とを比較することによって、酸化膜を介してボロンを注入することによって、イオン注入されたボロンのプロファイルのシリコン界面からの深さが浅くなっていることがわかる。なお、図６の横軸はウェハ表面からの距離、縦軸はイオン注入プロファイル（リニアスケール）である。

しかし、酸化膜を介してイオンを注入する場合、形成された酸化膜厚のばらつきによって拡散深さがばらつくという新たな課題が発生する。
第３の実施形態の裏面照射型ＣＭＯＳセンサ１００の製造方法では、裏面照射型ＣＭＯＳセンサ１００の裏面に酸化膜を形成した後、その酸化膜の膜厚を測定し、測定した酸化膜の膜厚に応じてイオン注入エネルギーを調整することによって、形成された酸化膜の膜厚によらず、拡散深さのばらつきが少なく、かつ急峻なプロファイルを備えたＰ＋拡散層２７０を形成している。そして、暗電流が小さく、かつ幅広いエネルギー範囲の光子に対して感度が高くばらつきの少ない、裏面照射型ＣＭＯＳセンサ１００の製造を可能としている。さらに、この方法で製造された裏面照射型ＣＭＯＳセンサ１００をセンサとして用いた電子衝撃型ＣＭＯＳセンサ３６０においては、特に高感度な特性が得られる。
また、電子衝撃型ＣＭＯＳセンサをソフトＸ線用のセンサとして用いた場合、Ｘ線の波長によっては裏面のＰ＋拡散層が厚いと感度が低下することがある。第３の実施形態の裏面照射型ＣＭＯＳセンサの製造方法では、浅いＰ＋拡散層を精度よく形成することができるため、Ｘ線の波長によらず感度のよい電子衝撃型ＣＭＯＳセンサを製造することができる。

［第４の実施形態］
図７は、第４の実施形態の裏面照射型ＣＭＯＳセンサ１００の受光部５０周辺の模式的断面図の一例である。第４の実施形態の裏面照射型ＣＭＯＳセンサ１００は、第１の実施形態の裏面照射型ＣＭＯＳセンサ１００に対して、裏面から表面に向かって所定の深さで形成され、受光部５０の周囲を囲むディープトレンチ分離２９０が形成され、さらにディープトレンチ分離２９０にＰ＋拡散層２７０が形成されている点が異なる。
第４の実施形態の裏面照射型ＣＭＯＳセンサ１００では、受光部５０の周囲にディープトレンチ分離２９０を形成し、遮光材料を埋め込むか、または、内部にエアギャップなどの光学的な反射機能を奏する構造を形成することにより、受光部５０からフローティングディフュージョン２１０または隣接する画素１０の受光部５０への迷光を遮断することができる。また、裏面照射型ＣＭＯＳセンサ１００を用いた電子衝撃型ＣＭＯＳセンサ３６０においては、シリコン基板３０５内で増倍した電子の隣接する画素１０の受光部５０へのリークを遮断することができる。しかし、ディープトレンチ分離２９０の界面においても、シリコン基板３０５の裏面と同様、欠陥により暗電流が発生する。このため、第４の実施形態の裏面照射型ＣＭＯＳセンサ１００では、シリコン基板３０５の裏面に加えてディープトレンチ分離２９０にもＰ＋拡散層２７０を形成するためにボロンイオンを注入し、レーザ照射により注入されたイオンを活性化することによって、暗電流の増加を防止している。
なお、図７の例ではディープトレンチ分離２９０の内部にシリコン酸化膜２８０を埋め込んでいるが、エアギャップにしてもよいしアルミニウムなどを埋め込んでもよい。

この、シリコン基板３０５の裏面に加えてディープトレンチ分離２９０にもＰ＋拡散層２７０を形成する方法は以下のとおりである。
まず、裏面照射型ＣＭＯＳセンサ１００の裏面で受光部５０の周囲にトレンチドライエッチングによりディープトレンチ分離２９０を形成する。
次に、ディープトレンチ分離２９０を含む裏面全体にボロンイオンを注入する。
次に、ディープトレンチ分離２９０を含む裏面全体にレーザを照射し、ボロンを活性化する。
また、第４の実施形態の裏面照射型ＣＭＯＳセンサ１００の製造方法では、第１の実施形態と同様、アナログ回路４０に対する影響の少ないレーザの照射方法（第１の実施形態の１）から５）のうちのいずれか）を用いる。

［第５の実施形態］
図８は、第５の実施形態の裏面照射型ＣＭＯＳセンサ１００の受光部５０周辺の模式的断面図の一例であり、図９は第５の実施形態の裏面照射型ＣＭＯＳセンサ１００の製造方法を説明する模式的断面図である。第５の実施形態の裏面照射型ＣＭＯＳセンサ１００は、第１の実施形態の裏面照射型ＣＭＯＳセンサ１００に対して、裏面から表面に向かって所定の深さで形成され、受光部５０の周囲を囲むディープトレンチ分離２９０が形成され、さらにディープトレンチ分離２９０に正孔誘起膜３００が形成されている点が異なる。
受光部５０に対向するシリコン基板３０５の裏面に正孔誘起膜３００を形成した場合、特に、裏面照射型ＣＭＯＳセンサ１００を用いた電子衝撃型ＣＭＯＳセンサ３６０において、膜に強い電荷が発生し、使用時間が長くなると暗電流が増加する。
一方、急峻な形状のディープトレンチ分離２９０の界面にイオン注入によって浅いＰ＋拡散層２７０を形成することは困難を伴う。
第５の実施形態の裏面照射型ＣＭＯＳセンサ１００では、裏面には、正孔誘起膜３００ではなく、イオン注入によりＰ＋拡散層２７０を形成することによって、正孔誘起膜３００の帯電による耐久性の劣化を回避し、一方、ディープトレンチ分離２９０の表面には、イオン注入によるＰ＋拡散層２７０ではなく、正孔誘起膜３００を形成することによって、ディープトレンチ分離２９０の表面が確実に正孔リッチな状態になるようにしている。

この、裏面にＰ＋拡散層２７０を形成し、ディープトレンチ分離２９０の表面に正孔誘起膜３００を形成する方法を図９を用いて説明する。
まず、裏面照射型ＣＭＯＳセンサ１００の裏面にボロンイオンを注入し、レーザアニールにより注入したボロンを活性化する。この場合、ボロンイオンを第５の実施形態よりも深く注入してもよい。
次に、裏面照射型ＣＭＯＳセンサ１００の裏面で受光部５０の周囲にトレンチドライエッチングによりディープトレンチ分離２９０を形成する。
次に、図９（ａ）に示すように、裏面照射型ＣＭＯＳセンサ１００の裏面とディープトレンチ分離２９０の表面に正孔誘起膜３００を形成する。
次に、図９（ｂ）に示すように、ＣＭＰなどの方法により裏面に形成された正孔誘起膜３００を研磨して除去する。なお、ボロンイオンをより深く注入した場合は、ボロン拡散層の深さが適正になるよう、裏面のシリコンも研磨、除去する。
また、第５の実施形態の裏面照射型ＣＭＯＳセンサ１００の製造方法でも、第１の実施形態と同様、アナログ回路４０に対する影響の少ないレーザの照射方法（第１の実施形態の１）から５）のうちのいずれか）を用いる。

［第６の実施形態］
図１０は、第６の実施形態の電子衝撃型ＣＭＯＳセンサ３６０の構造と動作を説明する模式的断面図である。
図１０において、Ｐ型シリコン２００中にＮ型の受光部５０を備え、裏面（図１０の上の面）にＰ＋拡散層２７０とシリコン酸化膜２８０とが形成されたシリコン基板３０５と、支持基板３１０とが貼り合わせされた裏面照射型ＣＭＯＳセンサ１００が密封パッケージ３５０の底面内側に封入されている。また、光電陰極板３２０が裏面照射型ＣＭＯＳセンサ１００の裏面（受光面）に対向して配置され、裏面照射型ＣＭＯＳセンサ１００と光電陰極板３２０との間は真空状態で密封されている。光電陰極板３２０は高圧電源３４０により裏面照射型ＣＭＯＳセンサ１００に対して高い負電圧が印加されている。光電陰極板３２０に光子（ＰＨＯＴＯＮ）が入射すると電子（ＥＬＥＣＴＲＯＮ）が発生し、発生した電子は裏面照射型ＣＭＯＳセンサ１００と光電陰極板３２０との間に印加された電界により加速しながら裏面照射型ＣＭＯＳセンサ１００に入射する。裏面照射型ＣＭＯＳセンサ１００のシリコン基板３０５に到達した電子はシリコン結晶と衝突することにより電子正孔対を生成し、電子正孔対の生成により増倍された電子は受光部５０に到達することによりセンサ出力となる。

第６の実施形態の電子衝撃型ＣＭＯＳセンサ３６０の製造方法では、裏面照射型ＣＭＯＳセンサ１００を密封パッケージ３５０の底面内側に３５０にダイボンドする固着工程と、密封パッケージ３５０の上面に、裏面照射型ＣＭＯＳセンサ１００の受光面に対向して光電陰極板３２０を配置する配置工程と、裏面照射型ＣＭＯＳセンサ１００と光電陰極板３２０との間の空間を真空状態で密閉する封入工程とを含む。
また、第６の実施形態の電子衝撃型ＣＭＯＳセンサ３６０では、暗電流低減のために、裏面照射型ＣＭＯＳセンサ１００の裏面に浅いボロンのＰ＋拡散層２７０が形成されている。第６の実施形態の電子衝撃型ＣＭＯＳセンサ３６０の製造方法では、このＰ＋拡散層２７０をイオン注入とレーザアニールとにより形成している。
このレーザアニールでは、第１の実施形態と同様、アナログ回路４０に対する影響の少ないレーザの照射方法（第１の実施形態の１）から５）のうちのいずれか）を用いることが望ましい。
また、レーザアニール時のボイド１３０周辺の爆発を避けるために第２の実施形態のようにレーザ照射領域１２０の限定を行うことが望ましい。
また、浅いボロンのＰ＋拡散層２７０を精度よく形成するためには第４の実施形態の、シリコン酸化膜を介してのイオン注入を行うことが望ましい。
また、増倍した電子の隣接する画素１０へのリークを避けつつ、暗電流の増加を回避するためには第５または第６の実施形態のディープトレンチ分離２９０を裏面照射型ＣＭＯＳセンサ１００に追加することが望ましい。

［第７の実施形態］
図１１は、第７の実施形態の電子衝撃型ＣＭＯＳセンサ３６０の構造と動作を説明する模式的断面図である。第７の実施形態の電子衝撃型ＣＭＯＳセンサ３６０の構造は、裏面照射型ＣＭＯＳセンサ１００を光電陰極板３２０に対して７°または２２°傾斜してダイボンドするために裏面照射型ＣＭＯＳセンサ１００と密封パッケージ３５０の底面内側との間に金属などの導電性材料を用いたチップ固定台３７０が挿入されている点を除いて、第６の実施形態の電子衝撃型ＣＭＯＳセンサ３６０の構造と同一である。
第７の実施形態の電子衝撃型ＣＭＯＳセンサ３６０に用いられる裏面照射型ＣＭＯＳセンサ１００には（１００）面のシリコン基板３０５が用いられている。この場合、（１００）面に垂直な方向からシリコンの結晶の特定の位置に電子が入射すると、入射する電子とシリコン原子との相互作用が起きず、電子がシリコンの結晶をすり抜けてしまい、シリコン基板３０５内部での電子の増倍作用が弱くなる。そして、このことにより、電子衝撃型ＣＭＯＳセンサ３６０の感度が劣化する、あるいは局所的に劣化し黒点となる場合がある。
第７の実施形態の電子衝撃型ＣＭＯＳセンサ３６０では、この課題に対する対策として電子が入射する位置によらず確実にシリコン原子と相互作用を起こすことのできる角度である、７°または２２°傾斜した方向から入射するよう、裏面照射型ＣＭＯＳセンサ１００を光電陰極板３２０に対して７°または２２°傾斜してダイボンドしている。

本発明において、シリコン基板３０５が『シリコン基板』に相当し、受光部５０が『受光部』に相当し、Ｐ＋拡散層２７０が『Ｐ＋拡散層』に相当し、裏面照射型ＣＭＯＳセンサ１００が『裏面照射型ＣＭＯＳセンサ』に相当し、アナログ回路４０が『アナログ回路』に相当し、画素領域２０が『画素領域』に相当し、走査方向７０が『走査方向』に相当し、画素１０が『画素』に相当し、読み出し回路６０が『読み出し回路』に相当し、デジタル回路３０が『デジタル回路』に相当し、支持基板３１０が『支持基板』に相当し、シリコンウェハ１１０が『シリコンウェハ』に相当し、ボイド１３０が『ボイド』に相当し、ディープトレンチ分離２９０が『ディープトレンチ分離』に相当し、正孔誘起膜３００が『正孔を誘起する膜』に相当し、転送ゲート２２０が『転送ゲート』に相当し、フローティングディフュージョン２１０が『フローティングディフュージョン』に相当し、密封パッケージ３５０が『密封パッケージ』に相当し、光電陰極板３２０が『光電陰極板』に相当し、電子衝撃型ＣＭＯＳセンサ３６０が『電子衝撃型ＣＭＯＳセンサ』に相当する。

本発明の好ましい実施形態は上記の通りであるが、本発明はそれだけに制限されない。本発明の精神と範囲から逸脱することのない様々な実施形態が他になされることは理解されよう。さらに、本実施形態において、本発明の構成による作用および効果を述べているが、これら作用および効果は、一例であり、本発明を限定するものではない。

１０ 画素
２０ 画素領域
３０ デジタル回路
４０ アナログ回路
５０ 受光部
６０ 読み出し回路
７０ 走査方向
１００ 裏面照射型ＣＭＯＳセンサ
１１０ シリコンウェハ
１３０ ボイド
２１０ フローティングディフュージョン
２２０ 転送ゲート
２３０ 金属配線
２７０ Ｐ＋拡散層
２９０ ディープトレンチ分離
３００ 正孔誘起膜
３０５ シリコン基板
３１０ 支持基板
３２０ 光電陰極板
３５０ 密封パッケージ
３６０ 電子衝撃型ＣＭＯＳセンサ

Claims (9)

1. シリコン基板の内部にＮ型の受光部を形成する形成工程と、
   前記シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、
   注入されたイオンを活性化するために前記裏面からレーザを照射する照射工程と、を含み、
   前記レーザは裏面照射型ＣＭＯＳセンサの、表面にアナログ回路が形成された領域を除外して照射され、
   前記裏面照射型ＣＭＯＳセンサは、前記レーザの走査方向に垂直な方向において、各画素の前記受光部と読み出し回路とが交互に配置され、前記受光部を前記レーザの走査方向に垂直な方向に沿って延長したチップ周辺部に前記アナログ回路が配置されるとともに、前記受光部を前記レーザの走査方向に沿って延長したチップ周辺部にデジタル回路が配置され、
   前記レーザは、前記裏面照射型ＣＭＯＳセンサの前記受光部と前記表面に前記デジタル回路が形成された領域とに照射される、裏面照射型ＣＭＯＳセンサの製造方法。
2. シリコン基板の表面に、内部にＮ型の受光部を備えた略長方形の画素領域と、前記画素領域の１辺または対向する２辺に隣接するアナログ回路領域と、を形成する形成工程と、
   前記シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、
   注入されたイオンを活性化するために前記裏面からレーザを照射する照射工程と、を含み、
   前記レーザは前記アナログ回路領域が隣接する前記画素領域の１辺または対向する２辺に平行な方向に照射される、裏面照射型ＣＭＯＳセンサの製造方法。
3. シリコン基板の内部にＮ型の受光部を形成する形成工程と、
   前記Ｎ型の受光部が形成された前記シリコン基板を支持基板と貼り合わせる貼合工程と、
   前記シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、
   注入されたイオンを活性化するために前記裏面からレーザを照射する照射工程と、
   前記貼合工程で生じたボイドが存在するチップの位置を記録する記録工程と、を含み、
   前記レーザはシリコンウェハの周辺領域と前記ボイドが存在するチップとを除外して照射され、前記周辺領域が前記レーザの照射によって加熱されることがない、裏面照射型ＣＭＯＳセンサの製造方法。
4. シリコン基板の内部にＮ型の受光部を形成する形成工程と、
   前記シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、
   注入されたイオンを活性化するために前記裏面からレーザを照射する照射工程と、を含み、
   前記レーザは裏面照射型ＣＭＯＳセンサの、表面にアナログ回路が形成された領域を除外して照射され、
   前記シリコン基板の前記裏面に酸化膜を形成する酸化膜形成工程と、
   形成された前記酸化膜の膜厚を測定する膜厚測定工程と、をさらに含み、
   前記注入工程では前記酸化膜を介してイオンが注入され、前記注入工程におけるイオン注入エネルギーは前記酸化膜の膜厚に応じて決定される、裏面照射型ＣＭＯＳセンサの製造方法。
5. シリコン基板の内部にＮ型の受光部を形成する形成工程と、
   前記シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、
   注入されたイオンを活性化するために前記裏面からレーザを照射する照射工程と、を含み、
   前記レーザは裏面照射型ＣＭＯＳセンサの、表面にアナログ回路が形成された領域を除外して照射され、
   前記シリコン基板の前記裏面で前記受光部の周囲にトレンチドライエッチングによりディープトレンチ分離を形成するディープトレンチ分離形成工程をさらに含み、
   前記注入工程では、前記シリコン基板の前記裏面に加えて前記ディープトレンチ分離にもＰ＋拡散層を形成するイオンを注入する、裏面照射型ＣＭＯＳセンサの製造方法。
6. シリコン基板の内部にＮ型の受光部を形成する形成工程と、
   前記シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、
   注入されたイオンを活性化するために前記裏面からレーザを照射する照射工程と、を含み、
   前記レーザは裏面照射型ＣＭＯＳセンサの、表面にアナログ回路が形成された領域を除外して照射され、
   前記シリコン基板の前記裏面で、前記受光部の周囲にトレンチドライエッチングによりディープトレンチ分離を形成するディープトレンチ分離形成工程と、
   前記シリコン基板の前記裏面および前記ディープトレンチ分離の表面に正孔を誘起する膜を形成する正孔誘起膜形成工程と、
   前記シリコン基板の前記裏面に形成された前記正孔を誘起する膜をＣＭＰにより研磨して除去する研磨工程と、をさらに含む、裏面照射型ＣＭＯＳセンサの製造方法。
7. シリコン基板の内部にＮ型の受光部を形成する形成工程と、
   前記Ｎ型の受光部が形成された前記シリコン基板を支持基板と貼り合わせる貼合工程と、
   前記シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、
   注入されたイオンを活性化するために前記裏面からレーザを照射する照射工程と、
   前記シリコン基板の前記裏面に酸化膜を形成する酸化膜形成工程と、
   形成された前記酸化膜の膜厚を測定する膜厚測定工程と、を含み、
   前記レーザはシリコンウェハの周辺領域を除外して照射され、前記周辺領域が前記レーザの照射によって加熱されることがなく、かつ、
   前記注入工程では前記酸化膜を介してイオンが注入され、前記注入工程におけるイオン注入エネルギーは前記酸化膜の膜厚に応じて決定される、裏面照射型ＣＭＯＳセンサの製造方法。
8. シリコン基板の内部にＮ型の受光部を形成する形成工程と、
   前記Ｎ型の受光部が形成された前記シリコン基板を支持基板と貼り合わせる貼合工程と、
   前記シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、
   注入されたイオンを活性化するために前記裏面からレーザを照射する照射工程と、
   前記シリコン基板の前記裏面で前記受光部の周囲にトレンチドライエッチングによりディープトレンチ分離を形成するディープトレンチ分離形成工程と、を含み、
   前記レーザはシリコンウェハの周辺領域を除外して照射され、前記周辺領域が前記レーザの照射によって加熱されることがなく、かつ、
   前記注入工程では、前記シリコン基板の前記裏面に加えて前記ディープトレンチ分離にもＰ＋拡散層を形成するイオンを注入する、裏面照射型ＣＭＯＳセンサの製造方法。
9. シリコン基板の内部にＮ型の受光部を形成する形成工程と、
   前記Ｎ型の受光部が形成された前記シリコン基板を支持基板と貼り合わせる貼合工程と、
   前記シリコン基板の裏面にＰ＋拡散層を形成するイオンを注入する注入工程と、
   注入されたイオンを活性化するために前記裏面からレーザを照射する照射工程と、
   前記シリコン基板の前記裏面で、前記受光部の周囲にトレンチドライエッチングによりディープトレンチ分離を形成するディープトレンチ分離形成工程と、
   前記シリコン基板の前記裏面および前記ディープトレンチ分離の表面に正孔を誘起する膜を形成する正孔誘起膜形成工程と、
   前記シリコン基板の前記裏面に形成された前記正孔を誘起する膜をＣＭＰにより研磨して除去する研磨工程と、を含み、
   前記レーザはシリコンウェハの周辺領域を除外して照射され、前記周辺領域が前記レーザの照射によって加熱されることがない、裏面照射型ＣＭＯＳセンサの製造方法。