JP7625136B2

JP7625136B2 - 半導体装置

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Publication number: JP7625136B2
Application number: JP2024510800A
Authority: JP
Inventors: 一廣西村; 晃一田口; 武志王丸; 是英岡本; 幸幹東
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2022-03-29
Filing date: 2022-03-29
Publication date: 2025-01-31
Anticipated expiration: 2042-03-29
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Description

本開示は半導体装置に関し、特に、インバータなどの電力変換装置に用いられる半導体装置に関する。

電力変換装置などに用いられる半導体装置では、スイッチング素子に流れる過電流を検出して、スイッチング素子の駆動を停止する過電流保護回路が設けられる。過電流保護回路の方式は、非飽和電圧検出、センス電流検出の２方式が主流であり、前者の例として、特許文献１に開示される図５のスナバ装置などが挙げられる。

特開２００６－４２４１０号公報

非飽和電圧検出方式では、検出回路の保護に高耐圧ダイオードが使用されるが、高耐圧ダイオードは、一般的に制御基板に実装されるため、半導体装置のドレイン端子などの高電圧端子と電気的に接続されている。このため、制御基板の高耐圧ダイオードに接続される半導体装置のドレイン端子は、周辺の端子との絶縁距離を長く確保する必要があり、制御基板の基板パターンおよび半導体装置の端子配列の設計自由度が低下するという問題がある。また、特許文献１の図８に開示されるように、高耐圧ダイオードはスイッチング素子と同一の導電材上に実装され、スナバ回路を有したプリント基板と共に絶縁樹脂で充填する形態を採っているため、半導体装置の熱容量が大きくなり、高耐圧ダイオードとスイッチング素子との熱結合性が悪く、過電流検出回路の検出精度に課題がある。

本開示は上記のような問題を解決するためになされたものであり、制御基板および半導体装置の設計自由度を向上でき、過電流検出回路の検出精度を向上した半導体装置を提供することを目的とする。

本開示に係る半導体装置は、第１の電位が与えられる第１の主端子と、前記第１の電位よりも低い第２の電位が与えられる第２の主端子と、外部に設けられる過電流検出回路に接続される制御端子と、前記第１の主端子と前記第２の主端子との間に接続されたＭＯＳトランジスタを有した少なくとも１つの半導体素子と、前記第１の主端子にカソードが電気的に接続され、前記制御端子にアノードが電気的に接続され、前記過電流検出回路を保護する少なくとも１つのダイオードと、を備え、前記少なくとも１つの半導体素子は、導体板の上に搭載され、前記少なくとも１つの半導体素子および前記少なくとも１つのダイオードが絶縁樹脂で封止される。

本開示に係る半導体装置によれば、少なくとも１つのダイオードを半導体装置内に設けることで、第１の主端子と制御端子を半導体装置の内部で絶縁樹脂により絶縁することができ、外部に設ける制御基板および半導体装置の端子配列の設計自由度が向上し、また、過電流検出回路の検出精度が向上する。

本開示に係る実施の形態１の半導体装置および過電流検出回路の構成を示す回路図である。本開示に係る実施の形態１の半導体装置の樹脂封止された状態の構成を示す斜視図である。本開示に係る実施の形態１の半導体装置の断面図である。本開示に係る実施の形態１の半導体装置の断面図である。本開示に係る実施の形態２の半導体装置の樹脂封止された状態の構成を示す斜視図である。本開示に係る実施の形態２の半導体装置の半導体素子に通電した場合の導体板の温度分布を示す概念図である。本開示に係る実施の形態３の半導体装置の樹脂封止された状態の構成を示す斜視図である。本開示に係る実施の形態３の半導体装置の半導体素子に通電した場合の導体板の温度分布を示す概念図である。本開示に係る実施の形態４の半導体装置の樹脂封止された状態の構成を示す斜視図である。本開示に係る実施の形態４の半導体装置の半導体素子に通電した場合の導体板の温度分布を示す概念図である。本開示に係る実施の形態５の半導体装置の樹脂封止された状態の構成を示す斜視図である。本開示に係る実施の形態５の半導体装置の等価回路図である。本開示に係る実施の形態６の半導体装置の断面図である。本開示に係る実施の形態７の半導体装置の樹脂封止された状態の構成を示す斜視図である。本開示に係る実施の形態７の半導体装置の断面図である。本開示に係る実施の形態８の半導体装置および過電流検出回路の構成を示す回路図である。本開示に係る実施の形態８の半導体装置の樹脂封止された状態の構成を示す斜視図である。本開示に係る実施の形態８の半導体装置の断面図である。本開示に係る実施の形態９の半導体装置および過電流検出回路の構成を示す回路図である。本開示に係る実施の形態９の半導体装置の樹脂封止された状態の構成を示す斜視図である。本開示に係る実施の形態９の半導体装置の断面図である。本開示に係る実施の形態１０の半導体装置の樹脂封止された状態の構成を示す斜視図である。本開示に係る実施の形態１０の半導体装置の等価回路図である。本開示に係る実施の形態１０の半導体装置の断面図である。前提技術としての半導体装置および過電流検出回路の構成を示す回路図である。ＭＯＳＦＥＴの飽和電圧の温度特性を示す図である。

＜実施の形態１＞
図１は本開示に係る実施の形態１の半導体装置１００および過電流検出回路９０の構成を示す回路図である。図１示すように半導体装置１００は、電力を供給する電力端子ＰＴと基準電位ＧＮＤとの間に接続された、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるＭＯＳトランジスタＱ１と、ＭＯＳトランジスタＱ１に逆並列に接続されたダイオードＤ１と、ＭＯＳトランジスタＱ１の温度を検出する温度センサＴＳとを有した半導体素子ＳＥを備えている。また、ＭＯＳトランジスタＱ１のドレイン端子ＤＴにカソードが接続された、例えば数百Ｖ～数ｋＶの耐圧の高耐圧ダイオードＨＤを備えている。高耐圧ダイオードＨＤは、電力端子ＰＴに印加される高電圧から過電流検出回路９０を保護するために設けられている。

ＭＯＳトランジスタＱ１のソース端子ＳＴは基準電位ＧＮＤに接続されると共に、ダイオードＤ１のアノードに接続され、ダイオードＤ１のカソードはドレイン端子ＤＴに接続されている。

温度センサＴＳは、温度検出ダイオードで構成されており、カソード端子ＫＴおよびアノード端子ＡＴを有している。

ＭＯＳトランジスタＱ１のゲート端子ＧＴと、温度センサＴＳのカソード端子ＫＴおよびアノード端子ＡＴは、過電流検出回路９０に設けられた制御回路ＣＣに接続されるが、便宜的に制御回路ＣＣとの接続関係は省略している。

過電流検出回路９０に設けられた制御回路ＣＣは、ＭＯＳトランジスタＱ１のゲート信号を制御し、温度センサＴＳの出力信号をモニタすると共に、過電流判定閾値を監視しているが、図１においては、便宜的に過電流判定閾値を検出する検出端子ＤＥＳＡＴと、外部からの信号入力端子ＩＮのみを示している。

高耐圧ダイオードＨＤのアノードは、半導体装置１００の制御端子ＰＶＴを介して、過電流検出回路９０内の抵抗Ｒ０に接続され、抵抗Ｒ０は、制御回路ＣＣの検出端子ＤＥＳＡＴに接続されている。また、抵抗Ｒ０はコンデンサＣ１の一方の電極に接続され、コンデンサＣ１の他方の電極は、過電流検出回路９０内の基準電位ＧＮＤに接続されている。

過電流検出回路９０内の基準電位ＧＮＤと半導体装置１００内の基準電位ＧＮＤとは、共通に接続されている。

なお、図１に示す半導体装置１００は、電力端子ＰＴと基準電位ＧＮＤとの間に接続されたＭＯＳトランジスタＱ１とダイオードＤ１とで構成される半導体素子を示しているが、基準電位ＧＮＤと、接地電位との間にＭＯＳトランジスタＱ１およびダイオードＤ１同様のトランジスタおよびダイオードのペアが接続されたインバータ回路の構成を採ることもできるし、複数のインバータ回路を並列に接続した構成とすることもできる。

図２は、絶縁樹脂ＲＳで封止された状態の半導体装置１００の構成を示す斜視図であり、絶縁樹脂ＲＳの輪郭は破線で示されている。

図２に示すように、半導体装置１００は、ヒートスプレッダとして機能する導体板ＣＭ１を基板とし、導体板ＣＭ１の上面である一方主面上に半導体素子ＳＥが搭載されている。導体板ＣＭ１としては、熱伝導率が高い材料、例えば銅またはアルミニウムが用いられ、半導体素子ＳＥと、外部のヒートシンクとの間において、緩衝材として機能すると共に放熱効率を高める。

半導体素子ＳＥは、図１に示したＭＯＳトランジスタＱ１およびダイオードＤ１が一体となった素子であり、半導体素子ＳＥの一方主面である上面には板状の導電材であるソース端子ＳＴの一方端が接続され、ソース端子ＳＴの他方端は、絶縁樹脂ＲＳの側面の１つから外部に突出している。

半導体素子ＳＥの他方主面である下面は、導体板ＣＭ１に電気的に接続されている。導体板ＣＭ１の上面には、板状の導電材であるドレイン端子ＤＴの一方端が接続され、ドレイン端子ＤＴの他方端は、絶縁樹脂ＲＳの側面の１つから外部に突出している。ソース端子ＳＴの他方端が突出する絶縁樹脂ＲＳの側面と、ドレイン端子ＤＴの他方端が突出する絶縁樹脂ＲＳの側面とは、互いに対向する位置関係にある。

半導体素子ＳＥの上面には、温度センサＴＳが搭載され、温度センサＴＳは、上面に設けられた図示されないカソード電極およびアノード電極が、配線ＷＲを介して板状の導電材であるカソード端子ＫＴおよびアノード端子ＡＴのそれぞれの一方端に電気的に接続されている。カソード端子ＫＴおよびアノード端子ＡＴのそれぞれの他方端は、ドレイン端子ＤＴの他方端と同じ絶縁樹脂ＲＳの側面から外部に突出している。

温度センサＴＳの出力は、カソード端子ＫＴおよびアノード端子ＡＴを介して過電流検出回路９０の制御回路ＣＣにフィードバックされ、半導体素子ＳＥの温度が所定値よりも高くなった場合には、ＭＯＳトランジスタＱ１のスイッチング動作を止めるなどの保護動作を行う。温度センサＴＳを半導体素子ＳＥの上面に搭載することで、半導体素子ＳＥの正確な温度を取得でき、保護動作を正確に行うことができる。

また、半導体素子ＳＥの上面の図示されないゲートパッドは、配線ＷＲを介して板状の導電材であるゲート端子ＧＴの一方端に電気的に接続されている。ゲート端子ＧＴの他方端は、ドレイン端子ＤＴの他方端と同じ絶縁樹脂ＲＳの側面から外部に突出している。

導体板ＣＭ１の上面には、半導体素子ＳＥから離れた位置に高耐圧ダイオードＨＤが搭載されている。高耐圧ダイオードＨＤは、配線ＷＲを介して板状の導電材である制御端子ＰＶＴの一方端に電気的に接続されている。制御端子ＰＶＴの他方端は、ドレイン端子ＤＴの他方端と同じ絶縁樹脂ＲＳの側面から外部に突出している。なお、高耐圧ダイオードＨＤの上面はアノードとなり、下面はカソードとなっている。

図２におけるＡ－Ａ線での矢示方向断面図を図３に示し、Ｂ－Ｂ線での矢示方向断面図を図４に示す。なお、図３、図４では絶縁樹脂ＲＳの図示は省略している。

図３に示すように、半導体素子ＳＥおよび高耐圧ダイオードＨＤのカソード層ＫＤは、導体板ＣＭ１の上面に導電性材料ＣＭ２によって接続されている。導電性材料ＣＭ２は、例えば、はんだ、導電性樹脂、Ａｇシンター材、Ｃｕシンター材を使用することができる。

また、ソース端子ＳＴは、半導体素子ＳＥの上面の図示されないＭＯＳトランジスタＱ１のソース電極に導電性材料ＣＭ３によって接続されている。導電性材料ＣＭ３は導電性材料ＣＭ２と同じ材料を用いることができる。

なお、半導体素子ＳＥのダイオードＤ１のカソード電極は、ＭＯＳトランジスタＱ１のソース電極と共通であり、ダイオードＤ１のアノード電極は、ＭＯＳトランジスタＱ１のドレイン電極と共通である。

図４に示すように、高耐圧ダイオードＨＤのカソード層ＫＤは、高耐圧ダイオードＨＤの下面側にあり、導体板ＣＭ１の上面に導電性材料ＣＭ２によって接続されている。高耐圧ダイオードＨＤのアノード層ＡＤは、カソード層ＫＤとは反対の上面側にあり、配線ＷＲがワイヤボンディングにより接続されている。なお、カソード層ＫＤおよびアノード層ＡＤには、それぞれカソード電極およびアノード電極を設けることができるが、便宜的に図示は省略している。また、配線ＷＲは制御端子ＰＶＴの一方端にワイヤボンディングにより接続されている。なお、配線ＷＲには、例えば、アルミニウム配線を用いることができる。

以上説明したように、実施の形態１の半導体装置１００は、高耐圧ダイオードＨＤを内蔵しているので、絶縁樹脂ＲＳの内部で端子絶縁が可能となるため、制御端子ＰＶＴとドレイン端子ＤＴとの絶縁距離を、従来の半導体装置よりも短縮することができ、制御基板および半導体装置の端子配列の設計自由度が向上する。制御端子ＰＶＴとドレイン端子ＤＴとの絶縁距離は図２において、矢印で示す間隔ＩＤで定義される。

また、非飽和検出電圧は、スイッチング素子であるＭＯＳトランジスタＱ１の飽和電圧、高耐圧ダイオードＨＤの順方向電圧および抵抗電力損失の和で決定されるが、スイッチング素子がＭＯＳＦＥＴの場合、ＭＯＳＦＥＴ飽和電圧の正の温度特性が大きいため、過電流検出回路の動作温度範囲に影響を及ぼす。

この問題について、図２５に示す前提技術となる過電流検出回路７０を用いて説明する。なお、図２５においては、図１を用いて説明した過電流検出回路９０および半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図２５に示されるように、過電流検出回路７０は、高耐圧ダイオードＨＤを内蔵し、半導体装置８０のＭＯＳトランジスタＱ１のドレイン端子ＤＴは、制御端子ＰＶＴと電力端子ＰＴに接続されている。

制御端子ＰＶＴには、高耐圧ダイオードＨＤのカソードが接続され、高耐圧ダイオードＨＤのアノードは、過電流検出回路７０内の抵抗Ｒ０に接続されている。

このような過電流検出回路７０の過電流判定閾値Ｖ_{ＤＥＳＡＴ}は、図２５に示されるトランジスタの飽和電圧Ｖ_ＤＳ、高耐圧ダイオードＨＤの順方向電圧Ｖ_Ｆ、ＭＯＳトランジスタＱ１の飽和電圧Ｖ_ＤＳおよび抵抗電力損失（Ｉ_ＣＨＧ×Ｒ_{ＤＥＳＡＴ}）の和で決定され、次の関係式Ｖ_{ＤＥＳＡＴ}＝（Ｉ_ＣＨＧ×Ｒ_{ＤＥＳＡＴ}）＋Ｖ_Ｆ＋Ｖ_ＤＳで表される。ここで、Ｉ_ＣＨＧは抵抗Ｒ１に流れる電流であり、Ｒ_{ＤＥＳＡＴ}は抵抗Ｒ０の抵抗値である。

図２６は、ＭＯＳＦＥＴの飽和電圧の温度特性を示す図であり、横軸に環境温度Ｅ_Ｔ（℃）を示し、縦軸に飽和電圧Ｖ_ＤＳ（Ｖ）を示している。

図２６に示されるように、ＭＯＳＦＥＴの飽和電圧Ｖ_ＤＳは温度が高いほど絶対値が大きくなる正の温特傾向を有するため、環境温度Ｅ_Ｔが高いほど、過電流判定閾値Ｖ_{ＤＥＳＡＴ}が高くなる。

制御回路ＣＣでは、過電流判定閾値をモニタしており、一定電圧以上となった場合に、過電流保護動作に移行するが、制御回路ＣＣのモニタ範囲に限界があるため、高温で過電流判定閾値が高くなり過ぎると、過電流保護回路の動作温度範囲に影響を及ぼす。

しかし、半導体装置１００においては、高耐圧ダイオードＨＤを発熱源であるＭＯＳトランジスタＱ１に隣接して配置することで、半導体装置外部に高耐圧ダイオードＨＤを設ける場合より、高耐圧ダイオードＨＤの温度が上昇し、順方向電圧が低下するため、ＭＯＳＦＥＴの飽和電圧Ｖ_ＤＳの温度特性を打ち消す方向に作用し、過電流検出回路９０の検出精度が向上する。

＜実施の形態２＞
図５は、実施の形態２の半導体装置２００の構成を示す斜視図である。なお、図５においては、図２を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図５に示す半導体装置２００においては、半導体素子ＳＥから導体板ＣＭ１の１つの端面までの距離ＬＡと、導体板ＣＭ１の他の１つの端面までの距離ＬＢとが同じではない構成となっている。

ここで、導体板ＣＭ１の１つの端面はソース端子ＳＴおよびドレイン端子ＤＴの長手方向と平行な端面ＥＰ１（第１の端面）であり、他の１つの端部とは端面ＥＰ１に直交する端面ＥＰ２（第２の端面）である。図５に示す例では、導体板ＣＭ１の平面視形状が長方形であり、導体板ＣＭ１の上面の中央に、平面視形状が正方形の半導体素子ＳＥを搭載した場合を示しており、導体板ＣＭ１の長辺側の端面ＥＰ１までの距離ＬＡ（第１の距離）が、導体板ＣＭ１の短辺側の端面ＥＰ２までの距離ＬＢ（第２の距離）よりも短く、ＬＡ＜ＬＢの関係となっている。そして、高耐圧ダイオードＨＤは、半導体素子ＳＥからの距離が短い端面ＥＰ１側の導体板ＣＭ１の上に搭載されている。

半導体素子ＳＥに通電すると、半導体素子ＳＥを熱源として導体板ＣＭ１の温度が上昇するが、半導体素子ＳＥから導体板ＣＭ１の端面までの距離ＬＡおよび距離ＬＢが等しくない場合、熱の拡がり方、すなわち温度分布が不均一となり、距離が短い方が半導体素子ＳＥの温度に近い状態となる。

図６は、半導体素子ＳＥに通電した場合の導体板ＣＭ１の温度分布を示す概念図であり、砂地のハッチングの濃淡で温度の高低を表している。図６に示されるように、中央の半導体素子ＳＥを最高温度として、外側に向けて温度が低くなる楕円状の温度分布が形成される。楕円の長径は導体板ＣＭ１の短辺に平行であり、高耐圧ダイオードＨＤが搭載された部分の近傍まで温度の高い領域が広がっている。

従って、半導体素子ＳＥから導体板ＣＭ１の端面までの距離が短い方に高耐圧ダイオードＨＤを配置することで、半導体素子ＳＥと高耐圧ダイオードＨＤの熱結合性が高まり、ＭＯＳＦＥＴであるＭＯＳトランジスタＱ１（図１）の温度依存性を打ち消す作用が高まり、過電流検出回路９０の検出精度が向上する。

また、端面までの距離が長い方は、ドレイン端子ＤＴおよびドレイン端子ＤＴを導体板ＣＭ１に接合する導電性材料が配置されるため、こちらに高耐圧ダイオードＨＤを配置すると、ドレイン端子ＤＴおよび導電性材料の配置に制限が生じるが、端面までの距離が短い方に高耐圧ダイオードＨＤを配置することで、ドレイン端子ＤＴおよび導電性材料の配置には制限がなくなるため、半導体装置の設計の自由度が向上する。

なお、図５では導体板ＣＭ１の平面視形状が長方形の例を説明したが、平面視形状が正方形の場合でも、半導体素子ＳＥが中央に配置されず、距離ＬＡおよび距離ＬＢが等しくない状態となる場合でも、導体板ＣＭ１の温度分布が不均一となるので、この場合も、距離が短い方に高耐圧ダイオードＨＤを配置することで、過電流検出回路９０の検出精度を向上させることができる。

＜実施の形態３＞
図７は、実施の形態３の半導体装置３００の構成を示す斜視図である。なお、図７においては、図２を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図７に示す半導体装置３００においては、導体板ＣＭ１の上面に２つの半導体素子ＳＥが並列に配置されている。２つの半導体素子ＳＥにはそれぞれソース端子ＳＴが並列に接続され、各半導体素子ＳＥには、温度センサＴＳが搭載され、温度センサＴＳは、上面に設けられた図示されないカソード電極およびアノード電極が、配線ＷＲを介して板状の導電材であるカソード端子ＫＴおよびアノード端子ＡＴそれぞれの一方端に電気的に接続されている。

また、各半導体素子ＳＥの上面の図示されないゲートパッドは、配線ＷＲを介して板状の導電材であるゲート端子ＧＴの一方端に電気的に接続されている。

導体板ＣＭ１の上面には、２つの半導体素子ＳＥに対して、２つのドレイン端子ＤＴが接続されている。

高耐圧ダイオードＨＤは、導体板ＣＭ１の上面の２つの半導体素子ＳＥの配列の間に搭載されている。２つの半導体素子ＳＥに通電すると、２つの半導体素子ＳＥを熱源として導体板ＣＭ１の温度が上昇するが、半導体素子ＳＥが隣り合う領域では熱干渉が生じて温度が高くなる。

図８は、２つの半導体素子ＳＥに通電した場合の導体板ＣＭ１の温度分布を示す概念図であり、砂地のハッチングの濃淡で温度の高低を表している。図８に示されるように、半導体素子ＳＥが隣り合う領域では熱干渉が生じており、同じ同心円上の他の領域よりも温度が高くなっている。このような熱干渉が生じる領域に高耐圧ダイオードＨＤを配置することで、半導体素子ＳＥと高耐圧ダイオードＨＤの熱結合性が高まり、ＭＯＳＦＥＴであるＭＯＳトランジスタＱ１（図１）の温度依存性を打ち消す作用が高まり、過電流検出回路９０の検出精度が向上する。

＜実施の形態４＞
図９は、実施の形態４の半導体装置４００の構成を示す斜視図である。なお、図９においては、図２を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図９に示す半導体装置４００においては、導体板ＣＭ１の上面に３つの半導体素子ＳＥが並列に配置されている。３つの半導体素子ＳＥにはそれぞれソース端子ＳＴが並列に接続され、各半導体素子ＳＥには、温度センサＴＳが搭載され、温度センサＴＳは、上面に設けられた図示されないカソード電極およびアノード電極が、配線ＷＲを介して板状の導電材であるカソード端子ＫＴおよびアノード端子ＡＴそれぞれの一方端に電気的に接続されている。

導体板ＣＭ１の上面には、３つの半導体素子ＳＥに対して、３つのドレイン端子ＤＴが接続されている。

高耐圧ダイオードＨＤは、中央の半導体素子ＳＥと、その左隣の半導体素子ＳＥとの間の領域であって、中央の半導体素子ＳＥ寄りの位置に搭載されている。３つの半導体素子ＳＥに通電すると、３つの半導体素子ＳＥを熱源として導体板ＣＭ１の温度が上昇するが、半導体素子ＳＥが隣り合う領域では熱干渉が生じて温度が高くなる。

図１０は、３つの半導体素子ＳＥに通電した場合の導体板ＣＭ１の温度分布を示す概念図であり、砂地のハッチングの濃淡で温度の高低を表している。図１０に示されるように、半導体素子ＳＥが隣り合う領域では熱干渉が生じており、同じ同心円上の他の領域よりも温度が高くなっている。

熱干渉によって、中央の半導体素子ＳＥ温度が最も高くなるため、中央の半導体素子ＳＥ寄りに高耐圧ダイオードＨＤを配置することで、半導体素子ＳＥと高耐圧ダイオードＨＤの熱結合性が高まり、ＭＯＳＦＥＴであるＭＯＳトランジスタＱ１（図１）の温度依存性を打ち消す作用が高まり、過電流検出回路９０の検出精度が向上する。なお、本実施の形態では、導体板ＣＭ１の上面に３つの半導体素子ＳＥを配置した例を示したが、３つの半導体素子ＳＥに限定されず、５つ、７つなど奇数個の半導体素子ＳＥを配置する場合に有効である。

＜実施の形態５＞
図１１は、実施の形態５の半導体装置５００の構成を示す斜視図である。なお、図１１においては、図２を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。また、図１２には、半導体装置５００の等価回路図を示す。

実施の形態１～４の半導体装置１００～４００においては、導体板ＣＭ１上に高耐圧ダイオードＨＤを搭載する構成を示したが、導体板ＣＭ１上に複数の高耐圧ダイオードＨＤを配置しても、それらを電気的に直列に接続することができない。

図１１に示す半導体装置５００では、導体板ＣＭ１上に２つの導体パターンＣＭ１０を有する絶縁基板ＩＭを搭載し、各導体パターンＣＭ１０上にカソードが対向するように高耐圧ダイオードＨＤを搭載している。また、絶縁基板ＩＭの近傍の導体板ＣＭ１上には、カソードが導体板ＣＭ１に対向するように１つの高耐圧ダイオードＨＤを搭載している。

３つのダイオードは一列に並ぶように配置され、制御端子ＰＶＴに最も近い高耐圧ダイオードＨＤ（第１のダイオード）は、配線ＷＲを介してアノードが制御端子ＰＶＴの一方端に電気的に接続され、当該高耐圧ダイオードＨＤを搭載した導体パターンＣＭ１０と、次の高耐圧ダイオードＨＤのアノードとが配線ＷＲを介して電気的に接続されている。そして、当該高耐圧ダイオードＨＤを搭載した導体パターンＣＭ１０と、導体板ＣＭ１上の高耐圧ダイオードＨＤ（第２のダイオード）のアノードとが配線ＷＲを介して電気的に接続されている。

このような構成を採ることで、図１２に示されるように、３つの高耐圧ダイオードＨＤが直列に接続されることとなり、ＭＯＳＦＥＴであるＭＯＳトランジスタＱ１（図１）の温度依存性を打ち消す作用が高まり、過電流検出回路９０の検出精度が向上する。

なお、高耐圧ダイオードＨＤの配置個数は３つに限定されるものではなく、２つ以上であればＭＯＳトランジスタＱ１の温度依存性を打ち消す作用を高めることができる。

＜実施の形態６＞
図１３は、実施の形態の半導体装置６００の部分構成を示す断面図であり、実施の形態１の図４に対応する断面図である。図１３に示されるように、半導体装置６００においては、導体板ＣＭ１上に下から順に高耐圧ダイオードＨＤ１およびＨＤ２が積層された構成となっている。

高耐圧ダイオードＨＤ１のカソード層ＫＤ１は導電性材料ＣＭ２によって導体板ＣＭ１に接続され、高耐圧ダイオードＨＤ１のアノード層ＡＤ１は導電性材料ＣＭ２によって高耐圧ダイオードＨＤ２のカソード層ＫＤ２に接続され、高耐圧ダイオードＨＤ２のアノード層ＡＤ２には、ワイヤボンディングにより配線ＷＲの一方端が接続され、配線ＷＲの他方端は制御端子ＰＶＴに接続されている。

このように複数の高耐圧ダイオードを積層することで、より簡素な構成で複数の高耐圧ダイオードを直列に接続でき、ＭＯＳトランジスタＱ１の温度依存性を打ち消す作用を高めた半導体装置を、より低コストで製造することができる。

＜実施の形態７＞
図１４は、実施の形態７の半導体装置７００の構成を示す斜視図である。また、図１５は、図１４におけるＣ－Ｃ線での矢示方向断面図である。なお、図１４においては、図２を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図１４に示す半導体装置７００においては、半導体素子ＳＥの上面に高耐圧ダイオードＨＤが搭載されている。半導体素子ＳＥの上面は、ＭＯＳトランジスタＱ１のソース電極として機能する表面電極が設けられているが、この表面電極と電気的に分離され、ＭＯＳトランジスタＱ１のドレイン電極と同電位となる電極を半導体素子ＳＥの上面に設け、当該電極上に高耐圧ダイオードＨＤが搭載されている。

スイッチング素子であるＭＯＳトランジスタＱ１上に高耐圧ダイオードＨＤを搭載することで、熱源であるスイッチング素子の直近に高耐圧ダイオードＨＤが配置されることとなり、半導体素子ＳＥと高耐圧ダイオードＨＤの熱結合性をさらに高めることができ、ＭＯＳトランジスタＱ１の温度依存性を打ち消す作用をさらに高めることができる。

図１５を用いて、高耐圧ダイオードＨＤの断面構成を説明する。以下の説明において、ＮおよびＰは半導体の導電型を示し、本開示においては、第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても良い。また、Ｎ^＋型は不純物濃度がＮ型よりも高濃度であることを示す。同様に、Ｐ^＋型は不純物濃度がＰ型よりも高濃度であることを示す。

図１５に示されるように、半導体装置７００の半導体素子ＳＥは、下面側にドレイン電極として機能する裏面電極１５（第１の主電極）を有し、裏面電極１５上にはＮ^＋型の半導体層１、Ｎ型の半導体層２がこの順に設けられ、半導体層２の上層部には複数のＰ型の半導体層３が選択的に設けられ、Ｐ型の半導体層３の表面内には、Ｎ^＋型の半導体層４が選択的に設けられている。なお、半導体層１と半導体層２とで半導体基板が構成される。

また、半導体層２の上層部には半導体層４とは別個にＮ^＋型の半導体層５が選択的に設けられ、半導体層３と半導体層５との間には素子分離絶縁膜１６が設けられている。

隣り合う半導体層３にそれぞれ設けられた対向する２つの半導体層４の端縁部間の上には、間にゲート絶縁膜１１を介してゲート電極１２が設けられている。

ゲート絶縁膜１１およびゲート電極１２を覆うように層間絶縁膜１３が設けられ、層間絶縁膜１３を覆うようにソース電極として機能する表面電極１４（第２の主電極）が設けられている。表面電極１４はＡｌまたはＡｌＳｉなどのアルミニウム合金の膜である。

以上は、ＭＯＳＦＥＴであるＭＯＳトランジスタＱ１の構成を説明したが、ＭＯＳトランジスタＱ１は、公知の技術によって形成される、公知のトランジスタ構造を有するので、製造工程等の説明は省略する。

半導体層５の上部には、表面電極１４と同じ厚さ、同じ材料で形成された表面電極２１が設けられ、表面電極２１上には、導電性材料ＣＭ４を介して高耐圧ダイオードＨＤのカソード電極２２が接続されている。カソード電極２２上には、Ｎ型のカソード層２３およびＰ型のアノード層２４が、この順に積層され、アノード層２４上にはアノード電極２５が設けられ、アノード電極２５上には、導電性材料ＣＭ４が設けられ、導電性材料ＣＭ４には、ワイヤボンディングにより配線ＷＲの一方端が接続され、配線ＷＲの他方端は制御端子ＰＶＴに接続されている。導電性材料ＣＭ４は、先に説明した導電性材料ＣＭ２と同じ材料を用いることができる。

ドレイン電極として機能する裏面電極１５は、Ｎ^＋型の半導体層１に形成したアルミニウム（Ａｌ）またはＡｌＳｉなどのアルミニウム合金の膜であり、Ｎ型の半導体層２の上層部にＮ^＋型の半導体層５を設けると、裏面電極１５から、Ｎ^＋／Ｎ／Ｎ^＋の積層構造が形成され、Ｎ^＋型の半導体層１とＮ^＋型の半導体層５は、ほぼ同電位となる。このため、高耐圧ダイオードＨＤのカソード電極２２はドレイン電極に疑似的に接続されることとなり、ＭＯＳトランジスタＱ１上に高耐圧ダイオードＨＤを搭載した構成を実現できる。

＜実施の形態８＞
図１６は本開示に係る実施の形態８の半導体装置８００および過電流検出回路９０の構成を示す回路図である。なお、図１６においては、図１を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図１６示す半導体装置８００は、高耐圧ダイオードＨＤのカソードとＭＯＳトランジスタＱ１のドレイン端子ＤＴと間にマルチプライヤ回路ＭＰを設けた構成となっている。

マルチプライヤ回路ＭＰは、高耐圧ダイオードＨＤのカソードにコレクタ端子ＣＴが接続され、ＭＯＳトランジスタＱ１のドレイン端子ＤＴにエミッタ端子ＥＴが接続されたＮＰＮ型のトランジスタＱ２と、トランジスタＱ２のベース端子ＢＴとエミッタ端子ＥＴとの間に接続された抵抗Ｒ１（第１の抵抗）と、トランジスタＱ２のベース端子ＢＴとコレクタ端子ＣＴとの間に接続された抵抗Ｒ２（第２の抵抗）とを有した、ＶＢＥ型マルチプライヤ回路である。

マルチプライヤ回路ＭＰは、トランジスタＱ２のベースとエミッタで構成されるＰＮ接合ダイオードの順方向電圧を、抵抗Ｒ１およびＲ２を用いて増幅し、抵抗Ｒ１およびＲ２の抵抗値で決まる電圧レベルに調整することができる。

すなわち、抵抗Ｒ１およびＲ２の抵抗値を、それぞれＲ_１およびＲ_２とし、トランジスタＱ２のベース-エミッタ間電圧をＶ_ＢＥとすると、トランジスタＱ２のコレクタ-エミッタ間電圧Ｖ_ＣＥは、Ｖ_ＣＥ＝（１＋Ｒ_２／Ｒ_１）・Ｖ_ＢＥとなる。このため、抵抗Ｒ１およびＲ２の抵抗値を調整することで、トランジスタＱ２のコレクタ-エミッタ間電圧Ｖ_ＣＥを任意の値に調整することができる。

また、ベース-エミッタ間電圧Ｖ_ＢＥは、ダイオードの順方向電圧と同じく、負の温度特性を有しており、ダイオードの直列回路を形成せずとも、ベース-エミッタ間電圧Ｖ_ＢＥを抵抗値Ｒ_１およびＲ_２の抵抗比で増幅することができる。

図１７は、実施の形態８の半導体装置８００の構成を示す斜視図である。なお、図１７においては、図２を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図１７に示す半導体装置８００においては、導体板ＣＭ１の上面の、半導体素子ＳＥから離れた位置にマルチプライヤ回路ＭＰが搭載され、制御端子ＰＶＴの一方端に高耐圧ダイオードＨＤが搭載されている。マルチプライヤ回路ＭＰと高耐圧ダイオードＨＤとは、配線ＷＲを介して電気的に接続されている。なお、マルチプライヤ回路ＭＰの上面はコレクタとなり、下面はエミッタとなっている。

図１７におけるＤ－Ｄ線での矢示方向断面図を図１８に示す。図１８に示されるように、マルチプライヤ回路ＭＰは、下面側にエミッタ電極として機能する裏面電極３１を有し、裏面電極３１は、導電性材料ＣＭ２を介して導体板ＣＭ１に接続されている。

裏面電極３１上にはＮ型の半導体層３２を有し、半導体層３２の上層部にはＰ型の半導体層３３が選択的に設けられ、Ｐ型の半導体層３３の表面内には、Ｎ^＋型の半導体層３４が選択的に設けられている。

半導体層３２上には層間絶縁膜３５が設けられ、層間絶縁膜３５上には、層間絶縁膜３５を貫通して半導体層３２に達するエミッタ電極３６、層間絶縁膜３５を貫通して半導体層３３に達するベース電極３７、層間絶縁膜３５を貫通して半導体層３４に達するコレクタ電極３８が設けられている。

エミッタ電極３６とベース電極３７との間の層間絶縁膜３５上には、抵抗Ｒ１が設けられ、コレクタ電極３８とベース電極３７との間の層間絶縁膜３５上には、抵抗Ｒ２が設けられている。抵抗Ｒ１およびＲ２は、例えば、半導体不純物を含むポリシリコン層で構成され、不純物量を調整することで、抵抗値を調整することができる。また、抵抗Ｒ１およびＲ２の厚みを、レーザートリミング技術等を用いて調整することで、抵抗値を調整することもできる。

コレクタ電極３８には、ワイヤボンディングにより配線ＷＲの一方端が接続され、配線ＷＲの他方端は、制御端子ＰＶＴに搭載された高耐圧ダイオードＨＤの表面電極４４に接続されている。高耐圧ダイオードＨＤは、アノード電極として機能する裏面電極４１が、導電性材料ＣＭ２を介して制御端子ＰＶＴに接続され、裏面電極４１上には、Ｐ型のアノード層４２およびＮ型のカソード層４３が、この順に積層され、カソード層４３上にはカソード電極として機能する表面電極４４が設けられている。

負の温度特性を有するマルチプライヤ回路ＭＰを、熱源であるスイッチング素子の近傍に配置することで、より簡素な構成で、ＭＯＳＦＥＴであるＭＯＳトランジスタＱ１（図１６）の温度依存性を打ち消す作用を高めることができ、過電流検出回路９０の検出精度が向上する。

＜実施の形態９＞
図１９は本開示に係る実施の形態９の半導体装置９００および過電流検出回路９０の構成を示す回路図である。図１９示す半導体装置９００は、高耐圧ダイオードＨＤを半導体素子ＳＥに内蔵した構成となっている。なお、図１９においては、図１を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図２０は、実施の形態９の半導体装置９００の構成を示す斜視図である。なお、図２０７においては、図２を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図２０に示す半導体装置９００においては、高耐圧ダイオードＨＤは、半導体素子ＳＥの温度センサＴＳが配置された位置とは反対側のソース端子ＳＴの接続領域の近傍に設けられ、配線ＷＲを介して制御端子ＰＶＴの一方端に電気的に接続されている。なお、図２０では便宜的に、半導体素子ＳＥと高耐圧ダイオードＨＤとを区分けして示している。

図２０におけるＥ－Ｅ線での矢示方向断面図を図２１に示す。図２１に示されるように半導体素子ＳＥは、下面側にドレイン電極として機能する裏面電極１５を有し、裏面電極１５上にはＮ^＋型の半導体層１、Ｎ型の半導体層２がこの順に設けられ、半導体層２の上層部には複数のＰ型の半導体層３が選択的に設けられ、Ｐ型の半導体層３の表面内には、Ｎ^＋型の半導体層４が選択的に設けられている。なお、半導体層１と半導体層２とで半導体基板が構成される。

また、半導体層２の上層部には、Ｐ型の半導体層７が選択的に設けられ、半導体層３と半導体層７との間には素子分離絶縁膜１６が設けられている。

ゲート絶縁膜１１およびゲート電極１２を覆うように層間絶縁膜１３が設けられ、層間絶縁膜１３を覆うようにソース電極として機能する表面電極１４が設けられている。表面電極１４はＡｌまたはＡｌＳｉなどのアルミニウム合金の膜である。

半導体層７の上部には、表面電極１４と同じ厚さ、同じ材料で形成された表面電極２１が設けられている。この表面電極２１には、ワイヤボンディングにより配線ＷＲ（図２０）が接続される。表面電極２１はアノード電極として機能し、表面電極２１、半導体層７、半導体層２、半導体層１および裏面電極１５で高耐圧ダイオードＨＤが構成される。

図２１に示されるように、ＭＯＳトランジスタＱ１と高耐圧ダイオードＨＤを、共通の半導体基板内に形成することで、熱源であるスイッチング素子の極めて近い位置に高耐圧ダイオードＨＤが配置されることとなり、熱結合性を極めて高くすることができる。

＜実施の形態１０＞
図２２は、実施の形態１０の半導体装置１０００の構成を示す斜視図である。なお、図２２においては、図２を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。また、半導体装置１０００の等価回路図を図２３に示す。

実施の形態１～９の半導体装置１００～９００においては、半導体素子ＳＥ上に温度センサＴＳを搭載する構成を示したが、図２２に示す半導体装置１０００では、高耐圧ダイオードＨＤ上に温度センサＴＳを搭載している。

温度センサＴＳは、上面に設けられた図示されないカソード電極およびアノード電極が、配線ＷＲを介してカソード端子ＫＴおよびアノード端子ＡＴのそれぞれの一方端に電気的に接続されている。また、高耐圧ダイオードＨＤは、配線ＷＲを介して制御端子ＰＶＴの一方端に電気的に接続されている。

図２２におけるＦ－Ｆ線での矢示方向断面図を図２４に示す。図２４に示されるように高耐圧ダイオードＨＤは、下面側にカソード電極として機能する裏面電極５０を有し、裏面電極５０上にはＮ型の半導体層５１、Ｐ型の半導体層５２がこの順に設けられ、半導体層５２の上層部にはシリコン酸化膜５３が選択的に設けられ、シリコン酸化膜５３上には、Ｎ型の半導体層５４およびＰ型の半導体層５５がダイオード接続されて温度センサＴＳを構成している。半導体層５４および半導体層５５は、ポリシリコン層に、それぞれＮ型およびＰ型の不純物をドーピングして形成される。

半導体層５４および半導体層５５は、ＢＰＳＧ（boro-phospho silicate glass）、ＴＥＯＳ（tetra ethyl orthosilicate）およびＬＴＯ（Low Temperature Oxide）などの層間絶縁膜５６で覆われている。層間絶縁膜５６上には、層間絶縁膜５６を貫通して、それぞれ半導体層５４および半導体層５５に達する、温度センサＴＳのカソード電極５７およびアノード電極５８が設けられている。カソード電極５７およびアノード電極５８には、ワイヤボンディングにより配線ＷＲ（図２２）が接続される。なお、実施の形態１～９の半導体装置１００～９００における半導体素子ＳＥ上の温度センサＴＳも、図２４のセンサＴＳと同様の構成となっている。

また、シリコン酸化膜５３設けられていない領域の半導体層５２上には、高耐圧ダイオードＨＤのアノード電極として機能する表面電極５９が設けられ、表面電極５９には、ワイヤボンディングにより配線ＷＲ（図２２）が接続される。

このような構成を採ることで、図２３に示されるように、温度センサＴＳが高耐圧ダイオードＨＤに内蔵されることとなり、半導体素子ＳＥは、ＭＯＳトランジスタＱ１とダイオードＤ１だけを含む構成となる。

ＭＯＳトランジスタＱ１を炭化珪素（ＳｉＣ）および窒化ガリウム（ＧａＮ）等のワイドバンドギャップ半導体で構成する場合、シリコン半導体で構成される高耐圧ダイオードＨＤ上に温度センサＴＳを配置することで、チップサイズ、すなわちＳｉＣ基板、ＧａＮ基板を縮小できるので、半導体装置のコストを低減できる。また、シリコン半導体素子とワイドバンドギャップ半導体素子を別個のチップとすることで、製造工程を簡略化でき、半導体装置のコストを低減できる。

本開示は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本開示がそれに限定されるものではない。例示されていない無数の変形例が、本開示の範囲から外れることなく想定され得るものと解される。

なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims

第１の電位が与えられる第１の主端子と、
前記第１の電位よりも低い第２の電位が与えられる第２の主端子と、
外部に設けられる過電流検出回路に接続される制御端子と、
前記第１の主端子と前記第２の主端子との間に接続されたＭＯＳトランジスタを有した少なくとも１つの半導体素子と、
前記第１の主端子にカソードが電気的に接続され、前記制御端子にアノードが電気的に接続され、前記過電流検出回路を保護する少なくとも１つのダイオードと、を備え、
前記少なくとも１つの半導体素子は、導体板の上に搭載され、
前記少なくとも１つの半導体素子および前記少なくとも１つのダイオードが絶縁樹脂で封止される、半導体装置。
前記少なくとも１つのダイオードは、
前記導体板の上に搭載される、請求項１記載の半導体装置。
前記少なくとも１つの半導体素子は、
前記導体板の上において、前記少なくとも１つの半導体素子と前記導体板の第１の端面までの第１の距離と、前記第１の端面とは直交する第２の端面までの第２の距離とが異なる位置に搭載され、
前記第１の距離は、前記第２の距離よりも短く、
前記少なくとも１つのダイオードは、
前記導体板の上の前記第１の端面の側に搭載される、請求項２記載の半導体装置。
前記少なくとも１つの半導体素子は、２つの半導体素子であって、
前記２つの半導体素子は、前記導体板の上において、間隔を開けて一列に搭載され、
前記少なくとも１つのダイオードは、
前記２つの半導体素子の間に搭載される、請求項１記載の半導体装置。
前記少なくとも１つの半導体素子は、奇数個の３つ以上の半導体素子であって、
前記３つ以上の半導体素子は、前記導体板の上において、間隔を開けて一列に搭載され、
前記少なくとも１つのダイオードは、
中央の半導体素子と、それよりも外側の半導体素子との間であって、前記中央の半導体素子寄りに搭載される、請求項１記載の半導体装置。
前記少なくとも１つのダイオードは、複数のダイオードであって、
前記複数のダイオードは、前記導体板の上に間隔を開けて一列に配列された複数の導体パターンを有する絶縁基板の上にそれぞれ搭載されて、電気的に直列に接続され、
前記複数のダイオードのうち、前記配列の一方の端にある第１のダイオードのアノードが前記制御端子に電気的に接続され、前記配列の他方の端にある第２のダイオードのカソードが、前記第１の主端子に電気的に接続される、請求項１記載の半導体装置。
前記少なくとも１つのダイオードは、複数のダイオードであって、
前記複数のダイオードは、前記導体板の上に、それぞれのカソードが前記導体板側となるように積層されて搭載され、電気的に直列に接続される、請求項１記載の半導体装置。
前記少なくとも１つの半導体素子は、
前記導体板に対向する第１の主電極と、前記第１の主電極とは反対側の第２の主電極と、
前記第２の主電極に隣接して、前記第２の主電極とは電気的に分離された表面電極と、を有し、
前記表面電極は、前記少なくとも１つの半導体素子の内部を介して前記第１の主電極と電気的に接続され、
前記少なくとも１つのダイオードは、
前記少なくとも１つの半導体素子の前記表面電極の上に、前記カソードが電気的に接続されるように搭載される、請求項１記載の半導体装置。
前記少なくとも１つのダイオードの前記カソードと前記第１の主端子との間に介挿されたマルチプライヤ回路をさらに備え、
前記マルチプライヤ回路は、
コレクタが前記少なくとも１つのダイオードの前記カソードに電気的に接続され、エミッタが前記第１の主端子に電気的に接続されたトランジスタと、
前記トランジスタのベースと前記エミッタとの間に電気的に接続された第１の抵抗と、
前記ベースと前記コレクタとの間に電気的に接続された第２の抵抗と、を有する、請求項１記載の半導体装置。
前記少なくとも１つの半導体素子は、
前記導体板に対向する第１の主電極と、前記第１の主電極とは反対側の第２の主電極と、
前記第２の主電極に隣接して、前記第２の主電極とは電気的に分離された表面電極と、を有し、
前記少なくとも１つのダイオードは、
前記アノードが前記表面電極に接続され、
前記カソードが前記第１の主電極に接続されるように、前記少なくとも１つの半導体素子の内部に設けられる、請求項１記載の半導体装置。
前記少なくとも１つの半導体素子の上に搭載され、前記少なくとも１つの半導体素子の温度を検出する温度センサをさらに備え、
前記温度センサで検出された前記温度は、前記過電流検出回路にフィードバックされる、請求項１記載の半導体装置。
前記少なくとも１つのダイオードの上に搭載され、前記少なくとも１つの半導体素子の温度を検出する温度センサをさらに備え、
前記温度センサで検出された前記温度は、前記過電流検出回路にフィードバックされる、請求項１記載の半導体装置。
前記過電流検出回路は、
前記ＭＯＳトランジスタの、非飽和電圧を検出することで前記ＭＯＳトランジスタの過電流保護を行う、請求項１記載の半導体装置。