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JP7627897B2 - Substrate potential stabilization circuit and bidirectional switch system - Google Patents
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JP7627897B2 - Substrate potential stabilization circuit and bidirectional switch system - Google Patents

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Description

本開示は、半導体素子を用いた基板電位安定化回路と双方向スイッチシステムに関する。 This disclosure relates to a substrate potential stabilization circuit and a bidirectional switch system using semiconductor elements.

特許文献１は従来の双方向の半導体スイッチング装置を開示している。この基板電圧制御回路は、第１接続端子と、第２接続端子と、基板電圧制御端子と、を備える。この基板電圧制御回路は、第１ソース、第１ドレイン、第１ゲートを有し、第１ソースが基板電圧制御端子に接続され、第１ドレインが第１接続端子に接続された第１スイッチと、第１ゲートと第２接続端子との間に接続された第１抵抗と、を更に備える。この基板電圧制御回路は、第２ソース、第２ドレイン、第２ゲートを有し、第２ソースが基板電圧制御端子に接続され、第２ドレインが第２接続端子に接続された第２スイッチと、第２ゲートと第１接続端子との間に接続された第２抵抗と、を更に備える。 Patent document 1 discloses a conventional bidirectional semiconductor switching device. The substrate voltage control circuit includes a first connection terminal, a second connection terminal, and a substrate voltage control terminal. The substrate voltage control circuit further includes a first switch having a first source, a first drain, and a first gate, the first source being connected to the substrate voltage control terminal and the first drain being connected to the first connection terminal, and a first resistor connected between the first gate and the second connection terminal. The substrate voltage control circuit further includes a second switch having a second source, a second drain, and a second gate, the second source being connected to the substrate voltage control terminal and the second drain being connected to the second connection terminal, and a second resistor connected between the second gate and the first connection terminal.

特許文献１に開示された基板電圧制御回路では、基板電位を２つのソースのうち、低電位側と等電位にする。これにより、双方向スイッチングデバイスを安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイスを動作させることができる。In the substrate voltage control circuit disclosed in Patent Document 1, the substrate potential is set to the same potential as the lower potential of the two sources. This allows the bidirectional switching device to operate with stable switching characteristics and to operate in such a way that the difference in switching characteristics between the two current directions is reduced.

特開２０１８－１１７１１０号公報JP 2018-117110 A

基板電位安定化回路は、第１主電極と２主電極と裏面電極とを備えた双方向スイッチ素子に接続されるように構成されている。基板電位安定化回路は、第１主電極と裏面電極との間で直列に第１主電極と裏面電極とに接続された第１スイッチと、第２主電極と裏面電極との間で直列に第２主電極と裏面電極とに接続された第２スイッチと、第１スイッチと第２スイッチとが同時にオン状態になることを防止する貫通電流防止回路とを備える。第１スイッチは、第１スイッチのオンオフを制御する第１制御端子を有する。第２スイッチは、第２スイッチのオンオフを制御する第２制御端子を有する。貫通電流防止回路は、第１スイッチの第１制御端子と第２主電極との間で直列に第２主電極に接続された第１抵抗器と、第２スイッチの第２制御端子と第１主電極との間で直列に第１主電極に接続された第２抵抗器と、第１スイッチの第１制御端子と裏面電極との間で直列に接続された第１貫通防止スイッチと、第２スイッチの第２制御端子と裏面電極との間に直列に接続された第２貫通防止スイッチと、を有する。第１貫通防止スイッチは、第１貫通防止スイッチのオンオフを制御する第３制御端子を有する。第２貫通防止スイッチは、第２貫通防止スイッチのオンオフを制御する第４制御端子を有する第１スイッチの第１制御端子は、第２貫通防止スイッチの第４制御端子に電気的に接続されている。第２スイッチの第２制御端子は、第１貫通防止スイッチの第３制御端子に電気的に接続されている。 The substrate potential stabilization circuit is configured to be connected to a bidirectional switch element having a first main electrode, a second main electrode, and a back electrode. The substrate potential stabilization circuit includes a first switch connected in series between the first main electrode and the back electrode to the first main electrode and the back electrode, a second switch connected in series between the second main electrode and the back electrode to the second main electrode and the back electrode, and a through-current prevention circuit that prevents the first switch and the second switch from being simultaneously turned on. The first switch has a first control terminal that controls the on/off of the first switch. The second switch has a second control terminal that controls the on/off of the second switch. The through-current prevention circuit includes a first resistor connected in series to the second main electrode between the first control terminal and the second main electrode of the first switch, a second resistor connected in series to the first main electrode between the second control terminal and the first main electrode of the second switch, a first through-current prevention switch connected in series between the first control terminal and the back electrode of the first switch, and a second through-current prevention switch connected in series between the second control terminal and the back electrode of the second switch. The first anti-passage switch has a third control terminal for controlling the on/off of the first anti-passage switch. The second anti-passage switch has a fourth control terminal for controlling the on/off of the second anti-passage switch. The first control terminal of the first switch is electrically connected to the fourth control terminal of the second anti-passage switch. The second control terminal of the second switch is electrically connected to the third control terminal of the first anti-passage switch.

この基板電位安定化回路ではこの回路に流れる貫通電流を防止することができる。 This substrate potential stabilization circuit can prevent shoot-through current from flowing through this circuit.

図１Ａは、実施形態１に係る双方向スイッチシステムの回路図である。FIG. 1A is a circuit diagram of a bidirectional switch system according to a first embodiment. 図１Ｂは、実施形態１に係る双方向スイッチシステムの双方向スイッチ素子の断面図である。FIG. 1B is a cross-sectional view of the bidirectional switch element of the bidirectional switch system according to the first embodiment. 図２Ａは、同上の双方向スイッチシステムの回路シミュレーション結果を示す図である。FIG. 2A is a diagram showing a circuit simulation result of the bidirectional switch system. 図２Ｂは、図２Ａの拡大図である。FIG. 2B is an enlarged view of FIG. 2A. 図２Ｃは、双方向スイッチシステムの電位差とスイッチに流れる電流の回路シミュレーション結果を示す図である。FIG. 2C is a diagram showing the results of a circuit simulation of the potential difference and the current flowing through the switch in the bidirectional switch system. 図３は、従来の双方向スイッチシステムの回路図である。FIG. 3 is a circuit diagram of a conventional bidirectional switch system. 図４Ａは、同上の双方向スイッチシステムの回路シミュレーション結果を示す図である。FIG. 4A is a diagram showing a circuit simulation result of the bidirectional switch system. 図４Ｂは、図４Ａの拡大図である。FIG. 4B is an enlarged view of FIG. 4A. 図４Ｃは、双方向スイッチシステムの電位差とスイッチに流れる電流の回路シミュレーション結果を示す図である。FIG. 4C is a diagram showing the results of a circuit simulation of the potential difference and the current flowing through the switch in the bidirectional switch system. 図５は、実施形態２に係る双方向スイッチシステムの回路図である。FIG. 5 is a circuit diagram of a bidirectional switch system according to the second embodiment. 図６Ａは、同上の双方向スイッチシステムの回路シミュレーション結果を示す図である。FIG. 6A is a diagram showing a circuit simulation result of the bidirectional switch system. 図６Ｂは、図６Ａの拡大図である。FIG. 6B is an enlarged view of FIG. 6A. 図６Ｃは、実施形態２に係る双方向スイッチシステムの電位差とスイッチに流れる電流の回路シミュレーション結果を示す図である。FIG. 6C is a diagram showing a circuit simulation result of the potential difference and the current flowing through the switch in the bidirectional switch system according to the second embodiment. 図６Ｄは、図６Ｃの拡大図である。FIG. 6D is an enlarged view of FIG. 6C. 図６Ｅは、図６Ｃの拡大図である。FIG. 6E is an enlarged view of FIG. 6C. 図７Ａは、実施形態３に係る双方向スイッチシステムの回路図である。FIG. 7A is a circuit diagram of a bidirectional switch system according to a third embodiment. 図７Ｂは、実施形態３に係る他の双方向スイッチシステムの回路図である。FIG. 7B is a circuit diagram of another bidirectional switch system according to the third embodiment. 図８は、実施形態４に係る双方向スイッチシステムの回路図である。FIG. 8 is a circuit diagram of a bidirectional switch system according to the fourth embodiment. 図９Ａは、同上の双方向スイッチシステムの回路シミュレーション結果を示す図である。FIG. 9A is a diagram showing a circuit simulation result of the bidirectional switch system according to the embodiment of the present invention. 図９Ｂは、図９Ａの拡大図である。FIG. 9B is an enlarged view of FIG. 9A. 図１０は、実施形態４に係る他の双方向スイッチシステムの回路図である。FIG. 10 is a circuit diagram of another bidirectional switch system according to the fourth embodiment. 図１１は、実施形態４の変形例に係る双方向スイッチシステムの回路図である。FIG. 11 is a circuit diagram of a bidirectional switch system according to a modified example of the fourth embodiment. 図１２は、実施形態５に係る双方向スイッチシステムの回路図である。FIG. 12 is a circuit diagram of a bidirectional switch system according to the fifth embodiment.

以下に説明する各実施形態及び変形例は、本開示の一例に過ぎず、本開示は、各実施形態及び変形例に限定されない。これらの実施形態及び変形例以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。The embodiments and modifications described below are merely examples of the present disclosure, and the present disclosure is not limited to the embodiments and modifications. Various modifications other than these embodiments and modifications may be made according to the design, etc., as long as they do not deviate from the technical concept of the present disclosure.

（実施形態１）
（１）概要
図１Ａは、実施形態１に係る双方向スイッチシステム１００の回路図である。双方向スイッチシステム１００は、基板電位安定化回路１と、メイン双方向スイッチ２と、端子Ｔ１、Ｔ２とを備える。 (Embodiment 1)
(1) Overview Fig. 1A is a circuit diagram of a bidirectional switch system 100 according to embodiment 1. The bidirectional switch system 100 includes a substrate potential stabilization circuit 1, a main bidirectional switch 2, and terminals T1 and T2.

メイン双方向スイッチ２は双方向スイッチ素子Ｑ０を備える。本実施形態では、双方向スイッチ素子Ｑ０は、窒化ガリウム（ＧａＮ）を用いた窒化ガリウム系の半導体素子である。The main bidirectional switch 2 is equipped with a bidirectional switch element Q0. In this embodiment, the bidirectional switch element Q0 is a gallium nitride-based semiconductor element using gallium nitride (GaN).

双方向スイッチ素子Ｑ０は、主電極Ｓ１と、主電極Ｓ２と、裏面電極Ｓ３と、制御端子としてのゲート端子Ｇ１と、制御端子としてのゲート端子Ｇ２と、を備える。本実施形態では、双方向スイッチ素子Ｑ０は、デュアルゲート型の双方向スイッチ素子である。端子Ｔ１、Ｔ２は主電極Ｓ１、Ｓ２にそれぞれ接続されている。The bidirectional switch element Q0 includes a main electrode S1, a main electrode S2, a back electrode S3, a gate terminal G1 as a control terminal, and a gate terminal G2 as a control terminal. In this embodiment, the bidirectional switch element Q0 is a dual-gate type bidirectional switch element. Terminals T1 and T2 are connected to the main electrodes S1 and S2, respectively.

グラウンドを基準として、主電極Ｓ１の電圧は電圧Ｖｓ１であり、主電極Ｓ２の電圧は電圧Ｖｓ２であり、ゲート端子Ｇ１の電圧は電圧Ｖｇ１であり、ゲート端子Ｇ２の電圧は電圧Ｖｇ２である。主電極Ｓ１の電圧Ｖｓ１を基準にしたゲート端子Ｇ１の電圧Ｖｇ１は電圧Ｖｇｓ１である。主電極Ｓ２の電圧Ｖｓ２を基準にしたゲート端子Ｇ２の電圧Ｖｇ２は電圧Ｖｇｓ２である。 With respect to the ground, the voltage of the main electrode S1 is voltage Vs1 , the voltage of the main electrode S2 is voltage Vs2, the voltage of the gate terminal G1 is voltage Vg1 , and the voltage of the gate terminal G2 is voltage Vg2 . The voltage Vg1 of the gate terminal G1 with respect to the voltage Vs1 of the main electrode S1 is voltage Vgs1 . The voltage Vg2 of the gate terminal G2 with respect to the voltage Vs2 of the main electrode S2 is voltage Vgs2 .

電圧Ｖｇｓ１が閾値電圧よりも高く、かつ電圧Ｖｇｓ２がこの閾値電圧より高いとき、双方向スイッチ素子Ｑ０はオン状態となり、主電極Ｓ１、Ｓ２間は導通する。 When the voltage V gs1 is higher than the threshold voltage and the voltage V gs2 is higher than this threshold voltage, the bidirectional switch element Q0 is turned on, and conduction occurs between the main electrodes S1 and S2.

電圧Ｖｇｓ１がこの閾値電圧よりも低く、かつ電圧Ｖｇｓ２がこの閾値電圧より低いとき、双方向スイッチ素子Ｑ０はオフ状態となり、主電極Ｓ１から主電極Ｓ２への電流および主電極Ｓ２から主電極Ｓ１への電流のいずれも遮断する。 When the voltage V gs1 is lower than this threshold voltage and the voltage V gs2 is lower than this threshold voltage, the bidirectional switch element Q0 is turned off and cuts off both the current from the main electrode S1 to the main electrode S2 and the current from the main electrode S2 to the main electrode S1.

電圧Ｖｇｓ１がこの閾値電圧よりも高く、かつ電圧Ｖｇｓ２がこの閾値電圧より低いとき、双方向スイッチ素子Ｑ０は主電極Ｓ１をカソードとし、主電極Ｓ２をアノードとするダイオードとなり、主電極Ｓ１から主電極Ｓ２への電流を遮断し、主電極Ｓ２から主電極Ｓ１への電流を導通する。 When the voltage Vgs1 is higher than this threshold voltage and the voltage Vgs2 is lower than this threshold voltage, the bidirectional switch element Q0 becomes a diode with the main electrode S1 as the cathode and the main electrode S2 as the anode, blocking the current from the main electrode S1 to the main electrode S2 and conducting the current from the main electrode S2 to the main electrode S1.

電圧Ｖｇｓ１が閾値電圧よりも低く、かつ電圧Ｖｇｓ２が閾値電圧より高いとき、双方向スイッチ素子Ｑ０は主電極Ｓ１をアノードとし、主電極Ｓ２をカソードとするダイオードとなり、主電極Ｓ１から主電極Ｓ２への電流を導通し、主電極Ｓ２から主電極Ｓ１への電流を遮断する。 When the voltage Vgs1 is lower than the threshold voltage and the voltage Vgs2 is higher than the threshold voltage, the bidirectional switch element Q0 becomes a diode with the main electrode S1 as the anode and the main electrode S2 as the cathode, and conducts a current from the main electrode S1 to the main electrode S2 and cuts off a current from the main electrode S2 to the main electrode S1.

双方向スイッチ素子Ｑ０は、ヘテロ接合型電界効果トランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、本実施形態では、半導体層に窒化ガリウムを用いたデュアルゲート型のＧａＮ系ＧＩＴ（Ｇａｔｅ Ｉｎｊｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）である。窒化ガリウム系半導体素子であるＧＩＴは、バンドギャップが大きく、ノーマリーオフと低オン抵抗とが両立された双方向ＧＩＴである。The bidirectional switch element Q0 is a heterojunction field effect transistor, and in this embodiment, is a dual-gate GaN-based GIT (Gate Injection Transistor) that uses gallium nitride in the semiconductor layer. The GIT, which is a gallium nitride-based semiconductor element, is a bidirectional GIT that has a large band gap and is normally off and has low on-resistance.

図１Ｂは、双方向スイッチ素子Ｑ０の断面図である。 Figure 1B is a cross-sectional view of bidirectional switch element Q0.

双方向スイッチ素子Ｑ０は、互いに反対の主面６１Ａと裏面６１Ｂとを有する半導体基板６１と、半導体基板６１の主面６１Ａに設けられた主電極Ｓ１、Ｓ２と、半導体基板６１の主面６１Ａに設けられたゲート端子Ｇ１、Ｇ２と、半導体基板６１の裏面６１Ｂに裏面電極Ｓ３とを有する。半導体基板６１は、互いに反対の面５１１１Ａ、５１１１Ｂを有する導電性のシリコン（Ｓｉ）基板５１１１と、Ｓｉ基板５１１１の面５１１１Ａに設けられた面５１１３Ｂを有する半導体積層体５１１３とを備える。半導体積層体５１１３は、面５１１３Ｂの反対側の面５１１３Ａを有する。Ｓｉ基板５１１１と半導体積層体５１１３との間でＳｉ基板５１１１の面５１１１Ａにはバッファ層５１１２が設けられている。バッファ層５１１２は、交互に積層された窒化アルミニウム（ＡｌＮ）層と窒化ガリウム（ＧａＮ）層とを備える。Ｓｉ基板の面５１１１Ｂと半導体積層体５１１３の面５１１３Ａは、それぞれ半導体基板６１の裏面６１Ｂと主面６１Ａを構成する。The bidirectional switch element Q0 has a semiconductor substrate 61 having a main surface 61A and a back surface 61B opposite to each other, main electrodes S1 and S2 provided on the main surface 61A of the semiconductor substrate 61, gate terminals G1 and G2 provided on the main surface 61A of the semiconductor substrate 61, and a back surface electrode S3 on the back surface 61B of the semiconductor substrate 61. The semiconductor substrate 61 includes a conductive silicon (Si) substrate 5111 having opposite surfaces 5111A and 5111B, and a semiconductor laminate 5113 having a surface 5113B provided on the surface 5111A of the Si substrate 5111. The semiconductor laminate 5113 has a surface 5113A opposite to the surface 5113B. A buffer layer 5112 is provided on the surface 5111A of the Si substrate 5111 between the Si substrate 5111 and the semiconductor laminate 5113. The buffer layer 5112 includes aluminum nitride (AlN) layers and gallium nitride (GaN) layers that are alternately stacked. The surface 5111B of the Si substrate and the surface 5113A of the semiconductor stack 5113 form the back surface 61B and the main surface 61A of the semiconductor substrate 61, respectively.

半導体積層体５１１３は、Ｓｉ基板５１１１の面５１１１Ａに設けられた半導体層５１１４と、半導体層５１１４上に設けられた半導体層５１１５とを備える。実施形態１では、半導体層５１１４は、厚さが２μｍ程度のアンドープの窒化ガリウム（ＧａＮ）層であり、半導体層５１１５は、厚さが２０ｎｍ程度のｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）層である。 The semiconductor laminate 5113 includes a semiconductor layer 5114 provided on a surface 5111A of a Si substrate 5111, and a semiconductor layer 5115 provided on the semiconductor layer 5114. In the first embodiment, the semiconductor layer 5114 is an undoped gallium nitride (GaN) layer having a thickness of about 2 μm, and the semiconductor layer 5115 is an n-type aluminum gallium nitride (AlGaN) layer having a thickness of about 20 nm.

半導体積層体５１１３の面５１１３Ａ上には、互いに間隔をおいてオーミック電極５１１６Ａ、５１１６Ｂが形成されている。オーミック電極５１１６Ａ、５１１６Ｂは、積層されたチタン（Ｔｉ）層とアルミニウム（Ａｌ）層よりなり、チャネル領域である半導体層５１１４とオーミック接触している。Ohmic electrodes 5116A and 5116B are formed at a distance from each other on surface 5113A of semiconductor laminate 5113. Ohmic electrodes 5116A and 5116B are made of laminated titanium (Ti) and aluminum (Al) layers, and are in ohmic contact with semiconductor layer 5114, which is the channel region.

図１Ｂに示す双方向スイッチ素子Ｑ０では、コンタクト抵抗を低減するために、半導体層５１１５の一部が除去されている。さらに、半導体層５１１４が４０ｎｍ程度掘り下げられ、オーミック電極５１１６Ａ、５１１６Ｂが半導体層５１１４と半導体層５１１５との界面に接している。なお、オーミック電極５１１６Ａ、５１１６Ｂは、半導体層５１１４に直接的には接しておらずに半導体層５１１５の上面に形成されてもよい。In the bidirectional switch element Q0 shown in FIG. 1B, a part of the semiconductor layer 5115 is removed to reduce the contact resistance. Furthermore, the semiconductor layer 5114 is dug down by about 40 nm, and the ohmic electrodes 5116A and 5116B are in contact with the interface between the semiconductor layer 5114 and the semiconductor layer 5115. The ohmic electrodes 5116A and 5116B may be formed on the upper surface of the semiconductor layer 5115 without being in direct contact with the semiconductor layer 5114.

オーミック電極５１１６Ａの上面には、ＡｕとＴｉとからなる電極配線５１５１Ａが形成されており、電極配線５１５１Ａとオーミック電極５１１６Ａとが電気的に接続されている。オーミック電極５１１６Ａと電極配線５１５１Ａとは、半導体基板６１の半導体層５１１４、５１１５にオーミック接触しており整流作用を有しないオーミック電極である主電極Ｓ１を構成する。オーミック電極５１１６Ｂの上面には、ＡｕとＴｉとからなる電極配線５１５１Ｂが形成されており、電極配線５１５１Ｂとオーミック電極５１１６Ｂとが電気的に接続されている。オーミック電極５１１６Ｂと電極配線５１５１Ｂとは、半導体基板６１の半導体層５１１４、５１１５にオーミック接触しており整流作用を有しないオーミック電極である主電極Ｓ２を構成する。 An electrode wiring 5151A made of Au and Ti is formed on the upper surface of the ohmic electrode 5116A, and the electrode wiring 5151A and the ohmic electrode 5116A are electrically connected. The ohmic electrode 5116A and the electrode wiring 5151A are in ohmic contact with the semiconductor layers 5114 and 5115 of the semiconductor substrate 61 and constitute the main electrode S1, which is an ohmic electrode that does not have a rectifying function. An electrode wiring 5151B made of Au and Ti is formed on the upper surface of the ohmic electrode 5116B, and the electrode wiring 5151B and the ohmic electrode 5116B are electrically connected. The ohmic electrode 5116B and the electrode wiring 5151B are in ohmic contact with the semiconductor layers 5114 and 5115 of the semiconductor substrate 61 and constitute the main electrode S2, which is an ohmic electrode that does not have a rectifying function.

半導体層５１１５の上面におけるオーミック電極５１１６Ａ、５１１６Ｂの間の領域には、ｐ型半導体層５１１９Ａ、５１１９Ｂが互いに間隔をおいて選択的に形成されている。ｐ型半導体層５１１９Ａの上面にはゲート電極５１１８Ａが形成され、ｐ型半導体層５１１９Ｂの上面にはゲート電極５１１８Ｂが形成されている。ゲート電極５１１８Ａ、５１１８Ｂは、ｐ型半導体層５１１９Ａ、５１１９Ｂとそれぞれオーミック接触している。ｐ型半導体層５１１９Ａ、５１１９Ｂが窒化ガリウム系半導体で形成される場合、ｐ型半導体層５１１９Ａ、５１１９Ｂの結晶性が向上し、結晶欠陥に起因する不良を低減でき信頼性が向上する利点がある。In the region between the ohmic electrodes 5116A and 5116B on the upper surface of the semiconductor layer 5115, the p-type semiconductor layers 5119A and 5119B are selectively formed at intervals. A gate electrode 5118A is formed on the upper surface of the p-type semiconductor layer 5119A, and a gate electrode 5118B is formed on the upper surface of the p-type semiconductor layer 5119B. The gate electrodes 5118A and 5118B are in ohmic contact with the p-type semiconductor layers 5119A and 5119B, respectively. When the p-type semiconductor layers 5119A and 5119B are formed of a gallium nitride-based semiconductor, the crystallinity of the p-type semiconductor layers 5119A and 5119B is improved, and there is an advantage in that defects caused by crystal defects can be reduced and reliability is improved.

Ｓｉ基板５１１１の面５１１１Ｂすなわち半導体基板６１の裏面６１Ｂには、積層されたニッケル（Ｎｉ）層とクロム（Ｃｒ）層と銀（Ａｇ）層よりなる裏面電極５１５３（Ｓ３）が形成されている。裏面電極５１５３（Ｓ３）はＳｉ基板５１１１とオーミック接触している。 A back electrode 5153 (S3) made of a nickel (Ni) layer, a chromium (Cr) layer, and a silver (Ag) layer is formed on a surface 5111B of the Si substrate 5111, i.e., a back surface 61B of the semiconductor substrate 61. The back electrode 5153 (S3) is in ohmic contact with the Si substrate 5111.

基板電位安定化回路１は、主電極Ｓ１、主電極Ｓ２及び裏面電極Ｓ３を備える双方向スイッチ素子Ｑ０に電気的に接続されている。基板電位安定化回路１は、スイッチＱ１と、スイッチＱ２と、貫通電流防止回路３と、を備える。スイッチＱ１は、主電極Ｓ１と裏面電極Ｓ３との間に直列に主電極Ｓ１と裏面電極Ｓ３とに接続されている。スイッチＱ２は、主電極Ｓ２と裏面電極Ｓ３との間に直列に主電極Ｓ２と裏面電極Ｓ３とに接続されている。貫通電流防止回路３は、スイッチＱ１とスイッチＱ２とが同時にオン状態になることを防止する。The substrate potential stabilization circuit 1 is electrically connected to a bidirectional switch element Q0 having a main electrode S1, a main electrode S2, and a back electrode S3. The substrate potential stabilization circuit 1 includes a switch Q1, a switch Q2, and a shoot-through current prevention circuit 3. The switch Q1 is connected in series between the main electrode S1 and the back electrode S3. The switch Q2 is connected in series between the main electrode S2 and the back electrode S3. The shoot-through current prevention circuit 3 prevents the switches Q1 and Q2 from being turned on at the same time.

貫通電流防止回路３は、制御端子であるゲート端子ＧＱ１１を有する貫通防止スイッチＱ１１と、制御端子であるゲート端子ＧＱ２１を有する貫通防止スイッチＱ２１と、を有する。ゲート端子ＧＱ１１に供給された電圧により貫通防止スイッチＱ１１のオンオフが制御される。ゲート端子ＧＱ２１に供給された電圧により貫通防止スイッチＱ２１のオンオフが制御される。 The shoot-through current prevention circuit 3 has a shoot-through prevention switch Q11 having a gate terminal GQ11 which is a control terminal, and a shoot-through prevention switch Q21 having a gate terminal GQ21 which is a control terminal. The on/off of the shoot-through prevention switch Q11 is controlled by a voltage supplied to the gate terminal GQ11. The on/off of the shoot-through prevention switch Q21 is controlled by a voltage supplied to the gate terminal GQ21.

スイッチＱ１は、制御端子であるゲート端子ＧＱ１を有し、スイッチＱ２は制御端子であるゲート端子ＧＱ２を有する。ゲート端子ＧＱ１に供給された電圧によりスイッチＱ１のオンオフが制御される。ゲート端子ＧＱ２に供給された電圧によりスイッチＱ２のオンオフが制御される。 Switch Q1 has a gate terminal GQ1 which is a control terminal, and switch Q2 has a gate terminal GQ2 which is a control terminal. The on/off of switch Q1 is controlled by the voltage supplied to gate terminal GQ1. The on/off of switch Q2 is controlled by the voltage supplied to gate terminal GQ2.

スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１は、接合ゲート型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１は、本実施形態では窒化ガリウム系の半導体素子であり、ゲート端子にp型半導体を使用しているＧＩＴである。つまり、各スイッチは窒化ガリウムを用いた半導体素子である。基板電位安定化回路１において、スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１をオン状態にする際、各ゲート端子の電圧が過剰な値とならないよう、抵抗Ｒ１、Ｒ２には一定の電流を流し、主電極Ｓ１、Ｓ２の電圧を下げた状態で各ゲート端子に電圧が印加される必要がある。そのため、スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１をＭＯＳＦＥＴとする場合、各ゲート端子に過剰な電圧が印加されないよう、ツェナーダイオードなどの保護素子をゲート－ソース間に付加する必要がある。スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１を接合ゲート型ＦＥＴあるいはＧＩＴとする場合、接合ゲート型ＦＥＴおよびＧＩＴは、ゲート電圧が閾値電圧を上回る場合において、ゲート端子をアノード、ソース端子をカソードとしたダイオードのように動作し、ゲートからソースに向けて電流が流れるため、ＭＯＳＦＥＴとした場合に必要となる保護素子が不要となる利点がある。スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１をＧＩＴとすることで、ＭＯＳＦＥＴに必要なゲート保護素子が不要となる利点がある。また、双方向スイッチ素子Ｑ０及び各スイッチが窒化ガリウム系の半導体素子であり、本実施形態では図１Ｂに示す半導体基板６１である同一チップ上にモノリシック回路として形成されている。これにより、モノリシック回路における寄生インダクタンスが低減され、基板電位の安定化効果が向上する。 The switches Q1, Q2 and the through-hole prevention switches Q11, Q21 are junction gate type FETs (Field Effect Transistors). In this embodiment, the switches Q1, Q2 and the through-hole prevention switches Q11, Q21 are gallium nitride semiconductor elements, and are GITs that use p-type semiconductors for the gate terminals. In other words, each switch is a semiconductor element using gallium nitride. In the substrate potential stabilization circuit 1, when the switches Q1, Q2 and the through-hole prevention switches Q11, Q21 are turned on, it is necessary to apply a voltage to each gate terminal with a constant current flowing through the resistors R1, R2 and the voltage of the main electrodes S1, S2 lowered so that the voltage of each gate terminal does not become an excessive value. Therefore, when the switches Q1, Q2 and the through-hole prevention switches Q11, Q21 are MOSFETs, it is necessary to add a protection element such as a Zener diode between the gate and source so that an excessive voltage is not applied to each gate terminal. When the switches Q1, Q2 and the feed-through prevention switches Q11, Q21 are junction gate FETs or GITs, the junction gate FETs and GITs operate like diodes with the gate terminal as the anode and the source terminal as the cathode when the gate voltage exceeds the threshold voltage, and a current flows from the gate to the source, which is an advantage of eliminating the need for a protective element that would be required in the case of a MOSFET. By using the switches Q1, Q2 and the feed-through prevention switches Q11, Q21 as GITs, there is an advantage that the gate protective element required for a MOSFET is unnecessary. In addition, the bidirectional switch element Q0 and each switch are gallium nitride-based semiconductor elements, and in this embodiment, they are formed as a monolithic circuit on the same chip, which is the semiconductor substrate 61 shown in FIG. 1B. This reduces the parasitic inductance in the monolithic circuit, improving the stabilization effect of the substrate potential.

（２）構成
本実施形態に係る双方向スイッチシステム１００は、図１Ａに示すように、基板電位安定化回路１と、メイン双方向スイッチ２と、を備える。 (2) Configuration As shown in FIG. 1A, the bidirectional switch system 100 according to this embodiment includes a substrate potential stabilization circuit 1 and a main bidirectional switch 2.

基板電位安定化回路１は、スイッチＱ１と、スイッチＱ２と、抵抗器Ｒ１と、抵抗器Ｒ２と、貫通電流防止回路３と、を備える。The substrate potential stabilization circuit 1 comprises a switch Q1, a switch Q2, a resistor R1, a resistor R2, and a shoot-through current prevention circuit 3.

スイッチＱ１は、ドレイン端子ＤＱ１と、ソース端子ＳＱ１と、制御端子であるゲート端子ＧＱ１とを有するトランジスタである。ドレイン端子ＤＱ１は、整流作用を有しないオーミック電極である主電極Ｓ１に接続されている。ソース端子ＳＱ１は裏面電極Ｓ３に接続されている。スイッチＱ１は、主電極Ｓ１と裏面電極Ｓ３とを接続する短絡スイッチとして機能する。具体的には、スイッチＱ１のドレイン端子ＤＱ１は主電極Ｓ１に接続され、スイッチＱ１のソース端子ＳＱ１は裏面電極Ｓ３に接続されている。スイッチＱ１のゲート端子ＧＱ１は抵抗器Ｒ１に接続されている。 The switch Q1 is a transistor having a drain terminal DQ1, a source terminal SQ1, and a gate terminal GQ1 which is a control terminal. The drain terminal DQ1 is connected to the main electrode S1 which is an ohmic electrode having no rectification function. The source terminal SQ1 is connected to the back electrode S3. The switch Q1 functions as a short-circuit switch which connects the main electrode S1 and the back electrode S3. Specifically, the drain terminal DQ1 of the switch Q1 is connected to the main electrode S1, and the source terminal SQ1 of the switch Q1 is connected to the back electrode S3. The gate terminal GQ1 of the switch Q1 is connected to a resistor R1.

抵抗器Ｒ１は、スイッチＱ１のゲート端子ＧＱ１と主電極Ｓ２との間に直列にスイッチＱ１のゲート端子ＧＱ１と主電極Ｓ２とに接続されている。 Resistor R1 is connected in series between the gate terminal GQ1 and the main electrode S2 of switch Q1.

スイッチＱ２は、ドレイン端子ＤＱ２と、ソース端子ＳＱ２と、制御端子であるゲート端子ＧＱ２とを有するトランジスタである。ドレイン端子ＤＱ２は、整流作用を有しないオーミック電極である主電極Ｓ２に接続されている。ソース端子ＳＱ２は、裏面電極Ｓ３に接続されている。スイッチＱ２は、主電極Ｓ２と裏面電極Ｓ３とを接続する短絡スイッチとして機能する。具体的には、スイッチＱ２のドレイン端子ＤＱ２は主電極Ｓ２に接続され、スイッチＱ２のソース端子ＳＱ２は裏面電極Ｓ３に接続されている。スイッチＱ２のゲート端子ＧＱ２は、抵抗器Ｒ２に接続されている。 The switch Q2 is a transistor having a drain terminal DQ2, a source terminal SQ2, and a gate terminal GQ2 which is a control terminal. The drain terminal DQ2 is connected to the main electrode S2 which is an ohmic electrode having no rectification function. The source terminal SQ2 is connected to the back electrode S3. The switch Q2 functions as a short-circuit switch which connects the main electrode S2 and the back electrode S3. Specifically, the drain terminal DQ2 of the switch Q2 is connected to the main electrode S2, and the source terminal SQ2 of the switch Q2 is connected to the back electrode S3. The gate terminal GQ2 of the switch Q2 is connected to a resistor R2.

抵抗器Ｒ２は、スイッチＱ２のゲート端子ＧＱ２と主電極Ｓ１との間で直列にスイッチＱ２のゲート端子ＧＱ２と主電極Ｓ１とに接続されている。 The resistor R2 is connected in series between the gate terminal GQ2 and the main electrode S1 of the switch Q2 .

貫通電流防止回路３は、貫通防止スイッチＱ１１と、貫通防止スイッチＱ２１と、を備える。貫通防止スイッチＱ１１は、スイッチＱ１のゲート端子ＧＱ１と裏面電極Ｓ３との間に直列に接続されている。具体的には、貫通防止スイッチＱ１１は、ソース端子ＳＱ１１と、ドレイン端子ＤＱ１１と、制御端子であるゲート端子ＧＱ１１とを有するトランジスタである。ゲート端子ＧＱ１１に供給される電圧により、ソース端子ＳＱ１１とドレイン端子ＤＱ１１との断続を制御する。このように、ゲート端子ＧＱ１１は貫通防止スイッチＱ１１のオンオフを制御する。ソース端子ＳＱ１１は裏面電極Ｓ３に接続されている。ドレイン端子ＤＱ１１は、整流作用を有しないオーミック電極である主電極Ｓ２に抵抗器Ｒ１を介して電気的に接続されている。貫通防止スイッチＱ１１のソース端子ＳＱ１１は、裏面電極Ｓ３に接続されている。貫通防止スイッチＱ１１のドレイン端子ＤＱ１１は、スイッチＱ１のゲート端子ＧＱ１に接続されている。貫通防止スイッチＱ１１のゲート端子ＧＱ１１は、スイッチＱ２のゲート端子ＧＱ２に接続されている。The through-current prevention circuit 3 includes a through-current prevention switch Q11 and a through-current prevention switch Q21. The through-current prevention switch Q11 is connected in series between the gate terminal GQ1 and the back electrode S3 of the switch Q1. Specifically, the through-current prevention switch Q11 is a transistor having a source terminal SQ11, a drain terminal DQ11, and a gate terminal GQ11 which is a control terminal. The voltage supplied to the gate terminal GQ11 controls the on/off of the source terminal SQ11 and the drain terminal DQ11. In this manner, the gate terminal GQ11 controls the on/off of the through-current prevention switch Q11. The source terminal SQ11 is connected to the back electrode S3. The drain terminal DQ11 is electrically connected to the main electrode S2, which is an ohmic electrode that does not have a rectifying function, via a resistor R1. The source terminal SQ11 of the through-current prevention switch Q11 is connected to the back electrode S3. The drain terminal DQ11 of the through-current prevention switch Q11 is connected to the gate terminal GQ1 of the switch Q1. The gate terminal GQ11 of the feed-through prevention switch Q11 is connected to the gate terminal GQ2 of the switch Q2.

貫通防止スイッチＱ２１は、スイッチＱ２のゲート端子ＧＱ２と裏面電極Ｓ３との間に直列に接続されている。具体的には、貫通防止スイッチＱ２１は、ソース端子ＳＱ２１と、ドレイン端子ＤＱ２１と、制御端子であるゲート端子ＧＱ１１とを有するトランジスタである。ソース端子ＳＱ２１は裏面電極Ｓ３に接続されている。ドレイン端子ＤＱ２１は、整流作用を有しないオーミック電極である主電極Ｓ１に抵抗器Ｒ２を介して電気的に接続されている。ゲート端子ＧＱ２１に供給される電圧により、ソース端子ＳＱ２１とドレイン端子ＤＱ２１との断続を制御する。このように、ゲート端子ＧＱ２１は貫通防止スイッチＱ２１のオンオフを制御する。貫通防止スイッチＱ２１のソース端子ＳＱ２１は、裏面電極Ｓ３に接続されている。貫通防止スイッチＱ２１のドレイン端子ＤＱ２１は、スイッチＱ２のゲート端子ＧＱ２に接続されている。貫通防止スイッチＱ２１のゲート端子ＧＱ２１は、スイッチＱ１のゲート端子ＧＱ１に接続されている。 The through-hole prevention switch Q21 is connected in series between the gate terminal GQ2 and the back electrode S3 of the switch Q2. Specifically, the through-hole prevention switch Q21 is a transistor having a source terminal SQ21, a drain terminal DQ21, and a gate terminal GQ11 that is a control terminal. The source terminal SQ21 is connected to the back electrode S3. The drain terminal DQ21 is electrically connected to the main electrode S1, which is an ohmic electrode that does not have a rectifying function, via a resistor R2. The voltage supplied to the gate terminal GQ21 controls the on/off of the source terminal SQ21 and the drain terminal DQ21. In this way, the gate terminal GQ21 controls the on/off of the through-hole prevention switch Q21. The source terminal SQ21 of the through-hole prevention switch Q21 is connected to the back electrode S3. The drain terminal DQ21 of the through-hole prevention switch Q21 is connected to the gate terminal GQ2 of the switch Q2. The gate terminal GQ21 of the through-hole prevention switch Q21 is connected to the gate terminal GQ1 of the switch Q1.

（３）動作
スイッチＱ１のゲート端子ＧＱ１は貫通防止スイッチＱ２１のゲート端子ＧＱ２１に接続されているため、スイッチＱ１がオン状態のとき、ゲート端子ＧＱ１のゲート電圧ＶＧＱ１により、貫通防止スイッチＱ２１がオン状態となる。貫通防止スイッチＱ２１がオン状態となると、裏面電極Ｓ３はスイッチＱ２のゲート端子ＧＱ２と短絡するため、スイッチＱ２はオフ状態となる。 (3) Operation Since the gate terminal GQ1 of the switch Q1 is connected to the gate terminal GQ21 of the feedthrough prevention switch Q21, when the switch Q1 is on, the feedthrough prevention switch Q21 is turned on by the gate voltage V GQ1 of the gate terminal GQ1. When the feedthrough prevention switch Q21 is on, the back electrode S3 is shorted to the gate terminal GQ2 of the switch Q2, so that the switch Q2 is turned off.

このとき貫通防止スイッチＱ２１によりスイッチＱ２のゲート端子ＧＱ２が裏面電極Ｓ３と短絡しているので、オフ状態であるスイッチＱ２のゲート電圧ＶＧＱ２は安定している。このように、スイッチＱ１がオン状態であり、スイッチＱ２がオフ状態であり、スイッチＱ１とスイッチＱ２とは互いに異なる状態を有する。 At this time, the gate terminal GQ2 of the switch Q2 is shorted to the back electrode S3 by the feedthrough prevention switch Q21, so that the gate voltage VGQ2 of the switch Q2 in the off state is stable. In this manner, the switch Q1 is in the on state, the switch Q2 is in the off state, and the switches Q1 and Q2 are in different states.

ゲート端子ＧＱ２は貫通防止スイッチＱ１１のゲート端子ＧＱ１１に接続されているため、スイッチＱ２がオン状態のとき、ゲート端子ＧＱ２のゲート電圧ＶＧＱ２により貫通防止スイッチＱ１１がオン状態となる。貫通防止スイッチＱ１１がオン状態となると、裏面電極Ｓ３はスイッチＱ１のゲート端子ＧＱ１と短絡するため、スイッチＱ１はオフ状態となる。このように、スイッチＱ１がオフ状態であり、スイッチＱ２がオン状態であり、スイッチＱ１とスイッチＱ２とは互いに異なる状態を有する。 Since the gate terminal GQ2 is connected to the gate terminal GQ11 of the feedthrough prevention switch Q11, when the switch Q2 is in the on state, the feedthrough prevention switch Q11 is turned on by the gate voltage V GQ2 of the gate terminal GQ2. When the feedthrough prevention switch Q11 is in the on state, the back electrode S3 is shorted to the gate terminal GQ1 of the switch Q1, so that the switch Q1 is turned off. In this way, the switch Q1 is in the off state, the switch Q2 is in the on state, and the switches Q1 and Q2 are in different states from each other.

このとき、貫通防止スイッチＱ１１によりスイッチＱ１のゲート端子ＧＱ１が裏面電極Ｓ３と短絡しているので、オフ状態であるスイッチＱ１のゲート電圧ＶＧＱ１は安定している。 At this time, since the gate terminal GQ1 of the switch Q1 is short-circuited to the rear electrode S3 by the feed-through prevention switch Q11, the gate voltage VGQ1 of the switch Q1 in the off state is stable.

スイッチＱ１とスイッチＱ２とが共にオフ状態のとき、貫通防止スイッチＱ１１と貫通防止スイッチＱ２１とは共にオフ状態である。When switches Q1 and Q2 are both in the off state, the penetration prevention switch Q11 and the penetration prevention switch Q21 are both in the off state.

本実施形態における基板電位安定化回路１では、貫通電流防止回路３により、スイッチＱ１とスイッチＱ２とは、同時にオン状態にならないように構成されている。In the substrate potential stabilization circuit 1 of this embodiment, the shoot-through current prevention circuit 3 is configured to prevent switches Q1 and Q2 from being turned on at the same time.

基板電位安定化回路１の以上の動作の回路シミュレーション結果を図２Ａ～図２Ｃに示す。図２Ａ～図２Ｃにおいて、線Ｗ１はスイッチＱ１のゲート電圧ＶＧＱ１を示し、線Ｗ２はスイッチＱ２のゲート電圧ＶＧＱ２を示し、線Ｗ３はスイッチＱ１に流れる電流を示す、線Ｗ４は主電極Ｓ１と主電極Ｓ２との電圧差を示す。図２Ａでは、スイッチＱ１のゲート端子ＧＱ１に疑似ノイズとしてパルス電圧Ｐ１１を印加し（線Ｗ１）、スイッチＱ２のゲート端子ＧＱ２に矩形状の電圧が印加されている。図２Ａのパルス電圧Ｐ１１の印加時の領域Ｚ１の拡大図を図２Ｂに示す。図２Ｂに示すように、スイッチＱ１のゲート端子ＧＱ１に疑似ノイズとしてパルス電圧Ｐ１１を印加しても、瞬間的なゲート電圧ＶＧＱ１の上昇のみで、スイッチＱ１はオン状態にはならず、貫通電流は流れない。図２Ｃに示すように、主電極Ｓ１と主電極Ｓ２との差分の電圧Ｖｓ１ｓ２（線Ｗ４）は所定の電圧を維持しており、図２Ｃでは、４００Ｖの矩形状電圧である。 The circuit simulation results of the above operation of the substrate potential stabilization circuit 1 are shown in Figures 2A to 2C. In Figures 2A to 2C, line W1 indicates the gate voltage V GQ1 of the switch Q1, line W2 indicates the gate voltage V GQ2 of the switch Q2, line W3 indicates the current flowing through the switch Q1, and line W4 indicates the voltage difference between the main electrodes S1 and S2. In Figure 2A, a pulse voltage P11 is applied as pseudo noise to the gate terminal GQ1 of the switch Q1 (line W1), and a rectangular voltage is applied to the gate terminal GQ2 of the switch Q2. An enlarged view of the region Z1 when the pulse voltage P11 is applied in Figure 2A is shown in Figure 2B. As shown in Figure 2B, even if a pulse voltage P11 is applied as pseudo noise to the gate terminal GQ1 of the switch Q1, only an instantaneous rise in the gate voltage V GQ1 occurs, and the switch Q1 does not turn on, and no through current flows. As shown in FIG. 2C, the differential voltage V s1s2 (line W4) between the main electrodes S1 and S2 is maintained at a predetermined voltage, which is a rectangular voltage of 400V in FIG. 2C.

このことから、貫通電流防止回路３を設けることで、誤点弧を抑制しており、スイッチＱ１、Ｑ２が同時オン状態となることによるスイッチＱ１、Ｑ２に流れる貫通電流が防止されている。For this reason, by providing a shoot-through current prevention circuit 3, false ignition is suppressed and a shoot-through current that would flow through switches Q1 and Q2 when switches Q1 and Q2 are simultaneously turned on is prevented.

以上から、スイッチＱ１と貫通防止スイッチＱ２１とがオン状態になるタイミングが同じ、又はスイッチＱ２と貫通防止スイッチＱ１１とがオン状態になるタイミングが同じとなる。そのため、スイッチＱ１に対するスイッチＱ２、又はスイッチＱ２に対するスイッチＱ１の誤点弧を抑制し、スイッチＱ１、Ｑ２が同時オン状態になることを防止している。 From the above, the timing when switch Q1 and the through-through prevention switch Q21 turn on is the same, or the timing when switch Q2 and the through-through prevention switch Q11 turn on is the same. This suppresses erroneous firing of switch Q2 relative to switch Q1, or switch Q1 relative to switch Q2, and prevents switches Q1 and Q2 from turning on at the same time.

特許文献１に開示された基板電圧制御回路は、基板電位を２つのソースのうち、低電位側と等電位にする。この基板電位安定化回路では、基板電位と低電位側のソースをショートさせる２つの短絡用スイッチで構成されている。これらが誤点弧により同時にオン状態になると貫通電流が発生し、素子破壊や外部システムの破損を引き起こす場合がある。The substrate voltage control circuit disclosed in Patent Document 1 makes the substrate potential equal to the lower potential of the two sources. This substrate potential stabilization circuit is composed of two shorting switches that short the substrate potential and the lower potential source. If these are turned on simultaneously due to erroneous firing, a shoot-through current will occur, which may cause element destruction or damage to the external system.

対して、本実施形態における基板電位安定化回路１では、前述のように、スイッチＱ１、Ｑ２が同時オン状態になることが防止される。In contrast, in the substrate potential stabilization circuit 1 of this embodiment, as described above, switches Q1 and Q2 are prevented from being turned on simultaneously.

（４）比較例
窒化ガリウム系の半導体素子である双方向スイッチでは、基板電位の変動により電流コラプスがより悪化する。電流コラプスとは、高いドレイン電圧を印加すると、ドレイン電圧が低い場合に比べて２つのソース電極間のオン抵抗が増加することである。 (4) Comparative Example In a bidirectional switch, which is a gallium nitride semiconductor element, the current collapse becomes worse due to the fluctuation of the substrate potential. Current collapse is a phenomenon in which the on-resistance between the two source electrodes increases when a high drain voltage is applied compared to when the drain voltage is low.

図３は、双方向スイッチシステム１００ａの回路図である。双方向スイッチシステム１００ａは、双方向スイッチ素子Ｑ０１の基板電位を２つのソース端子のうち低電位側と等電位にする比較例の基板電位安定化回路４を備える。基板電位安定化回路４は、裏面電極と低電位側のソースをショートさせる２つの短絡用スイッチで構成されている。双方向スイッチシステム１００ａでは、メイン双方向スイッチ２１は、半導体素子としての双方向スイッチ素子Ｑ０１を備える。双方向スイッチ素子Ｑ０１は、主電極Ｓ１１と、主電極Ｓ２１と、裏面電極Ｓ３１と、制御端子Ｇ１１と、制御端子Ｇ２１と、を備える。基板電位安定化回路４は、ゲート抵抗器Ｒ１１及びＲ１２とスイッチＱ３及びスイッチＱ４と、を更に備える。 Figure 3 is a circuit diagram of the bidirectional switch system 100a. The bidirectional switch system 100a includes a comparative substrate potential stabilization circuit 4 that makes the substrate potential of the bidirectional switch element Q01 equal to the low potential of the two source terminals. The substrate potential stabilization circuit 4 is composed of two shorting switches that short the back electrode and the source on the low potential side. In the bidirectional switch system 100a, the main bidirectional switch 21 includes the bidirectional switch element Q01 as a semiconductor element. The bidirectional switch element Q01 includes a main electrode S11, a main electrode S21, a back electrode S31, a control terminal G11, and a control terminal G21. The substrate potential stabilization circuit 4 further includes gate resistors R11 and R12, a switch Q3, and a switch Q4.

スイッチＱ３は、整流作用を有しないオーミック電極に接続されたドレイン端子ＤＱ３と、裏面電極Ｓ３１に接続されたソース端子ＳＱ３と、制御端子であるゲート端子ＧＱ３と、を有するトランジスタである。スイッチＱ３は、主電極Ｓ２１と裏面電極Ｓ３１とを接続する短絡スイッチとして機能する。具体的には、スイッチＱ３のドレイン端子ＤＱ３は、主電極Ｓ２１に接続され、スイッチＱ３のソース端子ＳＱ３は裏面電極Ｓ３１に接続されている。 The switch Q3 is a transistor having a drain terminal DQ3 connected to an ohmic electrode having no rectification function, a source terminal SQ3 connected to the back electrode S31, and a gate terminal GQ3 which is a control terminal. The switch Q3 functions as a short-circuit switch connecting the main electrode S21 and the back electrode S31. Specifically, the drain terminal DQ3 of the switch Q3 is connected to the main electrode S21, and the source terminal SQ3 of the switch Q3 is connected to the back electrode S31.

スイッチＱ４は、整流作用を有しないオーミック電極に接続される端子であるドレイン端子ＤＱ４と、裏面電極Ｓ３１に接続される端子であるソース端子ＳＱ４と、制御端子であるゲート端子ＧＱ４と、を有するトランジスタである。スイッチＱ４は、主電極Ｓ１１と裏面電極Ｓ３１とを接続する短絡スイッチとして機能する。具体的には、スイッチＱ４のドレイン端子ＤＱ４は、主電極Ｓ１１接続され、スイッチＱ４のソース端子ＳＱ４は裏面電極Ｓ３１に接続されている。 The switch Q4 is a transistor having a drain terminal DQ4, which is a terminal connected to an ohmic electrode that does not have a rectifying function, a source terminal SQ4, which is a terminal connected to the back electrode S31, and a gate terminal GQ4, which is a control terminal. The switch Q4 functions as a short-circuit switch that connects the main electrode S11 and the back electrode S31. Specifically, the drain terminal DQ4 of the switch Q4 is connected to the main electrode S11, and the source terminal SQ4 of the switch Q4 is connected to the back electrode S31.

ゲート抵抗器Ｒ１１は主電極Ｓ２１とスイッチＱ４のゲート端子ＧＱ４とに接続されている。 The gate resistor R11 is connected to the main electrode S21 and the gate terminal GQ4 of the switch Q4.

ゲート抵抗器Ｒ１２は主電極Ｓ１１とスイッチＱ３のゲート端子ＧＱ３に接続されている。 The gate resistor R12 is connected to the main electrode S11 and the gate terminal GQ3 of the switch Q3.

双方向スイッチシステム１００ａの動作について説明する。図３に示す双方向スイッチシステム１００ａでは、主電極Ｓ１１、Ｓ２１のうちの例えば主電極Ｓ１１が主電極Ｓ２１より高電位である場合に、高電位側の主電極Ｓ１１の電位を利用して、双方向スイッチ素子Ｑ０１がオフ状態からターンオン動作によりスイッチＱ３のゲート端子ＧＱ３の電圧が閾値を下回る瞬間まで、裏面電極Ｓ３を低電位側の主電極Ｓ２１とショートさせ、基板電位の変動を抑制している。The operation of the bidirectional switch system 100a will be described. In the bidirectional switch system 100a shown in FIG. 3, when the main electrode S11 of the main electrodes S11 and S21, for example, is at a higher potential than the main electrode S21, the potential of the main electrode S11 on the high potential side is used to short the back electrode S3 with the main electrode S21 on the low potential side until the voltage of the gate terminal GQ3 of the switch Q3 falls below the threshold due to the turn-on operation of the bidirectional switch element Q01 from the off state, thereby suppressing fluctuations in the substrate potential.

スイッチＱ３がオン状態のとき、高電位側である主電極Ｓ１１からの電流は十分大きい抵抗値のゲート抵抗器Ｒ１２とスイッチＱ３により十分低い値に阻止されている。このとき、スイッチＱ４はオフ状態であり、この状態は、正常動作していれば問題ない状態である。この状態で、例えば、スイッチＱ４にノイズ等が入り、スイッチＱ４がオフ状態からオン状態に短時間変化すると、高電位側である主電極Ｓ１１から低電位側である主電極Ｓ２１へスイッチＱ３、Ｑ４に貫通電流が流れる。一方、スイッチＱ４がオン状態であり、スイッチＱ３がオフ状態でもスイッチＱ３にノイズが入ると同様にスイッチＱ３、Ｑ４に貫通電流が流れる。つまり、図３に示す基板電位安定化回路４においては、スイッチＱ３及びスイッチＱ４がそれぞれ独立に動作するため、ノイズ等によりスイッチＱ３及びスイッチＱ４が同時にオン状態になるリスクがある。When the switch Q3 is on, the current from the main electrode S11 on the high potential side is blocked to a sufficiently low value by the gate resistor R12, which has a sufficiently large resistance value, and the switch Q3. At this time, the switch Q4 is in an off state, and this state is not a problem if the switch Q4 is operating normally. In this state, for example, if noise or the like enters the switch Q4 and the switch Q4 changes from the off state to the on state for a short time, a through current flows through the switches Q3 and Q4 from the main electrode S11 on the high potential side to the main electrode S21 on the low potential side. On the other hand, even if the switch Q4 is on and the switch Q3 is off, a through current flows through the switches Q3 and Q4 in the same way as if noise entered the switch Q3. In other words, in the substrate potential stabilization circuit 4 shown in FIG. 3, the switches Q3 and Q4 operate independently, so there is a risk that the switches Q3 and Q4 will be simultaneously turned on due to noise or the like.

双方向スイッチシステム１００ａの回路シミュレーション結果を図４Ａ～図４Ｃに示す。図４Ａ～図４Ｃにおいて、線Ｗ５はスイッチＱ４のゲート電圧ＶＧＱ４を示し、線Ｗ６はスイッチＱ３のゲート電圧ＶＧＱ３を示し、線Ｗ７はスイッチＱ４に流れる電流ＩＱ４を示し、線Ｗ８は主電極Ｓ１１と主電極Ｓ２１との電圧差Ｖｓ１１ｓ２１を、示している。図４Ａでは、疑似ノイズとしてゲート電圧ＶＧＱ４（線Ｗ５）に時点ｔ２１でパルス電圧Ｐ２１を印加すると、電流ＩＱ４（線Ｗ７）は０Ａから大きく変動している。図４Ａの領域Ｚ２の拡大図を図４Ｂに示す。図４Ｂに示すように、パルス電圧Ｐ２１の印加後、電流ＩＱ４（線Ｗ７）は時点ｔ２１から所定の時間Ｔ２１をかけて０Ａに戻っている。また、ゲート電圧ＶＧＱ３（線Ｗ６）は一時的に落ち込みが発生している。また、主電極Ｓ１１の電位Ｖｓ１１と主電極Ｓ２１の電位Ｖｓ２１との電位差Ｖｓ１１ｓ２１（線Ｗ８）及び電流ＩＱ４（線Ｗ７）のグラフを図４Ｃに示す。シミュレーションでは、電位差Ｖｓ１１ｓ２１は、４００Ｖの矩形波に対して、スイッチＱ４にパルス電圧が印加された場合には瞬間的に降下している。スイッチＱ３及びスイッチＱ４が瞬間的に共にオン状態となり、スイッチＱ４を流れる電流ＩＱ４は瞬間的に増加している。 The results of the circuit simulation of the bidirectional switch system 100a are shown in Figures 4A to 4C. In Figures 4A to 4C, line W5 indicates the gate voltage V GQ4 of the switch Q4, line W6 indicates the gate voltage V GQ3 of the switch Q3, line W7 indicates the current I Q4 flowing through the switch Q4, and line W8 indicates the voltage difference V S11S21 between the main electrodes S11 and S21. In Figure 4A, when a pulse voltage P21 is applied to the gate voltage V GQ4 (line W5) as pseudo noise at time t21, the current I Q4 (line W7) fluctuates greatly from 0 A. An enlarged view of the region Z2 in Figure 4A is shown in Figure 4B. As shown in Figure 4B, after the application of the pulse voltage P21, the current I Q4 (line W7) returns to 0 A over a predetermined time T21 from time t21. In addition, a temporary drop occurs in the gate voltage V GQ3 (line W6). 4C shows a graph of the potential difference Vs11s21 (line W8) between the potential Vs11 of the main electrode S11 and the potential Vs21 of the main electrode S21, and the current IQ4 (line W7). In the simulation, the potential difference Vs11s21 drops instantaneously when a pulse voltage is applied to the switch Q4 for a square wave of 400 V. The switches Q3 and Q4 are both turned on instantaneously, and the current IQ4 flowing through the switch Q4 increases instantaneously.

（５）利点
スイッチＱ１、スイッチＱ２を含む基板電位安定化回路１において、貫通電流防止回路３の貫通防止スイッチＱ１１と貫通防止スイッチＱ２１を導入することにより、基板電位安定化回路１におけるスイッチＱ１、Ｑ２を通して流れる貫通電流の発生を抑制することができる。具体的には、ゲート端子ＧＱ１とゲート端子ＧＱ２１とを接続し、ゲート端子ＧＱ２とゲート端子ＧＱ１１とを接続することで、スイッチＱ１とスイッチＱ２との駆動を相補的に連動させることができる。このため、スイッチＱ１とスイッチＱ２とが同時にオン状態になることを抑制することができる。 (5) Advantages By introducing the shoot-through prevention switch Q11 and the shoot-through prevention switch Q21 of the shoot-through current prevention circuit 3 into the substrate potential stabilization circuit 1 including the switch Q1 and the switch Q2, it is possible to suppress the occurrence of shoot-through current flowing through the switches Q1 and Q2 in the substrate potential stabilization circuit 1. Specifically, by connecting the gate terminal GQ1 to the gate terminal GQ21 and connecting the gate terminal GQ2 to the gate terminal GQ11, it is possible to link the driving of the switch Q1 and the switch Q2 in a complementary manner. This makes it possible to prevent the switch Q1 and the switch Q2 from being turned on at the same time.

（６）変形例
以下に基板電位安定化回路１の変形例について列記する。なお、以下に説明する変形例は、上記実施形態と適宜組み合わせて適用可能である。 (6) Modifications Below is a list of modifications of the substrate potential stabilization circuit 1. The modifications described below can be applied in appropriate combination with the above embodiment.

双方向スイッチ素子Ｑ０はデュアルゲート型の双方向スイッチ素子であるが、この構成に限定されない。双方向スイッチ素子Ｑ０がシングルゲート型の双方向スイッチであっても、基板電位安定化回路１の効果は有効である。The bidirectional switch element Q0 is a dual-gate bidirectional switch element, but is not limited to this configuration. Even if the bidirectional switch element Q0 is a single-gate bidirectional switch, the effect of the substrate potential stabilization circuit 1 is effective.

双方向スイッチ素子Ｑ０は、窒化ガリウム系の半導体素子である構成としたが、この構成に限定されない。双方向スイッチ素子Ｑ０が窒化ガリウムの他にも、シリコン、炭化シリコン等の半導体材料であっても、本実施形態の双方向スイッチ素子Ｑ０は動作可能である。The bidirectional switch element Q0 is configured as a gallium nitride-based semiconductor element, but is not limited to this configuration. The bidirectional switch element Q0 of this embodiment can operate even if the bidirectional switch element Q0 is made of a semiconductor material other than gallium nitride, such as silicon or silicon carbide.

双方向スイッチ素子Ｑ０の半導体層５１１４、５１１５は窒化ガリウムである構成としたが、この構成に限定されない。半導体層５１１４、５１１５は。窒化ガリウムの他に、シリコン、炭化シリコン等の半導体材料であれば本実施形態の基板電位安定化回路１は動作可能である。The semiconductor layers 5114 and 5115 of the bidirectional switch element Q0 are configured to be gallium nitride, but are not limited to this configuration. The semiconductor layers 5114 and 5115 are. In addition to gallium nitride, the substrate potential stabilization circuit 1 of this embodiment can operate if the semiconductor material is silicon, silicon carbide, or the like.

双方向スイッチ素子Ｑ０の半導体素子、スイッチＱ１、スイッチＱ２、貫通防止スイッチＱ１１及び貫通防止スイッチＱ２１は、窒化ガリウム系の半導体素子であり、同一チップ上にモノリシック回路として構成されている、としたがこの構成に限定されない。ワンチップの構成にしなくても、基板電位安定化回路１の動作は可能である。The semiconductor elements of the bidirectional switch element Q0, the switch Q1, the switch Q2, the feedthrough prevention switch Q11, and the feedthrough prevention switch Q21 are gallium nitride semiconductor elements and are configured as a monolithic circuit on the same chip, but this configuration is not limited to this. The substrate potential stabilization circuit 1 can operate even if it is not configured as a one-chip.

スイッチＱ１、スイッチＱ２、貫通防止スイッチＱ１１及び貫通防止スイッチＱ２１は、窒化ガリウム系の半導体素子を用いたＧＩＴ（Ｇａｔｅ Ｉｎｊｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）である構成としたが、この構成に限定されない。窒化ガリウム系の半導体素子を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）やシリコン系のＭＯＳ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ等であってもよい。 Switch Q1, switch Q2, through-hole prevention switch Q11, and through-hole prevention switch Q21 are configured as GITs (Gate Injection Transistors) using gallium nitride semiconductor elements, but are not limited to this configuration. They may also be HEMTs (High Electron Mobility Transistors) using gallium nitride semiconductor elements or silicon-based MOS (Metal-Oxide-Semiconductor) FETs.

（実施形態２）
図５は、実施形態２に係る双方向スイッチシステム１００ｂの回路図である。本実施形態では、整流素子であるダイオードＤ１、整流素子であるダイオードＤ２、抵抗器Ｒ３及び抵抗器Ｒ４を備えている点が実施形態１とは異なる。なお、実施形態１と同一の構成要素については、同一の符号を付し、その説明を適宜省略する。 (Embodiment 2)
5 is a circuit diagram of a bidirectional switch system 100b according to embodiment 2. This embodiment differs from embodiment 1 in that it includes a rectifying element, a diode D1, a rectifying element, a resistor R3, and a resistor R4. Note that the same components as those in embodiment 1 are denoted by the same reference numerals, and the description thereof will be omitted as appropriate.

実施形態１に係る双方向スイッチシステム１００では、スイッチＱ１と貫通防止スイッチＱ２１とは同時にオン状態となり、スイッチＱ２と貫通防止スイッチＱ１１とは同時にオン状態となる。実施形態２に係る双方向スイッチシステム１００ｂでは、スイッチＱ１とスイッチＱ２とが同時にオン状態になるリスクを更に低減するために、貫通防止スイッチＱ１１及び貫通防止スイッチＱ２１は、スイッチＱ１及びスイッチＱ２よりも先にターンオンし、後にターンオフする。この構成により、例えば、貫通防止スイッチＱ１１がオン状態にあるときに、スイッチＱ２のオン状態、オフ状態を切り替えることでよりリスクを低減させることができる。In the bidirectional switch system 100 according to the first embodiment, the switch Q1 and the penetration prevention switch Q21 are simultaneously turned on, and the switch Q2 and the penetration prevention switch Q11 are simultaneously turned on. In the bidirectional switch system 100b according to the second embodiment, in order to further reduce the risk that the switch Q1 and the switch Q2 are simultaneously turned on, the penetration prevention switch Q11 and the penetration prevention switch Q21 are turned on before the switch Q1 and the switch Q2, and turned off afterwards. With this configuration, for example, when the penetration prevention switch Q11 is in the on state, the risk can be further reduced by switching the on state and the off state of the switch Q2.

双方向スイッチシステム１００ｂは、実施形態１に係る双方向スイッチシステム１００に加えて、ダイオードＤ１、ダイオードＤ２、抵抗器Ｒ３、抵抗器Ｒ４を更に備えている。つまり、本実施形態の基板電位安定化回路５は、スイッチＱ１と、スイッチＱ２と、抵抗器Ｒ１と、抵抗器Ｒ２と、抵抗器Ｒ３と、抵抗器Ｒ４と、貫通電流防止回路３と、を含んでいる。以下、実施形態１の基板電位安定化回路１と本実施形態の基板電位安定化回路５との違いについて説明する。The bidirectional switch system 100b further includes a diode D1, a diode D2, a resistor R3, and a resistor R4 in addition to the bidirectional switch system 100 according to the first embodiment. That is, the substrate potential stabilization circuit 5 of this embodiment includes a switch Q1, a switch Q2, a resistor R1, a resistor R2, a resistor R3, a resistor R4, and a shoot-through current prevention circuit 3. The differences between the substrate potential stabilization circuit 1 of the first embodiment and the substrate potential stabilization circuit 5 of this embodiment will be described below.

抵抗器Ｒ３は、スイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ２１のゲート端子ＧＱ２１との間で直列にスイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ２１のゲート端子ＧＱ２１とに接続されている。すなわち、スイッチＱ１のゲート端子ＧＱ１は、貫通防止スイッチＱ２１のゲート端子ＧＱ２１に抵抗器Ｒ３を介して電気的に接続されている。抵抗器Ｒ４は、スイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ１１のゲート端子ＧＱ１１との間で直列にスイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ１１のゲート端子ＧＱ１１とに接続されている。すなわち、スイッチＱ２のゲート端子ＧＱ２は貫通防止スイッチＱ１１のゲート端子ＧＱ１１に抵抗器Ｒ４を介して電気的に接続されている。The resistor R3 is connected in series between the gate terminal GQ1 of the switch Q1 and the gate terminal GQ21 of the through-hole prevention switch Q21. That is, the gate terminal GQ1 of the switch Q1 is electrically connected to the gate terminal GQ21 of the through-hole prevention switch Q21 via the resistor R3. The resistor R4 is connected in series between the gate terminal GQ2 of the switch Q2 and the gate terminal GQ11 of the through-hole prevention switch Q11. That is, the gate terminal GQ2 of the switch Q2 is electrically connected to the gate terminal GQ11 of the through-hole prevention switch Q11 via the resistor R4.

ダイオードＤ１は、ゲート端子ＧＱ１から主電極Ｓ２への方向を順方向として接続されている。具体的には、ダイオードＤ１のアノードはゲート端子ＧＱ１に接続されており、ダイオードＤ１のカソードは主電極Ｓ２に接続されている。ダイオードＤ２は、ゲート端子ＧＱ２から主電極Ｓ１への方向を順方向として接続されている。具体的には、ダイオードＤ２のアノードはゲート端子ＧＱ２に接続されており、ダイオードＤ２のカソードは主電極Ｓ１に接続されている。 Diode D1 is connected with the forward direction being from gate terminal GQ1 to main electrode S2. Specifically, the anode of diode D1 is connected to gate terminal GQ1, and the cathode of diode D1 is connected to main electrode S2. Diode D2 is connected with the forward direction being from gate terminal GQ2 to main electrode S1. Specifically, the anode of diode D2 is connected to gate terminal GQ2, and the cathode of diode D2 is connected to main electrode S1.

次に双方向スイッチシステム１００ｂの回路動作について説明する。図６Ａ～図６Ｅに双方向スイッチシステム１００ｂの回路シミュレーション結果を示す。図６Ａ及び図６Ｂでは、線Ｗ９はスイッチＱ１のゲート電圧ＶＧＱ１を示し、線Ｗ１０はスイッチＱ２のゲート電圧ＶＧＱ２を示し、線Ｗ１１はスイッチＱ１に流れる電流ＩＱ１を示している。図６Ａに示すように、スイッチＱ２がオン状態でありかつスイッチＱ１がオフ状態である場合に、スイッチＱ１のゲート端子ＧＱ１に疑似ノイズとしてパルス電圧Ｐ３１を印加する（線Ｗ９）。図６Ａの領域Ｚ３を拡大した図を図６Ｂに示す。図６Ｂでは、パルス電圧Ｐ３１を印加しても、ゲート電圧ＶＧＱ２及びスイッチＱ１に流れる電流ＩＱ１（線Ｗ１１）に変化はなく、実施形態１と同様の効果が得られている。 Next, the circuit operation of the bidirectional switch system 100b will be described. Figures 6A to 6E show the results of circuit simulation of the bidirectional switch system 100b. In Figures 6A and 6B, line W9 indicates the gate voltage V GQ1 of the switch Q1, line W10 indicates the gate voltage V GQ2 of the switch Q2, and line W11 indicates the current I Q1 flowing through the switch Q1. As shown in Figure 6A, when the switch Q2 is in the on state and the switch Q1 is in the off state, a pulse voltage P31 is applied as pseudo noise to the gate terminal GQ1 of the switch Q1 (line W9). Figure 6B shows an enlarged view of the region Z3 in Figure 6A. In Figure 6B, even when the pulse voltage P31 is applied, there is no change in the gate voltage V GQ2 and the current I Q1 flowing through the switch Q1 (line W11), and the same effect as in the first embodiment is obtained.

図６Ｃ～図６Ｅでは、線Ｗ１０はスイッチＱ２のゲート電圧ＶＧＱ２を示し、線Ｗ１２は貫通防止スイッチＱ１１のゲート電圧ＶＧＱ１１を示している。スイッチＱ２のゲート電圧ＶＧＱ２と、貫通防止スイッチＱ１１のゲート電圧ＶＧＱ１１とを図６Ｃに示す。スイッチＱ２のゲート電圧ＶＧＱ２と、貫通防止スイッチＱ１１のゲート電圧ＶＧＱ１１とは、スイッチＱ１１、Ｑ２がほぼ同時にオン状態、オフ状態となる値を取っている。スイッチＱ１１、Ｑ２のターンオン時を示す図６Ｃの領域Ｚ４の拡大図を図６Ｄに示す。また、スイッチＱ１１、Ｑ２のターンオフ時を示す図６Ｃの領域Ｚ５の拡大図を図６Ｅに示す。 In Figures 6C to 6E, line W10 indicates the gate voltage V GQ2 of switch Q2, and line W12 indicates the gate voltage V GQ11 of the feed-through prevention switch Q11. Figure 6C shows the gate voltage V GQ2 of switch Q2 and the gate voltage V GQ11 of feed-through prevention switch Q11. The gate voltage V GQ2 of switch Q2 and the gate voltage V GQ11 of feed-through prevention switch Q11 are values at which switches Q11 and Q2 are in the on and off states almost simultaneously. Figure 6D shows an enlarged view of region Z4 in Figure 6C, which shows when switches Q11 and Q2 are turned on. Figure 6E shows an enlarged view of region Z5 in Figure 6C, which shows when switches Q11 and Q2 are turned off.

ゲート端子ＧＱ１、ＧＱ２、ＧＱ１１、ＧＱ２１の電圧を変化させてスイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１をオンオフさせる際に、ゲート端子ＧＱ１、ＧＱ２、ＧＱ１１、ＧＱ２１の静電容量を充放電するので、以下に述べるようにスイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１はオンオフされる。双方向スイッチ素子Ｑ０がターンオフし、主電極Ｓ２を基準である０Ｖとした主電極Ｓ１の電圧ＶＳ１Ｓ２が０Ｖから上昇する時には、主電極Ｓ１からスイッチＱ２のゲート端子ＧＱ２への抵抗器Ｒ２、Ｒ４を通る電流経路の方が、貫通防止スイッチＱ１１のゲート端子ＧＱ１１への抵抗器Ｒ２を通る電流経路よりも抵抗が大きくなる。これは、ゲート抵抗として抵抗器Ｒ４を導入したためである。このため、共にターンオンするスイッチＱ２と貫通防止スイッチＱ１１とでは、図６Ｄに示すように、貫通防止スイッチＱ１１の方がスイッチＱ２よりも先にターンオンする。次に、双方向スイッチ素子Ｑ０がターンオンし、主電極Ｓ２を基準とした主電極Ｓ１の電圧ＶＳ１Ｓ２が０Ｖへ低下する時について説明する。スイッチＱ２のゲート端子ＧＱ２からダイオードＤ２を経由して主電極Ｓ１への電流経路の方が、貫通防止スイッチＱ１１のゲート端子ＧＱ１１からダイオードＤ２と抵抗器Ｒ４とを経由して主電極Ｓ１への電流経路よりも抵抗が小さい。これはゲート抵抗器として抵抗器Ｒ４を導入したためである。このため、共にターンオフするスイッチＱ２と貫通防止スイッチＱ１１とでは、図６Ｅに示すように、貫通防止スイッチＱ１１の方がスイッチＱ２よりも後にターンオフする。 When the voltages of the gate terminals GQ1, GQ2, GQ11, and GQ21 are changed to turn on and off the switches Q1, Q2 and the feed-through prevention switches Q11 and Q21, the capacitances of the gate terminals GQ1, GQ2, GQ11, and GQ21 are charged and discharged, so that the switches Q1, Q2 and the feed-through prevention switches Q11 and Q21 are turned on and off as described below. When the bidirectional switch element Q0 is turned off and the voltage V S1S2 of the main electrode S1 rises from 0 V, with the main electrode S2 being taken as the reference of 0 V, the resistance of the current path passing through the resistors R2 and R4 from the main electrode S1 to the gate terminal GQ2 of the switch Q2 is greater than the resistance of the current path passing through the resistor R2 to the gate terminal GQ11 of the feed-through prevention switch Q11. This is because the resistor R4 is introduced as a gate resistance. For this reason, when the switch Q2 and the feed-through prevention switch Q11 are both turned on, the feed-through prevention switch Q11 is turned on before the switch Q2, as shown in Fig. 6D. Next, a case will be described where the bidirectional switch element Q0 is turned on and the voltage V_S1S2 of the main electrode S1 with respect to the main electrode S2 drops to 0 V. The current path from the gate terminal GQ2 of the switch Q2 to the main electrode S1 via the diode D2 has a smaller resistance than the current path from the gate terminal GQ11 of the feed-through prevention switch Q11 to the main electrode S1 via the diode D2 and resistor R4. This is because the resistor R4 is introduced as a gate resistor. For this reason, when the switch Q2 and the feed-through prevention switch Q11 are both turned off, the feed-through prevention switch Q11 is turned off after the switch Q2, as shown in Fig. 6E.

スイッチＱ１と貫通防止スイッチＱ２１との関係についても同様である。双方向スイッチ素子Ｑ０がターンオフし、主電極Ｓ１を基準とした主電極Ｓ２の電圧ＶＳ２Ｓ１が０Ｖから上昇する時には、主電極Ｓ２からスイッチＱ１のゲート端子ＧＱ１への抵抗器Ｒ１、Ｒ３を通る電流経路の方が、貫通防止スイッチＱ２１のゲート端子ＧＱ２１への抵抗器Ｒ１を通る電流経路よりも抵抗が大きい。これはゲート抵抗として抵抗器Ｒ３を導入したためである。このため、共にターンオンするスイッチＱ１と貫通防止スイッチＱ２１とでは、貫通防止スイッチＱ２１の方がスイッチＱ１より先にターンオンする。双方向スイッチ素子Ｑ０がターンオンし、主電極Ｓ１を基準とした主電極Ｓ２の電圧ＶＳ２Ｓ１が０Ｖへ低下する時には、スイッチＱ１のゲート端子ＧＱ１からダイオードＤ１を経由して主電極Ｓ２への電流経路の方が、貫通防止スイッチＱ２１のゲート端子ＧＱ２１からダイオードＤ１と抵抗器Ｒ３とを経由して主電極Ｓ２への電流経路に比べて抵抗が小さい。これは、ゲート抵抗として、抵抗器Ｒ３を導入したためである。このため、共にターンオフするスイッチＱ１と貫通防止スイッチＱ２１とでは、スイッチＱ１に比べて、貫通防止スイッチＱ２１の方がスイッチＱ１より後にターンオフする。 The same is true for the relationship between the switch Q1 and the feed-through prevention switch Q21. When the bidirectional switch element Q0 is turned off and the voltage V S2S1 of the main electrode S2 with respect to the main electrode S1 rises from 0 V, the current path passing through the resistors R1 and R3 from the main electrode S2 to the gate terminal GQ1 of the switch Q1 has a higher resistance than the current path passing through the resistor R1 to the gate terminal GQ21 of the feed-through prevention switch Q21. This is because the resistor R3 is introduced as a gate resistor. For this reason, of the switch Q1 and the feed-through prevention switch Q21, which both turn on, the feed-through prevention switch Q21 turns on before the switch Q1. When the bidirectional switch element Q0 is turned on and the voltage VS2S1 of the main electrode S2 with respect to the main electrode S1 drops to 0 V, the current path from the gate terminal GQ1 of the switch Q1 to the main electrode S2 via the diode D1 has a smaller resistance than the current path from the gate terminal GQ21 of the feed-through prevention switch Q21 to the main electrode S2 via the diode D1 and resistor R3. This is because the resistor R3 is introduced as a gate resistance. For this reason, when both the switch Q1 and the feed-through prevention switch Q21 are turned off, the feed-through prevention switch Q21 turns off later than the switch Q1.

以上、説明したように、スイッチＱ１及びスイッチＱ２と比べて、貫通防止スイッチＱ１１及び貫通防止スイッチＱ２１が先にターンオンし、後にターンオフする。このことから、基板電位安定化回路５でのスイッチＱ１とスイッチＱ２とが同時にオン状態になるリスクは、実施形態１に係る基板電位安定化回路１と比べて更に低減している。つまり、基板電位安定化回路５のノイズ耐性は、実施形態１に係る基板電位安定化回路１に比べて強化されている。As described above, compared to switches Q1 and Q2, the feed-through prevention switches Q11 and Q21 turn on first and turn off later. As a result, the risk of switches Q1 and Q2 turning on simultaneously in the substrate potential stabilization circuit 5 is further reduced compared to the substrate potential stabilization circuit 1 of embodiment 1. In other words, the noise resistance of the substrate potential stabilization circuit 5 is strengthened compared to the substrate potential stabilization circuit 1 of embodiment 1.

（変形例）
以下に、変形例について列記する。なお、以下に説明する変形例は、上記各実施形態と適宜組み合わせて適用可能である。 (Modification)
The following are examples of modified examples. The modified examples described below can be applied in appropriate combination with the above-described embodiments.

抵抗器Ｒ３は、貫通防止スイッチＱ２１のゲート端子ＧＱ２１とスイッチＱ１のゲート端子ＧＱ１との間で直列に貫通防止スイッチＱ２１のゲート端子ＧＱ２１とスイッチＱ１のゲート端子ＧＱ１とに接続されている構成としたが、この構成に限定されない。抵抗器Ｒ３は、互いに接続された複数のゲート抵抗器であってもよい。つまり、抵抗器Ｒ３は互いに接続された１つ以上の抵抗器により構成されている。 The resistor R3 is connected in series between the gate terminal GQ21 of the feed-through prevention switch Q21 and the gate terminal GQ1 of the switch Q1, but is not limited to this configuration. The resistor R3 may be a plurality of gate resistors connected to each other. In other words, the resistor R3 is composed of one or more resistors connected to each other.

同様に、抵抗器Ｒ４は、貫通防止スイッチＱ１１のゲート端子ＧＱ１１とスイッチＱ２のゲート端子ＧＱ２の間で直列に貫通防止スイッチＱ１１のゲート端子ＧＱ１１とスイッチＱ２のゲート端子ＧＱ２とに接続されている構成としたが、この構成に限定されない。抵抗器Ｒ４は、互位に接続された複数の抵抗器により構成されていてもよい。つまり、抵抗器Ｒ４は、互いに接続された１つ以上の抵抗器よりなる。Similarly, the resistor R4 is connected in series between the gate terminal GQ11 of the feedthrough prevention switch Q11 and the gate terminal GQ2 of the switch Q2, but is not limited to this configuration. The resistor R4 may be composed of multiple resistors connected in mutual positions. In other words, the resistor R4 is composed of one or more resistors connected to each other.

抵抗器Ｒ３が互いに直列に接続された複数の抵抗器よりなりかつ抵抗器Ｒ４が互いに直列に接続された複数の抵抗器よりなる場合には、抵抗器Ｒ３を構成する複数の抵抗器は、抵抗器Ｒ４を構成する複数の抵抗器に対して、数及び抵抗値が異なっていてもよい。When resistor R3 is made up of a plurality of resistors connected in series with each other and resistor R4 is made up of a plurality of resistors connected in series with each other, the plurality of resistors constituting resistor R3 may differ in number and resistance value from the plurality of resistors constituting resistor R4.

実施形態２に係る基板電位安定化回路５は、実施形態１に係る基板電位安定化回路１に、ダイオードＤ１及び抵抗器Ｒ３の組み合わせと、ダイオードＤ２及び抵抗器Ｒ４の組み合わせとを追加する構成としたが、この構成に限定されない。これらの組み合わせのうちダイオードＤ１及び抵抗器Ｒ３の組み合わせのみを追加してダイオードＤ２及び抵抗器Ｒ４の組み合わせを追加しない構成であってもよい。また、これらの組み合わせのうちダイオードＤ２及び抵抗器Ｒ４の組み合わせのみを追加してダイオードＤ１及び抵抗器Ｒ３の組み合わせを追加しない構成であってもよい。The substrate potential stabilization circuit 5 of the second embodiment is configured to add a combination of a diode D1 and a resistor R3 and a combination of a diode D2 and a resistor R4 to the substrate potential stabilization circuit 1 of the first embodiment, but is not limited to this configuration. Of these combinations, only the combination of a diode D1 and a resistor R3 may be added, without adding the combination of a diode D2 and a resistor R4. Also, of these combinations, only the combination of a diode D2 and a resistor R4 may be added, without adding the combination of a diode D1 and a resistor R3.

（実施形態３）
図７Ａは、実施形態３に係る双方向スイッチシステム１００ｃの回路図である。本実施形態では、本実施形態の双方向スイッチシステム１００ｃが実施形態１に係る双方向スイッチシステム１００の回路構成において、スイッチＱ１のゲート端子ＧＱ１とスイッチＱ２のゲート端子ＧＱ２とに、実施形態２に係る双方向スイッチシステム１００ｂの整流素子であるダイオードＤ１、Ｄ２と、制御電圧安定化回路Ｆ１と制御電圧安定化回路Ｆ２を追加している点が実施形態１に係る双方向スイッチシステム１００とは異なる。制御電圧安定化回路Ｆ１はスイッチＱ１のゲート端子ＧＱ１の電圧を安定化する。制御電圧安定化回路Ｆ２はスイッチＱ２のゲート端子ＧＱ２の電圧を安定化する。このことにより、基板電位安定化回路６のノイズへの耐性を向上することができる。 (Embodiment 3)
7A is a circuit diagram of a bidirectional switch system 100c according to a third embodiment. In this embodiment, the bidirectional switch system 100c according to the present embodiment differs from the bidirectional switch system 100 according to the first embodiment in that the bidirectional switch system 100c according to the present embodiment has the circuit configuration of the bidirectional switch system 100 according to the first embodiment, in which diodes D1 and D2, which are rectifying elements of the bidirectional switch system 100b according to the second embodiment, and a control voltage stabilizing circuit F1 and a control voltage stabilizing circuit F2 are added to the gate terminal GQ1 of the switch Q1 and the gate terminal GQ2 of the switch Q2. The control voltage stabilizing circuit F1 stabilizes the voltage of the gate terminal GQ1 of the switch Q1. The control voltage stabilizing circuit F2 stabilizes the voltage of the gate terminal GQ2 of the switch Q2. This can improve the noise resistance of the substrate potential stabilizing circuit 6.

次に双方向スイッチシステム１００ｃの回路構成について説明する。本実施形態の双方向スイッチシステム１００ｃは、図７Ａに示すように、双方向スイッチ素子Ｑ０と、基板電位安定化回路６と、を備える。基板電位安定化回路６は、抵抗器Ｒ１と、抵抗器Ｒ２と、貫通電流防止回路３と、ダイオードＤ１、Ｄ２と、制御電圧安定化回路Ｆ１と、制御電圧安定化回路Ｆ２と、を備える。Next, the circuit configuration of the bidirectional switch system 100c will be described. As shown in FIG. 7A, the bidirectional switch system 100c of this embodiment includes a bidirectional switch element Q0 and a substrate potential stabilization circuit 6. The substrate potential stabilization circuit 6 includes a resistor R1, a resistor R2, a shoot-through current prevention circuit 3, diodes D1 and D2, a control voltage stabilization circuit F1, and a control voltage stabilization circuit F2.

制御電圧安定化回路Ｆ１は、スイッチＱ１２と、抵抗器Ｒ５と、ツェナーダイオードＺＤ１とを含む。スイッチＱ１２は、抵抗器Ｒ１とスイッチＱ１のゲート端子ＧＱ１との間で直列に抵抗器Ｒ１とスイッチＱ１のゲート端子ＧＱ１とに接続されている。具体的には、スイッチＱ１２は、ドレイン端子ＤＱ１２と、ソース端子ＳＱ１２と、制御端子であるゲート端子ＧＱ１２を備える。ドレイン端子ＤＱ１２は、整流作用を有しないオーミック電極である主電極Ｓ２に抵抗器Ｒ１を介して電気的に接続されている。スイッチＱ１２のドレイン端子ＤＱ１２は抵抗器Ｒ１に接続されている。スイッチＱ１２のソース端子ＳＱ１２はスイッチＱ１のゲート端子ＧＱ１に接続されている。ツェナーダイオードＺＤ１のカソードは、スイッチＱ１２のゲート端子ＧＱ１２に接続されている。ツェナーダイオードＺＤ１のアノードは裏面電極Ｓ３に接続されている。抵抗器Ｒ５は、スイッチＱ１２のゲート端子ＧＱ１２と主電極Ｓ２との間で直列にスイッチＱ１２のゲート端子ＧＱ１２と主電極Ｓ２とに接続されている。The control voltage stabilization circuit F1 includes a switch Q12, a resistor R5, and a Zener diode ZD1. The switch Q12 is connected in series between the resistor R1 and the gate terminal GQ1 of the switch Q1 and the resistor R1. Specifically, the switch Q12 has a drain terminal DQ12, a source terminal SQ12, and a gate terminal GQ12 that is a control terminal. The drain terminal DQ12 is electrically connected to the main electrode S2, which is an ohmic electrode that does not have a rectifying function, via a resistor R1. The drain terminal DQ12 of the switch Q12 is connected to the resistor R1. The source terminal SQ12 of the switch Q12 is connected to the gate terminal GQ1 of the switch Q1. The cathode of the Zener diode ZD1 is connected to the gate terminal GQ12 of the switch Q12. The anode of the Zener diode ZD1 is connected to the back electrode S3. Resistor R5 is connected in series between gate terminal GQ12 and main electrode S2 of switch Q12.

制御電圧安定化回路Ｆ２は、スイッチＱ２２と、抵抗器Ｒ６と、ツェナーダイオードＺＤ２と、を含む。スイッチＱ２２は、抵抗器Ｒ２とスイッチＱ２のゲート端子ＧＱ２との間で直列に抵抗器Ｒ２とスイッチＱ２のゲート端子ＧＱ２とに接続されている。具体的には、スイッチＱ２２は、ドレイン端子ＤＱ２２と、ソース端子ＳＱ２２と、制御端子であるゲート端子ＧＱ２２を備える。ドレイン端子ＤＱ２２は、整流作用を有しないオーミック電極である主電極Ｓ１に抵抗器Ｒ２を介して電気的に接続されている。スイッチＱ２２のドレイン端子ＤＱ２２は抵抗器Ｒ２に接続されている。スイッチＱ２２のソース端子ＳＱ２２がスイッチＱ２のゲート端子ＧＱ２に接続されている。ツェナーダイオードＺＤ２のカソードは、スイッチＱ２２のゲート端子ＧＱ２２に接続されている。ツェナーダイオードＺＤ２のアノードは裏面電極Ｓ３に接続されている。抵抗器Ｒ６は、スイッチＱ２２のゲート端子ＧＱ２２と主電極Ｓ１との間で直列にスイッチＱ２２のゲート端子ＧＱ２２と主電極Ｓ１とに接続されている。 The control voltage stabilization circuit F2 includes a switch Q22, a resistor R6, and a Zener diode ZD2. The switch Q22 is connected in series between the resistor R2 and the gate terminal GQ2 of the switch Q2 to the resistor R2 and the gate terminal GQ2 of the switch Q2. Specifically, the switch Q22 has a drain terminal DQ22, a source terminal SQ22, and a gate terminal GQ22 that is a control terminal. The drain terminal DQ22 is electrically connected to the main electrode S1, which is an ohmic electrode that does not have a rectifying function, via a resistor R2. The drain terminal DQ22 of the switch Q22 is connected to the resistor R2. The source terminal SQ22 of the switch Q22 is connected to the gate terminal GQ2 of the switch Q2. The cathode of the Zener diode ZD2 is connected to the gate terminal GQ22 of the switch Q22. The anode of the Zener diode ZD2 is connected to the back electrode S3. The resistor R6 is connected in series between the gate terminal GQ22 and the main electrode S1 of the switch Q22 and to the gate terminal GQ22 and the main electrode S1 of the switch Q22.

次に、双方向スイッチシステム１００ｃの回路動作について説明する。まず、実施形態１と異なる制御電圧安定化回路Ｆ１及び制御電圧安定化回路Ｆ２について説明する。双方向スイッチ素子Ｑ０がオフ状態またはターンオフし、主電極Ｓ２（端子Ｔ２）から制御電圧安定化回路Ｆ１に電圧が印加されると、抵抗器Ｒ５を介してツェナーダイオードＺＤ１に電流が流れ、ツェナーダイオードＺＤ１のアノードとカソードとの間に基準電圧ＶＺＤ１が発生する。スイッチＱ１２のゲート端子ＧＱ１２とソース端子ＳＱ１２との電位差ＶＧＳは、スイッチＱ１２のソース端子ＳＱ１２での出力電圧が上昇するにつれ低下し、最終的にＶｔｈに収束するため、スイッチＱ１２のソース端子ＳＱ１２での出力電圧はＶＺＤ１－Ｖｔｈで一定となる。この出力電圧がスイッチＱ１のゲート端子ＧＱ１に印加される。このため、スイッチＱ１のゲート端子ＧＱ１のノイズに対する耐性が向上する。 Next, the circuit operation of the bidirectional switch system 100c will be described. First, the control voltage stabilizing circuit F1 and the control voltage stabilizing circuit F2, which are different from those in the first embodiment, will be described. When the bidirectional switch element Q0 is in the OFF state or turned off and a voltage is applied from the main electrode S2 (terminal T2) to the control voltage stabilizing circuit F1, a current flows through the Zener diode ZD1 via the resistor R5, and a reference voltage V ZD1 is generated between the anode and cathode of the Zener diode ZD1. The potential difference V GS between the gate terminal GQ12 and the source terminal SQ12 of the switch Q12 decreases as the output voltage at the source terminal SQ12 of the switch Q12 increases, and finally converges to V th , so that the output voltage at the source terminal SQ12 of the switch Q12 becomes constant at V ZD1 -V th . This output voltage is applied to the gate terminal GQ1 of the switch Q1. This improves the noise resistance of the gate terminal GQ1 of the switch Q1.

制御電圧安定化回路Ｆ２についても同様である。双方向スイッチ素子Ｑ０がオフ状態またはターンオフし、主電極Ｓ１（端子Ｔ１）から制御電圧安定化回路Ｆ２に電圧が印加されると、抵抗器Ｒ６を介してツェナーダイオードＺＤ２に電流が流れ、ツェナーダイオードＺＤ２のアノードとカソードとの間に基準電圧ＶＺＤ２が発生する。スイッチＱ２２のゲート端子ＧＱ２２とソース端子ＳＱ２２との電位差ＶＧＳは、スイッチＱ２２のソース端子ＳＱ２２での出力電圧が上昇するにつれ低下し、最終的にＶｔｈに収束するため、スイッチＱ２２のソース端子ＳＱ２２での出力電圧はＶＺＤ２－Ｖｔｈで一定となる。この出力電圧がスイッチＱ２のゲート端子ＧＱ２に印加される。このため、スイッチＱ２のゲート端子ＧＱ２のノイズに対する耐性が向上する。 The same is true for the control voltage stabilization circuit F2. When the bidirectional switch element Q0 is in the OFF state or turned off and a voltage is applied from the main electrode S1 (terminal T1) to the control voltage stabilization circuit F2, a current flows through the Zener diode ZD2 via the resistor R6, and a reference voltage V ZD2 is generated between the anode and cathode of the Zener diode ZD2. The potential difference V GS between the gate terminal GQ22 and the source terminal SQ22 of the switch Q22 decreases as the output voltage at the source terminal SQ22 of the switch Q22 increases, and finally converges to V th , so that the output voltage at the source terminal SQ22 of the switch Q22 becomes constant at V ZD2 -V th . This output voltage is applied to the gate terminal GQ2 of the switch Q2. This improves the noise resistance of the gate terminal GQ2 of the switch Q2.

基板電位安定化回路６の全体的な動作については、実施形態１と同様であるので、説明を省略する。 The overall operation of the substrate potential stabilization circuit 6 is similar to that of embodiment 1, so description will be omitted.

以上、説明したように、基板電位安定化回路６により、スイッチＱ１とスイッチＱ２とが同時にオン状態になることを抑制できる。また、スイッチＱ１及びスイッチＱ２の各ゲートのノイズ耐性を向上させることができる。制御電圧安定化回路Ｆ１、Ｆ２はスイッチＱ１、Ｑ２をそれぞれ保護している。As described above, the substrate potential stabilization circuit 6 can prevent the switches Q1 and Q2 from being turned on at the same time. It can also improve the noise resistance of the gates of the switches Q1 and Q2. The control voltage stabilization circuits F1 and F2 protect the switches Q1 and Q2, respectively.

（実施形態３の変形例）
以下に、実施形態３に係る基板電位安定化回路６の変形例について列記する。なお、以下に説明する変形例は、上記各実施形態と適宜組み合わせて適用可能である。 (Modification of the third embodiment)
Below, modifications of the substrate potential stabilization circuit 6 according to the third embodiment will be listed. The modifications described below can be applied in appropriate combination with each of the above-described embodiments.

実施形態３では、基板電位安定化回路６は、貫通電流防止回路３と、制御電圧安定化回路Ｆ１と、制御電圧安定化回路Ｆ２と、を含む構成としたが、この構成に限定されない。制御電圧安定化回路Ｆ１と、制御電圧安定化回路Ｆ２と、は単独でも適用可能である。つまり、貫通電流防止回路３と、制御電圧安定化回路Ｆ１と、制御電圧安定化回路Ｆ２と、を併用するのみではなく、制御電圧安定化回路Ｆ１と制御電圧安定化回路Ｆ２との少なくとも一方のみを適用することは可能である。In the third embodiment, the substrate potential stabilization circuit 6 includes the shoot-through current prevention circuit 3, the control voltage stabilization circuit F1, and the control voltage stabilization circuit F2, but is not limited to this configuration. The control voltage stabilization circuit F1 and the control voltage stabilization circuit F2 can be applied separately. In other words, it is possible to apply at least one of the control voltage stabilization circuit F1 and the control voltage stabilization circuit F2, rather than simply using the shoot-through current prevention circuit 3, the control voltage stabilization circuit F1, and the control voltage stabilization circuit F2 in combination.

図７Ｂは、実施形態３に係る他の双方向スイッチシステム１００ｃ１の回路図である。図７Ｂにおいて、図７Ａに示す双方向スイッチシステム１００ｃと同じ部分には同じ参照番号を付す。図７Ａに示す双方向スイッチシステム１００ｃでは、貫通防止スイッチＱ１１のドレイン端子ＤＱ１１とダイオードＤ１のアノードとスイッチＱ１のゲート端子ＧＱ１とに接続されている接続点Ａは、貫通防止スイッチＱ２１のゲート端子ＧＱ２１がスイッチＱ１２のソース端子ＳＱ１２に接続されている接続点Ｂに直接的に配線のみで接続されている。図７Ｂに示す双方向スイッチシステム１００ｃ１では、接続点Ａは接続点Ｂに抵抗器Ｒ３を介して接続されている。抵抗器Ｒ３は、接続点Ａ、Ｂの間で直列に接続点Ａ、Ｂに接続されている。これにより、実施形態２との相乗効果が得られる。 Figure 7B is a circuit diagram of another bidirectional switch system 100c1 according to embodiment 3. In Figure 7B, the same reference numerals are used for the same parts as in the bidirectional switch system 100c shown in Figure 7A. In the bidirectional switch system 100c shown in Figure 7A, the connection point A connected to the drain terminal DQ11 of the through-through prevention switch Q11, the anode of the diode D1, and the gate terminal GQ1 of the switch Q1 is directly connected only by wiring to the connection point B where the gate terminal GQ21 of the through-through prevention switch Q21 is connected to the source terminal SQ12 of the switch Q12. In the bidirectional switch system 100c1 shown in Figure 7B, the connection point A is connected to the connection point B via a resistor R3. The resistor R3 is connected to the connection points A and B in series between the connection points A and B. This provides a synergistic effect with embodiment 2.

図７Ａに示す双方向スイッチシステム１００ｃでは、スイッチＱ２１のドレイン端子ＤＱ２１とダイオードＤ２のアノードとスイッチＱ２のゲート端子ＧＱ２とに接続されている接続点Ｃは、貫通防止スイッチＱ１１のゲート端子ＧＱ１１とスイッチＱ２２のソース端子ＳＱ２２とに接続されている接続点Ｄに直接的に配線のみで接続されている。図７Ｂに示す双方向スイッチシステム１００ｃ１では、接続点Ｃは接続点Ｄに、実施の形態２における抵抗器Ｒ４を介して接続されている。抵抗器Ｒ４は、接続点Ｃ、Ｄの間で直列に接続点Ｃ、Ｄに接続されている。これにより、実施形態２との相乗効果が得られる。In the bidirectional switch system 100c shown in FIG. 7A, a connection point C connected to the drain terminal DQ21 of the switch Q21, the anode of the diode D2, and the gate terminal GQ2 of the switch Q2 is directly connected only by wiring to a connection point D connected to the gate terminal GQ11 of the feed-through prevention switch Q11 and the source terminal SQ22 of the switch Q22. In the bidirectional switch system 100c1 shown in FIG. 7B, the connection point C is connected to the connection point D via the resistor R4 in the second embodiment. The resistor R4 is connected in series between the connection points C and D. This provides a synergistic effect with the second embodiment.

（実施形態４）
図８は実施形態４に係る双方向スイッチシステム１００ｄの回路図である。双方向スイッチシステム１００ｄは、双方向スイッチ素子Ｑ０と、基板電位安定化回路７と、を備える。基板電位安定化回路７は、抵抗器Ｒ１と、抵抗器Ｒ２と、ダイオードＤ１、Ｄ２と、制御電圧安定化回路Ｆ３と、制御電圧安定化回路Ｆ４と、貫通電流防止回路３と、を備える。図８において、図７Ａに示す実施形態３に係る双方向スイッチシステム１００ｃと同じ部分には同じ参照番号を付す。図８に示す制御電圧安定化回路Ｆ３は、実施形態３に係る制御電圧安定化回路Ｆ１のツェナーダイオードＺＤ１の代わりにダイオードＤ３と窒化ガリウム系の半導体素子であるＧＩＴのスイッチＱ１３を有し、抵抗器Ｒ７と抵抗器Ｒ８をさらに有する。制御電圧安定化回路Ｆ４は、図７Ａに示す制御電圧安定化回路Ｆ２のツェナーダイオードＺＤ２の代わりにダイオードＤ４と窒化ガリウム系の半導体素子であるＧＩＴのスイッチＱ２３とを有し、抵抗器Ｒ９と抵抗器Ｒ１０をさらに有する。 (Embodiment 4)
Fig. 8 is a circuit diagram of a bidirectional switch system 100d according to a fourth embodiment. The bidirectional switch system 100d includes a bidirectional switch element Q0 and a substrate potential stabilization circuit 7. The substrate potential stabilization circuit 7 includes a resistor R1, a resistor R2, diodes D1 and D2, a control voltage stabilization circuit F3, a control voltage stabilization circuit F4, and a shoot-through current prevention circuit 3. In Fig. 8, the same parts as those in the bidirectional switch system 100c according to the third embodiment shown in Fig. 7A are denoted by the same reference numerals. The control voltage stabilization circuit F3 shown in Fig. 8 includes a diode D3 and a switch Q13 of a GIT, which is a gallium nitride semiconductor element, instead of the Zener diode ZD1 of the control voltage stabilization circuit F1 according to the third embodiment, and further includes a resistor R7 and a resistor R8. The control voltage stabilization circuit F4 has a diode D4 instead of the Zener diode ZD2 of the control voltage stabilization circuit F2 shown in FIG. 7A, and a switch Q23 made of GIT, which is a gallium nitride based semiconductor element, and further has resistors R9 and R10.

基板電位安定化回路７の回路構成について、図８を用いて説明する。貫通防止スイッチＱ２１のゲート端子ＧＱ２１は、スイッチＱ１のゲート端子ＧＱ１に直接的に接続されている。貫通防止スイッチＱ１１のゲート端子ＧＱ１１は、スイッチＱ２のゲート端子ＧＱ２に直接的に接続されている。The circuit configuration of the substrate potential stabilization circuit 7 will be described with reference to Figure 8. The gate terminal GQ21 of the feedthrough prevention switch Q21 is directly connected to the gate terminal GQ1 of the switch Q1. The gate terminal GQ11 of the feedthrough prevention switch Q11 is directly connected to the gate terminal GQ2 of the switch Q2.

制御電圧安定化回路Ｆ３は、図７ＡのツェナーダイオードＺＤ１の代わりに、スイッチＱ１３とダイオードＤ３と抵抗器Ｒ７と抵抗器Ｒ８を有する。具体的には、スイッチＱ１３は、ドレイン端子ＤＱ１３と、制御端子であるゲート端子ＧＱ１３と、ダイオードＤ３を介して裏面電極Ｓ３に接続されたソース端子ＳＱ１３とを有する。ドレイン端子ＤＱ１３は、整流作用を有しないオーミック電極である主電極Ｓ２に抵抗器Ｒ５を介して電気的に接続されている。抵抗器Ｒ５は、ドレイン端子ＤＱ１３と主電極Ｓ２との間で直列にドレイン端子ＤＱ１３と主電極Ｓ２とに接続されている。スイッチＱ１３のドレイン端子ＤＱ１３は、スイッチＱ１２のゲート端子ＧＱ１２に接続されている。スイッチＱ１３のソース端子ＳＱ１３はダイオードＤ３のアノードに接続されている。ダイオードＤ３のカソードは裏面電極Ｓ３に接続されている。抵抗器Ｒ７は抵抗器Ｒ８に接続されている。抵抗器Ｒ７はスイッチＱ１のゲート端子ＧＱ１に接続されている。抵抗器Ｒ８は裏面電極Ｓ３に接続されている。 The control voltage stabilization circuit F3 has a switch Q13, a diode D3, a resistor R7, and a resistor R8 instead of the Zener diode ZD1 in FIG. 7A. Specifically, the switch Q13 has a drain terminal DQ13, a gate terminal GQ13 which is a control terminal, and a source terminal SQ13 which is connected to the back electrode S3 via the diode D3. The drain terminal DQ13 is electrically connected to the main electrode S2 which is an ohmic electrode having no rectification function via a resistor R5. The resistor R5 is connected to the drain terminal DQ13 and the main electrode S2 in series between the drain terminal DQ13 and the main electrode S2. The drain terminal DQ13 of the switch Q13 is connected to the gate terminal GQ12 of the switch Q12. The source terminal SQ13 of the switch Q13 is connected to the anode of the diode D3. The cathode of the diode D3 is connected to the back electrode S3. The resistor R7 is connected to the resistor R8. Resistor R7 is connected to the gate terminal GQ1 of switch Q1. Resistor R8 is connected to the rear electrode S3.

抵抗器Ｒ７はスイッチＱ１のゲート端子ＧＱ１に接続点Ｅで接続されている。抵抗器Ｒ７は抵抗器Ｒ８と接続点Ｆで接続されている。抵抗器Ｒ８は裏面電極Ｓ３に接続点Ｈで接続されている。接続点ＦはスイッチＱ１３のゲート端子ＧＱ１３に接続されている。このように、抵抗器Ｒ７は、スイッチＱ１のゲート端子ＧＱ１と接続点Ｆとの間に直列にスイッチＱ１のゲート端子ＧＱ１と接続点Ｆとに接続されている。抵抗器Ｒ８は、接続点Ｆと裏面電極Ｓ３との間に直列に接続点Ｆと裏面電極Ｓ３とに接続されている。ダイオードＤ３のカソードは裏面電極Ｓ３に接続されている。スイッチＱ１３は、ダイオードＤ３のアノードと抵抗器Ｒ５との間に直列にダイオードＤ３のアノードと抵抗器Ｒ５とに接続されている。スイッチＱ１３は、スイッチＱ１３のオンオフを制御するゲート端子ＧＱ１３を有する。スイッチＱ１３のゲート端子ＧＱ１３は接続点Ｆに接続されている。抵抗器Ｒ５はスイッチＱ１２のゲート端子ＧＱ１２と主電極Ｓ２との間に直列にスイッチＱ１２のゲート端子ＧＱ１２と主電極Ｓ２とに接続されている。 The resistor R7 is connected to the gate terminal GQ1 of the switch Q1 at the connection point E. The resistor R7 is connected to the resistor R8 at the connection point F. The resistor R8 is connected to the back electrode S3 at the connection point H. The connection point F is connected to the gate terminal GQ1 of the switch Q13. In this way, the resistor R7 is connected to the gate terminal GQ1 of the switch Q1 and the connection point F in series between the gate terminal GQ1 of the switch Q1 and the connection point F. The resistor R8 is connected to the connection point F and the back electrode S3 in series between the connection point F and the back electrode S3. The cathode of the diode D3 is connected to the back electrode S3. The switch Q13 is connected to the anode of the diode D3 and the resistor R5 in series between the anode of the diode D3 and the resistor R5. The switch Q13 has a gate terminal GQ13 that controls the on/off of the switch Q13. The gate terminal GQ13 of the switch Q13 is connected to the connection point F. Resistor R5 is connected in series between gate terminal GQ12 and main electrode S2 of switch Q12.

制御電圧安定化回路Ｆ４は、図７ＡのツェナーダイオードＺＤ２の代わりに、スイッチＱ２３と、ダイオードＤ４と、抵抗器Ｒ９と、抵抗器Ｒ１０を有する。具体的には、スイッチＱ２３は、ドレイン端子ＤＱ２３と、制御端子であるゲート端子ＧＱ２３と、ダイオードＤ４を介して裏面電極Ｓ３に接続されたるソース端子ＳＱ２３とを有する。ドレイン端子ＤＱ２３は、整流作用を有しないオーミック電極である主電極Ｓ１に接続されている。スイッチＱ２３のドレイン端子ＤＱ２３は、スイッチＱ２２のゲート端子ＧＱ２２に接続されている。スイッチＱ２３のソース端子ＳＱ２３はダイオードＤ４のアノードに接続されている。ダイオードＤ４のカソードは、裏面電極Ｓ３に接続されている。抵抗器Ｒ９は抵抗器Ｒ１０に接続されている。抵抗器Ｒ９は、スイッチＱ２のゲート端子ＧＱ２に接続されている。抵抗器Ｒ１０は、裏面電極Ｓ３に接続されている。抵抗器Ｒ９は、スイッチＱ２のゲート端子ＧＱ２に接続点Ｊで接続されている。抵抗器Ｒ９は抵抗器Ｒ１０に接続点Ｋで接続されている。抵抗器Ｒ１０は裏面電極Ｓ３に接続点Ｌで接続されている。接続点ＫはスイッチＱ２３のゲート端子ＧＱ２３に接続されている。このように、抵抗器Ｒ９は、スイッチＱ２のゲート端子ＧＱ２と接続点Ｋとの間に直列にスイッチＱ２のゲート端子ＧＱ２と接続点Ｋとに接続されている。抵抗器Ｒ１０は、接続点Ｋと裏面電極Ｓ３との間に直列に接続点Ｋと裏面電極Ｓ３とに接続されている。ダイオードＤ４のカソードは裏面電極Ｓ３に接続されている。スイッチＱ２３は、ダイオードＤ４のアノードと抵抗器Ｒ６との間に直列にダイオードＤ４のアノードと抵抗器Ｒ６とに接続されている。スイッチＱ２３は、スイッチＱ２３のオンオフを制御するゲート端子ＧＱ２３を有する。スイッチＱ２３のゲート端子ＧＱ２３は、接続点Ｋに接続されている。抵抗器Ｒ６は、スイッチＱ２２のゲート端子ＧＱ２２と主電極Ｓ１との間で直列にスイッチＱ２２のゲート端子ＧＱ２２と主電極Ｓ１とに接続されている。 The control voltage stabilization circuit F4 has a switch Q23, a diode D4, a resistor R9, and a resistor R10 instead of the Zener diode ZD2 in FIG. 7A. Specifically, the switch Q23 has a drain terminal DQ23, a gate terminal GQ23 which is a control terminal, and a source terminal SQ23 which is connected to the back electrode S3 via the diode D4. The drain terminal DQ23 is connected to the main electrode S1 which is an ohmic electrode that does not have a rectifying function. The drain terminal DQ23 of the switch Q23 is connected to the gate terminal GQ22 of the switch Q22. The source terminal SQ23 of the switch Q23 is connected to the anode of the diode D4. The cathode of the diode D4 is connected to the back electrode S3. The resistor R9 is connected to the resistor R10. The resistor R9 is connected to the gate terminal GQ2 of the switch Q2. The resistor R10 is connected to the back electrode S3. The resistor R9 is connected to the gate terminal GQ2 of the switch Q2 at a connection point J. The resistor R9 is connected to the resistor R10 at a connection point K. The resistor R10 is connected to the back electrode S3 at a connection point L. The connection point K is connected to the gate terminal GQ23 of the switch Q23. In this manner, the resistor R9 is connected to the gate terminal GQ2 of the switch Q2 and the connection point K in series between the gate terminal GQ2 of the switch Q2 and the connection point K. The resistor R10 is connected to the connection point K and the back electrode S3 in series between the connection point K and the back electrode S3. The cathode of the diode D4 is connected to the back electrode S3. The switch Q23 is connected to the anode of the diode D4 and the resistor R6 in series between the anode of the diode D4 and the resistor R6. The switch Q23 has a gate terminal GQ23 that controls the on/off of the switch Q23. The gate terminal GQ23 of the switch Q23 is connected to the connection point K. The resistor R6 is connected in series between the gate terminal GQ22 and the main electrode S1 of the switch Q22 and between the gate terminal GQ22 and the main electrode S1 of the switch Q22.

基板電位安定化回路７の他の回路構成については図７Ａに示す基板電位安定化回路６と同様であるので、説明を省略する。 The other circuit configurations of the substrate potential stabilization circuit 7 are similar to those of the substrate potential stabilization circuit 6 shown in Figure 7A, so their explanation is omitted.

次に基板電位安定化回路７の回路動作について説明する。まず、制御電圧安定化回路Ｆ３の動作について、ダイオードＤ３の順方向電圧Ｖｆ３と、スイッチＱ１３の閾値電圧Ｖｔｈ５と、接続点Ｅ、Ｈ間の電位差ＶＥＨと、接続点Ｆ、Ｈ間の電位差ＶＦＨと、接続点Ｅ、Ｈ間の抵抗ＲＥＨと、接続点Ｆ、Ｈ間の抵抗ＲＦＨとにより説明する。 Next, a description will be given of the circuit operation of the substrate potential stabilization circuit 7. First, the operation of the control voltage stabilization circuit F3 will be described using the forward voltage Vf3 of the diode D3, the threshold voltage Vth5 of the switch Q13, the potential difference V EH between the nodes E and H, the potential difference V FH between the nodes F and H, the resistance REH between the nodes E and H, and the resistance RFH between the nodes F and H.

制御電圧安定化回路Ｆ３では、ＶＦＨ＞Ｖｆ３＋Ｖｔｈ５のとき、スイッチＱ１がオフ状態となる。ＶＥＨ＝ＶＦＨ×ＲＥＨ／ＲＦＨであるので、ＶＥＨ＞（Ｖｆ３＋Ｖｔｈ５）×ＲＥＨ／ＲＦＨにおいてスイッチＱ１がオフ状態となる。（Ｖｆ３＋Ｖｔｈ５）×ＲＥＨ／ＲＦＨの値を３Ｖ程度になるように抵抗ＲＥＨ、ＲＦＨを設定することで、制御電圧安定化回路Ｆ３は、ＶＥＨ＝３Ｖ程度を維持するクランプ回路として動作する。 In the control voltage stabilization circuit F3, when V FH > V f3 + V th5 , the switch Q1 is turned off. Since V EH = V FH × R EH / R FH , the switch Q1 is turned off when V EH > (V f3 + V th5 ) × R EH / R FH . By setting the resistors R EH and R FH so that the value of (V f3 + V th5 ) × R EH / R FH is about 3 V, the control voltage stabilization circuit F3 operates as a clamp circuit that maintains V EH = about 3 V.

次に、制御電圧安定化回路Ｆ４について、ダイオードＤ４の順方向電圧Ｖｆ４と、スイッチＱ１３の閾値電圧Ｖｔｈ６と、接続点Ｊ、Ｌ間の電位差ＶＪＬと、接続点Ｋ、Ｌ間の電位差ＶＫＬと、接続点Ｊ、Ｌの間の抵抗ＲＪＬと、接続点Ｋ、Ｌの間の抵抗ＲＫＬとにより説明する。 Next, the control voltage stabilization circuit F4 will be described in terms of the forward voltage Vf4 of the diode D4, the threshold voltage Vth6 of the switch Q13, the potential difference VJL between the connection points J and L, the potential difference VKL between the connection points K and L, the resistance RJL between the connection points J and L, and the resistance RKL between the connection points K and L.

ＶＫＬ＞Ｖｆ４＋Ｖｔｈ６のとき、スイッチＱ２がオフ状態となる。ＶＪＬ＝ＶＫＬ×ＲＪＬ／ＲＫＬであるので、ＶＫＬ＞（Ｖｆ４＋Ｖｔｈ６）×ＲＪＬ／ＲＫＬにおいてスイッチＱ２がオフ状態となる。（Ｖｆ４＋Ｖｔｈ６）×ＲＪＬ／ＲＫＬの値を３Ｖ程度になるように抵抗ＲＪＬ、ＲＫＬを設定することで、制御電圧安定化回路Ｆ４は、ＶＪＬ＝３Ｖ程度を維持するクランプ回路として動作する。 When VKL > Vf4 + Vth6 , switch Q2 is turned off. Since VJL = VKL x RJL / RKL , switch Q2 is turned off when VKL > ( Vf4 + Vth6 ) x RJL / RKL . By setting resistors RJL and RKL so that the value of ( Vf4 + Vth6 ) x RJL / RKL is about 3V, control voltage stabilization circuit F4 operates as a clamp circuit that maintains VJL at about 3V.

その他の回路動作については、実施形態３に係る基板電位安定化回路６と同様であるので説明は省略する。 Other circuit operations are similar to those of the substrate potential stabilization circuit 6 of embodiment 3, so explanations are omitted.

本実施形態に係る基板電位安定化回路７の回路シミュレーション結果を図９Ａ及び図９Ｂに示す。スイッチＱ１のゲート端子ＧＱ１に疑似ノイズとしてパルス電圧Ｐ４１を印加した場合の電圧及び電流を図９Ａに示し、図９Ａの領域Ｚ６の拡大図を図９Ｂに示している。図９Ａ及び図９Ｂでは、線Ｗ１３はスイッチＱ１のゲート電圧Ｖ ＧＱ１ を示し、線Ｗ１４はスイッチＱ２のゲート電圧Ｖ ＧＱ２ を示し、線Ｗ１５はスイッチＱ１に流れる電流ＩＱ１を示している。図９Ｂに示すように、パルス電圧Ｐ４１が印加されてもゲート電圧ＶＧＱ２に変化はない。また、ゲート電圧ＶＧＱ１についても、瞬間的な電圧変動のみで、スイッチＱ１はオン状態にはなっておらずオフ状態を維持している。このため、スイッチＱ１を流れる電流Ｉ Ｑ１ も変動せず、スイッチＱ１、Ｑ２を通して流れる貫通電流は流れていない。このことから、基板電位安定化回路７は貫通電流を防止し、スイッチＱ１とスイッチＱ２とが同時にオン状態になるリスクを低減している。 9A and 9B show the circuit simulation results of the substrate potential stabilization circuit 7 according to this embodiment. FIG. 9A shows the voltage and current when a pulse voltage P41 is applied as pseudo noise to the gate terminal GQ1 of the switch Q1, and FIG. 9B shows an enlarged view of a region Z6 in FIG. 9A. In FIG. 9A and FIG. 9B, a line W13 shows the gate voltage VGQ1 of the switch Q1, a line W14 shows the gate voltage VGQ2 of the switch Q2, and a line W15 shows the current IQ1 flowing through the switch Q1. As shown in FIG. 9B, even when the pulse voltage P41 is applied, the gate voltage VGQ2 does not change. Also, with regard to the gate voltage VGQ1, there is only an instantaneous voltage fluctuation, and the switch Q1 is not in the on state but maintains the off state . Therefore, the current IQ1 flowing through the switch Q1 does not fluctuate, and no through current flows through the switches Q1 and Q2. As a result, the substrate potential stabilization circuit 7 prevents a shoot-through current and reduces the risk that the switches Q1 and Q2 are turned on at the same time.

（実施形態４の変形例）
以下に、変形例について列記する。なお、以下に説明する変形例は、上記各実施形態と適宜組み合わせて適用可能である。 (Modification of the fourth embodiment)
The following are examples of modified examples. The modified examples described below can be applied in appropriate combination with the above-described embodiments.

図１０は、実施形態４に係る他の双方向スイッチシステム１００ｄ１の回路図である。図１０において、図８に示す双方向スイッチシステム１００ｄと同じ部分には同じ参照番号を付す。図８に示す双方向スイッチシステム１００ｄでは、ダイオードＤ１のアノードがスイッチＱ１のゲート端子ＧＱ１に接続されている接続点Ａは、貫通防止スイッチＱ１１がスイッチＱ１のゲート端子ＧＱ１に接続されている接続点Ｂに直接的に配線のみで接続されている。図１０に示す双方向スイッチシステム１００ｄ１では、接続点Ａは接続点Ｂに抵抗器Ｒ３を介して接続されている。抵抗器Ｒ３は、接続点Ａ、Ｂの間で直列に接続点Ａ、Ｂに接続されている。これにより、実施形態２で説明したように、抵抗器Ｒ１との相乗効果でスイッチＱ１とスイッチＱ２とが同時にオン状態になるリスクをより低減することができる。 Figure 10 is a circuit diagram of another bidirectional switch system 100d1 according to embodiment 4. In Figure 10, the same reference numerals are used for the same parts as in the bidirectional switch system 100d shown in Figure 8. In the bidirectional switch system 100d shown in Figure 8, the connection point A where the anode of the diode D1 is connected to the gate terminal GQ1 of the switch Q1 is directly connected only by wiring to the connection point B where the through prevention switch Q11 is connected to the gate terminal GQ1 of the switch Q1. In the bidirectional switch system 100d1 shown in Figure 10, the connection point A is connected to the connection point B via a resistor R3. The resistor R3 is connected to the connection points A and B in series between the connection points A and B. As a result, as described in embodiment 2, the risk that the switch Q1 and the switch Q2 are simultaneously turned on can be further reduced by the synergistic effect with the resistor R1.

同様に、図８に示す双方向スイッチシステム１００ｄでは、ダイオードＤ２のアノードがスイッチＱ２のゲート端子ＧＱ２に接続されている接続点Ｃは、貫通防止スイッチＱ２１がスイッチＱ２のゲート端子ＧＱ２に接続されている接続点Ｄに配線のみで直接的に接続されている。図１０に示す双方向スイッチシステム１００ｄ１では、接続点Ｃは接続点Ｄに抵抗器Ｒ４を介して接続されている。抵抗器Ｒ４は、接続点Ｃ、Ｄの間で直列に接続点Ｃ、Ｄに接続されている。これにより、実施形態２で説明したように、抵抗器Ｒ２との相乗効果でスイッチＱ１とスイッチＱ２とが同時にオン状態になるリスクをより低減することができる。 Similarly, in the bidirectional switch system 100d shown in Fig. 8, a connection point C at which the anode of the diode D2 is connected to the gate terminal GQ2 of the switch Q2 is directly connected only by wiring to a connection point D at which the feed-through prevention switch Q21 is connected to the gate terminal GQ2 of the switch Q2. In the bidirectional switch system 100d1 shown in Fig. 10, the connection point C is connected to the connection point D via a resistor R4. The resistor R4 is connected to the connection points C and D in series between the connection points C and D. This makes it possible to further reduce the risk that the switches Q1 and Q2 are turned on simultaneously due to a synergistic effect with the resistor R2, as described in the second embodiment.

制御電圧安定化回路Ｆ３、Ｆ４は、貫通電流防止回路３と独立して適用することが可能である。貫通電流防止回路３を適用せず、制御電圧安定化回路Ｆ３、Ｆ４の少なくとも一方を適用してもよい。The control voltage stabilization circuits F3 and F4 can be applied independently of the shoot-through current prevention circuit 3. At least one of the control voltage stabilization circuits F3 and F4 may be applied without applying the shoot-through current prevention circuit 3.

図１１は、実施形態４に係るさらに他の双方向スイッチシステム１００ｅの回路図である。双方向スイッチシステム１００ｅは、双方向スイッチ素子Ｑ０と基板電位安定化回路８とを備える。貫通防止スイッチＱ１１のゲート端子ＧＱ１１は、スイッチＱ２のゲート端子ＧＱ２ではなく、抵抗器Ｒ９と抵抗器Ｒ１０とスイッチＱ２３のゲート端子ＧＱ２３とに接続点Ｋで接続されている。言い換えると、スイッチＱ２３のゲート端子ＧＱ２３は、抵抗器Ｒ９と抵抗器Ｒ１０とゲート端子ＧＱ１１のうち、少なくとも抵抗器Ｒ９及び抵抗器Ｒ１０とに接続されている。また、貫通防止スイッチＱ２１のゲート端子ＧＱ２１は、スイッチＱ１のゲート端子ＧＱ１ではなく、抵抗器Ｒ７と抵抗器Ｒ８とスイッチＱ１３のゲート端子ＧＱ１３とに接続点Ｆで接続されている。言い換えると、スイッチＱ１３のゲート端子ＧＱ１３は、抵抗器Ｒ７と抵抗器Ｒ８とゲート端子ＧＱ２１のうち、少なくとも抵抗器Ｒ７と抵抗器Ｒ８とに接続されている。図１１に示す双方向スイッチシステム１００ｅでは、ゲート端子ＧＱ２３は、抵抗器Ｒ９と抵抗器Ｒ１０とゲート端子ＧＱ１１に接続点Ｋで接続されている。また、ゲート端子ＧＱ１３は、抵抗器Ｒ７と抵抗器Ｒ８とゲート端子ＧＱ２１とに接続点Ｆで接続されている。この構成により、双方向スイッチシステム１００ｄと同様に、貫通防止スイッチＱ１１のゲート端子ＧＱ１１にかかる電圧と、貫通防止スイッチＱ２１のゲート端子ＧＱ２１にかかる電圧を安定化することができる。貫通防止スイッチＱ１１、貫通防止スイッチＱ２１のゲート電圧の安定化は、少なくとも一方を適用してもよい。 11 is a circuit diagram of a bidirectional switch system 100e according to the fourth embodiment. The bidirectional switch system 100e includes a bidirectional switch element Q0 and a substrate potential stabilization circuit 8. The gate terminal GQ11 of the feedthrough prevention switch Q11 is connected to resistors R9, R10, and the gate terminal GQ23 of the switch Q23 at a connection point K , instead of the gate terminal GQ2 of the switch Q2. In other words, the gate terminal GQ23 of the switch Q23 is connected to at least resistors R9 and R10 among resistors R9, R10, and the gate terminal GQ11. The gate terminal GQ21 of the feedthrough prevention switch Q21 is connected to resistors R7, R8, and the gate terminal GQ13 of the switch Q13 at a connection point F , instead of the gate terminal GQ1 of the switch Q1. In other words, the gate terminal GQ13 of the switch Q13 is connected to at least the resistors R7 and R8 among the resistors R7, R8, and the gate terminal GQ21. In the bidirectional switch system 100e shown in FIG. 11, the gate terminal GQ23 is connected to the resistors R9, R10, and the gate terminal GQ11 at a connection point K. The gate terminal GQ13 is also connected to the resistors R7, R8, and the gate terminal GQ21 at a connection point F. With this configuration, like the bidirectional switch system 100d, it is possible to stabilize the voltage applied to the gate terminal GQ11 of the feed-through prevention switch Q11 and the voltage applied to the gate terminal GQ21 of the feed-through prevention switch Q21. At least one of the gate voltages of the feed-through prevention switch Q11 and the feed-through prevention switch Q21 may be stabilized.

（実施形態５）
図１２は、実施形態５に係る双方向スイッチシステム１００ｆの回路図である。図１２において、図１Ａに示す実施形態１に係る双方向スイッチシステム１００と同じ部分には同じ参照番号を付す。実施形態５に係る双方向スイッチシステム１００ｆは、スイッチＱ１を保護する分圧抵抗器Ｒ１１１、Ｒ１１２と、スイッチＱ２を保護する分圧抵抗器Ｒ２１１、Ｒ２１２とを備える点が実施形態１に係る双方向スイッチシステム１００と異なる。実施形態５に係る双方向スイッチシステム１００ｆは、双方向スイッチ素子Ｑ０と、基板電位安定化回路９と、を備える。基板電位安定化回路９は、抵抗器Ｒ１と、抵抗器Ｒ２と、スイッチＱ１と、スイッチＱ２と、貫通電流防止回路３と、分圧抵抗器Ｒ１１１、Ｒ１１２、Ｒ２１１、Ｒ２１２と、を備えている。 (Embodiment 5)
Fig. 12 is a circuit diagram of a bidirectional switch system 100f according to the fifth embodiment. In Fig. 12, the same components as those in the bidirectional switch system 100 according to the first embodiment shown in Fig. 1A are denoted by the same reference numerals. The bidirectional switch system 100f according to the fifth embodiment differs from the bidirectional switch system 100 according to the first embodiment in that it includes voltage-dividing resistors R111 and R112 for protecting the switch Q1 and voltage-dividing resistors R211 and R212 for protecting the switch Q2. The bidirectional switch system 100f according to the fifth embodiment includes a bidirectional switch element Q0 and a substrate potential stabilization circuit 9. The substrate potential stabilization circuit 9 includes a resistor R1, a resistor R2, a switch Q1, a switch Q2, a shoot-through current prevention circuit 3, and voltage-dividing resistors R111, R112, R211, and R212.

分圧抵抗器Ｒ１１１は、スイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ１１のゲート端子ＧＱ１１との間で直列にスイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ１１のゲート端子ＧＱ１１とに接続されている。分圧抵抗器Ｒ１１２は、スイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ１１のゲート端子ＧＱ１１との間で直列にスイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ１１のゲート端子ＧＱ１１とに接続されている。分圧抵抗器Ｒ１１１は分圧抵抗器Ｒ１１２に接続点Ｍで接続されている。接続点Ｍは貫通防止スイッチＱ１１のゲート端子ＧＱ１１に接続されている。 The voltage-dividing resistor R111 is connected in series between the gate terminal GQ2 of the switch Q2 and the gate terminal GQ11 of the feed-through prevention switch Q11. The voltage-dividing resistor R112 is connected in series between the gate terminal GQ1 of the switch Q1 and the gate terminal GQ11 of the feed-through prevention switch Q11. The voltage-dividing resistor R112 is connected in series between the gate terminal GQ1 of the switch Q1 and the gate terminal GQ11 of the feed-through prevention switch Q11. The voltage-dividing resistor R111 is connected to the voltage-dividing resistor R112 at a connection point M. The connection point M is connected to the gate terminal GQ11 of the feed-through prevention switch Q11.

分圧抵抗器Ｒ２１１は、スイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ２１のゲート端子ＧＱ２１との間で直列にスイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ２１のゲート端子ＧＱ２１とに接続されている。分圧抵抗器Ｒ２１２は、スイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ２１のゲート端子ＧＱ２１との間で直列にスイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ２１のゲート端子ＧＱ２１とに接続されている。分圧抵抗器Ｒ２１１は分圧抵抗器Ｒ２１２に接続点Ｎで接続されている。接続点Ｎは貫通防止スイッチＱ２１のゲート端子ＧＱ２１に接続されている。その他の回路構成は実施形態１と同様であるので説明を省略する。 The voltage-dividing resistor R211 is connected in series between the gate terminal GQ1 of the switch Q1 and the gate terminal GQ21 of the through-hole prevention switch Q21. The voltage-dividing resistor R212 is connected in series between the gate terminal GQ2 of the switch Q2 and the gate terminal GQ21 of the through-hole prevention switch Q21. The voltage-dividing resistor R212 is connected in series between the gate terminal GQ2 of the switch Q2 and the gate terminal GQ21 of the through-hole prevention switch Q21. The voltage-dividing resistor R211 is connected to the voltage-dividing resistor R212 at a connection point N. The connection point N is connected to the gate terminal GQ21 of the through-hole prevention switch Q21. The other circuit configurations are the same as those in embodiment 1, so a description thereof will be omitted.

次に双方向スイッチシステム１００ｆの動作について説明する。双方向スイッチ素子Ｑ０がオフ状態またはターンオフし、スイッチＱ２に適正に電圧がかかり、貫通防止スイッチＱ１１に適正に電圧がかかっている場合には実施形態１と同様である。このとき、例えば、貫通防止スイッチＱ１１と貫通防止スイッチＱ２１の閾値電圧を５Ｖとし、分圧抵抗器Ｒ１１１に７Ｖの分圧が印加され、分圧抵抗器Ｒ１１２に３Ｖの分圧が印加されるように分圧抵抗器Ｒ１１１、Ｒ１１２の抵抗値を設定すると、貫通防止スイッチＱ１１はオン状態となる。一方、分圧抵抗器Ｒ２１１に３Ｖの分圧が印加され、分圧抵抗器Ｒ２１２に７Ｖの分圧が印加されるように分圧抵抗器Ｒ２１１、Ｒ２１２の抵抗値を設定すると、貫通防止スイッチＱ２１はオフ状態となる。 Next, the operation of the bidirectional switch system 100f will be described. When the bidirectional switch element Q0 is in the OFF state or turned off, a voltage is properly applied to the switch Q2, and a voltage is properly applied to the through-current prevention switch Q11, the operation is the same as in the first embodiment. In this case, for example, if the threshold voltage of the through-current prevention switch Q11 and the through-current prevention switch Q21 is set to 5V, and the resistance values of the voltage-dividing resistors R111 and R112 are set so that a divided voltage of 7V is applied to the voltage-dividing resistor R111 and a divided voltage of 3V is applied to the voltage-dividing resistor R112 , the through-current prevention switch Q11 is in the ON state. On the other hand, if the resistance values of the voltage-dividing resistors R211 and R212 are set so that a divided voltage of 3V is applied to the voltage-dividing resistor R211 and a divided voltage of 7V is applied to the voltage-dividing resistor R212, the through-current prevention switch Q21 is in the OFF state.

スイッチＱ２のゲート電圧が過剰になった場合、すなわち過度に大きな電圧がスイッチＱ２のゲート端子ＧＱ２に印加された場合、分圧抵抗器Ｒ２１１に印加される電圧が貫通防止スイッチＱ２１の閾値電圧を超えると、貫通防止スイッチＱ２１がオンされる。例えば、分圧抵抗器Ｒ２１１に印加される電圧が６Ｖであったとき、貫通防止スイッチＱ２１の閾値電圧である５Ｖを超えることから貫通防止スイッチＱ２１がオンすることとなる。その結果、スイッチＱ２のゲート端子ＧＱ２が破損することを抑制することができる。 When the gate voltage of switch Q2 becomes excessive, that is, when an excessively large voltage is applied to the gate terminal GQ2 of switch Q2, the voltage applied to the voltage-dividing resistor R211 exceeds the threshold voltage of the shoot-through prevention switch Q21, and the shoot-through prevention switch Q21 is turned on. For example, when the voltage applied to the voltage-dividing resistor R211 is 6 V, the voltage exceeds the threshold voltage of the shoot-through prevention switch Q21, which is 5 V, and the shoot-through prevention switch Q21 is turned on. As a result, damage to the gate terminal GQ2 of switch Q2 can be suppressed.

スイッチＱ１のゲート端子ＧＱ１についても同様である。双方向スイッチ素子Ｑ０がオフ状態またはターンオフし、スイッチＱ１に適正に電圧がかかり、貫通防止スイッチＱ２１に適正に電圧がかかっている場合には実施形態１と同様である。スイッチＱ１のゲート端子ＧＱ１に大きな電圧が印加された場合、分圧抵抗器Ｒ１１１の分圧が貫通防止スイッチＱ１１の閾値電圧を上回ると、貫通防止スイッチＱ１１がオンされて、スイッチＱ１のゲート端子ＧＱ１が破損することを抑制することができる。The same is true for the gate terminal GQ1 of the switch Q1. When the bidirectional switch element Q0 is in the off state or turned off, a proper voltage is applied to the switch Q1, and a proper voltage is applied to the shoot-through prevention switch Q21, the situation is the same as in embodiment 1. When a large voltage is applied to the gate terminal GQ1 of the switch Q1, if the divided voltage of the voltage-dividing resistor R111 exceeds the threshold voltage of the shoot-through prevention switch Q11, the shoot-through prevention switch Q11 is turned on, and damage to the gate terminal GQ1 of the switch Q1 can be suppressed.

以上説明したように、分圧抵抗器Ｒ１１１、Ｒ１１２、Ｒ２１１、Ｒ２１２を導入することにより、高電圧ノイズによるスイッチＱ１及びスイッチＱ２の破損を防止することができる。As described above, by introducing voltage-dividing resistors R111, R112, R211, and R212, damage to switches Q1 and Q2 due to high-voltage noise can be prevented.

（まとめ）
以上、説明したように、第１の態様に係る基板電位安定化回路（１，５，６，７，８，９）は、主電極（Ｓ１）、主電極（Ｓ２）及び裏面電極（Ｓ３）を備える半導体素子（Ｑ０）に電気的に接続されている。基板電位安定化回路（１，５，６，７，８，９）は、スイッチ（Ｑ１）と、スイッチ（Ｑ２）と、貫通電流防止回路（３）と、を備える。スイッチ（Ｑ１）は、主電極（Ｓ１）と裏面電極（Ｓ３）との間で主電極（Ｓ１）と裏面電極（Ｓ３）とに接続されている。スイッチ（Ｑ２）は、主電極（Ｓ２）と裏面電極（Ｓ３）との間で主電極（Ｓ２）と裏面電極（Ｓ３）とに接続されている。貫通電流防止回路（３）は、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止する。 (summary)
As described above, the substrate potential stabilization circuit (1, 5, 6, 7, 8, 9) according to the first aspect is electrically connected to a semiconductor element (Q0) having a main electrode (S1), a main electrode (S2), and a back electrode (S3). The substrate potential stabilization circuit (1, 5, 6, 7, 8, 9) includes a switch (Q1), a switch (Q2), and a through current prevention circuit (3). The switch (Q1) is connected to the main electrode (S1) and the back electrode (S3) between the main electrode (S1) and the back electrode (S3). The switch (Q2) is connected to the main electrode (S2) and the back electrode (S3) between the main electrode (S2) and the back electrode (S3). The through current prevention circuit (3) prevents the switch (Q1) and the switch (Q2) from being turned on at the same time.

この構成によると、双方向スイッチシステム（１００）の基板電位安定化回路（１，５，６，７，８，９）に流れる貫通電流を防止することができる。 With this configuration, it is possible to prevent shoot-through current from flowing through the substrate potential stabilization circuits (1, 5, 6, 7, 8, 9) of the bidirectional switch system (100).

第２の態様に係る基板電位安定化回路（１，５，６，７，８，９）は、第１の態様において、スイッチ（Ｑ１）と、スイッチ（Ｑ２）と、貫通電流防止回路（３）と、を有する。スイッチ（Ｑ１）は、ゲート端子（ＧＱ１）を有する。スイッチ（Ｑ２）は、ゲート端子（ＧＱ２）を有する。貫通電流防止回路（３）は、抵抗器（Ｒ１）と、抵抗器（Ｒ２）と、貫通防止スイッチ（Ｑ１１）と、貫通防止スイッチ（Ｑ２１）と、を有する。抵抗器（Ｒ１）は、ゲート端子（ＧＱ１）と主電極（Ｓ２）との間でゲート端子（ＧＱ１）と主電極（Ｓ２）とに接続されている。抵抗器（Ｒ２）はゲート端子（ＧＱ２）と主電極（Ｓ１）との間でゲート端子（ＧＱ２）と主電極（Ｓ１）とに接続されている。貫通防止スイッチ（Ｑ１１）は、ゲート端子（ＧＱ１）と裏面電極（Ｓ３）との間でゲート端子（ＧＱ１）と裏面電極（Ｓ３）とに接続され、ゲート端子（ＧＱ１１）を有する。貫通防止スイッチ（Ｑ２１）は、ゲート端子（ＧＱ２）と裏面電極（Ｓ３）との間でゲート端子（ＧＱ２）と裏面電極（Ｓ３）とに接続され、ゲート端子（ＧＱ２１）を有する。ゲート端子（ＧＱ１）は、ゲート端子（ＧＱ２１）に接続され、ゲート端子（ＧＱ２）はゲート端子（ＧＱ１１）に接続されている。 The substrate potential stabilization circuit (1, 5, 6, 7, 8, 9) according to the second aspect has a switch (Q1), a switch (Q2), and a through-current prevention circuit (3) in the first aspect. The switch (Q1) has a gate terminal (GQ1). The switch (Q2) has a gate terminal (GQ2). The through-current prevention circuit (3) has a resistor (R1), a resistor (R2), a through-current prevention switch (Q11), and a through-current prevention switch (Q21). The resistor (R1) is connected to the gate terminal (GQ1) and the main electrode (S2) between the gate terminal (GQ1) and the main electrode (S2). The resistor (R2) is connected to the gate terminal (GQ2) and the main electrode (S1) between the gate terminal (GQ2) and the main electrode (S1). The through-hole prevention switch (Q11) is connected to the gate terminal (GQ1) and the back electrode (S3) between the gate terminal (GQ1) and the back electrode (S3) and has a gate terminal (GQ11). The through-hole prevention switch (Q21) is connected to the gate terminal (GQ2) and the back electrode (S3) between the gate terminal (GQ2) and the back electrode (S3) and has a gate terminal (GQ21). The gate terminal (GQ1) is connected to the gate terminal (GQ21), and the gate terminal (GQ2) is connected to the gate terminal (GQ11).

この構成によると、スイッチ（Ｑ１）がオン状態のとき、スイッチ（Ｑ２）のゲート端子とソース端子の間を貫通防止スイッチ（Ｑ２１）によって短絡することにより、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止している。また、スイッチ（Ｑ２）がオン状態のとき、スイッチ（Ｑ１）のゲート端子とソース端子の間を貫通防止スイッチ（Ｑ１１）によって短絡することにより、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止している。以上から、双方向スイッチシステム（１００，１００ｂ，１００ｃ，１００ｄ，１００ｅ）の基板電位安定化回路（１，５，６，７，８）に流れる貫通電流を防止することができる。 According to this configuration, when the switch (Q1) is on, the gate terminal and source terminal of the switch (Q2) are shorted by the anti-shoot-through switch (Q21), thereby preventing the switch (Q1) and the switch (Q2) from being on at the same time. Also, when the switch (Q2) is on, the gate terminal and source terminal of the switch (Q1) are shorted by the anti-shoot-through switch (Q11), thereby preventing the switch (Q1) and the switch (Q2) from being on at the same time. From the above, it is possible to prevent a shoot-through current from flowing through the substrate potential stabilization circuits (1, 5, 6, 7, 8) of the bidirectional switch systems (100, 100b, 100c, 100d, 100e).

第３の態様に係る基板電位安定化回路（１，５，６，７）では、第２の態様において、抵抗器（Ｒ３）と、抵抗器（Ｒ４）と、整流素子（Ｄ１）と、整流素子（Ｄ２）と、を更に備える。抵抗器（Ｒ３）は、ゲート端子（ＧＱ１）とゲート端子（ＧＱ２１）との間でゲート端子（ＧＱ１）とゲート端子（ＧＱ２１）とに接続されている。抵抗器（Ｒ４）は、ゲート端子（ＧＱ２）とゲート端子（ＧＱ１１）との間でゲート端子（ＧＱ２）とゲート端子（ＧＱ１１）とに接続されている。整流素子（Ｄ１）は、ゲート端子（ＧＱ１）と主電極（Ｓ２）との間でゲート端子（ＧＱ１）と主電極（Ｓ２）とに接続されており、ゲート端子（ＧＱ１）から主電極（Ｓ２）の方向を順方向とする。整流素子（Ｄ２）は、ゲート端子（ＧＱ２）と主電極（Ｓ１）との間でゲート端子（ＧＱ２）と主電極（Ｓ１）とに接続されており、ゲート端子（ＧＱ２）から主電極（Ｓ１）の方向を順方向とする。 In the substrate potential stabilization circuit (1, 5, 6, 7) according to the third aspect, in the second aspect, a resistor (R3), a resistor (R4), a rectifying element (D1), and a rectifying element (D2) are further provided. The resistor (R3) is connected to the gate terminal (GQ1) and the gate terminal (GQ21) between the gate terminal (GQ1) and the gate terminal (GQ21). The resistor (R4) is connected to the gate terminal (GQ2) and the gate terminal (GQ11) between the gate terminal (GQ2) and the gate terminal (GQ11). The rectifying element (D1) is connected to the gate terminal (GQ1) and the main electrode (S2) between the gate terminal (GQ1) and the main electrode (S2), and the direction from the gate terminal (GQ1) to the main electrode (S2) is the forward direction. The rectifying element (D2) is connected between the gate terminal (GQ2) and the main electrode (S1), and the direction from the gate terminal (GQ2) to the main electrode (S1) is defined as the forward direction.

この構成によると、スイッチ（Ｑ１）がターンオフするとき、スイッチ（Ｑ１）は整流素子（Ｄ１）を経由して、高速でターンオフするのに対して、貫通防止スイッチ（Ｑ２１）は、抵抗器（Ｒ３）を経由するため、ゲート端子（ＧＱ２１）の電荷の放電がスイッチ（Ｑ１）よりも遅延する。ターンオフする順序はスイッチ（Ｑ１）が先で、貫通防止スイッチ（Ｑ２１）が後になる。このため、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止することができる。スイッチ（Ｑ２）がターンオフするときも同様に、スイッチ（Ｑ２）は整流素子（Ｄ２）を経由して、高速でターンオフするのに対して、貫通防止スイッチ（Ｑ１１）は、抵抗器（Ｒ４）を経由するため、ゲート端子（ＧＱ１１）の電荷の放電がスイッチ（Ｑ２）よりも遅延する。ターンオフする順序はスイッチ（Ｑ２）が先で、貫通防止スイッチ（Ｑ１１）が後になる。このため、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止することができる。スイッチ（Ｑ１）がターンオンするとき、スイッチ（Ｑ１）は、抵抗器（Ｒ１）と抵抗器（Ｒ３）とを経由してターンオンする。これに対して、貫通防止スイッチ（Ｑ２１）は、抵抗器（Ｒ１）のみを経由してターンオンする。このため、貫通防止スイッチ（Ｑ２１）のゲート端子（ＧＱ２１）の電荷の充電の方がスイッチ（Ｑ１）のゲート端子（ＧＱ１）よりも早くなる。ターンオンする順序は、貫通防止スイッチ（Ｑ２１）が先で、スイッチ（Ｑ１）が後になる。このため、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止することができる。スイッチ（Ｑ２）がターンオンするときも同様である。スイッチ（Ｑ２）は、抵抗器（Ｒ２）と抵抗器（Ｒ４）とを経由してターンオンする。これに対して、貫通防止スイッチ（Ｑ１１）は、抵抗器（Ｒ２）のみを経由してターンオンする。このため、貫通防止スイッチ（Ｑ１１）のゲート端子（ＧＱ１１）の電荷の充電の方がスイッチ（Ｑ２）のゲート端子（ＧＱ２）よりも早くなる。ターンオンする順序は、貫通防止スイッチ（Ｑ１１）が先で、スイッチ（Ｑ２）が後になる。このため、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止することができる。 According to this configuration, when the switch (Q1) is turned off, the switch (Q1) is turned off at high speed via the rectifier element (D1), whereas the through-hole prevention switch (Q21) is turned off via the resistor (R3), so the discharge of the charge of the gate terminal (GQ21) is delayed compared to the switch (Q1). The order of turning off is the switch (Q1) first, followed by the through-hole prevention switch (Q21). This makes it possible to prevent the switch (Q1) and the switch (Q2) from being on at the same time. Similarly, when the switch (Q2) is turned off, the switch (Q2) is turned off at high speed via the rectifier element (D2), whereas the through-hole prevention switch (Q11) is turned off via the resistor (R4), so the discharge of the charge of the gate terminal (GQ11) is delayed compared to the switch (Q2). The order of turning off is the switch (Q2) first, followed by the through-hole prevention switch (Q11). Therefore, it is possible to prevent the switch (Q1) and the switch (Q2) from being turned on at the same time. When the switch (Q1) is turned on, the switch (Q1) is turned on via the resistors (R1) and (R3). In contrast, the through-through prevention switch (Q21) is turned on only via the resistor (R1). Therefore, the gate terminal (GQ21) of the through-through prevention switch (Q21) is charged earlier than the gate terminal (GQ1) of the switch (Q1). The order of turning on is the through-through prevention switch (Q21) first, followed by the switch (Q1). Therefore, it is possible to prevent the switch (Q1) and the switch (Q2) from being turned on at the same time. The same is true when the switch (Q2) is turned on. The switch (Q2) is turned on via the resistors (R2) and (R4). In contrast, the through-through prevention switch (Q11) is turned on only via the resistor (R2). Therefore, the gate terminal (GQ11) of the through-hole prevention switch (Q11) is charged earlier than the gate terminal (GQ2) of the switch (Q2). The order of turning on is the through-hole prevention switch (Q11) first, followed by the switch (Q2). This makes it possible to prevent the switches (Q1) and (Q2) from being turned on at the same time.

第４の態様の基板電位安定化回路（６）では、第２又は第３の態様において、制御電圧安定化回路（Ｆ１）と、制御電圧安定化回路（Ｆ２）と、を更に備える。制御電圧安定化回路（Ｆ１）は、スイッチ（Ｑ１２）と、抵抗器（Ｒ５）と、ツェナーダイオード（ＺＤ１）と、を有する。制御電圧安定化回路（Ｆ２）は、スイッチ（Ｑ２２）と抵抗器（Ｒ６）とツェナーダイオード（ＺＤ２）とを有する。制御電圧安定化回路（Ｆ１）では、抵抗器（Ｒ１）はスイッチ（Ｑ１）のゲート端子（ＧＱ１）にスイッチ（Ｑ１２）を介して接続され、スイッチ（Ｑ１２）のゲート端子（ＧＱ１２）がツェナーダイオード（ＺＤ１）のカソードに接続されている。さらに、制御電圧安定化回路（Ｆ１）では、裏面電極（Ｓ３）がツェナーダイオード（ＺＤ１）のアノードに接続され、スイッチ（Ｑ１２）のゲート端子（ＧＱ１２）が主電極（Ｓ２）に抵抗器（Ｒ５）を介して接続される。制御電圧安定化回路（Ｆ２）では、抵抗器（Ｒ２）がスイッチ（Ｑ２）のゲート端子（ＧＱ２）にスイッチ（Ｑ２２）を介して接続され、スイッチ（Ｑ２２）のゲート端子（ＧＱ２２）がツェナーダイオード（ＺＤ２）のカソードに接続されている。さらに、制御電圧安定化回路（Ｆ２）では、裏面電極（Ｓ３）がツェナーダイオード（ＺＤ２）のアノードに接続され、スイッチ（Ｑ２２）のゲート端子（ＧＱ２２）が主電極（Ｓ１）に抵抗器（Ｒ６）を介して接続されている。In the fourth aspect of the substrate potential stabilization circuit (6), in the second or third aspect, a control voltage stabilization circuit (F1) and a control voltage stabilization circuit (F2) are further provided. The control voltage stabilization circuit (F1) has a switch (Q12), a resistor (R5), and a Zener diode (ZD1). The control voltage stabilization circuit (F2) has a switch (Q22), a resistor (R6), and a Zener diode (ZD2). In the control voltage stabilization circuit (F1), the resistor (R1) is connected to the gate terminal (GQ1) of the switch (Q1) via the switch (Q12), and the gate terminal (GQ12) of the switch (Q12) is connected to the cathode of the Zener diode (ZD1). Furthermore, in the control voltage stabilization circuit (F1), the rear electrode (S3) is connected to the anode of the Zener diode (ZD1), and the gate terminal (GQ12) of the switch (Q12) is connected to the main electrode (S2) via a resistor (R5). In the control voltage stabilization circuit (F2), the resistor (R2) is connected to the gate terminal (GQ2) of the switch (Q2) via a switch (Q22), and the gate terminal (GQ22) of the switch (Q22) is connected to the cathode of the Zener diode (ZD2). Furthermore, in the control voltage stabilization circuit (F2), the rear electrode (S3) is connected to the anode of the Zener diode (ZD2), and the gate terminal (GQ22) of the switch (Q22) is connected to the main electrode (S1) via a resistor (R6).

この構成によると、制御電圧安定化回路（Ｆ１）は抵抗器（Ｒ１）とスイッチ（Ｑ１）との間の電圧を安定化する。また、制御電圧安定化回路（Ｆ２）は、抵抗器（Ｒ２）とスイッチ（Ｑ２）との間の電圧を安定化する。各電圧を安定化することにより、スイッチ（Ｑ１）及びスイッチ（Ｑ２）は、高電圧ノイズへの耐性を向上することができる。 According to this configuration, the control voltage stabilization circuit (F1) stabilizes the voltage between the resistor (R1) and the switch (Q1). Also, the control voltage stabilization circuit (F2) stabilizes the voltage between the resistor (R2) and the switch (Q2). By stabilizing each voltage, the switch (Q1) and the switch (Q2) can improve their resistance to high voltage noise.

第５の態様の基板電位安定化回路（７，８）では、第２又は第３の態様において、制御電圧安定化回路（Ｆ３）と、制御電圧安定化回路（Ｆ４）と、を更に備える。制御電圧安定化回路（Ｆ３）は、スイッチ（Ｑ１２）と、スイッチ（Ｑ１３）と、抵抗器（Ｒ７）と、抵抗器（Ｒ８）と、整流素子（Ｄ３）と、を有する。制御電圧安定化回路（Ｆ４）は、スイッチ（Ｑ２２）と、スイッチ（Ｑ２３）と、抵抗器（Ｒ９）と、抵抗器（Ｒ１０）と、整流素子（Ｄ４）と、を有する。制御電圧安定化回路（Ｆ３）では、スイッチ（Ｑ１）のゲート端子（ＧＱ１）と裏面電極（Ｓ３）との間に抵抗器（Ｒ７）と抵抗器（Ｒ８）とが互いに直列に接続されている。裏面電極（Ｓ３）が整流素子（Ｄ３）のカソードに接続されている。さらに、制御電圧安定化回路（Ｆ３）では、整流素子（Ｄ３）のアノードと抵抗器（Ｒ５）との間にスイッチ（Ｑ１３）が接続されている。スイッチ（Ｑ１３）のゲート端子は抵抗器（Ｒ７）と抵抗器（Ｒ８）とに接続され、抵抗器（Ｒ５）はスイッチ（Ｑ１２）のゲートと主電極（Ｓ２）との間でスイッチ（Ｑ１２）のゲートと主電極（Ｓ２）とに接続されている。制御電圧安定化回路（Ｆ４）では、スイッチ（Ｑ２）のゲート端子（ＧＱ２）と裏面電極（Ｓ３）との間に抵抗器（Ｒ９）と抵抗器（Ｒ１０）とが互いに直列に接続されている。裏面電極（Ｓ３）が整流素子（Ｄ４）のカソードに接続されている。さらに、制御電圧安定化回路（Ｆ４）では、整流素子（Ｄ４）のアノードと抵抗器（Ｒ６）との間にスイッチ（Ｑ２３）が接続されている。スイッチ（Ｑ２３）のゲートは抵抗器（Ｒ９）と抵抗器（Ｒ１０）とに接続されている。抵抗器（Ｒ６）はスイッチ（Ｑ２２）のゲートと主電極（Ｓ１）との間でスイッチ（Ｑ２２）のゲートと主電極（Ｓ１）とに接続されている。 The substrate potential stabilization circuit (7, 8) of the fifth aspect further includes a control voltage stabilization circuit (F3) and a control voltage stabilization circuit (F4) in the second or third aspect. The control voltage stabilization circuit (F3) has a switch (Q12), a switch (Q13), a resistor (R7), a resistor (R8), and a rectifying element (D3). The control voltage stabilization circuit (F4) has a switch (Q22), a switch (Q23), a resistor (R9), a resistor (R10), and a rectifying element (D4). In the control voltage stabilization circuit (F3), the resistor (R7) and the resistor (R8) are connected in series between the gate terminal (GQ1) of the switch (Q1) and the back electrode (S3). The back electrode (S3) is connected to the cathode of the rectifying element (D3). Furthermore, in the control voltage stabilization circuit (F3), a switch (Q13) is connected between the anode of the rectifier element (D3) and the resistor (R5). The gate terminal of the switch (Q13) is connected to the resistor (R7) and the resistor (R8), and the resistor (R5) is connected between the gate of the switch (Q12) and the main electrode (S2) and between the gate of the switch (Q12) and the main electrode (S2). In the control voltage stabilization circuit (F4), a resistor (R9) and a resistor (R10) are connected in series with each other between the gate terminal (GQ2) of the switch (Q2) and the back electrode (S3). The back electrode (S3) is connected to the cathode of the rectifier element (D4). Furthermore, in the control voltage stabilization circuit (F4), a switch (Q23) is connected between the anode of the rectifier element (D4) and the resistor (R6). The gate of the switch (Q23) is connected to a resistor (R9) and a resistor (R10). A resistor (R6) is connected between the gate of the switch (Q22) and the main electrode (S1) and between the gate of the switch (Q22) and the main electrode (S1).

この構成によると、制御電圧安定化回路（Ｆ１）は抵抗器（Ｒ１）とスイッチ（Ｑ１）との間の電圧を安定化する。また、制御電圧安定化回路（Ｆ２）は、抵抗器（Ｒ２）とスイッチ（Ｑ２）との間の電圧を安定化する。各電圧を安定化することにより、スイッチ（Ｑ１）及びスイッチ（Ｑ２）は、高電圧ノイズへの耐性を向上することができる。また、この回路はモノリシック回路により実現できる回路構成である。 According to this configuration, the control voltage stabilization circuit (F1) stabilizes the voltage between the resistor (R1) and the switch (Q1). In addition, the control voltage stabilization circuit (F2) stabilizes the voltage between the resistor (R2) and the switch (Q2). By stabilizing each voltage, the switch (Q1) and the switch (Q2) can improve their resistance to high voltage noise. In addition, this circuit configuration can be realized by a monolithic circuit.

第６の態様の基板電位安定化回路（１，５，６，７，８，９）では、第１～第５のいずれかの態様において、半導体素子は、デュアルゲート型の双方向スイッチ素子（Ｑ０）である。In the sixth aspect of the substrate potential stabilization circuit (1, 5, 6, 7, 8, 9), in any of the first to fifth aspects, the semiconductor element is a dual-gate type bidirectional switch element (Q0).

この構成によると、耐圧性と電気特性の安定性に優れた双方向スイッチ素子（Ｑ０）を構成することができる。 With this configuration, a bidirectional switch element (Q0) with excellent voltage resistance and stable electrical characteristics can be constructed.

第７の態様の基板電位安定化回路（１，５，６，７，８，９）では、第５の態様において、スイッチ（Ｑ１）と、スイッチ（Ｑ２）と、スイッチ（Ｑ１２）と、スイッチ（Ｑ２２）と、スイッチ（Ｑ１３）と、スイッチ（Ｑ２３）と、貫通防止スイッチ（Ｑ１１）と、貫通防止スイッチ（Ｑ２１）とは、トランジスタであり、整流作用を有しない接触である各オーミック電極と接続する端子をドレイン端子、各裏面電極（Ｓ３）と接続する端子をソース端子、各制御端子をゲート端子とする。In the seventh aspect of the substrate potential stabilization circuit (1, 5, 6, 7, 8, 9), in the fifth aspect, the switch (Q1), the switch (Q2), the switch (Q12), the switch (Q22), the switch (Q13), the switch (Q23), the feed-through prevention switch (Q11), and the feed-through prevention switch (Q21) are transistors, and the terminals connected to each ohmic electrode, which is a contact that does not have a rectifying function, are drain terminals, the terminals connected to each back electrode (S3) are source terminals, and each control terminal is a gate terminal.

この構成によると、トランジスタにより、高精度で制御することができる。また、双方向スイッチ素子（Ｑ０）とモノリシック回路を構成することができる。 With this configuration, the transistors can be controlled with high precision. In addition, a monolithic circuit can be formed with the bidirectional switch element (Q0).

第８の態様の基板電位安定化回路（１，５，６，７，８，９）では、第７の態様において、スイッチ（Ｑ１）と、スイッチ（Ｑ２）と、スイッチ（Ｑ１２）と、スイッチ（Ｑ２２）と、スイッチ（Ｑ１３）と、スイッチ（Ｑ２３）と、貫通防止スイッチ（Ｑ１１）と、貫通防止スイッチ（Ｑ２１）とは、窒化ガリウム系の半導体素子である。In the substrate potential stabilization circuit (1, 5, 6, 7, 8, 9) of the eighth aspect, in the seventh aspect, the switch (Q1), the switch (Q2), the switch (Q12), the switch (Q22), the switch (Q13), the switch (Q23), the feed-through prevention switch (Q11), and the feed-through prevention switch (Q21) are gallium nitride-based semiconductor elements.

この構成によると、窒化ガリウム系の半導体素子の材料は、従来のシリコンと比較すると、高耐圧、高耐熱、小型化、高速化することが可能な半導体素子であり、回路として用いた場合にも同様の効果を見込むことができる。 According to this configuration, gallium nitride-based semiconductor element materials are semiconductor elements that can withstand higher voltages, have higher heat resistance, be smaller, and be faster than conventional silicon, and similar effects can be expected when used in circuits.

第９の態様の基板電位安定化回路（１，５，６，７，８，９）では、第８の態様において、主電極（Ｓ１）、主電極（Ｓ２）及び裏面電極（Ｓ３）を備える半導体素子（Ｑ０）と、スイッチ（Ｑ１）と、スイッチ（Ｑ２）と、スイッチ（Ｑ１２）と、スイッチ（Ｑ２２）と、スイッチ（Ｑ１３）と、スイッチ（Ｑ２３）と、貫通防止スイッチ（Ｑ１１）と、貫通防止スイッチ（Ｑ２１）とは、同一チップ上にモノリシック回路として形成されている。In the ninth aspect of the substrate potential stabilization circuit (1, 5, 6, 7, 8, 9), in the eighth aspect, a semiconductor element (Q0) having a main electrode (S1), a main electrode (S2) and a back electrode (S3), a switch (Q1), a switch (Q2), a switch (Q12), a switch (Q22), a switch (Q13), a switch (Q23), a feed-through prevention switch (Q11), and a feed-through prevention switch (Q21) are formed as a monolithic circuit on the same chip.

この構成によると、小型化が容易であり、集積度を上げやすい利点がある。This configuration has the advantage that it is easy to miniaturize and increase the degree of integration.

第１０の態様の基板電位安定化回路（１，５，６，７，８，９）では、第１～第９のいずれかの態様において、半導体素子（Ｑ０）は、窒化ガリウム系の半導体素子である。In the substrate potential stabilization circuit (1, 5, 6, 7, 8, 9) of the 10th aspect, in any of the first to ninth aspects, the semiconductor element (Q0) is a gallium nitride-based semiconductor element.

この態様によると、窒化ガリウム系の半導体素子の材料は、従来のシリコンと比較すると、高耐圧、高耐熱、小型化、高速化することが可能な半導体素子であり、回路として用いた場合にも同様の効果を見込むことができる。According to this aspect, gallium nitride-based semiconductor element materials are semiconductor elements that can withstand higher voltages, have higher heat resistance, be smaller, and be faster than conventional silicon, and similar effects can be expected when used in circuits.

第１１の態様の双方向スイッチシステム（１００，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ）は、第１～第１０のいずれかの態様の基板電位安定化回路（１，５，６，７，８，９）と、半導体素子（Ｑ０）と、を備える。The bidirectional switch system (100, 100b, 100c, 100d, 100e, 100f) of the 11th aspect comprises a substrate potential stabilization circuit (1, 5, 6, 7, 8, 9) of any of the 1st to 10th aspects and a semiconductor element (Q0).

この構成によると、双方向スイッチシステム（１００，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ）は、基板電位安定化回路（１，５，６，７，８，９）に流れる貫通電流を抑制し、ノイズに強いシステムである。 According to this configuration, the bidirectional switch system (100, 100b, 100c, 100d, 100e, 100f) suppresses the shoot-through current flowing through the substrate potential stabilization circuit (1, 5, 6, 7, 8, 9) and is a noise-resistant system.

１，５，６，７，８，９ 基板電位安定化回路
２ メイン双方向スイッチ
３ 貫通電流防止回路
Ｆ 接続点（第１接続点）
Ｋ 接続点（第２接続点）
Ｑ０ 半導体素子
Ｑ１ スイッチ（第１スイッチ）
Ｑ１１ 貫通防止スイッチ（第１貫通防止スイッチ）
Ｑ２ スイッチ（第２スイッチ）
Ｑ２１ 貫通防止スイッチ（第２貫通防止スイッチ）
Ｑ１２ スイッチ（第３スイッチ）
Ｑ２２ スイッチ（第４スイッチ）
Ｑ１３ スイッチ（第５スイッチ）
Ｑ２３ スイッチ（第６スイッチ）
Ｒ１ 抵抗器（第１抵抗器）
Ｒ２ 抵抗器（第２抵抗器）
Ｒ３ 抵抗器（第３抵抗器）
Ｒ４ 抵抗器（第４抵抗器）
Ｒ５ 抵抗器（第５抵抗器）
Ｒ６ 抵抗器（第６抵抗器）
Ｒ７ 抵抗器（第７抵抗器）
Ｒ８ 抵抗器（第８抵抗器）
Ｒ９ 抵抗器（第９抵抗器）
Ｒ１０ 抵抗器（第１０抵抗器）
Ｄ１ 整流素子（第１整流素子）
Ｄ２ 整流素子（第２整流素子）
Ｄ３ 整流素子（第３整流素子）
Ｄ４ 整流素子（第４整流素子）
ＺＤ１ ツェナーダイオード（第１ツェナーダイオード）
ＺＤ２ ツェナーダイオード（第２ツェナーダイオード）
１００，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ 双方向スイッチシステム
ＧＱ１ ゲート端子（第１制御端子）
ＧＱ２ ゲート端子（第２制御端子）
ＧＱ１１ ゲート端子（第３制御端子）
ＧＱ２１ ゲート端子（第４制御端子）
Ｆ１ 制御電圧安定化回路（第１制御電圧安定化回路）
Ｆ２ 制御電圧安定化回路（第２制御電圧安定化回路）
Ｆ３ 制御電圧安定化回路（第１制御電圧安定化回路）
Ｆ４ 制御電圧安定化回路（第２制御電圧安定化回路） 1, 5, 6, 7, 8, 9 Substrate potential stabilization circuit 2 Main bidirectional switch 3 Shot-through current prevention circuit F Connection point (first connection point)
K Connection point (second connection point)
Q0 Semiconductor element Q1 Switch (first switch)
Q11 Penetration prevention switch (first penetration prevention switch)
Q2 Switch (second switch)
Q21 Penetration prevention switch (second penetration prevention switch)
Q12 Switch (third switch)
Q22 Switch (4th switch)
Q13 Switch (5th switch)
Q23 Switch (6th switch)
R1 resistor (first resistor)
R2 resistor (second resistor)
R3 resistor (third resistor)
R4 resistor (4th resistor)
R5 resistor (5th resistor)
R6 resistor (6th resistor)
R7 resistor (7th resistor)
R8 resistor (8th resistor)
R9 resistor (9th resistor)
R10 resistor (10th resistor)
D1 rectifying element (first rectifying element)
D2 rectifying element (second rectifying element)
D3 rectifier element (third rectifier element)
D4 rectifying element (fourth rectifying element)
ZD1 Zener diode (first Zener diode)
ZD2 Zener diode (second Zener diode)
100, 100b, 100c, 100d, 100e, 100f Bidirectional switch system GQ1 Gate terminal (first control terminal)
GQ2 Gate terminal (second control terminal)
GQ11 Gate terminal (third control terminal)
GQ21 Gate terminal (fourth control terminal)
F1 Control voltage stabilization circuit (first control voltage stabilization circuit)
F2 Control voltage stabilization circuit (second control voltage stabilization circuit)
F3 Control voltage stabilization circuit (first control voltage stabilization circuit)
F4 Control voltage stabilization circuit (second control voltage stabilization circuit)

Claims (12)

半導体基板と、前記半導体基板に接続された第１主電極と、前記半導体基板に接続された第２主電極と、前記半導体基板に接続された裏面電極とを備えた双方向スイッチ素子に接続されるように構成された基板電位安定化回路であって、
前記第１主電極と前記裏面電極との間で直列に前記第１主電極と前記裏面電極とに接続された第１スイッチと、
前記第２主電極と前記裏面電極との間で直列に前記第２主電極と前記裏面電極とに接続された第２スイッチと、
前記第１スイッチと前記第２スイッチとが同時にオン状態になることを防止する貫通電流防止回路と、
を備え、
前記第１スイッチは、前記第１スイッチのオンオフを制御する第１制御端子を有し、
前記第２スイッチは、前記第２スイッチのオンオフを制御する第２制御端子を有し、
前記貫通電流防止回路は、
前記第１スイッチの前記第１制御端子と前記第２主電極との間で直列に前記第２主電極に接続された第１抵抗器と、
前記第２スイッチの前記第２制御端子と前記第１主電極との間で直列に前記第１主電極に接続された第２抵抗器と、
前記第１スイッチの前記第１制御端子と前記裏面電極との間で直列に接続された第１貫通防止スイッチと、
前記第２スイッチの前記第２制御端子と前記裏面電極との間に直列に接続された第２貫通防止スイッチと、
を有し、
前記第１貫通防止スイッチは、前記第１貫通防止スイッチのオンオフを制御する第３制御端子を有し、
前記第２貫通防止スイッチは、前記第２貫通防止スイッチのオンオフを制御する第４制御端子を有し、
前記第１スイッチの前記第１制御端子は、前記第２貫通防止スイッチの前記第４制御端子に電気的に接続されており、
前記第２スイッチの前記第２制御端子は、前記第１貫通防止スイッチの前記第３制御端子に電気的に接続されている、基板電位安定化回路。 A substrate potential stabilization circuit configured to be connected to a bidirectional switch element including a semiconductor substrate, a first main electrode connected to the semiconductor substrate, a second main electrode connected to the semiconductor substrate, and a back surface electrode connected to the semiconductor substrate,
a first switch connected in series between the first main electrode and the back surface electrode;
a second switch connected in series between the second main electrode and the back surface electrode;
a shoot-through current prevention circuit that prevents the first switch and the second switch from being turned on simultaneously;
Equipped with
the first switch has a first control terminal that controls on/off of the first switch;
the second switch has a second control terminal that controls on/off of the second switch,
The shoot-through current prevention circuit includes:
a first resistor connected in series to the second main electrode between the first control terminal and the second main electrode of the first switch;
a second resistor connected in series to the first main electrode between the second control terminal of the second switch and the first main electrode;
a first penetration prevention switch connected in series between the first control terminal and the back electrode of the first switch;
a second penetration prevention switch connected in series between the second control terminal and the back electrode of the second switch;
having
The first penetration prevention switch has a third control terminal that controls on/off of the first penetration prevention switch,
the second penetration prevention switch has a fourth control terminal that controls on/off of the second penetration prevention switch,
The first control terminal of the first switch is electrically connected to the fourth control terminal of the second penetration prevention switch,
the second control terminal of the second switch is electrically connected to the third control terminal of the first feed-through prevention switch . 前記貫通電流防止回路は、The shoot-through current prevention circuit includes:
前記第１制御端子と前記第４制御端子との間での直列に前記第１制御端子と前記第４制御端子とに接続された第３抵抗器と、a third resistor connected in series between the first control terminal and the fourth control terminal;
前記第２制御端子と前記第３制御端子との間で直列に前記第２制御端子と前記第３制御端子とに接続された第４抵抗器と、a fourth resistor connected in series between the second control terminal and the third control terminal;
前記第１制御端子と前記第２主電極との間で直列に前記第１制御端子と前記第２主電極とに接続され、前記第１制御端子から前記第２主電極の方向を順方向とする第１整流素子と、a first rectifying element connected in series between the first control terminal and the second main electrode, the first rectifying element having a forward direction from the first control terminal to the second main electrode;
前記第２制御端子と前記第１主電極との間で直列に前記第２制御端子と前記第１主電極とに接続され、前記第２制御端子から前記第１主電極の方向を順方向とする第２整流素子と、a second rectifying element connected in series between the second control terminal and the first main electrode, the second rectifying element having a forward direction from the second control terminal to the first main electrode;
を更に有する、請求項１に記載の基板電位安定化回路。2. The substrate potential stabilization circuit according to claim 1, further comprising: 第３スイッチと第５抵抗器と第１ツェナーダイオードとを有する第１制御電圧安定化回路と、a first controlled voltage stabilization circuit having a third switch, a fifth resistor and a first Zener diode;
第４スイッチと第６抵抗器と第２ツェナーダイオードとを有する第２制御電圧安定化回路と、a second controlled voltage stabilization circuit having a fourth switch, a sixth resistor and a second Zener diode;
を更に備え、Further comprising:
前記第１抵抗器は前記第１スイッチの前記第１制御端子に前記第３スイッチを介して接続され、the first resistor is connected to the first control terminal of the first switch via the third switch;
前記第３スイッチは、前記第３スイッチのオンオフを制御する制御端子を有し、the third switch has a control terminal that controls on/off of the third switch,
前記第３スイッチの前記制御端子は前記第１ツェナーダイオードのカソードに接続され、前記第１ツェナーダイオードのアノードは前記裏面電極に接続され、the control terminal of the third switch is connected to the cathode of the first Zener diode, and the anode of the first Zener diode is connected to the back electrode;
前記第３スイッチの前記制御端子は前記第２主電極に前記第５抵抗器を介して接続され、前記第２抵抗器は、前記第２スイッチの前記第２制御端子に前記第４スイッチを介して接続され、the control terminal of the third switch is connected to the second main electrode via the fifth resistor, and the second resistor is connected to the second control terminal of the second switch via the fourth switch;
前記第４スイッチは、前記第４スイッチのオンオフを制御する制御端子を有し、the fourth switch has a control terminal that controls on/off of the fourth switch,
前記第４スイッチの前記制御端子は前記第２ツェナーダイオードのカソードに接続され、前記第２ツェナーダイオードのアノードは前記裏面電極に接続され、the control terminal of the fourth switch is connected to the cathode of the second Zener diode, and the anode of the second Zener diode is connected to the back electrode;
前記第４スイッチの前記制御端子は前記第１主電極に前記第６抵抗器を介して接続されている、請求項１又は２に記載の基板電位安定化回路。3. The substrate potential stabilization circuit according to claim 1, wherein the control terminal of the fourth switch is connected to the first main electrode via the sixth resistor. 第３スイッチと第５スイッチと第５抵抗器と第７抵抗器と第８抵抗器と第３整流素子とを有する第１制御電圧安定化回路と、a first controlled voltage stabilization circuit including a third switch, a fifth switch, a fifth resistor, a seventh resistor, an eighth resistor, and a third rectifier element;
第４スイッチと第６スイッチと第６抵抗器と第９抵抗器と第１０抵抗器と第４整流素子とを有する第２制御電圧安定化回路と、a second controlled voltage stabilization circuit including a fourth switch, a sixth switch, a sixth resistor, a ninth resistor, a tenth resistor, and a fourth rectifier element;
を更に備えFurther equipped
前記第７抵抗器は、前記第１スイッチの前記第１制御端子と第１接続点との間に直列に前記第１スイッチの前記第１制御端子と前記第１接続点とに接続されており、the seventh resistor is connected in series between the first control terminal and the first connection point of the first switch, and between the first control terminal and the first connection point of the first switch;
前記第８抵抗器は、前記第１接続点と前記裏面電極との間に直列に前記第１接続点と前記裏面電極とに接続されており、the eighth resistor is connected in series between the first connection point and the back surface electrode,
前記第３整流素子のカソードは前記裏面電極に接続されており、the cathode of the third rectifying element is connected to the back surface electrode,
前記第５スイッチは、前記第３整流素子のアノードと前記第５抵抗器との間に直列に前記第３整流素子の前記アノードと前記第５抵抗器とに接続されており、the fifth switch is connected in series between the anode of the third rectifier element and the fifth resistor, and between the anode of the third rectifier element and the fifth resistor;
前記第５スイッチは、前記第５スイッチのオンオフを制御する制御端子を有し、the fifth switch has a control terminal that controls on/off of the fifth switch,
前記第５スイッチの前記制御端子は前記第１接続点に接続されており、the control terminal of the fifth switch is connected to the first connection point;
前記第３スイッチは、前記第３スイッチのオンオフを制御する制御端子を有し、the third switch has a control terminal that controls on/off of the third switch,
前記第５抵抗器は前記第３スイッチの前記制御端子と前記第２主電極との間に直列に前記第３スイッチの前記制御端子と前記第２主電極とに接続されており、the fifth resistor is connected in series between the control terminal and the second main electrode of the third switch, and between the control terminal and the second main electrode of the third switch;
前記第９抵抗器は、前記第２スイッチの前記第２制御端子と第２接続点との間に直列に前記第２スイッチの前記第２制御端子と前記第２接続点とに接続されており、the ninth resistor is connected in series between the second control terminal and the second connection point of the second switch, and between the second control terminal and the second connection point of the second switch;
前記第１０抵抗器は、前記第２接続点と前記裏面電極との間に直列に前記第２接続点と前記裏面電極とに接続されており、the tenth resistor is connected in series between the second connection point and the back surface electrode,
前記第４整流素子のカソードは前記裏面電極に接続されており、The cathode of the fourth rectifying element is connected to the back electrode,
前記第６スイッチは、前記第４整流素子のアノードと前記第６抵抗器との間に直列に前記第４整流素子のアノードと前記第６抵抗器とに接続されており、the sixth switch is connected in series between the anode of the fourth rectifier element and the sixth resistor, and to the anode of the fourth rectifier element and the sixth resistor;
前記第６スイッチは、前記第６スイッチのオンオフを制御する制御端子を有し、the sixth switch has a control terminal that controls on/off of the sixth switch,
前記第６スイッチの前記制御端子は、前記第２接続点に接続されており、The control terminal of the sixth switch is connected to the second connection point,
前記第４スイッチは、前記第４スイッチのオンオフを制御する制御端子を有し、the fourth switch has a control terminal that controls on/off of the fourth switch,
前記第６抵抗器は、前記第４スイッチの前記制御端子と前記第１主電極との間で直列に前記第４スイッチの前記制御端子と前記第１主電極とに接続されている、請求項１又は２に記載の基板電位安定化回路。3. The substrate potential stabilization circuit according to claim 1, wherein the sixth resistor is connected in series between the control terminal and the first main electrode of the fourth switch. 前記第２貫通防止スイッチの前記第４制御端子は、前記第１制御端子に接続されており、前記第１貫通防止スイッチの前記第３制御端子は、前記第２制御端子に接続されている、請求項４に記載の基板電位安定化回路。5. The substrate potential stabilization circuit according to claim 4, wherein the fourth control terminal of the second penetration prevention switch is connected to the first control terminal, and the third control terminal of the first penetration prevention switch is connected to the second control terminal. 前記第２貫通防止スイッチの前記第４制御端子は、前記第１接続点に接続されており、The fourth control terminal of the second penetration prevention switch is connected to the first connection point,
前記第１貫通防止スイッチの前記第３制御端子は、前記第２接続点に接続されている、請求項４に記載の基板電位安定化回路。5. The substrate potential stabilization circuit according to claim 4, wherein the third control terminal of the first feed-through prevention switch is connected to the second connection point. 前記第１スイッチと前記第２スイッチと前記第３スイッチと前記第４スイッチと前記第５スイッチと前記第６スイッチと前記第１貫通防止スイッチと前記第２貫通防止スイッチとは、整流作用を有しないオーミック電極にそれぞれ電気的に接続されたドレイン端子と、前記裏面電極に電気的に接続されたソース端子と、ゲート端子とを有するトランジスタである、請求項４に記載の基板電位安定化回路。5. The substrate potential stabilization circuit according to claim 4, wherein the first switch, the second switch, the third switch, the fourth switch, the fifth switch, the sixth switch, the first penetration prevention switch, and the second penetration prevention switch are transistors each having a drain terminal electrically connected to an ohmic electrode having no rectification function, a source terminal electrically connected to the back surface electrode, and a gate terminal. 前記第１スイッチと前記第２スイッチと前記第３スイッチと前記第４スイッチと前記第５スイッチと前記第６スイッチと前記第１貫通防止スイッチと前記第２貫通防止スイッチとは窒化ガリウム系の半導体素子である、請求項７に記載の基板電位安定化回路。8. The substrate potential stabilization circuit according to claim 7, wherein the first switch, the second switch, the third switch, the fourth switch, the fifth switch, the sixth switch, the first penetration prevention switch, and the second penetration prevention switch are gallium nitride based semiconductor elements. 前記双方向スイッチ素子と前記第１スイッチと前記第２スイッチと前記第３スイッチと前記第４スイッチと前記第５スイッチと前記第６スイッチと前記第１貫通防止スイッチと前記第２貫通防止スイッチとは、同一チップ上にモノリシック回路として形成されている、請求項８に記載の基板電位安定化回路。9. The substrate potential stabilization circuit according to claim 8, wherein the bidirectional switch element, the first switch, the second switch, the third switch, the fourth switch, the fifth switch, the sixth switch, the first feed-through prevention switch, and the second feed-through prevention switch are formed as a monolithic circuit on a same chip. 前記双方向スイッチ素子は、デュアルゲート型の双方向スイッチ素子である、請求項１～９のいずれか１項に記載の基板電位安定化回路。10. The substrate potential stabilization circuit according to claim 1, wherein the bidirectional switch element is a dual-gate bidirectional switch element. 前記双方向スイッチ素子は、窒化ガリウム系の半導体素子である、請求項１～１０のいずれか１項に記載の基板電位安定化回路。11. The substrate potential stabilization circuit according to claim 1, wherein the bidirectional switch element is a gallium nitride based semiconductor element. 請求項１～１１のいずれか１項に記載の基板電位安定化回路と、A substrate potential stabilization circuit according to any one of claims 1 to 11,
前記双方向スイッチ素子と、The bidirectional switch element;
を備えた双方向スイッチシステム。Two-way switch system with
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