JP7630325B2 - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing method Download PDFInfo
- Publication number
- JP7630325B2 JP7630325B2 JP2021051387A JP2021051387A JP7630325B2 JP 7630325 B2 JP7630325 B2 JP 7630325B2 JP 2021051387 A JP2021051387 A JP 2021051387A JP 2021051387 A JP2021051387 A JP 2021051387A JP 7630325 B2 JP7630325 B2 JP 7630325B2
- Authority
- JP
- Japan
- Prior art keywords
- leads
- resin
- semiconductor device
- lead
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Dicing (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
本発明は半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
半導体パッケージの形態の一つとしてＤＦＮ（Ｄｕａｌ Ｆｌａｔ Ｎｏｎｌｅａｄｅｄ）パッケージがある。ＤＦＮパッケージは一般的に、樹脂封止されたリードフレーをダイシングブレードによって個片化することで製造され、封止樹脂の側面からリードが露出し、リード端面と封止樹脂とが面一になる構造を持つものである。 One type of semiconductor package is the dual flat non-leaded (DFN) package. DFN packages are generally manufactured by dividing a resin-encapsulated lead frame into individual pieces using a dicing blade, with the leads exposed from the sides of the encapsulating resin, and the lead end faces are flush with the encapsulating resin.
図２１は、一般的なＤＦＮパッケージの個片化後の側面を示したものであるが、ＤＦＮパッケージは上記の通りダイシングブレードによって個片化を行うため、パッケージ側面のリード端面に金属バリ３が発生する。金属バリ３が発生すると実質的なリード間距離Ｄ２は、設計上のリード間距離Ｄ１よりも短くなる。実質的なリード間距離Ｄ２が短くなると、特に高湿下での製品動作テストなどにおいて、リード間でショートに至り、目的とする電気特性を得ることが出来ないことがある。この問題を解決するために、リード先端を細くする半導体装置が提案されている。（例えば、特許文献１参照）
Figure 21 shows the side of a typical DFN package after it has been singulated. As described above, DFN packages are singulated using a dicing blade, which causes
しかしながら、リード先端を細くすることで、基板実装時の半導体装置に対する半田接合面積が減少することになるため、実装信頼性が低下することになる。
本発明は、かかる課題に鑑みてなされたもので、実装信頼性を損なうことなくリード間ショートを抑制する半導体装置を提供することを目的とする。
However, narrowing the lead tips reduces the solder joint area for the semiconductor device when mounted on a board, which reduces mounting reliability.
The present invention has been made in view of the above problems, and has an object to provide a semiconductor device that suppresses inter-lead short circuits without impairing mounting reliability.
本発明の半導体装置は、半導体素子と、前記半導体素子の周囲に離間して設けられ、前記半導体素子と電気的に接続された複数のリードと、前記半導体素子及び前記複数のリードを封止する封止樹脂と、を備え、前記封止樹脂の一側面に露出して隣接する前記複数のリード間に樹脂凹部が設けられていることを特徴とする。 The semiconductor device of the present invention comprises a semiconductor element, a number of leads spaced apart around the semiconductor element and electrically connected to the semiconductor element, and a sealing resin that seals the semiconductor element and the number of leads, and is characterized in that a resin recess is provided between the number of adjacent leads that are exposed on one side of the sealing resin.
また、本発明の半導体装置の製造方法は、半導体素子と、前記半導体素子の周囲に離間して設けられ、前記半導体素子と電気的に接続された複数のリードと、前記半導体素子及び前記複数のリードを封止する封止樹脂と、を備え、前記封止樹脂の一側面に露出して隣接する前記複数のリード間に樹脂凹部が設けられる半導体装置の製造方法であって、ダイパッドと前記ダイパッドの周囲に離間して設けられた前記複数のリードとからなる単位リードフレームが複数個格子状に配列されてなる多面付リードフレームを準備する工程と、前記多面付リードフレーム上に前記半導体素子を載置する工程と、前記半導体素子と前記多面付リードフレームを構成する前記複数のリードを電気的に接続する工程と、前記半導体素子と前記複数のリードを封止樹脂で封止して封止体を形成する工程と、前記封止体の裏面側からレーザー照射して前記複数のリード間の前記封止樹脂を除去する工程と、前記封止体をブレードダイシングによって個片化する工程と、を備えることを特徴とする。 The method for manufacturing a semiconductor device of the present invention includes a semiconductor element, a plurality of leads spaced apart around the semiconductor element and electrically connected to the semiconductor element, and a sealing resin that seals the semiconductor element and the plurality of leads, and a resin recess is provided between the plurality of leads that are exposed on one side of the sealing resin and are adjacent to each other. The method includes the steps of: preparing a multi-sided lead frame in which a plurality of unit lead frames each consisting of a die pad and the plurality of leads spaced apart around the die pad are arranged in a lattice pattern; placing the semiconductor element on the multi-sided lead frame; electrically connecting the semiconductor element to the plurality of leads that constitute the multi-sided lead frame; sealing the semiconductor element and the plurality of leads with sealing resin to form a sealing body; irradiating a laser from the back side of the sealing body to remove the sealing resin between the plurality of leads; and dividing the sealing body into individual pieces by blade dicing.
また、本発明の半導体装置の製造方法は、半導体素子と、前記半導体素子の周囲に離間して設けられ、前記半導体素子と電気的に接続された複数のリードと、前記半導体素子及び前記複数のリードを封止する封止樹脂と、を備え、前記封止樹脂の一側面に露出して隣接する前記複数のリード間に樹脂凹部が設けられる半導体装置の製造方法であって、ダイパッドと前記ダイパッドの周囲に離間して設けられた前記複数のリードとからなる単位リードフレームが複数個配列され、上段の前記単位リードフレームの前記複数のリードと下段の前記単位リードフレームの前記複数のリードとが互いに平行に配置され、前記上段の前記単位リードフレームに対し前記下段の前記単位リードフレームがずれてなる多面付リードフレームを準備する工程と、前記多面付リードフレーム上に前記半導体素子を載置する工程と、前記半導体素子と前記多面付リードフレームを構成する前記複数のリードを電気的に接続する工程と、前記半導体素子と前記複数のリードを封止樹脂で封止して封止体を形成する工程と、前記封止体をブレードダイシングによって個片化するとともに、前記複数のリード間の前記封止樹脂を除去する工程と、を備えることを特徴とする。 The method for manufacturing a semiconductor device of the present invention is a method for manufacturing a semiconductor device comprising a semiconductor element, a plurality of leads spaced apart around the semiconductor element and electrically connected to the semiconductor element, and a sealing resin that seals the semiconductor element and the plurality of leads, and a resin recess is provided between the plurality of leads that are exposed on one side of the sealing resin and adjacent to each other, and is characterized by comprising the steps of: preparing a multi-sided lead frame in which a plurality of unit lead frames each consisting of a die pad and the plurality of leads spaced apart around the die pad are arranged in parallel to each other, and the unit lead frame in the lower stage is offset from the unit lead frame in the upper stage; placing the semiconductor element on the multi-sided lead frame; electrically connecting the semiconductor element to the plurality of leads that constitute the multi-sided lead frame; sealing the semiconductor element and the plurality of leads with sealing resin to form a sealing body; and dividing the sealing body into individual pieces by blade dicing, and removing the sealing resin between the plurality of leads.
また、本発明の半導体装置の製造方法は、半導体素子と、前記半導体素子の周囲に離間して設けられ、前記半導体素子と電気的に接続された複数のリードと、前記半導体素子及び前記複数のリードを封止する封止樹脂と、を備え、前記封止樹脂の一側面に露出して隣接する前記複数のリード間に樹脂凹部が設けられる半導体装置の製造方法であって、ダイパッドと前記ダイパッドの周囲に離間して設けられた前記複数のリードとからなる単位リードフレームが複数個格子状に配列されてなる多面付リードフレームを準備する工程と、前記多面付リードフレーム上に前記半導体素子を載置する工程と、前記半導体素子と前記複数のリードとを電気的に接続する工程と、前記多面付リードフレームを封止する金型であって、前記樹脂凹部を形成するための金型凸部を有する金型を準備する工程と、前記金型を用いて、前記半導体素子を載置した多面付リードフレームを封止樹脂で封止して封止体を形成する工程と、前記封止体を個片化する工程と、を備えることを特徴とする。 The method for manufacturing a semiconductor device of the present invention includes a semiconductor element, a plurality of leads spaced apart around the semiconductor element and electrically connected to the semiconductor element, and a sealing resin that seals the semiconductor element and the plurality of leads, and a resin recess is provided between the plurality of leads that are exposed on one side of the sealing resin and are adjacent to each other. The method includes the steps of: preparing a multi-sided lead frame in which a plurality of unit lead frames, each of which is made up of a die pad and the plurality of leads spaced apart around the die pad, are arranged in a lattice pattern; placing the semiconductor element on the multi-sided lead frame; electrically connecting the semiconductor element to the plurality of leads; preparing a mold that seals the multi-sided lead frame and has a mold protrusion for forming the resin recess; using the mold to seal the multi-sided lead frame with the semiconductor element mounted thereon with a sealing resin to form a sealed body; and singulating the sealed body.
上記手段を用いることで、リード間ショートを抑制する半導体装置を提供できる。 By using the above method, it is possible to provide a semiconductor device that suppresses short circuits between leads.
以下、本発明の半導体装置の実施形態について図を用いて説明する。 The following describes an embodiment of the semiconductor device of the present invention with reference to the drawings.
図１は、本発明の第１実施形態にかかる半導体装置の構造図である。図１（ａ）は、半導体装置の裏面図である。半導体装置２１の中央には半導体素子搭載部であるダイパッド５が配置され、ダイパッド５の左右の短辺には吊りリード９が設けられている。図示していないが、ダイパッド５の裏面と反対側の表面には半導体素子６が搭載されている。また、ダイパッド５と離間してその周囲に一定幅のリード２が複数配置され、リード２と半導体素子６は電気的に接続されている。ダイパッド５とリード２と半導体素子６は封止樹脂１で封止され、半導体装置２１の外形は矩形形状である。そして、隣接するリード２の間の封止樹脂１には樹脂凹部４が設けられている。具体的には、樹脂凹部４は３つのリード２の間にのみに設けられ、リード２ａとリード２ｂの間と、リード２ｂとリード２ｃの間にのみ樹脂凹部４が設けられている。
封止樹脂１の側面とリード２の端面は面一に形成されているが、隣接するリード２の間に位置する樹脂凹部４の部分においては封止樹脂１の表面が窪んだ凹形状をなしている。
FIG. 1 is a structural diagram of a semiconductor device according to a first embodiment of the present invention. FIG. 1(a) is a back view of the semiconductor device. A
The side surfaces of the sealing
図１（ｂ）は、図１（ａ）におけるＡ－Ａ線に沿った断面図である。リード２はＡ－Ａ断面内には存在しないが破線で位置を示してある。半導体装置２１の底面にはダイパッド５の裏面が露出し、ダイパッド５の表面上に半導体素子６が載置されている。また、ダイパッド５と離間する一定幅のリード２は半導体装置２１の底面と側面に位置している。そして、ダイパッド５と半導体素子６とリード２は封止樹脂１によって矩形形状に一括封止されている。半導体装置２１の底面と側面がなす隅部に樹脂凹部４が位置しており、その奥行き方向の断面形状は、１／４円の一部を除去した形状であり、直角三角形の斜辺部を外側に凸の円弧状とした形状である。これは半導体装置を個片化する際のダイシングブレードによって樹脂凹部４を形成するためであるが、その詳細は後述する製造工程の説明にて明らかにする。
Figure 1(b) is a cross-sectional view taken along line A-A in Figure 1(a). The
樹脂凹部４の樹脂凹部高さＨ２はリード高さＨ１よりも高い必要がある。仮に、樹脂凹部高さＨ２よりもリード高さＨ１の方が高い場合、リード２の上部においては樹脂凹部４が無く、金属バリ３によるリード間ショートが発生する可能性があるためである。他方、樹脂凹部奥行長さＬ２については特に制約はない。また、リード奥行長さＬ１の方が樹脂凹部奥行長さＬ２よりも長くなっているが、リード奥行長さＬ１よりも樹脂凹部奥行長さＬ２の方が長くなってもよく、樹脂凹部形成に使用するダイシングブレードの口径や半導体装置自体の大きさを加味して自由に選択できる。
The resin recess height H2 of the
樹脂凹部４は隣接するすべてのリード間に必ず存在しなくてはならないということはなく、金属バリ３を加味しても十分なリード間距離を保てる場合には樹脂凹部は必須ではなく、必要なリード間のみに樹脂凹部を設置することでも構わない。例えば、隣接するリード間の電位差が大きい場合やリード間ショートが許されない場合は樹脂凹部４を設置し、製品特性上リード間ショートが許される場合や十分なリード間距離を有するデザインの場合には樹脂凹部４を設置しない構造とすることで、樹脂凹部を設置する手間を省くことができる。また、隣接するリード間に設置される樹脂凹部４は一つでなくてもよく、複数の樹脂凹部４が存在していてもよい。樹脂凹部の数が増えるほど効果的にリード間の沿面距離を大きくすることができる。
図１（ｃ）は、本発明の半導体装置のリードの露出する面からの側面図である。リード２は封止樹脂１から露出し、リード２の露出する面と封止樹脂１の表面は面一になっている。離間して設置されている複数のリード２の間に存在している封止樹脂１には樹脂凹部４が形成されている。リード２からは一定の方向に向かって金属バリ３が延びている。金属バリ３は意図して設置されたものではなく、パッケージダイシング工程によって半導体装置が個片化される際にリード２の金属がダイシングブレードの回転によって延び、封止樹脂１上に金属バリ３として発生したものである。そして、金属バリ３は隣接するリード２間に設けられた樹脂凹部４によって分断されている。
Figure 1(c) is a side view of the semiconductor device of the present invention from the exposed surface of the leads. The leads 2 are exposed from the sealing
仮に、樹脂凹部４が存在していない場合、隣接するリード間の実質的な距離は金属バリ３の長さ分だけ短くなる。実質的なリード間距離（図２１の「Ｄ２」に相当）が短くなると、隣接するリード２間にかかる電圧差が大きい場合や、高湿下での製品動作時に意図せずリード間ショートが発生することがある。金属バリ３はいつも一定の長さで存在するわけではなく、製造上のばらつきなどでその長さが変化する可能性があるが、樹脂凹部４を設置することで金属バリ３が分断されるだけでなく、一定以上の沿面距離を確保することができるため、リード間ショートを防ぐことができる。また、リード２は先端が細くなることもない一定幅であって、十分な実装面積を有するため実装信頼性を損なうこともない。一定以上の沿面距離を確保するためには樹脂凹部４を所定の奥行長さとする必要がある。
If the
以上の実施形態においては６つのリードを有するＤＦＮパッケージを例に説明したが、発明の趣旨を逸脱しない範囲で自由に変更を加えることができる。例えば、ダイパッドが存在しないＣＯＬ（Ｃｈｉｐ ｏｎ Ｌｅａｄ）タイプなどのダイパッドレス構造のパッケージ、金属製の細線を使用せずリードと半導体素子とを金スタッドバンプなどを用いて電気的に接続するフリップチップ構造のパッケージ、複数の半導体素子を搭載したＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、半導体素子に加えて受動部品を搭載した２ｉｎ１タイプのパッケージ、半導体装置の実装信頼性と基板実装時の半田フィレット視認性を上げるためのウェッタブルフランク構造を併用したパッケージ、等にも本発明の実施形態を適用することができる。 In the above embodiment, a DFN package having six leads has been described as an example, but modifications can be freely made within the scope of the invention. For example, the present invention can be applied to a package with a die padless structure such as a COL (Chip on Lead) type that does not have a die pad, a flip chip structure package in which the leads and the semiconductor element are electrically connected using gold stud bumps without using fine metal wires, an MCP (Multi Chip Package) equipped with multiple semiconductor elements, a 2-in-1 type package equipped with passive components in addition to semiconductor elements, a package that also uses a wettable flank structure to increase the mounting reliability of the semiconductor device and the visibility of the solder fillet when mounted on a board, and the like.
図２は、本発明の第２実施形態にかかる半導体装置の構造図である。図１の半導体装置２１との違いは隣接するリード２の間に設けた樹脂凹部４の形状が異なる点である。図２（ａ）の裏面図に示すように、ダイパッド５と離間した一定幅のリード２が半導体装置２２の両側面に配置され、３つのリード２の間にのみ樹脂凹部４が設けられている。そして、樹脂凹部４はリード２ａの右端からリード２ｂの左端までのすべての領域にかけて設けられ、同様に、リード２ｂの右端からリード２ｃの左端にかけて設けられている。つまり、一方の樹脂凹部４はリード２ａとリード２ｂにかけてリード２ａとリード２ｂに接して設けられ、他方の樹脂凹部４はリード２ｂとリード２ｃにかけてリード２ｂとリード２ｃと接して設けられている。
2 is a structural diagram of a semiconductor device according to a second embodiment of the present invention. The difference from the
図２（ｂ）は、図２（ａ）におけるＢ－Ｂ線に沿った断面図である。半導体装置２２の底面と側面がなす隅部に樹脂凹部４が位置しており、その奥行き方向の断面形状は矩形である。樹脂凹部高さＨ２はリード高さＨ１よりも高く設ける必要がある。他方、樹脂凹部奥行長さＬ２については、一定以上の沿面距離を確保するために所定の樹脂凹部奥行長さＬ２とする必要があり、樹脂凹部奥行長さＬ２をリード奥行長さＬ１の半分以上であることが好ましい。
Figure 2(b) is a cross-sectional view taken along line B-B in Figure 2(a). The
図２（ｃ）は、本発明の半導体装置のリードの露出する面からの側面図である。リード２は封止樹脂１から露出し、リード２の露出する面と封止樹脂１の表面は面一になっている。樹脂凹部４はリード２ａの右端からリード２ｂの左端までのすべての領域にかけて設けられ、同様に、リード２ｂの右端からリード２ｃの左端にかけて設けられている。さらに樹脂凹部４の高さはリード２の高さよりも高く設けられることでリード２ａとリード２ｂ間、およびリード２ｂとリード２ｃ間に金属バリ３は見られない。リード２ｃの右端には樹脂凹部４が設けられていないため金属バリ３が存在しているが、リード２ｃの右側には他のリードが無く、この金属バリ３によってリード間ショートが起こる可能性は無い。
以上のように、本例の半導体装置２２においては、隣接するリード２間に金属バリ３がなく、リード間ショートを抑制できる。また、リード２は一定の幅を持ち、十分な実装面積を有するため実装信頼性を損なうこともない。
2(c) is a side view of the semiconductor device of the present invention from the exposed surface of the leads. The leads 2 are exposed from the sealing
As described above, in the
図３は、本発明の第３実施形態にかかる半導体装置の構造図である。図２の半導体装置２２との違いは隣接するリード２の間に設けた樹脂凹部４の配置領域が異なる点である。図３（ａ）の裏面図においては、樹脂凹部４はリード２ａの右端からリード２ｂの左端までのすべての領域にかけて設けられ、同様に、リード２ｂの右端からリード２ｃの左端にかけて設けられ、さらに、封止樹脂１の左側面からリード２ａまでのすべての領域、封止樹脂１の右側面からリード２ｃまでのすべての領域にかけて設けられている。すなわち、半導体装置２３の長辺側の封止樹脂１が露出する面のすべての領域に樹脂凹部４が設けられている。
Figure 3 is a structural diagram of a semiconductor device according to a third embodiment of the present invention. It differs from the
図３（ｂ）は、本発明の半導体装置のリードの露出する面からの側面図である。リード２は封止樹脂１から露出し、リード２の露出する面と封止樹脂１の表面は面一になっている。樹脂凹部４はリード２ａとリード２ｂまでの間、およびリード２ｂとリード２ｃまでの間のすべての領域だけでなく、リード２ａ、２ｃから封止樹脂１の側面までのすべての領域にかけて設けられている。さらに樹脂凹部４の高さはリード２の高さよりも高く設けられることで、リード２ａとリード２ｂ間、およびリード２ｂとリード２ｃ間だけでなく、リード２ｃの右端やリード２ａの左端にも金属バリ３は存在していない。
Figure 3(b) is a side view of the exposed surface of the lead of the semiconductor device of the present invention.
図４は、本発明の第４実施形態にかかる半導体装置の構造図である。図４（ａ）の裏面図においては、樹脂凹部４はリード２ａの右端からリード２ｂの左端までのすべての領域にかけて設けられ、同様に、リード２ｂの右端からリード２ｃの左端にかけて設けられ、さらに、封止樹脂１の左側面からリード２ａまでのすべての領域、封止樹脂１の右側面からリード２ｃまでのすべての領域にかけて設けられている。すなわち、半導体装置２４の長辺側の封止樹脂１が露出する面のすべての領域に樹脂凹部４が設けられている。
Figure 4 is a structural diagram of a semiconductor device according to a fourth embodiment of the present invention. In the rear view of Figure 4(a), the
図４（ｂ）は、半導体装置のリードの露出する面からの側面図である。図３に示す半導体装置２３との違いは樹脂凹部４の左右の上端部に庇領域４１を設けた点である。庇領域４１を設けたことで極めて効率的にリード簡の金属バリの発生を抑制することができる。
Figure 4(b) is a side view of the semiconductor device from the surface where the leads are exposed. The difference from the
図５は、本発明の第５実施形態にかかる半導体装置の構造図である。図２の半導体装置２２との違いは隣接するリード２の間に設けた樹脂凹部４の配置領域が異なる点である。図５（ａ）の裏面図においては、樹脂凹部４はリード２ａとリード２ｂの間、同様に、リード２ｂとリード２ｃの間に設けられ、さらに、封止樹脂１の左側面からリード２ａの間、封止樹脂１の右側面とリード２ｃの間にも設けられている。
Figure 5 is a structural diagram of a semiconductor device according to a fifth embodiment of the present invention. It differs from the
図５（ｂ）は、図５（ａ）におけるＴ－Ｔ線に沿った断面図である。半導体装置２５の側面端部に樹脂凹部４が設けられており、その奥行き方向の断面形状は矩形である。樹脂凹部高さＨ２は封止樹脂１の底面から上表面まで至り、リード高さＨ１よりも高いものである。他方、樹脂凹部奥行長さＬ２については、一定以上の沿面距離を確保するために所定の樹脂凹部奥行長さＬ２とする必要があり、樹脂凹部奥行長さＬ２をリード奥行長さＬ１の半分以上とすることが好ましい。
Figure 5 (b) is a cross-sectional view taken along line T-T in Figure 5 (a). A
図５（ｃ）は、本発明の半導体装置のリードの露出する面からの側面図である。リード２は封止樹脂１から露出し、リード２の露出する面と封止樹脂１の表面は面一になっている。樹脂凹部４はリード２ａとリード２ｂの間、リード２ｂとリード２ｃの間に設けられ、さらに、封止樹脂１の左側面とリード２ａの間、封止樹脂１の右側面とリード２ｃの間にも設けられている。リード２からは一定の方向に向かって金属バリ３が延びているが、金属バリ３は隣接するリード２間に設けられた樹脂凹部４によって分断されている。そのため、本例の半導体装置２５においては、隣接するリード２間のショートを抑制できる。また、リード２は一定の幅を持ち、十分な実装面積を有するため実装信頼性を損なうこともない。
Figure 5 (c) is a side view of the semiconductor device of the present invention from the exposed surface of the lead. The
本例では、樹脂凹部４を封止樹脂１の左側面とリード２ａの間、封止樹脂１の右側面とリード２ｃの間にも設けているが、樹脂凹部４はリード２ａとリード２ｂの間、リード２ｂとリード２ｃの間のみに設ける形状としても良い。
In this example, the
図６は、本発明の第１実施形態にかかる半導体装置の製造方法を示す図である。まず、図６（ａ）に示す銅合金もしくは鉄ニッケル合金などからなる多面付リードフレーム７を準備する。多面付リードフレーム７は、横方向（ｘ方向）のフレーム枠７ｘと縦方向（ｙ方向）のフレーム枠７ｙを備え、半導体素子搭載部となるダイパッド５はその横に設けられた吊りリード９を介してフレーム枠７ｙに接続され、ダイパッド５と上下方向に離間して配置された一定幅のリード２はフレーム枠７ｘに接続されている。フレーム枠７ｘ、７ｙに囲われる最小領域である単位リードフレーム１７には、１つのダイパッド５と６つのリード２が含まれるという構成である。
Figure 6 is a diagram showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention. First, a
隣接する単位リードフレーム１７は最密に配置されず、横方向にスペース部８ａ、縦方向にスペース部８ｂが設けられている。多面付リードフレーム７は上下２段の単位リードフレームが配列された形状で、上段の単位リードフレーム１７ａのダイパッド５の下方に離間した複数のリード２が第１フレーム枠７ｘと接続され、下段の単位リードフレーム１７ｂのダイパッド５の上方に離間した複数のリード２は第２フレーム枠７ｘに接続され、第１フレーム枠７ｘと第２フレーム枠７ｘはスペース部８ｂを挟んで平行に配置されている。また、上段の単位リードフレーム１７ａの複数のリード２と下段の単位リードフレーム１７ｂの複数のリード２はフレーム枠７ｘを挟んで平行に配置されている。そして、上段の単位リードフレーム１７ａに対して下段の単位リードフレーム１７ｂが行（横）方向にずれて配列されている。ダイパッド５の裏面の反対側の表面には半導体素子（図示せず）が搭載され、半導体素子とリード２は電気的に接続されている。ダイパッド５と半導体素子とリード２を含む多面付リードフレーム７が封止樹脂１で一括封止されている。図６（ａ）は、多面付リードフレーム７が封止樹脂１で一括封止された封止体１８を示す裏面図である。
Adjacent unit lead frames 17 are not arranged closely packed, and have a
図６（ｂ）は、樹脂封止された多面付リードフレーム７を個片化する工程途中図である。多面付リードフレーム７の横方向のフレーム枠７ｘ（図示せず）に沿って裏面側からダイシングし、切削部１０ａを形成する。これによりリード２を多面付リードフレーム７から切り離す。ここではダイシングにフルカット方式を用いている。図示していないが、このとき切削部１０ａに露出した封止樹脂１とリード２は面一に形成され、ダイシングによって露出した封止樹脂１の表面には金属バリ（図示せず）が付着している。
Figure 6(b) shows an intermediate process of dividing the resin-sealed
図７は、図６（ｂ）に続き、多面付リードフレーム７を個片化する工程を示す図である。多面付リードフレーム７の縦方向のフレーム枠７ｙ（図示せず）に沿って裏面側からダイシングし、切削部１０ｂを形成する。上下２段の単位リードフレーム１７ａ、１７ｂは上段の単位リードフレーム１７ａに対し下段の単位リードフレーム１７ｂが行（横）方向にずれて配列されており、例えば、下段の単位リードフレーム１７ｂのフレーム枠７ｙに沿ってダイシングして切削部１０ｂを形成すると同時に、上段の単位リードフレーム１７ａの隣接するリード２の間の封止樹脂１まで切削して、この領域に切削部１０ｃを形成する。この切削部１０ｃが樹脂凹部４に相当する。
Figure 7 is a diagram showing the process of dividing the
図６（ｂ）にて説明したように、横方向の切削を行っただけではリード２間の封止樹脂１の表面に金属バリが付着しているが、図７に示すように、縦方向の切削を行い、樹脂凹部４を形成した時点で金属バリは分断されることになる。これによりリード間ショートを防ぐことができる。以上の工程を経て、単位リードフレーム１７が切り出され個片化が完了する。
以上では、横方向（ｘ方向）の切削を行った後に縦方向（ｙ方向）の切削を行うという手順について説明したが、横縦を入れ替えて、縦方向の切削を行った後に横方向の切削を行うということでも良い。
As explained in Fig. 6(b), when cutting is only performed in the horizontal direction, metal burrs are attached to the surface of the sealing
In the above, the procedure of cutting in the horizontal direction (x direction) and then cutting in the vertical direction (y direction) has been described, but it is also possible to reverse the horizontal and vertical directions and perform cutting in the vertical direction first and then the horizontal direction.
図８は、切削部を形成する工程をさらに詳しく説明するための図であり、図７のＣ－Ｃ断面において切削部１０ｂ、切削部１０ｃを形成する状況（図６（ｂ）から図７へ至る状況）を図示している。半導体装置１３、１４および多面付リードフレーム７の裏面側を上向きとして、半導体装置１３、１４の表面側がダイシングテープ１２に接着、固定されており、ダイシングブレード１１によってブレードダイシングされている状態である。なお、図７のＣ－Ｃ断面にリード２は存在しないが、半導体装置の上下の向き等の理解を助けるため破線でその位置を示している。
Figure 8 is a diagram for explaining the process of forming the cut portions in more detail, and illustrates the state in which cut
ダイシングブレード１１は図中に記載の左向き矢印の方向に向かって進んでおり、半導体装置１３のフレーム枠７ｙ（図示せず）に沿って切削し切削部１０ｂを形成しながら、最後に半導体装置１４のリード間に切削部１０ｃ（樹脂凹部４）を形成する。ブレードダイシング法による個片化の場合、円形のダイシングブレード１１を高速で回転させることによって切削を行うため、切削部１０ｃは断面的に１／４円の一部を除去した形状であり、直角三角形の斜辺部を外側に凸の円弧状とした形状となる。
The
半導体装置１３、１４の表面側をダイシングテープ１２に接着させ、裏面側から切削を行うのはダイシングブレード１１が円形であるためであり、仮に、半導体装置の裏面側がダイシングテープ１２と接着するように固定されていた場合、半導体装置１４の裏面側の側面に切削部１０ｃを形成するとともにダイシングブレード１１の下端側に樹脂凹部４を形成しなくてはならなくなり、ダイシングブレード１１が半導体装置１４内部深くまで切削する必要がある。半導体装置の内部には半導体素子や金属細線などの構造物がありダイシングブレード１１によってそれらの構造が破壊されないようにするためには半導体装置自体の大きさを十分大きく、内部構造を小さくする必要があるため、半導体装置全体が不必要に大きくなってしまう。本例のように、半導体装置の表面側をダイシングテープ１２に固定させるようにしてダイシングをすることで、半導体装置が不必要に大きくなることを回避することができる。なお、切削部１０ｃの切り込み形状は半導体装置１４の厚さ、ダイシングブレード１１の口径、ダイシングブレード１１の切り込み量、スペース部８ｂの幅、などを変えることで自在に変更することができる。
The reason why the front side of the
図９は、本発明の第１実施形態にかかる半導体装置の製造方法を示す変形例である。本例では樹脂凹部の数を減らしつつ半導体装置間のスペース部を一部減らすことで、多面付リードフレーム一枚当たりの半導体装置の取れ個数を増やし、より生産性の高い製造方法について説明する。 Figure 9 shows a modified example of the manufacturing method for semiconductor devices according to the first embodiment of the present invention. In this example, we explain a manufacturing method with higher productivity by reducing the number of resin recesses and partially reducing the space between semiconductor devices, thereby increasing the number of semiconductor devices that can be obtained from one multi-sided lead frame.
図９（ａ）は、多面付リードフレーム７が封止樹脂１で一括封止された封止体１８の裏面図である。図６（ａ）との違いは、リード２ａとリード２ｂのリード間距離が十分広く、個片化時に発生する金属バリを考慮しても十分絶縁性が保てる距離とし、リード２ｂとリード２ｃのリード間距離を相対的に狭くし、個片化時に発生する金属バリによって絶縁性が保たれない可能性のある距離とした点である。横方向の隣接する単位リードフレーム１７間にスペース部を設けない多面付リードフレーム７としている。また、上段の単位リードフレーム１７ａと下段の単位リードフレーム１７ｂの間にはスペース部８ｂ、８ｃを設け、上段の単位リードフレーム１７ａに対し下段の単位リードフレーム１７ｂを行（横）方向にずれて配列している。以上のように、横方向のスペース部がなくなることで多面付リードフレーム７内に設置できる半導体装置の数が増え、生産性の高いものとなっている。
9(a) is a rear view of the sealing
図９（ｂ）は、図９（ａ）に続き、多面付リードフレーム７を個片化する工程を示す図である。多面付リードフレーム７の横方向のフレーム枠７ｘ（図示せず）に沿って裏面側からダイシングして切削部１０ａを形成した後に、多面付リードフレーム７の縦方向のフレーム枠７ｙ（図示せず）に沿って裏面側からダイシングして切削部１０ｂを形成する。上段の単位リードフレーム１７ａに対し下段の単位リードフレーム１７ｂが行（横）方向にずれて配列されており、例えば、下段の単位リードフレーム１７ｂのフレーム枠７ｙに沿ってダイシングして切削部１０ｂを形成すると同時に、上段の単位リードフレーム１７ａの隣接するリード２の間の封止樹脂１まで切削して、この領域に切削部１０ｃ（樹脂凹部４）を形成する。図７との違いは切削部１０ｃ（樹脂凹部４）を設ける位置である。図７ではリード２ａとリード２ｂの間、およびリード２ｂとリード２ｃの間の両方に切削部１０ｃ（樹脂凹部４）を形成したが、本例ではリード２ｂとリード２ｃの間のみに切削部１０ｃ（樹脂凹部４）を形成している。これはリード２ａとリード２ｂのリード間距離が十分広く、個片化時に発生する金属バリを考慮しても十分絶縁性が保てる距離とし、リード２ｂとリード２ｃのリード間距離を相対的に狭くし、個片化時に発生する金属バリによって絶縁性が保たれない可能性のある距離としているからである。
Figure 9(b) is a diagram showing the process of dividing the
図１０は、本発明の第１実施形態にかかる半導体装置の製造方法を示す変形例である。図１０（ａ）は多面付リードフレーム７が封止樹脂１で一括封止された封止体１８の裏面図である。図６（ａ）との違いは、横方向の隣接する単位リードフレーム１７間にスペース部８ａを設け、縦方向の上下段の単位リードフレーム１７ａ、１７ｂ間にはスペース部を設けていない点である。以上のように、縦方向のスペース部がなくなることで多面付リードフレーム７内に設置できる半導体装置の数が増え、生産性の高いものとなっている。
Figure 10 is a modified example showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention. Figure 10(a) is a back view of an encapsulated
図１０（ｂ）は、図１０（ａ）に続き、多面付リードフレーム７を個片化する工程を示す図である。多面付リードフレーム７の横方向のフレーム枠７ｘ（図示せず）に沿って裏面側からダイシングして切削部１０ａを形成した後に、多面付リードフレーム７の縦方向のフレーム枠７ｙ（図示せず）に沿って裏面側からダイシングして切削部１０ｂを形成する。上下２段の単位リードフレーム１７ａ、１７ｂは上段の単位リードフレーム１７ａに対し下段の単位リードフレーム１７ｂが行（横）方向にずれて配列されており、例えば、下段の単位リードフレーム１７ｂのフレーム枠７ｙに沿ってダイシングして切削部１０ｂを形成すると同時に、上段の単位リードフレーム１７ａの隣接するリード２の間の封止樹脂１まで切削して、この領域に切削部１０ｃ（樹脂凹部４）を形成する。図７と同様、リード２ａとリード２ｂの間、およびリード２ｂとリード２ｃの間の両方に切削部１０ｃ（樹脂凹部４）を形成している。本例の多面付リードフレーム７の縦方向の単位リードフレーム間にはスペース部を設けていないため、フルカット方式ではなく、ステップカット方式のダイシングを用いるのが良い。すなわち、半導体装置の裏面側からハーフカットし、残りを表面側からダイシングするという手法でダイシングする。その詳細を次に説明する。
Figure 10(b) is a diagram showing the process of dividing the
図１１は、図１０（ｂ）のＥ－Ｅ線に沿った断面図であり、切削部１０ｂ、切削部１０ｃを形成する状況を図示している。半導体装置１３、１４および多面付リードフレーム７の裏面側を上向きとして、半導体装置１３、１４の表面側がダイシングテープ１２に接着、固定されており、ダイシングブレード１１によって個片化されている状態である。なお、図１０のＥ－Ｅ断面にリード２は存在しないが、半導体装置の上下の向き等の理解を助けるため破線でその位置を示している。
Figure 11 is a cross-sectional view taken along line E-E in Figure 10(b), illustrating the formation of
ダイシングブレード１１は図中に記載の左向き矢印の方向に向かって進んでおり、半導体装置１３のフレーム枠７ｙ（図示せず）に沿って切削し切削部１０ｂを形成しながら、最後に半導体装置１４のリード間に切削部１０ｃ（樹脂凹部４）を形成する。その際、ステップカット方式の様に、半導体装置１３側の側面を完全に切り離さず、上部だけをハーフカットして切り残し部１５を残してダイシングを行う。
The
フルカット方式でダイシングを行う場合、半導体装置１３を完全に個片化するためにはダイシングブレード１１がダイシングテープ１２にわずかに切り込みを入れながら、半導体装置１３が個片化されるまで半導体装置１４側へ切削を続ける必要があり、半導体装置１４の裏面側に形成される樹脂凹部４ａが必要以上に大きくなってしまう。図８で示した製造方法においては半導体装置１３と半導体装置１４の間にスペース部８ｂを設けることで、フルカット方式の切削を行っても、半導体装置１４に形成される樹脂凹部４が大きくなりすぎないデザインになっているが、本例の多面付リードフレーム７には上段の単位リードフレーム１７ａと下段の単位リードフレーム１７ｂの間にスペース部が存在していないため、フルカット方式を用いると樹脂凹部４ａの横方向の切り込み幅が大きくなりすぎてしまう。不必要に大きい樹脂凹部４ａは半導体装置１４の品質低下や機能不全を招く恐れがあるため、樹脂凹部４ａはリード間ショートを防ぐことができる必要最低限の大きさが望ましく、そのためには半導体装置１３側に切り残し部１５を形成するようにダイシングブレード１１の切削深さを浅くしてダイシングを行う必要がある。
When dicing is performed using the full-cut method, in order to completely separate the
次に、図１１（ｂ）に示すように、半導体装置１３、１４の裏面側をダイシングテープ１２に固着し、半導体装置１３、１４の表面側からダイシングを行う。これによって、図１１（ａ）で切削されずに残った切り残し部１５を切削し、半導体装置１３を完全に個片化することができる。ただし、切り残し部１５を切削するために表面側からダイシングを行うと、半導体装置１４の表面側に樹脂凹部４ｂが副次的に形成されるため、樹脂凹部４ｂの発生によって半導体装置１４の内部に存在している半導体素子や金属細線、その他構造を破壊しないように注意をして、半導体装置１４および樹脂凹部４ｂをデザインする必要がある。
Next, as shown in FIG. 11(b), the back side of the
図１２は、本発明の第１実施形態にかかる半導体装置の製造方法を示す変形例である。図１２（ａ）は多面付リードフレーム７が封止樹脂１で一括封止された封止体１８の裏面図である。図６（ａ）との違いは、四リードタイプの単位リードフレーム１７とし、隣接する単位リードフレーム１７間のスペース部をなくし、単位リードフレーム１７ａ、１７ｂを最密配列した点である。スペース部がなくなることで多面付リードフレーム７内に設置できる半導体装置の数が増え、生産性の高いものとなっている。
Figure 12 is a modified example showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention. Figure 12(a) is a back view of an encapsulated
図１２（ｂ）は、図１２（ａ）に続き、多面付リードフレーム７を個片化する工程を示す図である。多面付リードフレーム７の横方向のフレーム枠７ｘ（図示せず）に沿って裏面側からダイシングして切削部１０ａを形成した後に、多面付リードフレーム７の縦方向のフレーム枠７ｙ（図示せず）に沿って裏面側からダイシングして切削部１０ｂを形成する。上下２段の単位リードフレーム１７ａ、１７ｂは上段の単位リードフレーム１７ａに対し下段の単位リードフレーム１７ｂが行（横）方向にずれて配列されており、例えば、下段の単位リードフレーム１７ｂのフレーム枠７ｙに沿ってダイシングして切削部１０ｂを形成すると同時に、上段の単位リードフレーム１７ａの隣接するリード２の間の封止樹脂１まで切削して、この領域に切削部１０ｃ（樹脂凹部４）を形成する。図７と同様、リード２ａとリード２ｂの間、およびリード２ｂとリード２ｃの間の両方に切削部１０ｃ（樹脂凹部４）を形成している。本例の多面付リードフレーム７の縦方向の単位リードフレーム間にはスペース部を設けていないため、フルカット方式ではなく、図１１に示すステップカット方式のダイシングを用いる。すなわち、半導体装置の裏面側からハーフカットし、残りを表面側からダイシングするという手法でダイシングする。
以上のように、四リードタイプとすることで、無駄の少ない生産性の高い半導体装置を得ることができる。
12(b) is a diagram showing a process of dividing the
As described above, by using the four-lead type, a semiconductor device with little waste and high productivity can be obtained.
図１３は、本発明の第３実施形態にかかる半導体装置の製造工程を示す図である。まず、図１３（ａ）に示すように、多面付リードフレーム７を準備する。多面付リードフレーム７は矩形状のダイパッド５およびダイパッド５から離間して配置された複数のリード２を１つの単位リードフレーム１７として、その単位リードフレーム１７を格子状に複数配列するものである。破線で囲むように図示する単位リードフレーム１７はフレーム枠７ｘ、７ｙによって囲まれており、リード２はフレーム枠７ｘに接続され、ダイパッド５は吊りリード９を介してフレーム枠７ｙに接続されている。なお、多面付リードフレーム７は主に銅材や銅合金材からなるものである。
Figure 13 is a diagram showing the manufacturing process of a semiconductor device according to the third embodiment of the present invention. First, as shown in Figure 13 (a), a
ダイパッド５の裏面の反対側の表面には半導体素子（図示せず）が搭載され、半導体素子とリード２は電気的に接続されている。ダイパッド５とリード２を含む多面付リードフレーム７とダイパッド５上に搭載された半導体素子が封止樹脂１で一括封止されている。このとき、ダイパッド５の裏面とリード２の裏面は封止樹脂１から露出している。また、封止後にダイパッド５の裏面およびリード２の裏面に実装用のメッキ層が形成される。図１３（ａ）は、多面付リードフレーム７が封止樹脂１で一括封止された封止体１８の裏面図である。
A semiconductor element (not shown) is mounted on the surface opposite the back surface of the
図１３（ｂ）は、図１３（ａ）に示されるＦ－Ｆ線に沿った断面図である。この段階で隣接する単位リードフレーム１７それぞれのリード２はフレーム枠７ｘを介して繋がっている。
Figure 13(b) is a cross-sectional view taken along line F-F in Figure 13(a). At this stage, the
また、図１３（ｃ）は、図１３（ａ）に示されるＧ－Ｇ線に沿った断面図である。この断面にリードは無く、ダイパッド５上の半導体素子６とフレーム枠７ｘとそれらを被覆する封止樹脂１が図示されている。
Figure 13(c) is a cross-sectional view taken along line G-G in Figure 13(a). There are no leads in this cross-section, and the
図１４は、図１３に続く、本発明の第３実施形態にかかる半導体装置の製造工程を示す図である。図１４（ａ）の裏面図に示すように、フレーム枠７ｘに沿ってレーザー１６を照射し、リード２間の封止樹脂１を除去する。ここでは、封止樹脂１を選択的に除去できるレーザー１６を用いる。レーザー１６はフレーム枠７ｘに沿って、例えば左から右へ走査しながら照射されるが、一つのフレーム枠７ｘに対し、その上端側と下端側で２回走査するのが良い。上端側を走査する時は、平面視的にフレーム枠７ｘの上端部とその上の封止樹脂１の一部に跨るようなビーム径（入射加工径）でレーザー１６を照射しながら走査する。同様に、下端側を走査する時はフレーム枠７ｘの下端部とその下の封止樹脂１の一部に跨るようなビーム径でレーザー１６を照射しながら走査することで封止樹脂１を除去する。あるいは、２回走査に代えて１回走査にてフレーム枠７ｘの上部と下部の封止樹脂１を同時に除去する方法を用いても良い。１回走査の場合は、２回走査時に比べて大きいビーム径を用いる。すなわち、フレーム枠７ｘおよびその上端側の封止樹脂１の一部と下端側の封止樹脂１の一部を照射できるビーム径とする必要がある。
Figure 14 is a diagram showing the manufacturing process of a semiconductor device according to the third embodiment of the present invention, following Figure 13. As shown in the back view of Figure 14 (a), a
図１４（ｂ）は、図１４（ａ）に示されるＫ－Ｋ線に沿った断面図である。リード２の裏面から照射されるレーザー１６はリード２によって遮蔽され、封止樹脂１には照射されない。
Figure 14(b) is a cross-sectional view taken along line K-K in Figure 14(a). The
また、図１４（ｃ）は、図１４（ａ）に示されるＭ－Ｍ線に沿った断面図である。この断面にリードは無く、フレーム枠７ｘとそれらを被覆する封止樹脂１に対しレーザー１６が照射される。照射されるレーザー１６の加工深さ（図３（ｂ）のＨ２に相当）はフレーム枠７ｘの高さ（図３（ｂ）のＨ１に相当）よりも大きいものとしている。このとき、必要に応じて焦点深度を変更しても良い、また、焦点深度の異なる走査を複数回行っても良い。レーザー１６照射時に封止体１８の裏面から垂直にレーザー入射させることで、図３（ｂ）に示す矩形形状の樹脂凹部４が形成され、封止体１８の裏面から斜めにレーザー入射させることで図４（ｂ）に示すような庇領域４１を有する形状の樹脂凹部４が形成される。
Also, FIG. 14(c) is a cross-sectional view taken along line M-M shown in FIG. 14(a). There are no leads in this cross-section, and the
レーザー１６の照射後に、除去しきれなかった封止樹脂の残りがある場合は残留樹脂を除去することが好ましい。残留樹脂を除去する方法としては、研磨剤を封止樹脂１に吹き付けるドライブラスト加工法やウェットブラスト加工法、または、ウォータージェット法がある。封止体１８のダメージを抑制しながら残留樹脂を除去するためにはウェットブラスト加工法やウォータージェット法が好適である。
If there is any remaining sealing resin that was not completely removed after irradiation with the
図１５は、図１４に続く、本発明の第３実施形態にかかる半導体装置の製造工程を示す図である。図１５（ａ）の裏面図に示すように、ダイシングブレード１１を用いて個片化する。ダイシングブレード１１を用いてフレーム枠７ｘに沿って封止体１８を切断する。なお、ダイシングブレード１１による切断方向は封止体１８の横方向（ｘ方向）と縦方向（ｙ方向）の両方向で行う。
Figure 15 is a diagram showing the manufacturing process of a semiconductor device according to the third embodiment of the present invention, following Figure 14. As shown in the rear view of Figure 15 (a), the semiconductor device is divided into individual pieces using a
図１５（ｂ）は、図１５（ａ）に示されるＮ－Ｎ線に沿った断面図である。リード２の間にあるフレーム枠７ｘに沿ってダイシングブレード１１を用いて切断される。ダイシングブレード１１の幅をフレーム枠７ｘの幅よりも大きくすることでフレーム枠７ｘを完全に除去することができ、ダイシングによってリード２の切断面が形成されることになる。
Figure 15(b) is a cross-sectional view taken along line N-N shown in Figure 15(a). Cutting is performed using a
また、図１５（ｃ）は、図１５（ａ）に示されるＰ－Ｐ線に沿った断面図である。樹脂凹部４の間にあるフレーム枠７ｘに沿ってダイシングブレード１１を用いて切断される。フレーム枠７ｘの中心を狙ってダイシングしてフレーム枠７ｘを完全に除去し、隣接する樹脂凹部４を残すようにダイシングを行う。
Figure 15(c) is a cross-sectional view taken along the line P-P shown in Figure 15(a). A
図１６は、図１５に続く、本発明の第３実施形態にかかる半導体装置の製造工程を示す図である。図１６（ａ）は、ダイシングして個片化された半導体装置の裏面図である。ダイシングによって、フレーム枠７ｘとフレーム枠７ｙが除去され、個々の半導体装置２３となる。
Figure 16 is a diagram showing the manufacturing process of a semiconductor device according to the third embodiment of the present invention, following Figure 15. Figure 16(a) is a back view of the semiconductor device that has been diced into individual pieces. By dicing, the
図１６（ｂ）は、図１６（ａ）に示されるＲ－Ｒ線に沿った断面図である。リード２の側面は封止樹脂１から露出し、封止樹脂１の側面と面一となっている。
Figure 16(b) is a cross-sectional view taken along the line R-R shown in Figure 16(a). The side of the
図１６（ｃ）は、図１６（ａ）に示されるＳ－Ｓ線に沿った断面図である。リード２が無く、封止樹脂１の側面下部には樹脂凹部４が形成されている。樹脂凹部４は封止樹脂１の側面よりも窪んだ凹部となっているため樹脂凹部４には金属バリは付着しない。
Figure 16 (c) is a cross-sectional view taken along line S-S shown in Figure 16 (a). There are no
従来の半導体装置では、ダイシングによって図２１に示すように隣接するリード２間に金属バリ３が発生していたが、本発明の実施形態にかかる半導体装置では、窪んだ樹脂凹部４が存在するためリード２から金属バリが延びて樹脂凹部４の表面に付着することはない。これにより、半導体装置２３は、リード間ショートを抑制する半導体装置とすることができる。また、本例の半導体装置２１においては、リードの先端が細くなることがなく実装信頼性を損なうおそれもない。
In conventional semiconductor devices, dicing would result in
図１７は、本発明の第５実施形態にかかる半導体装置の製造工程を示す図である。まず、図１７（ａ）に示すように、多面付リードフレーム７を準備する。多面付リードフレーム７は矩形状のダイパッド５およびダイパッド５から離間して配置された複数のリード２を１つの単位リードフレーム１７として、その単位リードフレーム１７を格子状に複数配列するものである。破線で囲むように図示する単位リードフレーム１７はフレーム枠７ｘ、７ｙによって囲まれており、リード２はフレーム枠７ｘに接続され、ダイパッド５は吊りリード９を介してフレーム枠７ｙに接続されている。なお、多面付リードフレーム７は主に銅材や銅合金材からなるものである。
Figure 17 is a diagram showing the manufacturing process of a semiconductor device according to the fifth embodiment of the present invention. First, as shown in Figure 17 (a), a
ダイパッド５の裏面の反対側の表面には半導体素子（図示せず）が搭載され、半導体素子とリード２は電気的に接続されている。ダイパッド５とリード２を含む多面付リードフレーム７とダイパッド５上に搭載された半導体素子が封止樹脂１で一括封止されている。このとき、ダイパッド５の裏面とリード２の裏面は封止樹脂１から露出している。また、封止後にダイパッド５の裏面およびリード２の裏面に実装用のメッキ層が形成される。
A semiconductor element (not shown) is mounted on the surface opposite the back surface of the
図１７（ａ）は、多面付リードフレーム７が封止樹脂１で一括封止された封止体１８の裏面図であるが、図１３（ａ）に示す封止体１８と異なるのは、隣接するリード２間の封止樹脂１の表面の一部が除去された樹脂凹部４を設けている点である。ここでは樹脂凹部４は隣接するリード２間だけでなく、フレーム枠７ｙとリード２の間の封止樹脂１の表面にも設けられている。
Figure 17(a) is a back view of a sealing
図１７（ｂ）は、図１７（ａ）に示されるＵ－Ｕ線に沿った断面図である。この段階で上下に隣接する単位リードフレーム１７それぞれのリード２はフレーム枠７ｘを介して繋がっている。
Figure 17(b) is a cross-sectional view taken along line U-U shown in Figure 17(a). At this stage, the
また、図１７（ｃ）は、図１７（ａ）に示されるＶ－Ｖ線に沿った断面図である。この断面にリードは図示されず、ダイパッド５上の半導体素子６とフレーム枠７ｘとフレーム枠７ｘの側面に設けられた樹脂凹部４、そして、それらを被覆する封止樹脂１が図示されている。樹脂凹部４は封止体１８の底面から上表面に渡って設けられている。
Figure 17(c) is a cross-sectional view taken along line V-V in Figure 17(a). This cross-section does not show the leads, but shows the
図１８を用いて、図１７に図示した樹脂凹部４の付いた封止体１８の成形について説明する。図１８（ａ）は、図１７（ａ）のＵ―Ｕ線に沿った封止体１８の成形途中図である。半導体素子６を搭載した多面付リードフレーム７を封止するための金型１９を準備する。金型１９は上金型１９ａと下金型１９ｂとから構成され、それらの間にはキャビティ３０を有する。図の左側からキャビティ３０に封止樹脂１を流入させ、半導体素子６とダイパッド５とリード２等を封止樹脂１にて封止することが図示されている。
Using Figure 18, we will explain the molding of the sealing
図１８（ｂ）は、図１７（ａ）のＶ―Ｖ線に沿った封止体１６の成形途中図である。図示するように、上金型１９ａからキャビティ３０に向かって突出するように金型凸部２０が設けられている。金型凸部２０は上金型１９ａの下表面から下方に突出し、その側面はフレーム枠７ｘの側面と接し、さらに、金型凸部２０の先端は下金型１９ｂの上表面に接している。
Figure 18 (b) is a diagram showing the sealing
逆に、金型１９が、金型凸部２０は下金型１９ｂの上表面から上方に突出し、その側面がフレーム枠７ｘの側面に接し、さらに、金型凸部２０の先端が上金型１９ａの下表面に接するという構造であっても良い。金型凸部２０が下金型１９ｂの上表面から上方に突出する場合、金型凸部２０の先端が上金型１９ａの下表面に接する必要はなく、フレーム枠７ｘの上表面高さよりも金型凸部２０の上表面高さが高くなるような設定となっていれば良い。なお、図１７に示した封止体１８に形成された樹脂凹部４は、上述の金型凸部２０に相対して形成されるものである。
Conversely, the
図１９は、図１８に続く、本発明の第５実施形態にかかる半導体装置の製造工程を示す図である。図１９（ａ）の裏面図に示すように、ダイシングブレード１１を用いて個片化する。すなわち、ダイシングブレード１１を用いてフレーム枠７ｘに沿って封止体１８を切断することで個片化する。なお、ダイシングブレード１１による切断方向は封止体１８の横方向（ｘ方向）と縦方向（ｙ方向）の両方向である。
Figure 19 is a diagram showing the manufacturing process of the semiconductor device according to the fifth embodiment of the present invention, following Figure 18. As shown in the rear view of Figure 19 (a), the semiconductor device is singulated using a
図示する形状では、隣接するリード２の間だけでなく、樹脂凹部４を封止樹脂１の左側面とリード２ａの間、封止樹脂１の右側面とリード２ｃの間にも設けている。つまり、後に形成される半導体装置の角部となる部位にも樹脂凹部４が設けられている。一般に、横方向（ｘ方向）と縦方向（ｙ方向）のダイシングが交差する部位においては半導体装置の割れ欠けが発生しやすいが、本形状の場合は、該交差する部位が樹脂凹部４となっているため、半導体装置の割れ欠けを防止するという副次的な効果を有する。
In the shape shown in the figure, resin recesses 4 are provided not only between
図１９（ｂ）は、図１９（ａ）に示されるＷ－Ｗ線に沿った断面図である。封止体１８はリード２の間にあるフレーム枠７ｘに沿ってダイシングブレード１１を用いて切断される。ダイシングブレード１１の幅をフレーム枠７ｘの幅よりも大きくすることでフレーム枠７ｘを完全に除去することができ、ダイシングによってリード２の切断面が形成されることになる。
Figure 19(b) is a cross-sectional view taken along the line W-W shown in Figure 19(a). The sealing
また、図１９（ｃ）は、図１９（ａ）に示されるＺ－Ｚ線に沿った断面図である。封止体１８は樹脂凹部４の間にあるフレーム枠７ｘに沿ってダイシングブレード１１を用いて切断される。フレーム枠７ｘの中心を狙ってダイシングしてフレーム枠７ｘを完全に除去し、隣接する樹脂凹部４を残すようにダイシングを行う。
Figure 19(c) is a cross-sectional view taken along line Z-Z in Figure 19(a). The sealing
図２０は、図１９に続く、本発明の第５実施形態にかかる半導体装置の製造工程を示す図である。図２０（ａ）は、ダイシングして個片化された半導体装置の裏面図である。ダイシングによって、フレーム枠７ｘとフレーム枠７ｙが除去され、個々の半導体装置２５となる。
Figure 20 is a diagram showing the manufacturing process of the semiconductor device according to the fifth embodiment of the present invention, following Figure 19. Figure 20(a) is a back view of the semiconductor device that has been diced into individual pieces. By dicing, the
図２０（ｂ）は、図２０（ａ）に示されるＡＡ－ＡＡ線に沿った断面図である。リード２の側面は封止樹脂１から露出し、封止樹脂１の側面と面一となっている。
Figure 20(b) is a cross-sectional view taken along line AA-AA in Figure 20(a). The side of the
図２０（ｃ）は、図２０（ａ）に示されるＢＢ－ＢＢ線に沿った断面図である。リード２が無く、封止樹脂１の側面には樹脂凹部４が形成されている。樹脂凹部４は封止樹脂１の側面よりも窪んだ凹部となっているため樹脂凹部４には金属バリは付着しない。
Figure 20 (c) is a cross-sectional view taken along line BB-BB shown in Figure 20 (a). There are no
従来の半導体装置では、ダイシングによって図２１に示すように隣接するリード２間に金属バリ３が発生していたが、本発明の実施形態にかかる半導体装置２５の製造方法を用いた場合、図５に示すように、窪んだ樹脂凹部４が存在するためリード２から金属バリが延びて樹脂凹部４の表面に付着することはない。これにより、リード間ショートを抑制する半導体装置２５とすることができる。なお、本例の半導体装置２５においては、リードの先端が細くなることがなく実装信頼性を損なうおそれもない。
In conventional semiconductor devices, dicing would result in
１ 封止樹脂
２、２ａ、２ｂ、２ｃ リード
３ 金属バリ
４、４ａ、４ｂ 樹脂凹部
５ ダイパッド
６ 半導体素子
７ 多面付リードフレーム
７ｘ、７ｙ フレーム枠
８ａ、８ｂ、８ｃ スペース部
９ 吊りリード
１０ａ、１０ｂ、１０ｃ 切削部
１１ ダイシングブレード
１２ ダイシングテープ
１３、１４，２１，２２，２３，２４ 半導体装置
１５ 切り残し部
１６ レーザー
１７、１７ａ、１７ｂ 単位リードフレーム
１８ 封止体
１９ 金型
１９ａ 上金型
１９ｂ 下金型
２０ 金型凸部
３０ キャビティ
４１ 庇領域
Ｈ１ リード高さ
Ｈ２ 樹脂凹部高さ
Ｌ１ リード奥行長さ
Ｌ２ 樹脂凹部奥行長さ
Ｄ１ 設計上のリード間距離
Ｄ２ 実質的なリード間距離
REFERENCE SIGNS
Claims (5)
前記半導体素子の周囲に離間して設けられ、前記半導体素子と電気的に接続された複数のリードと、
前記半導体素子及び前記複数のリードを封止する封止樹脂と、を備え、
前記封止樹脂の一側面に露出して隣接する前記複数のリード間に樹脂凹部が設けられ、
前記樹脂凹部の奥行き方向の断面が直角三角形の斜辺部を円弧状とした形状であることを特徴とする半導体装置。 A semiconductor element;
a plurality of leads spaced apart around the semiconductor element and electrically connected to the semiconductor element;
a sealing resin that seals the semiconductor element and the plurality of leads,
a resin recess is provided between the adjacent leads and exposed on one side surface of the sealing resin ;
The semiconductor device is characterized in that a cross section of the resin recess in a depth direction has a shape of a right triangle with an arc-shaped hypotenuse .
前記半導体素子の周囲に離間して設けられ、前記半導体素子と電気的に接続された複数のリードと、a plurality of leads spaced apart around the semiconductor element and electrically connected to the semiconductor element;
前記半導体素子及び前記複数のリードを封止する封止樹脂と、を備え、a sealing resin that seals the semiconductor element and the plurality of leads,
前記封止樹脂の一側面に露出して隣接する前記複数のリード間に樹脂凹部が設けられる半導体装置の製造方法であって、A method for manufacturing a semiconductor device, comprising the steps of: providing a resin recess between the plurality of leads adjacent to each other and exposed on one side surface of the sealing resin;
ダイパッドと前記ダイパッドの周囲に離間して設けられた前記複数のリードとからなる単位リードフレームが複数個配列され、上段の前記単位リードフレームの前記複数のリードと下段の前記単位リードフレームの前記複数のリードとが互いに平行に配置され、前記上段の前記単位リードフレームに対し前記下段の前記単位リードフレームがずれてなる多面付リードフレームを準備する工程と、preparing a multi-sided lead frame in which a plurality of unit lead frames each including a die pad and the plurality of leads spaced apart around the periphery of the die pad are arranged, the plurality of leads of an upper unit lead frame and the plurality of leads of a lower unit lead frame are arranged parallel to each other, and the lower unit lead frame is offset from the upper unit lead frame;
前記多面付リードフレーム上に前記半導体素子を載置する工程と、placing the semiconductor element on the multi-sided lead frame;
前記半導体素子と前記複数のリードとを電気的に接続する工程と、electrically connecting the semiconductor element to the plurality of leads;
前記半導体素子と前記複数のリードを前記封止樹脂で封止して封止体を形成する工程と、a step of sealing the semiconductor element and the plurality of leads with the sealing resin to form a sealed body;
前記封止体をブレードダイシングによって個片化するとともに、前記複数のリード間の前記封止樹脂を除去する工程と、a step of dividing the sealing body into individual pieces by blade dicing and removing the sealing resin between the plurality of leads;
を備えることを特徴とする半導体装置の製造方法。13. A method for manufacturing a semiconductor device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021051387A JP7630325B2 (en) | 2021-03-25 | 2021-03-25 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021051387A JP7630325B2 (en) | 2021-03-25 | 2021-03-25 | Semiconductor device and its manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022149303A JP2022149303A (en) | 2022-10-06 |
| JP7630325B2 true JP7630325B2 (en) | 2025-02-17 |
Family
ID=83462520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021051387A Active JP7630325B2 (en) | 2021-03-25 | 2021-03-25 | Semiconductor device and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7630325B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2025173506A1 (en) * | 2024-02-16 | 2025-08-21 | パナソニックＩｐマネジメント株式会社 | Information processing method, information processing device, and program |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150262903A1 (en) | 2014-03-17 | 2015-09-17 | Texas Instruments Incorporated | Packaged semiconductor devices having solderable lead surfaces exposed by grooves in package compound |
| JP2018157070A (en) | 2017-03-17 | 2018-10-04 | エイブリック株式会社 | Semiconductor device |
-
2021
- 2021-03-25 JP JP2021051387A patent/JP7630325B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150262903A1 (en) | 2014-03-17 | 2015-09-17 | Texas Instruments Incorporated | Packaged semiconductor devices having solderable lead surfaces exposed by grooves in package compound |
| JP2018157070A (en) | 2017-03-17 | 2018-10-04 | エイブリック株式会社 | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2022149303A (en) | 2022-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI474455B (en) | Advanced quad flat no-lead package | |
| US6744118B2 (en) | Frame for semiconductor package | |
| US6608366B1 (en) | Lead frame with plated end leads | |
| JP3547704B2 (en) | Lead frame and semiconductor device | |
| US7504735B2 (en) | Manufacturing method of resin-molding type semiconductor device, and wiring board therefor | |
| JP2006196701A (en) | Manufacturing method of semiconductor device | |
| JP7630325B2 (en) | Semiconductor device and its manufacturing method | |
| JP2011091145A (en) | Semiconductor device and method of manufacturing the same | |
| JP4840893B2 (en) | Resin-encapsulated semiconductor device frame | |
| CN101071799A (en) | Manufacturing method of resin-molding type semiconductor device, and wiring board therefor | |
| JP7621130B2 (en) | Semiconductor Device | |
| JP5971531B2 (en) | Resin-sealed semiconductor device and manufacturing method thereof | |
| JP5215980B2 (en) | Manufacturing method of semiconductor device | |
| JP4658353B2 (en) | Resin mold and resin mold package manufacturing method | |
| JP4349541B2 (en) | Resin-encapsulated semiconductor device frame | |
| JP5467506B2 (en) | Resin-sealed semiconductor device and manufacturing method thereof | |
| JP3920657B2 (en) | Manufacturing method of resin-encapsulated semiconductor device | |
| JP4172111B2 (en) | Manufacturing method of resin-encapsulated semiconductor device | |
| JP2017183511A (en) | Manufacturing method of semiconductor device | |
| JP2002110885A (en) | Frame for resin-sealed semiconductor device | |
| KR101209472B1 (en) | Lead frame for fabricating semiconductor package and Method for fabricating semiconductor package using the same | |
| JP4252391B2 (en) | Collective semiconductor device | |
| JP2002026192A (en) | Lead frame | |
| KR100290783B1 (en) | Semiconductor package | |
| KR100201393B1 (en) | Method of manufacturing a column-shaped package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20240206 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20241021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20241029 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20241203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20250128 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20250204 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7630325 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |