Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7633157B2 - 撮像装置 - Google Patents
[go: Go Back, main page]

JP7633157B2 - 撮像装置 - Google Patents

撮像装置 Download PDF

Info

Publication number
JP7633157B2
JP7633157B2 JP2021526985A JP2021526985A JP7633157B2 JP 7633157 B2 JP7633157 B2 JP 7633157B2 JP 2021526985 A JP2021526985 A JP 2021526985A JP 2021526985 A JP2021526985 A JP 2021526985A JP 7633157 B2 JP7633157 B2 JP 7633157B2
Authority
JP
Japan
Prior art keywords
substrate
dielectric constant
low dielectric
region
constant region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021526985A
Other languages
English (en)
Other versions
JPWO2020262320A1 (ja
Inventor
大介 伊藤
一行 富田
雅希 羽根田
毅 鈴木
孝明 南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of JPWO2020262320A1 publication Critical patent/JPWO2020262320A1/ja
Application granted granted Critical
Publication of JP7633157B2 publication Critical patent/JP7633157B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/809—Constructional details of image sensors of hybrid image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/48—Insulating materials thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本開示は、撮像装置に関する。
二次元構造の撮像装置の１画素あたりの面積の微細化は、微細プロセスの導入、及び実装密度の向上によって実現されてきた。近年、撮像装置のさらなる小型化、及び画素の高密度化を実現するため、三次元構造の撮像装置が開発されている。三次元構造の撮像装置は、例えば、複数のセンサ画素を有する半導体基板と、各センサ画素で得られた信号を処理する信号処理回路を有する半導体基板とを互いに積層することで構成される（特許文献１参照）。
特開２０１０－２４５５０６号公報
三次元構造の撮像装置では、二次元構造の撮像装置と比較して内部の回路構造が複雑化するため、非理想的な電子部品又は配線が有する抵抗成分、容量成分、及び誘導成分の影響がより顕著に現れやすい。そのため、三次元構造の撮像装置において、電子部品又は配線に生じる抵抗成分、容量成分、及び誘導成分の影響を抑制することが望まれている。
よって、三次元構造に起因して生じる容量成分を低減することで、特性を向上させることが可能な撮像装置を提供することが望ましい。
本開示の一実施形態に係る撮像装置は、光電変換を行うセンサ画素を有する第１基板と、前記センサ画素から出力された電荷に基づいて画素信号を出力する画素回路を有する第２基板と、前記画素信号を信号処理する処理回路を有する第３基板とを備え、前記第１基板、前記第２基板、及び前記第３基板は、この順に積層され、前記センサ画素から電荷を読み出し、前記画素信号を出力するまでの回路の周囲の少なくともいずれかの領域には、低誘電率領域が設けられるものである。
本開示の一実施形態に係る撮像装置では、光電変換を行うセンサ画素を有する第１基板と、前記センサ画素から出力された電荷に基づいて画素信号を出力する画素回路を有する第２基板と、前記画素信号を信号処理する処理回路を有する第３基板とを備え、前記第１基板、前記第２基板、及び前記第３基板は、この順に積層され、前記センサ画素から電荷を読み出し、前記画素信号を出力するまでの回路の周囲の少なくともいずれかの領域には、低誘電率領域が設けられる。これにより、例えば、撮像装置は、第２絶縁層を積層した第２半導体基板を有する第２基板において、第２絶縁層に含まれる配線、又は第２半導体基板の周囲の空間の誘電率を低下させることができる。
本開示の一実施形態に係る撮像装置１の概略構成の一例を示す模式図である。 センサ画素１２、及び画素回路２２の一例を示す回路図である。 センサ画素１２、及び画素回路２２の他の例を示す回路図である。 センサ画素１２、及び画素回路２２の他の例を示す回路図である。 センサ画素１２、及び画素回路２２の他の例を示す回路図である。 複数の画素回路２２と、複数の垂直信号線２４との接続の一例を示す回路図である。 撮像装置１の積層方向の断面構成の一例を示す縦断面図である。 撮像装置１の水平方向の断面構成の一例を示す模式図である。 撮像装置１の水平方向の断面構成の一例を示す模式図である。 撮像装置１の水平面内での配線レイアウトの一例を示した模式図である。 撮像装置１の水平面内での配線レイアウトの一例を示した模式図である。 撮像装置１の水平面内での配線レイアウトの一例を示した模式図である。 撮像装置１の水平面内での配線レイアウトの一例を示した模式図である。 第１の実施形態に係る撮像装置１の積層方向の断面構成の一例を示す縦断面図である。 フローティングディフュージョンＦＤを複数のセンサ画素１２で共有する撮像装置１の積層方向の断面構成を示す縦断面図である。 画素領域１３における第２半導体基板２１と、分離絶縁層５３との平面配置を示す平面図である。 画素領域１３における貫通配線５４、接続部５９、及びゲート電極の平面配置を示す平面図である。 画素領域１３における接続配線５５の平面配置を示す平面図である。 画素領域１３における配線層５６に含まれる配線の平面配置を示す平面図である。 低誘電率領域９０Ａの形成方法の一例を説明する縦断面図である。 低誘電率領域９０Ａの形成方法の一例を説明する縦断面図である。 低誘電率領域９０Ａの形成方法の一例を説明する縦断面図である。 低誘電率領域９０Ａの形成方法の一例を説明する縦断面図である。 低誘電率領域９０Ｂ、９０Ｃの形成方法の一例を説明する縦断面図である。 低誘電率領域９０Ｂ、９０Ｃの形成方法の一例を説明する縦断面図である。 低誘電率領域９０Ｂ、９０Ｃの形成方法の一例を説明する縦断面図である。 低誘電率領域９０Ａ、９０Ｂ、９０Ｃの断面形状のバリエーションを説明する模式的な断面図である。 低誘電率領域９０Ａの形成方法の他の例の各工程を説明する縦断面図である。 低誘電率領域９０Ａの形成方法の他の例の各工程を説明する縦断面図である。 低誘電率領域９０Ａの形成方法の他の例の各工程を説明する縦断面図である。 低誘電率領域９０Ａの形成方法の他の例の各工程を説明する縦断面図である。 低誘電率領域９０Ａの形成方法の他の例の各工程を説明する縦断面図である。 低誘電率領域９０Ａの形成方法の他の例の各工程を説明する縦断面図である。 低誘電率領域９０Ａの形成方法の他の例の各工程を説明する縦断面図である。 低誘電率領域９０Ａの形成方法の他の例の各工程を説明する縦断面図である。 第２の実施形態における第１基板１０と第２基板２０との積層体の構成を模式的に示す断面図、及び上面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第２の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第２の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第２の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第２の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第２の形成方法の各工程を説明する縦断面図である。 低誘電率領域１２９０の第２の形成方法の各工程を説明する縦断面図である。 第１基板１０と第２基板２０とを積層した積層体にて生じる寄生容量の一例を示す模式的な断面図である。 第３の実施形態の第１の様態において、低誘電率領域が設けられる領域を示す縦断面図である。 第３の実施形態の第２の様態において、低誘電率領域が設けられる領域を示す縦断面図である。 第１の様態において、低誘電率領域１３９１の第１の形成方法を説明する平面図、及び縦断面図である。 第１の様態において、低誘電率領域１３９１の第１の形成方法を説明する平面図、及び縦断面図である。 第１の様態において、低誘電率領域１３９１の第１の形成方法を説明する平面図、及び縦断面図である。 図２９Ａで示した開口１３９３の形成のバリエーションを示した平面図、及び縦断面図である。 第１の様態における低誘電率領域１３９１の形状のバリエーションを示す平面図、及び縦断面図である。 第１の様態における低誘電率領域１３９１の形状のバリエーションを示す平面図、及び縦断面図である。 第１の様態における低誘電率領域１３９１の形状のバリエーションを示す平面図、及び縦断面図である。 第１の様態における低誘電率領域１３９１の形状のバリエーションを示す平面図、及び縦断面図である。 第１の様態における低誘電率領域１３９１の形状のバリエーションを示す平面図、及び縦断面図である。 第１の様態における低誘電率領域１３９１の形状のバリエーションを示す平面図、及び縦断面図である。 第１の様態において、低誘電率領域１３９１の第２の形成方法を説明する平面図、及び縦断面図である。 第１の様態において、低誘電率領域１３９１の第２の形成方法を説明する平面図、及び縦断面図である。 第１の様態において、低誘電率領域１３９１の第２の形成方法を説明する平面図、及び縦断面図である。 図３２Ａ～図３２Ｃで示した開口１３９３の形成のバリエーションを示した平面図、及び縦断面図である。 図３２Ａ～図３２Ｃで示した開口１３９３の形成のバリエーションを示した平面図、及び縦断面図である。 図３２Ａ～図３２Ｃで示した開口１３９３の形成のバリエーションを示した平面図、及び縦断面図である。 第１の様態における低誘電率領域１３９１の形状のバリエーションを示す平面図、及び縦断面図である。 第１の様態における低誘電率領域１３９１の形状のバリエーションを示す平面図、及び縦断面図である。 第１の様態における低誘電率領域１３９１の形状のバリエーションを示す平面図、及び縦断面図である。 第１の様態において、低誘電率領域１３９１の第３の形成方法を説明する縦断面図である。 第１の様態において、低誘電率領域１３９１の第３の形成方法を説明する縦断面図である。 第１の様態において、低誘電率領域１３９１の第３の形成方法を説明する縦断面図である。 第１の様態において、低誘電率領域１３９１の第３の形成方法を説明する縦断面図である。 第１の様態において、低誘電率領域１３９１の第３の形成方法のバリエーションを説明する縦断面図である。 第１の様態において、低誘電率領域１３９１の第３の形成方法のバリエーションを説明する縦断面図である。 第１の様態において、低誘電率領域１３９１の第３の形成方法のバリエーションを説明する縦断面図である。 第１の様態において、低誘電率領域１３９１の第４の形成方法を説明する縦断面図である。 第１の様態において、低誘電率領域１３９１の第４の形成方法を説明する縦断面図である。 第１の様態において、低誘電率領域１３９１の第４の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１３９２の第１の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１３９２の第１の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１３９２の第１の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１３９２の第１の形成方法を説明する縦断面図である。 第２の様態における低誘電率領域１３９２の形状のバリエーションを示す平面図である。 第２の様態における低誘電率領域１３９２の形状のバリエーションを示す平面図である。 第２の様態における低誘電率領域１３９２の形状のバリエーションを示す平面図である。 第２の様態における低誘電率領域１３９２の形状のバリエーションを示す平面図である。 第２の様態において、低誘電率領域１３９２の第２の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１３９２の第２の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１３９２の第２の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１３９２の第２の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１９３２の第３の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１９３２の第３の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１９３２の第３の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１９３２の第３の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１９３２の第３の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１９３２の第４の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１９３２の第４の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１９３２の第４の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１９３２の第４の形成方法を説明する縦断面図である。 第２の様態において、低誘電率領域１９３２の第４の形成方法を説明する縦断面図である。 図７に記載の断面構成の一変形例を示す縦断面図である。 図７に記載の断面構成の一変形例を示す縦断面図である。 第４の変形例に係る撮像装置の構成例を示す厚さ方向の断面図である。 第４の変形例に係る撮像装置の構成例を示す厚さ方向の断面図である。 第４の変形例に係る撮像装置の構成例を示す厚さ方向の断面図である。 第４の変形例に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 第４の変形例に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 第４の変形例に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 図７における切断面Ｓｅｃ１、及び切断面Ｓｅｃ２の断面構成の一変形例を示す模式図である。 図７における切断面Ｓｅｃ１、及び切断面Ｓｅｃ２の断面構成の一変形例を示す模式図である。 図７における切断面Ｓｅｃ１、及び切断面Ｓｅｃ２の断面構成の一変形例を示す模式図である。 図７における切断面Ｓｅｃ１、及び切断面Ｓｅｃ２の断面構成の一変形例を示す模式図である。 図７における切断面Ｓｅｃ１、及び切断面Ｓｅｃ２の断面構成の一変形例を示す模式図である。 第７の変形例に係る撮像装置１の切断面Ｓｅｃ２の断面構成の他の例を示す模式図である。 第７の変形例に係る撮像装置１の切断面Ｓｅｃ２の断面構成の他の例を示す模式図である。 列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの回路構成を示す模式図である。 図５８に示す撮像装置１を３つの基板を積層して構成した一例を示す模式図である。 第１０の変形例に係る撮像装置１の断面構成の一例を示す模式図である。 ３つの基板を積層して構成される撮像装置１にＣｏＳｉ2又はＮｉＳｉなどのシリサイドからなる低抵抗領域２６を適用した例を示す模式図である。 本開示の一実施の形態に係る撮像装置の機能構成の一例を表すブロック図である。 図６２に示した撮像装置の概略構成を表す平面模式図である。 図６３に示したＩＩＩ－ＩＩＩ’線に沿った断面構成を表す模式図である。 図６２に示した画素共有ユニットの等価回路図である。 複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。 図６４に示した撮像装置の具体的な構成の一例を表す断面模式図である。 図６７に示した第１基板の要部の平面構成の一例を表す模式図である。 図６８Ａに示した第１基板の要部とともにパッド部の平面構成を表す模式図である。 図６７に示した第２基板（半導体層）の平面構成の一例を表す模式図である。 図６７に示した第１配線層とともに、画素回路および第１基板の要部の平面構成の一例を表す模式図である。 図６７に示した第１配線層および第２配線層の平面構成の一例を表す模式図である。 図６７に示した第２配線層および第３配線層の平面構成の一例を表す模式図である。 図６７に示した第３配線層および第４配線層の平面構成の一例を表す模式図である。 図６４に示した撮像装置への入力信号の経路について説明するための模式図である。 図６４に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図６９に示した第２基板（半導体層）の平面構成の一変形例を表す模式図である。 図７６に示した画素回路とともに、第１配線層および第１基板の要部の平面構成を表す模式図である。 図７７に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図７８に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図７９に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図６８Ａに示した第１基板の平面構成の一変形例を表す模式図である。 図８１に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図８２に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図８３に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図８４に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図８５に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図８１に示した第１基板の平面構成の他の例を表す模式図である。 図８７に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図８８に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図８９に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図９０に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図９１に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図６４に示した撮像装置の他の例を表す断面模式図である。 図９３に示した撮像装置への入力信号の経路について説明するための模式図である。 図９３に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図６７に示した撮像装置の他の例を表す断面模式図である。 図６５に示した等価回路の他の例を表す図である。 図６８Ａ等に示した画素分離部の他の例を表す平面模式図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図９９に示した撮像システムの撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
以下、本開示における実施形態について、図面を参照して詳細に説明する。以下で説明する実施形態は本開示の一具体例であって、本開示にかかる技術が以下の態様に限定されるものではない。また、本開示の各図に示す各構成要素の配置、寸法、及び寸法比等についても、各図に示すものに限定されるものではない。
なお、説明は以下の順序で行う。
１．撮像装置の構成
２．第１の実施形態
３．第２の実施形態
４．第３の実施形態
５．変形例
６．具体例
６．１．実施の形態（３つの基板の積層構造を有する撮像装置）
６．２．変形例１(平面構成の例１)
６．３．変形例２（平面構成の例２）
６．４．変形例３（平面構成の例３）
６．５．変形例４（画素アレイ部の中央部に基板間のコンタクト部を有する例）
６．６．変形例５（プレーナー型の転送トランジスタを有する例）
６．７．変形例６（１つの画素回路に１つの画素が接続される例）
６．８．変形例７（画素分離部の構成例）
６．９．適用例（撮像システム）
６．１０．応用例
＜＜１．撮像装置の構成＞＞
まず、図１～図１３を参照して、本開示に係る技術が適用される撮像装置について説明する。
図１は、本開示の一実施形態に係る撮像装置１の概略構成の一例を示す模式図である。図１に示すように、撮像装置１は、第１基板１０、第２基板２０、及び第３基板３０を備え、これらの３つの基板を貼り合わせることで構成された三次元構造の撮像装置である。なお、第１基板１０、第２基板２０、及び第３基板３０は、この順で積層される。
第１基板１０は、光電変換を行う複数のセンサ画素１２を有する第１半導体基板１１を含む。複数のセンサ画素１２は、第１基板１０の画素領域１３の内部に行列状に配置されて設けられる。
第２基板２０は、センサ画素１２からの電荷に基づいて画素信号を出力する画素回路２２を有する第２半導体基板２１を含む。画素回路２２は、例えば、４つのセンサ画素１２ごとに１つずつ設けられ、４つのセンサ画素１２から光電変換された電荷を順次読み出す読み出し回路である。また、第２基板２０は、行方向に延伸する複数の画素駆動線２３と、列方向に延伸する複数の垂直信号線２４とを備える。
第３基板３０は、画素信号を信号処理する処理回路３２を有する第３半導体基板３１を含む。また、処理回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５、及びシステム制御回路３６を有する。処理回路３２は、センサ画素１２ごとの出力電圧Ｖｏｕｔを水平駆動回路３５から外部に出力することができる。
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング処理を施す。例えば、カラム信号処理回路３４は、相関二重サンプリング処理を施すことによって画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持することができる。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、処理回路３２内の各構成の駆動を制御する。これによれば、処理回路３２は、センサ画素１２の各々の受光量に基づいた画素データを外部に出力することができる。
図２は、センサ画素１２、及び画素回路２２の一例を示す回路図である。図２に示す回路図では、４つのセンサ画素１２が１つの画素回路２２を共有している。ここでの「共有」とは、４つのセンサ画素１２からの出力が共通の１つの画素回路２２に入力されることを表す。
センサ画素１２の各々は、互いに共通の構成要素を有する。以下では、センサ画素１２の各々の構成要素を互いに区別する場合には、構成要素の符号の末尾に識別番号（１、２、３、４）を付与する。一方、センサ画素１２の各々を互いに区別しない場合には、構成要素の符号の末尾への識別番号の付与は省略する。
センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤに電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有する。フォトダイオードＰＤは、光電変換を行うことで、受光量に応じた電荷を発生させる光電変換素子である。転送トランジスタＴＲは、例えば、ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
フォトダイオードＰＤのカソードは、転送トランジスタＴＲのソースに電気的に接続され、フォトダイオードＰＤのアノードは、基準電位線に電気的に接続される。転送トランジスタＴＲのドレインは、フローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは、画素駆動線２３に電気的に接続される。
画素回路２２を共有するセンサ画素１２の各々のフローティングディフュージョンＦＤは、互いに電気的に接続され、かつ共通の画素回路２２の入力端に電気的に接続される。画素回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有する。さらに、画素回路２２は、選択トランジスタＳＥＬを任意で有する。
リセットトランジスタＲＳＴのソース（すなわち、画素回路２２の入力端）は、フローティングディフュージョンＦＤに電気的に接続され、リセットトランジスタＲＳＴのドレインは、電源線ＶＤＤ、及び増幅トランジスタＡＭＰのドレインに電気的に接続され、リセットトランジスタＲＳＴのゲートは、画素駆動線２３に電気的に接続される。増幅トランジスタＡＭＰのソースは、選択トランジスタＳＥＬのドレインに電気的に接続され、増幅トランジスタＡＭＰのゲートは、リセットトランジスタＲＳＴのソースに電気的に接続される。選択トランジスタＳＥＬのソース（すなわち、画素回路２２の出力端）は、垂直信号線２４に電気的に接続され、選択トランジスタＳＥＬのゲートは、画素駆動線２３に電気的に接続される。
オン状態となった転送トランジスタＴＲは、フォトダイオードＰＤにて光電変換された電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。オン状態となったリセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２２からの画素信号の出力タイミングを制御する。
増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を画素信号として生成する。増幅トランジスタＡＭＰは、いわゆるソースフォロア型の増幅器を構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力する。選択トランジスタＳＥＬがオン状態となった場合、増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電位を増幅し、垂直信号線２４を介して、増幅した電位に応じた電圧をカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬは、例えば、ＭＯＳトランジスタである。
図３～図５は、センサ画素１２、及び画素回路２２の他の例を示す回路図である。
図３に示すように、選択トランジスタＳＥＬは、電源線ＶＤＤ、及び増幅トランジスタＡＭＰの間に設けられてもよい。この場合、リセットトランジスタＲＳＴのドレインは、電源線ＶＤＤ、及び選択トランジスタＳＥＬのドレインに電気的に接続される。選択トランジスタＳＥＬのソースは、増幅トランジスタＡＭＰのドレインに電気的に接続され、選択トランジスタＳＥＬのゲートは、画素駆動線２３に電気的に接続される。増幅トランジスタＡＭＰのソース（すなわち、画素回路２２の出力端）は、垂直信号線２４に電気的に接続され、増幅トランジスタＡＭＰのゲートは、リセットトランジスタＲＳＴのソースに電気的に接続される。
また、図４又は図５に示すように、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に、ＦＤ変換ゲイン切替トランジスタＦＤＧがさらに設けられてもよい。
電荷Ｑは、容量Ｃと、電圧Ｖとの積で表されるため、フローティングディフュージョンＦＤの容量Ｃが大きい場合、増幅トランジスタＡＭＰでの変換後の電圧Ｖが低くなってしまう。一方、画素信号の電荷Ｑが大きい場合、フローティングディフュージョンＦＤの容量Ｃが十分に大きくなければ、フローティングディフュージョンＦＤでフォトダイオードＰＤからの電荷Ｑを保持しきれなくなる。また、フローティングディフュージョンＦＤの容量Ｃは、増幅トランジスタＡＭＰにて変換された電圧Ｖが過度に高くなりすぎないように、適度に大きいことも重要である。そこで、ＦＤ変換ゲイン切替トランジスタＦＤＧは、画素回路２２における電荷－電圧変換効率を切り替えるために設けられる。
ＦＤ変換ゲイン切替トランジスタＦＤＧは、オン状態となることで、オフ状態と比較して、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート容量の分だけフローティングディフュージョンＦＤの容量Ｃを大きくすることができる。したがって、ＦＤ変換ゲイン切替トランジスタＦＤＧのオン又はオフの状態を切り替えてフローティングディフュージョンＦＤの容量Ｃを可変とすることで、画素回路２２における電荷－電圧変換効率を切り替えることができる。
図６は、複数の画素回路２２と、複数の垂直信号線２４との接続の一例を示す回路図である。
図６に示すように、複数の画素回路２２が垂直信号線２４の延伸方向（例えば、列方向）に並んで配置されている場合、複数の垂直信号線２４は、画素回路２２ごとに１つずつ割り当てられてもよい。なお、図６では、垂直信号線２４の各々を区別するために、垂直信号線２４の各々の符号の末尾に識別番号（１、２、３、４）を付した。
図７は、撮像装置１の積層方向の断面構成の一例を示す縦断面図である。
図７に示すように、撮像装置１は、第１基板１０、第２基板２０、及び第３基板３０をこの順に積層して構成される。第１基板１０の光入射面側（裏面側ともいう）には、例えば、センサ画素１２ごとにカラーフィルタ４０、及び受光レンズ５０がそれぞれ設けられる。すなわち、撮像装置１は、いわゆる裏面照射型の撮像装置である。
第１基板１０は、第１半導体基板１１上に第１絶縁層４６を積層して構成される。第１半導体基板１１は、シリコン基板であり、例えば、表面の一部及びその近傍に、ｐウェル層４２を有し、それ以外の領域（すなわち、ｐウェル層４２よりも深い領域）にフォトダイオードＰＤを有する。ｐウェル層４２は、ｐ型の半導体領域で構成され、フォトダイオードＰＤは、ｐウェル層４２とは異なる導電型（具体的には、ｎ型）の半導体領域で構成される。第１半導体基板１１は、ｐウェル層４２の内部にｐウェル層４２とは異なる導電型（具体的には、ｎ型）の半導体領域であるフローティングディフュージョンＦＤを有する。
第１基板１０は、センサ画素１２ごとに、フォトダイオードＰＤ、転送トランジスタＴＲ、及びフローティングディフュージョンＦＤを有する。第１基板１０は、第１半導体基板１１の光入射面側と反対側（すなわち、表面側、又は第２基板２０側）の部分に転送トランジスタＴＲ、及びフローティングディフュージョンＦＤを有する。
第１基板１０は、センサ画素１２の各々を分離する素子分離部４３を有する。素子分離部４３は、第１半導体基板１１の主面の法線方向（第１半導体基板１１の表面に対して垂直な方向）に延伸して形成され、互いに隣接するセンサ画素１２の各々を電気的に分離する。素子分離部４３は、例えば、第１半導体基板１１を貫通する酸化シリコンによって構成される。
第１基板１０は、例えば、素子分離部４３のフォトダイオードＰＤ側の側面に接するｐウェル層４４を有する。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成される。第１基板１０は、例えば、第１半導体基板１１の裏面に接する固定電荷膜４５を有する。固定電荷膜４５は、第１半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するために、負の固定電荷を有する絶縁膜にて構成される。固定電荷膜４５の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタン、又は酸化タンタル等を例示することができる。固定電荷膜４５は、電界を誘起することによって、第１半導体基板１１の受光面側の界面に、界面からの電子の発生を抑制するホール蓄積層を形成することができる。
カラーフィルタ４０は、第１半導体基板１１の裏面側に設けられる。具体的には、カラーフィルタ４０は、例えば、固定電荷膜４５に対してセンサ画素１２と対向する位置に、固定電荷膜４５に接して設けられる。受光レンズ５０は、例えば、カラーフィルタ４０、及び固定電荷膜４５に対してセンサ画素１２と対向する位置に、カラーフィルタ４０に接して設けられる。
第２基板２０は、第２半導体基板２１の上に第２絶縁層５２を積層して構成される。第２半導体基板２１は、シリコン基板であり、４つのセンサ画素１２ごとに１つの画素回路２２を有する。第２基板２０は、第２半導体基板２１の第３基板３０側（すなわち、表面側）の部分に画素回路２２を有する。第２基板２０は、第１半導体基板１１の表面側に第２半導体基板２１の裏面を向けるようにして、第１基板１０に貼り合わせられる。つまり、第２基板２０は、第１基板１０と、フェイストゥーバックにて貼り合わせられる。
第２半導体基板２１には、分離絶縁層５３が設けられており、分離絶縁層５３の内部には、貫通配線５４が設けられる。貫通配線５４は、分離絶縁層５３にて側面を覆われることによって、第２半導体基板２１と電気的に絶縁される。貫通配線５４は、第２半導体基板２１の主面の法線方向に延伸しており、第１基板１０の各素子、及び第２基板２０の各素子を互いに電気的に接続する。具体的には、貫通配線５４は、フローティングディフュージョンＦＤ、及び接続配線５５を電気的に接続する。貫通配線５４は、例えば、センサ画素１２ごとに１つずつ設けられる。
第２基板２０は、例えば、第２絶縁層５２内に、画素回路２２、又は第２半導体基板２１と電気的に接続された複数の接続部５９を有する。配線層５６は、例えば、層間絶縁層５７、層間絶縁層５７の内部に設けられた複数の画素駆動線２３、及び複数の垂直信号線２４を有する。配線層５６は、例えば、層間絶縁層５７の内部に、４つのセンサ画素１２ごとに１つずつ接続配線５５を有する。接続配線５５は、画素回路２２を共有する４つのセンサ画素１２の貫通配線５４を互いに電気的に接続する。
配線層５６は、さらに、層間絶縁層５７の内部に複数のパッド電極５８を有する。パッド電極５８の各々は、例えば、銅（Ｃｕ）などの金属で形成される。パッド電極５８の各々は、配線層５６の表面に露出されており、第２基板２０と第３基板３０との貼り合わせ、及び第２基板２０と第３基板３０との電気的な接続に用いられる。複数のパッド電極５８は、例えば、画素駆動線２３、及び垂直信号線２４ごとに１つずつ設けられる。
ここで、第２基板２０は、複数の半導体基板と、複数の絶縁層との積層構造にて設けられてもよい。
具体的には、第２基板２０は、厚み方向に積層された２つの半導体基板を含んでもよい。例えば、第２基板２０は、第２半導体基板２１の上に積層された第２絶縁層５２の上に、さらに半導体基板が積層されることで設けられてもよい。第２絶縁層５２の上にさらに設けられた半導体基板には、例えば、トランジスタが設けられ、接続部５９を介して第２半導体基板２１に設けられたトランジスタと電気的に接続される。
すなわち、第２基板２０に設けられる画素回路２２は、第２半導体基板２１と、第２絶縁層５２の上にさらに積層された半導体基板とに分かれて設けられてもよい。具体的には、画素回路２２に含まれる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬは、少なくとも１つ以上のトランジスタが第２半導体基板２１に設けられ、残りのトランジスタが第２絶縁層５２の上にさらに積層された半導体基板に設けられてもよい。一例として、第２半導体基板２１に増幅トランジスタＡＭＰが設けられ、第２絶縁層５２の上にさらに積層された半導体基板にリセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬが設けられてもよい。
または、第２基板２０は、厚み方向に積層された３つの半導体基板を含んでもよい。例えば、第２基板２０は、第２半導体基板２１の上に積層された第２絶縁層５２の上にさらに上部第１半導体基板が積層され、上部第１半導体基板の上に絶縁層を介してさらに上部第２半導体基板が積層されることで設けられてもよい。積層された上部第１半導体基板、及び上部第２半導体基板には、例えば、トランジスタが設けられ、接続部５９等を介して第２半導体基板２１に設けられたトランジスタと電気的に接続される。
すなわち、第２基板２０に設けられる画素回路２２は、第２半導体基板２１と、積層された上部第１半導体基板、及び上部第２半導体基板とに分かれて設けられてもよい。具体的には、画素回路２２に含まれる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬは、少なくとも１つ以上のトランジスタが第２半導体基板２１、上部第１半導体基板、及び上部第２半導体基板の各々に設けられてもよい。一例として、第２半導体基板２１に増幅トランジスタＡＭＰが設けられ、第２半導体基板２１の上にさらに設けられた上部第１半導体基板にリセットトランジスタＲＳＴが設けられ、上部第１半導体基板の上にさらに設けられた上部第２半導体基板に選択トランジスタＳＥＬが設けられてもよい。
厚み方向に積層された複数の半導体基板を含む第２基板２０では、半導体基板を分けて積層することにより、１つの画素回路２２が占める半導体基板の面積をより小さくすることができる。このような第２基板２０を用いることにより、撮像装置１は、撮像装置１のチップ面積をより小さくすることが可能である。
また、このような第２基板２０を用いることにより、撮像装置１は、画素回路２２に含まれる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬのうち、任意のトランジスタの面積を選択的に拡大することができる。これによれば、撮像装置１は、増幅トランジスタＡＭＰの面積を拡大することで、ノイズをより低減することが可能である。
第３基板３０は、例えば、第３半導体基板３１上に第３絶縁層６１を積層して構成される。第３半導体基板３１は、シリコン基板であり、処理回路３２を有する。なお、第３基板３０は、第２基板２０に対して、表面側の面同士で貼り合わせられている。そのため、第３基板３０の各構成についての説明では、上下の説明が図面での上下方向とは逆となっている。第３基板３０は、第２半導体基板２１の表面側に第３半導体基板３１の表面を向けるようにして、第２基板２０に貼り合わせられている。つまり、第３基板３０は、第２基板２０と、フェイストゥーフェイスで貼り合わせられている。
第３基板３０は、例えば、第３絶縁層６１上に配線層６２を有する。配線層６２は、例えば、層間絶縁層６３と、層間絶縁層６３の内部に設けられ、処理回路３２と電気的に接続された複数のパッド電極６４を有する。パッド電極６４の各々は、例えば、銅（Ｃｕ）などの金属で形成される。パッド電極６４は、配線層６２の表面に露出されており、第２基板２０と第３基板３０との貼り合わせ、及び第２基板２０と第３基板３０との電気的な接続に用いられる。第２基板２０、及び第３基板３０は、パッド電極５８、６４同士の接合によって、互いに電気的に接続される。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、貫通配線５４、及びパッド電極５８、６４を介して、処理回路３２に電気的に接続される。
図８及び図９は、撮像装置１の水平方向の断面構成の一例を示す模式図である。図８及び図９の上側の図は、図７における切断面Ｓｅｃ１の断面構成の一例を示す模式図であり、図８及び図９の下側の図は、図７における切断面Ｓｅｃ２の断面構成の一例を示す模式図である。
図８には、第１方向Ｖ１に、２×２の４つのセンサ画素１２を２組並べた構成が例示されており、図９には、第１方向Ｖ１、及び第２方向Ｖ２に、２×２の４つのセンサ画素１２を４組並べた構成が例示されている。
第１方向Ｖ１は、マトリクス状に配置された複数のセンサ画素１２の２つの配列方向（例えば行方向、及び列方向）のうち一方の配列方向（例えば、行方向）と平行となっている。また、第２方向Ｖ２は、第１方向と直交する配列方向（例えば、列方向）と平行となっている。
貫通配線５４は、例えば、センサ画素１２ごとに設けられ、フローティングディフュージョンＦＤ、及び後述の接続配線５５を電気的に接続する。貫通配線４７、４８は、例えば、センサ画素１２ごとに設けられる。貫通配線４７は、第１半導体基板１１のｐウェル層４２と、第２基板２０内の配線とを電気的に接続する。貫通配線４８は、転送ゲートＴＧ、及び画素駆動線２３を電気的に接続する。
図８に示すように、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７は、第１基板１０の面内において第２方向Ｖ２（図８の上下方向）に帯状に並んで配置される。図８には、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７が第２方向Ｖ２に２列に並んで配置されている場合が例示されている。
図９に示すように、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７は、第１基板１０の面内において第１方向Ｖ１（図９の左右方向）に帯状に並んで配置される。図９には、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７が第１方向Ｖ１に２列に並んで配置されている場合が例示されている。
画素回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置される。画素回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状を構成している。
図８に示すように、分離絶縁層５３は、第２方向Ｖ２に延伸する複数のブロックで構成される。第２半導体基板２１は、第２方向Ｖ２に延伸し、かつ第２方向Ｖ２に並んで配置された複数の島状のブロック２１Ａで構成される。ブロック２１Ａの各々には、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられる。４つのセンサ画素１２によって共有される１つの画素回路２２は、例えば、４つのセンサ画素１２と対応する領域内に存在するリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬによって構成される。例えば、画素回路２２は、分離絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、分離絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬとによって構成される。
また、図９に示すように、分離絶縁層５３は、第１方向Ｖ１に延伸する複数のブロックで構成される。第２半導体基板２１は、第１方向Ｖ１に延伸し、かつ第１方向Ｖ１に並んで配置された複数の島状のブロック２１Ａで構成される。ブロック２１Ａの各々には、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられる。４つのセンサ画素１２によって共有される１つの画素回路２２は、例えば、４つのセンサ画素１２と対応する領域内に存在するリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬによって構成される。例えば、画素回路２２は、分離絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、分離絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬとによって構成される。
図１０～図１３は、撮像装置１の水平面内での配線レイアウトの一例を示した模式図である。図１０～図１３では、図８と同様に、４つのセンサ画素１２によって共有された１つの画素回路２２が４つのセンサ画素１２と対応する領域内に設けられる場合の配線レイアウトの一例を示す。図１０～図１３では、例えば、配線層５６において互いに異なる層内に設けられた配線のレイアウトをそれぞれ示している。
図１０に示すように、例えば、互いに隣接する４つの貫通配線５４は、接続配線５５と電気的に接続される。貫通配線５４は、接続配線５５、及び接続部５９を介して、分離絶縁層５３の左隣りブロック２１Ａに含まれる増幅トランジスタＡＭＰのゲートと、分離絶縁層５３の右隣りブロック２１Ａに含まれるリセットトランジスタＲＳＴのゲートとに電気的に接続される。
図１１に示すように、例えば、電源線ＶＤＤは、第１方向Ｖ１に並んで配置された画素回路２２の各々と対応する位置に配置される。電源線ＶＤＤは、接続部５９を介して、第１方向Ｖ１に並んで配置された画素回路２２の各々の増幅トランジスタＡＭＰのドレイン、及びリセットトランジスタＲＳＴのドレインに電気的に接続される。例えば、２本の画素駆動線２３は、第１方向Ｖ１に並んで配置された画素回路２２の各々と対応する位置に配置される。画素駆動線２３の一方は、例えば、第１方向Ｖ１に並んで配置された画素回路２２の各々のリセットトランジスタＲＳＴのゲートに電気的に接続された配線ＲＳＴＧとして機能する。画素駆動線２３の他方は、例えば、第１方向Ｖ１に並んで配置された画素回路２２の各々の選択トランジスタＳＥＬのゲートに電気的に接続された配線ＳＥＬＧとして機能する。例えば、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとは、配線２５を介して互いに電気的に接続される。
図１２に示すように、例えば、２本の基準電位線ＶＳＳは、第１方向Ｖ１に並んで配置された画素回路２２の各々と対応する位置に配置されている。基準電位線ＶＳＳの各々は、第２方向Ｖ２に並んで配置された各センサ画素１２と対応する位置において、複数の貫通配線４７に電気的に接続される。例えば、４本の画素駆動線２３は、第１方向Ｖ１に並んで配置された各画素回路２２と対応する位置に配置される。４本の画素駆動線２３の各々は、第１方向Ｖ１に並んで配置された画素回路２２の各々に対応する１つのセンサ画素１２の貫通配線４８に電気的に接続された配線ＴＲＧとして機能する。４本の画素駆動線２３は、第１方向Ｖ１に並んで配置されたセンサ画素１２の各々の転送トランジスタＴＲのゲートに電気的に接続される。図１２では、配線ＴＲＧの各々を区別するために、配線ＴＲＧの末尾に識別番号（１、２、３、４）を付与した。
図１３に示すように、例えば、垂直信号線２４は、第２方向Ｖ２に並んで配置された画素回路２２の各々と対応する位置に配置される。垂直信号線２４は、第２方向Ｖ２に並んで配置された画素回路２２の各々の増幅トランジスタＡＭＰのソースに電気的に接続される。
本開示に係る技術は、上記にて説明した積層型の撮像装置１に適用される。以下では、本開示に係る技術について、具体的に説明を行う。
＜＜２．第１の実施形態＞＞
まず、図１４～図２２Ｈを参照して、本開示の第１の実施形態に係る技術について説明する。本実施形態に係る技術は、撮像装置１の特定の配線の周囲に低誘電率領域を設けることで、第２基板２０に設けられる画素回路の電気的な特性をより効率的に向上させるものである。
３つの基板を積層することで構成される撮像装置１では、例えば、第１基板１０に設けられたフォトダイオードＰＤにて光電変換された電荷は、貫通配線５４を介して第２基板に設けられた増幅トランジスタＡＭＰに出力される。貫通配線５４は、第２半導体基板２１を貫通する分離絶縁層５３の内部に設けられ、第１基板１０に設けられた配線と、第２基板２０に設けられた配線とを電気的に接続する。
そのため、撮像装置１では、貫通配線５４、分離絶縁層５３、及び第２半導体基板２１の間でキャパシタ構造が形成されることで、寄生容量が形成されてしまう。形成された寄生容量は、増幅トランジスタＡＭＰにて増幅される前の電荷に影響を与えることで、画素回路２２において電荷を電圧に変換する際の変換効率を低下させてしまう。
本実施形態に係る技術は、かかる事情を鑑みて想到されたものである。本実施形態に係る技術は、センサ画素１２のフローティングディフュージョンＦＤから読み出した電荷を画素信号に変換する回路の周囲の少なくとも一部の領域に低誘電率領域を設けるものである。これによれば、本実施形態に係る技術は、寄生容量による画素信号への影響を低減することができる。
続いて、図１４を参照して、本実施形態に係る技術についてより具体的に説明する。図１４は、本実施形態に係る撮像装置１の積層方向の断面構成の一例を示す縦断面図である。
図１４に示すように、第１基板１０は、素子分離部４３にて画定された領域にフォトダイオードＰＤを有する。フォトダイオードＰＤによって光電変換された電荷は、転送ゲートＴＧを有する転送トランジスタＴＲを介して、フローティングディフュージョンＦＤに出力される。出力された電荷は、フローティングディフュージョンＦＤにて一時的に保持された後、貫通配線５４を介して第２半導体基板２１に設けられた画素回路２２に出力される。
貫通配線５４は、第１半導体基板１１、及び第２半導体基板２１の積層方向に延伸して、第２半導体基板２１を貫通する分離絶縁層５３の内部に設けられる。貫通配線５４は、接続配線５５、及び接続部５９を介して、フローティングディフュージョンＦＤにて一時的に保持された電荷を画素回路２２の増幅トランジスタＡＭＰ等に出力する。
また、第２基板２０は、第２絶縁層５２の上にさらに配線層５６を有する。配線層５６は、例えば、層間絶縁層５７と、層間絶縁層５７の内部に設けられた複数の画素駆動線２３と、複数の垂直信号線２４とを有する。複数の画素駆動線２３、及び複数の垂直信号線２４は、画素回路２２の選択トランジスタＳＥＬのゲート、及びソースに電気的に接続される。複数の画素駆動線２３、及び複数の垂直信号線２４は、選択トランジスタＳＥＬを制御することで、フローティングディフュージョンＦＤから出力された電荷に基づいて生成された画素信号の出力タイミングを制御する。
例えば、貫通配線５４、接続配線５５、接続部５９、画素駆動線２３、及び垂直信号線２４などの金属配線は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）などの金属材料で形成することができる。また、これらの金属配線の表面には、配線の形成に用いられた金属の拡散を抑制するために、炭化シリコン（ＳｉＣ）、又は炭窒化シリコン（ＳｉＣＮ）などのバリア層が設けられてもよい。
本実施形態に係る撮像装置１では、第１の様態として、分離絶縁層５３の内部の少なくとも一部領域に低誘電率領域９０Ａが設けられる。具体的には、低誘電率領域９０Ａは、分離絶縁層５３の内部を貫通する貫通配線５４と第２半導体基板２１との間、又は分離絶縁層５３の内部を貫通する貫通配線５４同士の間の少なくとも一部領域に設けられる。これによれば、低誘電率領域９０Ａは、貫通配線５４と、第２半導体基板２１又は他の貫通配線５４との間で生じる寄生容量の大きさを低減することができる。したがって、低誘電率領域９０Ａは、画素回路２２の増幅トランジスタＡＭＰにて電荷を電圧に変換する際の変換効率を向上させることができる。
なお、低誘電率領域９０Ａは、分離絶縁層５３の内部に設けられた貫通配線５４の周囲を囲むように全周に亘って設けられてもよい。低誘電率領域９０Ａは、貫通配線５４の全周に亘って形成されることで、貫通配線５４と、貫通配線５４の周囲に存在するすべての導体との間で生じる寄生容量を低減することができる。
また、低誘電率領域９０Ａは、積層方向において、第２半導体基板２１の厚さよりも長くなるように設けられてもよい。これによれば、低誘電率領域９０Ａは、貫通配線５４と、第２半導体基板２１との間の積層方向のすべての領域に設けられることになるため、貫通配線５４と、第２半導体基板２１との間に生じる寄生容量をより低減することができる。
低誘電率領域９０Ａは、周囲の第１絶縁層４６、分離絶縁層５３、及び第２絶縁層５２を構成する材料よりも誘電率が低い領域である。例えば、低誘電率領域９０Ａは、内部が真空となる空隙、又は内部に空気が封入された空隙として構成されてもよい。また、第１絶縁層４６、分離絶縁層５３、及び第２絶縁層５２が酸化シリコン（ＳｉＯ2：比誘電率３．９）にて構成される場合、低誘電率領域９０Ａは、酸化シリコンの比誘電率よりも低い比誘電率を有する材料で構成されてもよい。さらに、低誘電率領域９０Ａは、上述した空隙と、該空隙の内部の一部を埋め込む低誘電率材料とによって構成されてもよい。なお、低誘電率材料としては、例えば、炭素添加シリコン（ＳｉＯＣ）、又はポーラスシリカなどのＬｏｗ－ｋ材料として知られる誘電体材料を用いることができる。
また、本実施形態に係る撮像装置１では、第２の様態として、貫通配線５４から増幅トランジスタＡＭＰまでを電気的に接続する配線の周囲の少なくとも一部領域に低誘電率領域９０Ｂが設けられる。具体的には、低誘電率領域９０Ｂは、貫通配線５４を介してフローティングディフュージョンＦＤと電気的に接続する接続配線５５又は接続部５９の周囲の少なくとも一部領域に設けられる。これによれば、低誘電率領域９０Ｂは、貫通配線５４以降から増幅トランジスタＡＭＰまでを電気的に接続する配線に生じる寄生容量を貫通配線５４と同様に低減することができる。したがって、低誘電率領域９０Ｂは、低誘電率領域９０Ａと同様に、画素回路２２の増幅トランジスタＡＭＰにて電荷を電圧に変換する際の変換効率を向上させることができる。
低誘電率領域９０Ｂは、周囲の第２絶縁層５２、及び層間絶縁層５７を構成する材料よりも誘電率が低い領域である。低誘電率領域９０Ｂは、低誘電率領域９０Ａと同様に、内部が真空となる空隙、又は内部に空気が封入された空隙として構成されてもよい。また、低誘電率領域９０Ｂは、低誘電率材料で形成された領域として構成されてもよく、空隙と、該空隙の内部の一部を埋め込む低誘電率材料とによって構成されてもよい。なお、低誘電率材料としては、例えば、炭素添加シリコン（ＳｉＯＣ）、又はポーラスシリカなどのＬｏｗ－ｋ材料として知られる誘電体材料を用いることができる。
さらに、本実施形態に係る撮像装置１では、第３の様態として、第２絶縁層５２の上に積層される配線層５６に含まれる配線の周囲の少なくとも一部領域に低誘電率領域９０Ｃが設けられる。具体的には、低誘電率領域９０Ｃは、フローティングディフュージョンＦＤから出力された電荷に基づいて生成された画素信号の出力タイミングを制御する選択トランジスタＳＥＬのソースに電気的に接続される複数の垂直信号線２４の周囲の少なくとも一部領域に設けられる。これによれば、低誘電率領域９０Ｃは、垂直信号線２４と他の配線との間で生じる寄生容量を低減することができる。したがって、低誘電率領域９０Ｃは、画素回路２２、又は処理回路３２における信号処理の高速化、及び低消費電力化を実現することができる。
低誘電率領域９０Ｃは、周囲の層間絶縁層５７を構成する材料よりも誘電率が低い領域である。低誘電率領域９０Ｃは、低誘電率領域９０Ａ及び９０Ｂと同様に、内部が真空となる空隙、又は内部に空気が封入された空隙として構成されてもよい。また、低誘電率領域９０Ｃは、低誘電率材料で形成された領域として構成されてもよく、空隙と、該空隙の内部の一部を埋め込む低誘電率材料とによって構成されてもよい。なお、低誘電率材料としては、例えば、炭素添加シリコン（ＳｉＯＣ）、又はポーラスシリカなどのＬｏｗ－ｋ材料として知られる誘電体材料を用いることができる。
低誘電率領域９０Ａ、９０Ｂ、９０Ｃは、互いに独立して設けられる。したがって、本実施形態に係る撮像装置１では、低誘電率領域９０Ａ、９０Ｂ、又は９０Ｃの少なくともいずれか１つ以上が設けられてもよく、低誘電率領域９０Ａ、９０Ｂ、及び９０Ｃのすべてが設けられてもよい。
なお、第２基板２０が厚み方向に積層された複数の半導体基板を含む場合であっても、本実施形態に係る撮像装置１は、フローティングディフュージョンＦＤから読み出した電荷を画素信号に変換する回路の周囲の少なくとも一部の領域に低誘電率領域を設けることが可能である。
具体的には、第２基板２０が厚み方向に積層された複数の半導体基板を含む場合、積層された複数の半導体基板（すなわち、第２半導体基板２１、及び第２半導体基板２１の上に設けられた少なくとも１つ以上の半導体基板）に亘って、フローティングディフュージョンＦＤから読み出した電荷を画素信号に変換する回路が設けられる。したがって、積層された複数の半導体基板の近傍に設けられた配線の周囲の少なくとも一部領域には、低誘電率領域９０Ａ、９０Ｂ、９０Ｃが設けられてもよい。低誘電率領域９０Ａ、９０Ｂ、９０Ｃは、積層された複数の半導体基板の各々の近傍に設けられた配線の周囲の領域にそれぞれ設けられてもよく、積層された複数の半導体基板の各々の近傍に設けられた配線の周囲の領域に連続して設けられてもよい。
これによれば、本実施形態に係る撮像装置１は、第２基板２０に設けられる回路の電気的な特性をより効率的に向上させることができるため、フローティングディフュージョンＦＤから読み出した電荷を電圧に変換する際の変換効率をさらに向上させることができる。
次に、図１５を参照して、本実施形態に係る撮像装置１におけるフローティングディフュージョンＦＤの構成のバリエーションについて説明する。図１５は、フローティングディフュージョンＦＤを複数のセンサ画素１２で共有する撮像装置１の積層方向の断面構成を示す縦断面図である。
図１５に示すように、例えば、フローティングディフュージョンＦＤは、隣接する複数のフォトダイオードＰＤを互いに離隔する素子分離部４３の上に設けられてもよい。フローティングディフュージョンＦＤには、隣接する複数のフォトダイオードＰＤでそれぞれ光電変換された電荷をそれぞれ読み出す複数の転送トランジスタＴＲが電気的に接続されている。
すなわち、図１５に示す撮像装置１では、フローティングディフュージョンＦＤ、及びフローティングディフュージョンＦＤの後段の画素回路２２が隣接するセンサ画素１２にて共有されている。なお、フローティングディフュージョンＦＤ、及び画素回路２２を共有するセンサ画素１２の数は、特に限定されないが、例えば、２個、４個、８個、又は１６個であってもよい。
このような撮像装置１では、低誘電率領域９０Ａ、９０Ｂ、９０Ｃを設けることにより、電荷から電位への変換の際の変換効率を複数のセンサ画素１２にて同時に向上させることが可能である。したがって、図１５に示す撮像装置１は、より少ない数の低誘電率領域９０Ａ、９０Ｂ、９０Ｃで、複数のセンサ画素１２における変換効率を向上させることができるため、低誘電率領域９０Ａ、９０Ｂ、９０Ｃの形成によって撮像装置１全体の強度が低下することを抑制することができる。
（低誘電率領域の平面配置）
続いて、図１６～図１９を参照して、本実施形態に係る撮像装置１における低誘電率領域９０Ａ、９０Ｂ、９０Ｃの平面配置の一例について説明する。図１６～図１９は、一方向に配列された４つのセンサ画素１２にてフローティングディフュージョンＦＤ、及び画素回路２２を共有する場合の平面配置の一例である。
図１６は、画素領域１３における第２半導体基板２１と、分離絶縁層５３との平面配置を示す平面図である。図１６において、正方形の破線で囲った領域には、センサ画素１２のフォトダイオードＰＤがそれぞれ設けられる。
図１６に示すように、第２半導体基板２１は、分離絶縁層５３によって分断されており、分離絶縁層５３は、センサ画素１２のフォトダイオードＰＤの各々の一方向に延伸する境界に対応して設けられる。
第２半導体基板２１には、活性化領域ＡＡと、素子分離領域ＳＡとが設けられる。活性化領域ＡＡは、電界効果トランジスタのソース、ドレイン、又はチャネル領域となる領域である。活性化領域ＡＡは、シリコン、又は導電型不純物を導入したシリコンにて構成される。素子分離領域ＳＡは、活性化領域ＡＡに設けられる電界効果トランジスタの各々を電気的に分離する領域である。素子分離領域ＳＡは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて、第２半導体基板２１を貫通しない程度の深さで絶縁層を形成することにより構成される。
図１７は、画素領域１３における貫通配線５４、接続部５９、及びゲート電極の平面配置を示す平面図である。図１７において、一方向に配列された４つのセンサ画素１２は、１つのフローティングディフュージョンＦＤ、及び画素回路２２を共有する。
図１７に示すように、一方向に延伸する活性化領域ＡＡには、一方の端部から他方の端部に向けて、４つのセンサ画素１２にて共有される選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及びＦＤ変換ゲイン切替トランジスタＦＤＧのゲート電極がそれぞれ設けられる。
これらのゲート電極の間には、接続部５９として、水平駆動回路３５を介して出力電圧を外部に出力するコンタクトＣＶｏｕｔと、電源電位を供給する電源線ＶＤＤに電気的に接続するコンタクトＣＶＤＤと、基準電位を供給する基準電位線ＶＳＳに電気的に接続するコンタクトＣＶＳＳと、フローティングディフュージョンＦＤと電気的に接続するコンタクトＣＦＤとが設けられている。
分離絶縁層５３には、貫通配線５４として、フローティングディフュージョンＦＤと電気的に接続する貫通コンタクトＴＦＤ、及び基準電位線ＶＳＳと電気的に接続する貫通コンタクトＴＶＳＳが設けられる。また、分離絶縁層５３には、センサ画素１２の各々の転送トランジスタＴＲの転送ゲートと電気的に接続する貫通コンタクトがそれぞれ設けられる。
このとき、フローティングディフュージョンＦＤに電気的に接続するコンタクトＣＦＤ、及び貫通コンタクトＴＦＤの周囲の少なくとも一部領域には、低誘電率領域９０Ａが設けられることが好ましい。また、コンタクトＣＦＤ、及び貫通コンタクトＴＦＤの周囲の領域には、全周に亘って低誘電率領域９０Ａが設けられることがより好ましい。
図１８は、画素領域１３における接続配線５５の平面配置を示す平面図である。
図１８に示すように、接続配線５５として、図１７で示した接続部５９の各々、及び貫通配線５４の各々を互いに電気的に接続する配線が設けられる。このとき、フローティングディフュージョンＦＤに電気的に接続する接続配線５５の周囲の少なくとも一部の領域には、低誘電率領域９０Ｂが設けられることが好ましい。具体的には、低誘電率領域９０Ｂは、コンタクトＣＦＤ、及び貫通コンタクトＴＦＤを介して、フローティングディフュージョンＦＤから出力された電荷を増幅トランジスタＡＭＰのゲートに伝送する接続配線５５の周囲の少なくとも一部領域に設けられることが好ましい。例えば、低誘電率領域９０Ｂは、図１８において破線で囲った接続配線５５の周囲の少なくとも一部の領域に設けられることが好ましい。
図１９は、画素領域１３における配線層５６に含まれる配線の平面配置を示す平面図である。
図１９に示すように、配線層５６は、分離絶縁層５３の延伸方向と平行方向に延伸して設けられる電源線ＶＤＤ、基準電位線ＶＳＳ、及び垂直信号線２４（ＶＳＬ）を含む。垂直信号線２４は、センサ画素１２のフォトダイオードＰＤの各々の境界に対応する領域に設けられ、電源線ＶＤＤ、基準電位線ＶＳＳは、垂直信号線２４の両側方にそれぞれ設けられる。このとき、低誘電率領域９０Ｃは、垂直信号線２４の周囲の少なくとも一部領域に設けられることが好ましい。例えば、低誘電率領域９０Ｃは、図１９において破線で囲った垂直信号線２４の周囲の少なくとも一部領域に設けられることが好ましい。
（低誘電率領域の形成方法）
次に、図２０Ａ～図２２Ｈを参照して、本実施形態に係る撮像装置１における低誘電率領域９０Ａ、９０Ｂ、９０Ｃの形成方法について説明する。
まず、図２０Ａ～図２０Ｄを参照して、低誘電率領域９０Ａの形成方法の一例について説明する。図２０Ａ～図２０Ｄは、低誘電率領域９０Ａの形成方法の一例を説明する縦断面図である。
図２０Ａに示すように、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、及び転送トランジスタＴＲが形成された第１基板１０に、分離絶縁層５３が設けられた第２半導体基板２１を貼り合わせる。
次に、図２０Ｂに示すように、ドライエッチング等を用いて、分離絶縁層５３の領域にスリット形状の開口９１Ａを形成する。具体的には、ドライエッチング等を用いて、後段にて貫通配線５４を形成する領域、及び第２半導体基板２１の間の分離絶縁層５３の領域に、略均一な幅のスリット形状にて開口９１Ａを形成する。開口９１Ａを略均一な幅のスリット形状とすることで、後段の工程で第２絶縁層５２を堆積する際に開口９１Ａの各々を均一に閉塞させることができる。
続いて、図２０Ｃに示すように、被覆性が低い条件でＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等を行うことで、第２半導体基板２１の上に第２絶縁層５２を堆積する。このとき、第２絶縁層５２の堆積の被覆性が低いため、開口９１Ａでは、内部が埋め込まれる前に上部が閉塞されてしまう。これにより、開口９１Ａの上部を閉塞することで形成された空隙が低誘電率領域９０Ａとなる。
次に、図２０Ｄに示すように、フォトリソグラフ、エッチング、及び堆積を順に行うことで、第２絶縁層５２に接続部５９、及び貫通配線５４を形成する。ここで、貫通配線５４は、例えば、フローティングディフュージョンＦＤと電気的に接続し、かつ第２半導体基板２１との間に低誘電率領域９０Ａが位置するように設けられる。その後、第２絶縁層５２の上に接続配線５５を設けることで、接続部５９、及び貫通配線５４から他の配線への電気的な接続を形成する。このような工程により、本実施形態に係る撮像装置１は、低誘電率領域９０Ａを形成することができる。
続いて、図２０Ｅ～図２０Ｇを参照して、低誘電率領域９０Ｂ、９０Ｃの形成方法の一例について説明する。図２０Ｅ～図２０Ｇは、低誘電率領域９０Ｂ、９０Ｃの形成方法の一例を説明する縦断面図である。
図２０Ｅに示すように、図２０Ａ及び図２０Ｄにて示した工程を連続して行うことで、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、及び転送トランジスタＴＲが形成された第１基板１０に第２半導体基板２１を貼り合わせ、第２絶縁層５２の表面から接続部５９、及び貫通配線５４を形成する。さらに、接続部５９、及び貫通配線５４の上に接続配線５５、及び層間絶縁層５７を形成する。
次に、図２０Ｆに示すように、ドライエッチング等を用いて、接続配線５５同士の間の領域の一部にスリット形状の開口９１Ｂを形成する。具体的には、ドライエッチング等を用いて、接続配線５５同士の間の領域に、略均一な幅のスリット形状にて開口９１Ｂを形成する。開口９１Ｂを略均一な幅のスリット形状とすることで、後段の工程で層間絶縁層５７をさらに堆積する際に、開口９１Ｂの各々を均一に閉塞させることができる。
続いて、図２０Ｇに示すように、被覆性が低い条件でＣＶＤ等を行うことで、第２絶縁層５２の上に層間絶縁層５７をさらに堆積する。このとき、層間絶縁層５７の堆積の被覆性が低いため、開口９１Ｂでは、内部が埋め込まれる前に上部が閉塞されてしまう。これにより、開口９１Ｂの上部を閉塞することで形成された空隙が低誘電率領域９０Ｂとなる。このような工程により、本実施形態に係る撮像装置１は、低誘電率領域９０Ｂを形成することができる。また、同様にして、本実施形態に係る撮像装置１は、低誘電率領域９０Ｃを形成することができる。
図２１は、低誘電率領域９０Ａ、９０Ｂ、９０Ｃの断面形状のバリエーションを説明する模式的な断面図である。
上記の実施形態では、空隙にて形成された低誘電率領域９０Ａ、９０Ｂ、９０Ｃの断面形状を矩形形状にて例示した。しかしながら、空隙にて形成された低誘電率領域９０Ａ、９０Ｂ、９０Ｃの断面形状は、矩形形状以外の形状であってもよい。
例えば、図２１に示すように、配線１１９２同士の間の狭いパターンの絶縁層１１９３をエッチングした際に形成される開口１１９１の断面形状は、エッチングのエッチャントが開口１１９１の底部まで十分に入り込まないことで、逆テーパー形状となることがあり得る。また、配線１１９２同士の間に形成された開口１１９１をＣＶＤ等によって閉塞する場合、ＣＶＤの堆積物が開口１１９１の上部にも一部入り込むことで、上部を閉塞された低誘電率領域９０Ａ、９０Ｂ、９０Ｃの断面形状が順テーパー形状、又は三角形形状となることがあり得る。
すなわち、空隙にて形成された低誘電率領域９０Ａ、９０Ｂ、９０Ｃの断面形状は、空隙の形成方法によって変わり得る。そのため、低誘電率領域９０Ａ、９０Ｂ、９０Ｃの断面形状は、上記で説明した形状に限定されるわけではない。
さらに、図２２Ａ～図２２Ｈを参照して、低誘電率領域９０Ａの形成方法の他の例について説明する。図２２Ａ～図２２Ｈは、低誘電率領域９０Ａの形成方法の他の例の各工程を説明する縦断面図である。
まず、図２２Ａに示すように、フォトダイオードＰＤ、及びフローティングディフュージョンＦＤを形成した第１半導体基板１１の上に第１絶縁層４６を積層した第１基板１０と、第２半導体基板２１の上に第２絶縁層５２及び配線層５６を積層した第２基板２０とを貼り合わせる。その後、エッチング等を用いて、第１基板１０のフローティングディフュージョンＦＤと第２基板２０の各種配線とを電気的に接続する貫通配線５４の周囲の絶縁層をエッチング等によって除去することで、開口９１Ａを形成する。なお、開口９１Ａの内側の側面及び底面には、保護膜としてＳｉＮ膜が成膜されていてもよい。
続いて、図２２Ｂに示すように、ＳｉＯ2膜１１０１を表面に成膜した貼合基板１１００を用意する。
そして、図２２Ｃに示すように、ＳｉＯ2膜１１０１が配線層５６と対向するようにして、貼合基板１１００と、第１基板１０及び第２基板２０の積層体とを貼り合わせる。
次に、図２２Ｄに示すように、貼合基板１１００をＳｉＯ2膜１１０１から剥離する。これにより、開口９１Ａは、貼合基板１１００の表面に一様に形成されたＳｉＯ2膜１１０１によって上部の開口面を封止されることで空隙となり、低誘電率領域９０Ａが形成される。
続いて、図２２Ｅに示すように、配線層５６の各種配線と電気的に接続されたパッド電極５８をＳｉＯ2膜１１０１の表面に形成する。
その後、図２２Ｆに示すように、第３半導体基板３１に配線層６２を積層した第３基板３０を用意する。なお、配線層６２の表面には、ＳｉＯ2膜１１０１の表面に設けられたパッド電極５８と対向する位置に、同様にパッド電極６４が形成される。
そして、図２２Ｇに示すように、ＳｉＯ2膜１１０１が配線層６２と対向するようにして、第１基板１０及び第２基板２０の積層体と、第３基板３０とを貼り合わせる。このとき、パッド電極５８と、パッド電極６４とが接合されることによって、第２基板２０の各種配線と、第３基板３０の各種配線との間で電気的な接続が形成される。
その後、図２２Ｈに示すように、第１絶縁層４６が形成された面と反対側の第１基板１０の裏面側（すなわち、第１半導体基板１１の第１絶縁層４６が形成された面と反対側の面）にカラーフィルタ４０、及び受光レンズ５０を設ける。これにより、撮像装置１を形成することができる。
以上にて、本開示の第１の実施形態に係る技術について詳細に説明した。本実施形態に係る技術によれば、フローティングディフュージョンＦＤから画素信号を出力するまでの画素回路２２の配線に生じる寄生容量を低減することができる。したがって、本実施形態に係る技術によれば、画素回路２２における電荷－電圧の変換効率を向上させることが可能である。
＜＜３．第２の実施形態＞＞
次に、図２３～図２５Ｆを参照して、本開示の第２の実施形態に係る技術について説明する。本実施形態に係る技術は、貫通配線５４と、第２半導体基板２１との間に低誘電率領域をより効率的に形成するものである。
第１の実施形態で説明したように、撮像装置１では、フローティングディフュージョンＦＤから読み出した電荷を画素信号に変換する回路の周囲の少なくとも一部の領域に低誘電率領域を設けることで、寄生容量による画素信号への影響を低減することができる。特に、３つの基板を積層することで構成される撮像装置１では、貫通配線５４と、第２半導体基板２１との間の領域に低誘電率領域９０Ａを設けることで、寄生容量によって電荷－電圧の変換効率が低下することを抑制することができる。
第１の実施形態では、貫通配線５４と、第２半導体基板２１との間の所定の領域に低誘電率領域９０Ａを設けるために、分離絶縁層５３に対してフォトリソグラフィ、及びエッチングを行っている。しかしながら、このような形成方法では、低誘電率領域９０Ａの形成のために多くの工程が追加されてしまう。
本実施形態に係る技術は、かかる事情を鑑みて想到されたものである。本実施形態に係る技術は、貫通配線５４と、第２半導体基板２１との間に自己整合的に低誘電率領域９０Ａを形成するものである。これによれば、本実施形態に係る技術は、低誘電率領域９０Ａを形成する際の工程を低減することができるため、より少ない追加コストにて、貫通配線５４と、第２半導体基板２１との間に低誘電率領域９０Ａを形成することができる。
まず、図２３を参照して、本実施形態に係る技術についてより具体的に説明する。図２３は、本実施形態における第１基板１０と第２基板２０との積層体の構成を模式的に示す断面図、及び上面図である。
図２３の上図の断面図に示すように、本実施形態に係る積層体では、第１絶縁層１２４６（第１絶縁層４６に対応）を第１半導体基板１２１１（第１半導体基板１１に対応）に積層した第１基板１０と、第２絶縁層１２５２（第２絶縁層５２に対応）を第２半導体基板１２２１（第２半導体基板２１に対応）に積層した第２基板２０とが貼り合わせられる。なお、第２半導体基板１２２１（第２半導体基板２１に対応）は、第２半導体基板１２２１を貫通して設けられる分離絶縁層１２５３（分離絶縁層５３に対応）によって分断される。
第２基板１２２０の第２半導体基板１２２１には、例えば、電界効果トランジスタＴｒ２が設けられる。電界効果トランジスタＴｒ２は、例えば、第２半導体基板１２２１の上にゲート絶縁膜１２３１を介して設けられたゲート電極１２３０と、ゲート電極１２３０の側面に設けられたサイドウォール絶縁膜１２３２と、ゲート電極１２３０を挟んで両側の第２半導体基板１２２１に設けられたソース領域１２２１Ｓ、及びドレイン領域１２２１Ｄとによって構成される。また、ゲート電極１２３０、ソース領域１２２１Ｓ、及びドレイン領域１２２１Ｄの上部には、それぞれゲートコンタクト１２５９、ソースコンタクト１２５９Ｓ、及びドレインコンタクト１２５９Ｄが設けられる。また、第１基板１２１０の第１半導体基板１２１１には、例えば、電界効果トランジスタＴｒ２と同様の構造の電界効果トランジスタＴｒ１が設けられる。
ここで、第１基板１２１０に設けられた電界効果トランジスタＴｒ１の各端子は、分離絶縁層１２５３を貫通して設けられる貫通配線１２５４によって、第２基板１２２０に設けられた電界効果トランジスタＴｒ２の各端子と図示しない領域で電気的に接続されている。
本実施形態に係る技術では、図２３の下図の上面図に示すように、低誘電率領域１２９０は、分離絶縁層１２５３の外周に沿って、貫通配線１２５４を全周に亘って囲むように第２半導体基板１２２１の側方に設けられる。これによれば、低誘電率領域１２９０は、貫通配線１２５４と第２半導体基板１２２１との間で生じる寄生容量を低減することができる。
低誘電率領域１２９０は、分離絶縁層１２５３を構成する材料よりも誘電率が低い領域である。低誘電率領域１２９０は、内部が真空である空隙、又は内部に空気が封入された空隙として構成されてもよい。または、低誘電率領域１２９０は、低誘電率材料で形成された領域として構成されてもよく、空隙と、該空隙の一部を低誘電率材料によって埋め込んだ領域とによって構成されてもよい。なお、低誘電率材料としては、例えば、炭素添加シリコン（ＳｉＯＣ）、又はポーラスシリカなどのＬｏｗ－ｋ材料として知られる誘電体材料を用いることができる。
後述するが、本実施形態に係る技術では、低誘電率領域１２９０は、分離絶縁層１２５３を形成する際に第２半導体基板１２２１に設けられる貫通孔の内側側面のサイドウォールを用いて形成される。そのため、本実施形態に係る技術によれば、分離絶縁層１２５３の外周に沿って低誘電率領域１２９０を自己整合的に形成することが可能である。
なお、第１の実施形態でも言及したように、第２基板２０が厚み方向に積層された複数の半導体基板を含む場合でも本実施形態に係る技術を適用することは可能である。具体的には、第２基板２０が厚み方向に積層された複数の半導体基板を含む場合、低誘電率領域１２９０は、積層された複数の半導体基板（すなわち、第２半導体基板２１、及び第２半導体基板２１の上に設けられた少なくとも１つ以上の半導体基板）を貫通する分離絶縁層１２５３の外周に沿って自己整合的に形成されてもよい。
（低誘電率領域の第１の形成方法）
次に、図２４Ａ～図２４Ｌを参照して、本実施形態における低誘電率領域１２９０の第１の形成方法について説明する。図２４Ａ～図２４Ｌは、低誘電率領域１２９０の第１の形成方法の各工程を説明する縦断面図である。
まず、図２４Ａに示すように、第２半導体基板１２２１の上にＳｉＮ膜１２６１、及びレジスト層１２８１を成膜した後、エッチングを行うことで、後段にて分離絶縁層１２５３が形成される領域に開口１２７１を形成する。開口１２７１は、後段のエッチングで第２半導体基板１２２１をほぼ貫通することができる程度の深さで設けられることが好ましい。
続いて、図２４Ｂに示すように、レジスト層１２８１を剥離した後、開口１２７１を形成された第２半導体基板１２２１の上に、第２半導体基板１２２１の表面形状に沿ってＳｉＯ2膜１２６２、及びＳｉＮ膜１２６３を堆積する。
次に、図２４Ｃに示すように、ドライエッチングを用いて、ＳｉＯ2膜１２６２、及びＳｉＮ膜１２６３を全面に亘ってエッチバックすることで、開口１２７１の側面にサイドウォール１２６３Ａを形成する。
続いて、図２４Ｄに示すように、第２半導体基板１２２１にて素子分離領域となる領域、及び後段にて分離絶縁層１２５３が形成される領域をエッチングすることによって、開口１２７２、及び開口１２７３をそれぞれ形成する。このとき、開口１２７３は、第２半導体基板１２２１の一部が残るように（すなわち、第２半導体基板１２２１を貫通しないように）設けられてもよく、第２半導体基板１２２１を貫通するように設けられてもよい。
次に、図２４Ｅに示すように、開口１２７２、及び開口１２７３をＳｉＯ2からなる分離絶縁層１２５３で埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）を行うことで、表面を平坦化する。このとき、分離絶縁層１２５３へのＣＭＰは、サイドウォール１２６３Ａの先端が露出するまで行う。これにより、後段の工程にて、露出面からサイドウォール１２６３Ａを除去することが可能となる。
続いて、図２４Ｆに示すように、ＳｉＮを剥離することによって、サイドウォール１２６３Ａ、及びＳｉＮ膜１２６１を除去する。これにより、サイドウォール１２６３Ａが設けられていた領域に低誘電率領域１２９０として機能する空隙が形成される。図２４Ｅにて示す工程にてサイドウォール１２６３Ａの一部は、分離絶縁層１２５３の表面に露出されているため、図２４Ｆにて示す工程にてエッチング等の方法で除去することが可能となる。
次に、図２４Ｇに示すように、ゲート絶縁膜１２３１を堆積した後、ポリシリコン等からなるゲート電極層１２３３を堆積する。ゲート電極層１２３３は、埋め込み性が低い条件でゲート電極層１２３３の堆積を行うことにより、ゲート電極層１２３３が空隙である低誘電率領域１２９０へ進入することを抑制することができる。
その後、図２４Ｈに示すように、ゲート電極層１２３３をエッチングすることで、ゲート電極１２３０を形成する。さらに、ゲート電極１２３０の両側の第２半導体基板１２２１に導電型不純物を導入することで、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成する。
続いて、図２４Ｉに示すように、第２半導体基板１２２１、分離絶縁層１２５３、及びゲート電極１２３０の上に、埋め込み性が低い条件でＳｉＯ2膜１２６５を堆積することで、空隙の上部を閉塞させる。
さらに、図２４Ｊに示すように、ゲート電極１２３０の表面形状に沿ってＳｉＮ膜を堆積した後、エッチバックを行うことで、サイドウォール絶縁膜１２３２を形成する。その後、サイドウォール絶縁膜１２３２のさらに外側の第２半導体基板１２２１に導電型不純物を導入することで、ソース領域１２２１Ｓ、及びドレイン領域１２２１Ｄを形成する。
次に、図２４Ｋに示すように、図２４Ｊまでの工程にて形成された第２基板２０に、電界効果トランジスタＴｒ１が設けられた第１基板１０を貼り合わせる。具体的には、第２基板２０の裏面側の第２半導体基板１２２１を除去することで、分離絶縁層１２５３が第２半導体基板１２２１を完全に分断し、その後、第２基板２０の裏面側に第１基板１０を貼り合わせる。
続いて、図２４Ｌに示すように、第２半導体基板１２２１の上に第２絶縁層１２５２を堆積する。その後、分離絶縁層１２５３が形成された領域にて、第２絶縁層１２５２から第１基板１０の電界効果トランジスタＴｒ１の各種端子まで達するコンタクトを形成することで、図２３で示した第１基板１０と第２基板２０との積層体を形成することができる。
（低誘電率領域の第２の形成方法）
次に、図２５Ａ～図２５Ｆを参照して、本実施形態における低誘電率領域１２９０の第２の形成方法について説明する。図２５Ａ～図２５Ｆは、低誘電率領域１２９０の第２の形成方法の各工程を説明する縦断面図である。
まず、図２４Ａ～図２４Ｄに示した工程と同様の工程を経ることで、第２半導体基板１２２１に開口１２７２、及び開口１２７３を形成する。
次に、図２５Ａに示すように、開口１２７２、及び開口１２７３をＳｉＯ2からなる分離絶縁層１２５３で埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）を行うことで、表面を平坦化する。このとき、分離絶縁層１２５３へのＣＭＰは、サイドウォール１２６３Ａの先端が露出しない程度に行われ、サイドウォール１２６３Ａの除去は、ゲート電極１２３０等の形成後に行われる。これによれば、ゲート電極１２３０を形成する際に、サイドウォール１２６３Ａを除去することで形成された空隙が再度埋め込まれてしまうことを防止することができる。
続いて、図２５Ｂに示すように、ＳｉＮを剥離することによって、ＳｉＮ膜１２６１を除去する。一方、サイドウォール１２６３Ａは、残存する。その後、再度、分離絶縁層１２５３のエッチングを行うことで、分離絶縁層１２５３の表面にサイドウォール１２６３Ａの先端を露出させる。
次に、図２５Ｃに示すように、ゲート絶縁膜１２３１を堆積した後、ポリシリコン等からなるゲート電極層の堆積、及びパターニングを行うことで、ゲート電極１２３０を形成する。さらに、ゲート電極１２３０の上面には、ＳｉＯ2膜１２３０Ａを形成する。
その後、図２５Ｄに示すように、ゲート電極１２３０の両側の第２半導体基板１２２１に導電型不純物を導入することで、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成する。次に、ゲート電極１２３０の表面形状に沿ってＳｉＯ2膜を堆積した後、エッチバックを行うことで、サイドウォール絶縁膜１２３２Ａを形成する。続いて、サイドウォール絶縁膜１２３２Ａのさらに外側の第２半導体基板１２２１に導電型不純物を導入することで、ソース領域１２２１Ｓ、及びドレイン領域１２２Ｄを形成する。
そして、図２５Ｅに示すように、ＳｉＮを剥離することによって、サイドウォール１２６３Ａを除去する。これにより、サイドウォール１２６３Ａが設けられていた領域に、低誘電率領域１２９０として機能する空隙が形成される。
続いて、図２５Ｆに示すように、分離絶縁層１２５３の上に、埋め込み性が低い条件でＳｉＯ2膜１２６５を堆積することで、空隙の上部を閉塞させる。次に、ゲート電極１２３０の表面形状に沿ってＳｉＮ膜を堆積する。その後、図２４Ｋ～図２４Ｌにて示した工程と同様の工程を経ることで、図２３で示した第１基板１０と第２基板２０との積層体と同様の積層体を形成することができる。
以上にて、本開示の第２の実施形態に係る技術について詳細に説明した。本実施形態に係る技術によれば、リソグラフィ等を用いずとも自己整合的に貫通配線１２５４と第２半導体基板１２２１との間に空隙からなる低誘電率領域１２９０を形成することが可能である。したがって、本実施形態に係る技術によれば、貫通配線１２５４と第２半導体基板１２２１との間に、より低コストで低誘電率領域１２９０を形成することが可能である。
なお、空隙からなる低誘電率領域１２９０の内部には、除去しきれなかったサイドウォール１２６３Ａが残存してもよい。このような場合でも、低誘電率領域１２９０は、貫通配線１２５４と第２半導体基板１２２１との間に生じる寄生容量の大きさを低減することができる。
＜＜４．第３の実施形態＞＞
続いて、図２６～４２Ｅを参照して、本開示の第３の実施形態に係る技術について説明する。本実施形態に係る技術は、第２半導体基板２１の近傍に低誘電率領域を設けることで、第１基板１０と第２基板２０とを貼り合わせた三次元構造により生じる寄生容量を低減するものである。
３つの基板を積層することで構成される撮像装置１では、第１半導体基板１１と、第２半導体基板２１とが第１絶縁層４６を介して積層されている。寄生容量は、２つの導体にて絶縁体を挟み込むことで生じるため、積層された第２半導体基板２１には、三次元の様々な方向に存在する導体との間で寄生容量を生じさせる可能性がある。
例えば、第２半導体基板２１が生じさせる寄生容量の一例を図２６に示す。図２６は、第１基板１０と第２基板２０とを積層した積層体にて生じる寄生容量の一例を示す模式的な断面図である。
図２６に示すように、例えば、本実施形態に係る積層体では、第１絶縁層１３４２（第１絶縁層４６に対応）を第１半導体基板１３１１（第１半導体基板１１に対応）に積層した第１基板１０と、第２絶縁層１３５２（第２絶縁層５２に対応）を第２半導体基板１３２１（第２半導体基板２１に対応）に積層した第２基板２０とが貼り合わせられている。また、第２半導体基板１３２１（第２半導体基板２１に対応）は、第２半導体基板１３２１を貫通して設けられる分離絶縁層１３５３（分離絶縁層５３に対応）によって分断される。第１基板１０には、転送トランジスタのゲートである転送ゲートＴＧが設けられ、第２基板２０には、ゲート電極１３２２を含む電界効果トランジスタＴｒ２が設けられる。さらに、第１基板１０に設けられた転送トランジスタ等の各端子は、分離絶縁層１３５３を貫通して設けられる貫通配線１３６０によって、第２基板１３２０に設けられた電界効果トランジスタＴｒ２のゲートコンタクト１３５９と図示しない領域で電気的に接続されている。
ここで、第２半導体基板１３２１は、側方では、例えば、貫通配線１３６０との間で寄生容量を発生させてしまう。また、第２半導体基板１３２１は、下方では、例えば、転送トランジスタの転送ゲートＴＧとの間で寄生容量を発生させてしまう。特に、第２半導体基板１３２１がより薄肉化され、かつ第１絶縁層１３４２の厚さが薄くなった場合、第２半導体基板１３２１と、転送ゲートＴＧとの距離が近づいてしまう。このような場合、電界効果トランジスタＴｒ２と、転送ゲートＴＧとの間で生じる寄生容量、及びバックバイアスは、電界効果トランジスタＴｒ２の特性に大きな影響を与えてしまう。
本実施形態に係る技術は、かかる事情を鑑みて想到されたものである。本実施形態に係る技術は、上記の寄生容量の大きさを低減するために、第２半導体基板１３２１の側方又は下方に低誘電率領域を設けるものである。
図２７及び図２８を参照して、本実施形態に係る技術についてより具体的に説明する。図２７は、本実施形態の第１の様態において、低誘電率領域が設けられる領域を示す縦断面図である。図２８は、本実施形態の第２の様態において、低誘電率領域が設けられる領域を示す縦断面図である。
図２７に示すように、本実施形態に係る撮像装置１では、第１の様態として、第２半導体基板１３２１（第２半導体基板２１に対応）の側方に低誘電率領域１３９１が設けられる。具体的には、低誘電率領域１３９１は、面内方向において、第２半導体基板１３２１と、分離絶縁層１３５３に設けられる貫通配線１３６０との間の領域に少なくとも設けられる。これによれば、低誘電率領域１３９１は、第２半導体基板１３２１と、貫通配線１３６０との間に生じる寄生容量の大きさを低減することができる。
低誘電率領域１３９１とは、分離絶縁層１３５３を構成する材料よりも誘電率が低い領域である。例えば、低誘電率領域１３９１は、内部が真空となる空隙領域、又は内部に空気が封入された空隙領域として構成されてもよい。また、低誘電率領域１３９１は、分離絶縁層１３５３を構成する材料よりも比誘電率が低い材料で形成された領域であってもよい。さらに、低誘電率領域１３９１は、空隙領域と、該空隙領域の一部を低誘電率材料にて埋め込んだ領域とによって構成されてもよい。なお、低誘電率材料としては、例えば、炭素添加シリコン（ＳｉＯＣ）、又はポーラスシリカなどのＬｏｗ－ｋ材料として知られる誘電体材料を用いることができる。
また、図２８に示すように、本実施形態に係る撮像装置１では、第２の様態として、第２半導体基板（第２半導体基板２１に対応）の下方に低誘電率領域１３９２が設けられる。具体的には、低誘電率領域１３９２は、積層方向において、第２半導体基板１３２１と、転送トランジスタの転送ゲートＴＧとの間の領域に設けられる。例えば、低誘電率領域１３９２は、積層方向に第２半導体基板１３２１を平面視した際に、第２半導体基板１３２１と転送ゲートＴＧとが重なり合う領域に少なくとも設けられる。これによれば、低誘電率領域１３９２は、第２半導体基板１３２１と、転送ゲートＴＧとの間に生じる寄生容量の大きさを低減することができる。
低誘電率領域１３９２とは、第１絶縁層１３４２を構成する材料よりも誘電率が低い領域である。例えば、低誘電率領域１３９２は、内部が真空となる空隙領域、又は内部に空気が封入された空隙領域として構成されてもよい。また、低誘電率領域１３９２は、第１絶縁層１３４２を構成する材料よりも比誘電率が低い材料で形成された領域であってもよい。さらに、低誘電率領域１３９２は、空隙領域と、該空隙領域の一部を低誘電率材料にて埋め込んだ領域とによって構成されてもよい。なお、低誘電率材料としては、例えば、炭素添加シリコン（ＳｉＯＣ）、又はポーラスシリカなどのＬｏｗ－ｋ材料として知られる誘電体材料を用いることができる。
なお、第２基板２０が厚み方向に積層された複数の半導体基板を含む場合、積層された複数の半導体基板（すなわち、第２半導体基板２１、及び第２半導体基板２１の上に設けられた少なくとも１つ以上の半導体基板）の側方には、低誘電率領域１３９１が設けられてもよい（第１の様態）。また、積層された複数の半導体基板（すなわち、第２半導体基板２１、及び第２半導体基板２１の上に設けられた少なくとも１つ以上の半導体基板）の下方には、低誘電率領域１３９２が設けられてもよい（第２の様態）。これによれば、本実施形態に係る撮像装置１は、第２基板２０に含まれる半導体基板と、配線又は電極との間に生じる寄生容量をより効率的に減少させることが可能である。
（第１の様態）
以下では、図２９Ａ～図３６Ｃを参照して、本実施形態に係る技術の第１の様態についてより詳細に説明を行う。
図２９Ａ～図２９Ｃは、第１の様態において、低誘電率領域１３９１の第１の形成方法を説明する平面図、及び縦断面図である。
図２９Ａに示すように、第１絶縁層１３４２は、エッチングレートが異なる複数の絶縁材料からなる膜を積層することで構成される。具体的には、第１絶縁層１３４２は、互いにエッチングレートが異なるＳｉＯ2膜と、ＳｉＮ膜とを交互に積層することで構成される。
第１絶縁層１３４２の上には、第２半導体基板１３２１、及び分離絶縁層１３５３が設けられる。第２半導体基板１３２１の上には、図示しないゲート絶縁膜を介してゲート電極１３２２が設けられることで、電界効果トランジスタＴｒ２が配置される。電界効果トランジスタＴｒ２のゲート電極１３２２には、ゲートコンタクト１３５９が電気的に接続され、第２半導体基板１３２１のソース又はドレイン領域には、ソース又はドレインコンタクト１３５８が電気的に接続される。なお、第２半導体基板１３２１、及びゲート電極１３２２の表面には、ストレスライナー膜、又はエッチングストッパ膜として機能するＳｉＮ膜１３６５が成膜されていてもよい。
分離絶縁層１３５３には、分離絶縁層１３５３、及び第１絶縁層１３４２を貫通する貫通配線１３６０が設けられる。貫通配線１３６０は、図示しない領域にて第１基板１０の各種配線と、第２基板２０の各種配線とを電気的に接続している。
低誘電率領域１３９１の第１の形成方法では、まず、ハードマスクを用いたリソグラフィ、第２絶縁層１３５２のドライエッチング、ＳｉＮ膜１３６５の除去、及び分離絶縁層１３５３のドライエッチングを順次行うことで、第２半導体基板１３２１と、貫通配線１３６０との間の領域に開口１３９３が形成される。このとき、第１絶縁層１３４２には、ＳｉＯ2膜とはエッチングレートが異なるＳｉＮ膜が含まれているため、第１絶縁層１３４２の積層方向へのエッチングは、ＳｉＮ膜にて止められる。
次に、図２９Ｂに示すように、開口１３９３の内側の側面、及び底面にＳｉＮからなるライナー膜１３６６を成膜する。ライナー膜１３６６は、開口１３９３の内側の側面、及び底面の強度を高めることができるため、開口１３９３が内部応力等によって潰れたり、変形したりすることを防止する膜である。
続いて、図２９Ｃに示すように、埋め込み性が低い条件のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いることによって低誘電率層１３５４をライナー膜１３６６の上に堆積させることで、開口１３９３の底部が埋め込まれる前に開口１３９３の上部を閉塞する。これにより、開口１３９３を形成した領域に空隙からなる低誘電率領域１３９１を形成することができる。なお、低誘電率層１３５４を形成する材料としては、Ｌｏｗ－ｋ材料として公知の材料を適宜使用することができる。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）を用いて低誘電率層１３５４を平坦化することで、低誘電率層１３５４の上にさらに配線層等を形成することができる。
図３０は、図２９Ａで示した開口１３９３の形成のバリエーションを示した平面図、及び縦断面図である。図３０に示すように、第１絶縁層１３４２は、ＳｉＮ膜を含まないＳｉＯ2膜の単層膜として設けられてもよい。このような場合、エッチングストッパとなるＳｉＮ膜が存在しないため、分離絶縁層１３５３、及び第１絶縁層１３４２の積層方法のエッチングの終端は、エッチング時間で制御されることになる。
したがって、第１絶縁層１３４２の積層方向のエッチングの終端を厳密に制御する要請がない場合には、第１絶縁層１３４２中のＳｉＮ膜の形成を省略することで、第１絶縁層１３４２を形成する工程をより簡略化することができる。
図３１Ａ～図３１Ｆは、第１の様態における低誘電率領域１３９１の形状のバリエーションを示す平面図、及び縦断面図である。
図３１Ａに示すように、低誘電率領域１３９１は、空隙として設けられる。低誘電率領域１３９１は、第２半導体基板１３２１と、貫通配線１３６０との間の少なくとも一部領域に設けられる。第２半導体基板１３２１の面内における貫通配線１３６０、及び第２半導体基板１３２１の配列方向と直交する方向の低誘電率領域１３９１の長さは、貫通配線１３６０、及び第２半導体基板１３２１の双方よりも長いことが好ましい。また、積層方向の低誘電率領域１３９１の長さは、第２半導体基板１３２１の厚みよりも長いことが好ましい。すなわち、貫通配線１３６０、及び第２半導体基板１３２１の配列方向と垂直な面で低誘電率領域１３９１を切断した断面は、貫通配線１３６０と対向する第２半導体基板１３２１の面を包含する大きさを有することが好ましい。これによれば、低誘電率領域１３９１は、第２半導体基板１３２１と、貫通配線１３６０との間の寄生容量の大きさをより低減することができる。
図３１Ｂに示すように、低誘電率領域１３９１は、空隙として設けられ、スリット形状の平面形状にて設けられてもよい。このような場合、分離絶縁層１３５３に形成した開口の上部をより閉塞しやすくなるため、低誘電率領域１３９１をより容易に形成することができる。
図３１Ｃに示すように、低誘電率領域１３９１は、空隙として設けられ、貫通配線１３６０に近接して設けられてもよい。低誘電率領域１３９１は、第２半導体基板１３２１と、貫通配線１３６０との間の空間であれば、第２半導体基板１３２１側、又は貫通配線１３６０側のいずれに設けられていても同様の効果を奏することが可能である。
図３１Ｄに示すように、低誘電率領域１３９１は、空隙として設けられ、略正方形形状にて設けられてもよい。低誘電率領域１３９１の大きさが大きいほど第２半導体基板１３２１、及び貫通配線１３６０の間に生じる寄生容量を低減することができる。しかしながら、低誘電率領域１３９１の大きさが過度に大きい場合、低誘電率領域１３９１は、第１基板１０、及び第２基板の全体の強度を低下させてしまう。そのため、第１基板１０、及び第２基板の全体の強度を優先させる場合、低誘電率領域１３９１は、過度に大きすぎない形状にて設けられることになる。
図３１Ｅに示すように、低誘電率領域１３９１は、空隙として設けられ、貫通配線１３６０の周囲の領域に設けられてもよい。このような場合でも、第２半導体基板１３２１と、貫通配線１３６０との間に低誘電率領域１３９１が設けられるため、低誘電率領域１３９１は、第２半導体基板１３２１と、貫通配線１３６０との間の寄生容量の大きさを低減することができる。
図３１Ｆに示すように、貫通配線１３６０が複数設けられる場合、低誘電率領域１３９１は、第２半導体基板１３２１、及び貫通配線１３６０の間の領域に加えて、貫通配線１３６０同士の間の領域に設けられてもよい。このような場合、低誘電率領域１３９１は、複数の貫通配線１３６０の間に生じる寄生容量の大きさも低減することができる。
続いて、図３２Ａ～図３２Ｃは、第１の様態において、低誘電率領域１３９１の第２の形成方法を説明する平面図、及び縦断面図である。
図３２Ａに示すように、第２の形成方法では、分離絶縁層１３５３のエッチングにウェットエッチングを用いる点が第１の形成方法と異なる。
図３２Ａに示すように、具体的には、まず、ハードマスクを用いたリソグラフィ、及び第２絶縁層１３５２の除去を行った後、ＳｉＮ膜１３６５に開口１３９３を設ける。
次に、図３２Ｂに示すように、ＳｉＮ膜１３６５に形成した開口１３９３を介して、ウェットエッチング液（例えば、フッ化水素水溶液）を分離絶縁層１３５３に作用させる。これにより、分離絶縁層１３５３をウェットエッチングし、第２半導体基板１３２１と、貫通配線１３６０との間の領域に空隙を形成することができる。
ウェットエッチングでは、ドライエッチングと比較して、エッチング領域が等方的に広がるため、空隙の形状は、第２半導体基板１３２１の面内方向、及び積層方向にて円形又は球形形状となる。そのため、ＳｉＮ膜１３６５に設ける開口１３９３の大きさが小さい場合でも、大きな空隙を分離絶縁層１３５３に形成することができる。
第１絶縁層１３４２へのウェットエッチングの深さは、第１絶縁層１３４２中のＳｉＯ2膜とはエッチングレートが異なるＳｉＮ膜の形成位置にて制御することができる。一方、分離絶縁層１３５３の面内方向のウェットエッチングの広がりは、エッチング時間で制御することができる。
続いて、図３２Ｃに示すように、埋め込み性が低い条件のＣＶＤ等を用いることによって、ＳｉＮ膜１３６５の上から低誘電率層１３５４を堆積させることで、開口１３９３を閉塞する。これにより、分離絶縁層１３５３に形成された空隙が低誘電率領域１３９１となる。なお、低誘電率層１３５４を形成する材料としては、Ｌｏｗ－ｋ材料として公知の材料を適宜使用することができる。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）を用いて低誘電率層１３５４を平坦化することで、低誘電率層１３５４の上にさらに配線層等を形成することができる。
第２の形成方法では、空隙を形成するために設けられる開口の開口面が小さいため、低誘電率層１３５４を形成する際にＬｏｗ－ｋ材料等が空隙内に入り込むことを抑制することができる。また、第２の形成方法では、より容易に空隙の上部を閉塞させることができるようになる。
図３３Ａ～図３３Ｃは、図３２Ａ～図３２Ｃで示した開口１３９３の形成のバリエーションを示した平面図、及び縦断面図である。
上述したようにウェットエッチングでは、エッチング領域は、等方的に広がってしまう。そのため、図３３Ａ～図３３Ｃに示すように、ウェットエッチングが行われる範囲を厳密に制御する場合には、低誘電率領域１３９１を形成する領域をＳｉＮ膜１３６７にてあらかじめ画定することになる。
具体的には、ハードマスクを用いたリソグラフィ、及びＳｉＮ膜１３６７の成膜を順次行うことで、底面、及び側面がＳｉＮ膜１３６７で覆われた領域を分離絶縁層１３５３に形成する。その後、図３３Ａに示すように、リソグラフィによってＳｉＮ膜１３６５に開口１３９３を設ける。
次に、図３３Ｂに示すように、ＳｉＮ膜１３６５に形成した開口１３９３を介して、ウェットエッチング液（例えば、フッ化水素水溶液）を分離絶縁層１３５３に作用させる。これにより、分離絶縁層１３５３をウェットエッチングし、第２半導体基板１３２１と、貫通配線１３６０との間の領域に空隙を形成することができる。このとき、ウェットエッチング液が分離絶縁層１３５３に作用する領域は、ＳｉＮ膜１３６７によって画定されているため、オーバーエッチングによって意図しない領域にウェットエッチング液が作用することを防止することができる。
続いて、図３３Ｃに示すように、埋め込み性が低い条件のＣＶＤ等を用いることによって、ＳｉＮ膜１３６５の上から低誘電率層１３５４を堆積させることで、開口１３９３を閉塞する。これにより、分離絶縁層１３５３に形成された空隙が低誘電率領域１３９１となる。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）を用いて低誘電率層１３５４を平坦化することで、低誘電率層１３５４の上にさらに配線層等を形成することができる。
図３４Ａ～図３４Ｃは、第１の様態における低誘電率領域１３９１の形状のバリエーションを示す平面図、及び縦断面図である。
図３４Ａに示すように、低誘電率領域１３９１は、空隙として設けられる。低誘電率領域１３９１は、第２半導体基板１３２１と、貫通配線１３６０との間の少なくとも一部領域に設けられる。第２半導体基板１３２１の面内における貫通配線１３６０、及び第２半導体基板１３２１の配列方向と直交する方向の低誘電率領域１３９１の長さは、貫通配線１３６０、及び第２半導体基板１３２１の双方よりも長いことが好ましい。また、積層方向の低誘電率領域１３９１の形成深さは、第２半導体基板１３２１の厚みよりも長いことが好ましい。
図３４Ｂに示すように、低誘電率領域１３９１は、空隙として設けられ、貫通配線１３６０に近接して設けられてもよい。低誘電率領域１３９１は、第２半導体基板１３２１と、貫通配線１３６０との間の空間であれば、第２半導体基板１３２１側、又は貫通配線１３６０側のいずれに設けられていても同様の効果を奏することが可能である。
図３４Ｃに示すように、低誘電率領域１３９１は、空隙として設けられ、貫通配線１３６０、及び第２半導体基板１３２１の双方に近接して設けられてもよい。このような場合、低誘電率領域１３９１は、貫通配線１３６０、及び第２半導体基板１３２１の間の領域全体に亘って設けられることになる。
図３４Ａ～図３４Ｃに示すように、低誘電率領域１３９１の位置は、分離絶縁層１３５３をウェットエッチングする際の開口１３９３の位置で制御することができる。また、低誘電率領域１３９１の大きさ、及び深さは、ウェットエッチングのプロセス時間で制御することができる。なお、ＳｉＮ膜等のウェットエッチングされにくい構成を必要に応じて配置することでも、低誘電率領域１３９１が形成される領域の大きさ、及び深さを制御することが可能である。
図３５Ａ～図３５Ｄは、第１の様態において、低誘電率領域１３９１の第３の形成方法を説明する縦断面図である。
図３５Ａに示すように、まず、第１絶縁層１３４２の上に全面に亘って形成された第２半導体基板１３２１、ＳｉＮ膜１３７１、及びＳｉＯ2膜１３７２の一部領域をエッチングにて除去し、開口１３９３を形成する。開口１３９３が形成される領域は、分離絶縁層１３５３が形成される領域である。
次に、図３５Ｂに示すように、開口１３９３の形状に沿って、有機樹脂１３９４の付着性を向上させるためにＳｉＯ2膜１３７３を成膜する。その後、低誘電率領域１３９１を形成する開口１３９３の領域に有機樹脂１３９４を埋め込み、分離絶縁層１３５３を形成する開口１３９３の領域にＳｉＯ2膜（図示せず）を埋め込む。すなわち、開口１３９３が形成された領域の内、貫通配線１３６０、及び第２半導体基板１３２１の間の一部領域には、後段の工程で除去され、空隙となる有機樹脂１３９４が埋め込まれる。有機樹脂１３９４は、有機Ｌｏｗ－ｋ材料を用いることができ、例えば、ＳｉＬＫ（登録商標、ダウ・コーニング社）に代表されるポリアリルエーテル（ＰＡＥ）樹脂を用いることができる。
続いて、図３５Ｃに示すように、第２半導体基板１３２１の上には、図示しないゲート絶縁膜を介してゲート電極１３２２を設けることで、電界効果トランジスタＴｒ２を形成する。また、電界効果トランジスタＴｒ２のゲート電極１３２２、及び第２半導体基板１３２１のソース又はドレイン領域には、それぞれゲートコンタクト１３５９、及びソース又はドレインコンタクト１３５８を電気的に接続する。第２半導体基板１３２１、及びゲート電極１３２２の表面には、ストレスライナー膜、又はエッチングストッパ膜として機能するＳｉＮ膜１３６５を形成する。
さらに、分離絶縁層１３５３には、図示しない領域にて第１基板１０の各種配線と、第２基板２０の各種配線とを電気的に接続する貫通配線１３６０を形成する。例えば、貫通配線１３６０は、分離絶縁層１３５３、及び第１絶縁層１３４２を貫通するように設けられてもよい。
次に、図３５Ｄに示すように、有機樹脂１３９４に達するスルーホールを介して、分離絶縁層１３５３に埋め込まれた有機樹脂１３９４を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）を用いて除去する。これにより、有機樹脂１３９４が埋め込まれた領域に低誘電率領域１３９１となる空隙を形成することができる。第３の形成方法によれば、有機樹脂１３９４を埋め込んだ領域に、選択的に低誘電率領域１３９１となる空隙を形成することができる。
図３６Ａ～図３６Ｃは、第１の様態において、低誘電率領域１３９１の第３の形成方法のバリエーションを説明する縦断面図である。
まず、図３５Ａにて示したように、第１絶縁層１３４２の上に全面に亘って形成された第２半導体基板１３２１、ＳｉＮ膜１３７１、及びＳｉＯ2膜１３７２の一部領域をエッチングにて除去し、開口１３９３を形成する。次に、図３６Ａに示すように、一旦、開口１３９３を分離絶縁層１３５３にて埋め込んだ後、リソグラフィ及びエッチングによって、低誘電率領域１３９１を形成する領域の分離絶縁層１３５３を選択的に除去し、有機樹脂１３９４を埋め込む。
続いて、図３６Ｃに示すように、図３５Ｃにて示した工程と同様に、第２半導体基板１３２１の上には、電界効果トランジスタＴｒ２を形成し、電界効果トランジスタＴｒ２の各端子にそれぞれゲートコンタクト１３５９、及びソース又はドレインコンタクト１３５８を電気的に接続する。さらに、分離絶縁層１３５３には、図示しない領域にて第１基板１０の各種配線と、第２基板２０の各種配線とを電気的に接続する貫通配線１３６０を、分離絶縁層１３５３、及び第１絶縁層１３４２を貫通するように形成する。
続いて、図３６Ｄに示すように、図３５Ｄにて示した工程と同様に、有機樹脂１３９４に達するスルーホールを介して、分離絶縁層１３５３に埋め込まれた有機樹脂１３９４を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）を用いて除去する。これにより、有機樹脂１３９４が埋め込まれた領域に低誘電率領域１３９１となる空隙を形成することができる。
図３６Ａ～図３６Ｄにて説明した第３の形成方法のバリエーションは、有機樹脂１３９４が埋め込まれる領域をより厳密に制御することができる。したがって、有機樹脂１３９４の存在によって貫通配線１３６０の形成の難度が高まることを防止することができる。
図３７Ａ～図３７Ｃは、第１の様態において、低誘電率領域１３９１の第４の形成方法を説明する縦断面図である。
図３７Ａ～図３７Ｃに示すように、低誘電率領域１３９１の第４の形成方法では、第１基板１０と、第２基板２０とを電気的に接続する貫通配線１３６０の周囲のＳｉＮ膜１３６５で囲まれた領域に低誘電率領域１３９１が形成される。
具体的には、第１基板１０は、第１絶縁層１３４２を第１半導体基板１３１１に積層することで構成され、第２基板２０は、第２絶縁層１３５２を第２半導体基板１３２１に積層することで構成される。第１基板１０には、フォトダイオード（図示せず）が設けられ、第２基板２０には、フォトダイオードで光電変換された信号電荷を信号処理する電界効果トランジスタＴｒ２（画素トランジスタとも称される）が設けられる。第１基板１０に設けられた各配線又は各端子は、第２半導体基板１３２１を貫通して設けられた分離絶縁層１３５３を通過する貫通配線１３６０によって、例えば、ゲートコンタクト１３５９を介してゲート電極１３５９と電気的に接続される。第２半導体基板１３２１の側方に設けられた貫通配線１３６０の周囲の領域は、ＳｉＮ膜１３６５にて囲まれており、低誘電率領域１３９１は、ＳｉＮ膜１３６５にて囲まれた領域に設けられる。
このような低誘電率領域１３９１の形成方法について、図３７Ａ～図３７Ｃを参照して説明する。
例えば、図３７Ａに示すように、第２基板２０の分離絶縁層１３５３の一部又は全部の領域を囲むようにＳｉＮ膜１３６５が形成される。その後、ＳｉＮ膜１３６５にて囲まれた領域を貫通するように貫通配線１３６０が形成される。これにより、第２半導体基板１３２１の側方において、貫通配線１３６０の周囲の領域を囲むＳｉＮ膜１３６５が設けられる。なお、ＳｉＮ膜１３６５は、例えば、電界効果トラジスタＴｒ２のゲート電極１３２２のサイドウォール絶縁膜１３２２Ｓと連続して設けられてもよい。
次に、図３７Ｂに示すように、リソグラフィ及び反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）によって、第２絶縁層１３５２と、上側のＳｉＮ膜１３６５とを貫通し、ＳｉＮ膜１３６５にて囲まれた領域の内部に達する開口１３９３が形成される。その後、開口１３９３の第２絶縁層１３５２を露出させる内側面に沿ってＳｉＮ膜１３６６が形成される。
続いて、図３７Ｃに示すように、開口１３９３を介して、ＳｉＮ膜１３６５で囲まれた領域にエッチング液が流し込まれることでウェットエッチングが行われ、ＳｉＮ膜１３６５で囲まれた領域の内部の分離絶縁層１３５３が除去される。これにより、貫通配線１３６０の周囲に空隙である低誘電率領域１３９１が形成される。なお、低誘電率領域１３９１は、空隙のままであってもよく、炭素添加シリコン（ＳｉＯＣ）又はポーラスシリカなどのＬｏｗ－ｋ材料にて埋め込まれてもよい。
低誘電率領域１３９１の第４の形成方法によれば、低誘電率領域１３９１が形成される領域をＳｉＮ膜１３６５で囲まれた領域に限定することができるため、低誘電率領域１３９１の形状又は大きさのばらつきを抑制することができる。
また、第４の形成方法では、分離絶縁層１３５３にＳｉＮ膜１３６５で囲まれた領域をあらかじめ形成しておくことで、低誘電率領域１３９１を形成する際の追加の工程をリソグラフィ、ＲＩＥエッチング、及びウェットエッチングのみとすることができる。よって、第４の形成方法は、より低コストにて低誘電率領域１３９１を形成することができる。
（第２の様態）
以下では、図３８Ａ～図４２Ｅを参照して、本実施形態に係る技術の第２の様態についてより詳細に説明を行う。
図３８Ａ～図３８Ｄは、第２の様態において、低誘電率領域１３９２の第１の形成方法を説明する縦断面図である。
図３８Ａに示すように、まず、第１基板１０の第１絶縁層１３４２の一部を開口させ、開口の形状に沿ってＳｉＮ膜１３４３を堆積する。
次に、図３８Ｂに示すように、開口を形成した第１絶縁層１３４２の上に、支持基板１３８０に保持された第２半導体基板１３２１、及び絶縁層１３４４を貼り合わせる。第１絶縁層１３４２に形成された開口に対向する絶縁層１３４４の面は平坦であるため、第１絶縁層１３４２に形成された開口と、絶縁層１３４４との間に空隙からなる低誘電率領域１３９２が形成される。
その後、図３８Ｃに示すように、支持基板１３８０を剥離した後、第２半導体基板１３２１の上にＳｉＮ膜１３７１、及びＳｉＯ2膜１３７２を形成する。続いて、第２半導体基板１３２１、ＳｉＮ膜１３７１、及びＳｉＯ2膜１３７２の一部領域をエッチングにて除去する。
次に、図３８Ｄに示すように、エッチングで除去した領域を分離絶縁層１３５３にて埋め込み、電界効果トランジスタＴｒ２、及び貫通配線１３６０を形成する。具体的には、第２半導体基板１３２１の上に、図示しないゲート絶縁膜を介してゲート電極１３２２を設けることで、電界効果トランジスタＴｒ２を形成する。また、電界効果トランジスタＴｒ２のゲート電極１３２２、及び第２半導体基板１３２１のソース又はドレイン領域には、それぞれゲートコンタクト１３５９、及びソース又はドレインコンタクト１３５８を電気的に接続する。第２半導体基板１３２１、及びゲート電極１３２２の表面には、ストレスライナー膜、又はエッチングストッパ膜として機能するＳｉＮ膜１３６５を形成する。
さらに、分離絶縁層１３５３には、図示しない領域にて第１基板１０の各種配線と、第２基板２０の各種配線とを電気的に接続する貫通配線１３６０を形成する。例えば、貫通配線１３６０は、分離絶縁層１３５３、及び第１絶縁層１３４２を貫通するように設けられてもよい。
これによれば、比較的少ない追加工程によって、第２半導体基板１３２１の下方に、空隙からなる低誘電率領域１３９２を形成することができる。低誘電率領域１３９２は、例えば、矩形形状であり、第２半導体基板１３２１の平面領域の内側の領域に形成することができる。
図３９Ａ～図３９Ｄは、第２の様態における低誘電率領域１３９２の形状のバリエーションを示す平面図である。
図３９Ａに示すように、空隙として設けられた低誘電率領域１３９２は、第２半導体基板１３２１の平面領域の外側まで延伸して設けられてもよい。また、図３９Ｂに示すように、空隙として設けられた低誘電率領域１３９２は、互いに平行に配置された複数の矩形形状にて設けられてもよい。また、図３９Ｃに示すように、空隙として設けられた低誘電率領域１３９２は、第２半導体基板１３２１の平面領域よりも大きな領域に設けられてもよい。さらに、図３９Ｄに示すように、空隙として設けられた低誘電率領域１３９２は、互いに平行に配置された複数の矩形形状にて、第２半導体基板１３２１の平面領域の外側まで延伸して設けられてもよい。
第１の形成方法では、低誘電率領域１３９２と、第２半導体基板１３２１との間には、絶縁層１３４４が設けられている。そのため、低誘電率領域１３９２と、第２半導体基板１３２１とは、互いに独立した平面形状を採ることが可能である。
次に、図４０Ａ～図４０Ｄは、第２の様態において、低誘電率領域１３９２の第２の形成方法を説明する縦断面図である。
図４０Ａ及び図４０Ｂに示すように、第１絶縁層１３４２の上にＳｉＮ膜１３４３を形成した第１基板１０の上に、支持基板１３８０に保持された第２半導体基板１３２１、及び絶縁層１３４４を貼り合わせる。ここで、第２半導体基板１３２１の上に設けられた絶縁層１３４４の一部は開口しており、第２半導体基板１３２１の裏面と、絶縁層１３４４に形成された開口と、第１絶縁層１３４２の上のＳｉＮ膜１３４３との間に空隙からなる低誘電率領域１３９２が形成される。
その後、図４０Ｃに示すように、支持基板１３８０を剥離した後、第２半導体基板１３２１の上にＳｉＮ膜１３７１、及びＳｉＯ2膜１３７２を形成する。続いて、第２半導体基板１３２１、ＳｉＮ膜１３７１、及びＳｉＯ2膜１３７２の一部領域をエッチングにて除去する。
次に、図４０Ｄに示すように、エッチングで除去した領域を分離絶縁層１３５３にて埋め込み、電界効果トランジスタＴｒ２、及び貫通配線１３６０を形成する。具体的には、第２半導体基板１３２１の上に、図示しないゲート絶縁膜を介してゲート電極１３２２を設けることで、電界効果トランジスタＴｒ２を形成する。また、電界効果トランジスタＴｒ２のゲート電極１３２２、及び第２半導体基板１３２１のソース又はドレイン領域には、それぞれゲートコンタクト１３５９、及びソース又はドレインコンタクト１３５８を電気的に接続する。第２半導体基板１３２１、及びゲート電極１３２２の表面には、ストレスライナー膜、又はエッチングストッパ膜として機能するＳｉＮ膜１３６５を形成する。
さらに、分離絶縁層１３５３には、図示しない領域にて第１基板１０の各種配線と、第２基板２０の各種配線とを電気的に接続する貫通配線１３６０を形成する。例えば、貫通配線１３６０は、分離絶縁層１３５３、及び第１絶縁層１３４２を貫通するように設けられてもよい。
これによれば、第１の形成方法と同様に、第２半導体基板１３２１の下方に空隙からなる低誘電率領域１３９２を形成することができる。低誘電率領域１３９２は、例えば、矩形形状であり、第２半導体基板１３２１の平面領域の内側の領域に形成することができる。
第２の形成方法では、第２半導体基板１３２１の裏面が低誘電率領域１３９０に露出している。そのため、低誘電率領域１３９２は、図３９Ｃで示すような低誘電率領域１３９２の平面領域が第２半導体基板１３２１の平面領域よりも大きくなる場合を除いた任意の平面形状を採ることが可能である。
続いて、図４１Ａ～図４１Ｅは、第２の様態において、低誘電率領域１９３２の第３の形成方法を説明する縦断面図である。
図４１Ａ及び図４１Ｂに示すように、第１絶縁層１３４２の上にＳｉＮ膜１３４３を形成した第１基板１０の上に、支持基板１３８０に保持された第２半導体基板１３２１、及び有機樹脂１３９４を含む絶縁層１３４４を貼り合わせる。
ここで、第２半導体基板１３２１の上に設けられた絶縁層１３４４には、開口が形成されており、形成された開口は、有機Ｌｏｗ－ｋ材料からなる有機樹脂１３９４にて埋め込まれている。有機Ｌｏｗ－ｋ材料としては、例えば、ＳｉＬＫ（登録商標、ダウ・コーニング社）に代表されるポリアリルエーテル（ＰＡＥ）樹脂を用いることができる。有機Ｌｏｗ－ｋ材料からなる有機樹脂１３９４は、後段で選択的に除去されることによって、空隙からなる低誘電率領域１３９０を形成する。
その後、図４１Ｃに示すように、支持基板１３８０を剥離した後、第２半導体基板１３２１の上にＳｉＮ膜１３７１、及びＳｉＯ2膜１３７２を形成する。続いて、第２半導体基板１３２１、ＳｉＮ膜１３７１、及びＳｉＯ2膜１３７２の一部領域をエッチングにて除去する。これにより、第２半導体基板１３２１の上に設けられていた有機樹脂１３９４が第２半導体基板１３２１の側面から露出する。
続いて、図４１Ｄに示すように、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）を用いて、露出された有機樹脂１３９４を除去する。これにより、第２半導体基板１３２１の下方に空隙からなる低誘電率領域１３９２が形成される。
次に、図４１Ｅに示すように、図４１Ｃにて示した工程のエッチングで除去した領域を分離絶縁層１３５３にて埋め込み、電界効果トランジスタＴｒ２、及び貫通配線１３６０を形成する。具体的には、第２半導体基板１３２１の上に、図示しないゲート絶縁膜を介してゲート電極１３２２を設けることで、電界効果トランジスタＴｒ２を形成する。また、電界効果トランジスタＴｒ２のゲート電極１３２２、及び第２半導体基板１３２１のソース又はドレイン領域には、それぞれゲートコンタクト１３５９、及びソース又はドレインコンタクト１３５８を電気的に接続する。第２半導体基板１３２１、及びゲート電極１３２２の表面には、ストレスライナー膜、又はエッチングストッパ膜として機能するＳｉＮ膜１３６５を形成する。
さらに、分離絶縁層１３５３には、図示しない領域にて第１基板１０の各種配線と、第２基板２０の各種配線とを電気的に接続する貫通配線１３６０を形成する。例えば、貫通配線１３６０は、分離絶縁層１３５３、及び第１絶縁層１３４２を貫通するように設けられてもよい。
これによれば、第１の形成方法と同様に、第２半導体基板１３２１の下方に空隙からなる低誘電率領域１３９２を形成することができる。低誘電率領域１３９２は、例えば、第２半導体基板１３２１の平面領域の一方の辺から他方の辺にかけて延伸する複数の矩形形状として形成することができる。
第３の形成方法では、分離絶縁層１３５３を形成する際のエッチングにて有機樹脂１３９４を露出させることで、後段のＲＩＥにて有機樹脂１３９４を除去している。そのため、低誘電率領域１３９２は、図３８Ｄ、図３９Ｂに示すような低誘電率領域１３９２の平面領域が第２半導体基板１３２１の平面領域の内部に包含されている場合、及び図３９Ｃで示すような低誘電率領域１３９２の平面領域が第２半導体基板１３２１の平面領域よりも大きくなる場合を除いた任意の平面形状を採ることが可能である。
続いて、図４２Ａ～図４２Ｅは、第２の様態において、低誘電率領域１９３２の第４の形成方法を説明する縦断面図である。
図４２Ａ及び図４２Ｂに示すように、第１絶縁層１３４２の上にＳｉＮ膜１３４３を形成した第１基板１０の上に、支持基板１３８０に保持された第２半導体基板１３２１、及び有機樹脂１３９４を含む絶縁層１３４４を貼り合わせる。
ここで、第２半導体基板１３２１の上に設けられた絶縁層１３４４には、開口が形成されており、形成された開口は、有機Ｌｏｗ－ｋ材料からなる有機樹脂１３９４にて埋め込まれている。有機Ｌｏｗ－ｋ材料としては、例えば、ＳｉＬＫ（登録商標、ダウ・コーニング社）に代表されるポリアリルエーテル（ＰＡＥ）樹脂を用いることができる。有機Ｌｏｗ－ｋ材料からなる有機樹脂１３９４は、後段で選択的に除去されることによって、空隙からなる低誘電率領域１３９０を形成する。第４の形成方法は、第３の形成方法に対して、有機樹脂１３９４が形成される領域が第２半導体基板１３２１の下方のみとなっていることが異なる。
その後、図４２Ｃに示すように、支持基板１３８０を剥離した後、第２半導体基板１３２１の上にＳｉＮ膜１３７１、及びＳｉＯ2膜１３７２を形成する。続いて、第２半導体基板１３２１、ＳｉＮ膜１３７１、及びＳｉＯ2膜１３７２の一部領域をエッチングにて除去する。これにより、第２半導体基板１３２１の上に設けられていた有機樹脂１３９４が第２半導体基板１３２１の側面から露出する。
続いて、図４２Ｄに示すように、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）を用いて、露出された有機樹脂１３９４を除去する。これにより、第２半導体基板１３２１の下方に空隙からなる低誘電率領域１３９２が形成される。
次に、図４２Ｅに示すように、図４２Ｃにて示した工程のエッチングで除去した領域を分離絶縁層１３５３にて埋め込み、電界効果トランジスタＴｒ２、及び貫通配線１３６０を形成する。具体的には、第２半導体基板１３２１の上に、図示しないゲート絶縁膜を介してゲート電極１３２２を設けることで、電界効果トランジスタＴｒ２を形成する。また、電界効果トランジスタＴｒ２のゲート電極１３２２、及び第２半導体基板１３２１のソース又はドレイン領域には、それぞれゲートコンタクト１３５９、及びソース又はドレインコンタクト１３５８を電気的に接続する。第２半導体基板１３２１、及びゲート電極１３２２の表面には、ストレスライナー膜、又はエッチングストッパ膜として機能するＳｉＮ膜１３６５を形成する。
さらに、分離絶縁層１３５３には、図示しない領域にて第１基板１０の各種配線と、第２基板２０の各種配線とを電気的に接続する貫通配線１３６０を形成する。例えば、貫通配線１３６０は、分離絶縁層１３５３、及び第１絶縁層１３４２を貫通するように設けられてもよい。
これによれば、第１の形成方法と同様に、第２半導体基板１３２１の下方に空隙からなる低誘電率領域１３９２を形成することができる。低誘電率領域１３９２は、例えば、第２半導体基板１３２１の平面領域の一方の辺から他方の辺にかけて延伸する矩形形状として形成することができる。
第４の形成方法では、分離絶縁層１３５３を形成する際のエッチングにて有機樹脂１３９４を露出させることで、後段のＲＩＥにて有機樹脂１３９４を除去している。そのため、低誘電率領域１３９２は、図３８Ｄ、図３９Ｂに示すような低誘電率領域１３９２の平面領域が第２半導体基板１３２１の平面領域の内部に包含されている場合、及び図３９Ｃで示すような低誘電率領域１３９２の平面領域が第２半導体基板１３２１の平面領域よりも大きくなる場合を除いた任意の平面形状を採ることが可能である。
以上にて、本開示の第３の実施形態に係る技術について詳細に説明した。本実施形態に係る技術によれば、第２半導体基板２１と、貫通配線５４又は転送ゲートＴＧ等との間で生じる寄生容量の大きさを低減することが可能である。したがって、本実施形態に係る技術によれば、三次元構造の撮像装置１において、第２半導体基板２１に設けられる電界効果トランジスタの電気的特性を向上させることが可能である。
＜＜５．変形例＞＞
以下では、本開示に係る技術が適用される撮像装置１の変形例について説明する。
（第１の変形例）
まず、図４３を参照して、撮像装置１の積層方向の断面構成の一変形例である第１の変形例について説明する。図４３は、図７に記載の断面構成の一変形例を示す縦断面図である。
図４３に示すように、第１の変形例に係る撮像装置１では、転送トランジスタＴＲは、平面型の転送ゲートＴＧを有する。そのため、転送ゲートＴＧは、ｐウェル層４２を貫通しておらず、第１半導体基板１１の表面に形成される。転送トランジスタＴＲに平面型の転送ゲートＴＧが用いられる場合であっても、撮像装置１は、上記と同様の効果を奏することができる。
（第２の変形例）
次に、図４４を参照して、撮像装置１の積層方向の断面構成の一変形例である第２の変形例について説明する。図４４は、図７に記載の断面構成の一変形例を示す縦断面図である。
図４４に示すように、第２の変形例に係る撮像装置１では、第２基板２０と第３基板３０との電気的な接続が第１基板１０における周辺領域１４と対応する領域で形成されている。周辺領域１４は、第１基板１０の画素領域１３の周縁に設けられた額縁領域に対応する領域である。第２の変形例に係る撮像装置１では、第２基板２０は、周辺領域１４と対応する領域に複数のパッド電極５８を有し、第３基板３０は、周辺領域１４と対応する領域に、複数のパッド電極６４を有する。これにより、第２基板２０、及び第３基板３０は、周辺領域１４と対応する領域に設けられたパッド電極５８、６４同士の接合にて、互いに電気的に接続される。したがって、第２の変形例に係る撮像装置１では、画素領域１３に対応する領域にてパッド電極５８、６４同士を接合する場合と比較して、パッド電極５８、６４同士の接合による影響が画素領域１３に及ぶ可能性を低減することができる。
（第３の変形例）
さらに、図４５～図５０を参照して、第３の変形例に係る撮像装置１Ｂの構成例について説明する。図４５～図４７は、第３の変形例に係る撮像装置１Ｂの構成例を示す厚さ方向の断面図である。図４８～図５０は、第３の変形例に係る撮像装置１Ｂの複数の画素ユニットＰＵのレイアウト例を示す水平方向の断面図である。なお、図４８～図５０に示す断面図は、あくまで模式図であり、実際の構造を厳密に正しく示すことを目的とした図ではない。図４８～図５０に示す断面図は、撮像装置１Ｂの構成を紙面でわかり易く説明するために、位置ｓｅｃ１からｓｅｃ３で、トランジスタや不純物拡散層の水平方向における位置を意図的に変えて示している。
具体的には、図４５に示す撮像装置１Ｂの画素ユニットＰＵにおいて、位置ｓｅｃ１における断面は図４８をＡ１－Ａ１’線で切断した断面に対応し、位置ｓｅｃ２における断面は図４９をＢ１－Ｂ１’線で切断した断面に対応し、位置ｓｅｃ３における断面は図５０をＣ１－Ｃ１’線で切断した断面に対応する。同様に、図４６に示す撮像装置１Ｂにおいて、位置ｓｅｃ１における断面は図４８をＡ２－Ａ２’線で切断した断面に対応し、位置ｓｅｃ２における断面は図４９をＢ２－Ｂ２’線で切断した断面に対応し、位置ｓｅｃ３における断面は図５０をＣ２－Ｃ２’線で切断した断面に対応する。図４７に示す撮像装置１Ｂにおいて、位置ｓｅｃ１における断面は図４８をＡ３－Ａ３’線で切断した断面に対応し、位置ｓｅｃ２における断面は図４９をＢ３－Ｂ３’線で切断した断面に対応し、位置ｓｅｃ３における断面は図５０をＣ３－Ｃ３’線で切断した断面に対応する。
図４５～図５０に示すように、第１基板（ボトム基板）１０のおもて面１０ａ（一方の面）側に第２基板２０が積層されている。第１基板１０のおもて面１０ａ側に、フォトダイオードＰＤ、転送トランジスタＴＲ、及びフローティングディフュージョンＦＤが設けられている。フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤは、それぞれ、センサ画素１２ごとに設けられている。
第１基板１０の他方の面（例えば、裏面）は光入射面である。撮像装置１Ｂは、裏面照射型の撮像装置であり、裏面にカラーフィルタおよび受光レンズが設けられている。カラーフィルタおよび受光レンズは、それぞれ、センサ画素１２ごとに設けられている。
第１基板１０が有する第１半導体基板１１は、例えばシリコン基板で構成されている。第１半導体基板１１のおもて面の一部およびその近傍には、第１導電型（例えば、ｐ型）のウェル層ＷＥが設けられており、ウェル層ＷＥよりも深い領域に第２導電型（例えば、ｎ型）のフォトダイオードＰＤが設けられている。また、ウェル層ＷＥ内には、ウェル層ＷＥよりもｐ型の濃度が高いウェルコンタクト層と、ｎ型のフローティングディフュージョンＦＤとが設けられている。ウェルコンタクト層は、ウェル層ＷＥと配線との接触抵抗を低減するために設けられている。
第１半導体基板１１には、互いに隣り合うセンサ画素１２同士を電気的に分離する素子分離層１６が設けられている。素子分離層１６は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有し、第１半導体基板１１の深さ方向に延在している。素子分離層１６は、例えば、酸化シリコンによって構成されている。また、第１半導体基板１１において、素子分離層１６とフォトダイオードＰＤとの間には、不純物拡散層１７が設けられている。例えば、不純物拡散層１７は、第１半導体基板１１の厚さ方向に延設されたｐ型層とｎ型層とを有する。素子分離層１６側にｐ型層が位置し、フォトダイオードＰＤ側にｎ型層が位置する。
第１半導体基板１１のおもて面１１ａ側には、絶縁膜２０１５が設けられている。絶縁膜２０１５は、例えば、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）又はシリコン炭窒化膜（ＳｉＣＮ）のうちの１つ、又は、これらのうち２つ以上を積層した膜である。
第２基板２０は、下側基板２２１０と上側基板２２２０とを有する。下側基板２２１０は、半導体基板２２１１を有する。半導体基板２２１１は、例えば単結晶シリコンで構成されるシリコン基板である。半導体基板２２１１の一方の面（例えば、おもて面２２１１ａ）側に、増幅トランジスタＡＭＰと、増幅トランジスタＡＭＰの周囲を囲む素子分離層２２１３とが設けられている。素子分離層２２１３によって、隣り合う画素ユニットＰＵの一方の増幅トランジスタＡＭＰと他方の増幅トランジスタＡＭＰは電気的に分離されている。
下側基板２２１０は、半導体基板２２１１のおもて面２２１１ａを覆う絶縁膜２２１５を有する。絶縁膜２２１５によって、増幅トランジスタＡＭＰ及び素子分離層２２１３は覆われている。また、下側基板２２１０は、半導体基板２２１１の他方の面（例えば、裏面２２１１ｂ）を覆う絶縁膜２２１７を有する。絶縁膜２２１５、２２１７は、例えば、ＳｉＯ、ＳｉＮ、ＳｉＯＮ又はＳｉＣＮのうちの１つ、又は、これらのうち２つ以上を積層した膜である。第１基板１０の絶縁膜２０１５と下側基板２２１０の絶縁膜２２１７は互いに接合されて、層間絶縁膜２０５１を構成している。
上側基板２２２０は、半導体基板２２２１を有する。半導体基板２２２１は、例えば単結晶シリコンで構成されるシリコン基板である。半導体基板２２２１の一方の面（例えば、おもて面２２２１ａ）側に、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬと、素子分離層２２２３とが設けられている。例えば、素子分離層２２２３は、リセットトランジスタＲＳＴと選択トランジスタＳＥＬとの間、及び、選択トランジスタＳＥＬと半導体基板２２２１のウェル層との間にそれぞれ設けられている。
上側基板２２２０は、半導体基板２２２１のおもて面２２２１ａ、裏面２２２１ｂ及び側面を覆う絶縁膜２２２５を有する。絶縁膜２２２５は、例えば、ＳｉＯ、ＳｉＮ、ＳｉＯＮ又はＳｉＣＮのうちの１つ、又は、これらのうち２つ以上を積層した膜である。下側基板２２１０の絶縁膜２２１５と上側基板２２２０の絶縁膜２２２５は互いに接合されて、層間絶縁膜２０５３を構成している。
撮像装置１Ｂは、層間絶縁膜２０５１、２０５３中に設けられて、第１基板１０又は第２基板２０の少なくとも一方に電気的に接続する複数の配線Ｌ１からＬ１０を備える。配線Ｌ１は、増幅トランジスタＡＭＰのドレインと電源線ＶＤＤとを電気的に接続している。配線Ｌ２は、１つの画素ユニットＰＵに含まれる４つのフローティングディフュージョンＦＤと、増幅トランジスタＡＭＰのゲート電極ＡＧとを電気的に接続している。配線Ｌ３は、増幅トランジスタＡＭＰのソースと選択トランジスタＳＥＬのドレインとを電気的に接続している。配線Ｌ４は、選択トランジスタＳＥＬのゲート電極ＳＧと画素駆動線とを電気的に接続している。
配線Ｌ５は、選択トランジスタＳＥＬのソースと垂直信号線とを電気的に接続している。配線Ｌ６は、リセットトランジスタＲＳＴのドレインと電源線ＶＤＤとを電気的に接続している。配線Ｌ７は、リセットトランジスタＲＳＴのゲート電極ＲＧと画素駆動線とを電気的に接続している。配線Ｌ８は、リセットトランジスタＲＳＴのソースと配線Ｌ２とを電気的に接続している。配線Ｌ９は、転送トランジスタＴＲのゲート電極ＴＧと画素駆動線とを電気的に接続している。配線Ｌ１０は、ウェルコンタクト層と、基準電位（例えば、接地電位：０Ｖ）を供給する基準電位線とを電気的に接続している。
配線Ｌ１～Ｌ１０において、積層体の厚さ方向に延設されている部分はタングステン（Ｗ）で構成されており、積層体の厚さ方向と直交する方向（例えば、水平方向）に延設されている部分は銅（Ｃｕ）又はＣｕを主成分とするＣｕ合金で構成されている。ただし、配線Ｌ１～Ｌ１０を構成する材料は、これらに限定されず、他の材料で構成されていてもよい。
第２基板２０は、上記の配線Ｌ１～Ｌ１０のうちの任意の配線（例えば、配線Ｌ１、Ｌ４～Ｌ７、Ｌ９、Ｌ１０）に接続する複数のパッド電極２２２７を有する。複数のパッド電極２２２７は、例えばＣｕ又はＣｕ合金で構成されている。
第３基板３０は、第２基板２０において第１基板１０と向かい合う面の反対側（例えば、おもて面側）に配置されている。第３基板３０は、半導体基板２３０１と、半導体基板２３０１のおもて面２３０１ａ側を覆う絶縁膜２３０４と、半導体基板２３０１のおもて面２３０１ａ側に設けられた複数の配線Ｌ３０と、複数の配線Ｌ３０にそれぞれ接続するパッド電極２３０５と、を備える。なお、第３基板３０は、後述するように、第２基板２０とおもて面同士が貼り合わされている。このため、半導体基板２３０１のおもて面２３０１ａは下側を向いている。
半導体基板２３０１は、例えば単結晶シリコンで構成されるシリコン基板である。半導体基板２３０１のおもて面２３０１ａ側には、ロジック回路を構成する複数のトランジスタ及び不純物拡散層が設けられている。絶縁膜２３０４は、ロジック回路を構成する複数のトランジスタや不純物拡散層を覆っている。絶縁膜２３０４には、これらのトランジスタや不純物拡散層に接続するコンタクトホールが設けられている。
配線Ｌ３０は、コンタクトホール内に設けられている。配線Ｌ３０において、第３基板３０の厚さ方向に延設されている部分はチタン（Ｔｉ）又はコバルト（Ｃｏ）で構成されており、第３基板３０厚さ方向と直交する方向（例えば、水平方向）に延設されている部分はＣｕ又はＣｕを主成分とするＣｕ合金で構成されている。ただし、配線Ｌ３０を構成する材料は、これらに限定されず、他の材料で構成されていてもよい。
配線Ｌ３０と半導体基板２３０１との接続部には、シリサイド２３０３（例えば、チタンシリサイド（ＴｉＳｉ）又はコバルトシリサイド（ＣｏＳｉ2）が形成されている。シリサイド２３０３によって、配線Ｌ３０と半導体基板２３０１との接続がよりオーミックコンタクトに近いものとなり、接触抵抗が低減されている。これにより、ロジック回路の演算速度の高速化が図られている。
なお、第１基板１０及び第２基板２０には、シリサイドは形成されていない。これにより、第１基板１０と第２基板２０とを形成する際に、シリサイドの耐熱温度を超える温度での熱処理等が可能となっている。ただし、第１基板１０及び第２基板２０の少なくとも一方にシリサイドが形成されていてもよい。
複数のパッド電極２３０５は、例えばＣｕ又はＣｕ合金で構成されている。撮像装置１Ｂの厚さ方向において、第３基板３０のパッド電極２３０５は、第２基板２０のパッド電極２２２７と向かい合って電気的に接続している。例えば、パッド電極２３０５、２２２７は、互いに向かい合った状態でＣｕ－Ｃｕ接合されて一体化している。これにより、第２基板２０と第３基板３０とが電気的に接続されるとともに、第２基板２０と第３基板３０との貼り合わせの強度が高められている。
第３の変形例に係る撮像装置１Ｂでは、複数のセンサ画素１２ごとに、１つのフローティングディフュージョン用コンタクトが配置されていてもよい。例えば、互いに隣り合う４つのセンサ画素１２が、１つのフローティングディフュージョン用コンタクトを共有していてもよい。同様に、複数のセンサ画素１２ごとに、１つのウェル用コンタクトが配置されていてもよい。例えば、互いに隣り合う４つのセンサ画素１２が、１つのウェル用コンタクトを共有していてもよい。
具体的には、図４６及び図５０に示すように、撮像装置１Ｂは、複数のセンサ画素１２に跨るように配置された共通パッド電極２１０２と、共通パッド電極２１０２上に設けられた１つの配線Ｌ２と、を共有してもよい。例えば、撮像装置１Ｂには、平面視で、４つのセンサ画素１２の各フローティングディフュージョンＦＤ１～ＦＤ４が素子分離層１６を介して互いに隣り合う領域が存在する。この領域に共通パッド電極２１０２が設けられている。共通パッド電極２１０２は、４つのフローティングディフュージョンＦＤ１～ＦＤ４に跨るように配置されており、４つのフローティングディフュージョンＦＤ１～ＦＤ４とそれぞれ電気的に接続している。共通パッド電極２１０２は、例えば、ｎ型不純物又はｐ型不純物がドープされたポリシリコン膜で構成されている。
また、共通パッド電極２１０２の中心部上に１つの配線Ｌ２（すなわち、フローティングディフュージョン用コンタクト）が設けられている。図４６、図４８～図５０に示すように、共通パッド電極２１０２の中心部上に設けられた配線Ｌ２は、第１基板１０から、第２基板２０の下側基板２２１０を貫いて第２基板２０の上側基板２２２０まで延設されており、上側基板２２２０に設けられた配線等を介して、増幅トランジスタＡＭＰのゲート電極ＡＧに接続している。
図４５及び図５０に示すように、撮像装置１Ｂは、複数のセンサ画素１２に跨るように配置された共通パッド電極２１１０と、共通パッド電極２１１０上に設けられた１つの配線Ｌ１０と、を共有してもよい。例えば、撮像装置１Ｂには、平面視で、４つのセンサ画素１２の各ウェル層ＷＥが素子分離層１６を介して互いに隣り合う領域が存在する。この領域に共通パッド電極２１１０が設けられている。共通パッド電極２１１０は、４つのセンサ画素１２の各ウェル層ＷＥに跨るように配置されており、４つのセンサ画素１２の各ウェル層ＷＥとそれぞれ電気的に接続している。一例を挙げると、共通パッド電極２１１０は、Ｙ軸方向に並ぶ一方の共通パッド電極２１０２と他方の共通パッド電極２１０２との間に配置されている。Ｙ軸方向において、共通パッド電極２１０２、２１１０は交互に並んで配置されている。共通パッド電極２１１０は、例えば、ｎ型不純物又はｐ型不純物がドープされたポリシリコン膜で構成されている。
また、共通パッド電極２１１０の中心部上に１つの配線Ｌ１０（すなわち、ウェル用コンタクト）が設けられている。図４５、図４８～図５０に示すように、共通パッド電極２１１０の中心部上に設けられた配線Ｌ１０は、第１基板１０から、第２基板２０の下側基板２２１０を貫いて第２基板２０の上側基板２２２０まで延設されており、上側基板２２２０に設けられた配線等を介して、基準電位（例えば、接地電位：０Ｖ）を供給する基準電位線に接続している。
共通パッド電極２１１０の中心部上に設けられた配線Ｌ１０は、共通パッド電極２１１０の上面と、下側基板２２１０に設けられた貫通孔の内側面と、上側基板２２２０に設けられた貫通孔の内側面とに、それぞれ電気的に接続している。これにより、第１基板１０の第１半導体基板１１のウェル層ＷＥと、第２基板２０の下側基板２２１０のウェル層及び上側基板２２２０のウェル層は、基準電位（例えば、接地電位：０Ｖ）に接続される。
第３の変形例に係る撮像装置１Ｂは、第１基板１０を構成する第１半導体基板１１のおもて面１１ａ側に設けられ、互いに隣り合う複数（例えば、４つ）のセンサ画素１２に跨るように配置された共通パッド電極２１０２、２１１０をさらに備える。共通パッド電極２１０２は、４つのセンサ画素１２のフローティングディフュージョンＦＤと電気的に接続しているため、４つのセンサ画素１２ごとに、フローティングディフュージョンＦＤに接続する配線Ｌ２を共通化することができる。また、共通パッド電極２１１０は、４つのセンサ画素１２のウェル層ＷＥと電気的に接続しているため、４つのセンサ画素１２ごとに、ウェル層ＷＥに接続する配線Ｌ１０を共通化することができる。これにより、配線Ｌ２、Ｌ１０の本数が低減されるため、センサ画素１２の面積低減が可能であり、撮像装置１Ｂの小型化が可能である。
（第４の変形例）
続いて、図５１及び図５２を参照して、撮像装置１の水平方向の断面構成の一変形例である第４の変形例について説明する。図５１及び図５２の上側の図は、図７における切断面Ｓｅｃ１の断面構成の一変形例を示す模式図であり、図５１及び図５２の下側の図は、図７における切断面Ｓｅｃ２の断面構成の一変形例を示す模式図である。
図５１及び図５２に示すように、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７は、第１基板１０の面内において第１方向Ｖ１（図５１及び図５２の左右方向）に帯状に並んで配置される。図５１及び図５２では、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７が第１方向Ｖ１に２列に並んで配置されている場合が例示されている。
画素回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置される。画素回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）は、４つのフローティングディフュージョンＦＤを囲むように配置される。例えば、４つの転送ゲートＴＧは、円環形状となるように配置される。
分離絶縁層５３は、第１方向Ｖ１に延伸する複数のブロックで構成されている。第２半導体基板２１は、第１方向Ｖ１に延伸し、かつ第１方向Ｖ１に並んで配置された複数の島状のブロック２１Ａで構成される。ブロック２１Ａの各々には、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられる。４つのセンサ画素１２によって共有される１つの画素回路２２は、例えば、４つのセンサ画素１２と対応して配置されておらず、第２方向Ｖ２にずれて配置される。
図５１では、４つのセンサ画素１２によって共有される１つの画素回路２２は、第２基板２０において、４つのセンサ画素１２と対応する領域を第２方向Ｖ２にずらした領域内にあるリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬによって構成される。例えば、４つのセンサ画素１２によって共有される１つの画素回路２２は、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬによって構成される。
図５２では、４つのセンサ画素１２によって共有される１つの画素回路２２は、第２基板２０において、４つのセンサ画素１２と対応する領域を第２方向Ｖ２にずらした領域内にあるリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、及びＦＤ変換ゲイン切替トランジスタＦＤＧによって構成される。例えば、４つのセンサ画素１２によって共有される１つの画素回路２２は、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、及びＦＤ変換ゲイン切替トランジスタＦＤＧによって構成される。
第４の変形例に係る撮像装置１では、４つのセンサ画素１２によって共有される１つの画素回路２２は、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第２方向Ｖ２にずれて配置されている。この構成によれば、第４の変形例に係る撮像装置１は、配線２５を短くしたり、配線２５を省略して増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成したりすることが可能となる。したがって、第４の変形例に係る撮像装置１は、画素回路２２のサイズを小さくすることが可能となる。
（第５の変形例）
次に、図５３を参照して、撮像装置１の水平方向の断面構成の一変形例である第５の変形例について説明する。図５３は、図７における切断面Ｓｅｃ１、及び切断面Ｓｅｃ２の断面構成の一変形例を示す模式図である。
図５３に示すように、第２半導体基板２１は、分離絶縁層５３を介して第１方向Ｖ１、及び第２方向Ｖ２に並んで配置された複数の島状のブロック２１Ａで構成されている。ブロック２１Ａの各々には、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられている。このような場合、第５の変形例に係る撮像装置１は、互いに隣接する画素回路２２同士でのクロストークを分離絶縁層５３によって抑制することができるため、画像の解像度低下、又は混色による画質低下を抑制することができる。
（第６の変形例）
続いて、図５４を参照して、撮像装置１の水平方向の断面構成の一変形例である第６の変形例について説明する。図５４は、図７における切断面Ｓｅｃ１、及び切断面Ｓｅｃ２の断面構成の一変形例を示す模式図である。
図５４では、第２半導体基板２１は、４つのセンサ画素１２によって共有される１つの画素回路２２は、例えば、４つのセンサ画素１２と対応して配置されておらず、第１方向Ｖ１にずれて配置されている。また、第６の変形例に係る撮像装置１では、第２半導体基板２１は、分離絶縁層５３を介して第１方向Ｖ１、及び第２方向Ｖ２に並んで配置された複数の島状のブロック２１Ａで構成される。ブロック２１Ａの各々には、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられる。さらに、第６の変形例に係る撮像装置１では、複数の貫通配線４７、及び複数の貫通配線５４が、第２方向Ｖ２に配列される。
これにより、複数の貫通配線４７は、１つの画素回路２２を共有する４つの貫通配線５４と、該画素回路２２の第２方向Ｖ２に隣接する他の画素回路２２を共有する４つの貫通配線５４との間に配置される。これによれば、第６の変形例に係る撮像装置１は、互いに隣接する画素回路２２同士のクロストークを分離絶縁層５３、及び貫通配線４７によって抑制することができるため、画像の解像度低下、又は混色による画質低下を抑制することができる。
（第７の変形例）
次に、図５５～図５７を参照して、撮像装置１の水平方向の断面構成の一変形例である第７の変形例について説明する。図５５は、図７における切断面Ｓｅｃ１、及び切断面Ｓｅｃ２の断面構成の一変形例を示す模式図である。
図５５に示すように、第７の変形例に係る撮像装置１では、第１基板１０は、フォトダイオードＰＤ、及び転送トランジスタＴＲ（すなわち、転送ゲートＴＧ）をセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。そのため、第７の変形例に係る撮像装置１は、４つのセンサ画素１２ごとに１つの貫通配線５４が設けられている。
また、第７の変形例に係る撮像装置１では、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を１つのセンサ画素１２分だけ第２方向Ｖ２にずらした領域ごとに、貫通配線４７が設けられている。すなわち、第７の変形例に係る撮像装置１では、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域と、該単位領域と第２方向Ｖ２に隣接する隣接単位領域との間に貫通配線４７が設けられる。また、貫通配線４７は、貫通配線４７の周囲に存在する単位領域の２つのセンサ画素１２、及び貫通配線４７の周囲に存在する隣接単位領域の２つのセンサ画素１２にて共有されている。
さらに、第７の変形例に係る撮像装置１では、第１基板１０は、フォトダイオードＰＤ、及び転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有する。第１半導体基板１１の主面を法線方向から平面視した場合、素子分離部４３は、センサ画素１２の周囲を完全に囲っておらず、フローティングディフュージョンＦＤ（すなわち、貫通配線５４）の近傍、及び貫通配線４７の近傍に間隙（未形成領域）を有している。この間隙によって、４つのセンサ画素１２による貫通配線５４の共有、及び単位領域と隣接単位領域との間での４つのセンサ画素１２による貫通配線４７の共有が可能となる。なお、第７の変形例に係る撮像装置１では、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに画素回路２２を有する。
図５６及び図５７は、第７の変形例に係る撮像装置１の切断面Ｓｅｃ２の断面構成の他の例を示す模式図である。図５６に示すように、第１基板１０は、フォトダイオードＰＤ、及び転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有していてもよい。さらに、第１基板１０は、フォトダイオードＰＤ、及び転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有していてもよい。また、図５７に示すように、フォトダイオードＰＤ、及び転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有していてもよい。さらに、第１基板１０は、フォトダイオードＰＤ、及び転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有していてもよい。
（第８の変形例）
続いて、図５８を参照して、撮像装置１の回路構成の一変形例である第８の変形例について説明する。図５８は、列並列ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）搭載のＣＭＯＳイメージセンサの回路構成を示す模式図である。
図５８に示すように、第８の変形例に係る撮像装置１は、光電変換素子を含む複数のセンサ画素１２が行列状（すなわち、マトリクス状）に二次元配置された画素領域１３と、垂直駆動回路３３と、カラム信号処理回路３４と、参照電圧供給部３８と、水平駆動回路３５と、水平出力線３７と、システム制御回路３６とを備える。
システム制御回路３６は、マスタークロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、及び水平駆動回路３５などの動作の基準となるクロック信号、及び制御信号などを生成する。システム制御回路３６は、さらに、生成したクロック信号、及び制御信号を垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、及び水平駆動回路３５に供給する。
垂直駆動回路３３は、画素領域１３のセンサ画素１２の各々が形成された第１基板１０、及び画素回路２２が形成された第２基板２０にそれぞれ形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７、及びシステム制御回路３６は、第３基板３０に形成される。
ここでの図示は省略するが、センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤで光電変換された電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲとを有する。画素回路２２は、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する。
画素領域１３には、センサ画素１２が二次元配置される。例えば、ｎ行ｍ列のマトリクス状にセンサ画素１２が配置された画素領域１３では、行ごとに画素駆動線２３が配線され、列ごとに垂直信号線２４が配線される。複数の画素駆動線２３の一端には、垂直駆動回路３３の各行に対応した出力端がそれぞれ接続されている。垂直駆動回路３３は、シフトレジスタなどによって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレス又は行走査の制御を行う。
カラム信号処理回路３４は、例えば、画素領域１３の画素列ごと、すなわち垂直信号線２４ごとに設けられたＡＤＣ（アナログ－デジタル変換回路）３４－１～３４－ｍを有する。カラム信号処理回路３４は、ＡＤＣによって、画素領域１３のセンサ画素１２の各々から列ごとに出力されるアナログ信号をデジタル信号に変換して出力する。
参照電圧供給部３８は、例えば、ＤＡＣ（デジタル－アナログ変換回路）３８Ａを有し、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する。なお、参照電圧供給部３８は、ＤＡＣ３８Ａ以外の手段を用いて、ランプ波形の参照電圧Ｖｒｅｆを生成してもよい。
ＤＡＣ３８Ａは、システム制御回路３６からの制御信号ＣＳ１、及びクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成し、生成した参照電圧Ｖｒｅｆをカラム信号処理回路３４のＡＤＣ３４－１～３４－ｍに対して供給する。
なお、ＡＤＣ３４－１～３４－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べてセンサ画素１２の露光時間を１／Ｎに設定することでフレームレートをＮ倍（例えば、２倍）に引き上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に実行可能に構成される。この動作モードの切り替えは、システム制御回路３６からの制御信号ＣＳ２、ＣＳ３による制御によって行われる。また、システム制御回路３６は、外部のシステムコントローラ（図示せず）からの指示情報に基づいて、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための制御信号ＣＳ２、ＣＳ３を生成する。
ＡＤＣ３４－１～３４－ｍは、全て同じ構成であるため、ここではＡＤＣ３４－ｍを例に挙げて説明する。
ＡＤＣ３４－ｍは、比較器３４Ａと、アップ／ダウンカウンタ（Ｕ／ＤＣＮＴ）３４Ｂと、転送スイッチ３４Ｃと、メモリ装置３４Ｄとを有する。
比較器３４Ａは、画素領域１３のｍ列目のセンサ画素１２の各々から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較する。比較器３４Ａは、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大きい場合に出力Ｖｃｏを「Ｈ」レベルとし、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下の場合に出力Ｖｃｏを「Ｌ」レベルとする。
アップ／ダウンカウンタ３４Ｂは、非同期カウンタである。アップ／ダウンカウンタ３４Ｂは、システム制御回路３６から与えられる制御信号ＣＳ２に基づいて、システム制御回路３６からクロックＣＫを供給される。アップ／ダウンカウンタ３４Ｂは、該クロックＣＫに同期してダウン（ＤＯＷＮ）カウント、又はアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から終了までの比較期間を計測する。
具体的には、通常フレームレートモードでは、アップ／ダウンカウンタ３４Ｂは、１つのセンサ画素１２からの１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測する。また、アップ／ダウンカウンタ３４Ｂは、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
一方、高速フレームレートモードでは、アップ／ダウンカウンタ３４Ｂは、ある行のセンサ画素１２についてのカウント結果をそのまま保持する。その後、アップ／ダウンカウンタ３４Ｂは、次の行のセンサ画素１２について、前回のカウント結果を引き継いで１回目の読み出し動作時のダウンカウントを行うことで１回目の読み出し時の比較時間を計測する。また、アップ／ダウンカウンタ３４Ｂは、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３に基づいて動作する。転送スイッチ３４Ｃは、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となることで、アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
一方、例えばＮ＝２の高速フレームレートでは、転送スイッチ３４Ｃは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままとなる。その後、転送スイッチ３４Ｃは、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となることで、アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
このようにして、画素領域１３のセンサ画素１２の各々から垂直信号線２４を経由して列ごとに供給されるアナログ信号は、ＡＤＣ３４－１～３４－ｍにおける比較器３４Ａ、及びアップ／ダウンカウンタ３４Ｂの動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
水平駆動回路３５は、シフトレジスタなどによって構成され、カラム信号処理回路３４におけるＡＤＣ３４－１～３４－ｍの列アドレス、及び列走査の制御を行う。水平駆動回路３５は、ＡＤＣ３４－１～３４－ｍの各々を制御することで、ＡＤ変換されたＮビットのデジタル信号を順に水平出力線３７に読み出させる。読み出されたＮビットのデジタル信号は、水平出力線３７を経由して撮像データとして出力される。
なお、本特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を上記構成要素以外に設けることも可能である。
第８の変形例に係る撮像装置１では、転送スイッチ３４Ｃを介してアップ／ダウンカウンタ３４Ｂのカウント結果を選択的にメモリ装置３４Ｄに転送することができる。これによれば、第８の変形例に係る撮像装置１では、アップ／ダウンカウンタ３４Ｂのカウント動作と、アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
（第９の変形例）
次に、図５９を参照して、撮像装置１の積層構造の一変形例である第９の変形例について説明する。図５９は、図５８に示す撮像装置１を３つの基板を積層して構成した一例を示す模式図である。
図５９に示すように、第９の変形例に係る撮像装置１は、第１基板１０、第２基板２０、及び第３基板を積層して構成される。第１基板１０では、中央部分に複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。また、第２基板２０では、中央部分に、複数の画素回路２２を含む画素回路領域１５が形成されており、画素回路領域１５の周囲に垂直駆動回路３３が形成されている。さらに、第３基板３０では、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７、及び参照電圧供給部３８が形成されている。なお、垂直駆動回路３３は、上述したように第１基板１０、及び第２基板２０の両方に形成されてもよく、第１基板１０のみに形成されてもよく、第２基板２０のみに形成されてもよい。
第９の変形例に係る撮像装置１は、基板同士を電気的に接続する構造に起因するチップサイズの拡大、又は画素面積の拡大を抑制することができる。これによれば、第９の変形例に係る撮像装置１は、１画素あたりの面積をより微細化することが可能となる。
（第１０の変形例）
続いて、図６０及び図６１を参照して、撮像装置１の断面構成の一変形例である第１０の変形例について説明する。図６０は、第１０の変形例に係る撮像装置１の断面構成の一例を示す模式図である。
上記で説明した実施形態、及び変形例では、撮像装置１は、第１基板１０、第２基板２０、及び第３基板３０の３つの基板を積層して構成される例を示した。しかしながら、本開示に係る技術は、上記例示に限定されない。例えば、撮像装置１は、第１基板１０、及び第２基板２０の２つの基板を積層して構成されてもよい。
図６０に示すように、このような場合、処理回路３２は、例えば、第１基板１０と、第２基板２０とに分けて形成される。
処理回路３２のうち第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ材料）からなる高誘電率膜と、メタルゲート電極とを積層したゲート構造を有するトランジスタが設けられる。
一方、処理回路３２のうち第２基板２０側に設けられた回路３２Ｂでは、ソース電極及びドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2又はＮｉＳｉなどのシリサイドからなる低抵抗領域２６が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されており、耐熱性が高い。したがって、センサ画素１２を形成する際に熱酸化などの高温プロセスを用いることができるようになる。また、ＣｏＳｉ2又はＮｉＳｉなどのシリサイドからなる低抵抗領域２６は、接触抵抗を低減することができるため、処理回路３２での演算速度を高速化することができる。
なお、ＣｏＳｉ2又はＮｉＳｉなどのシリサイドからなる低抵抗領域２６は、上記で説明した実施形態、及び変形例に係る撮像装置１に設けられてもよい。具体的には、第１基板１０、第２基板２０、及び第３基板３０の３つの基板を積層して構成される撮像装置１においても、ＣｏＳｉ2又はＮｉＳｉなどのシリサイドからなる低抵抗領域２６が設けられてもよい。図６１は、３つの基板を積層して構成される撮像装置１にＣｏＳｉ2又はＮｉＳｉなどのシリサイドからなる低抵抗領域２６を適用した例を示す模式図である。
図６１に示すように、第３基板３０の処理回路３２において、ソース電極及びドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2又はＮｉＳｉなどのシリサイドからなる低抵抗領域２６が形成されてもよい。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができるようになる。また、ＣｏＳｉ2又はＮｉＳｉなどのシリサイドからなる低抵抗領域２６は、接触抵抗を低減することができるため、処理回路３２での演算速度を高速化することができる。
＜＜６．具体例＞＞
上記で説明した本開示に係る技術は、種々の撮像装置等に適用することが可能である。以下では、本開示に係る技術が適用される撮像装置、及び該撮像装置を備える機器について、具体例を挙げて説明する。
＜６．１．実施の形態＞
[撮像装置１の機能構成]
図６２は、本開示の一実施の形態に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
図６２の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図６２の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図６７等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図６４の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図６５を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
[撮像装置１の概略構成]
図６３および図６４は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図６３は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図６４は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図６４は、図６３に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図６４に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４（後述の電源線ＶＤＤ等）を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図６３）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図６３）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図６７の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図６４）。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図６３）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図６３，図６４）。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図６４）。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図６３）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図６３，図６４）。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
図６４は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図６４においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している（図６４）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図６３）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
なお、図６４では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
図６５は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図６５では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary-Metal-Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図６２参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図６７に示すように、半導体層（後述の図６７の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図６２参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。
ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。
なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図６２参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
図６６は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図６６には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理部５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
[撮像装置１の具体的構成]
図６７は、撮像装置１の第１基板１００、第２基板２００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図６７は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
図６８Ａは、第１基板１００の平面構成の一例を表したものである。図６８Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図６７とともに、図６８Ａを用いて第１基板１００の構成について説明する。
半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図６８Ａ）。詳細は後述するが、この画素共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図６８Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図６８Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図６８Ａ）。
半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図６８Ａ，図６８Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
図６８Ｂは、図６８Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図６８Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図６７，図６８Ｂ）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト領域１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図６８Ｂ）。
パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
また、図６８Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト領域１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
パッド部１２０，１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。
ここで、第２基板２００に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。
このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２０００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２１０を構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。
第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図６７）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。
このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。
ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。
パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図６７）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図６７）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２００には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
図６９～図７３は、第２基板２００の平面構成の一例を模式的に表している。図６９には、半導体層２００Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図７０は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図７１～図７３は、配線層２００Ｔの平面構成の一例を表している。以下、図６７とともに、図６９～図７３を用いて第２基板２００の構成について説明する。図６９および図７０ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１２との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１２との境界が設けられている。
第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている(図６７)。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図７０）。
絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図６７）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図６７）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線層２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図６７）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図７２の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（画素共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図６９，図７０）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図６８Ａ，図７０）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
画素共有ユニット５３９は、図６５を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が１つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図６７、図６８Ｂ）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２００に設けられた画素回路２１０は、１つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２００に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２００において、半導体層２００Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図６７，図６８Ｂ）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウェル領域２１１）が延在している。
ここで、図６８Ａ，図６８Ｂおよび図６９を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。
撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
図６８Ａ，図６８Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
図６９および図７０では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図６９）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図６９ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である（後述の図８２参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図６９）。
次に、図６８Ｂおよび図６９を参照して、第1基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図６８Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図６９の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図６８Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図６９の紙面右側）の画素共有ユニット５３９に接続されている。
例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図６８Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７の紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７の紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。
これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図６９に記載の範囲では左右対称であるが、後述する図７０に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図７０に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化を更に行いやすくなる。
また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７０の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図７０の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図６８Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７０の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図７０の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図６８Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
図６８Ｂおよび図７０を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図６８Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図７０）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
増幅トランジスタＡＭＰは、例えば、Ｆｉｎ型等の三次元構造を有していることが好ましい（図６７）。これにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、プレーナー構造を有している。増幅トランジスタＡＭＰがプレーナー構造を有していてもよい。あるいは、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴまたはＦＤ変換ゲイン切替トランジスタＦＤＧが、三次元構造を有していてもよい。
配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２００の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２００Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、撮像装置１の微細化を行いやすくなる。
例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
次に、図７１～図７３を用いて、配線層２００Ｔの平面構成について説明する。図７１は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図７２は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図７３は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図７２）。これらの配線は、図６５を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図７３）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図６４）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図６７）。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
図６７には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図６４に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
ここで、撮像装置１の特徴について説明する。
一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。
しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。
複数の画素５４１が１つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する半導体基板２００の面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。
例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する半導体基板２００において形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２１０を形成する半導体基板２００に形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。
前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２基板２００とを前記第１の製造方法を用いて積層し第２基板２００に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。
[撮像装置１の動作]
次に、図７４および図７５を用いて撮像装置１の動作について説明する。図７４および図７５は、図６４に各信号の経路を表す矢印を追記したものである。図７４は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図７５は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図７４）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
[効果]
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
また、撮像装置１では、第１基板１００および第２基板２００が、絶縁領域２１２に設けられた貫通電極１２０Ｅ，１２１Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２００とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough Si Via））により接続する方法も考え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ，１２１Ｅを設けることにより、第１基板１００および第２基板２００の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０に備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２００および第３基板３００）に設けられている。これにより、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２１０の面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２００に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２００と第３基板３００とを接続するコンタクト部２０１，２０２，３０１，３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２０１，２０２，３０１，３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２００と第３基板３００との電気的な接続に、コンタクト部２０１，２０２，３０１，３０２を用いることが可能となる。コンタクト部２０１，２０２，３０１，３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの間での混色を抑制できる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素共有ユニット５３９毎に画素回路２１０が設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に画素回路２１０を設けた場合に比べて、画素回路２１０を構成するトランジスタ（増幅トランジスタＡＭＰ，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ，ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
更に、撮像装置１では、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２００に設ける場合に比べて、第１基板１００と第２基板２００とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２１０を構成するトランジスタの形成領域（半導体層２００Ｓ）を十分な大きさで確保することができる。これにより、画素回路２１０に備わるトランジスタのノイズを低減することが可能となり、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
以下、上記実施の形態に係る撮像装置１の変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
＜６．２．変形例１＞
図７６～図８０は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図７６は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図６９に対応する。図７７は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７０に対応する。図７８は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７１に対応する。図７９は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図７２に対応する。図８０は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図７３に対応する。
本変形例では、図７７に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記実施の形態で説明したずれ（図７０）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図７に記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図７６～図８０に記載の撮像装置１の変形例１は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記実施の形態で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記実施の形態で説明した平面レイアウト（図６８Ａ，図６８Ｂ）と同じである。したがって、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜６．３．変形例２＞
図８１～図８６は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図８１は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図６８Ａに対応する。図８２は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図６９に対応する。図８３は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７０に対応する。図８４は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７１に対応する。図８５は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図７２に対応する。図８６は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図７３に対応する。
本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図８２等）。この点において、本変形例の撮像装置１の平面構成は、上記実施の形態で説明した撮像装置１の平面構成と異なっている。
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図８１）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図８１ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記実施の形態で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記実施の形態で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図８３）。これにより、上記実施の形態で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図８２）。
ここで、第２基板２００の画素共有ユニット５３９の外形について、図８２および図８３を参照して説明する。例えば、図８１に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図８３の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図８３の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の画素共有ユニット５３９の外形は、次の４つの外縁により決まる。
第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図８３の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図８３の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図８３の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図８３の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図８３の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図８３の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図８３の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図８３の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
このような第１，第２，第３，第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜６．４．変形例３＞
図８７～図９２は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図８７は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図６８Ｂに対応する。図８８は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図６９に対応する。図８９は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７０に対応する。図９０は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７１に対応する。図９１は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図７２に対応する。図９２は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図７３に対応する。
本変形例では、第２基板２００の半導体層２００Ｓが、Ｈ方向に延在している（図８９）。即ち、上記図８２等に示した撮像装置１の平面構成を９０度回転させた構成に略対応している。
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図８７）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図８７ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図８９）。したがって、上記実施の形態で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図８８）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図９１）、第４配線層Ｗ４はＶ方向に延在している（図９２）。
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。例えば、上記実施の形態および変形例１で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。
＜６．５．変形例４＞
図９３は、上記実施の形態に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図９３は、上記実施の形態で説明した図６４に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
コンタクト部２０３，２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１，２０２，３０１，３０２に加えてコンタクト部２０３，２０４，３０３，３０４により接続されている。
次に、図９４および図９５を用いてこの撮像装置１の動作について説明する。図９４には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図９５には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
このようなコンタクト部２０３，２０４，３０３，３０４を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。コンタクト部３０３,３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
＜６．６．変形例５＞
図９６は、上記実施の形態に係る撮像装置１の断面構成の一変形例を表したものである。図９６は、上記実施の形態で説明した図６７に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
＜６．７．変形例６＞
図９７は、上記実施の形態に係る撮像装置１の画素回路の一変形例を表したものである。図９７は、上記実施の形態で説明した図６５に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
本変形例の撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記実施の形態で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記実施の形態で説明したのと同様の効果を得ることができる。
＜６．８．変形例７＞
図９８は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図６８Ｂ参照）。
上記実施の形態では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図６７参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep Trench Isolation）構造を有していてもよい。
＜６．９．適用例＞
図９９は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路２４３は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部２４６は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
次に、撮像システム７における撮像手順について説明する。
図１００は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
撮像装置１は、撮像により得られた画像データをＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム７に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
＜６．１０．応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図１０１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１０１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１０１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図１０２は、撮像部１２０３１の設置位置の例を示す図である。
図１０２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図１０２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
[応用例２]
図１０３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図１０３では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図１０４は、図１０３に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
以上、第１～第３の実施形態、変形例、及び具体例を挙げて、本開示にかかる技術を説明した。ただし、本開示にかかる技術は、上記実施形態等に限定されるものではなく、種々の変形が可能である。
さらに、各実施形態で説明した構成および動作の全てが本開示の構成および動作として必須であるとは限らない。たとえば、各実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素は、任意の構成要素として理解されるべきである。
本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」又は「含まれる」という用語は、「含まれるものとして記載されたものに限定されない」と解釈されるべきである。「有する」という用語は、「有するものとして記載されたものに限定されない」と解釈されるべきである。
本明細書で使用した用語には、単に説明の便宜のために用いたものであって、構成および動作を限定したものではないものが含まれる。たとえば、「右」、「左」、「上」、「下」といった用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示す。これらに類似する用語や同様の趣旨の用語についても同様である。
なお、本開示にかかる技術は、以下のような構成を取ることも可能である。以下の構成を備える本開示にかかる技術によれば、第２絶縁層を積層した第２半導体基板を有する第２基板において、第２絶縁層に含まれる配線、又は第２半導体基板の周囲の空間の誘電率を低下させることができる。よって、本開示に係る技術は、撮像装置の三次元構造に起因して生じる容量成分を低減し、撮像装置の特性を向上させることができる。本開示にかかる技術が奏する効果は、ここに記載された効果に必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
（１）
光電変換を行うセンサ画素を有する第１基板と、
前記センサ画素から出力された電荷に基づいて画素信号を出力する画素回路を有する第２基板と、
前記画素信号を信号処理する処理回路を有する第３基板と
を備え、
前記第１基板、前記第２基板、及び前記第３基板は、この順に積層され、
前記センサ画素から電荷を読み出し、前記画素信号を出力するまでの回路の周囲の少なくともいずれかの領域には、低誘電率領域が設けられる、撮像装置。
（２）
前記センサ画素は、光電変換素子と、前記光電変換素子に電気的に接続された転送トランジスタと、前記転送トランジスタを介して前記光電変換素子から出力された前記電荷を一時的に保持するフローティングディフュージョンとを有し、
前記画素回路は、前記フローティングディフュージョンの電位を所定の電位にリセットするリセットトランジスタと、前記フローティングディフュージョンに保持された前記電荷のレベルに応じた電圧の信号を前記画素信号として生成する増幅トランジスタと、前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタとを有する、上記（１）に記載の撮像装置。
（３）
前記第１基板は、前記光電変換素子、前記転送トランジスタ、及び前記フローティングディフュージョンが表面側に設けられた第１半導体基板を含み、
前記第２基板は、前記リセットトランジスタ、前記増幅トランジスタ、及び前記選択トランジスタが表面側に設けられた第２半導体基板を含み、
前記第２基板は、前記第１半導体基板の前記表面側に、前記第２半導体基板の前記表面と反対の裏面側を向けて貼り合わせられる、上記（２）に記載の撮像装置。
（４）
前記センサ画素と前記画素回路とは、前記第２半導体基板を貫通する貫通孔の内部に設けられた貫通配線によって電気的に接続され、
前記低誘電率領域は、前記貫通孔の内部の前記貫通配線の周囲の領域に少なくとも設けられる、上記（３）に記載の撮像装置。
（５）
前記貫通配線は、前記フローティングディフュージョンと前記増幅トランジスタとを電気的に接続する、上記（４）に記載の撮像装置。
（６）
前記第１基板は、前記光電変換素子、及び前記転送トランジスタを前記センサ画素ごとに有し、かつ前記フローティングディフュージョンを複数の前記センサ画素ごとに共有し、
前記第２基板は、前記フローティングディフュージョンを共有する複数の前記センサ画素ごとに前記画素回路を有し、
前記貫通配線は、複数の前記センサ画素ごとに共有された前記フローティングディフュージョンと前記増幅トランジスタとを電気的に接続する、上記（４）又は（５）に記載の撮像装置。
（７）
前記低誘電率領域は、前記貫通配線と、前記第２半導体基板との間の領域に少なくとも設けられる、上記（４）～（６）のいずれか一項に記載の撮像装置。
（８）
前記低誘電率領域は、前記貫通配線を全周に亘って囲む領域に設けられる、上記（７）に記載の撮像装置。
（９）
前記低誘電率領域は、前記貫通孔の内周に沿った領域に設けられる、上記（４）～（８）のいずれか一項に記載の撮像装置。
（１０）
前記低誘電率領域は、前記貫通孔の内側面のサイドウォールに相当する領域に設けられる、上記（９）に記載の撮像装置。
（１１）
前記貫通配線は、前記貫通孔の内部に複数設けられる、上記（９）又は（１０）に記載の撮像装置。
（１２）
前記低誘電率領域は、前記リセットトランジスタ、前記増幅トランジスタ、又は前記選択トランジスタのいずれか１つ以上の側方の領域に設けられる、上記（４）～（１１）のいずれか一項に記載の撮像装置。
（１３）
前記低誘電率領域は、少なくとも前記第２半導体基板の側方に対応する領域に設けられる、上記（１２）に記載の撮像装置。
（１４）
前記低誘電率領域は、前記貫通孔を埋め込む絶縁材料とはエッチングレートが異なる絶縁材料で囲まれた領域に設けられる、上記（１３）に記載の撮像装置。
（１５）
前記低誘電率領域は、前記リセットトランジスタ、前記増幅トランジスタ、又は前記選択トランジスタのいずれか１つ以上の下方の領域に設けられる、上記（４）～（１４）のいずれか一項に記載の撮像装置。
（１６）
前記低誘電率領域は、積層方向から平面視した場合に、前記第２半導体基板に設けられた前記増幅トランジスタと、前記第１半導体基板に設けられた前記転送トランジスタのゲート電極とが重なり合う平面領域に少なくとも設けられる、上記（１５）に記載の撮像装置。
（１７）
前記低誘電率領域は、前記第２半導体基板の前記裏面と隣接して設けられる、上記（１５）又（１６）に記載の撮像装置。
（１８）
前記第２基板に設けられる配線のうち前記貫通配線と電気的に接続する配線の周囲の領域には、前記低誘電率領域が設けられる、上記（４）～（１７）のいずれか一項に記載の撮像装置。
（１９）
前記低誘電率領域の平面形状は、矩形形状である、上記（１）～（１８）のいずれか一項に記載の撮像装置。
（２０）
前記低誘電率領域は、空隙領域である、上記（１）～（１９）のいずれか一項に記載の撮像装置。
本出願は、日本国特許庁において２０１９年６月２６日に出願された日本特許出願番号２０１９－１１８６４７号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (19)

  1. 光電変換を行うセンサ画素を有する第１基板と、
    前記センサ画素から出力された電荷に基づいて画素信号を出力する画素回路と、第２半導体基板と、複数の配線とを有する第２基板と、
    前記画素信号を信号処理する処理回路を有する第３基板と
    を備え、
    前記第１基板、前記第２基板、及び前記第３基板は、この順に積層され、
    前記第１基板および前記第２基板には、絶縁領域と、前記絶縁領域の誘電率よりも低い誘電率を有する低誘電率領域とが設けられ、
    前記センサ画素と前記画素回路とは、前記第２半導体基板を貫通すると共に前記複数の配線のそれぞれと接続される貫通配線によって電気的に接続され、
    前記低誘電率領域は、互いに物理的に分離された第１低誘電率領域及び第２低誘電率領域を含み、
    前記第１低誘電率領域は、前記貫通配線の周囲の領域に設けられ、
    前記第２低誘電率領域は、前記複数の配線同士の間の領域に設けられる
    撮像装置。
  2. 前記センサ画素は、光電変換素子と、前記光電変換素子に電気的に接続された転送トランジスタと、前記転送トランジスタを介して前記光電変換素子から出力された前記電荷を一時的に保持するフローティングディフュージョンとを有し、
    前記画素回路は、前記フローティングディフュージョンの電位を所定の電位にリセットするリセットトランジスタと、前記フローティングディフュージョンに保持された前記電荷のレベルに応じた電圧の信号を前記画素信号として生成する増幅トランジスタと、前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタとを有する、請求項１に記載の撮像装置。
  3. 前記第１基板は、前記光電変換素子、前記転送トランジスタ、及び前記フローティングディフュージョンが表面側に設けられた第１半導体基板を含み、
    前記第２半導体基板は、前記リセットトランジスタ、前記増幅トランジスタ、及び前記選択トランジスタが表面側に設けられ、
    前記第２基板は、前記第１半導体基板の前記表面側に、前記第２半導体基板の前記表面と反対の裏面側を向けて貼り合わせられる、請求項２に記載の撮像装置。
  4. 前記貫通配線は、前記フローティングディフュージョンと前記増幅トランジスタとを電気的に接続する、請求項３に記載の撮像装置。
  5. 前記第１基板は、前記光電変換素子、及び前記転送トランジスタを前記センサ画素ごとに有し、かつ前記フローティングディフュージョンを複数の前記センサ画素ごとに共有し、
    前記第２基板は、前記フローティングディフュージョンを共有する複数の前記センサ画素ごとに前記画素回路を有し、
    前記貫通配線は、複数の前記センサ画素ごとに共有された前記フローティングディフュージョンと前記増幅トランジスタとを電気的に接続する、請求項３に記載の撮像装置。
  6. 前記低誘電率領域は、前記貫通配線と、前記第２半導体基板との間の領域に少なくとも設けられる、請求項３に記載の撮像装置。
  7. 前記低誘電率領域は、前記貫通配線を全周に亘って囲む領域に設けられる、請求項６に記載の撮像装置。
  8. 前記第２半導体基板は、前記貫通配線が貫通する貫通孔を有し、
    前記低誘電率領域は、前記貫通孔の内周に沿った領域に設けられる、請求項３に記載の撮像装置。
  9. 前記低誘電率領域は、前記貫通孔の内側面のサイドウォールに相当する領域に設けられる、請求項８に記載の撮像装置。
  10. 前記貫通配線は、前記貫通孔の内部に複数設けられる、請求項８に記載の撮像装置。
  11. 前記低誘電率領域は、前記リセットトランジスタ、前記増幅トランジスタ、又は前記選択トランジスタのいずれか１つ以上の側方の領域に設けられる、請求項３に記載の撮像装置。
  12. 前記低誘電率領域は、少なくとも前記第２半導体基板の側方に対応する領域に設けられる、請求項１に記載の撮像装置。
  13. 前記低誘電率領域は、前記貫通孔を埋め込む絶縁材料とはエッチングレートが異なる絶縁材料で囲まれた領域に設けられる、請求項８に記載の撮像装置。
  14. 前記低誘電率領域は、前記リセットトランジスタ、前記増幅トランジスタ、又は前記選択トランジスタのいずれか１つ以上の下方の領域に設けられる、請求項３に記載の撮像装置。
  15. 前記低誘電率領域は、積層方向から平面視した場合に、前記第２半導体基板に設けられた前記増幅トランジスタと、前記第１半導体基板に設けられた前記転送トランジスタのゲート電極とが重なり合う平面領域に少なくとも設けられる、請求項１４に記載の撮像装置。
  16. 前記低誘電率領域は、前記第２半導体基板の前記裏面と隣接して設けられる、請求項１４に記載の撮像装置。
  17. 前記低誘電率領域の平面形状は、矩形形状である、請求項１に記載の撮像装置。
  18. 前記低誘電率領域は、空隙と、前記空隙の内部の一部を埋め込むと共に、前記低誘電率領域の周囲よりも低い比誘電率の低誘電率材料とによって構成される、請求項１に記載の撮像装置。
  19. 前記低誘電率領域を構成する前記低誘電率材料は、炭素添加シリコンまたはポーラスシリカである、請求項１８に記載の撮像装置。
JP2021526985A 2019-06-26 2020-06-22 撮像装置 Active JP7633157B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019118647 2019-06-26
JP2019118647 2019-06-26
PCT/JP2020/024448 WO2020262320A1 (ja) 2019-06-26 2020-06-22 撮像装置

Publications (2)

Publication Number Publication Date
JPWO2020262320A1 JPWO2020262320A1 (ja) 2020-12-30
JP7633157B2 true JP7633157B2 (ja) 2025-02-19

Family

ID=74060099

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021526985A Active JP7633157B2 (ja) 2019-06-26 2020-06-22 撮像装置

Country Status (5)

Country Link
US (2) US12052525B2 (ja)
JP (1) JP7633157B2 (ja)
CN (1) CN113853782B (ja)
TW (1) TWI872085B (ja)
WO (1) WO2020262320A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220231064A1 (en) * 2021-01-19 2022-07-21 Samsung Electronics Co., Ltd. Image sensor with multiple color filters
JP2022147587A (ja) * 2021-03-23 2022-10-06 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び撮像装置
WO2022249596A1 (ja) * 2021-05-26 2022-12-01 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像素子の製造方法
JP2022184222A (ja) * 2021-05-31 2022-12-13 ソニーセミコンダクタソリューションズ株式会社 撮像素子
JP7844507B2 (ja) * 2022-01-05 2026-04-13 キヤノン株式会社 光電変換装置、光電変換システム、移動体、半導体基板
WO2023162749A1 (ja) * 2022-02-22 2023-08-31 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
JP2023130928A (ja) * 2022-03-08 2023-09-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置、光検出装置、及び電子機器
JP2023146662A (ja) * 2022-03-29 2023-10-12 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
EP4280282A1 (en) * 2022-05-18 2023-11-22 Canon Kabushiki Kaisha Radiation detector and radiation imaging system
DE102023204145A1 (de) * 2022-05-18 2023-11-23 Canon Kabushiki Kaisha Strahlungsdetektor und strahlungsbildgebungssystem
CN116130499A (zh) * 2022-05-31 2023-05-16 神盾股份有限公司 光感测单元及光感测装置
CN119744573A (zh) * 2022-10-04 2025-04-01 索尼半导体解决方案公司 固态成像装置
JP2024063426A (ja) * 2022-10-26 2024-05-13 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
WO2024122395A1 (ja) * 2022-12-07 2024-06-13 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法
WO2024142692A1 (ja) * 2022-12-28 2024-07-04 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
KR20250165374A (ko) * 2023-03-31 2025-11-25 소니 세미컨덕터 솔루션즈 가부시키가이샤 광 검출 장치 및 전자 기기
WO2025069258A1 (ja) * 2023-09-27 2025-04-03 ソニーセミコンダクタソリューションズ株式会社 半導体装置および光検出装置
CN117457650B (zh) * 2023-12-21 2024-04-05 合肥晶合集成电路股份有限公司 一种半导体集成器件及其制造方法
KR20250171994A (ko) * 2024-05-31 2025-12-09 에스케이하이닉스 주식회사 이미지 센싱 장치 및 이를 포함하는 촬영 장치
WO2025263397A1 (ja) * 2024-06-20 2025-12-26 ソニーセミコンダクタソリューションズ株式会社 光検出素子及び電子機器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015400A (ja) 2010-07-02 2012-01-19 Canon Inc 固体撮像装置
JP2012079861A (ja) 2010-09-30 2012-04-19 Canon Inc 固体撮像装置
WO2018037667A1 (ja) 2016-08-25 2018-03-01 ソニーセミコンダクタソリューションズ株式会社 半導体装置、撮像装置、および半導体装置の製造方法
WO2018186194A1 (ja) 2017-04-04 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
JP2019009154A (ja) 2017-06-20 2019-01-17 キヤノン株式会社 光電変換装置および機器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7095460B2 (en) * 2001-02-26 2006-08-22 Samsung Electronics Co., Ltd. Thin film transistor array substrate using low dielectric insulating layer and method of fabricating the same
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5791571B2 (ja) * 2011-08-02 2015-10-07 キヤノン株式会社 撮像素子及び撮像装置
TWI583195B (zh) 2012-07-06 2017-05-11 新力股份有限公司 A solid-state imaging device and a solid-state imaging device, and an electronic device
JP2014022561A (ja) 2012-07-18 2014-02-03 Sony Corp 固体撮像装置、及び、電子機器
JP2015032687A (ja) * 2013-08-02 2015-02-16 ソニー株式会社 撮像素子、電子機器、および撮像素子の製造方法
JP6245474B2 (ja) * 2014-04-21 2017-12-13 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、並びに、電子機器
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
WO2017126024A1 (ja) * 2016-01-19 2017-07-27 オリンパス株式会社 固体撮像装置および撮像装置
WO2018186196A1 (ja) * 2017-04-04 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
KR102421726B1 (ko) * 2017-09-25 2022-07-15 삼성전자주식회사 이미지 센서
US10498996B2 (en) * 2017-11-14 2019-12-03 Semiconductor Components Industries, Llc Pixel control signal verification in a stacked image sensor
JP7313829B2 (ja) * 2019-01-29 2023-07-25 キヤノン株式会社 撮像素子および撮像装置
JP2020191334A (ja) * 2019-05-20 2020-11-26 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
KR102771906B1 (ko) * 2019-11-06 2025-02-28 삼성전자주식회사 이미지 센서 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015400A (ja) 2010-07-02 2012-01-19 Canon Inc 固体撮像装置
JP2012079861A (ja) 2010-09-30 2012-04-19 Canon Inc 固体撮像装置
WO2018037667A1 (ja) 2016-08-25 2018-03-01 ソニーセミコンダクタソリューションズ株式会社 半導体装置、撮像装置、および半導体装置の製造方法
WO2018186194A1 (ja) 2017-04-04 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
JP2019009154A (ja) 2017-06-20 2019-01-17 キヤノン株式会社 光電変換装置および機器

Also Published As

Publication number Publication date
WO2020262320A1 (ja) 2020-12-30
US20240381008A1 (en) 2024-11-14
TW202105758A (zh) 2021-02-01
CN113853782A (zh) 2021-12-28
CN113853782B (zh) 2024-08-13
JPWO2020262320A1 (ja) 2020-12-30
US12052525B2 (en) 2024-07-30
US20220353449A1 (en) 2022-11-03
TWI872085B (zh) 2025-02-11

Similar Documents

Publication Publication Date Title
JP7633157B2 (ja) 撮像装置
JP7669453B2 (ja) 固体撮像素子
JP7784503B2 (ja) 半導体装置及びその製造方法
JP7675650B2 (ja) 半導体装置及びその製造方法
JP7592013B2 (ja) 撮像装置
JP7637742B2 (ja) 固体撮像素子
JP7624389B2 (ja) 撮像装置
WO2020262582A1 (ja) 半導体装置及びその製造方法
JP7568620B2 (ja) 固体撮像装置
JP7566738B2 (ja) 固体撮像装置及び電子機器
JP7635123B2 (ja) 撮像装置
TWI868171B (zh) 攝像裝置
WO2020262131A1 (ja) 撮像装置
KR20220101089A (ko) 촬상 소자 및 촬상 소자의 제조 방법
JP7600108B2 (ja) 半導体装置および撮像装置
JP7767319B2 (ja) 固体撮像装置
WO2020179494A1 (ja) 半導体装置および撮像装置
CN118648110A (zh) 比较器、光检测元件和电子设备
JP7664250B2 (ja) 撮像素子
WO2024176641A1 (ja) 固体撮像装置及び電子機器
WO2023243440A1 (ja) 比較器、光検出素子および電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230614

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240813

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20241015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250206

R150 Certificate of patent or registration of utility model

Ref document number: 7633157

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150