JP7633788B2

JP7633788B2 - Ceramic electronic components and their manufacturing method

Info

Publication number: JP7633788B2
Application number: JP2020163298A
Authority: JP
Inventors: 一樹山田; 稚明村井
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2020-09-29
Filing date: 2020-09-29
Publication date: 2025-02-20
Anticipated expiration: 2040-09-29
Also published as: JP2022055716A

Description

本発明は、セラミック電子部品およびその製造方法に関する。 The present invention relates to ceramic electronic components and their manufacturing methods.

積層セラミックコンデンサなどのセラミック電子部品が開発されている（例えば、特許文献１，２参照）。電子機器の小型化に伴い、電子機器に搭載されるセラミック電子部品についても、さらなる小型化が求められている。セラミック電子部品の基本特性である容量値は、誘電率が同等の誘電体材料を用いた場合に、誘電体層の厚さ、誘電体層の面積、および誘電体層の積層数で規定される。セラミック電子部品では、誘電体層とほぼ同数の内部電極層が設けられており、体積に占める内部電極層の割合が大きくなっている。制限された体積からより大きな容量を取り出すためには、内部電極層を薄くし、内部電極層の積層数を多くすることが望まれる。 Ceramic electronic components such as multilayer ceramic capacitors have been developed (see, for example, Patent Documents 1 and 2). As electronic devices become smaller, ceramic electronic components mounted on electronic devices are also required to be further smaller. The capacitance value, which is a basic characteristic of ceramic electronic components, is determined by the thickness, area, and number of laminated dielectric layers when a dielectric material with the same dielectric constant is used. Ceramic electronic components are provided with approximately the same number of internal electrode layers as the dielectric layers, and the proportion of the internal electrode layers in the volume is large. In order to extract a larger capacity from a limited volume, it is desirable to make the internal electrode layers thinner and increase the number of laminated internal electrode layers.

特開平８－０７８２６７号公報Japanese Patent Application Publication No. 8-078267 特開２００１－１２２６６０号公報JP 2001-122660 A

しかしながら、内部電極層を薄くすると、内部電極層の連続率が低下するおそれがある。 However, making the internal electrode layer thinner may result in a decrease in the continuity rate of the internal electrode layer.

本発明は、上記課題に鑑みなされたものであり、内部電極層の高連続率を実現することができるセラミック電子部品およびその製造方法を提供することを目的とする。 The present invention has been made in consideration of the above problems, and aims to provide a ceramic electronic component that can achieve a high continuity rate of the internal electrode layer, and a manufacturing method thereof.

本発明に係るセラミック電子部品は、セラミックを主成分とする複数の誘電体層と、複数の内部電極層と、が積層され、複数の前記内部電極層が、対向する２端面の少なくともいずれか一方に露出するように形成された積層チップを備え、前記内部電極層には、前記２端面が対向する方向と前記複数の内部電極層が積層される方向で形成される断面において、前記内部電極層内に閉塞する複数の空隙が、前記２端面が対向する方向に沿って間隔を空けて並ぶように設けられていることを特徴とする。 The ceramic electronic component according to the present invention comprises a laminated chip in which a plurality of dielectric layers, the main component of which is ceramic, and a plurality of internal electrode layers are laminated, and the plurality of internal electrode layers are formed so as to be exposed on at least one of two opposing end faces, and the internal electrode layers are characterized in that in a cross section formed in the direction in which the two end faces face each other and in the direction in which the plurality of internal electrode layers are laminated, a plurality of voids that are closed within the internal electrode layers are provided so as to be aligned at intervals along the direction in which the two end faces face each other.

上記セラミック電子部品において、前記２端面が対向する方向における前記内部電極層の長さに対する、前記２端面が対向する方向における前記空隙の長さの合計は、３％以上、９０％以下であってもよい。 In the above ceramic electronic component, the sum of the length of the gap in the direction in which the two end faces face each other may be 3% or more and 90% or less of the length of the internal electrode layer in the direction in which the two end faces face each other.

上記セラミック電子部品において、前記２端面が対向する方向における前記内部電極層の長さに対する、前記２端面が対向する方向における前記空隙の長さの合計は、１５％以上、８０％以下であってもよい。 In the above ceramic electronic component, the sum of the length of the gap in the direction in which the two end faces face each other may be 15% or more and 80% or less of the length of the internal electrode layer in the direction in which the two end faces face each other.

上記セラミック電子部品において、前記２端面が対向する方向における前記内部電極層の長さに対する、前記２端面が対向する方向における前記空隙の長さの合計は、３０％以上、６５％以下であってもよい。 In the above ceramic electronic component, the sum of the length of the gap in the direction in which the two end faces face each other may be 30% or more and 65% or less of the length of the internal electrode layer in the direction in which the two end faces face each other.

上記セラミック電子部品において、前記空隙と前記誘電体層との最短距離は、積層方向における前記空隙の長さよりも大きくてもよい。 In the ceramic electronic component, the shortest distance between the gap and the dielectric layer may be greater than the length of the gap in the stacking direction.

上記セラミック電子部品において、積層方向における前記空隙の長さは、０．０３μｍ以上、０．８μｍ以下であってもよい。 In the above ceramic electronic component, the length of the void in the stacking direction may be 0.03 μm or more and 0.8 μm or less.

上記セラミック電子部品において、前記２端面が対向する方向における前記空隙の長さは、０．０３μｍ以上、５．０μｍ以下であってもよい。 In the above ceramic electronic component, the length of the gap in the direction in which the two end faces face each other may be 0.03 μm or more and 5.0 μm or less.

本発明に係るセラミック電子部品の製造方法は、誘電体グリーンシートに、真空成膜プロセスによって内部電極パターンを成膜することによって積層単位を形成する工程と、前記誘電体グリーンシート同士が対向して貼り合わされ、かつ前記内部電極パターン同士が対向して貼り合わされるように、前記積層単位を積層することで積層体を形成する工程と、前記積層体を略直方体形状にカットし、前記内部電極パターンを、対向する２端面の少なくともいずれか一方に露出させる工程と、前記積層体を焼成する工程と、を含み、前記内部電極パターンから得られる内部電極層において、前記内部電極層内に閉塞する複数の空隙が、前記２端面が対向する方向に沿って間隔を空けて並ぶように、前記焼成する工程の条件を調整することを特徴とする。 The method for manufacturing a ceramic electronic component according to the present invention includes the steps of forming a laminate unit by forming an internal electrode pattern on a dielectric green sheet by a vacuum film-forming process, laminating the laminate units to form a laminate such that the dielectric green sheets are bonded to each other facing each other and the internal electrode patterns are bonded to each other facing each other, cutting the laminate into a substantially rectangular parallelepiped shape and exposing the internal electrode pattern on at least one of the two opposing end faces, and firing the laminate, and is characterized in that the conditions of the firing step are adjusted so that in the internal electrode layer obtained from the internal electrode pattern, a plurality of voids blocked in the internal electrode layer are arranged at intervals along the direction in which the two end faces face each other.

本発明によれば、内部電極層の高連続率を実現することができるセラミック電子部品およびその製造方法を提供することができる。 The present invention provides a ceramic electronic component that can achieve a high continuity rate of the internal electrode layer and a method for manufacturing the same.

積層セラミックコンデンサの部分断面斜視図である。FIG. 2 is a partial cross-sectional perspective view of a multilayer ceramic capacitor. 図１のＡ－Ａ線断面図である。2 is a cross-sectional view taken along line AA in FIG. 1. 図１のＢ－Ｂ線断面図である。2 is a cross-sectional view taken along line BB in FIG. 1. 内部電極層の連続率を表す図である。FIG. 4 is a diagram showing the continuity rate of internal electrode layers. （ａ）はＸ軸およびＺ軸によって構成されるＸＺ平面の断面における内部電極層１２の拡大図であり、（ｂ）は空隙に関係する各サイズについて説明するための図である。1A is an enlarged view of an internal electrode layer 12 in a cross section along the XZ plane defined by the X-axis and Z-axis, and FIG. 1B is a diagram for explaining the sizes related to the gap. 積層セラミックコンデンサの製造方法のフローを例示する図である。1A to 1C are diagrams illustrating a flow of a method for manufacturing a multilayer ceramic capacitor. （ａ）および（ｂ）は積層工程を例示する図である。1A and 1B are diagrams illustrating a lamination process.

以下、図面を参照しつつ、実施形態について説明する。 The following describes the embodiment with reference to the drawings.

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。なお、図１において、Ｘ軸方向（第１方向）は、積層チップ１０の長さ方向であって、積層チップ１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｙ軸方向（第２方向）は、内部電極層の幅方向である。Ｚ軸方向は、積層方向である。Ｘ軸方向と、Ｙ軸方向と、Ｚ軸方向とは、互いに直交している。 (Embodiment)
FIG. 1 is a partial cross-sectional perspective view of a multilayer ceramic capacitor 100 according to an embodiment. FIG. 2 is a cross-sectional view taken along line A-A in FIG. 1. FIG. 3 is a cross-sectional view taken along line B-B in FIG. 1. As illustrated in FIGS. 1 to 3, the multilayer ceramic capacitor 100 includes a laminated chip 10 having a substantially rectangular parallelepiped shape, and external electrodes 20a, 20b provided on two opposing end faces of the laminated chip 10. Of the four faces of the laminated chip 10 other than the two end faces, the two faces other than the upper and lower faces in the lamination direction are referred to as side faces. The external electrodes 20a, 20b extend on the upper, lower and two side faces in the lamination direction of the laminated chip 10. However, the external electrodes 20a, 20b are spaced apart from each other. In FIG. 1, the X-axis direction (first direction) is the length direction of the laminated chip 10, the direction in which the two end faces of the laminated chip 10 face each other, and the direction in which the external electrodes 20a and 20b face each other. The Y-axis direction (second direction) is the width direction of the internal electrode layers, the Z-axis direction is the stacking direction, and the X-axis direction, the Y-axis direction, and the Z-axis direction are perpendicular to each other.

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、卑金属材料を含む内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。 The laminated chip 10 has a configuration in which dielectric layers 11 containing a ceramic material that functions as a dielectric and internal electrode layers 12 containing a base metal material are alternately laminated. The edges of each internal electrode layer 12 are alternately exposed to the end face of the laminated chip 10 on which the external electrode 20a is provided and the end face on which the external electrode 20b is provided. As a result, each internal electrode layer 12 is alternately conductive to the external electrode 20a and the external electrode 20b. As a result, the laminated ceramic capacitor 100 has a configuration in which multiple dielectric layers 11 are laminated via the internal electrode layers 12. In addition, in the laminate of the dielectric layers 11 and the internal electrode layers 12, the internal electrode layer 12 is arranged on the outermost layer in the lamination direction, and the upper and lower surfaces of the laminate are covered by the cover layer 13. The cover layer 13 is mainly composed of a ceramic material. For example, the material of the cover layer 13 is the same as that of the dielectric layer 11 and the ceramic material.

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。 The size of the multilayer ceramic capacitor 100 is, for example, 0.25 mm long, 0.125 mm wide, and 0.125 mm high, or 0.4 mm long, 0.2 mm wide, and 0.2 mm high, or 0.6 mm long, 0.3 mm wide, and 0.3 mm high, or 1.0 mm long, 0.5 mm wide, and 0.5 mm high, or 3.2 mm long, 1.6 mm wide, and 1.6 mm high, or 4.5 mm long, 3.2 mm wide, and 2.5 mm high, but is not limited to these sizes.

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。内部電極層１２の平均厚みは、例えば、１μｍ以下である。誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。１層あたりの誘電体層１１の厚みは、例えば、０．０１μｍ以上５．０μｍ以下であり、または０．１μｍ以上３．０μｍ以下であり、または０．２μｍ以上１．０μｍ以下である。 The internal electrode layers 12 are mainly composed of base metals such as Ni (nickel), Cu (copper), and Sn (tin). Noble metals such as Pt (platinum), Pd (palladium), Ag (silver), and Au (gold), or alloys containing these metals, may also be used as the internal electrode layers 12. The average thickness of the internal electrode layers 12 is, for example, 1 μm or less. The dielectric layers 11 are mainly composed of a ceramic material having a perovskite structure represented by the general formula ABO _3. The perovskite structure includes ABO _3-α , which is deviated from the stoichiometric composition. For example, the ceramic material may be _BaTiO3 (barium titanate), _CaZrO3 (calcium zirconate), _CaTiO3 (calcium titanate), _SrTiO3 (strontium titanate), Ba1 _-x- _yCaxSryTi1 -zZrzO3 (0≦x≦ ₁ , 0≦y≦1, 0≦z≦1 ₎ which forms a perovskite structure, etc. _The thickness of each dielectric layer 11 is, for example, 0.01 μm or more and 5.0 μm or less, or 0.1 μm or more and _3.0 μm or less, or 0.2 μm or more and 1.0 μm or less.

誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を主相とするセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。本実施形態においては、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム）を用いる。誘電体層１１は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とするセラミック原材料粉末を含む誘電体材料を焼成することによって得られる。 The dielectric layer 11 is mainly composed of a ceramic material having a perovskite structure represented by the general formula _ABO3 as a main phase. The perovskite structure includes _ABO3-α , which is not stoichiometric. In this embodiment, _BaTiO3 (barium titanate) is used as the ceramic material. The dielectric layer 11 is obtained by firing a dielectric material including a ceramic raw material powder having a perovskite structure as a main component, for example.

図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該電気容量を生じる領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された隣接する内部電極層１２同士が対向する領域である。 As illustrated in FIG. 2, the region where the internal electrode layer 12 connected to the external electrode 20a and the internal electrode layer 12 connected to the external electrode 20b face each other is a region that generates capacitance in the multilayer ceramic capacitor 100. Therefore, this region that generates capacitance is referred to as the capacitance region 14. In other words, the capacitance region 14 is a region where adjacent internal electrode layers 12 connected to different external electrodes face each other.

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージン１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン１５は、電気容量を生じない領域である。 The region where the internal electrode layers 12 connected to the external electrode 20a face each other without an internal electrode layer 12 connected to the external electrode 20b being interposed therebetween is called the end margin 15. The region where the internal electrode layers 12 connected to the external electrode 20b face each other without an internal electrode layer 12 connected to the external electrode 20a being interposed therebetween is also the end margin 15. In other words, the end margin 15 is the region where the internal electrode layers 12 connected to the same external electrode face each other without an internal electrode layer 12 connected to a different external electrode being interposed therebetween. The end margin 15 is a region that does not generate electrical capacitance.

図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。サイドマージン１６も、電気容量を生じない領域である。 As shown in FIG. 3, in the laminated chip 10, the area extending from the two sides of the laminated chip 10 to the internal electrode layer 12 is called the side margin 16. In other words, the side margin 16 is a region that is provided to cover the ends of the multiple internal electrode layers 12 that are laminated in the laminated structure and extend to the two side surfaces. The side margin 16 is also a region that does not generate electrical capacitance.

電子機器の小型化に伴い、電子機器に搭載される積層セラミックコンデンサ１００についても、さらなる小型化が求められている。積層セラミックコンデンサ１００の基本特性である容量値は、誘電率が同等の誘電体材料を用いた場合に、誘電体層１１の厚さ、誘電体層１１の面積、および誘電体層１１の積層数で規定される。積層セラミックコンデンサ１００では、誘電体層１１とほぼ同数の内部電極層１２が設けられており、体積に占める内部電極層１２の割合が大きくなっている。制限された体積からより大きな容量を取り出すためには、内部電極層１２を薄くし、内部電極層１２の積層数を多くすることが望まれる。 As electronic devices become smaller, further miniaturization is also required for the multilayer ceramic capacitors 100 mounted on the electronic devices. The capacitance value, which is a basic characteristic of the multilayer ceramic capacitor 100, is determined by the thickness of the dielectric layers 11, the area of the dielectric layers 11, and the number of laminated dielectric layers 11 when using dielectric materials with the same dielectric constant. In the multilayer ceramic capacitor 100, approximately the same number of internal electrode layers 12 as the dielectric layers 11 are provided, and the proportion of the volume occupied by the internal electrode layers 12 is large. In order to extract a larger capacity from a limited volume, it is desirable to make the internal electrode layers 12 thinner and increase the number of laminated internal electrode layers 12.

しかしながら、内部電極層１２を薄くすると、内部電極層１２の連続率が低下するおそれがある。図４は、連続率を表す図である。図４で例示するように、ある内部電極層１２における長さＬ０の観察領域において、その金属部分の長さＬ１，Ｌ２，・・・，Ｌｎを測定して合計し、金属部分の割合であるΣＬｎ／Ｌ０をその層の連続率と定義することができる。 However, when the internal electrode layer 12 is made thinner, the continuity rate of the internal electrode layer 12 may decrease. Figure 4 is a diagram showing the continuity rate. As shown in the example in Figure 4, in an observation area of length L0 in a certain internal electrode layer 12, the lengths L1, L2, ..., Ln of the metal parts are measured and added together, and the ratio of the metal parts, ΣLn/L0, can be defined as the continuity rate of that layer.

本実施形態に係る積層セラミックコンデンサ１００は、内部電極層１２の高連続率を実現することができる構成を有している。以下、詳細について説明する。 The multilayer ceramic capacitor 100 according to this embodiment has a configuration that can achieve a high continuity rate of the internal electrode layers 12. Details are described below.

図５（ａ）は、Ｘ軸およびＺ軸によって構成されるＸＺ平面の断面における内部電極層１２の拡大図である。図５（ａ）で例示するように、内部電極層１２には、Ｘ軸方向に沿って間隔を空けて並ぶように、内部電極層１２内で閉塞された複数の空隙１７が設けられている。例えば、Ｚ軸方向における各空隙１７の中央位置がＸ軸方向に沿って並んでいる。例えば、前記空隙１７の中央位置は内部電極層１２をＺ軸方向に５等分したとき中央の１／５の領域内にあればよい。空隙１７は、自由面が塑性変形することで応力を緩和する作用を有している。特に、積層チップ１０を焼成する際の誘電体層１１と内部電極層１２との間の熱収縮差に起因する応力を緩和することができる。Ｘ軸方向に沿って複数の空隙１７が設けられることによって、Ｘ軸方向の広い範囲にわたって応力を緩和することができる。それにより、内部電極層１２の途切れが抑制され、内部電極層１２の高連続率を実現することができる。 5A is an enlarged view of the internal electrode layer 12 in the cross section of the XZ plane formed by the X-axis and the Z-axis. As illustrated in FIG. 5A, the internal electrode layer 12 has a plurality of voids 17 that are closed within the internal electrode layer 12 so as to be spaced apart along the X-axis direction. For example, the center positions of the voids 17 in the Z-axis direction are aligned along the X-axis direction. For example, the center positions of the voids 17 may be within the central 1/5 region when the internal electrode layer 12 is divided into 5 equal parts in the Z-axis direction. The voids 17 have the effect of relieving stress by plastic deformation of the free surface. In particular, the stress caused by the difference in thermal contraction between the dielectric layer 11 and the internal electrode layer 12 when the laminated chip 10 is fired can be relieved. By providing a plurality of voids 17 along the X-axis direction, the stress can be relieved over a wide range in the X-axis direction. As a result, the discontinuity of the internal electrode layer 12 is suppressed, and a high continuity rate of the internal electrode layer 12 can be achieved.

なお、空隙１７が内部電極層１２内で閉塞していることにより、空隙１７は誘電体層１１に対して露出しなくなる。空隙１７が誘電体層１１に対して露出しないことで、容量値の低下を抑制することができる。また、空隙１７と誘電体層１１のセラミックとが接しないため、セラミックに応力が集中せずに、デラミネーション、クラックなどが抑制され、誘電体層１１の信頼性が向上する。 Since the voids 17 are closed within the internal electrode layer 12, the voids 17 are not exposed to the dielectric layer 11. By not exposing the voids 17 to the dielectric layer 11, it is possible to suppress a decrease in the capacitance value. In addition, since the voids 17 and the ceramic of the dielectric layer 11 do not come into contact with each other, stress is not concentrated in the ceramic, and delamination, cracks, etc. are suppressed, improving the reliability of the dielectric layer 11.

例えば、複数の空隙１７は、内部電極層１２の厚み方向の中央部２０％から８０％の範囲で、Ｘ軸方向に沿って並んでいる。または、複数の空隙１７は、内部電極層１２の厚み方向の中央部３０％から７０％の範囲で、Ｘ軸方向に沿って並んでいる。または、複数の空隙１７は、内部電極層１２の厚み方向の中央部４０％から６０％の範囲で、Ｘ軸方向に沿って並んでいる。 For example, the multiple voids 17 are aligned along the X-axis direction in a range of 20% to 80% of the center of the thickness direction of the internal electrode layer 12. Alternatively, the multiple voids 17 are aligned along the X-axis direction in a range of 30% to 70% of the center of the thickness direction of the internal electrode layer 12. Alternatively, the multiple voids 17 are aligned along the X-axis direction in a range of 40% to 60% of the center of the thickness direction of the internal electrode layer 12.

図５（ｂ）は、空隙１７に関係する各サイズについて説明するための図である。図５（ｂ）で例示するように、内部電極層１２の厚みを、寸法１とする。空隙１７と、誘電体層１１との最短距離を、寸法２とする。Ｘ軸方向における空隙１７の長さを、寸法３とする。Ｚ軸方向における空隙１７の長さを、寸法４とする。Ｘ軸方向において隣接する空隙１７との間隔を、寸法５とする。 Figure 5(b) is a diagram for explaining the various sizes related to the void 17. As illustrated in Figure 5(b), the thickness of the internal electrode layer 12 is dimension 1. The shortest distance between the void 17 and the dielectric layer 11 is dimension 2. The length of the void 17 in the X-axis direction is dimension 3. The length of the void 17 in the Z-axis direction is dimension 4. The distance between adjacent voids 17 in the X-axis direction is dimension 5.

寸法１～寸法５は、内部電極層１２の断面のＳＥＭ写真を用いて測定することができる。寸法１～寸法５として、それぞれの定義される方向に応じてＸ軸方向、Ｙ軸方向、Ｚ軸方向に沿って、最大値となる長さを採用する。必要に応じてＩｍａｇｅＪなどの画像解析ソフトを使用してもよい。 Dimensions 1 to 5 can be measured using SEM photographs of the cross section of the internal electrode layer 12. Dimensions 1 to 5 are the maximum lengths along the X-axis, Y-axis, and Z-axis directions, depending on which direction they are defined in. Image analysis software such as ImageJ may be used if necessary.

内部電極層１２において、各空隙１７のＸ軸方向における合計長さ（各空隙１７の寸法３の合計）が小さすぎると、十分に応力が緩和されないおそれがある。そこで、本実施形態においては、内部電極層１２のＸ軸方向の長さに対する、各空隙１７のＸ軸方向における合計長さの割合（存在率）に下限を設けることが好ましい。例えば、当該存在率は、３％以上であることが好ましく、１５％以上であることがより好ましく、３０％以上であることがさらに好ましい。一方、当該存在率が大きすぎると、内部電極層１２が層内で剥離してしまうなどの不具合が生じるおそれがある。そこで、当該存在率に上限を設けることが好ましい。例えば、当該存在率は、９０％以下であることが好ましく、８０％以下であることがより好ましく、６５％以下であることがさらに好ましい。 In the internal electrode layer 12, if the total length of each gap 17 in the X-axis direction (the sum of the dimensions 3 of each gap 17) is too small, there is a risk that stress will not be sufficiently alleviated. Therefore, in this embodiment, it is preferable to set a lower limit on the ratio (prevalence rate) of the total length of each gap 17 in the X-axis direction to the length of the internal electrode layer 12 in the X-axis direction. For example, the presence rate is preferably 3% or more, more preferably 15% or more, and even more preferably 30% or more. On the other hand, if the presence rate is too large, there is a risk of problems such as the internal electrode layer 12 peeling off within the layer. Therefore, it is preferable to set an upper limit on the presence rate. For example, the presence rate is preferably 90% or less, more preferably 80% or less, and even more preferably 65% or less.

空隙１７は、内部電極層１２において、Ｚ軸方向の略中央に位置していることが好ましい。この場合、寸法２＞寸法４の関係を実現することができる。この関係が実現されることで、最低限の電極厚さで、誘電体層１１と接触する電極厚さを保ちながら応力緩和のための空隙を形成できるため、積層数を増やして容量値を大きくすることができる。 The gap 17 is preferably located approximately in the center of the internal electrode layer 12 in the Z-axis direction. In this case, the relationship of dimension 2 > dimension 4 can be realized. By realizing this relationship, a gap for stress relaxation can be formed with a minimum electrode thickness while maintaining the electrode thickness that contacts the dielectric layer 11, so the number of layers can be increased to increase the capacitance value.

寸法１は、例えば、０．０１μｍ以上５．０μｍ以下であり、０．０５μｍ以上３．０μｍ以下であり、０．１μｍ以上１．０μｍ以下である。内部電極層１２がこのように薄層化されていても、空隙１７を設けることで、高連続率を実現することができる。 Dimension 1 is, for example, 0.01 μm or more and 5.0 μm or less, 0.05 μm or more and 3.0 μm or less, or 0.1 μm or more and 1.0 μm or less. Even if the internal electrode layer 12 is thinned in this way, a high continuity rate can be achieved by providing the gap 17.

寸法４が小さすぎると、応力緩和に寄与する空隙のＺ軸方向の寸法が短くなるため内部応力によってクラックが発生するなどの不具合が生じるおそれがある。そこで、寸法４に下限を設けることが好ましい。例えば、寸法４は、０．０３μｍ以上であることが好ましく、０．０５μｍ以上であることがより好ましく、０．０６μｍ以上であることがさらに好ましい。一方、寸法４が大きすぎると、積層体における内部電極層数と誘電体層数が少なくなるため、容量値の確保が難しくなるおそれがある。そこで、寸法４に上限を設けることが好ましい。例えば、寸法４は、０．８μｍ以下であることが好ましく、０．５μｍ以下であることがより好ましく、０．４μｍ以下であることがさらに好ましい。 If dimension 4 is too small, the dimension in the Z-axis direction of the gap that contributes to stress relaxation becomes short, which may cause problems such as cracks caused by internal stress. Therefore, it is preferable to set a lower limit for dimension 4. For example, dimension 4 is preferably 0.03 μm or more, more preferably 0.05 μm or more, and even more preferably 0.06 μm or more. On the other hand, if dimension 4 is too large, the number of internal electrode layers and the number of dielectric layers in the laminate will be reduced, which may make it difficult to ensure the capacitance value. Therefore, it is preferable to set an upper limit for dimension 4. For example, dimension 4 is preferably 0.8 μm or less, more preferably 0.5 μm or less, and even more preferably 0.4 μm or less.

寸法３が小さすぎると、応力緩和に寄与する空隙のＸ軸方向の寸法が短くなるため、内部応力によってクラックが発生するなどの不具合が生じるおそれがある。そこで、寸法３に下限を設けることが好ましい。例えば、寸法４は、０．０３μｍ以上であることが好ましく、０．０５μｍ以上であることがより好ましく、０．０８μｍ以上であることがさらに好ましい。一方、寸法３が大きすぎると、内部電極層が層内で剥離してしまうなどの不具合が生じるおそれがある。そこで、寸法３に上限を設けることが好ましい。例えば、寸法３は、５．０μｍ以下であることが好ましく、３．０μｍ以下であることがより好ましく、２．０μｍ以下であることがさらに好ましい。 If dimension 3 is too small, the dimension in the X-axis direction of the gap that contributes to stress relaxation becomes short, and there is a risk of problems such as cracks occurring due to internal stress. Therefore, it is preferable to set a lower limit for dimension 3. For example, dimension 4 is preferably 0.03 μm or more, more preferably 0.05 μm or more, and even more preferably 0.08 μm or more. On the other hand, if dimension 3 is too large, there is a risk of problems such as peeling off of the internal electrode layer within the layer. Therefore, it is preferable to set an upper limit for dimension 3. For example, dimension 3 is preferably 5.0 μm or less, more preferably 3.0 μm or less, and even more preferably 2.0 μm or less.

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図６は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。 Next, we will explain the manufacturing method of the multilayer ceramic capacitor 100. Figure 6 is a diagram illustrating the flow of the manufacturing method of the multilayer ceramic capacitor 100.

（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ_３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ_３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ_３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。 (Raw material powder preparation process)
First, a dielectric material for forming the dielectric layer 11 is prepared. The A-site elements and B-site elements contained in the dielectric layer 11 are usually contained in the dielectric layer 11 in the form of a sintered body of _ABO3 particles. For example, _BaTiO3 is a tetragonal compound having a perovskite structure and exhibits a high dielectric constant. This _BaTiO3 can generally be obtained by reacting a titanium raw material such as titanium dioxide with a barium raw material such as barium carbonate to synthesize barium titanate. Various methods have been known so far as a method for synthesizing the main component ceramic of the dielectric layer 11, such as a solid-phase method, a sol-gel method, a hydrothermal method, and the like. In this embodiment, any of these methods can be adopted.

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、バナジウム（Ｖ）、クロム（Ｃｒ）、希土類元素(イットリウム（Ｙ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホロミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト（Ｃｏ）、ニッケル、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含むガラスが挙げられる。 A specific additive compound is added to the obtained ceramic powder according to the purpose. Examples of the additive compound include oxides of magnesium (Mg), manganese (Mn), vanadium (V), chromium (Cr), rare earth elements (yttrium (Y), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), and ytterbium (Yb)), or oxides containing cobalt (Co), nickel, lithium (Li), boron (B), sodium (Na), potassium (K), or silicon (Si), or glasses containing cobalt, nickel, lithium, boron, sodium, potassium, or silicon.

例えば、セラミック原料粉末に添加化合物を含む化合物を湿式混合し、乾燥および粉砕してセラミック材料を調製する。例えば、上記のようにして得られたセラミック材料について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。以上の工程により、誘電体材料が得られる。 For example, a compound containing an additive compound is wet mixed with a ceramic raw material powder, and then dried and pulverized to prepare a ceramic material. For example, the ceramic material obtained as described above may be pulverized as necessary to adjust the particle size, or may be combined with a classification process to adjust the particle size. Through the above steps, a dielectric material is obtained.

（積層工程）
次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材５１上に例えば厚み０．５μｍ以上１．０μｍ以下の誘電体グリーンシート５２を塗工して乾燥させる。基材５１は、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。 (Lamination process)
Next, a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer are added to the obtained dielectric material and wet mixed. The obtained slurry is used to coat a dielectric green sheet 52 having a thickness of, for example, 0.5 μm to 1.0 μm on a substrate 51 by, for example, a die coater method or a doctor blade method, and then dried. The substrate 51 is, for example, a PET (polyethylene terephthalate) film.

次に、図７（ａ）で例示するように、誘電体グリーンシート５２上に、真空成膜プロセスによって内部電極パターン５３を成膜する。図７（ａ）では、一例として、誘電体グリーンシート５２上に４層の内部電極パターン５３が所定の間隔を空けて成膜されている。真空成膜手法は、特に限定されるものではないが、例えば、スパッタリング、蒸着などを用いることができる。内部電極パターン５３が成膜された誘電体グリーンシート５２を、積層単位とする。 Next, as illustrated in FIG. 7(a), an internal electrode pattern 53 is formed on the dielectric green sheet 52 by a vacuum film-forming process. In FIG. 7(a), as an example, four layers of internal electrode patterns 53 are formed on the dielectric green sheet 52 at predetermined intervals. The vacuum film-forming method is not particularly limited, but may be, for example, sputtering or deposition. The dielectric green sheet 52 on which the internal electrode patterns 53 are formed is regarded as a stacking unit.

次に、誘電体グリーンシート５２を基材５１から剥がしつつ、積層単位を積層する。図７（ｂ）で例示するように、誘電体グリーンシート５２同士が対向して貼り合わされるように、かつ内部電極パターン５３同士が対向して貼り合わされるように、積層単位を積層する。 Next, the laminate units are stacked while peeling off the dielectric green sheet 52 from the substrate 51. As illustrated in FIG. 7(b), the laminate units are stacked so that the dielectric green sheets 52 are bonded to each other facing each other and so that the internal electrode patterns 53 are bonded to each other facing each other.

次に、積層単位が積層されることで得られた積層体の上下にカバーシートを所定数（例えば２～１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。図７（ｂ）の例では、点線に沿ってカットする。カバーシートは、誘電体グリーンシート５２と同じ成分であってもよく、添加化合物が異なっていてもよい。 Next, a predetermined number of cover sheets (e.g., 2 to 10 layers) are laminated on the top and bottom of the laminate obtained by stacking the stacking units, thermocompressed, and cut to the specified chip dimensions (e.g., 1.0 mm x 0.5 mm). In the example of FIG. 7(b), cutting is performed along the dotted lines. The cover sheet may be of the same composition as the dielectric green sheet 52, or may contain a different additive compound.

（焼成工程）
このようにして得られたセラミック積層体を、Ｎ_２雰囲気で脱バインダ処理した後に外部電極２０ａ，２０ｂの下地層となる金属ペーストをディップ法で塗布し、酸素分圧１０^－５～１０^－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成する。このようにして、積層セラミックコンデンサ１００が得られる。なお、２層の誘電体グリーンシート５２から１層の誘電体層１１が得られる。２層の内部電極パターン５３から１層の内部電極層１２が得られる。 (Firing process)
The ceramic laminate thus obtained is subjected to a binder removal process in a _N2 atmosphere, after which a metal paste that will become the underlayer of the external electrodes 20a, 20b is applied by dipping, and the laminate is fired at 1100 to 1300°C for 10 minutes to 2 hours in a reducing atmosphere with an oxygen partial pressure of ^10-5 to ^10-8 atm. In this manner, a multilayer ceramic capacitor 100 is obtained. One dielectric layer 11 is obtained from two dielectric green sheets 52. One internal electrode layer 12 is obtained from two internal electrode patterns 53.

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。 (Reoxidation treatment process)
Thereafter, a re-oxidation treatment may be performed at 600° C. to 1000° C. in a N ₂ gas atmosphere.

（めっき処理工程）
その後、めっき処理により、外部電極２０ａ，２０ｂに、Ｃｕ，Ｎｉ，Ｓｎ等の金属コーティングを行ってもよい。 (Plating process)
Thereafter, the external electrodes 20a, 20b may be coated with a metal such as Cu, Ni, Sn, etc. by plating.

本実施形態に係る製造方法によれば、誘電体グリーンシート５２上に真空成膜プロセスで内部電極パターン５３を成膜することから、誘電体グリーンシート５２と内部電極パターン５３との密着性を向上させることができる。例えば、誘電体グリーンシート５２上に金属粉末を印刷する場合と比較して、密着性を向上させることができる。それにより、デラミネーションが抑制され、内部電極層１２の球状化が抑制され、内部電極層１２の高連続率を実現することができる。ここでのデラミネーションとは、誘電体グリーンシート５２および内部電極パターン５３を同時焼成するときに両者の界面に沿って剥離が生じることである。また、２層の内部電極パターン５３を貼り合わせることから、図５（ａ）で例示したように、内部電極層１２のＺ軸方向の略中央において、Ｘ軸方向に沿って複数の空隙１７が間隔を空けて並ぶようになる。それにより、積層チップ１０を焼成する際の誘電体層１１と内部電極層１２との間の熱収縮差に起因する応力を緩和することができる。その結果、内部電極層１２の途切れが抑制され、内部電極層１２の高連続率を実現することができる。 According to the manufacturing method of this embodiment, the internal electrode pattern 53 is formed on the dielectric green sheet 52 by a vacuum film formation process, so that the adhesion between the dielectric green sheet 52 and the internal electrode pattern 53 can be improved. For example, the adhesion can be improved compared to the case where metal powder is printed on the dielectric green sheet 52. As a result, delamination is suppressed, the spheroidization of the internal electrode layer 12 is suppressed, and a high continuity rate of the internal electrode layer 12 can be realized. The delamination here means that peeling occurs along the interface between the dielectric green sheet 52 and the internal electrode pattern 53 when the two layers are simultaneously fired. In addition, since the two layers of the internal electrode pattern 53 are bonded together, as illustrated in FIG. 5(a), a plurality of voids 17 are arranged at intervals along the X-axis direction at approximately the center of the Z-axis direction of the internal electrode layer 12. This makes it possible to relieve stress caused by the difference in thermal contraction between the dielectric layer 11 and the internal electrode layer 12 when firing the laminated chip 10. As a result, discontinuity of the internal electrode layer 12 is suppressed, and a high continuity rate of the internal electrode layer 12 can be realized.

また、２層の内部電極パターン５３から１層の内部電極層１２を形成することから、内部電極パターン５３の成膜厚みを内部電極層１２の厚みの半分程度とすることができる。この場合、１層の内部電極パターン５３を成膜するための時間が短縮化されるため、誘電体グリーンシート５２が真空プロセスにおける低圧高温雰囲気に晒される時間が短縮される。それにより、誘電体グリーンシート５２からのバインダなどの有機溶媒の蒸発量を抑制することができる。 In addition, since one internal electrode layer 12 is formed from two layers of internal electrode patterns 53, the thickness of the internal electrode pattern 53 can be approximately half the thickness of the internal electrode layer 12. In this case, the time required to form one layer of internal electrode pattern 53 is shortened, and the time during which the dielectric green sheet 52 is exposed to a low-pressure, high-temperature atmosphere in the vacuum process is shortened. This makes it possible to suppress the amount of evaporation of organic solvents such as binders from the dielectric green sheet 52.

また、誘電体グリーンシート５２は一方の面がＰＥＴフィルムに覆われて扱われ、他方の面はＰＥＴフィルムに覆われていないので、両面間で揮発する溶剤量や密度などに差異が生じ表面の状態が異なっている。本実施形態に係る製造方法によれば、積層後の状態において誘電体グリーンシート５２の両面に内部電極パターン５３を形成せず、上面にのみ内部電極パターン５３を形成しているため、この密着条件に合わせてデラミネーションが発生しないように焼成温度プロファイルを調整すればよく、温度条件幅が広くなる。また、このように製造された積層セラミックコンデンサは、デラミネーションが生じにくい信頼性の高い製品とすることができる。 In addition, since the dielectric green sheet 52 is handled with one side covered with a PET film and the other side not covered with a PET film, differences arise in the amount of solvent volatilized between the two sides and in density, resulting in different surface conditions. According to the manufacturing method of this embodiment, the internal electrode pattern 53 is not formed on both sides of the dielectric green sheet 52 after lamination, but is formed only on the top surface, so that the firing temperature profile can be adjusted to match this adhesion condition so that delamination does not occur, and the temperature condition range is wide. Furthermore, the multilayer ceramic capacitor manufactured in this manner can be a highly reliable product that is less susceptible to delamination.

なお、上記各実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。 In the above embodiments, a multilayer ceramic capacitor has been described as an example of a ceramic electronic component, but the present invention is not limited to this. For example, other electronic components such as a varistor or a thermistor may be used.

以下、実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。 The multilayer ceramic capacitor according to the embodiment was fabricated and its characteristics were investigated.

（実施例１）
チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。誘電体材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にてＰＥＴの基材上に誘電体グリーンシートを塗工した。誘電体グリーンシートの厚みは、０．６μｍとした。 Example 1
Additives were added to the barium titanate powder, and the mixture was thoroughly wet mixed and pulverized in a ball mill to obtain a dielectric material. A butyral-based organic binder and toluene and ethyl alcohol were added to the dielectric material, and a dielectric green sheet was applied onto a PET substrate by the doctor blade method. The thickness of the dielectric green sheet was 0.6 μm.

次に、誘電体グリーンシート上に、スパッタリングによって内部電極パターンを成膜した。カソードには、Ｎｉターゲットを用いた。 Next, an internal electrode pattern was formed on the dielectric green sheet by sputtering. A Ni target was used as the cathode.

次に、誘電体グリーンシートを基材から剥がしつつ、積層単位を積層した。誘電体グリーンシート同士が対向して貼り合わされるように、かつ内部電極パターン同士が対向して貼り合わされるように、積層単位を積層した。積層単位の積層後に、大気圧下で圧力をかけてプレスした。その後、所定チップ寸法（１．５ｍｍ×０．７５ｍｍ×０．３ｍｍ）にカットした。 Next, the laminate units were stacked while peeling off the dielectric green sheet from the substrate. The laminate units were stacked so that the dielectric green sheets were bonded facing each other and the internal electrode patterns were bonded facing each other. After stacking the laminate units, they were pressed under atmospheric pressure. Then, they were cut to the specified chip dimensions (1.5 mm x 0.75 mm x 0.3 mm).

このようにして得られたセラミック積層体を、Ｎ_２雰囲気で脱バインダ処理した後に外部電極の下地層となる金属ペーストを塗布し、還元雰囲気において焼結を行なった。 The ceramic laminate thus obtained was subjected to a binder removal treatment in a _N2 atmosphere, after which a metal paste that would become the underlayer of the external electrodes was applied thereto, and sintered in a reducing atmosphere.

得られた積層セラミックコンデンサの断面のＳＥＭ写真を取得した。実施例では、内部電極層の積層方向の略中央部に、外部電極同士が対向する方向に沿って複数の空隙が確認された。当該ＳＥＭ写真において、空隙の寸法１～寸法５を測定した。なお、寸法１～寸法５はランダムに選択した２０個について測定した。また、存在率（内部電極層のＸ軸方向の長さに対する、各空隙のＸ軸方向における合計長さの割合）を測定した。さらに、内部電極層の連続率を測定した。結果を表１に示す。 An SEM photograph was taken of the cross section of the obtained multilayer ceramic capacitor. In the example, multiple voids were confirmed in the direction in which the external electrodes face each other, approximately in the center of the lamination direction of the internal electrode layers. In the SEM photograph, dimensions 1 to 5 of the voids were measured. Note that dimensions 1 to 5 were measured for 20 randomly selected voids. In addition, the presence rate (the ratio of the total length of each void in the X-axis direction to the length of the internal electrode layers in the X-axis direction) was measured. Furthermore, the continuity rate of the internal electrode layers was measured. The results are shown in Table 1.

（実施例２）
実施例１の積層単位の積層後に、大気圧下でプレスした条件を７００ｈＰａの減圧下でプレスした条件に変更した以外は、実施例１と同じ条件で製造をおこなった。結果を表１に示す。 Example 2
After lamination of the laminate units in Example 1, the laminate was pressed under reduced pressure of 700 hPa instead of atmospheric pressure, and the laminate was produced under the same conditions as in Example 1. The results are shown in Table 1.

（比較例）
比較例では、内部電極層を形成した後、従来の製造方法と同様に同一方向に積層をおこなった。実施例のように内部電極層同士が向き合うような貼り合わせはおこなわなかった。その他の条件は、実施例と同様とした。得られた積層セラミックコンデンサの断面のＳＥＭ写真を取得した。比較例では、内部電極層の積層方向の略中央部に、外部電極同士が対向する方向に沿って並ぶような空隙は確認されなかった。

Comparative Example
In the comparative example, after forming the internal electrode layers, they were laminated in the same direction as in the conventional manufacturing method. The internal electrode layers were not laminated so as to face each other as in the example. The other conditions were the same as in the example. SEM photographs of the cross sections of the obtained multilayer ceramic capacitors were taken. In the comparative example, no voids were found in the approximate center of the lamination direction of the internal electrode layers, aligned along the direction in which the external electrodes face each other.

表１に示すように、比較例では、内部電極層の連続率は低くなった。これに対して、実施例１，２では、内部電極層の連続率が高くなった。これは、内部電極層の積層方向の略中央部において、外部電極同士が対向する方向に並ぶように複数の空隙が形成されることで、応力が緩和されたからであると考えられる。実施例１と実施例２を比べると積層体を減圧下でプレスした実施例２では空隙が減少していた。積層体をプレスする際に減圧すれば大気圧下でプレスした場合に比べて空隙の存在率を低減できることが確認された。 As shown in Table 1, in the comparative example, the continuity rate of the internal electrode layer was low. In contrast, in Examples 1 and 2, the continuity rate of the internal electrode layer was high. This is thought to be because stress was alleviated by forming multiple voids in the approximate center of the stacking direction of the internal electrode layer so that the external electrodes were aligned in the direction facing each other. Comparing Example 1 and Example 2, the number of voids was reduced in Example 2, in which the laminate was pressed under reduced pressure. It was confirmed that the rate of voids can be reduced by reducing the pressure when pressing the laminate compared to pressing under atmospheric pressure.

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to the specific embodiments, and various modifications and variations are possible within the scope of the gist of the present invention as described in the claims.

１０積層チップ
１１誘電体層
１２内部電極層
１３カバー層
１４容量領域
１５エンドマージン
１６サイドマージン
１７空隙
２０ａ，２０ｂ外部電極
５１基材
５２誘電体グリーンシート
５３内部電極パターン
１００積層セラミックコンデンサ
REFERENCE SIGNS LIST 10 laminated chip 11 dielectric layer 12 internal electrode layer 13 cover layer 14 capacitance area 15 end margin 16 side margin 17 gap 20a, 20b external electrode 51 substrate 52 dielectric green sheet 53 internal electrode pattern 100 laminated ceramic capacitor

Claims

A laminated chip in which a plurality of dielectric layers mainly made of ceramic and a plurality of internal electrode layers are laminated, and the plurality of internal electrode layers are formed so as to be exposed on at least one of two opposing end faces,
In the internal electrode layer, in a cross section formed in a direction in which the two end faces face each other and in a direction in which the plurality of internal electrode layers are stacked, a plurality of voids, each having a size in a stacking direction that is closed within the internal electrode layer and has a lower limit of 0.03 μm or more, are arranged at intervals along the direction in which the two end faces face each other,
A ceramic electronic component, characterized in that for all of the voids present in the internal electrode layers, the shortest distance between the void and the dielectric layer in the stacking direction is greater than the length of the void in the stacking direction.

A laminated chip in which a plurality of dielectric layers mainly made of ceramic and a plurality of internal electrode layers are laminated, and the plurality of internal electrode layers are formed so as to be exposed on at least one of two opposing end faces,
In the internal electrode layer, in a cross section formed in a direction in which the two end faces face each other and in a direction in which the plurality of internal electrode layers are stacked, a plurality of voids, each having a size in a stacking direction that is closed within the internal electrode layer and has a lower limit of 0.03 μm or more, are arranged at intervals along the direction in which the two end faces face each other,
a shortest distance between the gap and the dielectric layer in a stacking direction is greater than a length of the gap in the stacking direction;
a central position of the plurality of voids is within a central ⅕ region when the internal electrode layers are divided into 5 equal parts in the lamination direction,
A ceramic electronic component, characterized in that the central positions of the plurality of voids do not exist outside the 1/5 region.

3. The ceramic electronic component according to claim 1, wherein the sum of the length of the gaps in the direction in which the two end faces face each other is 30% or more and 65% or less of the length of the internal electrode layers in the direction in which the two end faces face each other.

4. The ceramic electronic component according to claim 1, wherein the thickness of the plurality of internal electrode layers is 0.05 μm or more and 3.0 μm or less.

5. The ceramic electronic component according to claim 1, wherein the length of the void in the stacking direction is 0.03 μm or more and 0.8 μm or less.

6. The ceramic electronic component according to claim 1, wherein a length of the gap in the direction in which the two end faces face each other is 0.03 μm or more and 5.0 μm or less.

7. The ceramic electronic component according to claim 1, wherein the shortest distance between the gap and the dielectric layer in the stacking direction is 0.03 μm or more and 0.8 μm or less.

8. The ceramic electronic component according to claim 1, wherein the spacing between the plurality of voids in the direction in which the two end faces face each other is not less than 0.10 μm and not more than 2.06 μm.

forming an internal electrode pattern on a dielectric green sheet by a vacuum deposition process to form a laminate unit;
forming a laminate by laminating the lamination units so that the dielectric green sheets are bonded to each other while facing each other and the internal electrode patterns are bonded to each other while facing each other;
cutting the laminate into a substantially rectangular parallelepiped shape and exposing the internal electrode pattern on at least one of two opposing end faces;
and firing the laminate.
a first end face that faces the first electrode and a second end face that faces the second electrode, the first end face being electrically connected to the first end face of the first electrode and the second end face being electrically connected to the second ...