JP7635231B2 - Ｄｃ－ｄｃ変換器回路 - Google Patents

Description

本開示の技術は概して、直流（ＤＣ）－直流（ＤＣ－ＤＣ）変換回路に関する。

現在の社会では、モバイル通信装置がますます一般的になってきている。これらのモバイル通信装置の普及は、そうした装置で現在可能になった多くの機能に部分的にはよって、後押しされている。そうした装置における処理能力の向上は、純粋な通信ツールから、ユーザ体験の強化を可能にする洗練されたモバイルマルチメディアセンターへとモバイル通信装置が進化してきたことを意味している。

モバイル通信装置は、バッテリ直流（ＤＣ）電圧を供給するように構成されたバッテリによって駆動されることが多い。注目すべきことに、モバイル通信装置は、バッテリＤＣ電圧より低いまたは高いＤＣ電圧で動作するように構成された、さらに低いまたはさらに高い電圧の構成成分および／または回路を含み得る。それゆえ、モバイル通信装置は、バッテリＤＣ電圧をさらに低いまたはさらに高いＤＣ電圧に変換するＤＣ－ＤＣ変換器回路（例えば、降圧、昇圧、降圧－昇圧調整器）を含み得る。

ＤＣ－ＤＣ変換器回路は典型的には、選択された帯域幅内でさらに低いＤＣ電圧を調整するように構成されたインダクタ－キャパシタ（ＬＣ）フィルタ回路を含む。多層セラミックキャパシタ（ＭＬＣＣ）は、多くの魅力的な特徴、例えば、等価直列抵抗（ＥＳＲ）が低い、容量対体積比が良好である、漏れが比較的低い、無極性である、およびＭＬＣＣが低コストであることのおかげで、ＬＣフィルタ回路用の選択肢となるキャパシタとして一般的である。しかしながらＭＬＣＣは、他のタイプのキャパシタと比較して、体積当たりの容量が小さい、ＤＣバイアスが不安定であるなどの欠点も有する場合がある。この点に関して、ＤＣ－ＤＣ変換器回路にＭＬＣＣを採用し、ＭＬＣＣの副作用を軽減しつつ、魅力的な特徴を活用することが望ましい場合がある。

発明を実施するための形態において開示される態様は、入力電圧に基づいて、定められた電圧範囲（例えば、３Ｖ～２４Ｖ）のＤＣ出力電圧を生成することができる直流－直流（ＤＣ－ＤＣ）変換器を含む。ＤＣ－ＤＣ変換器回路は、変調器回路と、出力フィルタ回路と、補償器回路とを含むことができる。非限定例では、出力フィルタ回路は、インダクタと多層セラミックキャパシタ（ＭＬＣＣ）とによって形成されるインダクタ－キャパシタ（ＬＣ）回路を含む。注目すべきことに、ＭＬＣＣは、固有のＤＣバイアス不安定性に起因して、定められた電圧範囲において可変容量を生成する可能性があり、よって、ＤＣ－ＤＣ変換器回路の安定性にとって危険である。それゆえ、ＤＣ－ＤＣ変換器回路の安定性を維持する制御回路が提供される。具体的には、制御回路は、出力電圧のフィードバックに基づいて、構成可能なトランスコンダクタンスを決定するように、そして決定された構成可能なトランスコンダクタンスに基づいて動作する補償器回路を制御するように、構成される。それゆえ、ＭＬＣＣ容量変動の影響を緩和することができる場合があり、よってＤＣ－ＤＣ変換器回路の安定性を維持するのに役立つ。

一態様では、ＤＣ－ＤＣ変換器回路が提供される。ＤＣ－ＤＣ変換器回路は、入力波形と制御電圧とに基づいてパルス列を生成するように構成された変調器回路を含む。ＤＣ－ＤＣ変換器回路はまた、出力フィルタ回路を含み、この出力フィルタ回路は、変調器回路に結合されており、入力電圧とパルス列とに基づいて、定められた電圧範囲内の出力電圧を生成するように構成される。ＤＣ－ＤＣ変換器回路はまた、補償器回路を含み、この補償器回路は、構成可能なトランスコンダクタンスを有しており、制御電圧を生成して変調器回路に供給するように構成される。ＤＣ－ＤＣ変換器回路はまた、出力フィルタ回路と補償器回路とに結合された制御回路を含む。制御回路は、出力フィルタ回路から出力電圧のフィードバックを受けるように構成される。制御回路はまた、出力電圧のフィードバックに基づいて、構成可能なトランスコンダクタンスを決定するように構成される。制御回路はまた、決定された構成可能なトランスコンダクタンスに基づいて制御電圧を生成する補償器回路を構成するように構成される。

別の態様では、ＤＣ－ＤＣ変換器回路が提供される。ＤＣ－ＤＣ変換器回路は、入力波形と制御電圧とに基づいてパルス列を生成するように構成された変調器回路を含む。ＤＣ－ＤＣ変換器回路はまた、インダクタとＭＬＣＣとに基づいて形成されたインダクタ－キャパシタ（ＬＣ）フィルタ回路を具備する出力フィルタ回路を含む。出力フィルタ回路は、入力電圧とパルス列とに基づいて、定められた電圧範囲の出力電圧を生成するように構成される。ＤＣ－ＤＣ変換器回路はまた、補償器回路を含み、この補償回路は、構成可能なトランスコンダクタンスを有しており、制御電圧を生成して変調器回路に供給するように構成される。ＤＣ－ＤＣ変換器回路はまた、出力フィルタ回路と補償器回路とに結合された制御回路を含む。制御回路は、出力フィルタ回路から出力電圧のフィードバックを受けるように構成される。制御回路はまた、出力電圧のフィードバックに基づいて、構成可能なトランスコンダクタンスを決定するように構成される。制御回路はまた、決定された構成可能なトランスコンダクタンスに基づいて制御電圧を生成する補償器回路を構成するように構成される。

当業者は、添付図面と併せて、以下の発明を実施するための形態を読めば、本開示の範囲を理解しそのさらなる態様を実現することになろう。

本明細書に組み込まれ、本明細書の一部を構成する添付図面は、本開示のいくつかの態様を例示するものであり、本開示の原理を説明するのに、その記載とともに役立つ。

図１Ａは、ｓ面内にグラフ表示された一対の複素共役の極の代表的な例示であるグラフ図であり； 図１Ｂは、図１Ａのｓ面内にグラフ表示された実極と実零点の代表的な例示であるグラフ図であり； 図２Ａは、入力電圧に基づいて出力電圧を生成するように構成された既存の直流－直流（ＤＣ－ＤＣ）変換器回路の概略図であり； 図２Ｂは、図２Ａの既存のＤＣ－ＤＣ変換器回路における出力フィルタ回路の代表的な例示である概略図であり； 図２Ｃは、バイアス電圧の関数としての多層セラミックキャパシタ（ＭＬＣＣ）の容量変動の代表的な例示であるグラフ図であり； 図３Ａは、図２Ａの既存のＤＣ－ＤＣ変換器回路に関連する不安定性の課題を克服するために本開示の実施形態に従って構成された例示的なＤＣ－ＤＣ変換器回路、例えば降圧調整器回路の概略図であり； 図３Ｂは、図３ＡのＤＣ－ＤＣ変換器回路における変調器回路に関連する入力波形、制御電圧、およびパルス列の代表的な例示であるグラフ図であり；そして、 図３Ｃは、図３Ｂの入力波形を生成するように構成された図３ＡのＤＣ－ＤＣ変換器回路におけるＶＲＡＭＰ生成回路の代表的な例示である概略図である。

以下に示す実施形態は、当業者が実施形態を実践するために必要な情報を表し、実施形態を実施するための最良実施態様を例示する。添付図面に照らして以下の記載を読めば、当業者は、本開示の概念を理解し、本明細書で具体的には取り上げていないこれらの概念の応用例を認識することになろう。これらの概念および応用例が本開示および添付の特許請求の範囲に収まることを理解するのが望ましい。

本明細書では、様々な要素を説明するために第１の、第２の、等の用語を使用する場合があるが、これらの構成要素は、これらの用語によって限定されることはないのが望ましいのは理解されよう。これらの用語は、１つの構成要素を別の構成要素から区別するためにのみ使用される。例えば、本開示の範囲から逸脱することなく、第１の構成要素を第２の構成要素と称する可能性があり、同様に、第２の構成要素を第１の構成要素と称する可能性がある。本明細書で使用されるとおり、用語「および／または」は、関連する列挙された項目のうちの１つまたは複数のありとあらゆる組み合わせを含む。

層、領域、または基板などの構成要素が、別の構成要素の「上に」ある、または「上まで」延びていると称される場合には、その構成要素が別の構成要素の直接上にある、もしくは直接上まで延びているものとすることができること、または介在する構成要素も存在してもよいことは理解されよう。対照的に、ある構成要素が、別の構成要素の「直接上に」ある、または「直接上まで」延びていると称される場合には、介在する構成要素は存在しない。同様に、層、領域、または基板などの構成要素が、別の構成要素の「上全体に」ある、または「上全体まで」延びていると称される場合には、その構成要素は他の構成要素の直接上全体にある、もしくは直接上全体まで延びているものとすることができること、または介在する構成要素も存在してもよいことは理解されよう。対照的に、ある構成要素が別の構成要素の「直接上に」ある、または「直接上まで」延びていると称される場合には、介在する構成要素は存在しない。また、ある構成要素が別の構成要素に「接続されている」または「結合されている」と称される場合には、別の構成要素に直接接続もしくは結合されているものとすることができること、または介在する構成要素が存在してもよいことは理解されよう。対照的に、ある構成要素が別の構成要素に「直接接続されている」または「直接結合されている」と称される場合には、介在する構成要素は存在しない。

本明細書では、図に例示されるとおり、１つの構成要素、層、または領域と、別の構成要素、層、または領域との関係を記載するために、「の下」または「の上」または「より上」または「より下」または「水平」または「垂直」などの相対用語が使用される場合がある。これらの用語および上に考察した用語が、図中に図示された装置の向きに加えて、異なる向きを包含することを意図していることは理解されよう。

本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、本開示を限定することを意図するものではない。本明細書で使用される場合、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が明らかにそうでないことを示しているのでない限り複数形も含むことが意図される。用語「具備する（ｃｏｍｐｒｉｓｅ）」、「具備している（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用される場合には、明言された特徴、完全体、ステップ、操作、構成要素、および／または構成成分の存在を指定するが、しかし１つまたは複数の他の特徴、完全体、ステップ、操作、構成要素、構成成分、および／またはそれらの群の存在もしくは追加を排除しないことは、さらに理解されよう。

別途定義しない限り、本明細書で使用される全ての用語（技術用語および科学用語を含む）は、本開示が属する技術分野における当業者によって共通に理解されているものと同じ意味を有する。本明細書で使用される用語は、本明細書の文脈および関連技術における意味と一致する意味を有すると解釈されるのが望ましく、本明細書で明示的にそう定義されているのでない限り、理想化または過度に形式的な意味で解釈されないことは、さらに理解されよう。

発明を実施するための形態おいて開示される態様は、直流－直流（ＤＣ－ＤＣ）変換器回路を含む。ＤＣ－ＤＣ変換器回路は、入力電圧に基づいて、定められた電圧範囲（例えば、３Ｖ～２４Ｖ）のＤＣ出力電圧を生成することが可能である。ＤＣ－ＤＣ変換器回路は、変調器回路と、出力フィルタ回路と、補償器回路とを含むことができる。非限定例では、出力フィルタ回路は、インダクタと多層セラミックキャパシタ（ＭＬＣＣ）とによって形成されるインダクタ－キャパシタ（ＬＣ）回路を含む。注目すべきことに、ＭＬＣＣは、固有のＤＣバイアス不安定性に起因して、定められた電圧範囲において可変容量を生成する可能性があり、よって、ＤＣ－ＤＣ変換器回路の安定性にとって危険である。それゆえ、ＤＣ－ＤＣ変換器回路の安定性を維持する制御回路が提供される。具体的には、制御回路は、出力電圧のフィードバックに基づいて、構成可能なトランスコンダクタンスを決定するように、そして決定された構成可能なトランスコンダクタンスに基づいて動作する補償器回路を制御するように、構成される。それゆえ、ＭＬＣＣ容量変動の影響を緩和することができる場合があり、よってＤＣ－ＤＣ変換器回路の安定性を維持するのに役立つ。

本開示のＤＣ－ＤＣ変換器回路について考察する前に、まず、図１Ａおよび１Ｂを参照しつつ、伝達関数の簡単な概要を提供して、高次伝達関数（例えば、２次の複素極伝達関数）および１次の実極／実零点伝達関数を定義するのに役立てる。次いで、図２Ａ～２Ｃを参照しつつ、既存のＤＣ－ＤＣ変換器回路の概要を提供して、本開示のＤＣ－ＤＣ変換器回路の動作環境を実証するのに役立てる。本開示のＤＣ－ＤＣ変換器回路の特定の例示的な態様の考察を、図３を参照しつつ以下に始める。

一般にＨ（ｓ）と表記されるシステムの伝達関数は、以下の式（式１）で表すことができる。

式（式１）において、Ｎ（ｓ）およびＤ（ｓ）は、それぞれ伝達関数Ｈ（ｓ）の零点（ｓ）および極（ｓ）を定義する単純な多項式である。より具体的には、零点（ｓ）は、多項式Ｎ（ｓ）の根（ｓ）であり、方程式Ｎ（ｓ）＝０を解くことによって決定することができる。この点に関して、多項式Ｎ（ｓ）の次数によって、伝達関数Ｈ（ｓ）の零点（ｓ）の数が決まる。零点（ｓ）は、伝達関数Ｈ（ｓ）のゼロ出力（ｓ）に対応する。多項式Ｎ（ｓ）は、多項式Ｎ（ｓ）が一定値を表す場合には０次多項式であり、多項式Ｎ（ｓ）が１＋ｂ_０ｓに等しい場合は１次多項式である。

対照的に、極（ｓ）は多項式Ｄ（ｓ）の根（ｓ）であり、Ｄ（ｓ）＝０という方程式を解くことによって決定することができる。この点に関して、多項式Ｄ（ｓ）の次数によって、伝達関数Ｈ（ｓ）の極の数が決まる。極（ｓ）は、伝達関数Ｈ（ｓ）の無限大出力（ｓ）に対応する。多項式Ｄ（ｓ）は、多項式Ｄ（ｓ）が一定値を表す場合には０次多項式であり、多項式が１＋ａ_０ｓに等しい場合は１次多項式である。多項式Ｄ（ｓ）が１＋ａ_０ｓ＋ａ_１ｓ^２に等しい場合には２次多項式、多項式Ｄ（ｓ）が１＋ａ_０ｓ＋ａ_１ｓ^２＋ａ_２ｓ^３に等しい場合には３次多項式、等となる。この点に関して、多項式Ｄ（ｓ）が０次または１次の多項式でない場合には、多項式Ｄ（ｓ）は高次多項式である。したがって、伝達関数Ｈ（ｓ）は、多項式Ｄ（ｓ）が高次多項式である場合には、高次伝達関数Ｈ（ｓ）となる。より具体的には、以下、伝達関数Ｈ（ｓ）を、多項式Ｄ（ｓ）が２次多項式の場合には２次の複素極伝達関数、多項式Ｄ（ｓ）が３次多項式の場合には複素極／実極伝達関数と称する。

一例では、Ｎ（ｓ）は０次多項式とすることができ、Ｄ（ｓ）は２次多項式とすることができる。したがって、伝達関数Ｈ（ｓ）は、２つの極を有する２次伝達関数となる。２つの極が複素共役の極である（例えば、減衰係数＜１）場合には、以下、伝達関数Ｈ（ｓ）を２次の複素極伝達関数と称する。対照的に、２つの極が実極である（例えば、減衰係数＞１）場合には、以下、伝達関数Ｈ（ｓ）を２次の実極伝達関数と称する。

図１Ａは、ｓ面１４内にグラフ表示された一対の複素共役の極１０、１２の代表的な例示であるグラフ図である。ｓ面１４は、ピエール－シモン・ラプラス（Ｐｉｅｒｒｅ－Ｓｉｍｏｎ Ｌａｐｌａｃｅ）（Ｌａｐｌａｃｅ）変換をグラフ表示した複素平面である。ｓ面１４は、実軸１６と、実軸１６に直交する虚軸１８とを含む。複素共役の極１０、１２は、ｓ面１４内にグラフ表示されるとおり、大きさと符号が等しい実部２０を有する。また、複素共役の極１０、１２は、それぞれ虚数部２２、２４を有する。虚数部２２、２４は、大きさは等しいが符号は反対である。

別の例では、Ｎ（ｓ）およびＤ（ｓ）は共に１次多項式である。従って、伝達関数Ｈ（ｓ）は、１つの極と１つの零点を有する１次伝達関数となる。図１Ｂは、図１Ａのｓ面１４内にグラフ表示された実極２６および実零点２８の代表的な例示であるグラフ図である。

実極２６と実零点２８は、いずれも実軸１６上に位置している。図示のとおりの実極２６は、実零点２８よりも虚軸１８から離れているが、実極２６が実零点２８よりも虚軸１８に近づく可能性もある。実極２６と実零点２８が両方とも実軸１６上に位置する状態で、以下、伝達関数Ｈ（ｓ）を１次の実極／実零点伝達関数と称する。

別の例では、Ｎ（ｓ）は、実極／実零点を有する１次多項式とすることができ、Ｄ（ｓ）は、２つの複素極と実零点を有する３次多項式とすることができる。この点に関して、伝達関数Ｈ（ｓ）は、「１次の実極／実零点と直列になった２次の複素極」伝達関数と称することができる。

図２Ａは、入力電圧Ｖ_ＩＮに基づいて出力電圧Ｖ_ＯＵＴを生成するように構成された既存のＤＣ－ＤＣ変換器回路３０の概略図である。既存のＤＣ－ＤＣ変換器回路３０は、変調器回路３２と、出力フィルタ回路３４と、補償器回路３６とを含む。出力フィルタ回路３４は、変調器回路３２に直列に結合される。補償器回路３６は、変調器回路３２と出力フィルタ回路３４との間に結合され、閉ループを形成する。変調器回路３２は、ゼロ電圧（０Ｖ）と入力電圧Ｖ_ＩＮとの間の振幅を有するパルス列３８を生成するように構成される。この点に関して、パルス列３８は、デューティサイクルに準拠して、０Ｖと入力電圧Ｖ_ＩＮの間で交番するものであり、デューティサイクルは、定められた時間間隔の間にパルス列３８が入力電圧Ｖ_ＩＮに留まる合計時間を、その定められた時間間隔で割ったものに等しい。この点に関して、パルス列３８の各パルスのそれぞれのパルス幅は、デューティサイクルが増加すると増加し、デューティサイクルが減少すると減少する。

出力フィルタ回路３４は、出力電圧Ｖ_ＯＵＴを生成するように構成される。補償器回路３６は、出力電圧Ｖ_ＯＵＴのフィードバックと、出力電圧Ｖ_ＯＵＴの目標値を表す基準電圧Ｖ_ＲＥＦとを受けるように構成される。補償器回路３６は、出力電圧Ｖ_ＯＵＴのフィードバックと基準電圧Ｖ_ＲＥＦとを比較して、出力電圧Ｖ_ＯＵＴのフィードバックと基準電圧Ｖ_ＲＥＦとの間に電圧誤差Ｖ_ＥＲＲ（Ｖ_ＥＲＲ＝Ｖ_ＯＵＴ－Ｖ_ＲＥＦ）が存在するか否かを判定する。電圧誤差Ｖ_ＥＲＲがゼロに等しくなければ、補償器回路３６は変調器回路３２に制御電圧Ｖ_ＣＴＲＬを供給する場合がある。非限定例では、制御電圧Ｖ_ＣＴＲＬは、パルス列３８のデューティサイクルを変化させる場合があり、その結果、出力電圧Ｖ_ＯＵＴを変化させて出力電圧Ｖ_ＯＵＴと基準電圧Ｖ_ＲＥＦとを等しくする場合がある。

出力フィルタ回路３４は、平均化機能を実行してパルス列３８を出力電圧Ｖ_ＯＵＴに変換するように構成される。図２Ｂは、図２Ａの既存のＤＣ－ＤＣ変換器回路３０における出力フィルタ回路３４の代表的な例示である概略図である。図２Ａと図２Ｂとの間の共通の構成要素は、そこでは共通の構成要素番号をつけて示してあり、本明細書では再び記載しないこととする。

出力フィルタ回路３４は、ドライバ段回路４０（「ＤＲＩＶＥＲ」と表記）と、パワー段スイッチ回路４２と、ＬＣフィルタ回路４４とを含んでもよい。パワー段スイッチ回路４２は、入力電圧Ｖ_ＩＮを受けるように構成されたノード４６と接地ＧＮＤとの間で直列に結合された、高側スイッチＨＳＷおよび低側スイッチＬＳＷを含む。ドライバ段回路４０は、パルス列３８を受けて、パルス列３８のデューティサイクルに基づいてパワー段スイッチ回路４２を制御して、入力電圧Ｖ_ＩＮをＬＣフィルタ回路４４に結合するように、または入力電圧Ｖ_ＩＮをＬＣフィルタ回路４４から切り離すように、構成される。この点に関して、パルス列３８のデューティサイクルは、スイッチング周波数Ｆ_ｓｗに基づいてパワー段スイッチ回路４２を動作させる。

ＬＣフィルタ回路４４は、インダクタンスＬ_０を有するインダクタ４８と、容量Ｃ_０を有するＭＬＣＣ５０とを含む。注目すべきことに、ＭＬＣＣ５０は、固有の等価直列抵抗Ｒ_ＥＳＲを有し得る。ＬＣフィルタ回路４４は、負荷抵抗Ｒ_ＬＯＡＤで表される負荷回路（例えば、出力電圧Ｖ_ＯＵＴを受ける回路）に結合されてもよい。

ドライバ段回路４０がパワー段スイッチ回路４２を駆動してＨＳＷを閉じＬＳＷを開くと、インダクタ４８はノード４６に結合されて、入力電圧Ｖ_ＩＮよりわずかに低くてもよいバイアス電圧Ｖ_ＳＷ（Ｖ_ＳＷ＝Ｖ_ＩＮからＨＳＷの降下電圧を引いたもの）を受ける。したがって、バイアス電圧Ｖ_ＳＷにより、ノード４６からインダクタ４８を通して電流が流れ、ＭＬＣＣ５０が出力電圧Ｖ_ＯＵＴまで充電される。対照的に、ドライバ段回路４０がパワー段スイッチ回路４２を駆動してＨＳＷを開きＬＳＷを閉じると、インダクタ４８は接地ＧＮＤに結合される。したがって、ＭＬＣＣ５０は放電されて、電流がＭＬＣＣ５０からインダクタ４８を通って接地ＧＮＤに流れることになる。その結果、ＬＣフィルタ回路４４は、以下の式（式２）に示すとおり、共振周波数ｆ_０で共振する。

この点に関して、ＬＣフィルタ回路４４は、二重極伝達関数を表し、周波数領域でローパスフィルタとして動作して、出力電圧Ｖ_ＯＵＴを通す。前述したとおり、ＭＬＣＣ５０の欠点の１つはＤＣバイアス不安定性であり、これは、バイアス電圧Ｖ_ＳＷが変動する場合に容量Ｃ_０が変動し得ることを意味する。図２Ｃは、バイアス電圧Ｖ_ＳＷの関数としての図２ＢにおけるＭＬＣＣ５０の容量変動の代表的な例示であるグラフ図である。図２Ｃに示すとおり、ＭＬＣＣ５０の容量Ｃ_０は、バイアス電圧Ｖ_ＳＷが増加すると減少する。対照的に、ＭＬＣＣ５０の容量Ｃ_０は、バイアス電圧Ｖ_ＳＷが増加すると増加する。

上式（式２）によれば、ＭＬＣＣ５０の容量Ｃ_０が変動すると、共振周波数ｆ_０が影響を受ける場合がある。その結果、ＬＣフィルタ回路４４の二重極が図１Ａおよび図１Ｂの虚軸１８に向かって右方向にシフトする、そして横切りさえする場合があり、よって、既存のＤＣ－ＤＣ変換器回路３０を不安定化させる危険性がある。ＭＬＣＣ５０を、ＤＣバイアス不安定性の少ない別のタイプのキャパシタで置き換えることができる可能性はあるが、残念なことにそれは、ＭＬＣＣ５０の多くの魅力的な特徴を失うことを意味する。それゆえ、ＭＬＣＣ５０に起因するＤＣバイアス不安定性の影響を緩和させつつ、ＬＣフィルタ回路４４においてＭＬＣＣ５０を採用することが望ましい場合がある。

この点に関して、図３Ａは、図２Ａの既存のＤＣ－ＤＣ変換器回路３０において上に考察したとおりの不安定性の課題を克服するよう、本開示の実施形態に従って構成された、例示的なＤＣ－ＤＣ変換器回路５２の概略図である。後述する実施例では、ＤＣ－ＤＣ変換器回路５２は、降圧調整器回路とすることができる。注目すべきことに、ＤＣ－ＤＣ変換器回路５２は、ＤＣ－ＤＣ昇圧調整器回路、またはＤＣ－ＤＣ降圧昇圧回路とすることもできる。また、以下で考察される動作原理は、他のタイプのＤＣ－ＤＣ変換器にも適用できると理解することが望ましい。ＤＣ－ＤＣ変換器回路５２は、変調器回路５４と、出力フィルタ回路５６と、補償器回路５８とをまた含む点で、既存のＤＣ－ＤＣ変換器回路３０と同様であってよい。また、出力フィルタ回路５６は、インダクタンスＬ_０を有するインダクタ６２と、容量Ｃ_０を有するＭＬＣＣ６４とによって形成されるＬＣフィルタ回路６０を含む。しかしながら、ＤＣ－ＤＣ変換器回路５２は、制御回路６６をさらに含む点で、既存のＤＣ－ＤＣ変換器回路３０とは異なる。以下に詳細に考察されるとおり、制御回路６６は、補償器回路５８を制御して、図２Ａ～図２Ｃで上述したとおりの既存のＤＣ－ＤＣ変換器回路３０における不安定性の課題を緩和するのに役立つように構成されてもよい。不安定性の課題を緩和するために制御回路６６をＤＣ－ＤＣ変換器回路５２が含むようにすることによって、ＭＬＣＣ６４の多くの魅力的な特徴を実現することが可能になる場合があり、よってＤＣ－ＤＣ変換器回路５２のコストおよび占有面積を低減するのに役立つ場合がある。

変調器回路５４は、入力波形Ｖ_ｒａｍｐと制御電圧Ｖ_ＣＴＲＬとに基づいてパルス列７０を生成するように構成された電圧比較器６８を含む。図３Ｂに例示されるとおり、制御電圧Ｖ_ＣＴＲＬは、パルス列７０のデューティサイクルを変化させることができる。

この点に関して、図３Ｂは、入力波形Ｖ_ｒａｍｐ、制御電圧Ｖ_ＣＴＲＬ、およびパルス列７０の代表的な例示であるグラフ図である。図３Ｂに示すとおり、制御電圧Ｖ_ＣＴＲＬがＶ_１からＶ_２に増加すると、パルス列７０は、狭いパルス幅Ｗ_１から広いパルス幅Ｗ_２に変化する。それゆえ、パルス列７０は、低デューティサイクルから高デューティサイクルに遷移することになる。

図３Ａを参照すると、変調器回路５４は、入力波形Ｖ_ｒａｍｐを生成するように構成されたＶＲＡＭＰ生成回路７２を含んでもよい。図３Ｃは、入力波形Ｖ_ｒａｍｐを生成するように構成された図３ＡのＤＣ－ＤＣ変換器回路５２におけるＶＲＡＭＰ生成回路７２の代表的な例示である概略図である。

非限定例では、ＶＲＡＭＰ生成回路７２は、ＲＡＭＰＧＥＮ回路７４と、抵抗器Ｒ_ｂａｓｅと、キャパシタＣ_ｒａｍｐとを含む。後に考察するとおり、抵抗器Ｒ_ｂａｓｅおよびキャパシタＣ_ｒａｍｐは、ＤＣ－ＤＣ変換器回路５２の伝達関数Ｈ（ｓ）を定義する多くのパラメータのうちの１つである。

図３Ａを再び参照すると、出力フィルタ回路５６は、パワー段スイッチ回路７６とドライバ段回路７８（「ＤＲＩＶＥＲ」と表記）とを含む。出力フィルタ回路５６は、入力電圧Ｖ_ＩＮとパルス列７０とに基づいて、定められた電圧範囲（例えば、≧３Ｖかつ≦２４Ｖ）で出力電圧Ｖ_ＯＵＴを生成するように構成される。パワー段スイッチ回路７６およびドライバ段回路７８はそれぞれ、既存のＤＣ－ＤＣ変換器回路３０におけるドライバ段回路４０およびパワー段スイッチ回路４２と機能的に等価である。

出力フィルタ回路５６は、出力電圧Ｖ_ＯＵＴのフィードバック（以下、「Ｖ_{ＯＵＴ－ＦＢ}」と称する）を生成するように構成された分圧器８０に結合されてもよい。分圧器８０は、出力電圧Ｖ_ＯＵＴを分割してＶ_{ＯＵＴ－ＦＢ}（Ｖ_{ＯＵＴ－ＦＢ}＝Ｖ_ＯＵＴ＊Ｒ_ｂｏｔ／（Ｒ_ｔｏｐ＋Ｒ_ｂｏｔ））を生成するように構成された上側抵抗器Ｒ_ｔｏｐおよび下側抵抗器Ｒ_ｂｏｔを含んでもよい。

補償器回路５８は、誤差増幅器８２（「ＥＡ」と表記）と回路８４とを含む。誤差増幅器８２は、出力電圧Ｖ_ＯＵＴを拡大縮小された目標値を表す場合のある基準電圧Ｖ_ＲＥＦと、Ｖ_{ＯＵＴ－ＦＢ}とを受け取るように構成される。非限定例では、誤差増幅器８２は、構成可能なトランスコンダクタンスＧ_ｍを有するトランスコンダクタンス増幅器である。この点に関して、誤差増幅器８２は、基準電圧Ｖ_ＲＥＦとＶ_{ＯＵＴ－ＦＢ}とに基づいて制御電流Ｉ_ＣＴＲＬを生成する（Ｉ_ＣＴＲＬ＝Ｇ_ｍ＊（Ｖ_{ＯＵＴ－ＦＢ}－Ｖ_ＲＥＦ））。

回路８４は、キャパシタＣ_{ｃｏｍｐ２}に並列に結合された抵抗器Ｒ_ｏｅａを含んでもよい。また、回路８４は、別のキャパシタＣ_ｃｏｍｐに直列に結合された別の抵抗器Ｒ_ｃｏｍｐを含んでもよい。回路８４は、制御電流Ｉ_ＣＴＲＬに基づいて制御電圧Ｖ_ＣＴＲＬを生成して、この制御電圧Ｖ_ＣＴＲＬを電圧比較器６８に提供するように構成されてもよい。先の考察に従って、制御電圧Ｖ_ＣＴＲＬは、パルス列７０のデューティサイクル、よって出力電圧Ｖ_ＯＵＴを変化させてもよい。

非限定例では、ＤＣ－ＤＣ変換器回路５２の伝達関数Ｈ（ｓ）は、式（式３）で表すことができる。

式（式３）を、遮断周波数Ｆ_Ｃのところで１に等しいとして解くことにより、遮断周波数Ｆ_Ｃを以下の式（式４）で表すことができる。

上式（式４）に従って、遮断周波数Ｆ_Ｃは、ＭＬＣＣ６４の容量Ｃ_０に反比例する関係にある。それゆえ、ＭＬＣＣ６４の固有のＤＣバイアス不安定性の結果として容量Ｃ_０が変動すると、それに応じて遮断周波数Ｆ_Ｃが変化する場合があり、よって、ＤＣ－ＤＣ変換器回路５２が不安定になる場合がある。よって、ＤＣ－ＤＣ変換器回路５２の安定性を維持するためには、ＭＬＣＣ６４の容量Ｃ_０が変動するのに関係なく遮断周波数Ｆ_Ｃを比較的安定に保つことが必要な場合がある。

幸いなことに、式（式４）から、遮断周波数Ｆ_Ｃの安定性を回復するのに役立つ複数のつまみを回すことが可能な場合があることが明らかになった。例えば、バイアス電圧の増加の結果として容量Ｃ_０が減少すると、抵抗Ｒ_ｃｏｍｐ、抵抗Ｒ_ｒａｍｐ、および／または容量Ｃ_ｒａｍｐを増加させることで、遮断周波数Ｆ_Ｃの安定性を維持するのに役立たせることが可能な場合がある。しかしながら、ＤＣ－ＤＣ変換器回路５２において、抵抗Ｒ_ｃｏｍｐ、抵抗Ｒ_ｒａｍｐ、および容量Ｃ_ｒａｍｐは、複雑さ、コスト、および／または占有面積の低減のためには固定したままにすることが望ましい場合がある。

この点に関して、好ましい実施形態では、制御回路６６は、誤差増幅器８２の構成可能なトランスコンダクタンスＧ_ｍを調整してＭＬＣＣ６４の容量Ｃ_０の変動時に遮断周波数Ｆ_Ｃを比較的安定に保つ手助けとなるように、構成される。具体的には、制御回路６６は、ＭＬＣＣ６４の容量Ｃ_０が増加する場合に、構成可能なトランスコンダクタンスＧ_ｍを減少させてもよい。対照的に、制御回路６６は、ＭＬＣＣ６４の容量Ｃ_０が減少する場合に、構成可能なトランスコンダクタンスＧ_ｍを増加させてもよい。

非限定例では、制御回路６６は、以下に示すとおり、複数の構成可能なトランスコンダクタンスを複数の予め定められた範囲の出力電圧Ｖ_ＯＵＴと相関させるように構成されたルックアップテーブル（ＬＵＴ）を含むものとすることができる。
構成可能なトランスコンダクタンスＬＵＴ

制御回路６６は、予め定められた範囲の出力電圧Ｖ_ＯＵＴを表す二進語を受けてもよい。例えば、二進語「００」は、３Ｖと８Ｖとの間の範囲の出力電圧Ｖ_ＯＵＴを表し、二進語「０１」は、８Ｖと１１．２Ｖとの間の範囲の出力電圧Ｖ_ＯＵＴを表し、二進語「１０」は、１１．２Ｖと１６Ｖとの間の範囲の出力電圧Ｖ_ＯＵＴを表し、二進語「１１」は、１６Ｖと２４Ｖとの間の範囲の出力電圧Ｖ_ＯＵＴを表す。二進語は、出力電圧Ｖ_ＯＵＴの範囲をさらにきめ細かく表現するために、さらに多くの桁を含むことができると理解されるのが望ましい。

よって、二進語に基づいて、制御回路６６は、対応する構成可能なトランスコンダクタンスＧ_ｍを取り出すことができる。したがって、制御回路６６は、決定された構成可能なトランスコンダクタンスＧ_ｍに基づいて制御電流Ｉ_ＣＴＲＬを生成するように誤差増幅器８２を構成してもよい。加えて、制御回路はまた、基準電圧Ｖ_ＲＥＦを誤差増幅器８２に供給するように構成されてもよい。

Ｖ_{ＯＵＴ－ＦＢ}に基づいて、構成可能なトランスコンダクタンスＧ_ｍのみを調整することによってＤＣ－ＤＣ変換器回路５２の安定性を維持することが好ましい場合もあるが、ＤＣ－ＤＣ変換器回路５２は、抵抗Ｒ_ｃｏｍｐ、抵抗Ｒ_ｒａｍｐ、および／または容量Ｃ_ｒａｍｐを調整することと併せて、構成可能なトランスコンダクタンスＧ_ｍを調整するようにも構成できることを理解するのが望ましい。さらに、上式（式４）に示されるとおり、構成可能なトランスコンダクタンスＧ_ｍ、抵抗Ｒ_ｃｏｍｐ、抵抗Ｒ_ｒａｍｐ、および／または容量Ｃ_ｒａｍｐを調整することと併せて、またはこれとは独立して、Ｖ_{ＯＵＴ－ＦＢ}および／またはインダクタンスＬ_０を調整することによって、遮断周波数Ｆ_Ｃを調整できる場合もある。

当業者であれば、本開示の実施形態に向けた改良例および修正例を認識することになろう。そのようなすべての改良例および修正例は、本明細書に開示された概念および以下の請求項の範囲にあるとみなされる。

Claims (20)

1. 入力波形とパルス列のデューティサイクルを設定する制御電圧とに基づいて前記パルス列を生成するように構成された変調器回路と；
   前記変調器回路に結合され、入力電圧と前記パルス列の前記デューティサイクルとに基づいてバイアス電圧を生成して多層セラミックキャパシタ（ＭＬＣＣ）に電流を流し、これにより定められた電圧範囲内の出力電圧を生成するように構成された出力フィルタ回路と；
   構成可能なトランスコンダクタンスを有する補償器回路であって、
   前記構成可能なトランスコンダクタンスの関数として制御電流を生成し、
   前記制御電流に基づいて前記制御電圧を生成して当該制御電圧を前記変調器回路に供給し、これにより前記パルス列の前記デューティサイクルを設定する
   ように構成された補償器回路と；
   前記出力フィルタ回路と前記補償器回路とに結合された制御回路であって：
   前記出力電圧の前記定められた電圧範囲の表示を受けるように；
   前記出力電圧の前記定められた電圧範囲に基づいて、前記構成可能なトランスコンダクタンスを決定するように；そして
   前記決定された構成可能なトランスコンダクタンスに基づいて、前記制御電流を生成し、これにより前記バイアス電圧の変動の結果として前記ＭＬＣＣの容量変動によって引き起こされる前記出力電圧の不安定性を低減するよう前記補償器回路を構成する
   ように構成された制御回路と、
   を具備する直流－直流（ＤＣ－ＤＣ）変換器回路。
2. 前記ＭＬＣＣの容量が増加する場合には、前記補償器回路の構成可能なトランスコンダクタンスを減少させるように；そして
   前記ＭＬＣＣの前記容量が減少する場合には、前記補償器回路の構成可能なトランスコンダクタンスを増加させるように、前記制御回路がさらに構成された、請求項１に記載のＤＣ－ＤＣ変換器回路。
3. 前記構成可能なトランスコンダクタンスを、複数の構成可能なトランスコンダクタンスをそれぞれ前記出力電圧の複数の予め定められた範囲と相関させるように構成されたルックアップテーブル（ＬＵＴ）から取り出すように、前記制御回路がさらに構成された、請求項１に記載のＤＣ－ＤＣ変換器回路。
4. 前記出力電圧の複数の予め定められた範囲のうちの前記出力電圧の予め定められた範囲の表示を提供する二進語を受けるように；そして
   前記ＬＵＴから、前記二進語で表された前記出力電圧の予め定められた範囲に対応する構成可能なトランスコンダクタンスを受けるように、前記制御回路がさらに構成された、請求項３に記載のＤＣ－ＤＣ変換器回路。
5. 前記構成可能なトランスコンダクタンスを有しており、そして前記出力電圧の前記定められた電圧範囲の前記表示と、前記出力電圧を拡大縮小された目標値を表す基準電圧とに基づいて前記制御電流を生成するように構成された誤差増幅器と；
   前記制御電流に基づいて前記制御電圧を生成し、前記変調器回路に前記制御電圧を供給するように構成された回路と、
   を前記補償器回路が具備する、請求項１に記載のＤＣ－ＤＣ変換器回路。
6. 前記決定された構成可能なトランスコンダクタンスに基づいて、前記制御電流を生成するよう前記誤差増幅器を制御するように、前記制御回路がさらに構成された、請求項５に記載のＤＣ－ＤＣ変換器回路。
7. 前記出力電圧が３Ｖ以上８Ｖ未満の場合に、第１のトランスコンダクタンスに基づいて前記制御電流を生成するよう前記誤差増幅器を制御するように；
   前記出力電圧が８Ｖ以上１１．２Ｖ未満の場合に、前記第１のトランスコンダクタンスより２５％低い第２のトランスコンダクタンスに基づいて前記制御電流を生成するよう前記誤差増幅器を制御するように；
   前記出力電圧が１１．２Ｖ以上１６Ｖ未満の場合に、前記第２のトランスコンダクタンスより２５％低い第３のトランスコンダクタンスに基づいて前記制御電流を生成するよう前記誤差増幅器を制御するように；そして
   前記出力電圧が１６Ｖ以上２４Ｖ以下の場合に、前記第３のトランスコンダクタンスより２５％低い第４のトランスコンダクタンスに基づいて前記制御電流を生成するよう前記誤差増幅器を制御するように、
   前記制御回路がさらに構成された、請求項６に記載のＤＣ－ＤＣ変換器回路。
8. 前記基準電圧を生成して、前記誤差増幅器に供給するように、前記制御回路がさらに構成された、請求項６に記載のＤＣ－ＤＣ変換器回路。
9. 前記バイアス電圧に基づいて、前記定められた電圧範囲に前記出力電圧を調整するように構成されたインダクタ－キャパシタ（ＬＣ）フィルタ回路と；
   前記入力電圧と接地との間を切り替えて、これにより前記ＬＣフィルタ回路について前記バイアス電圧を設定するように構成されたパワー段スイッチ回路と；
   前記パルス列の前記デューティサイクルに基づいて、前記入力電圧と前記接地との間において前記パワー段スイッチ回路を切り替えるように構成されたドライバ段回路と、
   を前記出力フィルタ回路が具備する、請求項５に記載のＤＣ－ＤＣ変換器回路。
10. 前記制御電圧を変化させることで前記変調器回路に前記パルス列のデューティサイクルを変化させるように、前記補償器回路がさらに構成された、請求項９に記載のＤＣ－ＤＣ変換器回路。
11. 前記ＬＣフィルタ回路が、前記出力電圧に反比例する前記容量を有する前記多層セラミックキャパシタ（ＭＬＣＣ）を具備する、請求項９記載のＤＣ－ＤＣ変換器回路。
12. 前記誤差増幅器の構成可能なトランスコンダクタンスに比例し前記ＭＬＣＣの容量に反比例する遮断周波数に対応する、請求項１１に記載のＤＣ－ＤＣ変換器回路。
13. 前記出力電圧と前記基準電圧との差分の増加に応答して、前記制御電流を増加させるように；そして
    前記出力電圧と前記基準電圧との差分の減少に応答して、前記制御電流を減少させるように、
    前記誤差増幅器がさらに構成された、請求項５に記載のＤＣ－ＤＣ変換器回路。
14. 入力波形とパルス列のデューティサイクルを設定する制御電圧とに基づいて前記パルス列を生成するように構成された変調器回路と；
    インダクタと多層セラミックキャパシタ（ＭＬＣＣ）とに基づいて形成されたインダクタ－キャパシタ（ＬＣ）フィルタ回路を具備する出力フィルタ回路であって、入力電圧と前記パルス列の前記デューティサイクルとに基づいてバイアス電圧を生成して前記ＭＬＣＣに電流を流し、これにより定められた電圧範囲の出力電圧を生成するように構成された出力フィルタ回路と；
    構成可能なトランスコンダクタンスを有する補償器回路であって
    前記構成可能なトランスコンダクタンスの関数として制御電流を生成し、
    前記制御電流に基づいて前記制御電圧を生成して当該制御電圧を前記変調器回路に供給し、これにより前記パルス列の前記デューティサイクルを設定する
    ように構成された補償器回路と；
    前記出力フィルタ回路と前記補償器回路とに結合された制御回路であって：
    前記出力電圧の前記定められた電圧範囲の表示を受けるように；
    前記出力電圧の前記定められた電圧範囲に基づいて、前記構成可能なトランスコンダクタンスを決定するように；そして
    前記決定された構成可能なトランスコンダクタンスに基づいて、前記制御電流を生成し、これにより前記バイアス電圧の変動の結果として前記ＭＬＣＣの容量変動によって引き起こされる前記出力電圧の不安定性を低減するよう前記補償器回路を構成する
    ように構成された制御回路と、
    を具備する直流－直流（ＤＣ－ＤＣ）変換器回路。
15. 前記ＭＬＣＣの容量が増加する場合には、前記補償器回路の構成可能なトランスコンダクタンスを減少させるように；そして
    前記ＭＬＣＣの前記容量が減少する場合には、前記補償器回路の構成可能なトランスコンダクタンスを増加させるように、前記制御回路がさらに構成された、請求項１４に記載のＤＣ－ＤＣ変換器回路。
16. 前記構成可能なトランスコンダクタンスを、複数の構成可能なトランスコンダクタンスをそれぞれ前記出力電圧の複数の予め定められた範囲と相関させるように構成されたルックアップテーブル（ＬＵＴ）から取り出すように、前記制御回路がさらに構成された、請求項１４に記載のＤＣ－ＤＣ変換器回路。
17. 前記構成可能なトランスコンダクタンスを有する、そして前記出力電圧の前記定められた電圧範囲の前記表示と、前記出力電圧を拡大縮小された目標値を表す基準電圧とに基づいて前記制御電流を生成するように構成された誤差増幅器と；
    前記制御電流に基づいて前記制御電圧を生成して前記変調器回路に前記制御電圧を供給するように構成された回路と、
    を前記補償器回路が具備する、請求項１４に記載のＤＣ－ＤＣ変換器回路。
18. 前記バイアス電圧に基づいて、定められた電圧範囲に前記出力電圧を調整するように構成されたＬＣフィルタ回路と；
    前記入力電圧と接地との間を切り替えて、これにより前記ＬＣフィルタ回路について前記バイアス電圧を設定するように構成されたパワー段スイッチ回路と；
    前記パルス列の前記デューティサイクルに基づいて、前記入力電圧と前記接地との間において前記パワー段スイッチ回路を切り替えるように構成されたドライバ段回路と、
    を前記出力フィルタ回路が具備する、請求項１７に記載のＤＣ－ＤＣ変換器回路。
19. 前記ＭＬＣＣが、前記出力電圧に反比例する前記容量を有する、請求項１８に記載のＤＣ－ＤＣ変換器回路。
20. 前記誤差増幅器の構成可能なトランスコンダクタンスに比例し前記ＭＬＣＣの容量に反比例する遮断周波数に対応する、請求項１９に記載のＤＣ－ＤＣ変換器回路。