JP7636445B2 - エクスタッキングアーキテクチャ用の電極出力構造 - Google Patents

Description

本出願によって、一般に半導体メモリデバイスに関する実施形態が説明される。

より小さいメモリセルを必要とすることなく、より高いデータ記録密度を達成するために、３次元（３Ｄ）ＮＡＮＤフラッシュメモリ技術が開発されてきた。３Ｄ ＮＡＮＤメモリは通常、垂直メモリセル列を形成するアレイトランジスタ（ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒｓ）および周辺回路を形成する周辺トランジスタを含む。従来の３Ｄ ＮＡＮＤデバイスにおいて、アレイトランジスタおよび周辺トランジスタは、同じ基板上で加工される。しかし、エクスタッキング（Ｘｔａｃｋｉｎｇ）アーキテクチャにおいては、アレイトランジスタを含むアレイ基板と周辺トランジスタを含む周辺基板が、トランジスタが２つの基板間に挟まれた状態で、接合界面を介して向かい合わせに積み重ねられる。したがって、エクスタッキングアーキテクチャによって、より高い記録密度、より簡単な工程フロー、およびより短いサイクル時間が達成され得る。

エクスタッキングアーキテクチャはまた、アレイ基板または周辺基板のどちらかの裏面側に電極出力（パッドアウト）構造を含むことができる。したがって、外部回路は、電極出力構造を介して２つの基板の間に挟まれたトランジスタに制御信号を与えることができる。電極出力構造は、シリコン貫通コンタクト（ＴＳＣ）構成において製造することができる。

本開示の態様によって、エクスタッキングアーキテクチャによる半導体デバイス向けの電極出力構造およびその電極出力構造を形成する方法が提供される。

第１の態様によって、電極出力構造を備える、エクスタッキングアーキテクチャによる半導体デバイスが開示される。半導体デバイスは、向かい合わせに接合された第１のダイと第２のダイとを含むことができる。第１のダイは、第１のダイの裏面側の絶縁層と、第１のダイの表面側から絶縁層の第１の部分を通して延在する第１のコンタクト構造と、絶縁層の第２の部分の表面側の半導体層と、半導体層の表面側に形成された第１のトランジスタとを含むことができる。

実施形態によっては、第１のトランジスタは、第１のダイの表面側の半導体層にわたって形成されたメモリセルを含むことができる。メモリセルは、ワード線層と絶縁層との交互積層体、および、その積層体を通して延在する複数のチャネル構造を含むことができる。実施形態によっては、第１のダイはさらに、積層体の階段領域において形成された複数のコンタクト構造を含むことができ、その複数のコンタクト構造はワード線層に結合されている。階段領域は、積層体の境界上または中間にあってもよい。さらに、チャネル構造は、１つまたは複数の絶縁層によって囲まれたチャネル層を含むことができる。

実施形態によっては、第２のダイは、基板、およびその基板の表面側に形成されたメモリセル用の周辺回路を含むことができる。

半導体デバイスはまた、第１のダイの裏面側に配置された第１の電極出力構造を含むことができ、その第１の電極出力構造は、第１のコンタクト構造に電気的に結合される。半導体デバイスはさらに、第１のダイの裏面側に配置された第２の電極出力構造を含むことができ、この第２の電極出力構造は、コンタクトホールを介して半導体層に電気的に結合され、第２の電極出力構造は、コンタクトホールを充填する。

第１の電極出力構造は、第１の導電層の第１の部分を含むことができ、第２の電極出力構造は、第１の導電層の第２の部分を含むことができる。第１の導電層の第１の部分は、第１の導電層の第２の部分から間隔をおいて配置することができる。第１の導電層は、第１の金属材料で作ることができる。実施形態によっては、第１の電極出力構造はさらに、第１のコンタクト構造と第１のパッド層との間に配置された第２の導電層の第１の部分を含むことができる。第２の電極出力構造はさらに、半導体層と第２のパッド層との間に配置された第２の導電層の第２の部分を含むことができる。第２の導電層の第１の部分は、第２の導電層の第２部分から間隔をおいて配置することができる。第２の導電層は、第２の金属材料で作ることができる。例においては、第１の金属材料はアルミニウムで作られ、第２の金属材料はチタンで作られる。

実施形態によっては、第１の電極出力構造は、第１のコンタクト構造、第１のダイと第２のダイとの間の接合界面、および第２のダイにおける対応する第２のコンタクト構造を介して、周辺回路の入力回路／出力回路に結合することができる。周辺回路は、第１のダイにおける対応する第３のコンタクト構造、接合界面、および第２のダイにおける対応する第４のコンタクト構造を介して、メモリセルに結合することができる。第２の電極出力構造は、メモリセルにアレイコモンソースを与えるように構成することができる。

代替実施形態において、第２のダイはさらに、基板の表面側に形成されたメモリセルを含むことができ、第１のトランジスタは、基板の表面側に形成されたメモリセル用の周辺回路を含むことができる。さらに、第１の電極出力構造は、第１のコンタクト構造を介して、周辺回路の入力回路／出力回路に結合することができ、周辺回路は、第１のダイにおける対応するコンタクト構造、第１のダイと第２のダイとの間の接合界面、および第２のダイにおける対応するコンタクト構造を介して、メモリセルに結合することができる。

本開示の第２の態様によれば、電極出力構造を有する、エクスタッキングアーキテクチャによる半導体デバイスを製作するための方法が提供される。この方法は、第１のダイと第２のダイを向かい合わせに接合することを含むことができ、第１のダイは、第１の基板と、第１の基板の表面側の絶縁層と、絶縁層の第１の部分を通して延在する、第１のダイの表面側の第１のコンタクト構造と、絶縁層の第２の部分の表面側の半導体層とを含む。

実施形態によっては、第１のダイはさらに、半導体層の表面側に形成されたメモリセルを含むことができ、第２のダイは、第２の基板の表面側に、メモリセル用の周辺回路を含むことができる。実施形態によっては、第１のダイと第２のダイを向かい合わせに接合することはさらに、第１のダイにおいて第１のコンタクト構造に接続された第１の接合構造を、第２のダイにおいて周辺回路の入力回路／出力回路に接続された第２の接合構造に接合することを含むことができる。

代替実施形態において、第２のダイは、第２のダイの表面側に配置されたメモリセルを含むことができ、第１のダイはさらに、メモリセル用の周辺回路を含むことができる。

その方法はまた、第１のダイの裏面側から第１の基板を取り除くことによって、第１のダイの裏面側から第１のコンタクト構造を露出させることを含むことができる。実施形態によっては、その方法は、第１の基板を取り除いた後、エッチング停止層を取り除くことを含むことができ、エッチング停止層は、第１の基板と絶縁層との間に挟まれる。

その方法はさらに、第１のダイの裏面側から絶縁層の第２の部分におけるコンタクトホールを形成し、コンタクトホールは半導体層を露出させ、第１のダイの裏面側で導電的に第１のコンタクト構造に接続された第１の電極出力構造と、コンタクトホールで、導電的に半導体層に接続された第２の電極出力構造とを形成することを含むことができる。実施形態によっては、第２の電極出力構造は、メモリセルにアレイコモンソースを与えるように構成することができる。

さらに、第１の電極出力構造および第２の電極出力構造を形成することは、第１のダイの裏面側から第１のコンタクト構造および半導体層にわたって第１の導電層を形成することと、第１の導電層によってコンタクトホールが充填され、第１のダイの裏面側から第１の導電層をパターン形成して、導電的に第１のコンタクト構造に接続された第１の電極出力構造、および導電的に半導体層に接続された第２の電極出力構造を形成することとを含むことができる。実施形態によっては、第２の導電層を絶縁層の裏面側に形成することができ、第２の導電層は、第１の導電層と第１のコンタクト構造とをつなぎ合わせ、第１の導電層と半導体層とをつなぎ合わせ、第２の導電層は、第１の導電層と同じフォトマスクを使用して、パターン形成される。

実施形態によっては、第１の導電層は第１の金属材料で作ることができ、第２の導電層は第２の金属材料で作ることができる。例においては、第１の導電層は少なくともチタンを含み、第２の導電層は少なくともアルミニウムを含む。

本開示の各態様は、添付図面とあわせて読むと、以下の詳細な説明から最もよく理解される。当業界の慣行によれば、様々な特徴は正確な比率ではないことに留意されたい。実際には説明を分かりやすくするために、様々な特徴の寸法を大きくしたり小さくしたりする場合がある。

本開示の例示的な実施形態による、半導体デバイスの断面図である。 本開示の例示的な実施形態による、製造の様々な中間工程における半導体デバイスの断面図である。 本開示の例示的な実施形態による、製造の様々な中間工程における半導体デバイスの断面図である。 本開示の例示的な実施形態による、製造の様々な中間工程における半導体デバイスの断面図である。 本開示の例示的な実施形態による、製造の様々な中間工程における半導体デバイスの断面図である。 本開示の例示的な実施形態による、製造の様々な中間工程における半導体デバイスの断面図である。 本開示の例示的な実施形態による、製造の様々な中間工程における半導体デバイスの断面図である。 本開示の例示的な実施形態による、製造の様々な中間工程における半導体デバイスの断面図である。 本開示の実施形態による、例示的な半導体デバイスを製造するための例示的な工程のフローチャートである。

提示された主題の様々な特徴を実装するために、以下の開示によって、多くの様々な実施形態または例が提供される。本開示を簡単にするために、構成要素および構成の具体例が以下に説明される。これらは勿論、単なる例にすぎず、制限しようとするものではない。たとえば、以下の説明において第２の特徴にわたって、または第２の特徴の上に第１の特徴を形成することは、第１の特徴および第２の特徴が直接接する実施形態を含んでもよく、また第１の特徴および第２の特徴が直接接することができないように、追加の特徴が第１の特徴と第２の特徴との間に形成された実施形態を含んでもよい。さらに、本開示は、様々な例において、参照番号および／または文字列を繰り返す場合がある。この繰返しは、簡単に、分かりやすくするためであり、それ自体では、説明された様々な実施形態および／または構成との間の関係を、規定するものではない。

さらに、図に示すように、ある要素の別の要素に対する関係、またはある特徴の別の特徴に対する関係を説明するための記載を容易にするために、「真下に」、「下方へ」、「下部の」、「上の」、「上部の」など空間的な相対語が、本明細書において使用される場合がある。空間的な相対語は、図示されている向きに加えて、使用中または動作中のデバイスの様々な向きを包含するものである。本装置は（９０度または別の向きに回転させて）他の状態に向けられる場合があり、本明細書にて使用される空間的な相対記述子は、同様に、それに応じて解釈されてもよい。

本開示によって、エクスタッキングアーキテクチャによる３Ｄメモリデバイス用の電極出力構造を形成する方法が提供される。この方法は、第１のダイと第２のダイを接合し、第１のダイの基板を取り除き、コンタクトホールを形成し、電極出力構造を形成することを含むことができる。エクスタッキングアーキテクチャのためのシリコン貫通コンタクト （ＴＳＣ）電極と比較すると、開示された方法によって、追加で必要となる誘電層の堆積とＴＳＣ金属のエッチングが排除され、したがって、製造工程が簡単になる。

図１は、本開示の例示的な実施形態による、半導体デバイス１００の断面図である。図示するように、デバイス１００は、向かい合わせの方式で、接合界面１４０を介してともに接合された第１のダイＤ１および第２のダイＤ２を含むことができる（回路側が表で、基板側が裏である）。第１のダイＤ１および第２のダイＤ２はそれぞれ、対応して互いに整列した接合構造１４１および１４２を含むことができる。さらに、接合構造１４１は、対応する接合構造１４２に電気的に結合することができる。

図１に示すように、第１のダイＤ１は、絶縁層１０３（たとえば、酸化ケイ素）、絶縁層１０３の表面側の半導体層１０５（たとえば、ドープドポリシリコン）、および絶縁層１０３の表面側に形成され、絶縁層１０３を通して延在する第１のコンタクト構造１２１（たとえば、タングステン）を含むことができる。

第１のダイＤ１はまた、３Ｄ ＮＡＮＤメモリセルを含むことができる。たとえば、絶縁層１１１とワード線層１１２（ゲート層とも呼ばれる）との交互積層体を、半導体層１０５の表面側に配置することができる。積層体はアレイ領域１１０を含むことができ、そのアレイ領域１１０では、少なくとも１つのチャネル構造１３０が形成されその積層体を通して半導体層１０５の中に延在する。絶縁層１１１とワード線層１１２との積層体およびチャネル構造１３０は、垂直メモリセル列のアレイ（ａｒｒａｙ ｏｆ ｖｅｒｔｉｃａｌ ｍｅｍｏｒｙ ｃｅｌｌ ｓｔｒｉｎｇｓ）などのトランジスタの積層体を形成することができる。例によっては、トランジスタの積層体は、メモリセル、および１つまたは複数の底部選択トランジスタや１つまたは複数の上部選択トランジスタなど選択トランジスタを含むことができる。例によっては、トランジスタの積層体はまた、１つまたは複数のダミー選択トランジスタを含むことができる。

絶縁層１１１は、窒化ケイ素や酸化ケイ素など絶縁材料で作ることができる。ワード線層１１２は、高誘電率（ｈｉｇｈ－ｋ）ゲート絶縁体層や金属ゲート電極などゲートスタック材料で作ることができる。チャネル構造１３０は、チャネル層１３１を囲む酸化物－窒化物－酸化物構造をともに形成するトンネリング層（たとえば、酸化ケイ素）、電荷捕獲層（たとえば、窒化ケイ素）、障壁層（たとえば、酸化ケイ素）など１つまたは複数の絶縁層１３２によって囲まれたチャネル層１３１（たとえば、ポリシリコン）を含むことができる。

さらに、積層体は、複数の第２のコンタクト構造１２２および第３のコンタクト構造１２３が形成された階段領域１２０を有することができる。第２のコンタクト構造１２２は、垂直メモリセル列のゲートおよびダミーゲートとして機能することができるワード線層１１２に接続される。第３のコンタクト構造１２３は、半導体層１０５に接続される。デバイス１００は、中央部階段実装形態や側部階段実装形態など様々な階段構成を有することができることに留意されたい。

さらに図１において、第１のダイＤ１はさらに、第１のコンタクト構造１２１の裏面側を覆う第１の部分１６１ａと絶縁層１０３の孔を覆う第２の部分１６１ｂとを有する第２の導電層１６１（ライナ層とも呼ばれる）の裏面側の第１の導電層１７１（パッド層とも呼ばれる）を含むことができる。第１の導電層の第１の部分１７１ａと第１の導電層の第２の部分１７１ｂとを、第２の導電層の第１の部分１６１ａの裏面側と第２導電層の第２の部分１６１ｂの裏面側とにそれぞれ配置して、第１の電極出力構造と第２の電極出力構造とを形成することができる。第１の導電層の第１の部分１７１ａは、第１のコンタクト構造１２１に電気的に結合することができ、第１の導電層の第２の部分１７１ｂは、半導体層１０５に電気的に結合することができる。この例では、第１導電層１７１はアルミニウムであり、半導体層１０５はポリシリコンである。第２の導電層１６１は、アルミニウムとポリシリコンとの間に配置された１０ｎｍ～２０ｎｍの範囲の厚さを有するチタン層などの接合層とすることができる。実施形態によっては、第２の導電層１６１は、比較的高い温度（たとえば、５００℃超）のもと、ケイ化チタンから形成されてもよい。他の例では、第１の導電層１７１は、他の導電材料で作ることができ、第２の導電層１６１は、障壁層、シード層および／または接合層とすることができる。また、第２の導電層１６１を使用して、接触抵抗を低減することができる。実施形態によっては、第２の導電層１６１は必要ない場合がある。

図１の例において、第１のダイＤ１は、３Ｄメモリセルを含むことができ、第２のダイＤ２は、周辺回路（たとえば、アドレスデコーダ、駆動回路、センス増幅器など）を含むことができる。全般に、第２のダイＤ２の周辺回路は、外部回路を用いてメモリセルとつなぎ合わせることができる。たとえば、周辺回路は、第１の電極出力構造（１７１ａおよび１６１ａ）を介して外部回路から命令を受信し、メモリセルに制御信号を与え、メモリセルからデータを受信し、第１の電極出力構造（１７１ａおよび１６１ａ）を介して外部回路にデータを出力する。さらに、実施形態によっては、半導体層１０５は、メモリセルアレイのためにアレイコモンソース（ＡＣＳ）に結合され、その結果、第２の電極出力構造（１７１ｂおよび１６１ｂ）はＡＣＳに入力／出力の電極出力構造を提供することができる。

話を簡単にするために、基板１９１および基板上に形成された２つのトランジスタ１８０を、第２のダイＤ２に示す。たとえば、トランジスタ１８０は、相補型金属酸化膜半導体（ＣＭＯＳ）を形成することができる。基板１９１は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコン－ゲルマニウム（ＳｉＧｅ）基板、および／またはシリコン－オン－インシュレータ（ＳＯＩ）基板など任意の適切な基板とすることができる。基板は、半導体材料、たとえばＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族酸化物半導体を含んでもよい。ＩＶ族半導体は、Ｓｉ、ＧｅまたはＳｉＧｅを含んでもよい。基板１９１は、バルクウエハまたはエピタキシャル層であってもよい。第１のダイＤ１は最初に基板を含み、その上に半導体層１０５および絶縁層１０３が配置されることに留意されたい。基板は、電極出力構造（１７１および１６１）を形成する前に、取り除かれる。

実施形態によっては、半導体メモリデバイスは、複数のアレイダイ（たとえば、第１のダイＤ１）およびＣＭＯＳダイ（たとえば、第２のダイＤ２）を含むことができる。複数のアレイダイおよびＣＭＯＳダイは、ともに積み重ねられ、接合することができる。各アレイダイはＣＭＯＳダイの一部分に結合され、ＣＭＯＳダイは、アレイダイを個別にまたはともに同様のやり方で駆動することができる。さらに、例によっては、半導体デバイス１００は、少なくとも、向かい合わせに接合された第１のウエハと第２のウエハとを含む。第１のダイＤ１が、第１のウエハ上にＤ１のような他のアレイダイを用いて配置され、第２のダイＤ２が、第２のウエハ上にＤ２のような他のＣＭＯＳダイを用いて配置される。第１のウエハおよび第２のウエハともに接合され、その結果、第１のウエハ上のアレイダイは、第２のウエハ上の対応するＣＭＯＳダイに接合される。

代替実施形態において、第１のダイＤ１は周辺回路を含むことができ、第２のダイＤ２は、３Ｄメモリセル（図示せず）を含むことができる。それでもなお、電極出力構造（１７１および１６１）は、第１のダイＤ１の裏面側に配置することができる。入力信号／出力信号はメモリセルアレイダイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ ｄｉｅ）を経由する必要がないので、入力信号／出力信号の経路は、図１における信号経路より短くすることができる。

図２～図９は、本開示の例示的な実施形態による、製造の様々な中間工程における、デバイス１００などの半導体デバイスの断面図である。デバイス１００は、たとえば、メモリ回路、メモリ回路が半導体チップ上に形成された状態の半導体チップ（または、ダイ）、複数の半導体ダイが半導体ウエハ上に形成された状態の半導体ウエハ、半導体チップの積層体、パッケージ基板上に組み立てられた１つまたは複数の半導体チップを含む半導体パッケージなど任意の適切なデバイスとすることができる。

図２は、最終的にはデバイス１００となる半導体デバイス２００の断面図を示す。図２はデバイス２００の一部分だけを示していることに理解されたい。デバイス１００と同様に、デバイス２００は、接合界面１４０に対応する接合界面（図示せず）を介してともに接合された、第１のダイＤ１に対応する第１のダイＤ１’、第２のダイＤ２に対応する第２のダイ（図示せず）を含むことができる。話を簡単にするために、図１における第１のダイＤ１の接合構造１４１およびキャップ層１０６は、図２では省略されている。

図示のように、デバイス２００は、第１のダイＤ１’の裏面側の基板２０１（たとえば、シリコン）、および基板２０１の表面側のエッチング停止層２０２（たとえば、窒化ケイ素）を含むことができる。デバイス２００はまた、最終的には図１における絶縁層１０３となる、エッチング停止層２０２の表面側の絶縁層２０３（たとえば、酸化ケイ素）を含むことができる。実施形態によっては、エッチング停止層２０２は必要ない場合がある。

図２に示すように、デバイス２００は、図１におけるデバイス１００の対応する構成要素と同様に構成された構成要素を有する。たとえば、第１のコンタクト構造２２１と、半導体層２０５と、絶縁層２１１およびワード線層２１２の交互積層体と、アレイ領域２１０と、階段領域２２０と、チャネル構造２３０と、複数の第２のコンタクト構造２２２と、第３のコンタクト構造２２３とは、第１のコンタクト構造１２１と、半導体層１０５と、絶縁層１１１およびワード線層１１２の交互積層体と、アレイ領域１１０と、階段領域１２０と、チャネル構造１３０と、複数の第２のコンタクト構造１２２と、第３のコンタクト構造１２３と、それぞれ同様に構成される。これらの構成要素についてこれまで説明してきが、分かりやすくする目的で、ここでは省略することになる。

図３は、図２において裏面側から基板２０１が取り除かれた後の、デバイス２００を示す。基板２０１の除去は、化学機械研磨（ＣＭＰ）および／またはウェットエッチングによって達成することができる。エッチング停止層２０２を使用して、ＣＭＰおよび／またはウェットエッチング工程をいつ停止すべきかを決定することができる。

図４は、図３においてエッチング停止層２０２および第１のコンタクト構造２２１の一部分が取り除かれた後の、デバイス２００を示す。したがって、残りの第１のコンタクト構造２２１および絶縁層２０３は、裏面側から露出する。図３と同様に、エッチング停止層２０２および第１のコンタクト構造２２１の一部分の除去は、ＣＭＰ工程によって達成することができる。別法として、エッチング停止層２０２は、第１のエッチング工程によって取り除くことができ、第１のコンタクト構造２２１の一部分は、第２のエッチング工程によって取り除くことができる。実施形態によっては、第１のコンタクト構造２２１の一部分の除去は必要ない場合がある。その結果、第１のコンタクト構造２２１の一部分は露出することになる（図示せず）。さらに、第１のコンタクト構造２２１は、エッチング停止層２０２の中にまで延在しているように示されているが、実施形態によっては、絶縁層２０３の裏面側表面２０３’まで延在しているだけである（図示せず）。したがって、第１のコンタクト構造２２１のいかなる部分の除去も必要ない場合がある。

図５において、コンタクトホール２５１は、デバイス２００の絶縁層２０３に形成することができて、その結果、半導体層２０５の一部分が露出する。コンタクトホール２５１は、底部２５１’および２つの側壁２５１”を有することができる。図５の例においては、２つのコンタクトホール２５１が、表面側から裏面側に広がる台形の断面を有することが示されている。任意の数のコンタクトホール２５１が形成され得ること、およびコンタクトホール２５１が、長方形などの他の形状を有することができることを理解されよう。コンタクトホール２５１は、フォトリソグラフィ工程によって画定されたエッチングマスクとして、フォトレジストを使用するエッチング工程によって形成することができる。

図６において、最終的には図１における第２の導電層１６１となる第２の導電層２６１は、露出した第１のコンタクト構造２２１、絶縁層２０３、および半導体層２０５の露出した部分を共形的にコーティングするように形成することができる。結果として、第２の導電層２６１によって、コンタクトホール２５１の底部２５１’および側壁２５１”が覆われる。第２の導電層２６１は、チタンで作ることができ、化学気相成長によって形成することができる。第２の導電層２６１は、厚さを１０ｎｍ～２０ｎｍの範囲とすることができる。実施形態によっては、第２の導電層２６１は必要ない場合があり、そのためこの工程は省くことができる。

図７において、最終的には図１における第１の導電層１７１となる第１の導電層２７１は、裏面側から第２の導電層２６１にわたって形成することができ、その結果、コンタクトホール２５１は、第１の導電層２７１で充填することができる。第１の導電層２７１は、アルミニウムで作られる導電層とすることができ、化学気相成長によって形成することができる。第２の導電層２６１がチタンであり、半導体層２０５がポリシリコンである例において、チタンは、アルミニウムとポリシリコンとの間の接合層とすることができる。さらに、凹部構造２７２は、コンタクトホール２５１の結果、第１の導電層２７１の裏面側に形成され得る。

図８は、図７において第１の導電層２７１の一部分および第２導電層２６１の一部分が取り除かれた後のデバイス２００を示す。第１の導電層２７１の一部分および第２の導電層２６１の一部分の除去は、フォトレジストおよび／またはハードマスク層を用いたエッチングによって達成することができる。したがって、第１の導電層の第１の部分２７１ａは、第２の導電層の第１の部分２６１ａの上に配置して、第１の電極出力構造を形成することができ、第１の導電層の第２の部分２７１ｂは、第２の導電層の第２の部分２６１ｂの上に配置して、第２の電極出力構造を形成することができる。デバイス１００と同様に、外部回路（図示せず）は、第１のコンタクト構造２２１を介して周辺回路に結合されている第１の電極出力構造（２７１ａおよび２６１ａ）を介して、デバイス２００の第２のダイＤ２’の周辺回路（図示せず）に制御信号を与えることができ、デバイス２００の第２のダイＤ２’の周辺回路（図示せず）からデータを受信することができる。次いで、周辺回路は、第１のダイＤ１’のトランジスタと相互に作用することができる。

図９は、本開示の実施形態による、図１におけるデバイス１００や図８におけるデバイス２００など例示的な半導体デバイスを製造するための例示的な工程９００のフローチャートである。工程９００は、第１のダイおよび第２のダイが向かい合わせに接合される工程Ｓ９０１から開始する（回路側が表であり、基板側が裏である）。第１のダイは、第１の基板、第１の基板と半導体層との間に絶縁層を備える半導体層において第１のダイの表面側に形成された第１のトランジスタ、および絶縁層を通して延在する第１のダイの表面側の第１のコンタクト構造を含むことができる。第２のダイは、第２のダイの表面側に形成された構造を備える第２の基板を含むことができる。

第１のダイを第２のダイに接合するために、第１のダイの表面側に、支柱などの複数の第１の接合構造を形成することができ、第２のダイの表面側に、複数の第２の接合構造を形成することができる。接合構造は、Ｃｕ、Ｎｉ、およびＳｎＡｇを含むことができる。接合工程は、接合構造が溶解するように、２２０℃を超える温度において運用することができ、その結果、第１の接合構造が、対応する第２の接合構造との接続を形成することができる。したがって、接合界面における対応する接合構造および２つのダイにおける対応するコンタクト構造を介して、第１のダイにおける第１のトランジスタは、第２のダイにおける構造と結合することができる。

さらに、図１の例において示すように、第１のトランジスタは、垂直メモリセル列を形成することができ、第２のダイは、周辺回路を含むことができる。代替実施形態において、第１のトランジスタは、周辺回路を含むことができ、第２のダイは、メモリセルを含むことができる。

工程Ｓ９０２において、第１の基板が第１のダイの裏面側から取り除かれて、第１のダイの裏面側から第１のコンタクト構造を露出させる。その結果、絶縁層はまた、第１のダイの裏面側から露出する。エッチング停止層が第１の基板と絶縁層との間に挟まれている例においては、エッチング停止層もまた、第１のダイの裏面側から取り除くことができる。第１の基板およびエッチング停止層の除去は、ＣＭＰおよび／またはエッチングによって達成することができる。

工程Ｓ９０３において、半導体層の一部分を露出させるコンタクトホールは、第１のダイの裏面側から絶縁層において形成される。コンタクトホールは、底部と２つの側壁を有する。フォトリソグラフィ技術を使用して、フォトレジストおよび／またはハードマスク層においてコンタクトホールパターンを画定することができ、エッチング技術を使用して、絶縁層にパターンを転写することができ、次いで、フォトレジストおよび／またはハードマスク層を取り除くことができる。

工程Ｓ９０４において、第１の電極出力構造および第２の電極出力構造は、２つの堆積工程、フォトリソグラフィ工程、および２つのエッチング工程によって、第１のダイの裏面側に形成することができる。最初に、共形ライナ層が、露出した第１のコンタクト構造、絶縁層、および半導体層の露出した部分を覆うように、第１の堆積工程によって共形ライナ層を形成することができる。ライナ層はまた、コンタクトホールの底部および側壁を覆うことができる。次いで、第２の堆積工程によって、裏面側からライナ層にわたって、パッド層を形成することができる。パッド層は、コンタクトホールを充填することができ、このコンタクトホールの結果、裏面側に凹部構造を形成することができる。その後、フォトリソグラフィ工程を実行して、エッチングマスクとして機能するフォトレジストおよび／またはハードマスク層から電極出力パターンを画定することができる。次に、２つのエッチング工程を実行して、パッド層およびライナ層に電極出力パターンを転写し、それによって第１の電極出力構造および第２の電極出力構造を形成することができる。実施形態によっては、２つのエッチング工程は、単一のエッチング工程に置き換えることができる。さらに、フォトレジストおよび／またはハードマスク層は、取り除かれることになる。

その結果、第１の電極出力構造は、ライナ層の第１の部分が間に挟まれた状態で、導電的に第１のコンタクト構造に接続される。外部回路は、第１の電極出力構造および第１のコンタクト構造を介して、デバイスの周辺回路に結合することができる。同様に、第２の電極出力構造は、ライナ層の第２の部分が間に挟まれた状態で、コンタクトホール上に形成され、導電的に半導体層に接続される。第２の電極出力構造は、メモリセルにアレイコモンソースを与えるように構成することができる。

さらに、電極出力構造がアルミニウムであり、半導体層がポリシリコンである例においては、ライナ層は、チタンなどの接合材料で作ることができる。他の例において、電極出力構造は、他の導電材料で作ることができ、ライナ層は、障壁層、シード層、および／または接合層とすることができる。ライナ層を使用して、接触抵抗を低減することもできる。実施形態によっては、ライナ層は必要ない場合がある。

工程９００の間中、およびその前後に、追加の工程を提供することができ、説明した工程のうちいくつかを置き換え、排除し、または工程９００の追加の実施形態のために異なる順番で実行することができることに留意されたい。たとえば、ライナ層の形成は必要ない場合がある。特に工程Ｓ９０４においては、エッチングマスクを画定するフォトリソグラフィ工程の前に、ＣＭＰ工程によって、凹部構造を有するパッド層を平坦化することができる。したがって、電極出力構造は、裏面側に平坦な表面を有することになる。さらに、ライナ層およびパッド層を堆積する前にフォトリソグラフィ工程を実行するリフトオフ法を使用して、電極出力構造を形成することもできる。

本明細書に記載された様々な実施形態によって、いくつかの利点が提供される。たとえば、関連する３Ｄ ＮＡＮＤメモリデバイスでは、電極出力構造は、層間の誘電体（たとえば、酸化ケイ素、窒化ケイ素など）および第１の基板の裏面側のＴＳＣ金属（たとえば、タングステン）の堆積およびエッチングを必要とするＴＳＣ構成において形成される。本開示の方法では、製造工程が簡単になり、非ＴＳＣ電極出力構造を形成することができる

前述の説明によって、いくつかの実施形態の特徴の概要が説明され、その結果、当業者は本開示の態様をよりよく理解することができる。本明細書にて導入された実施形態と同じ目的を遂行するためおよび／または実施形態の同じ利点を達成するための、他の工程および他の構造を設計または修正する際の基礎として、本開示を容易に使用できることを、当業者なら理解するであろう。このような等化な構造が本開示の精神および範囲から逸脱せず、本開示の精神および範囲から逸脱することなく、本明細書における様々な変形形態、代替形態、および変更形態を実現できることも、当業者なら認識するはずである。

１００ 半導体デバイス
１０３ 絶縁層
１０５ 半導体層
１０６ キャップ層
１１０ アレイ領域
１１１ 絶縁層
１１２ ワード線層
１２０ 階段領域
１２１ 第１のコンタクト構造
１２２ 第２のコンタクト構造
１２３ 第３のコンタクト構造
１３０ チャネル構造
１３１ チャネル層
１３２ 絶縁層
１４０ 接合界面
１４１ 接合構造
１４２ 接合構造
１６１ 第２の導電層、電極出力構造
１６１ａ 第２の導電層の第１の部分、第１の電極出力構造
１６１ｂ 第２の導電層の第２の部分、第２の電極出力構造
１７１ 第１の導電層、電極出力構造
１７１ａ 第１の導電層の第１の部分、第１の電極出力構造
１７１ｂ 第１の導電層の第２の部分、第２の電極出力構造
１８０ トランジスタ
１９１ 基板
２００ 半導体デバイス
２０１ 基板
２０２ エッチング停止層
２０３ 絶縁層
２０３’ 絶縁層２０３の裏面側表面
２０５ 半導体層
２１０ アレイ領域
２１１ 絶縁層
２１２ ワード線層
２２０ 階段領域
２２１ 第１のコンタクト構造
２２２ 第２のコンタクト構造
２２３ 第３のコンタクト構造
２３０ チャネル構造
２５１ コンタクトホール
２５１’ コンタクトホールの底部
２５１” コンタクトホールの側壁
２６１ 第２の導電層
２６１ａ 第２の導電層の第１の部分
２６１ｂ 第２の導電層の第２の部分
２７１ 第１の導電層
２７１ａ 第１の導電層の第１の部分
２７１ｂ 第１の導電層の第２の部分
２７２ 凹部構造
Ｄ１ 第１のダイ
Ｄ１’ 第１のダイ
Ｄ２ 第２のダイ
Ｄ２’ 第２のダイ

Claims (20)

1. 半導体デバイスを製作する方法であって、
   第１のダイと第２のダイとを向かい合わせに接合するステップであって、前記第１のダイが、第１の基板と、前記第１の基板の表面側の絶縁層と、前記絶縁層の第１の部分を通して延在する前記第１のダイの表面側の第１のコンタクト構造と、前記絶縁層の第２の部分の表面側の半導体層とを含む、ステップと、
   前記第１のダイの裏面側から前記第１の基板を取り除くことによって、前記第１のダイの前記裏面側から前記第１のコンタクト構造を露出させるステップと、
   前記第１のダイの前記裏面側から、前記絶縁層の前記第２の部分においてコンタクトホールを形成するステップであって、前記コンタクトホールが前記半導体層を露出させる、ステップと、
   前記第１のダイの前記裏面側に、導電的に前記第１のコンタクト構造に接続される第１の電極出力構造と、前記コンタクトホールで導電的に前記半導体層に接続される第２の電極出力構造とを形成するステップと
   を含む、半導体デバイスを製作する方法。
2. 前記第１の電極出力構造と前記第２の電極出力構造とを形成するステップが、
   前記第１のダイの前記裏面側から、前記第１のコンタクト構造および前記半導体層にわたって第１の導電層を形成するステップであって、前記第１の導電層が前記コンタクトホールを充填する、ステップと、
   前記第１のダイの前記裏面側から、前記導電層をパターン形成して、導電的に前記第１のコンタクト構造に接続される前記第１の電極出力構造と、導電的に前記半導体層に接続される前記第２の電極出力構造とを形成するステップと
   をさらに含む、請求項１に記載の方法。
3. 前記第１の電極出力構造と前記第２の電極出力構造とを形成するステップが、
   前記絶縁層の裏面側に第２の導電層を形成するステップであって、前記第２の導電層が、前記第１の導電層と前記第１のコンタクト構造とをつなぎ合わせ、前記第１の導電層と前記半導体層とをつなぎ合わせる、ステップと、
   前記第１の導電層と同じフォトマスクを使用して前記第２の導電層をパターン形成するステップと
   をさらに含む、請求項２に記載の方法。
4. 前記第１の導電層が、第１の金属材料で作られ、
   前記第２の導電層が、第２の金属材料で作られる、請求項３に記載の方法。
5. 前記第１の導電層が少なくともアルミニウムを含み、
   前記第２の導電層が少なくともチタンを含む、請求項４に記載の方法。
6. 前記第１のダイの前記裏面側から、前記第１のコンタクト構造を露出させるステップが、
   前記第１の基板を取り除いた後、エッチング停止層を取り除くステップであって、前記エッチング停止層が前記第１の基板と前記絶縁層との間に挟まれた、ステップと
   をさらに含む、請求項１に記載の方法。
7. 前記第１のダイが、前記半導体層の表面側に形成されたメモリセルをさらに含み、
   前記第２のダイが、第２の基板の表面側に前記メモリセルのための周辺回路を含む、
   請求項１に記載の方法。
8. 前記第１のダイと前記第２のダイとを向かい合わせに接合するステップが、
   前記第１のダイにおける前記第１のコンタクト構造に接続された第１の接合構造を、前記第２のダイにおける前記周辺回路内の入力回路／出力回路に接続された第２の接合構造に接合するステップをさらに含む、請求項７に記載の方法。
9. 前記第２の電極出力構造が、アレイコモンソースを前記メモリセルに与えるように構成される、請求項７に記載の方法。
10. 前記第２のダイが、前記第２のダイの表面側に配置されたメモリセルを含み、
    前記第１のダイが、前記メモリセルのための周辺回路をさらに含む、請求項１に記載の方法。
11. 向かい合わせに接合された第１のダイおよび第２のダイであって、前記第１のダイが、前記第１のダイの裏面側の絶縁層と、前記第１のダイの表面側から前記絶縁層の第１の部分を通して延在する第１のコンタクト構造と、前記絶縁層の第２の部分の表面側の半導体層と、前記半導体層の表面側に形成された第１のトランジスタとを含み、前記絶縁層の一部が、前記第１のコンタクト構造と前記半導体層との間に配置され、前記絶縁層の前記一部が、前記第１のコンタクト構造、及び、前記第１のコンタクト構造に面する前記半導体層の側面に接触する、第１のダイおよび第２のダイと、
    前記第１のダイの前記裏面側に配置された第１の電極出力構造であって、前記第１の電極出力構造が、電気的に前記第１のコンタクト構造に結合された、第１の電極出力構造と、
    前記第１のダイの前記裏面側に配置された第２の電極出力構造であって、前記第２の電極出力構造が、電気的に前記半導体層に結合され、第２の電極出力構造と
    を含む、半導体デバイス。
12. 前記第１のトランジスタが、前記第１のダイの前記表面側の半導体層にわたって形成されるメモリセルを含み、
    前記第２のダイが、基板と、前記基板の表面側に形成された前記メモリセル用の周辺回路とを含む、請求項１１に記載の半導体デバイス。
13. 前記メモリセルが、
    ワード線層と絶縁層との交互積層体と、
    前記積層体を通して延在する複数のチャネル構造であって、チャネル構造が、１つまたは複数の絶縁層によって囲まれたチャネル層を含む、チャネル構造と
    を含む、請求項１２に記載の半導体デバイス。
14. 前記第１のダイがさらに、前記積層体の階段領域に形成された複数のコンタクト構造を含み、前記複数のコンタクト構造が前記ワード線層に結合され、前記階段領域が前記積層体の境界上または中間にある、請求項１３に記載の半導体デバイス。
15. 前記第１の電極出力構造が、前記第１のコンタクト構造、前記第１のダイと前記第２のダイとの間の接合界面、および前記第２のダイにおける対応する第２のコンタクト構造を介して、前記周辺回路の入力回路／出力回路に結合され、
    前記周辺回路が、前記第１のダイにおける対応する第３のコンタクト構造と、前記接合界面と、前記第２のダイにおける対応する第４のコンタクト構造とを介して、前記メモリセルに結合される、請求項１２に記載の半導体デバイス。
16. 前記第２の電極出力構造が、前記メモリセルにアレイコモンソースを与えるように構成される、請求項１２に記載の半導体デバイス。
17. 前記第２のダイがさらに、前記基板の表面側に形成されたメモリセルを含み、
    前記第１のトランジスタが、前記基板の表面側に形成された、前記メモリセル用の周辺回路を含み、
    前記第１の電極出力構造が、前記第１のコンタクト構造を介して、前記周辺回路の入力回路／出力回路に結合され、
    前記周辺回路が、前記第１のダイにおける対応するコンタクト構造、前記第１のダイと前記第２のダイとの間の接合界面、および前記第２のダイにおける対応するコンタクト構造を介して、前記メモリセルに結合される、請求項１２に記載の半導体デバイス。
18. 前記第１の電極出力構造が、第１の導電層の第１の部分を含み、
    前記第２の電極出力構造が、前記第１の導電層の第２の部分を含み、
    前記第１の導電層の前記第１の部分が、前記第１の導電層の前記第２の部分から間隔をおいて配置され、
    前記第１の導電層が、第１の金属材料で作られる、請求項１１に記載の半導体デバイス。
19. 前記第１の電極出力構造がさらに、前記第１のコンタクト構造と前記第１の導電層との間に配置された第２の導電層の第１の部分を含み、
    前記第２の電極出力構造がさらに、前記半導体層と前記第１の導電層との間に配置された前記第２の導電層の第２の部分を含み、
    前記第２の導電層の前記第１の部分が、前記第２の導電層の前記第２の部分から間隔をおいて配置され、
    前記第２の導電層が、第２の金属材料で作られる、請求項１８に記載の半導体デバイス。
20. 前記第１の金属材料がアルミニウムで作られ、
    前記第２の金属材料がチタンで作られる、請求項１９に記載の半導体デバイス。