JP7638182B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

応力が加わった場合でも抵抗値が変動しない構造を備えた半導体装置が、たとえば特開２０１１－１５５１９２号公報（特許文献１）に開示されている。特許文献１では、パッシベーション膜と最上層アルミニウム配線との間の領域に、金属抵抗素子層が形成されている。これにより、パッケージング工程以降のモールド応力による抵抗値の変動が少ない高精度抵抗素子が実現でき、高精度なアナログ回路を形成することができる。

特開２０１１－１５５１９２号公報

しかし各種の素子を混載した半導体装置において、さらなる特性の安定化と小型化とが要望されている。

その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

一の実施形態に係る半導体装置によれば、第１金属膜は、第１部分と、第１部分の一方端に配置された第２部分と、第１部分の他方端に配置された第３部分とを有する。第２金属膜は、第１金属膜と分離して配置されている。第１金属膜と第２金属膜との各々の材質は、シリコン金属またはニッケルクロムを有する。第１金属膜と第２金属膜とは、第１配線の上層であって第２配線の下層に配置されている。第２部分および第３部分の少なくとも１つの部分は第１部分よりも大きい配線幅を有する。

他の実施形態に係る半導体装置によれば、特定回路部を冗長回路部に置き換える際に溶断除去の対象となり得る電気ヒューズ素子の材質は、シリコン金属膜またはニッケルクロムを有する。

一の実施形態に係る半導体装置の製造方法によれば、以下の工程を有する。
第１配線が形成される。第１部分と、第１部分の一方端に配置された第２部分と、第１部分の他方端に配置された第３部分とを有する第１金属膜が第１配線の上層に形成される。第１金属膜と分離した第２金属膜が第１配線の上層に形成される。第１金属膜と第２金属膜との上層に第２配線が形成される。第１金属膜と第２金属膜との各々の材質は、シリコン金属またはニッケルクロムを含む。第１金属膜は、第２部分および第３部分の少なくとも１つの部分が第１部分よりも広い配線幅を有するように形成される。第１金属膜と第２金属膜とが同時に形成される。

上記実施形態によれば、安定した特性を有し、かつ小型化に適した半導体装置を実現することができる。

一実施形態に係る半導体装置のチップ状態における構成を示す平面図である。 冗長回路が形成された半導体チップの構成を模式的に示す平面図である。 電気ヒューズを有する回路構成を示す図である。 一実施形態に係る半導体装置の構成を示す断面図であって、図５（Ａ）のＩＶＡ－ＩＶＡ線に沿う断面図（Ａ）と、図５（Ｂ）のＩＶＢ－ＩＶＢ線に沿う断面図（Ｂ）である。 一実施形態に係る半導体装置の構成を示す図であって、抵抗素子の構成を示す平面図（Ａ）と、電気ヒューズ素子の構成を示す平面図（Ｂ）である。 図５から第２配線を省略し、かつ第１配線ＦＩ８を追加して示す図であって、抵抗素子の構成を示す平面図（Ａ）と、電気ヒューズ素子の構成を示す平面図（Ｂ）である。 抵抗素子が並列接続された構成を示す平面図である。 抵抗素子および電気ヒューズ素子の各々が第２配線に電気的に接続される構成を示す断面図である。 一実施形態に係る半導体装置の製造方法の第１工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の第２工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の第３工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の第４工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の第５工程を示す断面図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明を繰り返さない。また図面では、説明の便宜上、構成または製造方法を省略または簡略化している場合もある。また実施形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。

なお以下に説明する実施形態の半導体装置は、半導体チップに限定されず、半導体チップに分割される前の半導体ウエハでもよく、また半導体チップが樹脂で封止された半導体パッケージでもよい。また本明細書における平面視とは、半導体基板の表面に対して直交する方向から見た視点を意味する。

＜チップ状態における半導体装置の構成＞
まず本実施形態における半導体装置の構成としてチップ状態の構成について図１を用いて説明する。

図１に示されるように、本実施形態における半導体装置ＳＣは、たとえばマイクロコンピュータである。半導体装置ＳＣは、たとえばチップ状態であり、半導体基板を有している。半導体基板の表面および上方に電気素子が配置されている。半導体装置ＳＣは、たとえばＲＡＭ（Random Access Memory）領域ＲＡと、冗長回路領域ＲＢと、電源回路領域ＲＣと、ＣＰＵ（Central Processing Unit）領域ＲＤ、周辺回路領域ＲＥとを有している。電源回路領域ＲＣは、たとえば発振回路領域ＲＦを有している。半導体装置ＳＣは、複数のパッド電極ＰＤを有している。複数のパッド電極ＰＤの各々は、半導体装置ＳＣに配置された電気素子に電気的に接続されている。

発振回路領域ＲＦには発振回路が配置されている。発振回路は、たとえば容量素子の充電と放電との繰り返しによる発振動作によって所定の発振周期の出力信号を発生する。発振回路は、たとえばＨＯＣＯ（High-speed On-Chip Oscillator）回路であるが、ＬＯＣＯ（Low-speed On-Chip Oscillator）回路であってもよく、またＨＯＣＯ回路およびＬＯＣＯ回路の双方を含んでいてもよい。

発振回路は、定電圧レベルの信号を出力する定電流回路を有し、定電流回路には抵抗素子が含まれている。また発振回路は、差動増幅回路を有し、差動増幅回路にも抵抗素子が含まれている。また抵抗素子は、これ以外の回路にも含まれる。

冗長回路領域ＲＢには、予備の冗長回路部が配置されている。予備の冗長回路部は、所定の機能を有する特定回路部と同一の機能を有している。特定回路部を冗長回路部に置き換えるために、溶断除去される電気ヒューズが設けられている。

＜冗長回路部および電気ヒューズの構成および機能＞
次に、冗長回路部および電気ヒューズの構成および機能について図２および図３を用いて説明する。

図２に示されるように、半導体装置ＳＣには、複数のブロック（特定回路部）Ｎ１、Ｎ２、…、Ｎｍが配置されている。複数のブロックＮ１、Ｎ２、…、Ｎｍの各々は、互いに同じ機能を有している。複数のブロックＮ１、Ｎ２、…、Ｎｍの各々は、たとえばＲＡＭ領域ＲＡ（図１）における複数個のメモリセルから構成されている。

複数のブロックＮ１、Ｎ２、…、Ｎｍの各々を不活性化させるために切断可能なヒューズＨ１、Ｈ２、…、Ｈｍが形成されている。また不活性化された各ブロックＮ１、Ｎ２、…、Ｎｍのいずれかと置換可能なように、同一の機能を有する予備の冗長ブロック（冗長回路部）ＲＥＤが配置されている。冗長ブロックＲＥＤは、冗長回路領域ＲＢ（図１）に配置されている。

ＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＲのゲート電極には、ヒューズＨｓを介して接地電源ＧＤの電位が印加されている。これにより、ＭＯＳトランジスタＴＲは非導通状態に保持されている。よって、冗長ブロックＲＥＤは半導体装置ＳＣ内において電気的に分離されている。

また複数のブロックＮ１、Ｎ２、…、Ｎｍの各々の不良を検出するために、試験用パッド電極ＰＤａ、ＰＤｂが配置されている。

次に、上記のように構成された半導体装置の機能試験について説明する。ここでは、通電によりヒューズを溶断除去する場合について述べる。

まず試験用パッド電極ＰＤａ、ＰＤｂを通じて、図示されていない機能試験装置（以下、テスタとも称する）からの電気信号が印加される。半導体装置ＳＣが正常であれば、その印加された電気信号に対する期待信号が試験用パッド電極ＰＤａ、ＰＤｂから出力される。このとき、テスタでは半導体装置ＳＣに印加された電気信号と出力される電気信号との相関関係をもとにして半導体装置ＳＣの良／不良が判定される。各ブロックＮ１、Ｎ２、…、Ｎｍのいずれかが不良と判定された場合には、不良ブロックと冗長ブロックＲＥＤとが置き換えられる。これにより、半導体装置ＳＣは本来の実現すべき機能を満たし、それにより半導体装置ＳＣが良品となる可能性が生ずる。

この不良ブロックと冗長ブロックＲＥＤとの置き換えは以下のようにして行なわれる。上述の機能試験によって、たとえばブロックＮ１の不良が検出されると、ヒューズＨ１およびＨｓが通電により溶断除去される。ヒューズＨ１の溶断により、不良ブロックＮ１が半導体装置ＳＣ内で電気的に分離する。

一方、ヒューズＨｓの溶断により、ＭＯＳトランジスタＴＲのゲート電極に電源ＰＶの電圧が抵抗ＲＲを通じて印加される。これによりＭＯＳトランジスタＴＲが導通状態となり、不良ブロックＮ１が冗長ブロックＲＥＤによって置き換えられる。

次に、通電により溶断除去される電気ヒューズ素子の溶断除去について図３を用いて説明する。

図３に示されるように、電気ヒューズ素子ＥＨは、レーザ光線を照射することによって切断するのではなく、電流を流すことによって切断するヒューズである。電気ヒューズ素子ＥＨに電流を流すスイッチング素子として、切断用トランジスタＣＴが設けられている。

電気ヒューズ素子ＥＨの一方端は電源電圧（Ｖｄｄ）に電気的に接続される。電気ヒューズ素子ＥＨの他方端は切断用トランジスタＣＴのドレインＤに電気的に接続されている。切断用トランジスタＣＴのソースＳは、接地電位（ＧＮＤ）に接続される。

切断用トランジスタＣＴのゲートＧにはレベルシフタＬＳが電気的に接続されている。レベルシフタＬＳは、切断用トランジスタＣＴをオン・オフさせるための信号を切断用トランジスタＣＴのゲートＧに入力する。電気ヒューズ素子ＥＨの他方端および切断用トランジスタＣＴのドレインの各々には、コア部ＣＯが電気的に接続されている。

各ブロックＮ１、Ｎ２、…、Ｎｍ（図２）のいずれかが不良であると判定された場合、レベルシフタＬＳにより切断用トランジスタＣＴがオン状態とされる。これにより電気ヒューズ素子ＥＨに電流が流れ、電気ヒューズ素子ＥＨが溶断除去される。コア部ＣＯは電気ヒューズ素子ＥＨの状態を判定する判定回路であり、溶断除去されたと判定されれば、この判定結果をもって置換が行なわれる。

＜抵抗素子および電気ヒューズ素子の構成＞
次に、本実施形態における半導体装置に含まれる抵抗素子および電気ヒューズ素子の構成について図４～図８を用いて説明する。抵抗素子は、上記のとおり、たとえば発振回路領域ＲＦ（図１）に配置されているが、これに限定されるものではなく他の領域に配置されていてもよい。

図４（Ａ）および図４（Ｂ）に示されるように、第１配線ＦＩは、層間絶縁層（図示せず）上に配置されている。第１配線ＦＩは、導体よりなっており、たとえば金属（合金を含む）よりなっている。第１配線ＦＩは、たとえばアルミニウム（Ａｌ）、銅（Ｃｕ）、アルミニウム・銅（ＡｌＣｕ）などからなっている。第１配線ＦＩは、電気信号を伝達する電気配線である。ただし第１配線ＦＩはダミー配線であってもよい。ダミー配線とは、他の電気素子から電気的に分離した、電気信号を伝達しない配線である。

図４（Ａ）に示されるように、第１配線ＦＩを覆うように層間絶縁層Ｉ１が配置されている。層間絶縁層Ｉ１の上面は平坦化されている。層間絶縁層Ｉ１には、ビアホールＶａ１が設けられている。ビアホールＶａ１は、層間絶縁層Ｉ１の上面から第１配線ＦＩに達している。ビアホールＶａ１内には、ビア導電層Ｖｃａ１が埋め込まれている。ビア導電層Ｖｃａ１は、たとえばタングステン（Ｗ）などよりなっている。

層間絶縁層Ｉ１の上面上には、抵抗素子ＲＳ（第２金属膜）が配置されている。抵抗素子ＲＳは、たとえば金属（合金を含む）よりなっており、たとえばシリコン金属、ニッケルクロム（ＮｉＣｒ）などよりなっている。シリコン金属は、たとえばシリコンクロム（ＳｉＣｒ）、または炭素が導入されたシリコンクロム（ＳｉＣｒＣ）である。

抵抗素子ＲＳの一方端および他方端の各々は、ビア導電層Ｖｃａ１を通じて第１配線ＦＩに電気的に接続されている。具体的には、抵抗素子ＲＳの一方端はビア導電層Ｖｃａ１を通じて第１配線ＦＩ１に電気的に接続され、抵抗素子ＲＳの他方端はビア導電層Ｖｃａ１を通じて第１配線ＦＩ４に電気的に接続されている。

抵抗素子ＲＳを覆うように層間絶縁層Ｉ２が配置されている。層間絶縁層Ｉ２の上面は平坦化されている。層間絶縁層Ｉ２の上面から層間絶縁層Ｉ２、Ｉ１を貫通して第１配線ＦＩに達するようにビアホールＶ２が設けられている。ビアホールＶ２内には、ビア導電層Ｖｃ２が埋め込まれている。ビア導電層Ｖｃ２は、たとえばタングステンなどよりなっている。

層間絶縁層Ｉ２の上面上には第２配線ＳＩが配置されている。第２配線ＳＩは、導体よりなっており、たとえば金属（合金を含む）よりなっている。第２配線ＳＩは、たとえばアルミニウム、銅、アルミニウム・銅などからなっている。第２配線ＳＩは、電気信号を伝達する電気配線である。ただし第２配線ＳＩは、他の電気素子から電気的に分離した、電気信号を伝達しないダミー配線であってもよい。

複数の第２配線ＳＩのうちの１つは、ビア導電層Ｖｃ２を通じて第１配線ＦＩに電気的に接続されている。具体的には、第２配線ＳＩ１は、ビア導電層Ｖｃ２を通じて第１配線ＦＩ４に電気的に接続されている。第２配線ＳＩを覆うように層間絶縁層Ｉ３が配置されている。層間絶縁層Ｉ３の上面は平坦化されている。

図４（Ｂ）に示されるように、層間絶縁層Ｉ１には、ビアホールＶｂ１が設けられている。ビアホールＶｂ１は、層間絶縁層Ｉ１の上面から第１配線ＦＩに達している。ビアホールＶｂ１内には、ビア導電層Ｖｃｂ１が埋め込まれている。ビア導電層Ｖｃｂ１は、たとえばタングステンなどよりなっている。

層間絶縁層Ｉ１の上面上には、電気ヒューズ素子ＥＨ（第１金属膜）が配置されている。電気ヒューズ素子ＥＨは、たとえば金属（合金を含む）よりなっており、たとえばシリコン金属、ニッケルクロムなどよりなっている。シリコン金属は、たとえばシリコンクロム、または炭素が導入されたシリコンクロムである。

電気ヒューズ素子ＥＨの一方端および他方端の各々は、ビア導電層Ｖｃｂ１を通じて第１配線ＦＩに電気的に接続されている。具体的には、電気ヒューズ素子ＥＨの一方端はビア導電層Ｖｃｂ１を通じて第１配線ＦＩ６に電気的に接続され、電気ヒューズ素子ＥＨの他方端はビア導電層Ｖｃｂ１を通じて第１配線ＦＩ７に電気的に接続されている。

電気ヒューズ素子ＥＨを覆うように層間絶縁層Ｉ２が配置されている。層間絶縁層Ｉ２の上面は平坦化されている。層間絶縁層Ｉ２の上面上には第２配線ＳＩが配置されていてもよい。ただし電気ヒューズ素子ＥＨの真上領域には第２配線ＳＩが配置されていないことが好ましい。電気ヒューズ素子ＥＨが溶断除去された場合、電気ヒューズ素子ＥＨの真上に位置する第２配線ＳＩが溶断除去によりダメージを受ける可能性があるためである。層間絶縁層Ｉ２上には層間絶縁層Ｉ３が配置されている。層間絶縁層Ｉ３の上面は上記のように平坦化されている。

図４（Ａ）および図４（Ｂ）に示されるように、抵抗素子ＲＳおよび電気ヒューズ素子ＥＨの各々は、第１配線ＦＩの上層であって、第２配線ＳＩの下層に配置されている。抵抗素子ＲＳおよび電気ヒューズ素子ＥＨは、互いに同一の層に配置され、かつ同一の組成を有している。

図５（Ａ）に示されるように、抵抗素子ＲＳは、たとえば複数の抵抗部ＲＳａ、ＲＳｂ、ＲＳｃ、ＲＳｄ（複数の金属部）を有していてもよい。複数の抵抗部ＲＳａ～ＲＳｄの各々は、たとえば金属（合金を含む）よりなっており、たとえばシリコン金属、ニッケルクロムなどよりなっている。シリコン金属は、たとえばシリコンクロム、または炭素が導入されたシリコンクロムである。なお抵抗素子ＲＳは、４つの抵抗部ＲＳａ～ＲＳｄに限定されず、２つ、３つまたは５つ以上の抵抗部を有していてもよい。

複数の抵抗部ＲＳａ～ＲＳｄは、直列に接続されていてもよい。この場合、複数の抵抗部ＲＳａ～ＲＳｄは、たとえば抵抗部ＲＳａ、抵抗部ＲＳｂ、抵抗部ＲＳｃ、抵抗部ＲＳｄの順で接続されている。

具体的には抵抗部ＲＳａの長手方向の一方端部は、第１配線ＦＩ１を介在して抵抗部ＲＳｂの長手方向の一方端部に電気的に接続されている。また抵抗部ＲＳｂの長手方向の他方端部は、第１配線ＦＩ２を介在して抵抗部ＲＳｃの長手方向の一方端部に電気的に接続されている。また抵抗部ＲＳｃの長手方向の他方端部は、第１配線ＦＩ３を介在して抵抗部ＲＳｄの長手方向の一方端部に電気的に接続されている。

抵抗素子ＲＳは、平面視において蛇行するように配置されていることが好ましい。複数の抵抗部ＲＳａ～ＲＳｄの各々の長手方向は、たとえば同じ方向に沿っており、互いに平行となっている。このような配置で、互いに隣り合う抵抗部の長手方向の端部同士が上記のように第１配線ＦＩ１～ＦＩ３を介在して電気的に接続されることにより抵抗素子ＲＳは平面視において蛇行するように構成されている。

なお抵抗素子ＲＳが平面視において蛇行していれば、複数の抵抗部ＲＳａ～ＲＳｄの各々の長手方向は、互いに同じ方向に沿っていなくてもよい。

平面視にて、抵抗部ＲＳａの長手方向における他方端部は、第１配線ＦＩ４を介在して第２配線ＳＩ１に電気的に接続されている。また平面視にて、抵抗部ＲＳｄの長手方向における他方端部は、第１配線ＦＩ５を介在して第２配線ＳＩ２に電気的に接続されている。

図５（Ｂ）に示されるように、電気ヒューズ素子ＥＨは、抵抗素子ＲＳと分離して配置されている。電気ヒューズ素子ＥＨは、第１部分Ｐ１と、第２部分Ｐ２と、第３部分Ｐ３とを有している。第２部分Ｐ２は第１部分Ｐ１の一方端に配置されている。第３部分Ｐ３は第１部分Ｐ１の他方端に配置されている。第１部分Ｐ１は、第２部分Ｐ２と第３部分Ｐ３とによって挟まれている。

第２部分Ｐ２および第３部分Ｐ３の少なくとも１つの部分は、第１部分Ｐ１の配線幅Ｗ１よりも大きい配線幅Ｗ２、Ｗ３を有している。本実施形態においては、第２部分Ｐ２の最大配線幅Ｗ２および第３部分Ｐ３の最大配線幅Ｗ３の各々は、第１部分Ｐ１の配線幅Ｗ１よりも大きい。

第２部分Ｐ２は、平面視において、テーパ部ＴＰ２と、パッド部ＰＤ２とを有している。テーパ部ＴＰ２は、第１部分Ｐ１に接続されている。パッド部ＰＤ２は、テーパ部ＴＰ２に接続されている。テーパ部ＴＰ２は、第１部分Ｐ１とパッド部ＰＤ２との間に配置されている。テーパ部ＴＰ２は、平面視において、第１部分Ｐ１からパッド部ＰＤ２に向かって徐々に配線幅が大きくなるように構成されている。パッド部ＰＤ２は、平面視において、たとえば矩形状を有している。

第３部分Ｐ３は、平面視において、テーパ部ＴＰ３と、パッド部ＰＤ３とを有している。テーパ部ＴＰ３は、第１部分Ｐ１に接続されている。パッド部ＰＤ３は、テーパ部ＴＰ３に接続されている。テーパ部ＴＰ３は、第１部分Ｐ１とパッド部ＰＤ３との間に配置されている。テーパ部ＴＰ３は、平面視において、第１部分Ｐ１からパッド部ＰＤ３に向かって徐々に配線幅が大きくなるように構成されている。パッド部ＰＤ３は、平面視において、たとえば矩形状を有している。テーパ部ＴＰ２、ＴＰ３がなく、パッド部ＰＤ２、ＰＤ３が第１部分Ｐ１と直接接続されてもよい。

パッド部ＰＤ２は、ビアホールＶｂ１を通じて第１配線ＦＩ６に電気的に接続されている。パッド部ＰＤ３は、ビアホールＶｂ１を通じて第１配線ＦＩ７に電気的に接続されている。

図５（Ａ）および図５（Ｂ）に示されるように、電気ヒューズ素子ＥＨにおける第１部分Ｐ１の配線幅Ｗ１は、複数の抵抗部ＲＳａ～ＲＳｄの各々の配線幅ＷＢよりも小さい。なお複数の抵抗部ＲＳａ～ＲＳｄの各々の配線幅ＷＢは互いに同じであることが好ましいが、互いに異なっていてもよい。

図４（Ａ）および図４（Ｂ）に示されるように、電気ヒューズ素子ＥＨの配線長ＬＢは、抵抗素子ＲＳの配線長ＬＡよりも小さい。図５（Ａ）および図５（Ｂ）に示されるように、抵抗素子ＲＳが直列接続された複数の抵抗部ＲＳａ～ＲＳｄよりなる場合、電気ヒューズ素子ＥＨの配線長ＬＢは、複数の抵抗部ＲＳａ～ＲＳｄの配線長ＬＡの合計よりも小さい。

図６（Ｂ）に示されるように平面視において第１配線ＦＩと電気ヒューズ素子ＥＨとが重畳する領域（図中ハッチング領域）の面積は、図６（Ａ）に示されるように平面視において第１配線ＦＩと抵抗素子ＲＳとが重畳する領域（図中ハッチング領域）の面積よりも小さい。このように電気ヒューズ素子ＥＨと平面視において重畳する第１配線ＦＩ８の面積を小さくすることにより、電気ヒューズ素子ＥＨが放熱されにくくなり、溶断されやすくなる。

なお図６（Ａ）に示されるように、抵抗素子ＲＳと第１配線ＦＩとが重畳する領域が複数ある場合には、複数の重畳領域の面積の合計が、第１配線ＦＩと電気ヒューズ素子ＥＨとの重畳領域の面積と比較される。また同様に、第１配線ＦＩと電気ヒューズ素子ＥＨとの重畳領域が複数ある場合には、複数の重畳領域の面積の合計が、第１配線ＦＩと抵抗素子ＲＳとの重畳領域の面積と比較される。

また図６（Ｂ）においては、電気ヒューズ素子ＥＨと第１配線ＦＩとの重畳領域を明確にするために、電気ヒューズ素子ＥＨの下に第１配線ＦＩ８が設けられた構成について示している。しかし、電気ヒューズ素子ＥＨの真下領域には、図４（Ｂ）および図５（Ｂ）に示されるように第１配線ＦＩ８が設けられなくてもよい。

図７に示されるように、抵抗素子ＲＳが複数の抵抗部ＲＳａ～ＲＳｄよりなる場合、複数の抵抗部ＲＳａ～ＲＳｄが互いに並列に接続されていてもよい。この場合、複数の抵抗部ＲＳａ～ＲＳｄの各々の長手方向は、たとえば同じ方向に沿っており、互いに平行となっている。このような配置で、複数の抵抗部ＲＳａ～ＲＳｄの一方端部同士は、ビアホールＶ１を通じて第１配線ＦＩ１１により互いに電気的に接続されている。複数の抵抗部ＲＳａ～ＲＳｄの他方端部同士は、ビアホールＶ１を通じて別の第１配線ＦＩ１２により互いに電気的に接続されている。第１配線ＦＩ１１には、ビアホールＶ２を通じて第２配線ＳＩ１１が電気的に接続されている。第１配線ＦＩ１２には、ビアホールＶ２を通じて第２配線ＳＩ１２が電気的に接続されている。

なお複数の抵抗部ＲＳａ～ＲＳｄが互いに並列に接続されていれば、複数の抵抗部ＲＳａ～ＲＳｄの各々の長手方向は、互いに同じ方向に沿っていなくてもよい。

図８に示されるように、抵抗素子ＲＳおよび電気ヒューズ素子ＥＨの各々は、第２配線ＳＩに電気的に接続されていてもよい。この場合、抵抗素子ＲＳは、層間絶縁層Ｉ２に設けられたビアホールＶａ３内を埋め込むビア導電層Ｖｃａ３により第２配線ＳＩに電気的に接続されている。また電気ヒューズ素子ＥＨは、層間絶縁層Ｉ２に設けられたビアホールＶｂ３内を埋め込むビア導電層Ｖｃｂ３により第２配線ＳＩに電気的に接続されている。

＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について図４、図９～図１３を用いて説明する。

まず半導体基板（図示せず）が準備される、半導体基板の表面に、ＭＯＳトランジスタなどの電気素子（図示せず）が形成される。半導体基板の表面に形成された電気素子を覆うように、半導体基板の表面上に層間絶縁層が形成される。層間絶縁層の上に配線が形成される。このように層間絶縁層と配線とが繰り返し形成されることにより多層配線構造が形成される。

図９（Ａ）および図９（Ｂ）に示されるように、多層配線構造の１つの配線として、第１配線ＦＩが形成される。第１配線ＦＩは、たとえば金属（アルミニウム、銅、アルミニウム・銅など）を層間絶縁層上に形成した後に、写真製版技術、エッチング技術などでパターニングすることにより形成される。

図１０（Ａ）および図１０（Ｂ）に示されるように、第１配線ＦＩを覆うように層間絶縁層Ｉ１が形成される。層間絶縁層Ｉ１は、たとえば酸化シリコン（ＳｉＯ₂）から形成される。この後、ＣＭＰ（Chemical Mechanical Polishing）が行なわれる。これにより層間絶縁層Ｉ１の上面が平坦化される。

この後、写真製版技術により層間絶縁層Ｉ１にビアホールＶａ１、Ｖｂ１が形成される。ビアホールＶａ１、Ｖｂ１の各々は、層間絶縁層Ｉ１の上面から第１配線ＦＩに達するように形成される。

この後、ビアホールＶａ１、Ｖｂ１の各々を埋め込むように、層間絶縁層Ｉ１の上面上に埋め込み用導電層が形成される。埋め込み用導電層はたとえばタングステンである。また埋め込み用導電層と層間絶縁層との間にバリアメタル層が形成されてもよい。バリアメタル層は、たとえば窒化チタン（ＴｉＮ）である。

この後、埋め込み用導電層の上面にＣＭＰが実施される。これにより層間絶縁層Ｉ１の上面が露出し、ビアホールＶａ１、Ｖｂ１の各々の内部に埋め込み用導電層が残存する。ビアホールＶａ１、Ｖｂ１の各々の内部に残存した埋め込み用導電層により、ビア導電層Ｖｃａ１、Ｖｃｂ１が形成される。

図１１（Ａ）および図１１（Ｂ）に示されるように、層間絶縁層Ｉ１の上面上に金属層ＳＭがたとえばスパッタリングにより形成される。金属層ＳＭは、たとえばシリコン金属（ＳｉＣｒ、ＳｉＣｒＣ）、ニッケルクロムなどから形成される。

図１２（Ａ）および図１２（Ｂ）に示されるように、金属層ＳＭ上にフォトレジスト（有機性感光膜）ＰＲが塗布される。フォトレジストＰＲは、露光・現像により所定の形状となるようにパターニングされる。パターニングされたフォトレジストＰＲをマスクとして金属層ＳＭがエッチングされる。

このエッチングにより金属層ＳＭがパターニングされ、金属層ＳＭから抵抗素子ＲＳと電気ヒューズ素子ＥＨとが同時に形成される。抵抗素子ＲＳと電気ヒューズ素子ＥＨとは、互いに分離するように形成される。これにより抵抗素子ＲＳと電気ヒューズ素子ＥＨとが、互いに同一の層に、同一の組成で形成される。

抵抗素子ＲＳは、ビアホールＶａ１内を埋め込むビア導電層Ｖｃａ１を通じて第１配線ＦＩと電気的に接続するように形成される。また電気ヒューズ素子ＥＨは、ビアホールＶｂ１内を埋め込むビア導電層Ｖｃｂ１を通じて第１配線ＦＩと電気的に接続するように形成される。この後、フォトレジストＰＲが、アッシングなどにより除去される。

図１３（Ａ）および図１３（Ｂ）に示されるように、この後、抵抗素子ＲＳおよび電気ヒューズを覆うように層間絶縁層Ｉ２が層間絶縁層Ｉ１上に形成される。層間絶縁層Ｉ２は、たとえば酸化シリコンより形成される。この後、層間絶縁層Ｉ２の上面にＣＭＰが行なわれる。これにより層間絶縁層Ｉ２の上面が平坦化される。

この後、写真製版技術およびエッチング技術により層間絶縁層Ｉ１、Ｉ２にビアホールＶ２が形成される。ビアホールＶ２は、層間絶縁層Ｉ２の上面から第１配線ＦＩに達するように形成される。

この後、ビアホールＶ２を埋め込むように、層間絶縁層Ｉ２の上面上に埋め込み用導電層が形成される。埋め込み用導電層はたとえばタングステンである。また埋め込み用導電層と層間絶縁層との間にバリアメタル層が形成されてもよい。バリアメタル層は、たとえば窒化チタンである。

この後、埋め込み用導電層の上面にＣＭＰが実施される。これにより層間絶縁層Ｉ２の上面が露出し、ビアホールＶ２の内部に埋め込み用導電層が残存する。ビアホールＶ２の内部に残存した埋め込み用導電層により、ビア導電層Ｖｃ２が形成される。

図４（Ａ）および図４（Ｂ）に示されるように、多層配線構造の１つの配線として、第２配線ＳＩが層間絶縁層Ｉ２の上面上に形成される。第２配線ＳＩは、金属（アルミニウム、銅、アルミニウム・銅など）を層間絶縁層Ｉ２上に形成した後に、写真製版技術、エッチング技術などでパターニングすることにより形成される。

第２配線ＳＩを覆うように層間絶縁層Ｉ３が形成される。層間絶縁層Ｉ３は、たとえば酸化シリコンより形成される。この後、層間絶縁層Ｉ３の上面にＣＭＰが行なわれる。これにより層間絶縁層Ｉ３の上面が平坦化される。

以上により図４（Ａ）および図４（Ｂ）に示される本実施形態の半導体装置が製造される。

＜効果＞
本実施形態において金属膜ＥＨ、ＲＳの材質として用いられるシリコン金属（シリコンクロム）のシート抵抗値は３００～１３００Ω／□であり、融点は１３０６℃である。また金属膜ＥＨ、ＲＳの材質として用いられるニッケルクロムのシート抵抗値は５～２００Ω／□であり、融点は１４００℃である。一方、多結晶シリコンのシート抵抗値は３６０Ω／□であり、融点は１４１４℃である。以上の特性より、シリコン金属（シリコンクロム）およびニッケルクロムは、多結晶シリコンに比較して少ない切断電流で溶断可能である。

本実施形態によれば図５（Ｂ）に示されるように、金属膜ＥＨの第２部分Ｐ２および第３部分Ｐ３の各々は、第１部分Ｐ１よりも広い幅を有している。これにより金属膜ＥＨをたとえば電気ヒューズ素子ＥＨとして用いることができる。また上記のとおり、シリコン金属またはニッケルクロムは多結晶シリコンに比較して少ない切断電流で溶断可能である。このため金属膜ＥＨをたとえば電気ヒューズ素子ＥＨとして用いることにより、切断用トランジスタＣＴ（図３）を小型化できる。よって本実施形態の半導体装置ＳＣは小型化に適している。

また図５（Ａ）および図５（Ｂ）に示されるように、金属膜ＲＳは金属膜ＥＨと分離している。このため金属膜ＲＳを電気ヒューズ素子ＥＨ以外の他の素子として用いることができる。シリコン金属またはニッケルクロムは多結晶シリコンに比較して抵抗の温度依存性が小さい。このため金属膜ＲＳをたとえば抵抗素子ＲＳなどとして用いることにより、抵抗などの特性が安定する。

またシリコン金属は多結晶シリコンに比較してシート抵抗が大きい。これにより金属膜ＲＳをたとえば抵抗素子ＲＳなどとして用いることで短い配線長で大きな抵抗を得ることができるため、この点でも小型化が可能である。

また金属膜ＥＨと金属膜ＲＳとが第１配線ＦＩと第２配線ＳＩとの間に配置されている。樹脂封止時には封止樹脂と半導体基板との熱膨張係数の相違により金属膜ＥＨと金属膜ＲＳとには応力が作用するが、第１配線ＦＩおよび第２配線ＳＩが応力を緩和するバッファーとして機能する。このため樹脂封止時における封止樹脂と半導体基板との熱膨張係数の相違による応力が金属膜ＲＳ、ＥＨに作用しにくくなる。このため金属膜ＲＳが構成する素子と金属膜ＥＨが構成する素子とが、応力の影響で特性が変動することが抑制され、安定した特性が得られる。

以上により、安定した特性を有し、かつ小型化に適した半導体装置を実現することができる。

また本実施形態によれば、金属膜ＥＨは電気ヒューズ素子ＥＨであり、金属膜ＲＳは、は抵抗素子ＲＳである。これにより電気ヒューズ素子ＥＨと抵抗素子ＲＳとを有する半導体装置ＳＣにおいて、安定した特性と小型化とを実現することができる。

また本実施形態によれば図５（Ａ）または図７に示されるように、抵抗素子ＲＳは複数の抵抗部ＲＳａ～ＲＳｄを有し、複数の抵抗部ＲＳａ～ＲＳｄは直列または並列に接続されている。

また本実施形態によれば図５（Ａ）に示されるように、複数の抵抗部ＲＳａ～ＲＳｄは、直列に接続され、抵抗素子ＲＳが平面視において蛇行するように配置されている。これにより少ない平面占有面積において、配線幅を小さくしつつ、抵抗長を長く確保することができる。

また本実施形態によれば図６（Ａ）および図６（Ｂ）に示されるように、平面視において、第１配線ＦＩ８と電気ヒューズ素子ＥＨとが重畳する面積は、第１配線ＦＩ９、ＦＩ１０と抵抗素子ＲＳとが重畳する面積よりも小さい。電気ヒューズ素子ＥＨは、溶断除去される箇所である。このため電気ヒューズ素子ＥＨと平面視において重畳する第１配線ＦＩ８の面積を小さくすることにより、電気ヒューズ素子ＥＨが放熱されにくくなり、溶断されやすくなる。

また本実施形態によれば図４（Ａ）および図４（Ｂ）に示されるように、電気ヒューズ素子ＥＨの配線長ＬＢは抵抗素子ＲＳの配線長ＬＡよりも小さい。これにより抵抗素子ＲＳの配線抵抗を大きくすることが容易となる。また電気ヒューズ素子ＥＨにおいて溶断除去される箇所の特定が容易となる。

また本実施形態によれば図５（Ａ）および図５（Ｂ）に示されるように、電気ヒューズ素子ＥＨの配線幅Ｗ１は抵抗素子ＲＳの配線幅ＷＢよりも小さい。これにより電気ヒューズ素子ＥＨの溶断除去が容易となる。

また本実施形態によれば図５（Ａ）および図５（Ｂ）に示されるように、電気ヒューズ素子ＥＨと抵抗素子ＲＳとは、同一の層に配置され、かつ同一の組成を有する。これにより電気ヒューズ素子ＥＨと抵抗素子ＲＳとを同じ層から同時に形成することができる。このため電気ヒューズ素子ＥＨと抵抗素子ＲＳとをぞれぞれ個別に形成する場合と比較して製造プロセスを簡略化することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＣＯ コア部、ＣＴ 切断用トランジスタ、Ｄ ドレイン、ＥＨ 電気ヒューズ素子（金属膜）、ＦＩ，ＦＩ１～ＦＩ１２ 第１配線、Ｇ ゲート、ＧＤ 接地電源、Ｈ１，Ｈ２，Ｈｍ，Ｈｓ ヒューズＩ１，Ｉ２，Ｉ３ 層間絶縁層、ＬＳ レベルシフタ、Ｎ１ ブロック、Ｐ１ 第１部分、Ｐ２ 第２部分、Ｐ３ 第３部分、ＰＤ パッド電極、ＰＤ２，ＰＤ３ パッド部、ＰＤａ，ＰＤｂ 試験用パッド電極、ＰＲ フォトレジスト、ＰＶ 電源、ＲＡ ＲＡＭ領域、ＲＢ 冗長回路領域、ＲＣ 電源回路領域、ＲＤ ＣＰＵ領域、ＲＥ 周辺回路領域、ＲＥＤ 冗長ブロック、ＲＦ 発振回路領域、ＲＲ 抵抗、ＲＳ 抵抗素子（金属膜）、ＲＳａ，ＲＳｂ，ＲＳｃ，ＲＳｄ 抵抗部、Ｓ ソース、ＳＣ 半導体装置、ＳＩ，ＳＩ１，ＳＩ２ 第２配線、ＳＭ 金属層、ＴＰ２，ＴＰ３ テーパ部、ＴＲ トランジスタ、Ｖ２，Ｖａ１，Ｖｂ１ ビアホール、Ｖｃ２，Ｖｃａ１，Ｖｃｂ１ ビア導電層。

Claims (9)

1. 第１配線と、
   第２配線と、
   第１部分と、前記第１部分の一方端に配置された第２部分と、前記第１部分の他方端に配置された第３部分とを有する第１金属膜と、
   前記第１金属膜と分離して配置された第２金属膜と、を備え、
   前記第１金属膜と前記第２金属膜との各々の材質は、シリコン金属またはニッケルクロムを有し、
   前記第１金属膜と前記第２金属膜とは、前記第１配線の上層であって前記第２配線の下層に配置されており、
   前記第２部分および前記第３部分の少なくとも１つの部分は前記第１部分よりも大きい配線幅を有し、
   前記第１金属膜の配線長は前記第２金属膜の配線長よりも小さい、半導体装置。
2. 前記第１金属膜はヒューズ素子であり、前記第２金属膜は抵抗素子である、請求項１に記載の半導体装置。
3. 前記抵抗素子は、複数の抵抗部を有し、
   前記複数の抵抗部は、直列または並列に接続されている、請求項２に記載の半導体装置。
4. 前記複数の抵抗部は、直列に接続され、かつ前記抵抗素子が平面視において蛇行するように配置されている、請求項３に記載の半導体装置。
5. 平面視において、前記第１配線と前記第１金属膜とが重畳する面積は、前記第１配線と前記第２金属膜とが重畳する面積よりも小さい、請求項１に記載の半導体装置。
6. 前記第１金属膜の配線幅は前記第２金属膜の配線幅よりも小さい、請求項１に記載の半導体装置。
7. 前記第１金属膜と前記第２金属膜とは、同一の層に配置され、かつ同一の組成を有する、請求項１に記載の半導体装置。
8. 第１配線と、
   第２配線と、
   第１部分と、前記第１部分の一方端に配置された第２部分と、前記第１部分の他方端に配置された第３部分とを有する第１金属膜と、
   前記第１金属膜と分離して配置された第２金属膜と、を備え、
   前記第１金属膜と前記第２金属膜との各々の材質は、シリコン金属またはニッケルクロムを有し、
   前記第１金属膜と前記第２金属膜とは、前記第１配線の上層であって前記第２配線の下層に配置されており、
   前記第２部分および前記第３部分の少なくとも１つの部分は前記第１部分よりも大きい配線幅を有し、
   平面視において、前記第１配線と前記第１金属膜とが重畳する面積は、前記第１配線と前記第２金属膜とが重畳する面積よりも小さい、半導体装置。
9. 第１配線と、
   第２配線と、
   第１部分と、前記第１部分の一方端に配置された第２部分と、前記第１部分の他方端に配置された第３部分とを有する第１金属膜と、
   前記第１金属膜と分離して配置された第２金属膜と、を備え、
   前記第１金属膜と前記第２金属膜との各々の材質は、シリコン金属またはニッケルクロムを有し、
   前記第１金属膜と前記第２金属膜とは、前記第１配線の上層であって前記第２配線の下層に配置されており、
   前記第２部分および前記第３部分の少なくとも１つの部分は前記第１部分よりも大きい配線幅を有し、
   前記第１金属膜の配線幅は前記第２金属膜の配線幅よりも小さい、半導体装置。

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