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JP7643179B2 - 炭化珪素半導体装置 - Google Patents
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Description

この発明は、炭化珪素半導体装置に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
その背景には、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる点が挙げられる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されている。高耐圧特性を維持したままより一層の低オン抵抗を有する縦型ＳｉＣ－ＭＯＳＦＥＴが期待できる。
ここで、図９は、従来の炭化珪素半導体装置のゲートパッド部を示す上面図である。従来の炭化珪素半導体装置として、縦型ＳｉＣ－ＭＯＳＦＥＴを例に説明する。縦型ＳｉＣ－ＭＯＳＦＥＴでは、おもて面にゲートパッド部１２３とソースパッド部が設けられる。ソースパッド部は、ゲートパッド部１２３の周囲に設けられる。ゲートパッド部１２３は、ゲート電極と接続されるゲート電極パッド１１９と、ゲート電極パッド１１９とゲートランナーとを接続する接続部１１９ａとから構成される。図１０は、従来の炭化珪素半導体装置の図９のＥ－Ｅ’部分の断面図である。図１１は、従来の炭化珪素半導体装置の図９のＦ－Ｆ’部分の断面図である。
従来の縦型ＳｉＣ－ＭＯＳＦＥＴのゲートパッド部１２３では、ｎ+型炭化珪素基板のおもて面にｎ-型炭化珪素層１０２、ｎ型領域（不図示）が堆積され、ｎ型領域の内部に下部ｐ+型ベース領域１０３ａ、上部ｐ+型ベース領域１０３ｂが選択的に設けられ、ｎ型領域上にｐ型ベース層１０６が設けられる。また、ｐ型ベース層１０６の表面にｐ++型コンタクト領域１０８が選択的に設けられている。
また、縦型ＳｉＣ－ＭＯＳＦＥＴのゲートパッド部１２３では、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）耐量を向上させるため、電界を緩和し耐圧を保持するためのエッジ終端領域に厚さ５００ｎｍ程度のフィールド酸化膜１２１が設けられている。フィールド酸化膜１２１上には、厚さ１００ｎｍ程度のＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜１１６が設けられている。
ＨＴＯ膜１１６上に、ポリシリコン１１７が設けられ、ポリシリコン１１７上にＢＰＳＧとＮＳＧからなる層間絶縁膜１１８が設けられ、層間絶縁膜１１８上に金属膜１２４が設けられる。ポリシリコン１１７内にＨＴＯ膜１１６に達するコンタクトホール１２２ａが開口され、層間絶縁膜１１８がコンタクトホール１２２ａを埋めている。層間絶縁膜１１８により、ポリシリコン１１７は、ゲートパッド部１２３の部分とソースパッド部の部分とに電気的に絶縁されている。
また、層間絶縁膜１１８内にポリシリコン１１７に達するコンタクトホール１２２ｂが開口され、金属膜１２４とポリシリコン１１７を電気的に接続している。金属膜１２４内に層間絶縁膜１１８に達するコンタクトホール１２２ｃが開口され、金属膜１２４は、ゲートパッド部１２３の部分とソースパッド部の部分とに電気的に絶縁されている。ゲートパッド部１２３の部分の金属膜１２４は、ゲート電極パッド１１９となる。
また、半導体基板の第１主面上に酸化膜を介して設けられたゲートポリシリコン層全体の表面積を大きくすることで、ＥＳＤ等により大量の電荷がゲートパッドに注入されたとしても、ゲートポリシリコン層の下層の酸化膜にかかる電圧を分散させることができ、当該酸化膜の絶縁破壊を抑制することができる技術が公知である（例えば、下記特許文献１参照）。
特開２０２０－１５０１７９号公報
ここで、トレンチ型ＭＯＳＦＥＴでは、フィールド酸化膜１２１は、トレンチ形成後、選択的に成膜される。フィールド酸化膜１２１を成膜するには、マスクを形成する必要があり、製造コストが上昇するという課題がある。このため、フィールド酸化膜１２１を除去した縦型ＳｉＣ－ＭＯＳＦＥＴが提案されている。
図１２は、フィールド酸化膜を除去した炭化珪素半導体装置の図９のＥ－Ｅ’部分の断面図である。図１３は、フィールド酸化膜を除去した炭化珪素半導体装置の図９のＦ－Ｆ’部分の断面図である。この場合、図１２および図１３に示すように、ｐ++型コンタクト領域１０８上にＨＴＯ膜１１６が設けられている。
しかしながら、フィールド酸化膜１２１を形成しないと電界集中が起き、ＥＳＤ耐量が低下するという課題がある。これにより、フィールド酸化膜を除去した炭化珪素半導体装置にＥＳＤ試験を行うと、ゲート電極パッド１１９に破壊が生じる場合がある。特に、電界が集中するゲート電極パッド１１９の角部（図９の部分Ｂ）および接続部１１９ａのコンタクトホール１２２ｂの部分と、コンタクトホール１２２ｂからゲート電極パッド１１９に至る領域（図９の部分Ａ）に破壊が生じる場合がある。
この発明は、上述した従来技術による問題点を解消するため、フィールド酸化膜を除去した場合でも、ＥＳＤ耐量を保持することができる炭化珪素半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域が設けられる。前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体領域と前記第２半導体領域の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記ゲート電極とゲート電極配線を介して電気的に接続されたゲートパッド部が設けられる。前記ゲートパッド部は、ゲート電極パッドと、前記ゲート電極パッドと前記ゲート電極配線とを電気的に接続する接続部と、から構成される。前記接続部と深さ方向に対向する領域に、前記第２半導体領域が設けられない第１領域と、前記ゲート電極パッドの角部と深さ方向に対向する領域に、前記第２半導体領域が設けられない第２領域と、を有する。前記第２半導体領域、前記第１領域および前記第２領域の表面上に前記ゲート絶縁膜と同じ酸化膜が設けられる。同じ酸化膜とは、同時に形成された酸化膜を意味し、面方位の異なる面に同時に形成した酸化膜を含み、同時に形成し面方位に応じた厚さの酸化膜が該当する。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１領域の幅は、前記接続部と深さ方向に対向する領域に設けられた第１ポリシリコン層の幅以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１領域の幅は、前記第１ポリシリコン層の端部より２０μｍ以下広げられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２領域の幅は、前記ゲート電極パッドと深さ方向に対向する領域に設けられた第２ポリシリコン層の端部を中心に１０μｍ以上４０μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１領域および前記第２領域は、前記第２半導体層と同じ導電型で、同じ不純物濃度であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート電極パッドの周辺部と深さ方向に対向する領域に、前記第２半導体領域が設けられない第３領域をさらに有し、前記酸化膜は、前記第３領域の表面上にも設けられることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記高温酸化膜の厚さは、５０ｎｍ以上１５０ｎｍ以下であることを特徴とする。
上述した発明によれば、フィールド酸化膜を設けずに、ゲートパッド部の接続部およびゲート電極パッドの角部にｐ++型コンタクト領域（第２導電型の第２半導体領域）を引き抜いた領域を設けている。このため、接続部および角部では、深さ方向にＨＴＯ膜はｐ型ベース層（第２導電型の第２半導体層）と接している。ｐ型ベース層は、ｐ++型コンタクト領域より不純物濃度が低くなっており、不純物濃度が低いほど空乏層幅は広がるため、ｐ型ベース層によりＥＳＤ耐量を増加させ、フィールド酸化膜を設けた場合と同程度のＥＳＤ耐量を実現できる。このように、本発明では、ＥＳＤ耐量を維持しつつ、フィールド酸化膜を設けずに、製造コストを低減することが可能になる。
本発明にかかる炭化珪素半導体装置によれば、フィールド酸化膜を除去した場合でも、ＥＳＤ耐量を保持することができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態にかかる炭化珪素半導体装置のゲートパッド部の拡大図である。 実施の形態にかかる炭化珪素半導体装置のゲート電極パッドの接続部の拡大図である。 実施の形態にかかる炭化珪素半導体装置の図５のＣ－Ｃ’部分の断面図である。 実施の形態にかかる炭化珪素半導体装置のゲート電極パッドの角部の拡大図である。 実施の形態にかかる炭化珪素半導体装置の図７のＤ－Ｄ’部分の断面図である。 従来の炭化珪素半導体装置のゲートパッド部を示す上面図である。 従来の炭化珪素半導体装置の図９のＥ－Ｅ’部分の断面図である。 従来の炭化珪素半導体装置の図９のＦ－Ｆ’部分の断面図である。 フィールド酸化膜を除去した炭化珪素半導体装置の図９のＥ－Ｅ’部分の断面図である。 フィールド酸化膜を除去した炭化珪素半導体装置の図９のＦ－Ｆ’部分の断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。また、同じ酸化膜とは、同時に形成された酸化膜を意味し、面方位の異なる面に同時に形成した酸化膜を含み、同時に形成し面方位に応じた厚さの酸化膜が該当する。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ５０を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
図１に示すように、実施の形態にかかる半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）４０に、活性領域２０と、活性領域２０の周囲を囲むエッジ終端領域３０と、を備える。活性領域２０は、オン状態のときに電流が流れる領域である。エッジ終端領域３０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。
炭化珪素基体４０は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板、第１導電型の炭化珪素半導体基板）１のおもて面上に、炭化珪素からなるｎ-型半導体層（ｎ-型炭化珪素層、第１導電型の第１半導体層）２と、炭化珪素からなるｐ型半導体層（ｐ型ベース層、第２導電型の第２半導体層）６と、を順に積層してなる。ｎ+型炭化珪素基板１は、ドレイン領域として機能する。活性領域２０において、ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層には、ｐ+型ベース領域３およびｎ型領域５が選択的に設けられている。ｐ+型ベース領域３は、下部ｐ+型ベース領域３ａ、上部ｐ+型ベース領域３ｂの２層から構成されている。
また、エッジ終端領域３０には、外側（チップ端部側）に配置されるほど不純物濃度を低くした複数のｐ-型低濃度領域（ここでは２つ、内側からｐ-型、ｐ--型とし符号３２ａ，３２ｂを付す）を隣接して配置したＪＴＥ構造３２が設けられている。また、ＪＴＥ構造３２の外側（チップ端部側）にチャネルストッパとして機能するｎ+型半導体領域３３が設けられている。ＪＴＥ構造３２とｎ+型半導体領域３３は、段差３１により、ｎ-型炭化珪素層２の厚さを薄くした段差３１の底部３１ａに設けられている。最も外側（チップ端部側）のｐ+型ベース領域３は、活性領域２０側からエッジ終端領域３０まで延在する。なお、ｎ-型炭化珪素層２の、ｐ+型ベース領域３以外の部分がドリフト領域である。ｎ型領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型炭化珪素層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース層６が設けられている。ｐ型ベース層６の不純物濃度は、ｐ+型ベース領域３の不純物濃度よりも低い。ｐ型ベース層６の内部には、ｎ+型ソース領域（第１導電型の第１半導体領域）７およびｐ++型コンタクト領域（第２導電型の第２半導体領域）８がそれぞれ選択的に設けられている。
ｐ型ベース層６は、活性領域２０の部分ではｐ+型ベース領域３およびｎ型領域５を覆うように設けられている。また、ｐ型ベース層６は、エッジ終端領域３０まで延在し、エッジ終端領域３０では、段差３１までｐ+型ベース領域３およびｎ-型炭化珪素層２を覆うように設けられている。
炭化珪素基体４０のおもて面側の活性領域２０の部分では、トレンチ構造が形成されている。具体的には、トレンチ１５は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素基体４０のおもて面側）の表面から、ｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５および下部ｐ+型ベース領域３ａに達する。トレンチ１５の内壁に沿って、トレンチ１５の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１５内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型領域５、ｐ+型ベース領域３およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１５の上方（ソース電極パッド１３側）からソース電極パッド１３側に突出していてもよい。
層間絶縁膜１１は、炭化珪素基体４０のおもて面側の全面に、トレンチ１５に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド１３が設けられている。炭化珪素基体４０の裏面（ｎ+型炭化珪素基板１の裏面）には、ドレイン電極１４が設けられている。
図１では、１つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチゲート構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
図２は、実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である。図２は、プレーナ型ＭＯＳＦＥＴ５１の例である。図２に示すように、実施の形態にかかる半導体装置は、炭化珪素からなる炭化珪素基体４０に、活性領域２０と、活性領域２０の周囲を囲むエッジ終端領域３０と、を備える。
炭化珪素基体４０は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板）１のおもて面上に、炭化珪素からなるｎ-型半導体層（ｎ-型炭化珪素層）２と、炭化珪素からなるｐ型半導体層（ｐ型ベース層）６と、を順に積層してなる。ｎ+型炭化珪素基板１は、ドレイン領域として機能する。活性領域２０において、ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層には、ｐ+型ベース領域３およびｎ型領域５が選択的に設けられている。
また、ｐ型ベース層６のｐ+型ベース領域３上の部分には、ｎ+型ソース領域７およびｐ++型コンタクト領域８が設けられている。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。ｐ++型コンタクト領域８は、ｎ+型ソース領域７よりもエッジ終端領域３０側に配置されている。
また、ｐ型ベース層６の、ｎ型領域５上の部分には、深さ方向にｐ型ベース層６を貫通して、ｎ型領域５に達するｎ型ウェル領域４が設けられている。ｎ型ウェル領域４は、ｎ型領域５、ｎ-型炭化珪素層２とともにドリフト領域を形成する。ｐ型ベース層６の、ｎ+型ソース領域７とｎ型ウェル領域４とに挟まれた部分の表面には、ゲート絶縁膜９を介してゲート電極１０が設けられている。ゲート電極１０は、ゲート絶縁膜９を介してｎ型ウェル領域４の表面に設けられていてもよい。
層間絶縁膜１１は、炭化珪素基体のおもて面側の全面に、ゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド１３が設けられている。炭化珪素基体４０の裏面（ｎ+型炭化珪素基板１の裏面）には、ドレイン電極１４が設けられている。
図２では、１つのＭＯＳ構造のみを図示しているが、さらに多くのゲート構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。また、エッジ終端領域３０の構造は、トレンチ型ＭＯＳＦＥＴと同じであるため、説明を省略する。
ここで、図３は、実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。図３に示すように、炭化珪素半導体装置は、上面にソースパッド部２６とゲートパッド部２３とを備える。ソースパッド部２６には、ソース電極パッド１３が設けられている。ソース電極パッド１３は、ソース電極１２に電気的に接続され、ゲートパッド部２３は、ゲートランナー２５を介して、ゲート電極１０と電気的に接続される。
図４は、実施の形態にかかる炭化珪素半導体装置のゲートパッド部の拡大図である。図４に示すように、ゲートパッド部２３は、ゲート電極パッド１９と、ゲート電極パッド１９とゲートランナー２５とを電気的に接続するゲート電極パッドの接続部１９ａ（図３の部分Ａ）とから構成される。ここで、接続部１９ａは、ゲートランナー２５とゲート電極パッド１９と間の領域である。
図５は、実施の形態にかかる炭化珪素半導体装置のゲート電極パッドの接続部の拡大図である。図５では、以下に説明するコンタクトホール２２ａ、２２ｂ、２２ｃを記載してある。ただし、コンタクトホール２２ａは幅が狭いため、１本の線で記載している。
図６は、実施の形態にかかる炭化珪素半導体装置の図５のＣ－Ｃ’部分の断面図である。実施の形態にかかる炭化珪素半導体装置のゲート電極パッドの接続部１９ａでは、ｎ+型炭化珪素基板のおもて面にｎ-型炭化珪素層２、ｎ型領域（不図示）が堆積され、ｎ型領域の内部に下部ｐ+型ベース領域３ａ、上部ｐ+型ベース領域３ｂが選択的に設けられ、ｎ型領域上にｐ型ベース層６が設けられる。下部ｐ+型ベース領域３ａおよび上部ｐ+型ベース領域３ｂを設けることで、ターンオフ時に変位電流が、抵抗が低いため、この領域に流れやすくなり、後述するＨＴＯ膜１６に電界が集中することを抑えることができる。また、ｐ型ベース層６の表面にｐ++型コンタクト領域８が選択的に設けられている。図６は、トレンチ型ＭＯＳＦＥＴ５０の場合であり、プレーナ型ＭＯＳＦＥＴ５１では、ｐ+型ベース領域３の１層となる（図２参照）。この場合でも、下部ｐ+型ベース領域３ａ、上部ｐ+型ベース領域３ｂと同様の効果を有する。
ｐ++型コンタクト領域８および後述する第１領域６ａ上に、ゲート絶縁膜９と同時に形成され、ゲート絶縁膜９と同じ程度の厚さ（５０ｎｍ以上１５０ｎｍ以下）となるＨＴＯ膜１６が設けられている。同時に形成されたゲート絶縁膜９とＨＴＯ膜１６は、面方位の違いによる厚さの違いがあっても５０ｎｍ以上１５０ｎｍ以下の範囲とするのがよい。ＨＴＯ膜１６上に、ポリシリコン１７が設けられ、ポリシリコン１７上にＢＰＳＧとＮＳＧからなる層間絶縁膜１８が設けられ、層間絶縁膜１８上に金属膜２４が設けられる。ポリシリコン１７内にＨＴＯ膜１６に達するコンタクトホール２２ａが開口され、層間絶縁膜１８がコンタクトホール２２ａを埋めている。層間絶縁膜１８により、ポリシリコン１７は、ゲートパッド部２３と深さ方向（ソース電極１２からドレイン電極１４への方向）に対向するポリシリコン１７ａと、ソースパッド部２６と深さ方向に対向する部分とに電気的に絶縁されている。
また、絶縁膜１８内にポリシリコン１７に達するコンタクトホール２２ｂが開口され、金属膜２４とポリシリコン１７を電気的に接続している。金属膜２４内に層間絶縁膜１８に達するコンタクトホール２２ｃが開口され、金属膜２４は、ゲートパッド部２３の部分とソースパッド部２６の部分とに電気的に絶縁されている。
ここで、実施の形態では、図６に示すように、フィールド酸化膜を設けず、ｐ型ベース層６およびｐ++型コンタクト領域８の表面に薄いＨＴＯ膜１６が設けられている。フィールド酸化膜を設けないと、電界集中が起き、ＥＳＤ耐量が低下するため、電界集中が起きる部分に電界を緩和する構造を設けている。
電界集中が起きる部分として、ゲート電極パッド部の接続部１９ａがある。このため、ゲート電極パッド部の接続部１９ａは、深さ方向に対向する領域に、ｐ++型コンタクト領域８を引き抜いて、ｐ++型コンタクト領域８が設けられない第１領域６ａを有している。このため、接続部１９ａでは、深さ方向にＨＴＯ膜１６はｐ型ベース層６と接している。この構造として、例えば、接続部１９ａのポリシリコン１７ａの幅Ｌ２以上、ｐ++型コンタクト領域８を形成せず、第１領域６ａをｐ型ベース層６とすることができる。第１領域６ａの幅Ｌ１は、ポリシリコン１７ａの幅Ｌ２（例えば、８０μｍ）と同じか、ポリシリコン１７ａの端部１７ｃより２０μｍ以下広げられていることが好ましい。このため、第１領域６ａの幅Ｌ１は、８０μｍ以上１２０μｍ以下となっていることが好ましい。１２０μｍより広いと、抵抗の低い領域が多くなり、ターンオフ時に変位電流が流れたときに、ＨＴＯ膜１６が破壊されるおそれがある。また、ポリシリコン１７ａの幅Ｌ２より狭いと、空乏層幅が狭く、ＥＳＤ耐量を十分増加させることができない。
第１領域６ａは、ｐ++型コンタクト領域８より不純物濃度が低くなっている。不純物濃度が低いほど空乏層幅は広がるため、第１領域６ａによりＥＳＤ耐量を増加させ、フィールド酸化膜を設けた場合と同程度のＥＳＤ耐量を実現できる。このように、実施の形態では、ＥＳＤ耐量を維持しつつ、フィールド酸化膜を設けずに、製造コストを低減することが可能になる。
図７は、実施の形態にかかる炭化珪素半導体装置のゲート電極パッドの角部の拡大図である。ゲート電極パッドの角部は、ゲート電極パッドの四隅の部分（図３の部分Ｂ）である。図７では、コンタクトホール２２ａ、２２ｃを記載してある。ただし、コンタクトホール２２ａは幅が狭いため、１本の線で記載している。
図８は、実施の形態にかかる炭化珪素半導体装置の図７のＤ－Ｄ’部分の断面図である。実施の形態にかかる炭化珪素半導体装置のゲート電極パッドの角部は、接続部１９ａと同様に、ｎ+型炭化珪素基板のおもて面にｎ-型炭化珪素層２、ｎ型領域（不図示）が堆積され、ｎ型領域の内部に下部ｐ+型ベース領域３ａ、上部ｐ+型ベース領域３ｂが選択的に設けられ、ｎ型領域上にｐ型ベース層６が設けられる。また、ｐ型ベース層６の表面にｐ++型コンタクト領域８が選択的に設けられている。図８は、トレンチ型ＭＯＳＦＥＴ５０の場合であり、プレーナ型ＭＯＳＦＥＴ５１では、ｐ+型ベース領域３の１層となる（図２参照）。
ｐ++型コンタクト領域８および後述する第２領域６ｂ上に、ＨＴＯ膜１６が設けられている。ＨＴＯ膜１６上に、ポリシリコン１７が設けられ、ポリシリコン１７上にＢＰＳＧとＮＳＧからなる層間絶縁膜１８が設けられ、層間絶縁膜１８上に金属膜２４が設けられる。ポリシリコン１７内にＨＴＯ膜１６に達するコンタクトホール２２ａが開口され、層間絶縁膜１８がコンタクトホール２２ａを埋めている。層間絶縁膜１８により、ポリシリコン１７は、ゲートパッド部２３と深さ方向に対向するポリシリコン１７ｂと、ソースパッド部２６と深さ方向に対向する部分とに電気的に絶縁されている。
また、金属膜２４内に層間絶縁膜１８に達するコンタクトホール２２ｃが開口され、金属膜２４は、ゲートパッド部２３の部分とソースパッド部２６の部分とに電気的に絶縁されている。ゲートパッド部２３の部分の金属膜２４は、ゲート電極パッド１９となる。
電界集中が起きる部分として、ゲート電極パッドの角部がある。このため、ゲート電極パッドの角部は、深さ方向に対向する領域に、ｐ++型コンタクト領域８を引き抜いて、ｐ++型コンタクト領域８が設けられない第２領域６ｂを有している。このため、ゲート電極パッドの角部では、深さ方向にＨＴＯ膜１６はｐ型ベース層６と接している。この構造として、例えば、ゲート電極パッド１９のポリシリコン１７ｂの端部１７ｄを中心として、ｐ++型コンタクト領域８を形成せず、第２領域６ｂをｐ型ベース層６としている。このゲート電極パッドの角部の第２領域６ｂの幅Ｌ３は、ポリシリコン１７ｂの端部１７ｄを中心に１０μｍ以上４０μｍ以下となっていることが好ましい。この場合でも、４０μｍより広いと、抵抗の低い領域が多くなり、ターンオフ時に変位電流が流れたときに、ＨＴＯ膜１６が破壊されるおそれがある。また、１０μｍより狭いと、空乏層幅が狭く、ＥＳＤ耐量を十分増加させることができない。
ゲート電極パッド１９では、角部以外でもｐ++型コンタクト領域８を引き抜いて、ｐ++型コンタクト領域８が設けられない領域を有していてもよい。例えば、図４に示すように、ゲート電極パッド１９の外周すべての領域に、ｐ++型コンタクト領域８を引き抜いて、ｐ++型コンタクト領域８が設けられない第３領域６ｃを有してもよい。この場合も、例えば、ゲート電極パッド１９のポリシリコン１７ｂの端部１７ｄを中心として、ｐ++型コンタクト領域８を形成せず、第３領域６ｃをｐ型ベース層６としている。このゲート電極パッドの外周の第３領域６ｃの幅Ｌ３は、ポリシリコン１７ｂの端部１７ｄを中心に１０μｍ以上４０μｍ以下となっていることが好ましい。
第２領域６ｂおよび第３領域６ｃは、ｐ++型コンタクト領域８より不純物濃度が低くなっている。不純物濃度が低いほど空乏層幅は広がるため、第２領域６ｂおよび第３領域６ｃによりＥＳＤ耐量を増加させ、フィールド酸化膜を設けた場合と同程度のＥＳＤ耐量を実現できる。このように、実施の形態では、ＥＳＤ耐量を維持しつつ、フィールド酸化膜を設けずに、製造コストを低減することが可能になる。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
実施の形態にかかる炭化珪素半導体装置の製造方法は、以下のような方法で作成できる。ここでは、１２００Ｖの耐圧クラスのトレンチ型ＭＯＳＦＥＴを作製する場合を例に説明する。まず、例えば２．０×１０19／ｃｍ3の不純物濃度となるように窒素（Ｎ）などのｎ型不純物（ドーパント）をドーピングした炭化珪素単結晶のｎ+型炭化珪素基板（半導体ウエハ）１を用意する。ｎ+型炭化珪素基板１のおもて面は、例えば＜１１－２０＞方向に４度程度のオフ角を有する（０００１）面であってもよい。次に、ｎ+型炭化珪素基板１のおもて面に、例えば１．０×１０16／ｃｍ3の不純物濃度となるように窒素などのｎ型不純物をドーピングしたｎ-型炭化珪素層２を例えば１０μｍの厚さでエピタキシャル成長させる。
次に、フォトリソグラフィおよびイオン注入により、ｎ-型炭化珪素層２の表面層にｎ型領域５を選択的に形成する。このイオン注入においては、例えば、１×１０17／ｃｍ3の濃度となるように窒素などのｎ型不純物（ドーパント）を注入してもよい。
次に、フォトリソグラフィおよびイオン注入により、ｎ型領域５の表面層にｐ+型ベース領域３を選択的に形成する。最も外側のｐ+型ベース領域３は、エッジ終端領域３０にまで延在するように形成する。このイオン注入においては、例えば、アルミニウム（Ａｌ）などのｐ型不純物（ドーパント）をｐ+型ベース領域３の不純物濃度が５．０×１０18／ｃｍ3となるように注入してもよい。
次に、ｎ-型炭化珪素層２の表面に、例えば２．０×１０17／ｃｍ3の不純物濃度となるようにアルミニウムなどのｐ型不純物をドーピングしたｐ型ベース層６を例えば１．３μｍの厚さでエピタキシャル成長させる。
ここまでの工程で、ｎ+型炭化珪素基板１のおもて面上にｎ-型炭化珪素層２およびｐ型ベース層６を順に積層してなる炭化珪素基体４０が作製される。次に、フォトリソグラフィおよびエッチングによるイオン注入用マスクの形成と、このイオン注入用マスクを用いたイオン注入と、イオン注入用マスクの除去と、を１組とする工程を異なるイオン注入条件で繰り返し行うことで、ｐ型ベース層６の表面層にｎ+型ソース領域７およびｐ++型コンタクト領域８を形成する。この際、上述した第１領域６ａ、第２領域６ｂおよび第３領域６ｃには、ｐ++型コンタクト領域８を形成しない。
次に、フォトリソグラフィおよびエッチングにより、エッジ終端領域３０におけるｐ型ベース層６の表面に例えばｐ型ベース層６の表面から１．５μｍの深さになるように段差３１を形成し、ｐ型ベース層６およびｎ-型炭化珪素層２の一部を除去して、ｎ-型炭化珪素層２を露出させる。次に、フォトリソグラフィおよびイオン注入によりＪＴＥ構造３２を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によりｎ+型領域３３を選択的に形成する。
次に、熱処理（アニール）を行って、例えばｐ+型ベース領域３、ｎ+型ソース領域７、ｐ++型コンタクト領域８、ＪＴＥ構造３２、ｎ+型半導体領域３３を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層６の表面（すなわちｎ+型ソース領域７およびｐ++型コンタクト領域８の表面）上に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５に達するトレンチ１５を形成する。トレンチ１５の底部は、ｐ+型ベース領域３に達する。
次に、ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１５の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成する。ｐ++型コンタクト領域８の表面に形成されたゲート絶縁膜９は、図６および図８に記載されるＨＴＯ膜１６となる。
次に、ゲート絶縁膜９上に、例えばリン原子（Ｐ）がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１５内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１５内部に残すことによって、ゲート電極１０が形成される。ゲート電極１０の一部は、トレンチ１５の上方（ソース電極パッド１３側）からソース電極パッド１３側に突出していてもよい。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラス（ＰＳＧ）を１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
次いで、コンタクトホール内および層間絶縁膜１１の上にソース電極１２となる導電性の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１２を残す。
次いで、炭化珪素基体４０の裏面（ｎ+型炭化珪素基板１の裏面）に、例えばニッケル（Ｎｉ）膜でできたドレイン電極１４を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１とドレイン電極１４とをオーミック接合する。
次に、例えばスパッタ法によって、ソース電極１２および層間絶縁膜１１を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、活性領域２０を覆うように残すことによって、ソース電極パッド１３を形成する。
次に、ドレイン電極１４の表面に、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）を順に積層することによって、ドレイン電極パッドを形成する。以上のようにして、図１に示すトレンチ型ＭＯＳＦＥＴ５０が完成する。図２に示すプレーナ型ＭＯＳＦＥＴ５１も同様の方法で形成することができる。
以上、説明したように、実施の形態によれば、フィールド酸化膜を設けずに、ゲートパッド部の接続部およびゲート電極パッドの角部にｐ++型コンタクト領域を引き抜いた領域を設けている。このため、接続部および角部では、深さ方向にＨＴＯ膜はｐ型ベース層と接している。ｐ型ベース層は、ｐ++型コンタクト領域より不純物濃度が低くなっており、不純物濃度が低いほど空乏層幅は広がるため、ｐ型ベース層によりＥＳＤ耐量を増加させ、フィールド酸化膜を設けた場合と同程度のＥＳＤ耐量を実現できる。このように、実施の形態では、ＥＳＤ耐量を維持しつつ、フィールド酸化膜を設けずに、製造コストを低減することが可能になる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明では、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や電気自動車のインバータなどに使用されるパワー半導体装置に有用である。
１ ｎ+型炭化珪素基板
２、１０２ ｎ-型炭化珪素層
３ ｐ+型ベース領域
３ａ、１０３ａ 下部ｐ+型ベース領域
３ｂ、１０３ｂ 上部ｐ+型ベース領域
４ ｎ型ウェル領域
５ ｎ型領域
６、１０６ ｐ型ベース層
６ａ ｐ++型コンタクト領域が設けられない第１領域
６ｂ ｐ++型コンタクト領域が設けられない第２領域
６ｃ ｐ++型コンタクト領域が設けられない第３領域
７ ｎ+型ソース領域
８、１０８ ｐ++型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ ソース電極パッド
１４ ドレイン電極
１５ トレンチ
１６、１１６ ＨＴＯ膜
１７、１１７ ポリシリコン
１７ａ ゲートパッド部と深さ方向に対向するポリシリコン
１７ｂ ゲート電極パッドと深さ方向に対向するポリシリコン
１７ｃ ゲートパッド部と深さ方向に対向するポリシリコンの端部
１７ｄ ゲート電極パッドと深さ方向に対向するポリシリコンの端部
１８、１１８ 層間絶縁膜
１９、１１９ ゲート電極パッド
１９ａ、１１９ａ 接続部
２０ 活性領域
２２ａ、２２ｂ、２２ｃ、１２２ａ、１２２ｂ、１２２ｃ コンタクトホール
２３、１２３ ゲートパッド部
２４、１２４ 金属膜
２５ ゲートランナー
２６ ソースパッド部
３０ エッジ終端領域
３１ 段差
３２ ＪＴＥ構造
３３ ｎ+型半導体領域
４０ 炭化珪素基体
５０ トレンチ型ＭＯＳＦＥＴ
５１ プレーナ型ＭＯＳＦＥＴ
１２１ フィールド酸化膜

Claims (7)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域と、
    前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体領域と前記第２半導体領域の表面に設けられた第１電極と、
    前記炭化珪素半導体基板の裏面に設けられた第２電極と、
    前記ゲート電極とゲート電極配線を介して電気的に接続されたゲートパッド部と、
    を備え、
    前記ゲートパッド部は、ゲート電極パッドと、前記ゲート電極パッドと前記ゲート電極配線とを電気的に接続する接続部と、から構成され、
    前記接続部と深さ方向に対向する領域に、前記第２半導体領域が設けられない第１領域と、
    前記ゲート電極パッドの角部と深さ方向に対向する領域に、前記第２半導体領域が設けられない第２領域と、
    を有し、
    前記第２半導体領域、前記第１領域および前記第２領域の表面上に前記ゲート絶縁膜と同じ酸化膜が設けられることを特徴とする炭化珪素半導体装置。
  2. 前記第１領域の幅は、前記接続部と深さ方向に対向する領域に設けられた第１ポリシリコン層の幅以上であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第１領域の幅は、前記第１ポリシリコン層の端部より２０μｍ以下広げられていることを特徴とする請求項２に記載の炭化珪素半導体装置。
  4. 前記第２領域の幅は、前記ゲート電極パッドと深さ方向に対向する領域に設けられた第２ポリシリコン層の端部を中心に１０μｍ以上４０μｍ以下であることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記第１領域および前記第２領域は、前記第２半導体層と同じ導電型で、同じ不純物濃度であることを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。
  6. 前記ゲート電極パッドの周辺部と深さ方向に対向する領域に、前記第２半導体領域が設けられない第３領域をさらに有し、前記酸化膜は、前記第３領域の表面上にも設けられることを特徴とする請求項１～５のいずれか一つに記載の炭化珪素半導体装置。
  7. 前記酸化膜の厚さは、５０ｎｍ以上１５０ｎｍ以下であることを特徴とする請求項１～６のいずれか一つに記載の炭化珪素半導体装置。
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