JP7646572B2 - 表示パネル及びその製作方法、表示装置 - Google Patents

Description

本開示は、表示の技術分野に関し、特に、表示パネル及びその製作方法、表示装置に関する。

現在、表示分野の発展方向には、高解像度、狭額縁、低消費電力及び個性的な表示等が含まれる。透明表示は、個性的な表示の分野の１つであり、透明表示は、透過率及び表示効果を重要視し、透明表示製品の画素は、透明領域及び表示領域を含むように設計され、表示領域は画素領域となり、完全な画素領域の製作には、アレイ工程、即ち金属配線、トランジスタ構造及び蓄積容量等の形成工程、カラーフィルム工程及び発光機能層工程が含まれる。

本開示の目的は、表示パネル及びその製作方法、表示装置を提供することにある。

本開示の第一局面は、ベースと、前記ベース上に設けられた複数の表示ユニットとを含む表示パネルであって、前記表示ユニットは、表示領域及び透明領域を含み、前記表示領域は、第一方向に沿って順次に配列された複数の画素駆動回路設置エリアを含み、各々の画素駆動回路設置エリアは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、前記表示ユニットは、前記画素駆動回路設置エリアと１対１で対応する複数のサブ画素を含み、各々のサブ画素は何れも、互いに結合されたサブ画素駆動回路及び発光素子を含み、前記サブ画素駆動回路は、対応する画素駆動回路設置エリアに位置し、前記発光素子は、前記サブ画素駆動回路における前記ベースとは反対側に位置し、前記第一方向に沿って、前記発光素子の幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記発光素子の長さは、対応する画素駆動回路設置エリアの長さよりも小さい、表示パネルを提供する。

選択的に、前記発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられたアノード、第一発光機能層及びカラーフィルターパターンを含み、前記アノードは、対応するサブ画素駆動回路に結合され、
前記第一方向に沿って、前記アノードの幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記アノードの長さは、対応する画素エリアの長さよりも小さく、前記第一方向に沿って、前記カラーフィルターパターンの幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記カラーフィルターパターンの長さは、対応する画素エリアの長さよりも小さい。

選択的に、前記発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられたアノード及び第二発光機能層を含み、前記アノードは、対応するサブ画素駆動回路に結合され、
前記第一方向に沿って、前記アノードの幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記アノードの長さは、対応する画素エリアの長さよりも小さく、前記第一方向に沿って、前記第二発光機能層の幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記第二発光機能層の長さは、対応する画素エリアの長さよりも小さい。

選択的に、前記表示ユニットにおける複数のサブ画素に含まれる発光素子は、アレイをなすように分布され、各々のサブ画素に含まれる発光素子の前記ベース上での正投影は何れも、その位置する表示領域における隣接する少なくとも２つの画素駆動回路設置エリアの前記ベース上での正投影とそれぞれオーバーラップ可能であり、前記少なくとも２つの画素駆動回路設置エリアには、当該サブ画素に対応する画素駆動回路設置エリアが含まれる。

選択的に、前記表示領域は、第一方向に沿って順次に配列された第一画素駆動回路設置エリア、第二画素駆動回路設置エリア、第三画素駆動回路設置エリア及び第四画素駆動回路設置エリアを含み、前記表示ユニットは、第一サブ画素、第二サブ画素、第三サブ画素及び第四サブ画素を含み、前記第一サブ画素は、第一発光素子を含み、前記第二サブ画素は、第二発光素子を含み、前記第三サブ画素は、第三発光素子を含み、前記第四サブ画素は、第四発光素子を含み、
前記第一発光素子及び前記第二発光素子は、前記第二方向に沿って配列され、前記第一発光素子の前記ベース上での正投影は、それぞれ前記第一画素駆動回路設置エリアの前記ベース上での正投影及び前記第二画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、前記第二発光素子の前記ベース上での正投影は、それぞれ前記第一画素駆動回路設置エリアの前記ベース上での正投影及び前記第二画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、
前記第三発光素子及び前記第四発光素子は、前記第二方向に沿って配列され、前記第三発光素子の前記ベース上での正投影は、それぞれ前記第三画素駆動回路設置エリアの前記ベース上での正投影及び前記第四画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、前記第四発光素子の前記ベース上での正投影は、それぞれ前記第三画素駆動回路設置エリアの前記ベース上での正投影及び前記第四画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップする。

選択的に、前記第一サブ画素は、第一サブ画素駆動回路を更に含み、前記第一サブ画素駆動回路は、第一蓄積容量を含み、前記第一発光素子は、第一アノードを含み、前記第一アノードの前記ベース上での正投影は、前記第一蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第一アノードと前記第一蓄積容量の第二極板とは、第一接続孔を介して結合され、
前記第二サブ画素は、第二サブ画素駆動回路を更に含み、前記第二サブ画素駆動回路は、第二蓄積容量を含み、前記第二発光素子は、第二アノードを含み、前記第二アノードの前記ベース上での正投影は、前記第二蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第二アノードと前記第二蓄積容量の第二極板とは、第二接続孔を介して結合され、
前記第三サブ画素は、第三サブ画素駆動回路を更に含み、前記第三サブ画素駆動回路は、第三蓄積容量を含み、前記第三発光素子は、第三アノードを含み、前記第三アノードの前記ベース上での正投影は、前記第三蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第三アノードと前記第三蓄積容量の第二極板とは、第三接続孔を介して結合され、
前記第四サブ画素は、第四サブ画素駆動回路を更に含み、前記第四サブ画素駆動回路は、第四蓄積容量を含み、前記第四発光素子は、第四アノードを含み、前記第四アノードの前記ベース上での正投影は、前記第四蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第四アノードと前記第四蓄積容量の第二極板とは、第四接続孔を介して結合され、
前記第一接続孔と前記第四接続孔とは、前記第一方向に沿って配列され、前記第二接続孔と前記第三接続孔とは、前記第一方向に沿って配列される。

選択的に、前記第一サブ画素は、青サブ画素を含み、前記第二サブ画素は、白サブ画素を含み、前記第三サブ画素は、緑サブ画素を含み、前記第四サブ画素は、赤サブ画素を含む。

選択的に、前記表示ユニットにおける複数のサブ画素に含まれる発光素子は、前記第二方向に沿って順次に配列され、各々のサブ画素に含まれる発光素子の前記ベース上での正投影は何れも、その位置する表示領域における各画素駆動回路設置エリアの前記ベース上での正投影とそれぞれオーバーラップ可能である。

選択的に、前記表示領域は、第一方向に沿って順次に配列された第五画素駆動回路設置エリア、第六画素駆動回路設置エリア及び第七画素駆動回路設置エリアを含み、前記表示ユニットは、第五サブ画素、第六サブ画素及び第七サブ画素を含み、前記第五サブ画素は、第五発光素子を含み、前記第六サブ画素は、第六発光素子を含み、前記第七サブ画素は、第七発光素子を含み、前記第五発光素子、前記第六発光素子及び前記第七発光素子は、前記第二方向に沿って順次に配列され、
前記第五発光素子の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリアの前記ベース上での正投影、前記第六画素駆動回路設置エリアの前記ベース上での正投影及び前記第七画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、
前記第六発光素子の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリアの前記ベース上での正投影、前記第六画素駆動回路設置エリアの前記ベース上での正投影及び前記第七画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、
前記第七発光素子の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリアの前記ベース上での正投影、前記第六画素駆動回路設置エリアの前記ベース上での正投影及び前記第七画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップする。

選択的に、前記第五サブ画素は、第五サブ画素駆動回路を更に含み、前記第五サブ画素駆動回路は、第五蓄積容量を含み、前記第五発光素子は、第五アノードを含み、前記第五アノードの前記ベース上での正投影は、前記第五蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第五アノードと前記第五蓄積容量の第二極板とは、第五接続孔を介して結合され、
前記第六サブ画素は、第六サブ画素駆動回路を更に含み、前記第六サブ画素駆動回路は、第六蓄積容量を含み、前記第六発光素子は、第六アノードを含み、前記第六アノードの前記ベース上での正投影は、前記第六蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第六アノードと前記第六蓄積容量の第二極板とは、第六接続孔を介して結合され、
前記第七サブ画素は、第七サブ画素駆動回路を更に含み、前記第七サブ画素駆動回路は、第七蓄積容量を含み、前記第七発光素子は、第七アノードを含み、前記第七アノードの前記ベース上での正投影は、前記第七蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第七アノードと、前記第七蓄積容量の第二極板とは、第七接続孔を介して結合され、
前記第一方向に沿って、前記第五接続孔、前記第六接続孔及び前記第七接続孔は、ずらして分布される。

選択的に、前記第五サブ画素は、赤サブ画素を含み、前記第六サブ画素は、緑サブ画素を含み、前記第七サブ画素は、青サブ画素を含む。

選択的に、前記表示ユニットは、
前記第一方向に沿って少なくとも一部が延在する第一走査線と、
前記第一方向に沿って少なくとも一部が延在する第二走査線と、
前記第二方向に沿って少なくとも一部が延在するセンス信号線と、
前記第二方向に沿って少なくとも一部が延在する第一電源信号線とを含み、
前記サブ画素は、データ線を更に含み、前記データ線の少なくとも一部は、第二方向に沿って延在し、
前記サブ画素駆動回路は、第一トランジスタ、第二トランジスタ、第三トランジスタ及び蓄積容量を含み、前記第一トランジスタのゲートは、前記第一走査線に結合され、前記第一トランジスタの第一極は、前記データ線に結合され、前記第一トランジスタの第二極は、前記第二トランジスタのゲートに結合され、前記第二トランジスタの第一極は、前記第一電源信号線に結合され、前記第二トランジスタの第二極は、発光素子のアノードに結合され、前記第三トランジスタのゲートは、前記第二走査線に結合され、前記第三トランジスタの第一極は、前記センス信号線に結合され、前記第三トランジスタの第二極は、前記発光素子のアノードに結合され、前記蓄積容量の第一極板は、前記第二トランジスタのゲートに結合され、前記蓄積容量の第二極板は、前記第二トランジスタの第二極に結合される。

選択的に、前記第一トランジスタ、前記第二トランジスタ、前記蓄積容量及び前記第三トランジスタは、前記第二方向に沿って順次に配列される。

選択的に、前記サブ画素は、前記ベースと前記サブ画素駆動回路との間に位置する遮光パターンを更に含み、前記遮光パターンは、前記第二方向に沿って延在し、前記サブ画素駆動回路の前記ベース上での正投影は、前記遮光パターンの前記ベース上での正投影の内部に位置する。

選択的に、前記遮光パターンの前記ベース上での正投影は、前記蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記遮光パターンと前記蓄積容量の第二極板とが結合される。

選択的に、前記表示ユニットは、第一アダプターパターンを更に含み、前記第一アダプターパターンの少なくとも一部は、前記第一方向に沿って延在し、前記第一アダプターパターンの前記ベース上での正投影は、当該表示ユニットにおけるセンス信号線の前記ベース上での正投影とオーバーラップし、前記第一アダプターパターンは、当該オーバーラップ箇所において、前記センス信号線に結合され、前記第一アダプターパターンは、その位置する表示領域における各前記第三トランジスタの第一極にそれぞれ結合され、前記第一アダプターパターンと前記遮光パターンとは、同じ層で同じ材料になるように設けられる。

選択的に、前記第一電源信号線は、積層して設けられた第一部分及び第二部分を含み、前記第一部分及び前記第二部分は、何れも前記第二方向に沿って延在し、前記第一部分の前記ベース上での正投影は、前記第二部分の前記ベース上での正投影とオーバーラップし、前記第一部分と前記第二部分とは、当該オーバーラップ箇所に設けられたビアホールを介して結合され、前記第一部分と前記第一走査線とは、同じ層で同じ材料になるように設けられ、前記第二部分と前記データ線とは、同じ層で同じ材料になるように設けられる。

選択的に、前記表示ユニットは、第二アダプターパターンを更に含み、前記第二アダプターパターンの少なくとも一部は、前記第一方向に沿って延在し、前記第二アダプターパターンと前記第一部分とは、一体構造として形成され、前記第二アダプターパターンは、その位置する表示領域における各前記第二トランジスタの第一極にそれぞれ結合される。

選択的に、前記表示ユニットは、第二電源信号線を更に含み、前記第二電源信号線は、積層して設けられた第三部分及び第四部分を含み、前記第三部分及び前記第四部分は、何れも前記第二方向に沿って延在し、前記第三部分の前記ベース上での正投影は、前記第四部分の前記ベース上での正投影とオーバーラップし、前記第三部分と前記第四部分とは、当該オーバーラップ箇所に設けられたビアホールを介して結合され、前記第三部分と前記第一走査線とは、同じ層で同じ材料になるように設けられ、前記第四部分と前記データ線とは、同じ層で同じ材料になるように設けられ、
前記発光素子は、前記アノードにおける前記ベースとは反対側に位置するカソードを更に含み、前記カソードは、前記第二電源信号線に結合される。

選択的に、１つの表示ユニットにおいて、前記複数のサブ画素に含まれる発光素子の前記ベース上での正投影と、当該表示ユニットに含まれる表示領域の前記ベース上での正投影との間のオーバーラップ面積は、前記表示領域の面積の９０％よりも多い。

上記表示パネルの技術案に基づいて、本開示の第二局面は、上記表示パネルを含む、表示装置を提供する。

上記表示パネルの技術案に基づいて、本開示の第三局面は、ベース上に複数の表示ユニットを製作することを含む表示パネルの製作方法であって、前記表示ユニットは、表示領域及び透明領域を含み、前記表示領域は、第一方向に沿って順次に配列された複数の画素駆動回路設置エリアを含み、各々の画素駆動回路設置エリアは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、前記表示ユニットは、前記画素駆動回路設置エリアと１対１で対応する複数のサブ画素を含み、各々のサブ画素は何れも、互いに結合されたサブ画素駆動回路及び発光素子を含み、前記サブ画素駆動回路は、対応する画素駆動回路設置エリアに位置し、前記発光素子は、前記サブ画素駆動回路における前記ベースとは反対側に位置し、前記第一方向に沿って、前記発光素子の幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記発光素子の長さは、対応する画素駆動回路設置エリアの長さよりも小さい、表示パネルの製作方法を提供する。

ここで説明される図面は、本開示のさらなる理解を提供するためのものであり、本開示の一部を構成し、本開示の例示的な実施例及びその説明は、本開示を解釈するためのものであり、本開示に対する不適切な制限を構成しない。

本開示の実施例による画素駆動回路の等価回路図である。 本開示の実施例による表示ユニットにおける表示領域及び透明領域の第一模式図である。 本開示の実施例による表示ユニットにおける発光素子の第一レイアウトの模式図である。 本開示の実施例による表示ユニットにおける発光素子の第二レイアウトの模式図である。 本開示の実施例による表示ユニットにおけるサブ画素の第一レイアウトの模式図である。 図５におけるＡ１Ａ２方向に沿った断面模式図である。 図６における遮光層のレイアウトの模式図である。 図６におけるアクティブ層及び第一ゲート金属層のレイアウトの模式図である。 図６における第一ソースドレイン金属層のレイアウトの模式図である。 図６におけるアノード及び画素開口のレイアウトの模式図である。 本開示の実施例による表示ユニットにおける表示領域及び透明領域の第二模式図である。 本開示の実施例による表示ユニットにおける発光素子の第三レイアウトの模式図である。 本開示の実施例による表示ユニットにおけるサブ画素の第二レイアウトの模式図である。 図１３における遮光層のレイアウトの模式図である。 図１３におけるアクティブ層及び第一ゲート金属層のレイアウトの模式図である。 図１３における第一ソースドレイン金属層のレイアウトの模式図である。 図１３におけるアノードのレイアウトの模式図である。

本開示の実施例による表示パネル及びその製作方法、表示装置を更に説明するために、以下、明細書図面を参照して詳しく述べる。

図２及び図３に示すように、本開示は、表示パネルを提供し、前記表示パネルは、複数の表示ユニットを含み、前記表示ユニットは、表示領域３０及び透明領域３１を含み、前記表示領域３０は、第一方向に沿って順次に配列された複数の画素駆動回路設置エリア３００を含み、各々のサブ画素３００は、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、前記表示ユニットは、前記画素駆動回路設置エリアと１対１で対応する複数のサブ画素を含み、各々のサブ画素は何れも、互いに結合されたサブ画素駆動回路及び発光素子４０を含み、前記発光素子４０は、前記サブ画素駆動回路における前記ベースとは反対側に位置し、前記サブ画素駆動回路及び前記発光素子４０は何れも、対応する画素駆動回路設置エリア３００に位置する。

上記構造の表示パネルにおいて、画素駆動回路設置エリアは、前記第二方向に沿って延在する短冊状構造として形成され、サブ画素駆動回路及び発光素子４０は何れも、対応する画素駆動回路設置エリア３００内にレイアウトされ、このような構造の表示パネルは、低解像度の透明表示に好適に使用される。しかし、表示パネルの解像度が上がるにつれて、透明領域の占有割合を確保する場合、画素駆動回路設置エリア３００の前記第一方向に沿った幅が減らされてしまい、その結果、前記画素駆動回路設置エリア３００が前記第二方向に沿って延在する細短冊構造として形成される。そうなると、当該画素駆動回路設置エリア３００内に前記サブ画素駆動回路及び前記発光素子４０をレイアウトするとき、前記サブ画素駆動回路及び前記発光素子４０の前記第一方向に沿った幅もそれに対応して狭くなるため、前記サブ画素駆動回路及び前記発光素子４０の製作プロセスの困難度が増加し、表示パネルには表示の混色の問題を生じさせて、表示パネルの表示効果に影響を与え易くなる。

図２、図４～図１７を参照して、本開示の実施例は、ベースと、前記ベース上に設けられた複数の表示ユニットとを含む表示パネルであって、前記表示ユニットは、表示領域３０及び透明領域３１を含み、前記表示領域３０は、第一方向に沿って順次に配列された複数の画素駆動回路設置エリア３００（例えば、図２における第一画素駆動回路設置エリア３００１、第二画素駆動回路設置エリア３００２、第三画素駆動回路設置エリア３００３及び第四画素駆動回路設置エリア３００４）を含み、各々の画素駆動回路設置エリア３００は、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、前記表示ユニットは、前記画素駆動回路設置エリア３００と１対１で対応する複数のサブ画素を含み、各々のサブ画素は何れも、互いに結合されたサブ画素駆動回路及び発光素子（例えば、図４における第一発光素子４１、第二発光素子４２、第三発光素子４３又は第四発光素子４４）を含み、前記サブ画素駆動回路は、対応する画素駆動回路設置エリア３００に位置し、前記発光素子は、前記サブ画素駆動回路における前記ベースとは反対側に位置し、前記第一方向に沿って、前記発光素子の幅Ｌ３は、対応する画素駆動回路設置エリアの幅Ｌ１よりも大きく、前記第二方向に沿って、前記発光素子の長さＬ４は、対応する画素駆動回路設置エリアの長さＬ２よりも小さい。

具体的に、図２、図４、図１１及び図１２に示すように、前記表示パネルは、アレイをなすように分布された複数の表示ユニットを含み、各々の表示ユニットは、何れも表示領域３０及び透明領域３１を含み、例示的に、前記透明領域３１及び前記表示領域３０は、前記第一方向に沿って順次に配列される。前記表示領域３０は、表示パネルの表示機能を実現するためのものであり、透明領域３１は、表示パネルの透明機能を実現するためのものである。

前記表示領域３０は、第一方向に沿って順次に配列された複数の画素駆動回路設置エリア３００を含み、各々の画素駆動回路設置エリア３００は、何れも第二方向に沿って延在し、例示的に、前記画素駆動回路設置エリア３００は、第二方向に沿って延在する矩形構造として形成される。例示的に、前記第一方向には、Ｘ方向が含まれ、前記第二方向には、Ｙ方向が含まれる。

前記表示ユニットは、前記画素駆動回路設置エリア３００と１対１で対応する複数のサブ画素を含み、各々のサブ画素は何れも、互いに結合されたサブ画素駆動回路及び発光素子を含み、前記サブ画素駆動回路は、対応する画素駆動回路設置エリア３００に位置し、例示的に、前記サブ画素駆動回路は、トランジスタ構造及び蓄積容量Ｃｓｔを含み、前記サブ画素駆動回路は、前記発光素子に駆動信号を供給するためのものである。

図５及び図６に示すように、前記発光素子は、前記サブ画素駆動回路における前記ベースとは反対側に位置し、前記発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられたアノード８０１（例えば図５における第一アノード８０１１、第二アノード８０１２、第三アノード８０１３又は第四アノード８０１４、並びに、例えば図１７における第五アノード８０１５、第六アノード８０１６又は第七アノード８０１７）及び発光機能層を含み、前記アノード８０１の前記ベース上での正投影は、それに結合されたサブ画素駆動回路の前記ベース上での正投影とオーバーラップし、オーバーラップ箇所において、前記アノード８０１は、ビアホールを介して、前記サブ画素駆動回路内に含まれる第二トランジスタＴ２の第二極Ｄ２に結合されて、前記サブ画素駆動回路から供給された駆動信号を受信することができる。前記発光素子は、カソード層７３を更に含み、例示的に、前記カソード層７３は、前記発光機能層における前記ベースとは反対側に位置し、前記カソード層７３は、前記表示ユニットにおけるマイナス電源信号線に結合されて、前記マイナス電源信号線から供給されたマイナス電源信号を受信する。

説明すべきなのは、図６には、第一絶縁層６１、第三絶縁層６３、第四絶縁層６４、平坦層６５、ベース１０、封止層７４、第一導電接続部５０、第二導電接続部５１及び第三導電接続部５２が更に示されている。また、表示パネルには、第二絶縁層（不図示）が更に含まれ、例示的に、当該第二絶縁層は、アクティブ層と第一ゲート金属層との間に位置し、第二絶縁層のベース上での正投影は、第一ゲート金属層のベース上での正投影と重なることができる。

例示的に、前記発光機能層は、有機発光材料層７２と、電子輸送層（ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔｉｎｇ ｌａｙｅｒ、ＥＴＬと略す）、電子注入層（ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＥＩＬと略す）、正孔輸送層（ｈｏｌｅ ｔｒａｎｓｐｏｒｔｉｎｇ ｌａｙｅｒ、ＨＴＬと略す）及び正孔注入層（ｈｏｌｅ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＨＩＬと略す）等の全層構造の共通層とを含む。前記有機発光材料層７２は、前記アノード８０１と前記カソード層７３との共同作用の下で、対応する色の光を発するためのものである。

前記発光素子は、レイアウトの際、前記第一方向に沿って、前記発光素子の幅が、対応する画素駆動回路設置エリア３００の幅よりも大きく、前記第二方向に沿って、前記発光素子の長さが、対応する画素駆動回路設置エリア３００の長さよりも小さくなるように設けられてもよい。このようなレイアウト方式によれば、前記発光素子の第一方向における幅が増やされ、前記発光素子の前記第二方向における長さが減らされるため、前記発光素子の前記ベース上での正投影は、少なくとも２つの前記画素駆動回路設置エリア３００の前記ベース上での正投影とオーバーラップ可能となり、前記発光素子が前記画素駆動回路設置エリア３００と同様の細短冊構造として形成されることが回避される。

上記表示パネルの具体的な構造から分かるように、本開示の実施例による表示パネルでは、表示領域３０が、第一方向に沿って順次に配列された複数の画素駆動回路設置エリア３００を含み、各々の画素駆動回路設置エリア３００が、何れも第二方向に沿って延在するように構成するとともに、表示ユニットが、前記画素駆動回路設置エリア３００と１対１で対応する複数のサブ画素を含み、各々のサブ画素におけるサブ画素駆動回路が、対応する画素駆動回路設置エリア３００に位置し、各々のサブ画素における発光素子について、その前記第一方向に沿った幅が、対応する画素駆動回路設置エリア３００の幅よりも大きく、その前記第二方向に沿った長さが、対応する画素駆動回路設置エリア３００の長さよりも小さくなるように構成している。上記構成方式によれば、前記発光素子の前記ベース上での正投影は、少なくとも２つの前記画素駆動回路設置エリア３００の前記ベース上での正投影とオーバーラップ可能となるため、仮に表示パネル解像度が上がるにつれて、画素駆動回路設置エリア３００の前記第一方向に沿った幅が減らされることで、前記画素駆動回路設置エリア３００が、前記第二方向に沿って延在する細短冊構造として形成されても、前記発光素子は、依然として適切なアスペクト比を有することができ、その結果、前記発光素子の製作プロセスの困難度の増加が回避され、表示パネルにおける表示の混色の問題の発生が回避され、表示パネルの良好な表示効果が保証される。したがって、本開示の実施例による表示パネルは、機能の製作困難度を増加させることなく、高品質、高解像度の透明表示をより好適に実現できる。

図２、図５、図１０、図１１、図１３及び図１７に示すように、いくつかの実施例において、前記発光素子が、前記ベースから遠ざかる方向に沿って順次に積層して設けられたアノード８０１、第一発光機能層及びカラーフィルターパターンを含み、前記アノード８０１が、対応するサブ画素駆動回路に結合され、前記第一方向に沿って、前記アノード８０１の幅が、対応する画素駆動回路設置エリア３００の幅よりも大きく、前記第二方向に沿って、前記アノード８０１の長さが、対応する画素エリアの長さよりも小さく、前記第一方向に沿って、前記カラーフィルターパターンの幅が、対応する画素駆動回路設置エリア３００の幅よりも大きく、前記第二方向に沿って、前記カラーフィルターパターンの長さが、対応する画素エリアの長さよりも小さくなるように構成している。

具体的に、前記発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられたアノード８０１、第一発光機能層及びカラーフィルターパターンを含み、例示的に、前記第一発光機能層は、白色光を発するものであり、前記第一発光機能層が全層構造として形成される。例示的に、前記表示パネルは、カバープレートを含み、前記カラーフィルターパターンは、前記カバープレートにおける前記ベースに向く側に形成される。例示的に、前記カラーフィルターパターンは、赤カラーフィルターパターン、青カラーフィルターパターン及び緑カラーフィルターパターンを含む。例示的に、前記カラーフィルターパターンは、赤カラーフィルターパターン、青カラーフィルターパターン、白カラーフィルターパターン及び緑カラーフィルターパターンを含む。

上述した通りに、前記第一方向に沿って、前記アノード８０１の幅が、対応する画素駆動回路設置エリア３００の幅よりも大きく、前記第二方向に沿って、前記アノード８０１の長さが、対応する画素エリアの長さよりも小さくなるように構成することにより、前記アノード８０１の前記ベース上での正投影は、少なくとも２つの画素駆動回路設置エリア３００の前記ベース上での正投影とオーバーラップ可能となるため、仮に表示パネル解像度が上がるにつれて、画素駆動回路設置エリア３００の前記第一方向に沿った幅が減らされることで、前記画素駆動回路設置エリア３００が、前記第二方向に沿って延在する細短冊構造として形成されても、前記アノード８０１は、依然として適切なアスペクト比を有することができ、その結果、前記アノード８０１の製作プロセスの困難度の増加が回避され、表示パネルにおける表示の混色の問題の発生が回避され、表示パネルの良好な表示効果が保証される。

同様に、上述した通りに、前記第一方向に沿って、前記カラーフィルターパターンの幅が、対応する画素駆動回路設置エリア３００の幅よりも大きく、前記第二方向に沿って、前記カラーフィルターパターンの長さが、対応する画素エリアの長さよりも小さくなるように構成することにより、前記カラーフィルターパターンの前記ベース上での正投影は、少なくとも２つの画素駆動回路設置エリア３００の前記ベース上での正投影とオーバーラップ可能となるため、仮に表示パネル解像度が上がるにつれて、画素駆動回路設置エリア３００の前記第一方向に沿った幅が減らされることで、前記画素駆動回路設置エリア３００が、前記第二方向に沿って延在する細短冊構造として形成されても、前記カラーフィルターパターンは、以前として適切なアスペクト比を有することができ、その結果、前記カラーフィルターパターンの製作プロセスの困難度の増加が回避され、表示パネルにおける表示の混色の問題の発生が回避され、表示パネルの良好な表示効果が保証される。

図２、図５、図１０、図１１、図１３及び図１７に示すように、いくつかの実施例において、前記発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられたアノード８０１及び第二発光機能層を含み、前記アノード８０１は、対応するサブ画素駆動回路に結合され、前記第一方向に沿って、前記アノード８０１の幅は、対応する画素駆動回路設置エリア３００の幅よりも大きく、前記第二方向に沿って、前記アノード８０１の長さは、対応する画素エリアの長さよりも小さく、前記第一方向に沿って、前記第二発光機能層の幅は、対応する画素駆動回路設置エリア３００の幅よりも大きく、前記第二方向に沿って、前記第二発光機能層の長さは、対応する画素エリアの長さよりも小さい。

具体的に、前記発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられたアノード８０１及び第二発光機能層を含む。例示的に、前記第二発光機能層は、有機発光材料層を含み、前記有機発光材料層は、赤色光、緑色光、青色光又は白色光を発することができる。前記表示ユニットは、画素規定層７１を更に含み、前記画素規定層７１には、前記サブ画素と１対１で対応する画素開口８０２が形成され、前記有機発光材料層は、対応する画素開口８０２内に位置する。

留意されたいのは、前記発光素子が前記アノード８０１及び前記第二発光機能層を含む場合、前記表示パネルには、カラーフィルターパターンが設けられなくてもよい。

上述した通りに、前記第一方向に沿って、前記アノード８０１の幅が、対応する画素駆動回路設置エリア３００の幅よりも大きく、前記第二方向に沿って、前記アノード８０１の長さが、対応する画素駆動回路設置エリア３００の長さよりも小さくなるように構成することにより、前記アノード８０１の前記ベース上での正投影は、少なくとも２つの画素駆動回路設置エリア３００の前記ベース上での正投影とオーバーラップ可能となるため、仮に表示パネル解像度が上がるにつれて、画素駆動回路設置エリア３００の前記第一方向に沿った幅が減らされることで、前記画素駆動回路設置エリア３００が、前記第二方向に沿って延在する細短冊構造として形成されても、前記アノード８０１は、依然として適切なアスペクト比を有することができ、その結果、前記アノード８０１の製作プロセスの困難度の増加が回避され、表示パネルにおける表示の混色の問題の発生が回避され、表示パネルの良好な表示効果が保証される。

同様に、上述した通りに、前記第一方向に沿って、前記第二発光機能層の幅が、対応する画素駆動回路設置エリア３００の幅よりも大きく、前記第二方向に沿って、前記第二発光機能層の長さが、対応する画素駆動回路設置エリア３００の長さよりも小さくなるように構成することにより、前記第二発光機能層の前記ベース上での正投影は、少なくとも２つの画素駆動回路設置エリア３００の前記ベース上での正投影とオーバーラップ可能となるため、仮に表示パネル解像度が上がるにつれて、画素駆動回路設置エリア３００の前記第一方向に沿った幅が減らされることで、前記画素駆動回路設置エリア３００が、前記第二方向に沿って延在する細短冊構造として形成されても、前記第二発光機能層は、以前として適切なアスペクト比を有することができ、その結果、前記第二発光機能層の製作プロセスの困難度の増加が回避され、表示パネルにおける表示の混色の問題の発生が回避され、表示パネルの良好な表示効果が保証される。

図４に示すように、いくつかの実施例において、前記表示ユニットにおける複数のサブ画素に含まれる発光素子（例えば、図４における第一発光素子４１、第二発光素子４２、第三発光素子４３及び第四発光素子４４）は、アレイをなすように分布され、各々のサブ画素に含まれる発光素子の前記ベース上での正投影は何れも、その位置する表示領域３０における隣接する少なくとも２つの画素駆動回路設置エリア３００の前記ベース上での正投影とそれぞれオーバーラップ可能であり、前記少なくとも２つの画素駆動回路設置エリア３００には、当該サブ画素に対応する画素駆動回路設置エリア３００が含まれる。

具体的に、前記表示ユニットにおける複数のサブ画素に含まれる発光素子の具体的なレイアウト方式は、多様であり、例示的に、前記表示ユニットにおける複数のサブ画素に含まれる発光素子は、アレイをなすように分布され、複数行の発光素子及び複数列の発光素子に区画可能である。同じ行の発光素子において、発光素子は、前記第一方向に沿って順次に配列され、同じ列の発光素子において、発光素子は、前記第二方向に沿って順次に配列される。

例示的に、サブ画素に含まれる発光素子の前記ベース上での正投影は、その位置する表示領域３０における隣接する少なくとも２つの画素駆動回路設置エリア３００の前記ベース上での正投影とそれぞれオーバーラップ可能であり、当該少なくとも２つの画素駆動回路設置エリア３００には、当該サブ画素に対応する画素駆動回路設置エリア３００が含まれる。少なくとも２つの画素駆動回路設置エリア３００には、当該サブ画素に対応する画素駆動回路設置エリア３００が含まれるように構成することにより、前記サブ画素に含まれる発光素子は、対応する画素駆動回路設置エリア３００におけるサブ画素駆動回路とオーバーラップ可能となるとともに、オーバーラップ箇所において、対応するサブ画素駆動回路に結合されて、当該サブ画素駆動回路から供給された駆動信号を受信することができる。

上記実施例による表示パネルでは、各々のサブ画素に含まれる発光素子の前記ベース上での正投影が何れも、その位置する表示領域３０における隣接する少なくとも２つの画素駆動回路設置エリア３００の前記ベース上での正投影とそれぞれオーバーラップ可能であるように構成することにより、各々の発光素子は、何れも適切なアスペクト比を有することができるため、前記第二発光機能層の製作プロセスの困難度の増加が回避され、表示パネルにおける表示の混色の問題の発生が回避され、表示パネルの良好な表示効果が保証される。

図２、図４～図１０に示すように、いくつかの実施例において、前記表示領域３０は、第一方向に沿って順次に配列された第一画素駆動回路設置エリア３００１、第二画素駆動回路設置エリア３００２、第三画素駆動回路設置エリア３００３及び第四画素駆動回路設置エリア３００４を含み、前記表示ユニットは、第一サブ画素、第二サブ画素、第三サブ画素及び第四サブ画素を含み、前記第一サブ画素は、第一発光素子４１を含み、前記第二サブ画素は、第二発光素子４２を含み、前記第三サブ画素は、第三発光素子４３を含み、前記第四サブ画素は、第四発光素子４４を含み、
前記第一発光素子４１及び前記第二発光素子４２は、前記第二方向に沿って配列され、前記第一発光素子４１の前記ベース上での正投影は、それぞれ前記第一画素駆動回路設置エリア３００１の前記ベース上での正投影及び前記第二画素駆動回路設置エリア３００２の前記ベース上での正投影とオーバーラップし、前記第二発光素子４２の前記ベース上での正投影は、それぞれ前記第一画素駆動回路設置エリア３００１の前記ベース上での正投影及び前記第二画素駆動回路設置エリア３００２の前記ベース上での正投影とオーバーラップし、
前記第三発光素子４３及び前記第四発光素子４４は、前記第二方向に沿って配列され、前記第三発光素子４３の前記ベース上での正投影は、それぞれ前記第三画素駆動回路設置エリア３００３の前記ベース上での正投影及び前記第四画素駆動回路設置エリア３００４の前記ベース上での正投影とオーバーラップし、前記第四発光素子４４の前記ベース上での正投影は、それぞれ前記第三画素駆動回路設置エリア３００３の前記ベース上での正投影及び前記第四画素駆動回路設置エリア３００４の前記ベース上での正投影とオーバーラップする。

具体的に、図２及び図４に示すように、前記表示領域３０は、第一方向に沿って順次に配列された第一画素駆動回路設置エリア３００１、第二画素駆動回路設置エリア３００２、第三画素駆動回路設置エリア３００３及び第四画素駆動回路設置エリア３００４を含む。前記表示ユニットは、第一サブ画素、第二サブ画素、第三サブ画素及び第四サブ画素を含む。前記第一サブ画素は、互いに結合された第一サブ画素駆動回路及び第一発光素子４１を含み、前記第一サブ画素駆動回路は、対応する第一画素駆動回路設置エリア３００１に位置する。前記第二サブ画素は、互いに結合された第二サブ画素駆動回路及び第二発光素子４２を含み、前記第二サブ画素駆動回路は、対応する第二画素駆動回路設置エリア３００２に位置する。前記第三サブ画素は、互いに結合された第三サブ画素駆動回路及び第三発光素子４３を含み、前記第三サブ画素駆動回路は、対応する第三画素駆動回路設置エリア３００３に位置する。前記第四サブ画素は、互いに結合された第四サブ画素駆動回路及び第四発光素子４４を含み、前記第四サブ画素駆動回路は、対応する第四画素駆動回路設置エリア３００４に位置する。

例示的に、前記第一発光素子４１、前記第二発光素子４２、前記第三発光素子４３及び前記第四発光素子４４は、アレイをなすように分布され、２行２列のレイアウト構造として形成される。第一列の発光素子は、前記第二方向に沿って順次に配列された前記第一発光素子４１及び前記第二発光素子４２を含み、前記第一発光素子４１の前記ベース上での正投影は、それぞれ前記第一画素駆動回路設置エリア３００１の前記ベース上での正投影及び前記第二画素駆動回路設置エリア３００２の前記ベース上での正投影とオーバーラップし、前記第二発光素子４２の前記ベース上での正投影は、それぞれ前記第一画素駆動回路設置エリア３００１の前記ベース上での正投影及び前記第二画素駆動回路設置エリア３００２の前記ベース上での正投影とオーバーラップする。

第二列発光素子は、前記第二方向に沿って順次に配列された前記第三発光素子４３及び前記第四発光素子４４を含み、前記第三発光素子４３の前記ベース上での正投影は、それぞれ前記第三画素駆動回路設置エリア３００３の前記ベース上での正投影及び前記第四画素駆動回路設置エリア３００４の前記ベース上での正投影とオーバーラップし、前記第四発光素子４４の前記ベース上での正投影は、それぞれ前記第三画素駆動回路設置エリア３００３の前記ベース上での正投影及び前記第四画素駆動回路設置エリア３００４の前記ベース上での正投影とオーバーラップする。

留意されたいのは、前記第一発光素子４１と前記第三発光素子４３とは、前記第一方向に沿って配列され、第一行に位置する。前記第二発光素子４２と前記第四発光素子４４とは、前記第二方向に沿って配列され、第二行に位置する。

表示パネルに上記構造が採用された場合、５５インチ４ｋ解像度の表示パネルを例とすると、図２に示すように、表示領域３０の寸法は、３１４．２μｍ×３１４．２μｍとなる。図３に示すように、平均的な計算によれば、図３における１サブ画素の発光素子４０に対応する寸法は、７８．５５μｍ×３１４．２μｍとなる。図４に示すように、平均的な計算によれば、図４における１サブ画素の発光素子（例えば、：４１／４２／４３／４４）の寸法は、１５７．１μｍ×１５７．１μｍとなり、比較することで分かるように、本開示による実施例の方は、発光素子の製作困難度が小さい。

図４及び図５に示すように、いくつかの実施例において、前記第一サブ画素は、第一サブ画素駆動回路を更に含み、前記第一サブ画素駆動回路は、第一蓄積容量を含み、前記第一発光素子４１は、第一アノード８０１１を含み、前記第一アノード８０１１の前記ベース上での正投影は、前記第一蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第一アノード８０１１と前記第一蓄積容量の第二極板とは、第一接続孔１０１を介して結合され、
前記第二サブ画素は、第二サブ画素駆動回路を更に含み、前記第二サブ画素駆動回路は、第二蓄積容量を含み、前記第二発光素子４２は、第二アノード８０１２を含み、前記第二アノード８０１２の前記ベース上での正投影は、前記第二蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第二アノード８０１２と前記第二蓄積容量の第二極板とは、第二接続孔１０２を介して結合され、
前記第三サブ画素は、第三サブ画素駆動回路を更に含み、前記第三サブ画素駆動回路は、第三蓄積容量を含み、前記第三発光素子４３は、第三アノード８０１３を含み、前記第三アノード８０１３の前記ベース上での正投影は、前記第三蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第三アノード８０１３と前記第三蓄積容量の第二極板とは、第三接続孔１０３を介して結合され、
前記第四サブ画素は、第四サブ画素駆動回路を更に含み、前記第四サブ画素駆動回路は、第四蓄積容量を含み、前記第四発光素子４４は、第四アノード８０１４を含み、前記第四アノード８０１４の前記ベース上での正投影は、前記第四蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第四アノード８０１４と前記第四蓄積容量の第二極板とは、第四接続孔１０４を介して結合され、
前記第一接続孔１０１と前記第四接続孔１０４とは、前記第一方向に沿って配列され、前記第二接続孔１０２と前記第三接続孔１０３とは、前記第一方向に沿って配列される。

具体的に、前記第一接続孔１０１、前記第二接続孔１０２、前記第三接続孔１０３及び前記第四接続孔１０４の具体的なレイアウト方式は、多様である。

例示的に、前記第一接続孔１０１及び前記第四接続孔１０４は何れも、その対応する第三トランジスタＴ３に近い位置にレイアウトされ、前記第二接続孔１０２及び前記第三接続孔１０３は何れも、対応する画素駆動回路設置エリアの中間位置の付近にレイアウトされ、前記中間位置は、第二方向に沿った画素駆動回路設置エリアの中間位置である。

例示的に、前記第一接続孔１０１と前記第四接続孔１０４とが、前記第一方向に沿って配列され、前記第二接続孔１０２と前記第三接続孔１０３とが、前記第一方向に沿って配列され、前記第一方向に沿って、前記第一接続孔１０１と前記第二接続孔１０２とがずらしているように構成してもよい。

前記第一接続孔１０１、前記第二接続孔１０２、前記第三接続孔１０３及び前記第四接続孔１０４を上記の方式に従ってレイアウトすることにより、１つの表示領域３０において、異なるサブ画素に対応する接続孔は、均一に分布可能となるため、表示パネルの表示品質がより好適に保証される。

いくつかの実施例において、可設置前記第一サブ画素が、青サブ画素Ｂを含み、前記第二サブ画素が、白サブ画素Ｗを含み、前記第四サブ画素が、赤サブ画素Ｒを含み、前記第三サブ画素が、緑サブ画素Ｇを含むように構成してもよい。

図１１及び図１２に示すように、いくつかの実施例において、前記表示ユニットにおける複数のサブ画素に含まれる発光素子（例えば、図１２における第五発光素子４５、第六発光素子４６、及び第七発光素子４７）は、前記第二方向に沿って順次に配列され、各々のサブ画素に含まれる発光素子の前記ベース上での正投影は何れも、その位置する表示領域３０における各画素駆動回路設置エリア３００の前記ベース上での正投影とそれぞれオーバーラップ可能である。

具体的に、前記表示ユニットにおける複数のサブ画素に含まれる発光素子の具体的なレイアウト方式は、多様であり、例示的に、前記表示ユニットにおける複数のサブ画素に含まれる発光素子は、前記第二方向に沿って順次に配列され、前記第二方向に沿って延在する一列の発光素子として形成される。

例示的に、サブ画素に含まれる発光素子の前記ベース上での正投影は、その位置する表示領域３０における各画素駆動回路設置エリア３００の前記ベース上での正投影とそれぞれオーバーラップ可能である。前記サブ画素における発光素子は、そのアノードの前記ベース上での正投影が、その対応するサブ画素駆動回路の前記ベース上での正投影とオーバーラップ可能となるとともに、当該オーバーラップ箇所において、対応する前記サブ画素駆動回路に結合されて、当該サブ画素駆動回路から供給された駆動信号を受信することができる。

上記実施例による表示パネルでは、各々のサブ画素に含まれる発光素子の前記ベース上での正投影が何れも、その位置する表示領域３０における各画素駆動回路設置エリアの前記ベース上での正投影とそれぞれオーバーラップ可能であるように構成することにより、各々の発光素子が、何れも適切なアスペクト比を有することができるため、前記第二発光機能層の製作プロセスの困難度の増加が回避され、表示パネルにおける表示の混色の問題の発生が回避され、表示パネルの良好な表示効果が保証される。

図１１～図１７に示すように、いくつかの実施例において、前記表示領域３０は、第一方向に沿って順次に配列された第五画素駆動回路設置エリア３００５、第六画素駆動回路設置エリア３００６及び第七画素駆動回路設置エリア３００７を含み、前記表示ユニットは、第五サブ画素、第六サブ画素及び第七サブ画素を含み、前記第五サブ画素は、第五発光素子４５を含み、前記第六サブ画素は、第六発光素子４６を含み、前記第七サブ画素は、第七発光素子４７を含み、前記第五発光素子４５、前記第六発光素子４６及び前記第七発光素子４７は、前記第二方向に沿って順次に配列され、
前記第五発光素子４５の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリア３００５の前記ベース上での正投影、前記第六画素駆動回路設置エリア３００６の前記ベース上での正投影及び前記第七画素駆動回路設置エリア３００７の前記ベース上での正投影とオーバーラップし、
前記第六発光素子４６の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリア３００５の前記ベース上での正投影、前記第六画素駆動回路設置エリア３００６の前記ベース上での正投影及び前記第七画素駆動回路設置エリア３００７の前記ベース上での正投影とオーバーラップし、
前記第七発光素子４７の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリア３００５の前記ベース上での正投影、前記第六画素駆動回路設置エリア３００６の前記ベース上での正投影及び前記第七画素駆動回路設置エリア３００７の前記ベース上での正投影とオーバーラップする。

具体的に、前記表示領域３０は、第一方向に沿って順次に配列された第五画素駆動回路設置エリア３００５、第六画素駆動回路設置エリア３００６及び第七画素駆動回路設置エリア３００７を含む。前記表示ユニットは、第五サブ画素、第六サブ画素及び第七サブ画素を含む。前記第五サブ画素は、互いに結合された第五サブ画素駆動回路及び第五発光素子４５を含み、前記第五サブ画素駆動回路は、対応する第五画素駆動回路設置エリア３００５に位置する。前記第六サブ画素は、互いに結合された第六サブ画素駆動回路及び第六発光素子４６を含み、前記第六サブ画素駆動回路は、対応する第六画素駆動回路設置エリア３００６に位置する。前記第七サブ画素は、互いに結合された第七サブ画素駆動回路及び第七発光素子４７を含み、前記第七サブ画素駆動回路は、対応する第七画素駆動回路設置エリア３００７に位置する。

例示的に、前記第五発光素子４５の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリアの前記ベース上での正投影、前記第六画素駆動回路設置エリアの前記ベース上での正投影及び前記第七画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、前記第五発光素子４５の前記ベース上での正投影は、その対応するサブ画素駆動回路の前記ベース上での正投影とオーバーラップし、前記第五発光素子４５は、当該オーバーラップ箇所に設けられたビアホールを介して、対応するサブ画素駆動回路に結合されて、当該サブ画素駆動回路から供給された駆動信号を受信することができる。

前記第六発光素子４６の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリアの前記ベース上での正投影、前記第六画素駆動回路設置エリアの前記ベース上での正投影及び前記第七画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、前記第六発光素子４６の前記ベース上での正投影は、その対応するサブ画素駆動回路の前記ベース上での正投影とオーバーラップし、前記第六発光素子４６は、当該オーバーラップ箇所に設けられたビアホールを介して、対応するサブ画素駆動回路に結合されて、当該サブ画素駆動回路から供給された駆動信号を受信することができる。

前記第七発光素子４７の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリアの前記ベース上での正投影、前記第六画素駆動回路設置エリアの前記ベース上での正投影及び前記第七画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップする。前記第七発光素子４７の前記ベース上での正投影は、その対応するサブ画素駆動回路の前記ベース上での正投影とオーバーラップし、前記第七発光素子４７は、当該オーバーラップ箇所に設けられたビアホールを介して、対応するサブ画素駆動回路に結合されて、当該サブ画素駆動回路から供給された駆動信号を受信することができる。

図１２及び図１３に示すように、いくつかの実施例において、前記第五サブ画素は、第五サブ画素駆動回路を更に含み、前記第五サブ画素駆動回路は、第五蓄積容量を含み、前記第五発光素子４５は、第五アノード８０１５を含み、前記第五アノード８０１５の前記ベース上での正投影は、前記第五蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第五アノード８０１５と前記第五蓄積容量の第二極板とは、第五接続孔１０５を介して結合され、
前記第六サブ画素は、第六サブ画素駆動回路を更に含み、前記第六サブ画素駆動回路は、第六蓄積容量を含み、前記第六発光素子４６は、第六アノード８０１６を含み、前記第六アノード８０１６の前記ベース上での正投影は、前記第六蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第六アノード８０１６と前記第六蓄積容量の第二極板とは、第六接続孔１０６を介して結合され、
前記第七サブ画素は、第七サブ画素駆動回路を更に含み、前記第七サブ画素駆動回路は、第七蓄積容量を含み、前記第七発光素子４７は、第七アノード８０１７を含み、前記第七アノード８０１７の前記ベース上での正投影は、前記第七蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第七アノード８０１７と前記第七蓄積容量の第二極板とは、第七接続孔１０７を介して結合され、
前記第一方向に沿って、前記第五接続孔１０５、前記第六接続孔１０６及び前記第七接続孔１０７は、ずらして分布される。

前記第五接続孔１０５、前記第六接続孔１０６及び前記第七接続孔１０７を上記の方式に従ってレイアウトすることにより、１つの表示領域３０において、異なるサブ画素に対応する接続孔は、均一に分布可能となるため、表示パネルの表示品質がより好適に保証される。

いくつかの実施例において、前記第五サブ画素は、赤サブ画素Ｒを含み、前記第六サブ画素は、緑サブ画素Ｇを含み、前記第七サブ画素は、青サブ画素Ｂを含む。

図１、図５、図６及び図１３に示すように、いくつかの実施例において、前記表示ユニットは、
前記第一方向に沿って少なくとも一部が延在する第一走査線９０２１と、
前記第一方向に沿って少なくとも一部が延在する第二走査線９０２２と、
前記第二方向に沿って少なくとも一部が延在するセンス信号線９０３と、
前記第二方向に沿って少なくとも一部が延在する第一電源信号線９０１とを含み、
前記サブ画素は、データ線９０８を更に含み、前記データ線９０８の少なくとも一部は、第二方向に沿って延在し、
前記サブ画素駆動回路は、第一トランジスタＴ１、第二トランジスタＴ２、第三トランジスタＴ３及び蓄積容量Ｃｓｔを含み、前記第一トランジスタＴ１のゲートＧ１は、前記第一走査線９０２１に結合され、前記第一トランジスタＴ１の第一極Ｓ１は、前記データ線９０８に結合され、前記第一トランジスタＴ１の第二極Ｄ１は、前記第二トランジスタＴ２のゲートＧ２に結合され、前記第二トランジスタＴ２の第一極Ｓ２は、前記第一電源信号線９０１に結合され、前記第二トランジスタＴ２の第二極Ｄ２は、発光素子のアノード８０１に結合され、前記第三トランジスタＴ３のゲートＧ３は、前記第二走査線９０２２に結合され、前記第三トランジスタＴ３の第一極Ｓ３は、前記センス信号線９０３に結合され、前記第三トランジスタＴ３の第二極Ｄ３は、前記発光素子のアノード８０１に結合され、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１は、前記第二トランジスタＴ２のゲートＧ２に結合され、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、前記第二トランジスタＴ２の第二極Ｄ２に結合される。

具体的に、前記表示ユニットは、１つの第一走査線９０２１及び１つの第二走査線９０２２を含み、前記第一走査線９０２１と前記第二走査線９０２２とは、前記第二方向に沿って配列可能である。前記第一走査線９０２１の少なくとも一部及び前記第二走査線９０２２の少なくとも一部は、何れも前記第一方向に沿って延在可能である。留意されたいのは、前記第一方向に沿って同じ行に位置する表示ユニットにおいて、各表示ユニットに含まれる前記第一走査線９０２１は、順次に結合され、例えば一体構造として形成されてもよい。同様に、前記第一方向に沿って同じ行に位置する表示ユニットにおいて、各表示ユニットに含まれる前記第二走査線９０２２は、順次に結合され、例えば一体構造として形成されてもよい。

前記表示ユニットは、１つのセンス信号線９０３及び１つの第一電源信号線９０１を含み、前記センス信号線９０３の少なくとも一部及び前記電源信号線の少なくとも一部は、何れも前記第二方向に沿って延在可能である。前記第二方向に沿って同じ列に位置する表示ユニットにおいて、各表示ユニットに含まれる前記センス信号線９０３は、順次に結合され、例えば一体構造として形成されてもよい。同様に、前記第二方向に沿って同じ列に位置する表示ユニットにおいて、各表示ユニットに含まれる前記第一電源信号線９０１は、順次に結合され、例えば一体構造として形成されてもよい。

各々のサブ画素は、何れもデータ線９０８を更に含み、前記データ線９０８の少なくとも一部は、前記第二方向に沿って延在し、例示的に、前記第二方向に沿って同じ列に位置する表示ユニットにおいて、各表示ユニットに含まれる前記データ線９０８は、順次に結合され、例えば一体構造として形成されてもよい。

例示的に、前記サブ画素駆動回路は、第一トランジスタＴ１、第二トランジスタＴ２、第三トランジスタＴ３及び蓄積容量Ｃｓｔを含み、前記第一トランジスタＴ１のゲートＧ１は、その位置する表示ユニットに含まれる第一走査線９０２１に結合され、前記第一トランジスタＴ１の第一極Ｓ１は、その位置するサブ画素に含まれるデータ線９０８に結合され、前記第一トランジスタＴ１の第二極Ｄ１は、前記第二トランジスタＴ２のゲートＧ２に結合される。

前記第二トランジスタＴ２の第一極Ｓ２は、その位置する表示ユニットに含まれる第一電源信号線９０１に結合され、前記第二トランジスタＴ２の第二極Ｄ２は、その位置するサブ画素に含まれる発光素子のアノード８０１に結合される。

前記第三トランジスタＴ３のゲートＧ３は、その位置する表示ユニットに含まれる第二走査線９０２２に結合され、前記第三トランジスタＴ３の第一極Ｓ３は、その位置する表示ユニットに含まれるセンス信号線９０３に結合され、前記第三トランジスタＴ３の第二極Ｄ３は、その位置するサブ画素に含まれる発光素子のアノード８０１に結合される。

前記蓄積容量Ｃｓｔは、前記ベースに垂直な方向に沿って対向して設けられた第一極板及び第二極板を含み、前記第一極板は、前記第二トランジスタＴ２のゲートＧ２に結合され、前記第二極板は、前記第二トランジスタＴ２の第二極Ｄ２に結合される。例示的に、前記第一極板は、表示パネルにおけるアクティブ層を用いて製作され、前記第二極板は、表示パネルにおけるソースドレイン金属層を用いて製作される。

いくつかの実施例において、前記第一トランジスタＴ１、前記第二トランジスタＴ２、前記蓄積容量Ｃｓｔ及び前記第三トランジスタＴ３は、前記第二方向に沿って順次に配列される。

具体的に、前記第三トランジスタＴ３、前記蓄積容量Ｃｓｔ、前記第二トランジスタＴ２及び前記第一トランジスタＴ１の具体的なレイアウト方式は、多様であり、例示的に、前記第一トランジスタＴ１、前記第二トランジスタＴ２、前記蓄積容量Ｃｓｔ及び前記第三トランジスタＴ３は、前記第二方向に沿って順次に配列される。

より具体的に、前記第一トランジスタＴ１は、第一アクティブパターンを含み、前記第一アクティブパターンの少なくとも一部は、前記第二方向に沿って延在する。前記第二トランジスタＴ２は、第二アクティブパターンを含み、前記第二アクティブパターンの少なくとも一部は、前記第二方向に沿って延在する。前記第三トランジスタＴ３は、第三アクティブパターンを含み、前記第三アクティブパターンの少なくとも一部は、前記第二方向に沿って延在する。例示的に、前記第一アクティブパターン、前記第二アクティブパターン及び前記第三アクティブパターンは、前記第二方向に沿って順次に配列される。

例示的に、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び第二極板は、何れも前記第二方向に沿って延在し、前記第一極板は、前記第一アクティブパターン、第二アクティブパターン、第三アクティブパターンと同じ層で同じ材料になるように製作される。

例示的に、前記第二方向に沿って、前記第一アクティブパターン、前記第二アクティブパターン、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び前記第三アクティブパターンは、順次に配列される。

上記実施例による表示パネルでは、前記第一トランジスタＴ１、前記第二トランジスタＴ２、前記蓄積容量Ｃｓｔ及び前記第三トランジスタＴ３が、前記第二方向に沿って順次に配列されるように構成することにより、前記サブ画素駆動回路のレイアウトは、第二方向に沿って延在する帯状構造（Ｓｔｒｉｐ構造）とされ、このようなレイアウト方式によれば、前記画素駆動回路設置エリアのレイアウト構造が簡単であり、大量の金属配線の引き回し及び過剰な開孔設計が回避され、表示パネルの歩留まりが効果的に向上される。しかも、上記レイアウト方式によれば、各々のデータ線９０８に対応して生じるＲＣ（抵抗容量）ｌｏａｄｉｎｇ（負荷）は、ほぼ同じとなるため、データ線９０８に対応して生じるＲＣ ｌｏａｄｉｎｇの違いによる表示の差異が回避され、表示パネルの表示効果がより好適に保証される。

図５、図６、図７、図１３及び図１４に示すように、いくつかの実施例において、前記サブ画素は、前記ベースと前記サブ画素駆動回路との間に位置する遮光パターン７０１を更に含み、前記遮光パターン７０１は、前記第二方向に沿って延在し、前記サブ画素駆動回路の前記ベース上での正投影は、前記遮光パターン７０１の前記ベース上での正投影の内部に位置する。

具体的に、前記サブ画素は、前記ベースと前記サブ画素駆動回路との間に位置する遮光パターン７０１を更に含み、前記遮光パターン７０１は、前記サブ画素駆動回路に対して遮光の役割を果たすため、前記サブ画素駆動回路におけるトランジスタ構造の動作安定性、及び表示パネルの表示効果がより好適に保証される。

例示的に、前記遮光パターン７０１は、前記画素駆動回路設置エリアの面積の９０％以上を遮蔽可能であるように構成してもよいが、これに限定されない。

図５、図６、図７、図１３及び図１４に示すように、いくつかの実施例において、前記遮光パターン７０１の前記ベース１０上の正投影が、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の前記ベース１０上の正投影とオーバーラップし、当該オーバーラップ箇所において、前記遮光パターン７０１と前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２とが結合されるように構成してもよい。

具体的に、前記遮光パターン７０１の前記ベース上での正投影と、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の前記ベース上での正投影とは、面積の大きなオーバーラップ領域を形成でき、前記遮光パターン７０１は、前記オーバーラップ領域に設けられたビアホールを介して、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２に結合可能である。留意されたいのは、前記ビアホールの具体的な設置位置は、実際の必要に応じて設定可能であり、例示的に、前記ビアホールは、サブ画素駆動回路と発光素子のアノード８０１とが結合されるビアホールの付近に設置されてもよい。

上述した通りに、前記遮光パターン７０１と前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２とが結合されるように構成することにより、前記遮光パターン７０１は、前記第二極板と同じ電位を有し、前記遮光パターン７０１がフローティング状態にあることによる前記サブ画素駆動回路の動作安定性への影響が回避される。

図５、図６、図７、図１３及び図１４に示すように、いくつかの実施例において、前記表示ユニットが、第一アダプターパターン９０５を更に含み、前記第一アダプターパターン９０５の少なくとも一部が、前記第一方向に沿って延在し、前記第一アダプターパターン９０５の前記ベース上での正投影が、当該表示ユニットにおけるセンス信号線９０３の前記ベース上での正投影とオーバーラップし、前記第一アダプターパターン９０５が、当該オーバーラップ箇所において、前記センス信号線９０３に結合され、前記第一アダプターパターン９０５が、その位置する表示領域３０における各前記第三トランジスタＴ３の第一極Ｓ３にそれぞれ結合され、前記第一アダプターパターン９０５と前記遮光パターン７０１とが同じ層で同じ材料になるように設けられる構成であってもよい。

具体的に、前記表示ユニットは、第一アダプターパターン９０５を更に含み、前記第一アダプターパターン９０５の少なくとも一部は、前記第一方向に沿って延在し、前記第一アダプターパターン９０５の前記ベース上での正投影は、その位置する表示ユニットにおけるセンス信号線９０３の前記ベース上での正投影とオーバーラップするとともに、当該オーバーラップ箇所に設けられたビアホールを介して、前記センス信号線９０３に結合可能である。

前記第一アダプターパターン９０５の前記ベース上での正投影は、更に、その位置する表示ユニットに含まれる各第三トランジスタＴ３の第一極Ｓ３の前記ベース上での正投影とそれぞれオーバーラップするとともに、オーバーラップ箇所において、ビアホールを介して、前記第一アダプターパターン９０５と、その位置する表示ユニットに含まれる各第三トランジスタＴ３の第一極Ｓ３のそれぞれとの結合を実現できる。

上述した通りに、前記第一アダプターパターン９０５と前記遮光パターン７０１とを同じ層で同じ材料になるように設けることにより、前記第一アダプターパターン９０５は、前記遮光パターン７０１と同一パターニングプロセスにて形成可能となるため、表示パネルの製作プロセスのフローがより好適に簡素化され、製作コストが節約される。

また、前記第一アダプターパターン９０５と前記遮光パターン７０１とを同じ層で同じ材料になるように設けることにより、前記第一アダプターパターン９０５は、大きなレイアウト空間を有し、前記第一アダプターパターン９０５のレイアウト困難度をより好適に低減できる。

図５、図８、図９、図１３、図１５及び図１６に示すように、いくつかの実施例において、前記第一電源信号線９０１は、積層して設けられた第一部分９０１１及び第二部分９０１２を含み、前記第一部分９０１１及び前記第二部分９０１２は、何れも前記第二方向に沿って延在し、前記第一部分９０１１の前記ベース上での正投影は、前記第二部分９０１２の前記ベース上での正投影とオーバーラップし、前記第一部分９０１１と前記第二部分９０１２とは、当該オーバーラップ箇所に設けられたビアホールを介して結合され、前記第一部分９０１１と前記一走査線９０２１とは、同じ層で同じ材料になるように設けられ、前記第二部分９０１２と前記データ線９０８とは、同じ層で同じ材料になるように設けられる。

具体的に、前記第一電源信号線９０１の具体的な構造は多様であり、例示的に、前記第一電源信号線９０１は、積層して設けられた第一部分９０１１及び第二部分９０１２を含み、前記第一部分９０１１及び前記第二部分９０１２は、何れも前記第二方向に沿って延在する。前記第二方向に沿って同じ列に位置する表示ユニットにおいて、各表示ユニットにおける第一電源信号線９０１に含まれる第二部分９０１２は、順次に結合され、例えば一体構造として形成されてもよい。

例示的に、前記第一部分９０１１の前記ベース上での正投影は、前記第二部分９０１２の前記ベース上での正投影とオーバーラップし、前記第一部分９０１１と前記第二部分９０１２とは、当該オーバーラップ箇所に設けられた複数のビアホールを介して結合され、前記複数のビアホールは、前記第二方向に沿って順次に配列されてもよい。

説明すべきなのは、前記第一電源信号線９０１は、選択的に、プラス電源信号を伝送するためのプラス電源信号線であってもよい。

上述した通りに、前記第一電源信号線９０１が、積層して設けられた第一部分９０１１及び第二部分９０１２を含むように構成することにより、前記第一電源信号線９０１に生じるＲＣ ｌｏａｄｉｎｇがより好適に低減されるため、前記表示パネルの表示品質の向上により有利となる。

また、上述した通りに、前記第一部分９０１１と前記第一走査線９０２１とを同じ層で同じ材料になるように設け、前記第二部分９０１２と前記データ線９０８とを同じ層で同じ材料になるように設けることにより、前記第一部分９０１１は、前記第一走査線９０２１と同一パターニングプロセスにて形成可能となり、前記第二部分９０１２は、前記データ線９０８と同一パターニングプロセスにて形成可能となるため、表示パネルの製作プロセスのフローがより好適に簡素化され、表示パネルの製作コストが節約される。

図５、図８、図１３及び図１５に示すように、いくつかの実施例において、前記表示ユニットが第二アダプターパターン９０６を更に含み、前記第二アダプターパターン９０６の少なくとも一部が前記第一方向に沿って延在し、前記第二アダプターパターン９０６と前記第一部分９０１１とが一体構造として形成され、前記第二アダプターパターン９０６がその位置する表示領域３０における各前記第二トランジスタＴ２の第一極Ｓ２にそれぞれ結合されるように構成してもよい。

具体的に、前記表示ユニットは、第二アダプターパターン９０６を更に含み、前記第二アダプターパターン９０６の少なくとも一部は、前記第一方向に沿って延在し、前記第二アダプターパターン９０６は、その前記ベース上での正投影と、その所属する表示ユニットに含まれる各前記第二トランジスタＴ２の第一極Ｓ２の前記ベース上での正投影とがオーバーラップ領域をそれぞれ形成するとともに、各オーバーラップ領域に位置するビアホールを介して、各前記第二トランジスタＴ２の第一極Ｓ２との結合を実現可能である。

上述した通りに、前記第二アダプターパターン９０６と前記第一部分９０１１とが一体構造として形成されるように構成することにより、各前記第二トランジスタＴ２の第一極Ｓ２は、前記第二アダプターパターン９０６を介して前記第一電源信号線９０１に結合されて、前記第一電源信号線９０１から供給された電源信号を受信することが可能となる。

上述した通りに、前記第二アダプターパターン９０６と前記第一部分９０１１とが一体構造として形成されるように構成することにより、前記第二アダプターパターン９０６は、前記第一部分９０１１と同一パターニングプロセスにて形成可能となるため、表示パネルの製作プロセスのフローがより好適に簡素化され、表示パネルの製作コストが節約される。

図５、図８、図９、図１３、図１５及び図１６に示すように、いくつかの実施例において、前記表示ユニットは、第二電源信号線９０４を更に含み、前記第二電源信号線９０４は、積層して設けられた第三部分９０４１及び第四部分９０４２を含み、前記第三部分９０４１及び前記第四部分９０４２は、何れも前記第二方向に沿って延在し、前記第三部分９０４１の前記ベース上での正投影は、前記第四部分９０４２の前記ベース上での正投影とオーバーラップし、前記第三部分９０４１と前記第四部分９０４２とは、当該オーバーラップ箇所に設けられたビアホールを介して結合され、前記第三部分９０４１と前記一走査線９０２１とは、同じ層で同じ材料になるように設けられ、前記第四部分９０４２と前記データ線９０８とは、同じ層で同じ材料になるように設けられ、前記発光素子は、前記アノード８０１における前記ベースとは反対側に位置するカソードを更に含み、前記カソードは、前記第二電源信号線９０４に結合される。

具体的に、前記第二電源信号線９０４の具体的な構造は多様であり、例示的に、前記第二電源信号線９０４は、積層して設けられた第三部分９０４１及び第四部分９０４２を含み、前記第三部分９０４１及び前記第四部分９０４２は、何れも前記第二方向に沿って延在する。前記第二方向に沿って同じ列に位置する表示ユニットにおいて、各表示ユニットにおける第二電源信号線９０４に含まれる第四部分９０４２は、順次に結合され、例えば一体構造として形成されてもよい。

例示的に、前記第三部分９０４１の前記ベース上での正投影は、前記第四部分９０４２の前記ベース上での正投影とオーバーラップし、前記第三部分９０４１と前記第四部分９０４２とは、当該オーバーラップ箇所に設けられた複数のビアホールを介して結合され、前記複数のビアホールは、前記第二方向に沿って順次に配列されてもよい。

説明すべきなのは、前記第二電源信号線９０４は、選択的に、マイナス電源信号を伝送するためのマイナス電源信号線であってもよい。

前記発光素子は、前記アノード８０１における前記ベースとは反対側に位置するカソード層７３を更に含み、例示的に、前記カソード層７３は、前記発光機能層における前記ベースとは反対側に位置し、前記カソードは、前記第二電源信号線９０４に結合される。

上述した通りに、前記第二電源信号線９０４が、積層して設けられた第三部分９０４１及び第四部分９０４２を含むように構成することにより、前記第二電源信号線９０４に生じるＲＣ ｌｏａｄｉｎｇがより好適に低減されるため、前記表示パネルの表示品質の向上により有利となる。

また、上述した通りに、前記第三部分９０４１と前記第一走査線９０２１とを同じ層で同じ材料になるように設け、前記第四部分９０４２と前記データ線９０８とを同じ層で同じ材料になるように設けることにより、前記第三部分９０４１は、前記第一走査線９０２１と同一パターニングプロセスにて形成可能となり、前記第四部分９０４２は、前記データ線９０８と同一パターニングプロセスにて形成可能となるため、表示パネルの製作プロセスのフローがより好適に簡素化され、表示パネルの製作コストが節約される。

いくつかの実施例において、１つの表示ユニットにおいて、前記複数のサブ画素に含まれる発光素子の前記ベース上での正投影と、当該表示ユニットに含まれる表示領域３０の前記ベース上での正投影との間のオーバーラップ面積は、前記表示領域３０の面積の９０％よりも多い。

具体的に、前記発光素子がアノード８０１、第一発光機能層及びカラーフィルターパターンを含む場合、１つの表示ユニットにおいて、前記複数のサブ画素における発光素子に含まれるアノード８０１の前記ベース上での正投影と、当該表示ユニットに含まれる表示領域３０の前記ベース上での正投影との間のオーバーラップ面積が、前記表示領域３０の面積の９０％よりも多くなるように構成してもよく、１つの表示ユニットにおいて、前記複数のサブ画素における発光素子に含まれるカラーフィルターパターンの前記ベース上での正投影と、当該表示ユニットに含まれる表示領域３０の前記ベース上での正投影との間のオーバーラップ面積が、前記表示領域３０の面積の９０％よりも多くなるように構成してもよい。

前記発光素子がアノード８０１及び第二発光機能層を含む場合、１つの表示ユニットにおいて、前記複数のサブ画素における発光素子に含まれるアノード８０１の前記ベース上での正投影と、当該表示ユニットに含まれる表示領域３０の前記ベース上での正投影との間のオーバーラップ面積が、前記表示領域３０の面積の９０％よりも多くなるように構成してもよく、１つの表示ユニットにおいて、前記複数のサブ画素における発光素子に含まれる第二発光機能層の前記ベース上での正投影と、当該表示ユニットに含まれる表示領域３０の前記ベース上での正投影との間のオーバーラップ面積とが、前記表示領域３０の面積の９０％よりも多くなるように構成してもよい。

留意されたいのは、前記発光素子のレイアウトの際、異なる発光素子に含まれるアノード８０１の間は、アノード８０１同士の短絡の発生を回避するために、一定の隙間を空ける必要がある。

上記構成方式によれば、各々の表示ユニットに含まれる発光素子は、何れもレイアウト空間を最大限に利用できるため、表示パネルの表示品質が効果的に向上される。

本開示の実施例は、上記実施例による表示パネルを含む表示装置を更に提供する。

上記実施例による表示パネルでは、表示領域３０が、第一方向に沿って順次に配列された複数の画素駆動回路設置エリアを含み、各々の画素駆動回路設置エリアが、何れも第二方向に沿って延在するように構成するとともに、表示ユニットが、前記画素駆動回路設置エリアと１対１で対応する複数のサブ画素を含み、各々のサブ画素におけるサブ画素駆動回路が、対応する画素駆動回路設置エリアに位置し、各々のサブ画素における発光素子について、その前記第一方向に沿った幅が、対応する画素駆動回路設置エリアの幅よりも大きく、その前記第二方向に沿った長さが、対応する画素駆動回路設置エリアの長さよりも小さくなるように構成している。上記構成方式によれば、前記発光素子の前記ベース上での正投影は、少なくとも２つの前記画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップ可能となるため、仮に表示パネル解像度が上がるにつれて、画素駆動回路設置エリアの前記第一方向に沿った幅が減らされることで、前記画素駆動回路設置エリアが、前記第二方向に沿って延在する細短冊構造として形成されても、前記発光素子は、依然として適切なアスペクト比を有することができ、その結果、前記発光素子の製作プロセスの困難度の増加が回避され、表示パネルにおける表示の混色の問題の発生が回避され、表示パネルの良好な表示効果が保証される。したがって、上記実施例による表示パネルは、機能の製作困難度を増加させることなく、高品質、高解像度の透明表示をより好適に実現できる。

したがって、本開示の実施例による表示装置は、上記表示パネルを含む場合、同様に上記の有益な効果を奏するが、ここで繰り返して述べない。

説明すべきなのは、前記表示装置は、テレビ、ディスプレイ、デジタルフォトフレーム、携帯電話、タブレットＰＣ等の表示機能を有するいかなる製品や部品等であってもよい。

本開示の実施例は、上記実施例による表示パネルを製作するための表示パネルの製作方法を更に提供し、前記製作方法は、ベース上に複数の表示ユニットを製作することを含み、前記表示ユニットは、表示領域３０及び透明領域３１を含み、前記表示領域３０は、第一方向に沿って順次に配列された複数の画素駆動回路設置エリアを含み、各々の画素駆動回路設置エリアは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、前記表示ユニットは、前記画素駆動回路設置エリアと１対１で対応する複数のサブ画素を含み、各々のサブ画素は何れも、互いに結合されたサブ画素駆動回路及び発光素子を含み、前記サブ画素駆動回路は、対応する画素駆動回路設置エリアに位置し、前記発光素子は、前記サブ画素駆動回路における前記ベースとは反対側に位置し、前記第一方向に沿って、前記発光素子の幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記発光素子の長さは、対応する画素駆動回路設置エリアの長さよりも小さい。

上記実施例による製作方法を用いて製作された表示パネルでは、表示領域３０が、第一方向に沿って順次に配列された複数の画素駆動回路設置エリアを含み、各々の画素駆動回路設置エリアが、何れも第二方向に沿って延在するように構成するとともに、表示ユニットが、前記画素駆動回路設置エリアと１対１で対応する複数のサブ画素を含み、各々のサブ画素におけるサブ画素駆動回路が、対応する画素駆動回路設置エリアに位置し、各々のサブ画素における発光素子について、その前記第一方向に沿った幅が、対応する画素駆動回路設置エリアの幅よりも大きく、その前記第二方向に沿った長さが、対応する画素駆動回路設置エリアの長さよりも小さくなるように構成している。上記構成方式によれば、前記発光素子の前記ベース上での正投影は、少なくとも２つの前記画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップ可能となるため、仮に表示パネル解像度が上がるにつれて、画素駆動回路設置エリアの前記第一方向に沿った幅が減らされることで、前記画素駆動回路設置エリアが、前記第二方向に沿って延在する細短冊構造として形成されても、前記発光素子は、依然として適切なアスペクト比を有することができ、その結果、前記発光素子の製作プロセスの困難度の増加が回避され、表示パネルにおける表示の混色の問題の発生が回避され、表示パネルの良好な表示効果が保証される。したがって、上記実施例による製作方法を用いて製作された表示パネルは、機能の製作困難度を増加させることなく、高品質、高解像度の透明表示をより好適に実現できる。

説明すべきなのは、本明細書における各実施例は何れも、漸進的な方式で説明されており、各実施例の同一部分又は類似部分は互いに参照可能であり、各実施例は、他の実施例との相違点に重点を置いて説明されている。特に、方法の実施例については、基本的に製品の実施例と類似しているため、簡単に説明されているが、関連部分は、製品の実施例の説明部分を参照すればよい。

特に定義しない限り、本開示に使用される技術用語又は科学用語は、当業者が理解できる通常の意味を有する。本開示に使用される「第一」、「第二」及び類似する用語は、いかなる順序、数量又は重要性を示すものではなく、異なる構成要素を区別するためのものに過ぎない。「含む」又は「包含」等の類似する用語は、「含む」又は「包含」の前に記載された素子又は部材が、「含む」又は「包含」の後に挙げられる素子又は部材及びその同等物を含むが、他の素子又は部材を排除しないことを意味する。「接続」、「結合」又は「繋がる」等の類似する用語は、物理的又は機械的接続に限定されず、直接接続されるか間接的に接続されるかに関わらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は、相対位置関係を示すだけであり、説明対象の絶対位置が変わると、当該相対位置関係も対応して変化する可能性がある。

理解できることは、層、膜、領域又は基板のような素子が別の素子の「上」又は「下」に位置すると言及された場合、当該素子は別の素子の「上」又は「下」に「直接」位置していてもよいし、又は、中間素子が介在してもよい。

上記実施形態の説明では、具体的な特徴、構造、材料又は特性は、あらゆる１つ又は複数の実施例又は具体例において、適切な方式で組み合せられてもよい。

上述したのは、本開示の具体的な実施形態に過ぎず、本開示の保護範囲は、これに限定されない。当業者であれば、本開示に記載の技術的範囲内で、変形や置換に容易に想到できるが、これらの変形や置換は、全て本開示の保護範囲内とされるべきである。したがって、本開示の保護範囲は、添付された特許請求の範囲に従うべきである。

Claims (12)

1. ベースと、前記ベース上に設けられた複数の表示ユニットとを含む表示パネルであって、前記表示ユニットは、表示領域及び透明領域を含み、前記表示領域は、第一方向に沿って順次に配列された複数の画素駆動回路設置エリアを含み、各々の画素駆動回路設置エリアは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、前記表示ユニットは、前記画素駆動回路設置エリアと１対１で対応する複数のサブ画素を含み、各々のサブ画素は何れも、互いに結合されたサブ画素駆動回路及び発光素子を含み、前記サブ画素駆動回路は、対応する画素駆動回路設置エリアに位置し、前記発光素子は、前記サブ画素駆動回路における前記ベースとは反対側に位置し、前記第一方向に沿って、前記発光素子の幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記発光素子の長さは、対応する画素駆動回路設置エリアの長さよりも小さく、
   前記表示ユニットにおける複数のサブ画素に含まれる発光素子は、アレイをなすように分布され、各々のサブ画素に含まれる発光素子の前記ベース上での正投影は何れも、その位置する表示領域における隣接する少なくとも２つの画素駆動回路設置エリアの前記ベース上での正投影とそれぞれオーバーラップ可能であり、前記少なくとも２つの画素駆動回路設置エリアには、当該サブ画素に対応する画素駆動回路設置エリアが含まれ、
   前記表示領域は、第一方向に沿って順次に配列された第一画素駆動回路設置エリア、第二画素駆動回路設置エリア、第三画素駆動回路設置エリア及び第四画素駆動回路設置エリアを含み、前記表示ユニットは、第一サブ画素、第二サブ画素、第三サブ画素及び第四サブ画素を含み、前記第一サブ画素は、第一発光素子を含み、前記第二サブ画素は、第二発光素子を含み、前記第三サブ画素は、第三発光素子を含み、前記第四サブ画素は、第四発光素子を含み、
   前記第一発光素子及び前記第二発光素子は、前記第二方向に沿って配列され、前記第一発光素子の前記ベース上での正投影は、それぞれ前記第一画素駆動回路設置エリアの前記ベース上での正投影及び前記第二画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、前記第二発光素子の前記ベース上での正投影は、それぞれ前記第一画素駆動回路設置エリアの前記ベース上での正投影及び前記第二画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、
   前記第三発光素子及び前記第四発光素子は、前記第二方向に沿って配列され、前記第三発光素子の前記ベース上での正投影は、それぞれ前記第三画素駆動回路設置エリアの前記ベース上での正投影及び前記第四画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、前記第四発光素子の前記ベース上での正投影は、それぞれ前記第三画素駆動回路設置エリアの前記ベース上での正投影及び前記第四画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、
   前記第一サブ画素は、第一サブ画素駆動回路を更に含み、前記第一サブ画素駆動回路は、第一蓄積容量を含み、前記第一発光素子は、第一アノードを含み、前記第一アノードの前記ベース上での正投影は、前記第一蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第一アノードと前記第一蓄積容量の第二極板とは、第一接続孔を介して結合され、
   前記第二サブ画素は、第二サブ画素駆動回路を更に含み、前記第二サブ画素駆動回路は、第二蓄積容量を含み、前記第二発光素子は、第二アノードを含み、前記第二アノードの前記ベース上での正投影は、前記第二蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第二アノードと前記第二蓄積容量の第二極板とは、第二接続孔を介して結合され、
   前記第三サブ画素は、第三サブ画素駆動回路を更に含み、前記第三サブ画素駆動回路は、第三蓄積容量を含み、前記第三発光素子は、第三アノードを含み、前記第三アノードの前記ベース上での正投影は、前記第三蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第三アノードと前記第三蓄積容量の第二極板とは、第三接続孔を介して結合され、
   前記第四サブ画素は、第四サブ画素駆動回路を更に含み、前記第四サブ画素駆動回路は、第四蓄積容量を含み、前記第四発光素子は、第四アノードを含み、前記第四アノードの前記ベース上での正投影は、前記第四蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第四アノードと前記第四蓄積容量の第二極板とは、第四接続孔を介して結合され、
   前記第一接続孔と前記第四接続孔とは、前記第一方向に沿って配列され、前記第二接続孔と前記第三接続孔とは、前記第一方向に沿って配列される、表示パネル。
2. 前記発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられたアノード、第一発光機能層及びカラーフィルターパターンを含み、前記アノードは、対応するサブ画素駆動回路に結合され、
   前記第一方向に沿って、前記アノードの幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記アノードの長さは、対応する画素エリアの長さよりも小さく、前記第一方向に沿って、前記カラーフィルターパターンの幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記カラーフィルターパターンの長さは、対応する画素エリアの長さよりも小さく、又は、
   前記発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられたアノード及び第二発光機能層を含み、前記アノードは、対応するサブ画素駆動回路に結合され、前記第一方向に沿って、前記アノードの幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記アノードの長さは、対応する画素エリアの長さよりも小さく、前記第一方向に沿って、前記第二発光機能層の幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記第二発光機能層の長さは、対応する画素エリアの長さよりも小さい、請求項１に記載の表示パネル。
3. 前記表示ユニットにおける複数のサブ画素に含まれる発光素子は、前記第二方向に沿って順次に配列され、各々のサブ画素に含まれる発光素子の前記ベース上での正投影は何れも、その位置する表示領域における各画素駆動回路設置エリアの前記ベース上での正投影とそれぞれオーバーラップ可能である、請求項１に記載の表示パネル。
4. 前記表示領域は、第一方向に沿って順次に配列された第五画素駆動回路設置エリア、第六画素駆動回路設置エリア及び第七画素駆動回路設置エリアを含み、前記表示ユニットは、第五サブ画素、第六サブ画素及び第七サブ画素を含み、前記第五サブ画素は、第五発光素子を含み、前記第六サブ画素は、第六発光素子を含み、前記第七サブ画素は、第七発光素子を含み、前記第五発光素子、前記第六発光素子及び前記第七発光素子は、前記第二方向に沿って順次に配列され、
   前記第五発光素子の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリアの前記ベース上での正投影、前記第六画素駆動回路設置エリアの前記ベース上での正投影及び前記第七画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、前記第六発光素子の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリアの前記ベース上での正投影、前記第六画素駆動回路設置エリアの前記ベース上での正投影及び前記第七画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、前記第七発光素子の前記ベース上での正投影は、それぞれ前記第五画素駆動回路設置エリアの前記ベース上での正投影、前記第六画素駆動回路設置エリアの前記ベース上での正投影及び前記第七画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップする、請求項３に記載の表示パネル。
5. 前記第五サブ画素は、第五サブ画素駆動回路を更に含み、前記第五サブ画素駆動回路は、第五蓄積容量を含み、前記第五発光素子は、第五アノードを含み、前記第五アノードの前記ベース上での正投影は、前記第五蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第五アノードと前記第五蓄積容量の第二極板とは、第五接続孔を介して結合され、
   前記第六サブ画素は、第六サブ画素駆動回路を更に含み、前記第六サブ画素駆動回路は、第六蓄積容量を含み、前記第六発光素子は、第六アノードを含み、前記第六アノードの前記ベース上での正投影は、前記第六蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第六アノードと前記第六蓄積容量の第二極板とは、第六接続孔を介して結合され、
   前記第七サブ画素は、第七サブ画素駆動回路を更に含み、前記第七サブ画素駆動回路は、第七蓄積容量を含み、前記第七発光素子は、第七アノードを含み、前記第七アノードの前記ベース上での正投影は、前記第七蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第七アノードと、前記第七蓄積容量の第二極板とは、第七接続孔を介して結合され、
   前記第一方向に沿って、前記第五接続孔、前記第六接続孔及び前記第七接続孔は、ずらして分布される、請求項４に記載の表示パネル。
6. 前記表示ユニットは、
   前記第一方向に沿って少なくとも一部が延在する第一走査線と、
   前記第一方向に沿って少なくとも一部が延在する第二走査線と、
   前記第二方向に沿って少なくとも一部が延在するセンス信号線と、
   前記第二方向に沿って少なくとも一部が延在する第一電源信号線とを含み、
   前記サブ画素は、データ線を更に含み、前記データ線の少なくとも一部は、第二方向に沿って延在し、
   前記サブ画素駆動回路は、第一トランジスタ、第二トランジスタ、第三トランジスタ及び蓄積容量を含み、前記第一トランジスタのゲートは、前記第一走査線に結合され、前記第一トランジスタの第一極は、前記データ線に結合され、前記第一トランジスタの第二極は、前記第二トランジスタのゲートに結合され、前記第二トランジスタの第一極は、前記第一電源信号線に結合され、前記第二トランジスタの第二極は、発光素子のアノードに結合され、前記第三トランジスタのゲートは、前記第二走査線に結合され、前記第三トランジスタの第一極は、前記センス信号線に結合され、前記第三トランジスタの第二極は、前記発光素子のアノードに結合され、前記蓄積容量の第一極板は、前記第二トランジスタのゲートに結合され、前記蓄積容量の第二極板は、前記第二トランジスタの第二極に結合され、
   及び／又は、
   前記第一トランジスタ、前記第二トランジスタ、前記蓄積容量及び前記第三トランジスタは、前記第二方向に沿って順次に配列される、請求項１に記載の表示パネル。
7. 前記サブ画素は、前記ベースと前記サブ画素駆動回路との間に位置する遮光パターンを更に含み、前記遮光パターンは、前記第二方向に沿って延在し、前記サブ画素駆動回路の前記ベース上での正投影は、前記遮光パターンの前記ベース上での正投影の内部に位置する、請求項６に記載の表示パネル。
8. 前記遮光パターンの前記ベース上での正投影は、前記蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記遮光パターンと前記蓄積容量の第二極板とが結合され、
   及び／又は、
   前記表示ユニットは、第一アダプターパターンを更に含み、前記第一アダプターパターンの少なくとも一部は、前記第一方向に沿って延在し、前記第一アダプターパターンの前記ベース上での正投影は、当該表示ユニットにおけるセンス信号線の前記ベース上での正投影とオーバーラップし、前記第一アダプターパターンは、当該オーバーラップ箇所において、前記センス信号線に結合され、前記第一アダプターパターンは、その位置する表示領域における各前記第三トランジスタの第一極にそれぞれ結合され、前記第一アダプターパターンと前記遮光パターンとが同じ層で同じ材料になるように設けられる、請求項７に記載の表示パネル。
9. 前記第一電源信号線は、積層して設けられた第一部分及び第二部分を含み、前記第一部分及び前記第二部分は、何れも前記第二方向に沿って延在し、前記第一部分の前記ベース上での正投影は、前記第二部分の前記ベース上での正投影とオーバーラップし、前記第一部分と前記第二部分とは、当該オーバーラップ箇所に設けられたビアホールを介して結合され、前記第一部分と前記第一走査線とは、同じ層で同じ材料になるように設けられ、前記第二部分と前記データ線とは、同じ層で同じ材料になるように設けられ、及び／又は、前記表示ユニットは、第二アダプターパターンを更に含み、前記第二アダプターパターンの少なくとも一部は、前記第一方向に沿って延在し、前記第二アダプターパターンと前記第一部分とは、一体構造として形成され、前記第二アダプターパターンは、その位置する表示領域における各前記第二トランジスタの第一極にそれぞれ結合される、請求項６に記載の表示パネル。
10. 前記表示ユニットは、第二電源信号線を更に含み、前記第二電源信号線は、積層して設けられた第三部分及び第四部分を含み、前記第三部分及び前記第四部分は、何れも前記第二方向に沿って延在し、前記第三部分の前記ベース上での正投影は、前記第四部分の前記ベース上での正投影とオーバーラップし、前記第三部分と前記第四部分とは、当該オーバーラップ箇所に設けられたビアホールを介して結合され、前記第三部分と前記第一走査線とは、同じ層で同じ材料になるように設けられ、前記第四部分と前記データ線とは、同じ層で同じ材料になるように設けられ、
    前記発光素子は、前記アノードにおける前記ベースとは反対側に位置するカソードを更に含み、前記カソードは、前記第二電源信号線に結合され、
    及び／又は、
    １つの表示ユニットにおいて、前記複数のサブ画素に含まれる発光素子の前記ベース上での正投影と、当該表示ユニットに含まれる表示領域の前記ベース上での正投影との間のオーバーラップ面積は、前記表示領域の面積の９０％よりも多い、請求項６に記載の表示パネル。
11. 請求項１～１０の何れか一項に記載の表示パネルを含む表示装置。
12. ベース上に複数の表示ユニットを製作することを含む表示パネルの製作方法であって、前記表示ユニットは、表示領域及び透明領域を含み、前記表示領域は、第一方向に沿って順次に配列された複数の画素駆動回路設置エリアを含み、各々の画素駆動回路設置エリアは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、前記表示ユニットは、前記画素駆動回路設置エリアと１対１で対応する複数のサブ画素を含み、各々のサブ画素は何れも、互いに結合されたサブ画素駆動回路及び発光素子を含み、前記サブ画素駆動回路は、対応する画素駆動回路設置エリアに位置し、前記発光素子は、前記サブ画素駆動回路における前記ベースとは反対側に位置し、前記第一方向に沿って、前記発光素子の幅は、対応する画素駆動回路設置エリアの幅よりも大きく、前記第二方向に沿って、前記発光素子の長さは、対応する画素駆動回路設置エリアの長さよりも小さく、
    前記表示ユニットにおける複数のサブ画素に含まれる発光素子は、アレイをなすように分布され、各々のサブ画素に含まれる発光素子の前記ベース上での正投影は何れも、その位置する表示領域における隣接する少なくとも２つの画素駆動回路設置エリアの前記ベース上での正投影とそれぞれオーバーラップ可能であり、前記少なくとも２つの画素駆動回路設置エリアには、当該サブ画素に対応する画素駆動回路設置エリアが含まれ、
    前記表示領域は、第一方向に沿って順次に配列された第一画素駆動回路設置エリア、第二画素駆動回路設置エリア、第三画素駆動回路設置エリア及び第四画素駆動回路設置エリアを含み、前記表示ユニットは、第一サブ画素、第二サブ画素、第三サブ画素及び第四サブ画素を含み、前記第一サブ画素は、第一発光素子を含み、前記第二サブ画素は、第二発光素子を含み、前記第三サブ画素は、第三発光素子を含み、前記第四サブ画素は、第四発光素子を含み、
    前記第一発光素子及び前記第二発光素子は、前記第二方向に沿って配列され、前記第一発光素子の前記ベース上での正投影は、それぞれ前記第一画素駆動回路設置エリアの前記ベース上での正投影及び前記第二画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、前記第二発光素子の前記ベース上での正投影は、それぞれ前記第一画素駆動回路設置エリアの前記ベース上での正投影及び前記第二画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、
    前記第三発光素子及び前記第四発光素子は、前記第二方向に沿って配列され、前記第三発光素子の前記ベース上での正投影は、それぞれ前記第三画素駆動回路設置エリアの前記ベース上での正投影及び前記第四画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、前記第四発光素子の前記ベース上での正投影は、それぞれ前記第三画素駆動回路設置エリアの前記ベース上での正投影及び前記第四画素駆動回路設置エリアの前記ベース上での正投影とオーバーラップし、
    前記第一サブ画素は、第一サブ画素駆動回路を更に含み、前記第一サブ画素駆動回路は、第一蓄積容量を含み、前記第一発光素子は、第一アノードを含み、前記第一アノードの前記ベース上での正投影は、前記第一蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第一アノードと前記第一蓄積容量の第二極板とは、第一接続孔を介して結合され、
    前記第二サブ画素は、第二サブ画素駆動回路を更に含み、前記第二サブ画素駆動回路は、第二蓄積容量を含み、前記第二発光素子は、第二アノードを含み、前記第二アノードの前記ベース上での正投影は、前記第二蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第二アノードと前記第二蓄積容量の第二極板とは、第二接続孔を介して結合され、
    前記第三サブ画素は、第三サブ画素駆動回路を更に含み、前記第三サブ画素駆動回路は、第三蓄積容量を含み、前記第三発光素子は、第三アノードを含み、前記第三アノードの前記ベース上での正投影は、前記第三蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第三アノードと前記第三蓄積容量の第二極板とは、第三接続孔を介して結合され、
    前記第四サブ画素は、第四サブ画素駆動回路を更に含み、前記第四サブ画素駆動回路は、第四蓄積容量を含み、前記第四発光素子は、第四アノードを含み、前記第四アノードの前記ベース上での正投影は、前記第四蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、当該オーバーラップ箇所において、前記第四アノードと前記第四蓄積容量の第二極板とは、第四接続孔を介して結合され、
    前記第一接続孔と前記第四接続孔とは、前記第一方向に沿って配列され、前記第二接続孔と前記第三接続孔とは、前記第一方向に沿って配列される、表示パネルの製作方法。

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