JP7653882B2

JP7653882B2 - 半導体装置

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Publication number: JP7653882B2
Application number: JP2021154481A
Authority: JP
Inventors: 大輔小池
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2021-09-22
Filing date: 2021-09-22
Publication date: 2025-03-31
Anticipated expiration: 2041-09-22
Also published as: CN115910946A; US20230089603A1; US12087672B2; JP2023045874A

Description

本発明の実施形態は、半導体装置に関する。

発電や送電、ポンプやブロアなどの回転機、通信システムや工場などの電源装置、交流モータによる鉄道、電気自動車、家庭用電化製品等の幅広い分野に向けた、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）等の、電力制御用に設計されたパワー半導体チップの開発が行われている。

また、かかるパワー半導体チップを用いた、パワーモジュールとしての半導体装置の開発が行われている。このような半導体装置には、高電流密度化、低損失化、高放熱化等のスペックが要求されている。

特開平８－０１７９７５号公報

本発明が解決しようとする課題は、信頼性の向上した半導体装置を提供することである。

実施形態の半導体装置は、複数の第１溝を有する第１上面と、第１下面と、を有するベッドであり、複数の第１溝のそれぞれは第１方向に平行に延びる底面及び側面と、底面と側面の間に設けられたＲ面取部と、を有するベッドと、第１上面の上に設けられ、複数の第１溝と接する第１接合材と、第１電極と、第２電極と、を有する第２上面と、第２下面と、を有し、第１接合材の上に設けられ、第２下面が第１接合材に接続された半導体チップと、第１電極の上に設けられ、第１電極に接続された第２接合材と、複数の第２溝を有し第２接合材に接続された第１端部と、第２端部と、を有する第１コネクタと、を備え、第２電極は、上方から見た場合に、第１電極に対して第１方向に隣接して設けられ、複数の第２溝は、第１方向に交差する第２方向に延伸している。

第１実施形態の半導体装置の模式図である。第２実施形態の半導体装置の要部の模式断面図である。第２実施形態の半導体装置の他の態様の要部の模式断面図である。第３実施形態の半導体装置の要部の模式上面図である。第４実施形態の半導体装置の要部の模式上面図である。第５実施形態の半導体装置の要部の模式上面図である。

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。

（第１実施形態）
本実施形態の半導体装置は、複数の第１溝を有する第１上面と、第１下面と、を有するベッドと、第１上面の上に設けられ、複数の第１溝と接する第１接合材と、第１電極と、第２電極と、を有する第２上面と、第２下面と、を有し、第１接合材の上に設けられ、第２下面が第１接合材に接続された半導体チップと、第１電極の上に設けられ、第１電極に接続された第２接合材と、複数の第２溝を有し第２接合材に接続された第１端部と、第２端部と、を有する第１コネクタと、を備える。

図１は、本実施形態の半導体装置１００の模式図である。図１（ｂ）は、本実施形態の半導体装置１００の模式上面図である。図１（ａ）は、図１（ｂ）におけるＡ－Ａ’断面の模式断面図である。図１（ｃ）は、図１（ａ）に示した第１溝２ｃ_７及びその近傍における拡大模式断面図である。

図１を用いて、本実施形態の半導体装置１００の説明をする。

ベッド２は、第１上面２ｂと、第１下面２ａと、を有する。第１上面２ｂは、複数の第１溝２ｃを有する。図１（ａ）には、第１溝２ｃ_１、第１溝２ｃ_２、第１溝２ｃ_３、第１溝２ｃ_４、第１溝２ｃ_５、第１溝２ｃ_６及び第１溝２ｃ_７が図示されている。

ここで、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。第１上面２ｂ及び第１下面２ａは、ＸＹ面に平行に配置されている。複数の第１溝２ｃは、例えば、Ｙ方向に延伸している。ただし、複数の第１溝２ｃが設けられている態様は、図１に示したものに限定されない。Ｙ方向は第１方向の一例であり、Ｘ方向は第２方向の一例である。

ベッド２は、例えばＣｕ（銅）等の金属又は合金で形成されている。第１上面２ｂには、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｃｕ（銅）、Ｓｎ（錫）又はＮｉ（ニッケル）等を含む薄膜が設けられていても良い。

第１接合材４は、第１上面２ｂの上に設けられている。第１接合材４は、複数の第１溝２ｃと接している。

半導体チップ６は、第１接合材４の上に設けられている。半導体チップ６は、例えば、Ｓｉ（シリコン）を用いた縦型のＳｉ－ＭＯＳＦＥＴである。なお、半導体チップ６は、Ｓｉ－ＩＧＢＴ、Ｓｉ－ＦＲＤ（ＦａｓｔＲｅｃｏｖｅｒｙＤｉｏｄｅ）、ＳｉＣ（炭化珪素）を用いたＳｉＣ－ＩＧＢＴ、ＳｉＣ－ＭＯＳＦＥＴ又はＳｉＣ－ＳＢＤ（ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）、又はＩＩＩ－Ｖ族半導体においてＶ族元素が窒素である窒化物半導体を用いたＧａＮ－ＭＯＳＦＥＴ等であってもかまわない。また、半導体チップ６は、いわゆるパワー半導体チップでなくてもかまわない。半導体チップ６は、第２上面６ｂと、第２下面６ａと、を有する。例えば、半導体チップ６がＳｉ－ＭＯＳＦＥＴである場合、半導体チップ６の第２下面６ａには、図示しないドレイン電極が設けられている。そして、かかるドレイン電極は、第１接合材４に接続されている。

半導体チップ６の第２上面６ｂには、第１電極８と、第１電極８より面積の小さな第２電極１０と、が設けられている。例えば、半導体チップ６が縦型のＳｉ－ＭＯＳＦＥＴである場合、第１電極８はソース電極であり、第２電極１０はゲート電極である。第２電極１０は、上方から見た場合に、第１電極８に対してＹ方向に隣接して設けられている。第１電極８及び第２電極１０は、例えば、Ａｌ（アルミニウム）膜の上にＮｉ（ニッケル）を含む膜が設けられたものである。

第２接合材１２は、第１電極８の上に設けられている。第２接合材１２は、第１電極８に接続されている。

第１コネクタ２０は、第１端部２０ａと、第２端部２０ｂと、を有する。第１端部２０ａは、複数の第２溝２０ｃを有する。図１には、第２溝２０ｃ_１、第２溝２０ｃ_２、第２溝２０ｃ_３が図示されている。上方から見た場合に、第１コネクタ２０は、例えばＸ方向に延伸している。上方から見た場合に、第２溝２０ｃは、Ｘ方向に延伸していることが好ましい。第１端部２０ａの複数の第２溝２０ｃは、第２接合材１２に接続されている。第１コネクタ２０は、Ｃｕ等の導電性材料を含む。

図１（ｃ）に示されるように、第１溝２ｃ_７の深さｔ_２は、ベッド２の高さｔ_１の９０％以上であることが好ましい。他の第１溝２ｃについても同様である。

図１（ｃ）に示されるように、第１溝２ｃ_７の側面２ｆ_１と、第１溝２ｃ_７の底面２ｆ_３の間にＲ面取部２ｅ_１が設けられていることが好ましい。また、第１溝２ｃ_７の側面２ｆ_２と、第１溝２ｃ_７の底面２ｆ_３の間にＲ面取部２ｅ_２が設けられていることが好ましい。なお、他の第１溝２ｃについても同様である。かかるＲ面取部２ｅ_１及び２ｅ_２は、例えば、エッチングにより第１溝２ｃを形成する際に、形成される。

同様に、第２溝２０ｃ_１の側面と上面（底面）の間に、Ｒ面取部２０ｅ_１が設けられていることが好ましい。第２溝２０ｃ_２の側面と上面（底面）の間に、Ｒ面取部２０ｅ_２が設けられていることが好ましい。第２溝２０ｃ_３の側面と上面（底面）の間に、Ｒ面取部２０ｅ_３が設けられていることが好ましい。

第１ポスト部４０は、例えば、Ｃｕ等の導電性材料を含む。第１ポスト部４０の上には、第３接合材４２が設けられている。そして、第３接合材４２により、第１ポスト部４０と第２端部２０ｂは電気的に接続されている。第１ポスト部４０は、例えば、半導体チップ６の第１電極８を、図示しない外部の電気回路と接続するために用いられる。なお、第１ポスト部４０及び第３接合材４２は、設けられていなくても良い。

第２コネクタ３０は、第３端部３０ａと、第４端部３０ｂと、を有する。そして、第３端部３０ａは、第４接合材５２を介して、第２電極１０に接続されている。

第２ポスト部５０は、例えば、Ｃｕ等の導電性材料を含む。第２ポスト部５０の上には、第５接合材５４が設けられている。そして、第４端部３０ｂは、第５接合材５４を介して、第２ポスト部５０に接続されている。第２ポスト部５０は、例えば、半導体チップ６の第２電極１０を、図示しない外部の電気回路と接続するために用いられる。なお、第２ポスト部５０及び第５接合材５４は、設けられていなくても良い。

第２電極１０は、上方から見た場合に、第１電極８に対してＹ方向に隣接して設けられ、複数の第１溝２ｃは、Ｘ方向に延伸していることが好ましい。

複数の第１溝２ｃ及び複数の第２溝２０ｃの態様は、図１に示したものに限定されるものではない。例えば、複数の第１溝２ｃ及び複数の第２溝２０ｃの幅や本数は、図１に示したものに限定されるものではない。

第１接合材４、第２接合材１２、第３接合材４２、第４接合材５２及び第５接合材５４は、例えば、はんだである。はんだとしては、例えば、Ｐｂ（鉛）及びＳｎ（スズ）を含有するはんだ、Ｐｂ、Ａｇ（銀）及びＳｎ（スズ）を含有するはんだ、Ｓｎ及びＳｂ（アンチモン）を含有するはんだ、Ａｕ（金）及びＳｎを含有するはんだ、Ａｕ及びＳｉを含有するはんだ、又はＡｕ及びＧｅ（ゲルマニウム）を含有するはんだ等を好ましく用いることができる。

第１接合材４、第２接合材１２、第３接合材４２、第４接合材５２及び第５接合材５４は、例えば、銀ペーストである。

第１接合材４、第２接合材１２、第３接合材４２、第４接合材５２及び第５接合材５４は、例えば、金属フィラーを含有する焼結シートである。

第１接合材４、第２接合材１２、第３接合材４２、第４接合材５２及び第５接合材５４は、例えば、ダイアタッチ（ＤＡ）ペーストである。ダイアタッチペーストは、例えば、所定の金属材料を含む焼結材と、所定の樹脂と、を含む。上記の所定の金属材料を含む金属粒子と、上記の所定の樹脂と、極性溶剤等の所定の溶剤と、を含むペーストを熱処理して、所定の溶剤を蒸発させ、上記の金属粒子を焼結することにより、ダイアタッチペーストが形成される。

所定の金属材料は特に限定されるものではないが、例えば、Ａｕ、Ｐｔ、Ｐｄ、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ａｇ（銀）、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｚｎ（亜鉛）、Ｂｉ（ビスマス）、Ｆｅ（鉄）、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、Ｃｒ（クロム）又はＶ（バナジウム）等が好ましく用いられる。所定の金属材料としては、Ａｇ、Ｃｕ又はＡｕが、熱伝導性及び電気伝導性が高いため特に好ましく用いられる。

所定の樹脂は、特に限定されるものではないが、例えば、ポリエチレン樹脂、ポリプロピレン樹脂、塩化ビニル樹脂、ポリスチレン樹脂、アクリロニトリルスチレン樹脂、ＡＢＳ樹脂、ポリエチレンテレフタレート樹脂、メタクリル樹脂、ポリビニルアルコール樹脂、塩化ビニリデン樹脂、ポリカーボネート樹脂、ポリアミド樹脂、アセタール樹脂、ポリブチレンテレフタレート樹脂、フッ素樹脂、フェノール樹脂、メラミン樹脂、ユリア樹脂、ポリウレタン樹脂、エポキシ系樹脂、又は不飽和ポリエステル樹脂等が好ましく用いられる。所定の樹脂としては、エポキシ系樹脂が特に好ましく用いられる。

次に、本実施形態の半導体装置の作用効果を記載する。

半導体チップの放熱性を向上させることにより、信頼性を向上させることが求められている。例えば、半導体チップの放熱性を向上させるために、放熱板や放熱フィンの大きさを大きくすることが考えられる。しかし、大きな放熱板や大きな放熱フィンは、半導体装置の小型化の妨げになるため、好ましくない。

そこで、本実施形態の半導体装置は、複数の第１溝を有する第１上面と、第１下面と、を有するベッドと、第１上面の上に設けられ、複数の第１溝と接する第１接合材と、第１電極と、第２電極と、を有する第２上面と、第２下面と、を有し、第１接合材の上に設けられ、第２下面が第１接合材に接続された半導体チップと、第１電極の上に設けられ、第１電極に接続された第２接合材と、複数の第２溝を有し第２接合材に接続された第１端部と、第２端部と、を有する第１コネクタと、を備える。

半導体チップ６の放熱性を向上させるためには、半導体チップ６内から半導体装置１００外に伝熱される経路の熱抵抗を低下させることが好ましい。ここで、かかる経路の熱抵抗は、半導体チップ６と第１接合材４の間の界面熱抵抗、第１接合材４のバルク熱抵抗、第１接合材４とベッド２の間の界面熱抵抗、ベッド２のバルク熱抵抗、半導体チップ６と第２接合材１２の間の界面熱抵抗、第２接合材１２のバルク熱抵抗、第２接合材１２と第１コネクタ２０の間の界面熱抵抗、及び第１コネクタ２０のバルク熱抵抗に依存している。

ベッド２に複数の第１溝２ｃが設けられることにより、第１接合材４とベッド２の間の接触面積が増加する。これにより、第１接合材４とベッド２の間の界面熱抵抗を低減することが出来る。また、第１端部２０ａに複数の第２溝２０ｃが設けられることにより、第２接合材１２と第１コネクタ２０の間の接触面積が増加する。これにより、第２接合材１２と第１コネクタ２０の間の界面熱抵抗を低減することが出来る。これにより、信頼性の向上した半導体装置の提供が可能となる。

第１溝２ｃは、第１溝２ｃの側面２ｆ_１と第１溝２ｃの底面２ｆ_３の間にＲ面取部２ｅ_１を有することが好ましい。かかるＲ面取部２ｅ_１を有しない場合、第１接合材４と第１溝２ｃの間に、気泡（ボイド）が形成されてしまい、界面熱抵抗が増加してしまうことがあるためである。

同様に、第２溝２０ｃ_１の側面と底面（上面）の間に、Ｒ面取部２０ｅ_１が設けられていることが好ましい。かかるＲ面取部２０ｅ_１を有しない場合、第２接合材１２と第２溝２０ｃの間に、気泡（ボイド）が形成されてしまい、界面熱抵抗が増加してしまうことがあるためである。

第１溝２ｃの深さｔ_２は、ベッド２の高さｔ_１の９０％以上であることが好ましい。できるだけ深さを確保することにより、側面２ｆ_１及び側面２ｆ_２の面積を大きくして、第１溝２ｃの側面２ｆ_１と第１接合材４の間の界面熱抵抗を低減することが可能であるためである。

第２電極１０は、上方から見た場合に、第１電極８に対してＹ方向に隣接して設けられ、複数の第２溝２０ｃは、Ｘ方向に延伸していることが好ましい。第２接合材１２は、第２溝２０ｃに沿って、第１コネクタ２０外にはみ出す場合がある。しかし、第２電極１０が第１電極８に対してＸ方向に隣接して設けられ、第２溝２０ｃがＹ方向に沿って延伸していれば、第１電極８と第２電極１０が第２接合材１２を介して導通することは困難になるからである。

本実施形態の半導体装置によれば、信頼性の向上した半導体装置の提供が可能となる。

（第２実施形態）
本実施形態の半導体装置は、第１下面は複数の第３溝を有する点で、第１実施形態の半導体装置と異なっている。また、本実施形態の半導体装置は、第２端部は複数の第４溝を有する点で、第１実施形態の半導体装置と異なっている。ここで、第１実施形態の半導体装置と重複する内容の記載は省略する。

図２は、本実施形態の半導体装置１１０の模式断面図である。

第１下面２ａは、複数の第３溝２ｄを有する。図２には、第３溝２ｄ_１、第３溝２ｄ_２、第３溝２ｄ_３、第３溝２ｄ_４、第３溝２ｄ_５、第３溝２ｄ_６、第３溝２ｄ_７、第３溝２ｄ_８、第３溝２ｄ_９、第３溝２ｄ_１０、第３溝２ｄ_１１及び第３溝２ｄ_１２が図示されている。

第２端部２０ｂは、複数の第４溝２０ｄを有する。図２には、第４溝２０ｄ_１、第４溝２０ｄ_２及び第４溝２０ｄ_３が図示されている。

第４溝２０ｄ_１の側面と底面（上面）の間には、Ｒ面取部２０ｄ_２１が設けられていることが好ましい。なお、第４溝２０ｄ_２及び第４溝２０ｄ_３についても同様である。

図３は、本実施形態の他の態様の半導体装置１２０の模式断面図である。複数の第２溝２０ｃが、Ｙ方向に延伸している点で、半導体装置１１０と異なっている。

半導体装置１１０及び半導体装置１２０において、複数の第１溝２ｃ、複数の第３溝２ｄ及び複数の第４溝２０ｄの態様は、図１に示したものに限定されるものではない。例えば、複数の第１溝２ｃ、複数の第３溝２ｄ及び複数の第４溝２０ｄの幅、本数、及び延伸している方向は、図２及び図３に示したものに限定されるものではない。

第１下面２ａと、第１下面２ａが固定される図示されない基板等との間には、例えば、図示しない接合材が設けられる。第１下面２ａに複数の第３溝３ｄが設けられることにより、かかる接合材とベッド２の間の界面熱抵抗を低減することができる。従って、半導体チップ６から第１接合材４、ベッド２及び図示しない接合材を経由して、図示しない基板等に放熱が行われる場合の熱抵抗を低減することが出来る。これにより、信頼性の向上した半導体装置の提供が可能となる。

第２端部２０ｂに複数の第４溝２０ｄが設けられることにより、第３接合材４２と第２端部２０ｂの間の接触面積が増加する。これにより、第３接合材４２と第２端部２０ｂの間の界面熱抵抗を低減することが出来る。従って、半導体チップ６から第２接合材１２、第１コネクタ２０を経由して第３接合材４２に放熱が行われる場合の熱抵抗を低減することが出来る。これにより、信頼性の向上した半導体装置の提供が可能となる。

本実施形態の半導体装置によっても、信頼性の向上した半導体装置の提供が可能となる。

（第３実施形態）
本実施形態の半導体装置は、複数の第１溝は、第５溝と、第６溝と、を有し、第６溝は第５溝に交差する点で、第１実施形態及び第２実施形態の半導体装置と異なっている。ここで、第１実施形態及び第２実施形態と重複する内容の記載は省略する。

図４は、本実施形態の半導体装置１３０の要部の模式上面図である。図４は、本実施形態のベッド２の第１上面２ｂを上から見たときの図である。第１溝２ｃ_１（第５溝の一例）及び第１溝２ｃ_２（第６溝の一例）は、Ｘ方向及びＹ方向に対して４５度の方向で延伸している。第１溝２ｃ_２は、第１溝２ｃ_１に垂直に交差するように設けられている。なお、第１溝２ｃ_１及び第１溝２ｃ_２の態様は、図４に示したものに限定されるものではない。例えば、第１溝２ｃ_２は、第１溝２ｃ_１に対して垂直に交差していなくても良い。

第１接合材４と第１溝２Ｃの間における気泡（ボイド）の形成を抑制するために、第１溝２ｃ_１の角部には、Ｒ面取部２Ｃ_２１、Ｒ面取部２Ｃ_２２、Ｒ面取部２Ｃ_２３及びＲ面取部２Ｃ_２４が形成されていることが好ましい。第１溝２Ｃ_２についても同様である。

（第４実施形態）
本実施形態の半導体装置は、複数の第１溝は、第７溝と、第８溝と、をさらに有し、第７溝は第５溝及び第６溝に交差し、第８溝は第５溝、第６溝及び第７溝に交差する点で、第３実施形態の半導体装置と異なっている。ここで、第１実施形態乃至第３実施形態と重複卯する内容の記載は省略する。

図５は、本実施形態の半導体装置１４０の要部の模式上面図である。図５は、本実施形態のベッド２の第１上面２ｂを上から見たときの図である。第１上面２ｂに、第１溝２ｃ_３（第７溝の一例）及び第１溝２ｃ_４（第８溝の一例）がさらに設けられている。第１溝２ｃ_３はＹ方向に延伸し、第１溝２ｃ_１及び第１溝２ｃ_２に交差している。第１溝２ｃ_４はＸ方向に延伸し、第１溝２ｃ_１、第１溝２ｃ_２及び第１溝２ｃ_３に交差している。

第１接合材４と第１溝２Ｃの間における気泡（ボイド）の形成を抑制するために、第１溝２ｃ_１の角部には、Ｒ面取部２Ｃ_２１、Ｒ面取部２Ｃ_２２、Ｒ面取部２Ｃ_２３及びＲ面取部２Ｃ_２４が形成されていることが好ましい。第１溝２Ｃ_２、第１溝２Ｃ_３及び第１溝２Ｃ_４ｚについても同様である。

（第５実施形態）
本実施形態の半導体装置は、複数の第１溝は、第１上面に平行な面内において円形を有する点で、第１乃至第４実施形態の半導体装置と異なっている。ここで、第１乃至第４実施形態と重複する内容の記載は省略する。

図６は、本実施形態の半導体装置１５０の要部の模式上面図である。図６は、本実施形態のベッド２の第１上面２ｂを上から見たときの図である。第１溝２ｃ_１、第１溝２ｃ_２、第１溝２ｃ_３、第１溝２ｃ_４、第１溝２ｃ_５、第１溝２ｃ_６、第１溝２ｃ_７、第１溝２ｃ_８及び第１溝２ｃ_９が設けられている。そして、第１上面２ｂに平行な面内（ＸＹ面内）において、第１溝２ｃ_１、第１溝２ｃ_２、第１溝２ｃ_３、第１溝２ｃ_４、第１溝２ｃ_５、第１溝２ｃ_６、第１溝２ｃ_７、第１溝２ｃ_８及び第１溝２ｃ_９の形状は円形である。なお、複数の第１溝２ｃの態様は、図６に示したものに限定されない。例えば、図６においては９個の第１溝２ｃが図示されているが、第１溝２ｃの個数は９個に限定されるものではない。また第１上面２ｂに平行な面内（ＸＹ面内）における第１溝２ｃの形状は、楕円形等であってもかまわない。

溝が円形の場合は、角部がないため、上述の気泡（ボイド）が形成されにくい。そのため、熱抵抗が下がりにくいという利点がある。

本実施形態の半導体装置によっても、高性能の半導体装置を提供することが可能となる。

本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２ベッド
２ａ第１上面
２ｂ第１下面
２ｃ第１溝
２ｄ第３溝
２ｅＲ面取部
４第１接合材
６半導体チップ
６ａ第２下面
６ｂ第２上面
８第１電極
１０第２電極
１２第２接合材
２０第１コネクタ
２０ａ第１端部
２０ｂ第２端部
２０ｃ第２溝
２０ｄ第４溝
３０第２コネクタ
３０ａ第３端部
３０ｂ第４端部
４０第１ポスト部
４２第３接合材
５０第２ポスト部
５２第４接合材
１００半導体装置
１１０半導体装置
１２０半導体装置
１３０半導体装置
１４０半導体装置
１５０半導体装置

Claims

複数の第１溝を有する第１上面と、第１下面と、を有するベッドであり、前記複数の第１溝のそれぞれは第１方向に平行に延びる底面及び側面と、前記底面と側面の間に設けられたＲ面取部と、を有する前記ベッドと、
前記第１上面の上に設けられ、前記複数の第１溝と接する第１接合材と、
第１電極と、第２電極と、を有する第２上面と、第２下面と、を有し、前記第１接合材の上に設けられ、前記第２下面が前記第１接合材に接続された半導体チップと、
前記第１電極の上に設けられ、前記第１電極に接続された第２接合材と、
複数の第２溝を有し前記第２接合材に接続された第１端部と、第２端部と、を有する第１コネクタと、
を備え、
前記第２電極は、上方から見た場合に、前記第１電極に対して前記第１方向に隣接して設けられ、
前記複数の第２溝は、前記第１方向に交差する第２方向に延伸している、
半導体装置。
前記第１下面は複数の第３溝を有する、
請求項１記載の半導体装置。
前記第２端部は複数の第４溝を有する、
請求項１又は請求項２記載の半導体装置。
前記第１溝の深さは、前記ベッドの高さの９０％以上である、
請求項１乃至請求項３いずれか一項記載の半導体装置。