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JP7653901B2 - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents
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半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Description

本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を実現することができる。
炭化珪素を用いた縦型のＭＯＳＦＥＴは、ｐｎ接合ダイオードを内蔵ダイオードとして有する。例えば、ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴのオフ時であっても、内蔵ダイオードを用いることで還流電流を流すことが可能となる。
しかし、ボディダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長し、ＭＯＳＦＥＴのオン抵抗が増大するという問題がある。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。例えば、ＭＯＳＦＥＴに内蔵ダイオードとしてユニポーラ動作するＳｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ（ＳＢＤ）を設けることで、炭化珪素層中の積層欠陥の成長の抑制が可能となる。ＭＯＳＦＥＴに内蔵ダイオードとしてＳＢＤを設けることでＭＯＳＦＥＴの信頼性が向上する。
ＭＯＳＦＥＴに瞬間的に定常状態を超えて大きなサージ電流が流れる場合がある。大きなサージ電流が流れると、大きなサージ電圧が印加されて発熱し、ＭＯＳＦＥＴが破壊する。ＭＯＳＦＥＴに許容されるサージ電流の最大許容ピーク電流値（ＩＦＳＭ）はサージ電流耐量と称される。ＳＢＤを設けたＭＯＳＦＥＴにおいて、サージ電流耐量を向上させることが望まれる。
特開２０２１－４４２７２号公報
本発明が解決しようとする課題は、サージ電流耐量が向上する半導体装置を提供することにある。
実施形態の半導体装置は、複数のトランジスタ領域と、少なくとも一つのダイオード領域とを備え、前記複数のトランジスタ領域は、第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層であって、前記第１の面に接する複数の第１の部分を有するｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられたｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に設けられたｎ型の第３の炭化珪素領域と、を含む炭化珪素層と、前記複数の第１の部分、前記第２の炭化珪素領域、及び前記第３の炭化珪素領域に接する第１の電極と、前記第２の面と接する第２の電極と、前記第２の炭化珪素領域と対向するゲート電極と、前記ゲート電極と前記第２の炭化珪素領域との間に設けられたゲート絶縁層と、を含み、前記少なくとも一つのダイオード領域は、前記第１の面に接する複数の第２の部分を有するｎ型の前記第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられたｐ型の第４の炭化珪素領域と、を含む前記炭化珪素層と、前記複数の第２の部分及び前記第４の炭化珪素領域に接する前記第１の電極と、前記第２の電極と、を含み、前記第１の面に投影された前記第４の炭化珪素領域の単位面積当たりの占有面積は、前記第１の面に投影された前記第２の炭化珪素領域の前記単位面積当たりの占有面積よりも大きく、前記少なくとも一つのダイオード領域の一つである第１のダイオード領域が、前記複数のトランジスタ領域の一つである第１のトランジスタ領域と、前記第１のトランジスタ領域に対し、前記第１の面に平行な第１の方向に設けられた前記複数のトランジスタ領域の一つである第２のトランジスタ領域との間に設けられる。
第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式上面図。 第１の比較例の半導体装置の模式上面図。 第１の比較例の半導体装置の模式断面。 第１の比較例の半導体装置の等価回路図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第４の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式上面図。 第７の実施形態の半導体装置の模式上面図。 第７の実施形態の変形例の半導体装置の模式上面図。 第８の実施形態の駆動装置の模式図。 第９の実施形態の車両の模式図。 第１０の実施形態の車両の模式図。 第１１の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
本明細書中、半導体領域の不純物濃度とは、別段の記載がない限り、当該半導体領域の最大不純物濃度を意味するものとする。
（第１の実施形態）
第１の実施形態の半導体装置は、複数のトランジスタ領域と、少なくとも一つのダイオード領域とを備える。複数のトランジスタ領域は、第１の面と第１の面に対向する第２の面とを有する炭化珪素層であって、第１の面に接する複数の第１の部分を有するｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられたｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に設けられたｎ型の第３の炭化珪素領域と、を含む炭化珪素層と、第１の部分、第２の炭化珪素領域、及び第３の炭化珪素領域に接する第１の電極と、第２の面と接する第２の電極と、第２の炭化珪素領域と対向するゲート電極と、ゲート電極と第２の炭化珪素領域との間に設けられたゲート絶縁層と、を含む。また、上記少なくとも一つのダイオード領域は、第１の面に接する複数の第２の部分を有するｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられたｐ型の第４の炭化珪素領域と、を含む炭化珪素層と、第２の部分及び第４の炭化珪素領域に接する第１の電極と、第２の電極と、を含む。第１の面に投影された第４の炭化珪素領域の単位面積当たりの占有面積は、第１の面に投影された第２の炭化珪素領域の単位面積当たりの占有面積よりも大きい。また、少なくとも一つのダイオード領域の一つである第１のダイオード領域が、複数のトランジスタ領域の一つである第１のトランジスタ領域と、第１のトランジスタ領域に対し、第１の面に平行な第１の方向に設けられた複数のトランジスタ領域の一つである第２のトランジスタ領域との間に設けられる。
第１の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ１００である。第１の実施形態のＭＯＳＦＥＴ１００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、第１の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤ（Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を備える。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
図１（ａ）、図１（ｂ）は、第１の実施形態の半導体装置の模式上面図である。図１（ａ）は、ＭＯＳＦＥＴ１００の備える各領域の配置図である。図１（ｂ）は、ＭＯＳＦＥＴ１００の上面における電極及び配線のパターンを示す図である。
図２は、第１の実施形態の半導体装置の模式断面図である。図２は、図１（ａ）のＡＡ’断面図である。
図３は、第１の実施形態の半導体装置の模式断面図である。図３は、図１（ａ）のＢＢ’断面図である。
図４（ａ）、図４（ｂ）は、第１の実施形態の半導体装置の模式断面図である。図４（ａ）は、図１（ａ）のＣＣ’断面図である。図４（ｂ）は、図１（ａ）のＤＤ’断面図である。
図１（ａ）に示すように、ＭＯＳＦＥＴ１００は、トランジスタ領域１０１ａ（第１のトランジスタ領域）、トランジスタ領域１０１ｂ（第２のトランジスタ領域）、トランジスタ領域１０１ｃ、トランジスタ領域１０１ｄ、ダイオード領域１０２ａ（第１のダイオード領域）、ダイオード領域１０２ｂ、及び終端領域１０３を備える。トランジスタ領域１０１ａは、第１のトランジスタ領域の一例である。トランジスタ領域１０１ｂは、第２のトランジスタ領域の一例である。ダイオード領域１０２ａは、第１のダイオード領域の一例である。
以下、トランジスタ領域１０１ａ、トランジスタ領域１０１ｂ、トランジスタ領域１０１ｃ、及びトランジスタ領域１０１ｄを個別に又は総称して、単にトランジスタ領域１０１と記載する場合がある。また、ダイオード領域１０２ａ及びダイオード領域１０２ｂを個別に又は総称して、単にダイオード領域１０２と記載する場合がある。
トランジスタ領域１０１には、ＭＯＳＦＥＴ及びＳＢＤが設けられる。ダイオード領域１０２には、ＳＢＤが設けられる。ダイオード領域１０２には、ＭＯＳＦＥＴは設けられない。
終端領域１０３は、トランジスタ領域１０１及びダイオード領域１０２を囲む。終端領域１０３には、ＭＯＳＦＥＴ１００の耐圧を向上させる構造が設けられる。ＭＯＳＦＥＴ１００の耐圧を向上させる構造は、例えば、リサーフや、ガードリングである。
ダイオード領域１０２は、２つのトランジスタ領域１０１の間に設けられる。例えば、ダイオード領域１０２ａは、トランジスタ領域１０１ａとトランジスタ領域１０１ｂとの間に設けられる。トランジスタ領域１０１ｂは、トランジスタ領域１０１ａに対し、第１の面Ｐ１に平行な第１の方向に設けられる。
例えば、ダイオード領域１０２ｂは、トランジスタ領域１０１ｃとトランジスタ領域１０１ｄとの間に設けられる。トランジスタ領域１０１ｄは、トランジスタ領域１０１ｃに対し、第１の方向に設けられる。
ダイオード領域１０２の第１の方向の幅は、例えば、３０μｍ以上である。例えば、ダイオード領域１０２ａの第１の方向の幅は、３０μｍ以上である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０、ゲート電極パッド２２、及びゲート配線２４を備える。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２６、ｎ－型のドリフト領域２８（第１の炭化珪素領域）、ｐ型のボディ領域３０（第２の炭化珪素領域）、ｐ型のｐ領域３２（第４の炭化珪素領域）、ｎ＋型のソース領域３４（第３の炭化珪素領域）、ｎ型の第１の底部領域３６（第５の炭化珪素領域）、及びｎ型の第２の底部領域３８（第６の炭化珪素領域）が含まれる。
ドリフト領域２８は、複数の第１の部分２８ａ及び複数の第２の部分２８ｂを含む。ボディ領域３０は、低濃度部分３０ａ及び高濃度部分３０ｂを含む。ｐ領域３２は、低濃度部分３２ａ及び高濃度部分３２ｂを含む。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、ゲート電極１８とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。
炭化珪素層１０は、第１の面（図２中“Ｐ１”）と第２の面（図２中“Ｐ２”）とを備える。第１の面Ｐ１と第２の面Ｐ２とは対向する。以下、第１の面を表面、第２の面を裏面と称する場合がある。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。
ｎ＋型のドレイン領域２６は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２６のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域２８は、ドレイン領域２６と第１の面Ｐ１との間に設けられる。ドリフト領域２８は、ソース電極１２とドレイン電極１４との間に設けられる。ドリフト領域２８は、ゲート電極１８とドレイン電極１４との間に設けられる。
ドリフト領域２８は、ドレイン領域２６上に設けられる。ドリフト領域２８は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２８のｎ型不純物濃度は、ドレイン領域２６のｎ型不純物濃度よりも低い。ドリフト領域２８のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下である。ドリフト領域２８の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域２８は、複数の第１の部分２８ａ及び複数の第２の部分２８ｂを含む。第１の部分２８ａは、第１の面Ｐ１に接する。第１の部分２８ａは、２つのボディ領域３０に挟まれる。第１の部分２８ａは、ＳＢＤのｎ型半導体領域として機能する。
第２の部分２８ｂは、第１の面Ｐ１に接する。第２の部分２８ｂは、２つのｐ領域３２に挟まれる。第２の部分２８ｂは、ＳＢＤのｎ型半導体領域として機能する。
ｐ型のボディ領域３０は、ドリフト領域２８と第１の面Ｐ１との間に設けられる。ボディ領域３０の一部は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。ボディ領域３０は、ｐｎ接合ダイオードのｐ型半導体領域として機能する。
ボディ領域３０は、低濃度部分３０ａ及び高濃度部分３０ｂを含む。高濃度部分３０ｂは、低濃度部分３０ａと第１の面Ｐ１との間に設けられる。高濃度部分３０ｂのｐ型不純物濃度は、低濃度部分３０ａのｐ型不純物濃度よりも高い。
ボディ領域３０は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。低濃度部分３０ａのｐ型不純物濃度は、例えば、１×１０１6ｃｍ－３以上５×１０１７ｃｍ－３以下である。高濃度部分３０ｂのｐ型不純物濃度は、例えば、１×１０１8ｃｍ－３以上１×１０２1ｃｍ－３以下である。
ボディ領域３０の深さは、例えば、０．３μｍ以上１．０μｍ以下である。
ボディ領域３０は、ソース電極１２の電位に固定される。
ｐ型のｐ領域３２は、ドリフト領域２８と第１の面Ｐ１との間に設けられる。ｐ領域３２は、ｐｎ接合ダイオードのｐ型半導体領域として機能する。
ｐ領域３２は、低濃度部分３２ａ及び高濃度部分３２ｂを含む。高濃度部分３２ｂは、低濃度部分３２ａと第１の面Ｐ１との間に設けられる。高濃度部分３２ｂのｐ型不純物濃度は、低濃度部分３２ａのｐ型不純物濃度よりも高い。
ｐ領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。低濃度部分３２ａのｐ型不純物濃度は、例えば、１×１０１6ｃｍ－３以上５×１０１７ｃｍ－３以下である。高濃度部分３２ｂのｐ型不純物濃度は、例えば、１×１０１8ｃｍ－３以上１×１０２1ｃｍ－３以下である。
ｐ領域３２の低濃度部分３２ａのｐ型不純物濃度は、例えば、ボディ領域３０の低濃度部分３０ａのｐ型不純物濃度と実質的に等しい。
ｐ領域３２の高濃度部分３２ｂのｐ型不純物濃度は、例えば、ボディ領域３０の高濃度部分３０ｂのｐ型不純物濃度と実質的に等しい。
ｐ領域３２の第１の方向の幅は、例えば、ボディ領域３０の第１の方向の幅よりも大きい。ｐ領域３２の深さは、例えば、０．３μｍ以上１．０μｍ以下である。
ｐ領域３２は、ソース電極１２の電位に固定される。
ｎ＋型のソース領域３４は、ボディ領域３０と第１の面Ｐ１との間に設けられる。ソース領域３４は、ボディ領域３０の低濃度部分３０ａと第１の面Ｐ１との間に設けられる。
ソース領域３４は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３４のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度よりも高い。
ソース領域３４のｎ型不純物濃度は、例えば、１×１０１8ｃｍ－３以上１×１０２1ｃｍ－３以下である。ソース領域３４の深さは、ボディ領域３０の深さよりも浅い。ソース領域３４の深さは、例えば、０．１μｍ以上０．３μｍ以下である。
ｎ型の第１の底部領域３６は、ドリフト領域２８とボディ領域３０との間に設けられる。第１の底部領域３６は、例えば、ドリフト領域２８及びボディ領域３０に接する。第１の底部領域３６の第１の方向の幅は、例えば、ボディ領域３０の第１の方向の幅と実質的に同一である。
第１の底部領域３６は、例えば、窒素（Ｎ）をｎ型不純物として含む。第１の底部領域３６のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度よりも高い。
第１の底部領域３６のｎ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。第１の底部領域３６の厚さは、例えば、０．４μｍ以上１．５μｍ以下である。
ｎ型の第２の底部領域３８は、ドリフト領域２８とｐ領域３２との間に設けられる。第２の底部領域３８は、例えば、ドリフト領域２８及びｐ領域３２に接する。第２の底部領域３８の第１の方向の幅は、例えば、ｐ領域３２の第１の方向の幅と実質的に同一である。
第２の底部領域３８は、例えば、窒素（Ｎ）をｎ型不純物として含む。第２の底部領域３８のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度よりも高い。第２の底部領域３８のｎ型不純物濃度は、例えば、第１の底部領域３６のｎ型不純物濃度と実質的に同一である。
第２の底部領域３８のｎ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。第２の底部領域３８の厚さは、例えば、０．４μｍ以上１．５μｍ以下である。
ゲート電極１８は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート電極１８は、第１の面Ｐ１に平行で第１の方向に直交する第２の方向に延びる。ゲート電極１８は、第１の方向に複数本、互いに並行に配置される。ゲート電極１８は、いわゆるストライプ形状を有する。
ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート電極１８は、例えば、ボディ領域３０の第１の面Ｐ１に接する部分と対向する。ゲート電極１８は、例えば、ドリフト領域２８の第１の面Ｐ１に接する部分と対向する。
ゲート絶縁層１６は、ゲート電極１８と、ボディ領域３０との間に設けられる。ゲート絶縁層１６は、ゲート電極１８とドリフト領域２８との間に設けられる。
ゲート絶縁層１６は、例えば、酸化シリコンである。ゲート絶縁層１６には、例えば、Ｈｉｇｈ－ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。
層間絶縁層２０は、ゲート電極１８上及び炭化珪素層１０上に設けられる。層間絶縁層２０は、ゲート電極１８とソース電極１２との間に設けられる。層間絶縁層２０は、例えば、酸化シリコンである。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ソース電極１２は、第１の面Ｐ１に接する。
ソース電極１２は、ドリフト領域２８の第１の部分２８ａ、ドリフト領域２８の第２の部分２８ｂ、ボディ領域３０、ｐ領域３２、及びソース領域３４に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
ソース電極１２のボディ領域３０、ｐ領域３２、及びソース領域３４に接する部分は、例えば、金属シリサイドである。金属シリサイドは、例えば、チタンシリサイド又はニッケルシリサイドである。ソース電極１２のドリフト領域２８の第１の部分２８ａ及びドリフト領域２８の第２の部分２８ｂに接する部分には、例えば、金属シリサイドが設けられない。
ボディ領域３０、ｐ領域３２、及びソース領域３４と、ソース電極１２との間の接合は、例えば、オーミック接合である。ドリフト領域２８の第１の部分２８ａ及びドリフト領域２８の第２の部分２８ｂと、ソース電極１２との間の接合は、例えば、ショットキー接合である。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２の側に設けられる。ドレイン電極１４は、第２の面Ｐ２に接する。ドレイン電極１４は、ドレイン領域２６に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
ドレイン領域２６とドレイン電極１４との間の接合は、例えば、オーミック接合である。
ゲート電極パッド２２は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート電極パッド２２は、層間絶縁層２０の上に設けられる。ゲート電極パッド２２は、外部とゲート電極１８の電気的接続を実現するために設けられる。
ゲート配線２４は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート配線２４は、ゲート電極パッド２２に接続される。ゲート配線２４は、ゲート電極１８に電気的に接続される。
ゲート電極パッド２２及びゲート配線２４は、金属を含む。ゲート電極パッド２２及びゲート配線２４を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ゲート電極パッド２２及びゲート配線２４は、例えば、ソース電極１２と同一の材料で形成される。
図２に示すように、トランジスタ領域１０１には、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、及び層間絶縁層２０が含まれる。トランジスタ領域１０１の炭化珪素層１０の中には、ｎ＋型のドレイン領域２６、ｎ－型のドリフト領域２８（第１の炭化珪素領域）、ｐ型のボディ領域３０（第２の炭化珪素領域）、ｎ＋型のソース領域３４（第３の炭化珪素領域）、及びｎ型の第１の底部領域３６（第５の炭化珪素領域）が含まれる。また、トランジスタ領域１０１のドリフト領域２８には、複数の第１の部分２８ａが含まれる。
トランジスタ領域１０１において、ソース電極１２、ドリフト領域２８の第１の部分２８ａ、ドレイン領域２６、及びドレイン電極１４がＳＢＤを構成する。また、ソース電極１２、ボディ領域３０、第１の底部領域３６、ドレイン領域２６、及びドレイン電極１４がｐｎ接合ダイオードを構成する。
ボディ領域３０を間に挟んで隣り合う２つの第１の部分２８ａの間の第１の距離（図４（ａ）及び図４（ｂ）の中のｄ１）は、例えば、３μｍ以上３０μｍ以下である。
図３に示すように、ダイオード領域１０２には、炭化珪素層１０、ソース電極１２（第１の電極）、及びドレイン電極１４（第２の電極）が含まれる。ダイオード領域１０２の炭化珪素層１０の中には、ｎ＋型のドレイン領域２６、ｎ－型のドリフト領域２８（第１の炭化珪素領域）、ｐ型のｐ領域３２（第４の炭化珪素領域）、及びｎ型の第２の底部領域３８（第６の炭化珪素領域）が含まれる。また、ダイオード領域１０２のドリフト領域２８には、複数の第２の部分２８ｂが含まれる。
ダイオード領域１０２において、ソース電極１２、ドリフト領域２８の第２の部分２８ｂ、ドレイン領域２６、及びドレイン電極１４がＳＢＤを構成する。また、ソース電極１２、ｐ領域３２、第２の底部領域３８、ドレイン領域２６、及びドレイン電極１４がｐｎ接合ダイオードを構成する。
ｐ領域３２を間に挟んで隣り合う２つの第２の部分２８ｂの間の第２の距離（図４（ａ）及び図４（ｂ）の中のｄ２）は、例えば、３μｍ以上３０μｍ以下である。ｐ領域３２を間に挟んで隣り合う２つの第２の部分２８ｂの間の第２の距離ｄ２は、例えば、ボディ領域３０を間に挟んで隣り合う２つの第１の部分２８ａの間の第１の距離ｄ１と実質的に等しい。第１の距離ｄ１及び第２の距離ｄ２は、第１の方向の距離である。
図５は、第１の実施形態の半導体装置の模式上面図である。図５は、第１の面Ｐ１に投影されたボディ領域３０のパターンと、第１の面Ｐ１に投影されたｐ領域３２のパターンを示す図である。図５のボディ領域３０のパターン及びｐ領域３２のパターンは、第１の面Ｐ１に、第１の面Ｐ１に垂直な方向に投影されたパターンである。
第１の面Ｐ１に投影されたｐ領域３２の第１の面Ｐ１における単位面積当たりの占有率は、第１の面Ｐ１に投影されたボディ領域３０の第１の面Ｐ１における単位面積当たりの占有率よりも大きい。言い換えれば、所定のサイズの領域において、第１の面Ｐ１に投影されたｐ領域３２の第１の面Ｐ１における占有率は、第１の面Ｐ１に投影されたボディ領域３０の第１の面Ｐ１における占有率よりも大きい。すなわち、ダイオード領域１０２におけるｐｎ接合ダイオードの占有割合が、トランジスタ領域１０１におけるｐｎ接合ダイオードの占有割合よりも大きい。
第１の面Ｐ１に投影されたｐ領域３２の単位面積当たりの占有率は、例えば、第１の面Ｐ１に投影されたボディ領域３０の単位面積当たりの占有率の１．２倍以上３倍以下である。
上記単位面積は、トランジスタ領域１０１のボディ領域３０の平均的な占有率と、ダイオード領域１０２のｐ領域３２の平均的な占有率を比較可能なサイズであれば、特に限定されるものではない。上記単位面積は、例えば、３０μｍ×３０μｍ＝９００μｍ２である。
また、ダイオード領域１０２におけるソース電極１２とｐ領域３２との単位面積当たりの接触面積は、トランジスタ領域１０１におけるソース電極１２とボディ領域３０との単位面積当たりの接触面積よりも大きい。すなわち、ダイオード領域１０２におけるソース電極１２とｐ領域３２との単位面積当たりのコンタクト抵抗は、トランジスタ領域１０１におけるソース電極１２とボディ領域３０との単位面積当たりのコンタクト抵抗よりも小さい。
次に、第１の実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。
図６（ａ）、図６（ｂ）は、第１の比較例の半導体装置の模式上面図である。図６（ａ）は、第１の比較例のＭＯＳＦＥＴの備える各領域の配置図である。図６（ｂ）は、第１の比較例のＭＯＳＦＥＴの上面における電極及び配線のパターンを示す図である。図６（ａ）、図６（ｂ）は、第１の実施形態の図１（ａ）、図１（ｂ）に対応する図である。
図７は、第１の比較例の半導体装置の模式断面図である。図７は、図６（ａ）のＥＥ’断面図である。図７は、第１の実施形態の図４（ａ）に対応する図である。
第１の比較例のＭＯＳＦＥＴは、ダイオード領域１０２を備えない点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
第１の比較例のＭＯＳＦＥＴのトランジスタ領域１０１には、第１の実施形態のＭＯＳＦＥＴ１００と同様、ＭＯＳＦＥＴ及びＳＢＤが設けられる。
図８は、第１の比較例の半導体装置の等価回路図である。ソース電極１２とドレイン電極１４との間に、トランジスタに並列にｐｎ接合ダイオードとＳＢＤとが、内蔵ダイオードとして接続される。
例えば、ＭＯＳＦＥＴが、誘導性負荷に接続されたスイッチング素子として用いられる場合を考える。ＭＯＳＦＥＴのオフ時に、誘導性負荷に起因する負荷電流により、ソース電極１２がドレイン電極１４に対し正となる電圧が印加される場合がある。この場合、内蔵ダイオードに順方向の電流が流れる。この状態は、逆導通状態とも称される。
ＳＢＤに順方向電流が流れ始める順方向電圧（Ｖｆ）は、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い。したがって、最初に、ＳＢＤに順方向電流が流れる。
ＳＢＤの順方向電圧（Ｖｆ）は、例えば、１．０Ｖである。ｐｎ接合ダイオードの順方向電圧（Ｖｆ）は、例えば、２．５Ｖである。
ＳＢＤはユニポーラ動作をする。このため、順方向電流が流れても、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することはない。
図９（ａ）、図９（ｂ）は、第１の実施形態の半導体装置の作用及び効果の説明図である。図９（ａ）、図９（ｂ）は、第１の比較例の模式断面図である。図９（ａ）、図９（ｂ）は、図７に対応する図である。
図９（ａ）、図９（ｂ）は、第１の比較例のＭＯＳＦＥＴの内蔵ダイオードに流れる電流を示す図である。図９（ａ）はＳＢＤのみに順方向電流が流れている状態、図９（ｂ）はＳＢＤ及びｐｎ接合ダイオードに順方向電流が流れている状態を示す。
すなわち、図９（ａ）は、ｐｎ接合ダイオードのｐｎ接合の間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い状態を示す。また、図９（ｂ）は、ｐｎ接合ダイオードのｐｎ接合の間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも高い状態を示す。
図９（ａ）、図９（ｂ）では、点線矢印がＳＢＤに流れる電流を示す。図９（ｂ）では、実線矢印がｐｎ接合ダイオードに流れる電流を示す。
図９（ａ）に示すように、ＳＢＤに流れる電流がボディ領域３０の底部に回り込む。このため、ボディ領域３０の底部に対向するドリフト領域２８に、静電ポテンシャルの回り込みが生じる。静電ポテンシャルの回り込みにより、ボディ領域３０とドリフト領域２８との間に印加される電圧が低減される。
したがって、ボディ領域３０の底部において、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えにくくなる。言い換えれば、第１の比較例のＭＯＳＦＥＴのｐｎ接合ダイオードの順方向電圧（Ｖｆ）をＳＢＤを設けない場合に比較して、高くすることができる。したがって、ｐｎ接合ダイオードのバイポーラ動作が抑制され、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が形成されることが抑制される。
第１の比較例のＭＯＳＦＥＴのｐｎ接合ダイオードの順方向電圧（Ｖｆ）は、第１の方向に隣り合う２つのＳＢＤの間隔に依存する。第１の方向に隣り合う２つのＳＢＤの間隔を、小さくすることにより、第１の比較例のＭＯＳＦＥＴのｐｎ接合ダイオードの順方向電圧（Ｖｆ）を高くすることができる。
ＭＯＳＦＥＴに瞬間的に定常状態を超えて大きなサージ電流が印加される場合がある。サージ電流は、ソース電極１２からドレイン電極１４に向かって流れる。
大きなサージ電流が流れると、大きなサージ電圧が印加されて発熱し、ＭＯＳＦＥＴが破壊する。ＭＯＳＦＥＴに許容されるサージ電流の最大許容ピーク電流値（ＩＦＳＭ）はサージ電流耐量と称される。ＳＢＤを設けたＭＯＳＦＥＴにおいて、サージ電流耐量を向上させることが望まれる。
第１の比較例のＭＯＳＦＥＴに大きなサージ電圧が印加されると、ｐｎ接合ダイオードのｐｎ接合の間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも高くなる。
ｐｎ接合ダイオードのｐｎ接合の間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも高くなると、図９（ｂ）に示すように、ｐｎ接合ダイオードにも電流が流れる。
図１０は、第１の実施形態の半導体装置の作用及び効果の説明図である。図１０は、第２の比較例の模式断面図である。図１０は、第１の比較例の図７に対応する図である。
第２の比較例のＭＯＳＦＥＴは、トランジスタ領域がＳＢＤを含まない点で、第１の比較例のＭＯＳＦＥＴと異なる。第２の比較例のＭＯＳＦＥＴの内蔵ダイオードは、ｐｎ接合ダイオードのみである。
図１１は、第１の実施形態の半導体装置の作用及び効果の説明図である。図１１は、第１の比較例のＭＯＳＦＥＴ及び第２の比較例のＭＯＳＦＥＴの内蔵ダイオードの電圧電流特性を示す図である。
図１１に示すように、第２の比較例のＭＯＳＦＥＴは、ｐｎ接合ダイオードの順方向電圧Ｖｆ２以上の電圧が印加されることで、ｐｎ接合ダイオードに電流が流れる。一方、第１の比較例のＭＯＳＦＥＴは、ｐｎ接合ダイオードの順方向電圧Ｖｆ１が印加されるまでは、ＳＢＤに電流が流れる。第１の比較例のＭＯＳＦＥＴは、ｐｎ接合ダイオードの順方向電圧Ｖｆ１以上の電圧が印加されると、ｐｎ接合ダイオードに電流が流れる。
第１の比較例のＭＯＳＦＥＴは、順方向電圧Ｖｆ１まではユニポーラ動作するため、電流増加の傾きが、第２の比較例のＭＯＳＦＥＴに比べて小さくなる。したがって、第２の比較例のＭＯＳＦＥＴの最大許容ピーク電流値ＩＦＳＭ２と比較して、第１の比較例のＭＯＳＦＥＴの最大許容ピーク電流値ＩＦＳＭ１が小さくなる。言い換えれば、第１の比較例のＭＯＳＦＥＴのサージ電流耐量は、第２の比較例のＭＯＳＦＥＴのサージ電流耐量よりも小さくなる。
第１の実施形態のＭＯＳＦＥＴ１００は、トランジスタ領域１０１の間に設けられたダイオード領域１０２を備える。第１の実施形態のＭＯＳＦＥＴ１００は、ダイオード領域１０２を備えることにより、サージ電流耐量が向上する。以下、詳述する。
図１２（ａ）、図１２（ｂ）は、第１の実施形態の半導体装置の作用及び効果の説明図である。図１２（ａ）、図１２（ｂ）は、第１の実施形態の模式断面図である。図１２（ａ）、図１２（ｂ）は、図４（ａ）に対応する図である。
図１２（ａ）、図１２（ｂ）は、第１の比較例のＭＯＳＦＥＴの内蔵ダイオードに流れる電流を示す図である。図１２（ａ）はＳＢＤのみに順方向電流が流れている状態、図１２（ｂ）はＳＢＤ及びｐｎ接合ダイオードに順方向電流が流れている状態を示す。
すなわち、図１２（ａ）は、ｐｎ接合ダイオードのｐｎ接合の間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い状態を示す。また、図１２（ｂ）は、ｐｎ接合ダイオードのｐｎ接合の間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも高い状態を示す。
図１２（ａ）、図１２（ｂ）では、点線矢印がＳＢＤに流れる電流を示す。図１２（ｂ）では、実線矢印がｐｎ接合ダイオードに流れる電流を示す。
ダイオード領域１０２において、ｐ領域３２を間に挟んで隣り合う２つの第２の部分２８ｂの間の第２の距離ｄ２は、トランジスタ領域１０１において、ボディ領域３０を間に挟んで隣り合う２つの第１の部分２８ａの間の第１の距離ｄ１と実質的に等しい。言い換えれば、ダイオード領域１０２には、トランジスタ領域１０１の第１の部分２８ａと同じ間隔で、第２の部分２８ｂが設けられる。更に言い換えれば、ダイオード領域１０２には、トランジスタ領域１０１と同じ間隔でＳＢＤ領域が設けられる。
したがって、図１２（ａ）に示すように、ダイオード領域１０２において、ＳＢＤに流れる電流がｐ領域３２の底部に回り込む。よって、ｐ領域３２の底部において、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えにくくなる。ダイオード領域１０２のｐｎ接合ダイオードの順方向電圧（Ｖｆ）は、ＳＢＤ領域が設けられることで高くなる。
ｐｎ接合ダイオードのｐｎ接合の間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも高くなると、図１２（ｂ）に示すように、ｐｎ接合ダイオードにも電流が流れる。
第１の実施形態のＭＯＳＦＥＴ１００では、第１の面Ｐ１に投影されたｐ領域３２の単位面積当たりの占有率は、第１の面Ｐ１に投影されたボディ領域３０の単位面積当たりの占有率よりも大きい。すなわち、ダイオード領域１０２におけるｐｎ接合ダイオードの占有割合が、トランジスタ領域１０１におけるｐｎ接合ダイオードの占有割合よりも大きい。
また、ダイオード領域１０２におけるソース電極１２とｐ領域３２との単位面積当たりの接触面積は、トランジスタ領域１０１におけるソース電極１２とボディ領域３０との単位面積当たりの接触面積よりも大きい。すなわち、ダイオード領域１０２におけるソース電極１２とｐ領域３２との単位面積当たりのコンタクト抵抗は、トランジスタ領域１０１におけるソース電極１２とボディ領域３０との単位面積当たりのコンタクト抵抗よりも小さい。
したがって、ダイオード領域１０２のｐｎ接合ダイオードに流れる電流は、トランジスタ領域１０１のｐｎ接合ダイオードに流れる電流よりも大きくなる。
また、ダイオード領域１０２のｐｎ接合ダイオードに大きな電流が流れることにより、隣接するトランジスタ領域１０１へのキャリアの伝搬や、熱の伝搬が生じる。したがって、ダイオード領域１０２に隣接するトランジスタ領域１０１の伝導度変調が促進される。よって、ダイオード領域１０２に隣接するトランジスタ領域１０１のｐｎ接合ダイオードに流れる電流が大きくなる。
図１３は、第１の実施形態の半導体装置の作用及び効果の説明図である。図１３は、第１の比較例のＭＯＳＦＥＴ、第２の比較例のＭＯＳＦＥＴ、及び第１の実施形態のＭＯＳＦＥＴ１００の内蔵ダイオードの電圧電流特性を示す図である。
図１３に示すように、第１の実施形態のＭＯＳＦＥＴ１００は、ｐｎ接合ダイオードの順方向電圧Ｖｆ３が印加されるまでは、ＳＢＤに電流が流れる。第１の実施形態のＭＯＳＦＥＴ１００は、ｐｎ接合ダイオードの順方向電圧Ｖｆ３以上の電圧が印加されると、ｐｎ接合ダイオードに電流が流れる。
第１の実施形態のＭＯＳＦＥＴ１００のダイオード領域１０２には、トランジスタ領域１０１と同じ間隔でＳＢＤ領域が設けられる。したがって、第１の実施形態のＭＯＳＦＥＴ１００のｐｎ接合ダイオードの順方向電圧Ｖｆ３は、第１の比較例のＭＯＳＦＥＴのｐｎ接合ダイオードの順方向電圧Ｖｆ１と同等となる。
一方、第１の実施形態のＭＯＳＦＥＴ１００においてｐｎ接合ダイオードの順方向電圧Ｖｆ３を超えた後の電流は、第１の比較例のＭＯＳＦＥＴにおいてｐｎ接合ダイオードの順方向電圧Ｖｆ１を超えた後の電流よりも大きくなる。これは、ダイオード領域１０２のｐｎ接合ダイオード、及び、ダイオード領域１０２に隣接するトランジスタ領域１０１のｐｎ接合ダイオードに流れる電流が、第１の比較例のＭＯＳＦＥＴよりも大きくなるためである。
ｐｎ接合ダイオードの順方向電圧Ｖｆ３を超えた後の電流が大きくなることで、第１の実施形態のＭＯＳＦＥＴ１００の最大許容ピーク電流値ＩＦＳＭ３は、第１の比較例のＭＯＳＦＥＴの最大許容ピーク電流値ＩＦＳＭ１と比較して大きくなる。言い換えれば、第１の実施形態のＭＯＳＦＥＴ１００のサージ電流耐量は、第１の比較例のＭＯＳＦＥＴのサージ電流耐量よりも大きくなる。
以上のように、第１の実施形態のＭＯＳＦＥＴ１００は、トランジスタ領域１０１の間に設けられたダイオード領域１０２を備えることにより、サージ電流耐量が向上する。
第１の面Ｐ１に投影されたｐ領域３２の単位面積当たりの占有率は、第１の面Ｐ１に投影されたボディ領域３０の単位面積当たりの占有率の１．２倍以上３倍以下であることが好ましい。上記下限値を上回ることで、サージ電流耐量が更に向上する。また、上記上限値を下回ることで、順方向電圧Ｖｆ３の低下が抑制され、信頼性の低下が抑制される。
以上、第１の実施形態によれば、サージ電流耐量が向上するＭＯＳＦＥＴが実現される。
（第２の実施形態）
第２の実施形態の半導体装置は、第４の炭化珪素領域を間に挟んで隣り合う２つの第２の部分の間の第２の距離は、第２の炭化珪素領域を間に挟んで隣り合う２つの第１の部分の間の第１の距離よりも大きい点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第２の実施形態のＭＯＳＦＥＴは、ｐ領域３２を間に挟んで隣り合う２つの第２の部分２８ｂの間の第２の距離ｄ２が、ボディ領域３０を間に挟んで隣り合う２つの第１の部分２８ａの間の第１の距離ｄ１よりも大きい以外は、第１の実施形態のＭＯＳＦＥＴ１００と同様の構造を備える。第２の距離ｄ２は、例えば、第１の距離ｄ１の１．１倍以上２倍以下である。
距離ｄ２が大きくなることにより、ダイオード領域１０２のｐｎ接合ダイオードの順方向電圧（Ｖｆ）が低くなる。したがって、第２の実施形態のＭＯＳＦＥＴに大きなサージ電圧が印加された場合、ダイオード領域１０２のｐｎ接合ダイオードに流れる電流が、第１の実施形態のＭＯＳＦＥＴ１００と比較して大きくなる。よって、ＭＯＳＦＥＴのサージ電流耐量が更に向上する。
なお、ダイオード領域１０２のｐｎ接合ダイオードの順方向電圧（Ｖｆ）が低くなりすぎることを抑制する観点から、第２の距離ｄ２は、第１の距離ｄ１の２倍以下であることが好ましい。
以上、第２の実施形態によれば、サージ電流耐量が更に向上するＭＯＳＦＥＴが実現される。
（第３の実施形態）
第３の実施形態の半導体装置は、第６の炭化珪素領域のｎ型不純物濃度は、第５の炭化珪素領域のｎ型不純物濃度よりも低い点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第３の実施形態のＭＯＳＦＥＴは、第２の底部領域３８のｎ型不純物濃度が、第１の底部領域３６のｎ型不純物濃度よりも低い以外は、第１の実施形態のＭＯＳＦＥＴ１００と同様の構造を備える。第２の底部領域３８のｎ型不純物濃度は、例えば、第１の底部領域３６のｎ型不純物濃度の３分の２以下である。
第２の底部領域３８のｎ型不純物濃度が低くなることで、第２の底部領域３８の電気抵抗が上昇し、ＳＢＤに流れる電流のｐ領域３２の底部への回り込みが抑制される。したがって、ダイオード領域１０２のｐｎ接合ダイオードの順方向電圧（Ｖｆ）が低くなる。
したがって、第３の実施形態のＭＯＳＦＥＴに大きなサージ電圧が印加された場合、ダイオード領域１０２のｐｎ接合ダイオードに流れる電流が、第１の実施形態のＭＯＳＦＥＴ１００と比較して大きくなる。よって、ＭＯＳＦＥＴのサージ電流耐量が更に向上する。
以上、第３の実施形態によれば、サージ電流耐量が更に向上するＭＯＳＦＥＴが実現される。
（第４の実施形態）
第４の実施形態の半導体装置は、第４の炭化珪素領域の深さは、第２の炭化珪素領域の深さよりも深い点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１４（ａ）、図１４（ｂ）は、第４の実施形態の半導体装置の模式断面図である。図１４（ａ）、図１４（ｂ）は、第１の実施形態の図４（ａ）、図４（ｂ）に対応する図である。
第４の実施形態のＭＯＳＦＥＴでは、ダイオード領域１０２のｐ領域３２の深さが、トランジスタ領域１０１のボディ領域３０の深さよりも深い以外は、第１の実施形態のＭＯＳＦＥＴ１００と同様の構造を備える。ｐ領域３２の深さは、例えば、ボディ領域３０の深さの１．１倍以上２倍以下である。
ｐ領域３２の深さがボディ領域３０の深さよりも深くなることで、ＳＢＤに流れる電流のｐ領域３２の底部への回り込みが抑制される。したがって、ダイオード領域１０２のｐｎ接合ダイオードの順方向電圧（Ｖｆ）が低くなる。したがって、第４の実施形態のＭＯＳＦＥＴに大きなサージ電圧が印加された場合、ダイオード領域１０２のｐｎ接合ダイオードに流れる電流が、第１の実施形態のＭＯＳＦＥＴ１００と比較して大きくなる。よって、ＭＯＳＦＥＴのサージ電流耐量が更に向上する。
以上、第４の実施形態によれば、サージ電流耐量が更に向上するＭＯＳＦＥＴが実現される。
（第５の実施形態）
第５の実施形態の半導体装置は、第４の炭化珪素領域のｐ型不純物濃度は、第２の炭化珪素領域のｐ型不純物濃度よりも高い点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第５の実施形態のＭＯＳＦＥＴは、ダイオード領域１０２のｐ領域３２のｐ型不純物濃度が、トランジスタ領域１０１のボディ領域３０のｐ型不純物濃度よりも高い以外は、第１の実施形態のＭＯＳＦＥＴ１００と同様の構造を備える。ｐ領域３２のｐ型不純物濃度は、例えば、ボディ領域３０のｐ型不純物濃度の１．５倍以上１０倍以下である。
例えば、ボディ領域３０の高濃度部分３０ｂのｐ型不純物濃度よりも、ダイオード領域１０２のｐ領域３２の高濃度部分３２ｂのｐ型不純物濃度が高い。高濃度部分３２ｂのｐ型不純物濃度は、例えば、高濃度部分３０ｂのｐ型不純物濃度の１．５倍以上１０倍以下である。
トランジスタ領域１０１のボディ領域３０のｐ型不純物濃度よりも、ダイオード領域１０２のｐ領域３２のｐ型不純物濃度が高くなることで、ソース電極１２とｐ領域３２との間のコンタクト抵抗が、ソース電極１２とボディ領域３０との間のコンタクト抵抗よりも低くなる。したがって、第５の実施形態のＭＯＳＦＥＴに大きなサージ電圧が印加された場合、ダイオード領域１０２のｐｎ接合ダイオードに流れる電流が、トランジスタ領域１０１のｐｎ接合ダイオードに流れる電流よりも更に大きくなる。
したがって、第５の実施形態のＭＯＳＦＥＴに大きなサージ電圧が印加された場合、ダイオード領域１０２のｐｎ接合ダイオードに流れる電流が、第１の実施形態のＭＯＳＦＥＴ１００と比較して大きくなる。よって、ＭＯＳＦＥＴのサージ電流耐量が更に向上する。
以上、第５の実施形態によれば、サージ電流耐量が更に向上するＭＯＳＦＥＴが実現される。
（第６の実施形態）
第６の実施形態の半導体装置は、少なくとも一つのダイオード領域の一つである第２のダイオード領域と、第１のダイオード領域との間に第１のトランジスタ領域が設けられる点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１５（ａ）、図１５（ｂ）は、第６の実施形態の半導体装置の模式上面図である。図１５（ａ）は、第６の実施形態のＭＯＳＦＥＴの備える各領域の配置図である。図１５（ｂ）は、第６の実施形態のＭＯＳＦＥＴの上面における電極及び配線のパターンを示す図である。図１５（ａ）、図１５（ｂ）は、第１の実施形態の図１（ａ）、図１（ｂ）に対応する図である。
図１５（ａ）に示すように、第６の実施形態のＭＯＳＦＥＴは、トランジスタ領域１０１ａ（第１のトランジスタ領域）、トランジスタ領域１０１ｂ（第２のトランジスタ領域）、トランジスタ領域１０１ｃ、トランジスタ領域１０１ｄ、ダイオード領域１０２ａ（第１のダイオード領域）、ダイオード領域１０２ｂ、ダイオード領域１０２ｃ（第２のダイオード領域）、ダイオード領域１０２ｄ、ダイオード領域１０２ｅ、ダイオード領域１０２ｆ、及び終端領域１０３を備える。トランジスタ領域１０１ａは、第１のトランジスタ領域の一例である。トランジスタ領域１０１ｂは、第２のトランジスタ領域の一例である。ダイオード領域１０２ａは、第１のダイオード領域の一例である。ダイオード領域１０２ｃは、第２のダイオード領域の一例である。
以下、トランジスタ領域１０１ａ、トランジスタ領域１０１ｂ、トランジスタ領域１０１ｃ、及びトランジスタ領域１０１ｄを個別に又は総称して、単にトランジスタ領域１０１と記載する場合がある。また、ダイオード領域１０２ａ及びダイオード領域１０２ｂを個別に又は総称して、単にダイオード領域１０２と記載する場合がある。
トランジスタ領域１０１には、ＭＯＳＦＥＴ及びＳＢＤが設けられる。ダイオード領域１０２には、ＳＢＤが設けられる。ダイオード領域１０２には、ＭＯＳＦＥＴは設けられない。
ダイオード領域１０２は、２つのトランジスタ領域１０１の間に設けられる。例えば、ダイオード領域１０２ａは、トランジスタ領域１０１ａとトランジスタ領域１０１ｂとの間に設けられる。トランジスタ領域１０１ｂは、トランジスタ領域１０１ａに対し、第１の面Ｐ１に平行な第１の方向に設けられる。
トランジスタ領域１０１は、２つのダイオード領域１０２の間に設けられる。例えば、トランジスタ領域１０１ａは、ダイオード領域１０２ａとダイオード領域１０２ｃとの間に設けられる。また、例えば、トランジスタ領域１０１ｂは、ダイオード領域１０２ａとダイオード領域１０２ｄとの間に設けられる。
第６の実施形態のＭＯＳＦＥＴにサージ電流が流れる場合、ダイオード領域１０２の発熱量は、トランジスタ領域１０１の発熱量よりも大きくなる。第６の実施形態のＭＯＳＦＥＴでは、ダイオード領域１０２が分散して配置されることにより、ＭＯＳＦＥＴのチップ内で高温となる領域が分散される。したがって、ＭＯＳＦＥＴの発熱による破壊が抑制される。
また、第６の実施形態のＭＯＳＦＥＴでは、トランジスタ領域１０１の両側にダイオード領域１０２が設けられる。したがって、ダイオード領域１０２からトランジスタ領域１０１へのキャリアの伝搬や、熱の伝搬が促進される。よって、ダイオード領域１０２に隣接するトランジスタ領域１０１のｐｎ接合ダイオードに流れる電流が大きくなり、更にサージ電流耐量が向上する。
以上、第６の実施形態によれば、サージ電流耐量が更に向上するＭＯＳＦＥＴが実現される。
（第７の実施形態）
第７の実施形態の半導体装置は、少なくとも一つのダイオード領域の一つである第３のダイオード領域が、第１のトランジスタ領域と、第１のトランジスタ領域に対し、第１の面に平行で第１の方向に直交する第２の方向に設けられた複数のトランジスタ領域の一つである第３のトランジスタ領域との間に設けられる点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１６（ａ）、図１６（ｂ）は、第７の実施形態の半導体装置の模式上面図である。図１６（ａ）は、第７の実施形態のＭＯＳＦＥＴの備える各領域の配置図である。図１６（ｂ）は、第７の実施形態のＭＯＳＦＥＴの上面における電極及び配線のパターンを示す図である。図１６（ａ）、図１６（ｂ）は、第１の実施形態の図１（ａ）、図１（ｂ）に対応する図である。
図１６（ａ）に示すように、第７の実施形態のＭＯＳＦＥＴは、トランジスタ領域１０１ａ（第１のトランジスタ領域）、トランジスタ領域１０１ｂ（第２のトランジスタ領域）、トランジスタ領域１０１ｃ、トランジスタ領域１０１ｄ、トランジスタ領域１０１ｅ（第３のトランジスタ領域）、トランジスタ領域１０１ｇ、トランジスタ領域１０１ｇ、トランジスタ領域１０１ｈ、ダイオード領域１０２ａ（第１のダイオード領域）、ダイオード領域１０２ｂ、ダイオード領域１０２ｃ（第３のダイオード領域）、ダイオード領域１０２ｄ、ダイオード領域１０２ｅ、ダイオード領域１０２ｆ、及び終端領域１０３を備える。トランジスタ領域１０１ａは、第１のトランジスタ領域の一例である。トランジスタ領域１０１ｅは、第３のトランジスタ領域の一例である。ダイオード領域１０２ａは、第１のダイオード領域の一例である。ダイオード領域１０２ｃは、第３のダイオード領域の一例である。
以下、トランジスタ領域１０１ａ、トランジスタ領域１０１ｂ、トランジスタ領域１０１ｃ、及びトランジスタ領域１０１ｄを個別に又は総称して、単にトランジスタ領域１０１と記載する場合がある。また、ダイオード領域１０２ａ及びダイオード領域１０２ｂを個別に又は総称して、単にダイオード領域１０２と記載する場合がある。
トランジスタ領域１０１には、ＭＯＳＦＥＴ及びＳＢＤが設けられる。ダイオード領域１０２には、ＳＢＤが設けられる。ダイオード領域１０２には、ＭＯＳＦＥＴは設けられない。
ダイオード領域１０２は、２つのトランジスタ領域１０１の間に設けられる。例えば、ダイオード領域１０２ａは、トランジスタ領域１０１ａとトランジスタ領域１０１ｂとの間に設けられる。トランジスタ領域１０１ｂは、トランジスタ領域１０１ａに対し、第１の面Ｐ１に平行な第１の方向に設けられる。ダイオード領域１０２ａは、第２の方向に延びる。
また、例えば、ダイオード領域１０２ｃは、トランジスタ領域１０１ａとトランジスタ領域１０１ｅとの間に設けられる。トランジスタ領域１０１ｅは、トランジスタ領域１０１ａに対し、第１の面Ｐ１に平行で第１の方向に直交する第２の方向に設けられる。ダイオード領域１０２ｃは、第１の方向に延びる。ダイオード領域１０２ｃは、ダイオード領域１０２ａに接する。
第７の実施形態のＭＯＳＦＥＴにサージ電流が流れる場合、ダイオード領域１０２の発熱量は、トランジスタ領域１０１の発熱量よりも大きくなる。第７の実施形態のＭＯＳＦＥＴでは、ダイオード領域１０２が分散して配置されることにより、ＭＯＳＦＥＴの高温となる領域が分散される。したがって、ＭＯＳＦＥＴの発熱による破壊が抑制される。
また、第７の実施形態のＭＯＳＦＥＴでは、トランジスタ領域１０１の第１の方向及び第２の方向に隣り合ってダイオード領域１０２が設けられる。したがって、ダイオード領域１０２からトランジスタ領域１０１へのキャリアの伝搬や、熱の伝搬が促進される。よって、ダイオード領域１０２に隣接するトランジスタ領域１０１のｐｎ接合ダイオードに流れる電流が大きくなり、更にサージ電流耐量が向上する。
また、第７の実施形態のＭＯＳＦＥＴでは、第１の方向に延びるダイオード領域１０２と、第２の方向に延びるダイオード領域１０２とが接する。したがって、ダイオード領域１０２からトランジスタ領域１０１へのキャリアの伝搬や、熱の伝搬が更に促進される。よって、ダイオード領域１０２に隣接するトランジスタ領域１０１のｐｎ接合ダイオードに流れる電流が大きくなり、更にサージ電流耐量が向上する。
（変形例）
第７の実施形態の変形例の半導体装置は、一部のダイオード領域が第１の方向及び第２の方向に斜交する方向に延びる点で、第７の実施形態の半導体装置と異なる。
図１７（ａ）、図１７（ｂ）は、第７の実施形態の変形例の半導体装置の模式上面図である。図１７（ａ）は、第７の実施形態の変形例のＭＯＳＦＥＴの備える各領域の配置図である。図１７（ｂ）は、第７の実施形態の変形例のＭＯＳＦＥＴの上面における電極及び配線のパターンを示す図である。図１７（ａ）、図１７（ｂ）は、第７の実施形態の図１６（ａ）、図１６（ｂ）に対応する図である。
第７の実施形態の変形例のＭＯＳＦＥＴにおいて、一部のダイオード領域１０２が第１の方向及び第２の方向に斜交する方向に延びる。例えば、ダイオード領域１０２ｃ（第３のダイオード領域）、ダイオード領域１０２ｄ、ダイオード領域１０２ｅ、及びダイオード領域１０２ｆは、第１の方向及び第２の方向に斜交する方向に延びる。
以上、第７の実施形態及びその変形例によれば、サージ電流耐量が更に向上するＭＯＳＦＥＴが実現される。
（第８の実施形態）
第８の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
図１８は、第８の実施形態の駆動装置の模式図である。駆動装置８００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置８００の特性が向上する。
（第９の実施形態）
第９の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１９は、第９の実施形態の車両の模式図である。第９の実施形態の車両９００は、鉄道車両である。車両９００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両９００の車輪９０が回転する。
第９の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両９００の特性が向上する。
（第１０の実施形態）
第１０の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２０は、第１０の実施形態の車両の模式図である。第１０の実施形態の車両１０００は、自動車である。車両１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１０００の車輪９０が回転する。
第１０の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１０００の特性が向上する。
（第１１の実施形態）
第１１の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図２１は、第１１の実施形態の昇降機（エレベータ）の模式図である。第１１の実施形態の昇降機１１００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第１１の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１１００の特性が向上する。
第１ないし第７の実施形態では、ＳｉＣの結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
第１ないし第７の実施形態では、ゲート電極１８が、いわゆるストライプ形状を有する場合を例に説明したが、ゲート電極１８の形状はストライプ形状に限定されない。例えば、ゲート電極１８の形状が格子形状であっても構わない。
第１ないし第７の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
また、第８ないし第１１の実施形態において、第１の実施形態のＭＯＳＦＥＴ１００を備える構成を例に説明したが、第２ないし第７の実施形態のＭＯＳＦＥＴを備える構成とすることも可能である。
また、第８ないし第１１の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナーなどに適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート絶縁層
１８ ゲート電極
２８ ドリフト領域（第１の炭化珪素領域）
２８ａ 第１の部分
２８ｂ 第２の部分
３０ ボディ領域（第２の炭化珪素領域）
３２ ｐ領域（第４の炭化珪素領域）
３４ ソース領域（第３の炭化珪素領域）
３６ 第１の底部領域（第５の炭化珪素領域）
３８ 第２の底部領域（第６の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１０１ トランジスタ領域
１０１ａ トランジスタ領域（第１のトランジスタ領域）
１０１ｂ トランジスタ領域（第２のトランジスタ領域）
１０１ｅ トランジスタ領域（第３のトランジスタ領域）
１０２ ダイオード領域
１０２ａ ダイオード領域（第１のダイオード領域）
１０２ｃ ダイオード領域（第２のダイオード領域、第３のダイオード領域）
８００ 駆動装置
９００ 車両
１０００ 車両
１１００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (17)

  1. 複数のトランジスタ領域と、少なくとも一つのダイオード領域とを備え、
    前記複数のトランジスタ領域は、
    第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層であって、
    前記第１の面に接する複数の第１の部分を有するｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられたｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に設けられたｎ型の第３の炭化珪素領域と、を含む炭化珪素層と、
    前記複数の第１の部分、前記第２の炭化珪素領域、及び前記第３の炭化珪素領域に接する第１の電極と、
    前記第２の面と接する第２の電極と、
    前記第２の炭化珪素領域と対向するゲート電極と、
    前記ゲート電極と前記第２の炭化珪素領域との間に設けられたゲート絶縁層と、を含み、
    前記少なくとも一つのダイオード領域は、
    前記第１の面に接する複数の第２の部分を有するｎ型の前記第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられたｐ型の第４の炭化珪素領域と、を含む前記炭化珪素層と、
    前記複数の第２の部分及び前記第４の炭化珪素領域に接する前記第１の電極と、
    前記第２の電極と、を含み、
    前記第１の面に投影された前記第４の炭化珪素領域の単位面積当たりの占有面積は、前記第１の面に投影された前記第２の炭化珪素領域の前記単位面積当たりの占有面積よりも大きく、
    前記少なくとも一つのダイオード領域の一つである第１のダイオード領域が、前記複数のトランジスタ領域の一つである第１のトランジスタ領域と、前記第１のトランジスタ領域に対し、前記第１の面に平行な第１の方向に設けられた前記複数のトランジスタ領域の一つである第２のトランジスタ領域との間に設けられる、半導体装置。
  2. 前記第１の電極と前記第４の炭化珪素領域の前記単位面積当たりの接触面積は、前記第１の電極と前記第２の炭化珪素領域の前記単位面積当たりの接触面積よりも大きい請求項１記載の半導体装置。
  3. 前記第４の炭化珪素領域を間に挟んで隣り合う２つの前記複数の第２の部分の間の第２の距離は、前記第２の炭化珪素領域を間に挟んで隣り合う２つの前記複数の第１の部分の間の第１の距離と等しい請求項１又は請求項２記載の半導体装置。
  4. 前記第４の炭化珪素領域を間に挟んで隣り合う２つの前記第２の部分の間の第２の距離は、前記第２の炭化珪素領域を間に挟んで隣り合う２つの前記第１の部分の間の第１の距離よりも大きい請求項１又は請求項２記載の半導体装置。
  5. 前記第２の距離は、前記第１の距離の２倍以下である請求項４記載の半導体装置。
  6. 前記炭化珪素層は、前記第１の炭化珪素領域と前記第２の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域のｎ型不純物濃度よりもｎ型不純物濃度の高い第５の炭化珪素領域と、前記第１の炭化珪素領域と前記第４の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域のｎ型不純物濃度よりもｎ型不純物濃度の高い第６の炭化珪素領域と、を更に含む請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第６の炭化珪素領域のｎ型不純物濃度は、前記第５の炭化珪素領域のｎ型不純物濃度よりも低い請求項６記載の半導体装置。
  8. 前記第４の炭化珪素領域の深さは、前記第２の炭化珪素領域の深さよりも深い請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第４の炭化珪素領域のｐ型不純物濃度は、前記第２の炭化珪素領域のｐ型不純物濃度よりも高い請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記ゲート電極は、前記第１の面に平行で前記第１の方向に直交する第２の方向に延びる請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記少なくとも一つのダイオード領域の一つである第２のダイオード領域と、前記第１のダイオード領域との間に前記第１のトランジスタ領域が設けられる請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 前記少なくとも一つのダイオード領域の一つである第３のダイオード領域が、前記第１のトランジスタ領域と、前記第１のトランジスタ領域に対し、前記第１の面に平行で前記第１の方向に直交する第２の方向に設けられた前記複数のトランジスタ領域の一つである第３のトランジスタ領域との間に設けられる請求項１ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記第１のダイオード領域の前記第１の方向の幅は、３０μｍ以上である請求項１ないし請求項１２いずれか一項記載の半導体装置。
  14. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備えるインバータ回路。
  15. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える駆動装置。
  16. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える車両。
  17. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える昇降機。
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