JP7655645B2 - 相変化（ｐｃｍ）デバイス及び製造方法 - Google Patents

Description

本発明は、メモリ・デバイスに関し、より具体的には改善した相変化メモリ・デバイス（ＰＣＭ）に関する。

ニューロ・モルフィック工学は、またニューロ・モルフィック・コンピューティングとしても知られており、神経系に存在する神経生理学的アーキテクチャを模倣した電気的アナログ回路を含む大規模集積（ＶＬＳＩ）システムを記述する概念である。

機械学習に対するこれらの神経生理学的アーキテクチャの用途は、相変化メモリ（ＰＣＭ）を含むアナログ・チップを使用することにより加速することができる。ＰＣＭは、カルコゲナイド・ガラス材料に基づいており、その相は、適切な電流が印加された場合に結晶からアモルファスへと変化し、そして再び戻る。ＰＣＭデバイスにおける最大及び最小の抵抗レベルは、バイナリ値の１又はゼロのための基礎である。

ＰＣＭデバイスは、不揮発性であり、かつアクセス遅延性はＤＲＡＭレベルであって、これらがＰＣＭデバイスを記憶階層のメモリの例とする。インテル・マイクロン３ＤＸＰｏｉｎｔ技術は、ＰＣＭに基づくバイナリ・メモリである。ＰＣＭは、アモルファスと結晶相との存在割合に依存して最大及び最小の抵抗状態の間で抵抗状態が変化するようにプログラムすることができ、ニューロ・モルフィック・コンピュテーションに対するアナログ状態を提供する。

本発明は、抵抗変動を抑制した相変化メモリを提供することを目的とする。

本発明の一実施形態によれば、相変化メモリ（ＰＣＭ）デバイスは、誘電体層と、前記誘電体層の内部に配置された底部電極と、前記底部電極の上に配置されたライナ材料と、前記ライナ材料の上に配置された相変化材料と、前記層変化材料の上、かつ前記誘電体層の内部に配置されたトップ電極とを含む。

いくつかの実施形態によれば、相変化メモリ（ＰＣＭ）デバイスの製造方法は、基板を提供すること、底部電極が第１の誘電体層の内部に配置され、前記底部電極及び前記第１の誘電体層が前記基板の上に配置された前記第１の誘電体層及び前記底部電極を含む第１の構造を形成すること、前記底部電極の上、かつ第２の誘電体層の内部に配置されたライナ材料を形成すること、前記ライナ材料の上、かつ第３の誘電体層の内部に相変化材料を形成すること、及び前記層変化材料の上、かつ第４の誘電体層の内部に配置されたトップ電極を形成することを含む。

いくつかの実施形態によれば、相変化メモリ（ＰＣＭ）デバイスは、誘電体層と、前記誘電体層の第１の側部の上に配置された第１の電極と、前記誘電体層の第２の側部の上で、前記第１の電極の反対側に配置された第２の電極と、前記誘電体層、前記第１の電極及び第２の電極の上に配置された相変化材料と、前記層変化材料の上側に配置されたライナ材料とを含む。

本明細書において使用されるように、動作を“促進する”とは、動作すること、動作を容易にすること、動作の遂行を支援すること、又は遂行するべき動作を生じさせることを含む。したがって、限定としてではない例示として、一つのプロセッサ上で実行する命令は、適切なデータ又はコマンドを送付して動作を生じさせ、又支援することにより、リモート・プロセッサ上で命令を実行することにより遂行される動作を容易にするであろう。疑義を排除するため、動作者が動作を行わずに動作を促進する場合、しかしながら動作は、いくつかのエンティティ又はエンティティの組み合わせにより行われる。

本発明の実施形態又はその要素の一つ又はそれ以上は、指令された方法ステップを実行するためのコンピュータ利用可能なプログラムコードを有するコンピュータ可読な記録媒体又はコンピュータ・プログラムの形態で実装することができる。さらに本発明の実施形態又はその要素の一つ又はそれ以上は、メモリ及びメモリに接続されて例示的な方法ステップを実行する少なくとも一つのプロセッサを含むシステム（装置）の形態で実装することができる。またさらに、他の側面において、本発明の実施形態又はその要素の一つ又はそれ以上は、本明細書で説明する方法ステップの一つ又はそれ以上を遂行するための手段の形態として実装することができ、その手段は、（ｉ）ハードウェア・モジュール（複数でも良い）、（ｉｉ）コンピュータ可読な記録媒体（又はそのような多数の媒体）内に記憶され、かつハードウェア・プロセッサ上に実装されたソフトウェア・モジュール（複数でも良い）、又は（ｉｉｉ）（ｉ）及び（ｉｉ）の組み合わせ；本明細書で言及する特定の技術を実装する（ｉ）～（ｉｉｉ）のいかなる組み合わせを含む。

本発明の技術は、実質的に有用な技術的効果を提供することができる。例えば、一つ又はそれ以上の実施形態は、

ＰＣＭデバイス内の抵抗変動の抑制、及び

上記デバイスのプログラミング電流の抑制を提供することができる。

本発明のこれら及び他の特徴並びに効果は、貼付の図面との関係で読まれるべき、後述する本発明の例示的な実施形態の詳細な説明から明確にされよう。

図１は、本発明のいくつかの実施形態による例示的なＰＣＭクロスポイント・メモリ及びニューロ・モルフィック・コンピューティング・クロスバー・アレイである。 図２は、本発明のいくつかの実施形態による導電性酸化物から形成されるライナを含むＰＣＭセルである。 図３は、本発明のいくつかの実施形態による金属及び導電性酸化物から形成されるライナを含むＰＣＭセルである。 図４は、本発明のいくつかの実施形態による金属から形成されるライナを含むＰＣＭセルである。 図５は、本発明のいくつかの実施形態による異なるライナについての抵抗の時間経過のグラフである。 図６は、本発明のいくつかの実施形態によるＰＣＭデバイスの製造方法のフロー図である。 図７は、本発明のいくつかの実施形態によるブリッジ・セルとして構成したＰＣＭセルである。 図８は、本発明のいくつかの実施形態による埋封セルとして構成したＰＣＭセルである。

以下、本発明を、後述する説明及び本出願に付属する図面を参照してより詳細に説明する。本出願の図面は、例示的目的のためのみ提供されており、このため図面はスケール通りに記載されていない。また、類似及び対応する要素は、類似の参照符号により参照される。

後述する説明において、特定の構造、構成要素、材料、寸法、処理ステップ及び技術といった多くの特徴的な詳細を、本発明の種々の実施形態の理解をもたらすべく言及する。しかしながら、当業者によれば、本出願の種々の実施形態がこれらの特定の細部なく実施することができることが理解されるであろう。この他の例示においては、周知の構造又は処理ステップは、本出願の不明確化を回避する目的で詳細に説明していない。

バックエンド・オブ・ライン（ＢＥＯＬ）互換の不揮発性メモリである相変化メモリ（ＰＣＭ）クロスポイント・メモリ及びニューロ・モルフィック・コンピューティング・クロスバー・アレイ（図１参照）は、データ位置において計算を実行させることにより全結合ニューラル・ネットワークのトレーニングを加速することができる。相変化メモリ（ＰＣＭ）をニューロ・モルフィック・コンピューティング・デバイスのアナログ・メモリとして使用するためには、抵抗変動が問題である。本発明の実施形態は、改善されたＰＣＭ構造に関するものである。

図１を参照すると、デバイス１００は、ビット・ライン１０１と、ＰＣＭ１０２と、ライナ１０３と、ワード・ライン１０４とを含む。少なくとも一つの実施形態によれば、ＰＣＭ１０２は、順にトップ電極と、ＧＳＴ（ゲルマニウム・アンチモン・テルビウム又はＧｅ_２Ｓｂ_２Ｔｅ_５）といった相変化材料の層と、ライナ材料と、底部電極とを含む。本発明のいくつかの実施形態によれば、ライナ材料は、導電性酸化物（例えばアルミニウム（Ａｌ）ドープの酸化亜鉛（ＺｎＯ）、以下ＡＺＯとする。）の薄膜を含む。ライナ材料は、例えばＡｌでＺｎＯをドーピングする（ＡＺＯ）、スズで酸化インジウムをドーピングする（ＩＴＯ）、又は他の金属酸化物をドーピングして導電性酸化物とする、又は導電性酸化物を堆積して形成することができる。

本発明のいくつかの実施形態によれば、ライナは、不活性キャップとして機能する。本発明のいくつかの実施形態によれば、ライナは、電気的プログラミング（アモルファス化または結晶化）の間に下にある底部電極への熱損失を低減する熱バリヤとして機能する。本発明の１つ又は複数の実施形態によれば、ＺｎＯは、半導体材料であり、その抵抗は、Ａｌドーピングにより正確に制御することができる。

図２を参照すると、いくつかの実施形態によれば、ＰＣＭ１０２は、トップ電極２０１（例えば、金属又は金属窒化物（ＸＮ、ここで、Ｘは、タンタル（Ｔａ）、チタン（Ｔｉ）、又はタングステン（Ｗ）といった好適な窒化物を形成する任意の遷移金属である。）、と、相変化材料２０２／２０５（例えばＧＳＴ）と、導電性酸化物ライナ材料２０３と、底部電極２０４（例えば金属又は金属窒化物（ＸＮ、ここでＸは、Ｔａ、Ｔｉ、又はＷといった安定な窒化物を形成する任意の遷移金属である。）と、を含む。

相変化材料２０２／２０５は、第１の部分２０２及び第２の部分２０５、又はそれら両方を含むことができる。ＧＳＴは、急速に加熱又は冷却されるか又はゆっくり加熱される場合に、アモルファス状態と、結晶状態との間で可逆的な相変化を生じさせるその能力をもたらすことで、記録又はメモリの媒体として有用であることが理解されるべきである。一つ又はそれ以上の実施形態によれば、ＧＳＴ２０２の第１の部分はアモルファス状態のＧＳＴであり、ＧＳＴ２０５の第２の部分は結晶状態のＧＳＴである。部分２０２は、結晶状態のＧＳＴへと電気的にプログラムすることができる。部分２０２及び部分２０５は、同一の材料であり、かつ部分２０２の存在は、デバイスの状態に依存しすなわち、ＧＳＴがアモルファス化するとリセット（高抵抗）され、その後、部分２０２が存在することが理解されるべきである。

いくつかの実施形態によれば、ＰＣＭ１０２は、誘電体層２０６に配置される。いくつかの実施形態によれば、誘電体層２０６は、二酸化ケイ素（ＳｉＯ_２）、窒化シリコン（ＳｉＮ_ｘ）、酸化アルミニウム（Ａｌ_２Ｏ_３）などとすることができる。

いくつかの実施例によれば、ＰＣＭ１０２は、約２０ナノメートル（ｎｍ）～１００ｎｍの厚さ（Ａ－Ａ’）、及び約４０ｎｍ～５００ｎｍの横サイズ（Ｂ－Ｂ’）、及び約１０ｎｍ～５０ｎｍの底部接触サイズを有する。

いくつかの実施形態によれば、導電性酸化物のライナ材料２０３は、空気中で顕著に酸化されず、したがって不活性キャップとして機能する。さらに、導電性酸化物のライナ材料２０３は、暴露された場合（例えば、環境に）でさえもその抵抗を維持する。いくつかの実施形態によれば、ライナは、ＰＣＭと、底部電極との間の熱バリヤとして機能する。導電性酸化物のライナ材料２０３内で、金属酸化物（例えばＩｎＯｘ、ＺｎＯｘ）を含む層が半導体であり、その抵抗は、金属ドーピング（例えばｔｉｎ（Ｓｎ）、Ａｌ）により精密の制御することができる。導電性酸化物のライナ材料２０３は、原子層堆積法（ＡＬＤ）又は物理的気相堆積法（ＰＶＤ）により堆積することができる。いくつかの実施形態によれば、導電性酸化物のライナ材料２０３は、約１～１５ナノメートル（ｎｍ）の厚さを有する。いくつかの実施形態によれば、導電性酸化物ライナの厚さを、ＰＣＭ層の厚さに比例して調節し、良好な可逆的相変化特性が達成される。例えば図４及び図８のデバイスについて、ＰＣＭ層は、導電性酸化物のライナの厚さに応じてＰＣＭ結晶の抵抗の約０．１～１０倍の抵抗を有することができる。

図３を参照すると、いくつかの実施形態によれば、ＰＣＭ１０２は、トップ電極２０１と、ＧＳＴ層２０２／２０５と、導電性酸化物ライナ材料２０３の上側のＡｌ層３０１と、底部電極２０３とを含む。ＰＣＭ１０２は、層２０６内に配置される。

図４を参照すると、いくつかの実施形態によれば、ＰＣＭ１０２は、トップ電極１０２と、ＧＳＴ層２０２／２０５と、Ａｌ層４０１と、底部電極２０４とを含む。ＰＣＭ１０２は、層２０６の内部に配置される。

いくつかの実施形態によれば、金属ライナ材料４０１は、Ａｌを含有し、かつ約１０ナノメートル（ｎｍ）の厚さを有する。金属ライナ材料４０１は、スパッタリング、蒸着、化学的気相堆積法（ＣＶＤ）などにより堆積することができる。いくつかの実施形態によれば、堆積後、金属ライナ材料４０１はアニール、例えばフォーミング・ガス（ＦＧ）アニールなどによりアニールすることができる。表１は、従来の制御構造（コントロール）についてのプロセスをリストする。表１はさらに、本発明の実施形態による例示的なライナ及び構造、及びそれらに随伴するリセットに際する平均抵抗変動（すなわち、ＰＣＭの）をリストする。表１において、ライナには、堆積された（Ａｓ－ｄｅｐ）温度を示す。

図５は、本発明のいくつかの実施形態による異なるライナについての抵抗の時間経過のグラフである。ＧＳＴのみを有する従来のデバイス５０１の抵抗は、導電性酸化物ライナ５０２を有するＧＳＴ又は導電性酸化物／Ａｌライナ５０３を有するＧＳＴのいずれよりも高い。

図６を参照すると、いくつかの実施形態によれば、ＰＣＭデバイスの製造方法は、ブロック６０１でワード・ライン及びライナ（図１参照）を含む中間的なフロント・エンド・オフ・ライン（ＦＥＯＬ）又はＢＥＯＬウェハを提供すること、ブロック６０２で誘電体層２０６を形成すること、ブロック６０３で底部電極２０４を形成すること、ブロック６０４でライナ材料２０３を形成すること、ブロック６０５で相変化材料２０２／２０５を形成すること、ブロック６０６でトップ電極２０１を形成すること、及びブロック６０７でコンピュータ・デバイスへとＰＣＭデバイスを一体化させることを含む（例えばビット・ライン１０１を形成すること含む）。

後述するように、誘電体層２０６は、一又はそれ以上の層から形成することができ、ブロック６０４のライナ材料といった構成要素の形成は、さらに誘電体の層の堆積及びパターニングを含むことができる。

一つ又はそれ以上の実施形態によれば、底部電極２０４は、誘電体層２０６内に埋設される。単一の底部電極２０４を記述し説明したが、複数の底部電極を誘電体層２０６内に形成することができる。

いくつかの実施形態によれば、誘電体層２０６は、例えばＳｉＯ_２、Ｓｉ_３Ｎ_４、シリコン・オキシ・ニトリド（Ｎ_２ＯＳｉ_２）、シルセスキオキサン、又はＳｉ、Ｃ、及びＨ原子を含む炭素ドープされた酸化物（すなわち、オリガノシリケート）から形成される。いくつかの実施形態では、誘電体層２０６は、多孔質ではない。他の実施形態では、誘電体層２０６は、多孔質である。いくつかの実施形態では、単一の誘電材料を、誘電体層２０６として使用することができる。他の実施形態では、複数の誘電材料を、誘電体層２０６として使用することができる。

いくつかの実施形態によれば、誘電体層２０６は、ベース基板（不図示）の上に形成される。ベース基板は、半導体材料、絶縁材料、及び導電性材料（例えばワード・ライン）又はこれらの組み合わせを含むことができる。誘電体層２０６は、例えば、ＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、スピン・オン・コーティング、蒸着、化学溶液堆積などを使用して形成することができる。

いくつかの実施形態においては、第１の開口を誘電体層２０６内に形成し、その後、底部電極２０４を第１の開口６０３内に形成する。第１の開口は、リソグラフィー及びエッチングを使用して形成することができる。リソグラフィーは、誘電体層２０６の上面にフォトレジスト材料（不図示）を提供し、フォトレジスト材料を放射線の所望するパターンに暴露し、かつその後に従来のレジスト現像剤を使用して露光したフォトレジストを現像する。エッチングは、その後、パターン付けされたフォトレジスト材料からその下にある誘電体層２０６にパターンを転写するために使用される。エッチングは、ドライ・エッチング・プロセス（例えば、反応性イオンエッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチング及びレーザ・アブレーション又はそれらの組み合わせ）、及びウェット・ケミカル・エッチング・プロセス又はこれらの組み合わせを含むことができる。一実施形態では、ＲＩＥが誘電体層２０６内に開口を提供するために使用される。いくつかの実施形態においては、垂直な側壁を有する開口を提供するために、非等方性エッチングが使用される。他の実施形態においては、非垂直（すなわち傾斜した）側壁を有する開口を提供するため、等方的エッチングが使用される。パターン転写に続いて、フォトレジスト材料は、例えばアッシングといったレジスト剥離プロセスを使用して除去することができる。

誘電体層２０６内に開口を形成した後、ブロック６０３で開口内に導電性材料を堆積させることにより底部電極２０４を形成する。いくつかの実施形態によれば、底部電極２０４を提供するための導電性金属材料は、例えば窒化チタン（ＴｉＮ）、タングステン（Ｗ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、又はこれらの多層のスタックである。導電性金属材料は、例えばＣＶＤ、ＰＥＣＶＤ、物理的気相堆積法（ＰＶＤ）、スパッタリング、原子層堆積法（ＡＬＤ）又はメッキといった堆積プロセスにより形成することができる。誘電体層２０６が多重層として堆積される場合には、平坦化プロセス又はエッチング・バック・プロセスが底部電極２０４を提供する導電性金属材料の堆積に続く。

いくつかの実施形態によれば、底部電極２０４は、ベース基板（不図示）の表面に導電性金属材料を堆積し、続いてリソグラフィー及びエッチングにより堆積した導電性金属材料をパターンニングすることによって形成される。誘電体層２０６は、その後、誘電体材料の堆積、それに続く平坦化又はエッチング・バック・プロセスにより形成することができる。

本発明の一つ又はそれ以上の実施形態によれば、ブロック６０４で第２の開口を誘電体増２０６（例えば、底部電極２０４の上に形成された誘電体層２０６の第２の部分に）に形成し、ライナ材料２０３を第２の開口内に形成する。いくつかの実施形態によれば、ライナ材料２０３は、原子層堆積法（ＡＬＤ）又はスパッタリングにより堆積することができる。少なくとも一つの実施形態によれば、ライナ材料２０３は、底部電極２０４に関連して説明したと同様のプロセス・ステップを使用して堆積の後に平坦化される。

本発明の一つ又はそれ以上の実施形態によれば、ブロック６０５で第３の開口が誘電体層２０６内（例えば、ライナ材料２０３の上に形成された誘電体層２０６の第３の部分）に形成され、相変化材料２０２／２０５が第３の開口内に形成される。相変化材料２０２／２０５は、ＧＳＴの第１及び第２の部分又はそれら両方を含むことができる。少なくとも一つの実施形態によれば、相変化材料２０２／２０５は、底部電極２０４に関連して説明したと同様にして堆積後に平坦化される。

本発明の一つ又はそれ以上の実施形態によれば、ブロック６０６で誘電体層２０６内（例えば相変化材料２０２／２０５の上に形成された誘電体層２０６の第３の部分）に第４の開口を形成し、トップ電極２０１を第４の開口内に形成する。この実施形態は、底部電極２０４に関連して説明したと同様、トップ電極２０１を平坦化するためのプロセス・ステップを含む。

本発明の一つの実施形態によれば、相変化メモリ（ＰＣＭ）デバイスは、誘電体層２０６と、誘電体層内に堆積された底部電極２０４と、底部電極２０４上、かつ誘電体層内に配置されたライナ材料２０３と、ライナ材料上、かつ誘電体層内に配置された相変化材料２０２／２０５と、相変化材料上、かつ誘電体層内に配置されたトップ電極２０１とを含む。

いくつかの実施形態によれば、相変化メモリ（ＰＣＭ）デバイスの製造方法は、基板６０１を提供し、底部電極が第１の誘電体層内に配置され、底部電極及び第１の誘電体層が基板上に配置された第１の誘電体層及び底部電極を有する第１の構造６０２／６０３を形成し、底部電極上、かつ第２の誘電体層内に配置されたライナ材料６０４を形成し、ライナ材料の上、かつ第３の誘電体層内に相変化材料６０５を形成し、相変化材料上、かつ第４の誘電体層内にトップ電極６０６を形成することを含む。

一つ又はそれ以上の実施形態によれば、ＰＣＭデバイスは、種々の他の構成（例えば図７及び図８を参照されたい。）を有することができる。例えば、いくつかの実施形態によるＰＣＭデバイスは、薄いＰＣＭ７０４の上側に配置された導電性酸化物ライナ材料７０５を含むブリッジ・セル７００（図７を参照されたい。）として構成される。ＰＣＭ７０４は、層間誘電体（ＩＬＤ）７０３により分離された第１及び第２の金属電極７０１及び７０２の上に形成される。

いくつかの実施形態によれば、ＰＣＭデバイスは、中間層８０７内に形成され、ＰＣＭ８０４を取り囲むビア８０６をライニングする導電性酸化物８０５を有する埋封型セル・デバイス８００（図８を参照されたい。）として構成される。埋封型セル・デバイスは、例えば誘電体８０３内にそれぞれ配置されたトップ電極８０１と、底部電極８０２とを含む。トップ電極８０１は、ビアの上に配置されて、導電性酸化物８０５及びＰＣＭ８０４の表面に接触する。底部電極８０２は、ビアの下側に配置されて、導電性酸化物８０５の下側面に接触する。

いくつかの実施形態によれば、ビア８０６の側壁は、例えば垂直側壁と言った異なる構成を有することができる。いくつかの実施形態によれば、ライナ８０５は、ビア８０６の側壁上のみに配置することができ、ＰＣＭ８０４が、直接トップ電極８０１及び底部電極８０２に接触する。一つ又はそれ以上の実施形態によれば、ＰＣＭ８０４は、一つ又はそれ以上の電極８０１～８０２からライナ８０５により分離されている。

図７及び図８に図示され、かつ本明細書において説明したように、ＰＣＭのアモルファスＰＣＭ（ａ－ＰＣＭ）部分２０２の存在は、デバイスの状態に依存する。

本発明の一実施形態によれば、相変化メモリ（ＰＣＭ）デバイス１０２は、誘電体層２０６と、誘電体層内に配置された底部電極２０４と、底部電極上に配置されたライナ材料２０３と、ライナ材料上に配置された相変化材料２０５と、相変化材料上、かつ誘電体層内に配置されたトップ電極２０１とを含む。

いくつかの実施形態によれば、相変化メモリ（ＰＣＭ）デバイスの製造方法は、基板６０１を提供し、底部電極が第１の誘電体層内に配置され、底部電極及び第１の誘電体層が基板上に配置され、底部電極及び第１の誘電体層が基板上に配置された第１の誘電体層６０２及び底部電極６０３を含む第１の構造を形成し、底部電極上、かつ第２の誘電体層内に配置されたライナ材料６０４を形成し、ライナ材料上、かつ第３の誘電体層内に位相変化材料６０５を形成し、相変化材料上、かつ第４の誘電体層内に配置されたトップ電極６０６を形成することを含む。

いくつかの実施形態によれば、相変化メモリ（ＰＣＭ）デバイスは、誘電体層７０３と、誘電体層の第１の側部に配置された第１の電極７０１と、第１の電極と反対側で誘電体層の第２の側部に配置された第２の電極７０２と、誘電体層、第１及び第２の電極の上に配置された相変化材料７０４と、相変化材料上に配置されたライナ材料７０５とを含む。

本発明は所与の例示的なアーキテクチャの用語において説明してきたが、他のアーキテクチャ、構造、基板材料、及びプロセス特徴及びステップを本発明の範囲内で変更することができることは理解されよう。

また、層、領域、又は基板と言った要素が、もう一つの要素の“の上”又は“の上側”として参照される場合、他の要素上に直接存在することができるし、又は介在要素が存在しても良いことは理解されるであろう。これとは対照的に、要素が他の“直上に”又は“直接上側に”として参照される場合、介在要素は存在しない。また、要素がもう一つの要素に“接続され”又は“連結”されるとして参照される場合、存在する可能性のある他の要素又は介在要素に直接結合又は連結されることができる。これとは対照的に、要素が他の要素に“直接接続”又は“直接連結”として参照される場合、介在要素は存在しない。

本実施形態は、グラフィカル・コンピュータ・プログラミング言語で生成されコンピュータ記録媒体（ディスク、テープ、物理的ハード・ドライブ又はストレージ・アクセス・ネットワークといった仮想的ハード・ドライブ）に記録することができる集積回路チップの設計を含むことができる。設計者がチップを製造するために使用するチップ又はフォトリソグラフ・マスクを製造しない場合、設計者は物理的手段（例えば設計を記録した記録媒体のコピーを提供することにより）又は電気的（例えば、インターネットを通して）により得られる設計をそのようなエンティティに直接又は間接的に通信することができる。記録された設計は、その後、フォトリソグラフ・マスクの製造のため、典型的にはウェハ上に形成されるべき懸案のチップ設計の多重のコピーを含む適切なフォーマット（例えばＧＤＳＩＩ）に変換される。フォトリソグラフ・マスクは、エッチング又はそれでなければ処理されるべきウェハ（及びその上の層又はそれら両方）の領域を規定するために使用される。

本明細書で説明した方法は、集積回路の製造に使用することができる。得られた集積回路チップは、製造者により粗ウェハの形態（すなわち、多数のパッケージ化されていないチップを有する単一のウェハ）において、ベア・ダイとして、又はパッケージされた形態において頒布されることができる。後者の場合、チップは、シングル・チップ・パッケージ（プラスチック・キャリア、マザーボード又は他の高次キャリアに取付けるための導線を有するといった）、又はマルチ・チップ・キャリア（表面インタコネクション又は埋込インタコネクトのいずれか、又は両方を有するセラミック・キャリアといった）に搭載することができる。いかなる場合においても、チップは、その後、（ａ）マザーボードといった中間製品又は（ｂ）最終製品のいずれかの部分として他のチップ、分離した回路要素、及び他の信号処理デバイス又はこれらの組み合わせと一体化される。最終製品は、集積回路を含むいかなる製品であり、玩具及び他のローエンド・アプリケーションからディスプレイ、キーボード、又は他の入力デバイス及び中央処理装置を有するより発展したコンピュータ製品とすることができる。

材料組成物は、掲載した要素、例えばＳｉＧｅといった見地から説明したことについて理解されるべきである。これらの組成物は、組成物の範囲内で要素の異なる割合を含み、例えばＳｉＧｅは、ＳｉｘＧｅ１－ｘであって、ｘが１以下のものなどを含むことができる。加えて、組成物において他の要素を含むことができ、かつ他の元素は、本発明の原理に従い依然として機能することができる。追加の要素を有する組成物は、本明細書において合金として参照する。

明細書における本原理の“一つの実施形態”又は“一実施形態”という参照は、他の変更例に加え、特定の特性、構造、特徴及び実施形態に関連してそのように言及されたものが本発明の原理の少なくとも１つの実施形態に含まれることを意味する。したがって用語“一つの実施例において”又は“一実施例において”の意味するものは、明細書を通じて種々の箇所に出現するいかなる他の変更例当同様、すべてが同一の実施形態を参照する必要はない。

図におけるフローチャート及びブロック図は、本発明の種々の実施形態にしたがい、システム、方法、及びコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能、及び操作を例示する。この観点において、フローチャート又はブロック図の各ブロックは、モジュール、セグメント又は命令の部分を表すことかでき、これらは、特定の論理的機能（又は複数の機能）を実装するための１つ又はそれ以上の実行可能な命令を含む。いくつかの代替的な実装においては、ブロックにおいて記述された機能は、図示した以外の順序で実行することができる。例えば、連続して示された２つのブロックは、含まれる機能に応じて、実質的に同時的に、又は複数のブロックは、時として逆の順番で実行することができる。またブロック図及びフローチャートの図示の各ブロック、又はこれらの両方及びブロック図中のブロックの組み合わせ及びフローチャートの図示又はこれらの組み合わせは、特定の機能又は動作を実行するか又は特定の目的のハードウェア及びコンピュータ命令を遂行する特定目的のハードウェアに基づいたシステムにより実装することができることを指摘する。

本明細書で使用した用語は、特定の実施例のみを説明するための目的であり、本発明を限定することを意図しない。本明細書で使用されるように、単数形式“ａ”、“ａｎ”、及び“ｔｈｅ”は、文脈が明確にそれ以外を示さない限り、同様に複数の形態を含むことを意図する。さらに、用語“含む”及び“含んでいる”は、本明細書において使用される場合、言及された特徴、整数、ステップ、操作、要素、及びコンポーネント又はそれらの組み合わせの存在を特定するが、１つ又はそれ以上の他の特徴、整数、ステップ、操作、要素、コンポーネント、及びそれらのグループ又はそれらの組み合わせを除外しない。

請求項における対応する構造、材料、動作、及び手段又はステップに機能要素を追加した全ての均等範囲は、請求項に特に記載されたものとして他の請求項に記載された要素との組み合わせにおいて機能するためのいかなる構造、材料、又は動作を含むことを意図する。本発明の種々の実施形態の記述は、例示の目的のために提示されるが、開示された実施形態を排他的なものとしたり、又は限定したりすることを意図しない。多くの修正例及び変形例は、当業者に対し説明した実施形態の範囲及び精神から逸脱することなく自明であろう。本明細書において使用した用語は、実施形態の原理、市場において見出される技術を越えた実際の用途又は技術的改善を最良に説明するべく、又は通常技術以外に本明細書に開示された実施形態を理解させるべく選択されたものである。

Claims (10)

1. 相変化メモリ（ＰＣＭ）デバイスであって、
   誘電体層と、
   前記誘電体層の内部に配置された底部電極と、
   前記底部電極の上に配置され、かつ導電性酸化物の薄膜の上に配置されたＡｌから形成される金属層を含むライナ材料と、
   前記ライナ材料の上に配置された相変化材料と、
   前記相変化材料の上、かつ前記誘電体層の内部に配置されたトップ電極と
   を含む相変化メモリ（ＰＣＭ）デバイス。
2. 前記底部電極は、第１の金属及び第１の金属窒化物のうちの１つから形成され、前記トップ電極は、第２の金属及び第２の金属窒化物のうちの１つから形成されており、前記底部電極及び前記トップ電極は、同一の材料及び異なった材料のうちの１つから形成される、
   請求項１に記載のＰＣＭ。
3. 前記ライナ材料及び前記相変化材料は、前記誘電体層の内部に配置される、請求項１又は２に記載のＰＣＭ。
4. 前記誘電体層は、第１の誘電体層と、第２の誘電体層とを含み、前記底部電極は、前記第１の誘電体層の内部に形成され、前記トップ電極は前記第２の誘電体層の内部に形成されており、
   前記ライナ材料及び前記相変化材料は、前記第１の誘電体層と前記第２の誘電体層との間の中間層に形成されたビアの内部に配置され、
   さらに、前記ライナ材料は、前記トップ電極及び前記底部電極に接触する、
   請求項１～３のいずれか１項に記載のＰＣＭ。
5. 前記導電性酸化物の薄膜は、ＡｌドープのＺｎＯ（ＡＺＯ）、ドープされた酸化インジウム（ＩＴＯ）、及びドープされた金属酸化物のうちの１つである、請求項１～４のいずれか一項に記載のＰＣＭ。
6. 前記誘電体層は、複数の誘電体層を含む、請求項１～５のいずれか１項に記載のＰＣＭ。
7. 相変化メモリ（ＰＣＭ）デバイスの製造方法であって、
   基板を提供すること、
   底部電極が第１の誘電体層の内部に配置され、前記底部電極及び前記第１の誘電体層が前記基板の上に配置された前記第１の誘電体層及び前記底部電極を含む第１の構造を形成すること、
   前記底部電極の上、かつ第２の誘電体層の内部に配置されたライナ材料を、
   前記底部電極の上に導電性酸化物の薄膜を形成すること、及び
   前記導電性酸化物の薄膜の上に金属層を形成すること
   により形成すること、
   前記ライナ材料の上、かつ第３の誘電体層の内部に相変化材料を形成すること、及び
   前記相変化材料の上、かつ第４の誘電体層の内部に配置されたトップ電極を形成すること
   を含む相変化メモリ（ＰＣＭ）の製造方法。
8. 前記底部電極は、第１の金属又は金属窒化物から形成され、前記トップ電極は、第２の金属又は金属窒化物から形成され、前記第１の金属窒化物及び前記第２の金属窒化物は、同一の金属窒化物及び異なる窒化物のうちの１つである、
   請求項７に記載の方法。
9. 前記導電性酸化物の薄膜は、ＡｌドープのＺｎＯ（ＡＺＯ）、ドープされた酸化インジウム（ＩＴＯ）、及びドープされた金属酸化物の内の１つである、請求項７～請求項８のいずれか一項に記載の方法。
10. さらに前記第１、第２、第３、及び第４の誘電体層を順に堆積してパターンニングすることを含む請求項７～９のいずれか１項に記載の方法。