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JP7655683B2 - ３次元水平ｎｏｒ型メモリアレイの製造方法 - Google Patents
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Description

本発明は、集積回路の製造方法に関する。詳細には、本発明は、３次元水平ＮＯＲ型メモリストリングの製造方法に関する。
非仮特許出願には、水平な半導体アクティブストリップに沿って形成された、ＮＯＲ型メモリストリングとして構成される薄膜ストレージトランジスタ（ＨＮＯＲデバイス）を形成するための方法が開示されている。この非仮特許出願の教示によれば、ＨＮＯＲデバイスは、不揮発性メモリ（「ＮＶＭ」）デバイス及び準揮発性メモリ（「ＱＶＭ」）デバイスのいずれとしても使用できる。
非仮特許出願Ｉには、図５ｃ～図５ｅ及びそれに関連する段落０１４２～段落０１５０の説明（２０１４年の出版物に掲載）において、犠牲層（ＳＡＣ－１）を低ドープシリコン材料又はポリシリコン材料で置換することによりＨＮＯＲデバイスのチャネル領域を形成するステップが開示されている。
本発明は、改良されたチャネル領域を有する薄膜ストレージトランジスタ（例えばＨＮＯＲデバイス）を作製するための方法を提供する。本発明に係るいくつかの実施形態によれば、この方法は、（１）半導体基板の平坦な表面上に、平坦な表面に対して実質的に平行をなす第１の方向に沿って互いに離間された、半導体材料からなる複数のアクティブスタックを形成するステップであって、各アクティブスタックが、（ｉ）平坦な表面に対して実質的に平行をなし、かつ第１の方向に対して実質的に垂直をなす第２の方向に沿って長手方向に延在し、かつ、（ｉｉ）それぞれが、（ａ）第２の方向に沿って延在し、かつ（ｂ）第１の導電型を有する第１の半導体層及び第２の半導体層、並びに第１の半導体層と第２の半導体層との間に配置された犠牲層を含む、１以上のアクティブストリップを含む、該ステップと、（２）アクティブスタック上に亘って保護層を設けるステップと、（３）保護層を貫通し、隣接するアクティブスタックのうちの少なくとも一方の側壁を露出させるように、隣接するアクティブスタック間に複数のシャフトを形成するステップと、（４）アクティブストリップの露出した側壁からアクティブストリップの犠牲層の大部分に至るまでの部分を除去することにより、犠牲層に代えてキャビティを形成するように、アクティブスタックから犠牲層を選択的に除去するためのエッチング液を提供するステップと、（５）第１の半導体層及び第２の半導体層にそれぞれ当接する第１の部分及び第２の部分を有し、かつ第１の導電型と反対の導電型である第２の導電型を有する第３の半導体層を、コンフォーマルに堆積するステップと、（６）第１の半導体層、第２の半導体層、及び第３の半導体層を、第１の半導体層及び第２の半導体層中のドーパントがアクティブストリップの第３の半導体層の第１の部分及び第２の部分内に拡散して、第３の半導体層の第１の部分及び第２の部分を第２の導電型から第１の導電型に変化させることが可能な温度下に曝すステップと、を含む。
本発明に係る一実施形態（「電荷トラップ層先行プロセス」）によれば、この方法は、保護層を設けるステップの前に、（ｉ）アクティブストリップの側壁上に電荷トラップ複層を形成し、かつ、（ｉｉ）隣接するアクティブスタック間に、隣接するアクティブスタックの電荷トラップ複層と当接するローカルワード線を形成するステップを更に含む。電荷トラップ複層を形成するステップは、（ｉ）トンネル誘電体層、（ｉｉ）電荷トラップ層、及び、（ｉｉｉ）ブロッキング誘電体層を形成するステップを含む。トンネル誘電体層の形成は、（ｉ）アクティブスタックの側壁上に窒化シリコン層を堆積させるステップと、（ｉｉ）窒化シリコン層の一部が酸化窒化シリコン層をなすように、窒化シリコン層を酸化させるステップと、を含んでもよい。窒化シリコン層の酸化されていない部分は、除去されてもよいし、残されたままでもよい。
本発明に係る別の実施形態（「チャネル先行プロセス」）によれば、第３の半導体層をコンフォーマルに堆積させるステップの後に、（ａ）保護層を除去するステップと、（ｂ）（ｉ）アクティブスタックの側壁上に電荷トラップ複層を形成し、かつ、（ｉｉ）隣接するアクティブスタック間に、隣接するアクティブスタックの電荷トラップ複層と当接するローカルワード線を形成するステップと、を更に含む。電荷トラップ複層の形成は、（ｉ）トンネル誘電体層、（ｉｉ）電荷トラップ層、及び、（ｉｉｉ）ブロッキング誘電体層を形成するステップを含む。チャネル先行プロセスでは、保護層を設けるステップが、アクティブスタックの側壁上にコンフォーマルな窒化シリコン層を堆積させるサブステップと、後にコンフォーマルに堆積される第３の半導体層がアクティブスタックの側壁と対向する側の側壁上に堆積されたコンフォーマルな窒化シリコンと当接する第３の半導体層の第３の部分及び第４の部分を生じさせるように、ポリシリコン層を堆積させるサブステップと、を含む。
本発明に係る方法によれば、ローカルワード線がゲート電極を形成し、ローカルワード線に当接している電荷トラップ複層がストレージ層を形成し、電荷トラップ複層のトンネル誘電体層に当接している第３の半導体層の第３の部分及び第４の部分が、チャネル領域を形成し、第３の半導体層及び第４の半導体層が、薄膜ストレージトランジスタのソース領域及びドレイン領域を形成する。アクティブストリップの一方側に沿った、隣接する薄膜ストレージトランジスタは、ＮＯＲ型メモリストリングを形成する。一実施形態では、薄膜ストレージトランジスタが、ローカルワード線が０ボルトにバイアスされた場合に実質的に空乏状態となるチャネル領域を有する。ストレージ層の電荷トラップ構成要素を含む層は、シリコンリッチな窒化シリコン、シリコンのナノ結晶、ゲルマニウム、及び窒化シリコン又は酸化シリコンが埋め込まれたナノドット材料のうちから選択される１以上の材料を含む。ＱＶＭへの応用を考えた場合、トンネル誘電体層が０．０～４．０ｎｍの範囲の厚さを有するとよい。或いは、ＮＶＭへの応用を考えた場合、トンネル誘電体層が４．０～７．０ｎｍの範囲の厚さを有するとよい。薄膜ストレージトランジスタのソース領域及びドレイン領域中のドーパントは、リン、ヒ素、アンチモン、ビスマス、又はこれらの組み合わせのうちのいずれでもよい。
本発明は、例えばＨＮＯＲデバイスなどの薄膜記憶トランジスタにおいて、チャネル領域と、それに当接するソース領域及びドレイン領域との間に、ロバストな電気的接触を提供する。このロバストな接触により、ＨＮＯＲデバイスにおける順方向電流、及びアクティブスタックのアクティブストリップのＨＮＯＲデバイス間の均一性が改善される。このような均一性の利点は、同一の半導体ダイ又はウェハ上に形成されたすべてのＨＮＯＲデバイスの間で達成される可能性がある。
一実施形態では、本発明は、アクティブストリップの反対側に位置する隣接するＨＮＯＲデバイスのチャネル領域の間にエアギャップを提供する。このエアギャップは、アクティブストリップに沿って隣接する薄膜ストレージトランジスタ間における阻害（電気干渉）を低減する。
一実施形態では、本発明に係る薄膜ストレージトランジスタのチャネル領域は、ソース層及びドレイン層、並びに電荷トラップ層を形成した後に形成される。これにより、隣接する高ドープのソース領域及びドレイン領域からチャネル領域へのドーパントの拡散に悪影響を及ぼす可能性のある熱的ステップが、チャネル領域の形成前に実施されてもよい。
本発明は、添付の図面と併せて、以下の詳細な説明を参照することにより、より良く理解できるであろう。
図１は、ＨＮＯＲデバイス形成の中間ステップにおいて、半導体基板６上に形成される例示的なアクティブスタック１０、２０、３０、４０を含む半導体構造体１５０を示す図であり、各アクティブスタックは、ＨＮＯＲデバイスの４つの例示的なアクティブストリップ（又は層）０～３を含む。 図２は、例えば低圧化学気相成長法（ＬＰＣＶＤ）を用いて薄い窒化シリコン（ＳｉＮ）層１１０及び第２の犠牲材料層（ＳＡＣ－２層）１２０が堆積された後の、図１の半導体構造体１５０を示す。 図３は、各々が隣接するアクティブスタックの間に設けられ、かつ各アクティブスタックのアクティブストリップ０の底部に至る又はその下方に至る垂直シャフトを形成するために、フォトリソグラフィ技術を用いてパターニングすることにより、ＳＡＣ－２層１２０の一部及びその下のＳｉＮ層１１０の部分の両方が異方的に除去された図２の半導体構造体１５０を示す。 図４は、ＳＡＣ－１層７０を、フッ化水素酸（ＨＦ）を用いた等方的エッチングで除去した後の、図３の半導体構造体１５０を示している。 図５は、ｉｎ－ｓｉｔｕの薄いＰドープシリコン層１６０を堆積した後の、図４の半導体構造体１５０を示している。 図６は、異方的エッチング又は横方向エッチングによって、キャビティ１６５の外側の露出面（すなわち、参照符号１７０で示される領域及びシャフト１３０の内部）からＰドープシリコン層１６０及び堆積された薄い誘電体層を除去した後の、図５の半導体構造体１５０を示す。 図７は、列１３０のシャフト（図示せず）に酸化ケイ素（例えば、ＳｉＯ_２）を堆積し、ＳＡＣ－２層１２０及びＳｉＮ層１１０を共に除去した後の、図６の半導体構造体１５０を示す。 図８Ａは、電荷トラップ層１８１を堆積し、各アクティブスタックの互いに対向する側部に垂直ローカルワード線１８２、１８３を形成した後の半導体構造体１５０を示す。 図８Ｂは、アクティブストリップの互いに対向する側部に位置する薄膜ストレージトランジスタを詳細に示す断面図である。 図９Ａは、例えば、電荷トラップ三重層１９１及びローカルワード線１８２、１８３を形成した後の、アクティブスタック１０のアクティブストリップを詳細に示す断面図である。 図９Ｂは、例えば、電荷トラップ層１９１ａ、ローカルワード線１８２、１８３、及びＰドープチャネル領域１６１、１６２を形成した後の、アクティブスタック１０のアクティブストリップを詳細に示す断面図である。
この詳細な説明では、本発明の一実施形態について説明したプロセスステップは、他の実施形態と組み合わせて使用するように明示的に説明されていない場合でも、そのようなプロセスステップを他の実施形態で使用することができる。明示的に記載されない限り、本明細書で方法が２以上の定義されたステップを有するものとして記載される場合、定義されたステップは、任意の順序で、又は同時に実施することが可能である。また、本明細書に記載の方法は、定義された任意のステップの前に、定義された任意の２つステップ間に、又は定義された任意の数のステップが実施された後に実施される、１以上の他のステップを含むことができる。
図１は、ＨＮＯＲデバイス形成の中間ステップにおいて、半導体基板６上に形成される例示的なアクティブスタック１０、２０、３０、４０を含む半導体構造体１５０を示す図である。各アクティブスタックは、ＨＮＯＲデバイスの、４つの例示的なアクティブストリップ（又は層）０～３を含む。図１では、４つのアクティブスタックの各々において、ＨＮＯＲデバイスのアクティブストリップが４つのみ示されているが、アクティブストリップの数及びアクティブスタックの数は、単に例示のためにのみ与えられているものであり、任意の数のアクティブスタック及び任意の数（例えば、１、２、４、８、１２、１６、又はそれを超える数）のアクティブストリップが設けられてもよい。半導体基板内又は半導体基板上には、ＨＮＯＲデバイスの動作用補助回路（図示せず）が形成されてもよい。そのような回路には、例えば、デコーダ、センスアンプ、電圧源、及び制御論理回路が挙げられる。これらの回路は、導体充填ビア、埋設コンタクト、相互接続導体層、又は任意の適切な方法によって、ＨＮＯＲデバイスに電気的に接続され得る。アクティブスタック１０、２０、３０、４０は、所定の距離をもって互いに離間されている。その構造的整合性を確実にするために、ブレース（図示せず）が設けられてもよい。
図１に示すように、アクティブストリップ０～３は、それぞれ、（ｉ）誘電体層１００、（ｉｉ）金属ストラッピング層９０を有するソース層８０、（ｉｉｉ）犠牲層（ＳＡＣ－１層）７０、及び（ｉｖ）金属ストラッピング層５０を有するドレイン層６０を含む。 ＳＡＣ－１層は、例えば、シリコン酸化物（例えばＳｉＯ２）である。誘電体層１００は、アクティブスタック中の互いに隣接するアクティブストリップ同士を、互いに電気的に絶縁している。金属ストラッピング層５０、９０は、非仮特許出願ＩＩに開示された置換方法を用いて形成されてもよい。この詳細な説明における例では、ソース層８０及びドレイン層６０は、例えば、１．０×１０２０ｃｍ－３を超えるドーパント濃度でｎ＋ドープされている（例えば、リン、ヒ素、アンチモン、ビスマス、又はこれらのドーパントの任意の組み合わせでドープされている）。
図２は、例えば低圧化学気相成長法（ＬＰＣＶＤ）を用いて薄い窒化シリコン（ＳｉＮ）層１１０及び第２の犠牲材料層（ＳＡＣ－２層）１２０が堆積された後の、図１の半導体構造体１５０を示す。ＳｉＮ層１１０は、アクティブスタック１０、２０、３０、４０の側壁及び上面をコーティングしている。ＳＡＣ－２層１２０（ＳｉＮ層１１０より厚くてもよいし、また、ポリシリコン又はゲルマニウムから形成されてもよい）は、隣接するアクティブスタック間の溝を充填している。
その後、図３に示すように、各々が隣接するアクティブスタックの間に設けられ、かつ各アクティブスタックのアクティブストリップ０の底部に至る又はその下方に至る垂直シャフトを形成することを目的として、フォトリソグラフィ技術を用いて半導体構造体１５０をパターニングすることにより、ＳＡＣ－２層１２０の一部、及びその下のＳｉＮ層１１０の部分の両方を、異方的に除去する。ＳＡＣ－２層１２０を異方的に除去した後、その下のＳｉＮ層１１０を、例えば高温のリン酸を用いて除去してもよい。残留物は、ブリーフな等方的エッチングを行うことによって、列１３０のシャフトから除去されてもよい。各シャフトは、各アクティブスタック内のそれぞれのアクティブストリップの側壁の垂直部分を露出させている。図３では、アクティブスタック１０、２０、３０、４０のための単一の列のシャフトのみを示しているが、このようなシャフトの列を２以上形成してもよい。この場合、シャフトの各列は、それに隣接する列から、アクティブスタックの長さに沿って所定距離だけ離間させるとよい。
図４は、フッ化水素酸（ＨＦ）を用いた等方的エッチングによりＳＡＣ－１層７０を除去した後の、図３の半導体構造体１５０を示している。高い選択性を有するＨＦエッチングにおいては、アクティブストリップの他の層に対するエッチングレートよりもＳＡＣ－１層７０に対するエッチングレートが高い。ＨＦエッチング液は、まず、各アクティブストリップのＳＡＣ－１層７０の側壁における、シャフトによって露出した部分に、開口部１３５を形成する。次いで、ＨＦエッチング液が、開口部１３５からアクティブストリップの長手方向に沿って両方向に進むことにより、ＳＡＣ－１層７０の残りの部分が除去される。図４は、ＨＦエッチングによってＳＡＣ－１層７０を除去した後の半導体構造体１５０を示す図であり、結果として、除去されたＳＡＣ－１層の代わりに、空気で充填されたキャビティ又はトンネル１４０が形成されている。
図５は、例えばＬＰＣＶＤ技術を用いて、比較的低い温度（例えば約５５０℃）でｉｎ－ｓｉｔｕの薄いＰドープシリコン層１６０（例えば、厚さ３．０～２０．０ｎｍ）を堆積した後の、図４の半導体構造体１５０を示す図である。結果として得られるＰドープシリコン層１６０は、ステップカバレージ及び厚さの均一性が良好である。平滑な表面を得るために、初めにＰドープシリコン層１６０をアモルファスシリコンとして堆積し、その後、より高い温度下で該シリコンを再結晶化してもよい。或いは、Ｐドープシリコン層１６０は、より高い温度下で、多結晶シリコンとして堆積されてもよい。Ｐドープシリコン層１６０は、全てのフィーチャの側壁をコンフォーマルにコーティングし、これにより、各アクティブストリップの長さ方向に沿ってキャビティ１６５（すなわち、節減されたキャビティ１４０）を囲む壁部１６１、１６２、１６３、１６４が形成される（すなわち、Ｐドープシリコン層１６０は、各アクティブストリップにマカロニ形状の管状体を形成する）。
図５に示すように、各アクティブストリップの互いに対向する側部に沿って延びる壁部１６１、１６２は、短辺（shorter extents）に沿う領域において、アクティブストリップの隣接するソース層８０及びドレイン層６０とジャンクション接触している。Ｐドープシリコン層１６０の頂部に位置する壁部１６３及び底部に位置する壁部１６４は、長辺（longer extents）に沿う領域において、それぞれ対応するソース層８０及びドレイン層６０と密接している。その結果、壁部１６３、１６４は、その後のアニールステップによって、ソース層８０及びドレイン層６０中のｎ＋＋ドーパントが接触している領域を介して壁部１６３、１６４に拡散すると、ｎ＋＋ドープされることとなる。しかしながら、重要なことは、長辺に沿う領域においてソース層８０及びドレイン層６０に接触している壁部１６１、１６２は、再結晶後、Ｐドープされた状態に維持されるべく体積的に制約を受けているという点である。これは、薄い再結晶Ｐドープチャネル領域（すなわち、壁部１６１、１６２）におけるｎ＋＋型ドーパント（例えば、ヒ素又はアンチモン）の熱拡散が、壁部１６３、１６４のバルク多結晶シリコンにおけるｎ＋＋型ドーパントの熱拡散よりも遥かに（おそらく桁違いに）遅いことが原因である。その結果、比較的短く薄いチャネル（例えば、１００．０ｎｍ以下の長さ及び３０．０ｎｍ以下の厚さを有するチャネル）であっても、壁部１６１、１６２のＰドープチャネル領域は、トランジスタのソースドレイン間におけるパンチスルーを回避することができる。キャビティ１６５は、空気で充填された状態（すなわち、エアギャップ）のままでもよいし、又は、各アクティブストリップの開口部１３５を介して誘電体材料を堆積することにより、部分的に充填されていてもよい。適切な誘電体材料としては、例えば、酸化ケイ素（図示せず）が挙げられる。空気で充填されたままであっても、誘電体材料の堆積により部分的に充填されていても、アクティブストリップの互いに対向する側壁上のＰドープチャネル領域１６１、１６２間のキャビティ１６５には誘電体による分離が提供されている。
図６は、異方的エッチング又は横方向エッチングによって、キャビティ１６５の外側の露出面（すなわち、参照符号１７０で示される領域及びシャフト１３０の内部）からＰドープシリコン層１６０及び堆積された薄い誘電体層を除去した後の、図５の半導体構造体１５０を示す。等方的エッチングを短時間行うことにより、シャフト（例えば列１３０）の垂直側壁からＰドープシリコンの残留物を更に除去してもよい。しかしながら、各アクティブストリップのキャビティ１６５中のＰドープシリコンが、開口部１３５から数ｎｍを超えて実質的にインタクトに維持されることを確実にすべく注意する必要がある。
図７は、列１３０のシャフト（図示せず）に酸化ケイ素（例えば、ＳｉＯ２）を堆積し、ＳＡＣ－２層１２０及びＳｉＮ層１１０を共に除去した後の、図６の半導体構造体１５０を示す。列１３０のシャフトに堆積した後、酸化ケイ素は、エッチングバック技術又は化学的機械的研磨（ＣＭＰ）技術のいずれかを用いて平坦化されてもよい。結果として得られた酸化ケイ素は、背高の多層アクティブスタック１０、２０、３０、４０内の長いアクティブストリップに機械的安定性を与える酸化ケイ素ブレース１８０を形成する。その後、犠牲層１２０及びＳｉＮ層１１０は、選択的エッチングによって除去されてもよい。
図８Ａは、電荷トラップ層１８１を堆積し、各アクティブスタックの互いに対向する側部に垂直ローカルワード線１８２、１８３を形成した後の半導体構造体１５０を示す。電荷トラップ層１８１（例えば、酸化物－窒化物－酸化物（ＯＮＯ）三重層）の堆積及びローカルワード線１８１、１８２の形成は、上記の参照によって本明細書中に組み込まれた非仮特許出願ＩＩＩに開示の製造方法に従って行われてもよい。ローカルワード線は、例えばポリシリコンなどの導電性材料から形成されてもよい。
図８Ｂは、アクティブストリップの互いに対向する側部に位置する薄膜ストレージトランジスタを詳細に示す断面図である。図８Ｂに示すように、破線は領域１８９を囲んでおり、この領域には、（ゲート電極を形成する）ローカルワード線１８３、電荷トラップ層１８１（例えば、ＯＮＯ三重層）、並びに、ｎ＋＋ドープソース層８０及びｎ＋＋ドープドレイン層６０とジャンクション接続しているＰドープチャネル領域１６１が含まれる。領域１８９は、薄膜ストレージトランジスタを表す。領域１９０には、ローカルワード線１８２、電荷トラップ層１８１（例えば、ＯＮＯ三重層）、並びに、ｎ＋＋ドープソース層８０及びｎ＋＋ドープドレイン層６０とジャンクション接続しているＰドープチャネル領域１６２が含まれ、領域１９０は、同様に、アクティブストリップの、薄膜ストレージトランジスタ１８９の反対側の側部に、薄膜ストレージトランジスタを形成している。上述した、電荷トラップ層１８１を設ける前にＰドープチャネル領域１６１、１６２を形成するプロセスは、次に説明する代替実施形態のプロセス（「電荷トラップ層先行プロセス」）と区別するために、本明細書では「チャネル先行」プロセスと称する。
電荷トラップ層先行プロセスでは、上述のチャネル先行プロセスとは異なり、電荷トラップ層の形成後にＰドープチャネル領域が形成されることにより、本発明の薄膜ストレージトランジスタが作製される。これらの代替プロセスでは、ＳＡＣ－２層１２０（図２参照）を堆積する前に、図１の半導体構造体１５０上に、電荷トラップ層及びローカルワード線が形成される。図９Ａは、例えば、電荷トラップ三重層１９１及びローカルワード線１８２、１８３を形成した後の、アクティブスタック１０のアクティブストリップを詳細に示す断面図である。
図９Ａに示す例では、ＳＡＣ－１層７０に酸化シリコンを用いる代わりに、ＳＡＣ－１層７０は、例えば、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム、又は窒化シリコンを用いて形成されてもよい。電荷トラップ三重層１９１は、極薄のトンネル酸化物層１９１－１と、電荷トラップ層１９１－２と、ブロッキング誘電体層１９１－３と、を含む。トンネル酸化物層１９１－１は、プログラミング又は消去操作がダイレクト・トンネリングで達成される用途（例えばＱＶＭ用途）において、０．０～４．０ｎｍの厚さを有してもよいし、又は、プログラミング及び消去操作がファウラー－ノルドハイムトンネルで達成される用途（例えばＮＶＭ用途）において、４．０～７．０ｎｍの厚さを有してもよい。電荷トラップ層１９１－２は、誘電体材料（例えば、シリコンリッチな窒化シリコン、シリコンのナノ結晶、ゲルマニウム又は他のナノドット材料が埋め込まれた窒化シリコン又は酸化シリコン、若しくは他の適切な電荷トラップ材料）によって形成され、かつ２．０～７．０ｎｍの厚さを有する。ブロッキング誘電体層１９１－３は、当業者に知られているように、酸化ケイ素、酸化アルミニウム、高誘電率を有する他の誘電体材料、又はこれらの材料の任意の組み合わせによって形成され、かつ３．０～８．０ｎｍの厚さを有する。電荷トラップ三重層１９１及びローカルワード線は、チャネル先行プロセスに関して上述したプロセスと実質的に同じ方法（例えば、非仮特許出願ＩＩＩに開示されているプロセス）を用いて形成されてもよい。
その後、ＳＡＣ－２層１２０を堆積した後、図３に関して上述した技術と実質的に同じ技術を用いて、１つ又は複数のシャフトの列（例えば、図３の列１３０）を形成してもよい。隣接するシャフトの列は、アクティブスタック１０、２０、３０、４０の長さ方向に沿って、所定の数のローカルワード線をもって互いに離間され得る。隣接するシャフトの列のための開口部は、例えば、６４個、１２８個、又は任意の適切な数のローカルワード線ごとに設けられる。図３に示すシャフトの列１３０のように、各シャフトは、各アクティブストリップのＳＡＣ－１層７０の側壁において開口部（例えば、図４に示す開口部１３５）を露出させる。シャフトで実施されるエッチングステップの間、ＳＡＣ－２層１２０が、電荷トラップ三重層（例えば、図９Ａの電荷トラップ三重層１９１）を完全に保護するように注意する必要がある。ＳＡＣ－１層７０が選択性エッチングによって除去され、これにより、各アクティブストリップに細長の中空キャビティ又はトンネル１４０が残されてもよい。ＳＡＣ－１層７０は、選択されたエッチング液に関連する高いエッチング選択性を有する材料から形成されるため、トンネル誘電体層１９１－１のエッチング速度よりも何倍も速いエッチング速度で選択されたエッチング液によって除去され、これによりトンネル誘電体層１９１－１の完全性（integrity）が維持され得ることに注意されたい。トンネル誘電体層１９１－１が比較的厚いシリコン酸化物であり得るＮＶＭ用途においては、この選択的なエッチングは容易に達成することができる。しかしながら、トンネル酸化物層１９１－１が「極薄」であることが予想されるＱＶＭ用途では、選択的エッチングによるＳＡＣ－１材料の除去中に、このトンネル酸化物の原子層が１層又は２層失われることさえも望ましくない。ＳＡＣ－１層７０の除去中に極薄のトンネル酸化物層１９１－１を完全に保護するために、電荷トラップ三重層ではなく、例えば図９Ｂの電荷トラップ四重層１９１ａに示される電荷トラップ四重層が使用されてもよい。
図９Ｂは、例えば、電荷トラップ層１９１ａ、ローカルワード線１８２、１８３、及びＰドープチャネル領域１６１、１６２を形成した後の、アクティブスタック１０のアクティブストリップを詳細に示す断面図である。図９Ｂでは、ＳＡＣ－１層７０上に電荷トラップ三重層（例えば、極薄のトンネル酸化物／電荷トラップ窒化物／ブロッキング酸化物又はＯＮＯ三重層）が形成されるのではなく、電荷トラップ（ＮＯＮＯ）四重層１９１ａが設けられている。図９Ｂに示すように、ＮＯＮＯ四重層１９１ａは、窒化物界面層１９１－０、極薄トンネル誘電体層１９１－１（例えば、酸窒化物層）、電荷トラップ層１９２－２（例えば、窒化シリコン層）、及びブロッキング酸化物層１９２－３を含む。窒化シリコン界面層１９１－０及び極薄トンネル誘電体層１９１－１を形成するために、まず、ＳＡＣ－１層７０の平滑露出面上に、１．０～４．０ｎｍの厚さを有する窒化シリコン層を堆積させてもよい。その後、堆積された窒化シリコン層は、完全にではなく部分的に酸化される。この酸化は、高温下（例えば、６００～８００℃）で、又はプラズマアシストステップを用いた低温下で行われる。この酸化ステップにより、窒化シリコン層の外側が極薄の酸窒化層となり、これがトンネル絶縁層１９１－１となる。窒化シリコン層の未酸化部分は、窒化シリコン界面層１９１－０となる。窒化シリコンの酸化は、所望の厚さ（１ｎｍ未満であっても可）を有する高品質のトンネル誘電体層、及び成長したトンネル誘電体層１９１－１と窒化シリコン界面層１９１－０との間の一貫した滑らかな界面を提供すべく制御可能である比較的低速なプロセスであるため、極薄のトンネル誘電体層１９１－１は、厚さが良好に制御された高品質の誘電体をなす。電荷トラップ層１９１－２及びブロッキング誘電体層１９１－３は、上述の方法と実質的に同じ方法で形成されてもよい。
キャビティ１４０を提供するためのＳＡＣ－１層７０の除去は、図３～図４に関して上述した方法と実質的に同じ方法で実施されてもよい。窒化シリコン界面層１９１－０が酸化後に１ｎｍの数分の１程度の薄さであっても、ＳＡＣ－１層７０の選択的なエッチング除去の間、トンネル誘電体層１９１－１を保護するのに十分であろう。窒化シリコン界面層１９１－０は、その後、酸化シリコンに対する高いエッチング選択性を有する迅速な等方的窒化物エッチング（例えば、高温リン酸エッチング）によって除去されてもよい。或いは、窒化シリコン界面層１９１－０は、使用されることとなるダイレクト・トンネル・プログラミング又は消去操作に著しく干渉しない程度に十分に薄い限り、そのままに維持されてもよい。
ＳＡＣ－１層７０、及び任意選択で窒化シリコン界面層１９１－０を除去した後、Ｐドープチャネル領域１６１、１６２が、図６に関して上述した方法と実質的に同じ方法で形成されてもよい。これにより得られるアクティブストリップは、図９Ｂにおいて断面図で示されている。Ｐドープチャネル領域１６１、１６２は、３～１５ｎｍの厚さであってもよく、比較的低い正のネイティブ閾値電圧（例えば、０．５～１．５Ｖ）を提供するように選択されたｉｎ－ｓｉｔｕのドーパント濃度を有する。図９Ｂのストレージトランジスタ１９９ａ、１９９ｂでは、チャネル領域１６１、１６２は、それぞれのワード線電圧が０ボルトのときに容易に枯渇するため、ソース層９０とドレイン層６０との間のサブ閾値リーク電流を最小にすることができる。
この電荷トラップ先行プロセスにおける利点としては、以下が挙げられる。（ａ）（チャネル領域１６１、１６２がまだ配置されていないため）ｎ＋ドーパントがソース層８０又はドレイン層６０からチャネル領域に熱拡散することを懸念することなく、電荷トラップ四重層１９１ａを形成及び高温下でアニールを行うことができる。（ｂ）Ｐドープチャネル領域（例えば、Ｐドープチャネル領域１６１、１６２）と窒化シリコン界面層１９１－０との間の界面は滑らかであり、かつネイティブな酸化物層が実質的に存在しない。これにより、界面状態の存在が低減され、かつ、アクティブスタック内のアクティブストリップ間、及び同一のダイ又はウェハ上のアクティブスタック間のアクティブストリップ間のタイトな閾値電圧及びチャネル移動度の分布が容易になる。
上記の詳細な説明は、本発明の特定の実施形態を例示するために提供されたものであって、本発明を限定することを意図したものではない。本発明の範囲内で、様々な変形及び改変が可能である。本発明の要旨は、添付の特許請求の範囲に記載されている。

Claims (31)

  1. メモリデバイスを作製する方法であって、
    半導体基板の平坦な表面上に、前記平坦な表面に対して実質的に平行をなす第１の方向に沿って互いに離間された、複数のアクティブスタックを形成するステップであって、各アクティブスタックが、
    （ｉ）前記平坦な表面に対して実質的に平行をなし、かつ前記第１の方向に対して実質的に垂直をなす第２の方向に沿って長手方向に延在し、かつ、
    （ｉｉ）それぞれが、（ａ）前記第２の方向に沿って延在し、かつ（ｂ）第１の導電型を有する第１の導電層及び第２の導電層、並びに前記第１の導電層と前記第２の導電層との間に配置された犠牲層を含む、１以上のアクティブストリップを含む、該ステップと、
    前記複数のアクティブスタックの側壁上にコンフォーマルな窒化シリコン層を堆積させ、次にポリシリコン層を堆積させることにより保護層を設けるステップと、
    隣接する前記アクティブスタックのうちの少なくとも一方の側壁を露出させるように、前記保護層に開口部を形成するステップと、
    前記アクティブストリップの前記犠牲層を実質的に除去することにより、前記犠牲層に代えてキャビティを形成するように、前記アクティブスタックから前記犠牲層を選択的にエッチングするステップと、
    前記第１の導電層及び前記第２の導電層にそれぞれ当接する第１の部分及び第２の部分を有する半導体層を、コンフォーマルに堆積するステップと、
    前記保護層を除去するステップと、
    前記複数のアクティブスタックの前記側壁上にデータストレージ層を形成し、それぞれが隣接する前記アクティブスタックの前記データストレージ層に当接するローカルワード線を、前記隣接する前記アクティブスタック間に形成するステップと、
    前記アクティブストリップの前記半導体層を実質的に除去することなく、前記開口部の各々の露出した前記側壁から前記半導体層を除去するステップと、
    前記半導体層を熱アニーリングするステップと、を含む方法。
  2. メモリデバイスを作製する方法であって、
    半導体基板の平坦な表面上に、前記平坦な表面に対して実質的に平行をなす第１の方向に沿って互いに離間された、複数のアクティブスタックを形成するステップであって、各アクティブスタックが、
    （ｉ）前記平坦な表面に対して実質的に平行をなし、かつ前記第１の方向に対して実質的に垂直をなす第２の方向に沿って長手方向に延在し、かつ、
    （ｉｉ）それぞれが、（ａ）前記第２の方向に沿って延在し、かつ（ｂ）第１の導電型を有する第１の導電層及び第２の導電層、並びに前記第１の導電層と前記第２の導電層との間に配置された犠牲層を含む、１以上のアクティブストリップを含む、該ステップと、
    （ｉ）前記複数のアクティブスタックの側壁上にデータストレージ層を形成し、かつ、（ｉｉ）それぞれが隣接する前記アクティブスタックの前記データストレージ層に当接するローカルワード線を、前記隣接する前記アクティブスタック間に形成するステップと、
    前記複数のアクティブスタックの上に保護層を設けるステップと、
    隣接する前記アクティブスタックのうちの少なくとも一方の側壁を露出させるように、前記アクティブスタックに前記保護層を貫通する開口部を形成するステップと、
    前記アクティブストリップの各々から前記犠牲層を選択的にエッチングするステップであって、前記犠牲層を実質的に除去することにより、前記犠牲層に代えてキャビティを形成する、該ステップと、
    前記第１の導電層及び前記第２の導電層にそれぞれ当接する第１の部分及び第２の部分を有する半導体層を、コンフォーマルに堆積するステップと、
    前記アクティブストリップの前記半導体層を実質的に除去することなく、前記開口部の各々の露出した前記側壁から前記半導体層を除去するステップと、
    前記半導体層を熱アニーリングするステップと、を含む方法。
  3. 請求項２に記載の方法であって、
    前記データストレージ層の形成が、（ｉ）トンネル誘電体層、（ｉｉ）電荷トラップ層、及び（ｉｉｉ）ブロッキング誘電体層を形成するステップを含む方法。
  4. 請求項３に記載の方法であって、
    前記トンネル誘電体層の形成が、（ｉ）前記アクティブスタックの前記側壁上に窒化シリコン層を堆積させるステップと、（ｉｉ）前記窒化シリコン層の一部が酸化窒化シリコン層をなすように前記窒化シリコン層を酸化させるステップと、を含む方法。
  5. 請求項４に記載の方法であって、
    前記半導体層を堆積させる前記ステップの前に、前記窒化シリコン層のうちの酸化されていない部分を除去するステップを更に含む方法。
  6. 請求項４に記載の方法であって、
    前記半導体層をコンフォーマルに堆積させる前記ステップが、それぞれ前記アクティブスタックの互いに対向する前記側壁の前記トンネル誘電体層に当接する、第３の部分及び第４の部分を生じさせる方法。
  7. 請求項６に記載の方法であって、
    前記ローカルワード線が、ゲート電極を形成し、
    前記データストレージ層が、前記ローカルワード線に当接し、
    前記データストレージ層の前記トンネル誘電体層に当接する、前記半導体層の前記第３の部分又は前記第４の部分が、チャネル領域を形成し、
    前記半導体層が、薄膜ストレージトランジスタのソース領域及びドレイン領域を形成する方法。
  8. 請求項７に記載の方法であって、
    前記薄膜ストレージトランジスタが、前記チャネル領域に当接する前記ローカルワード線が０ボルトにバイアスされた場合に実質的に空乏状態となるチャネル領域を有する方法。
  9. 請求項３に記載の方法であって、
    前記データストレージ層が、シリコンリッチな窒化シリコン、シリコンのナノ結晶、ゲルマニウム、及び窒化シリコン又は酸化シリコンが埋め込まれたナノドット材料のうちから選択される１以上の材料を含む方法。
  10. 請求項３に記載の方法であって、
    前記トンネル誘電体層が、０．０～４．０ｎｍの範囲の厚さを有する方法。
  11. 請求項３に記載の方法であって、
    前記トンネル誘電体層が、４．０～７．０ｎｍの範囲の厚さを有する方法。
  12. 請求項３に記載の方法であって、
    前記電荷トラップ層が、２．０～７．０ｎｍの範囲の厚さを有する方法。
  13. 請求項１に記載の方法であって、
    前記データストレージ層の形成が、少なくとも（ｉ）トンネル誘電体層、（ｉｉ）電荷トラップ層、及び（ｉｉｉ）ブロッキング誘電体層を形成するステップを含む方法。
  14. 請求項１に記載の方法であって、
    前記半導体層をコンフォーマルに堆積させる前記ステップが、それぞれ前記アクティブスタックの互いに対向する前記側壁上に堆積された前記コンフォーマルな窒化シリコンと当接する、前記半導体層の第３の部分及び第４の部分を生じさせる、方法。
  15. 請求項１４に記載の方法であって、
    前記ローカルワード線が、ゲート電極を形成し、
    前記ローカルワード線に当接している前記データストレージ層が、ストレージ層を形成し、
    前記データストレージ層に当接している前記半導体層の前記第３の部分又は前記第４の部分が、チャネル領域を形成し、
    前記半導体層が、薄膜ストレージトランジスタのソース領域及びドレイン領域を形成する方法。
  16. 請求項１５に記載の方法であって、
    前記アクティブストリップに沿った隣接する前記薄膜ストレージトランジスタが、ＮＯＲ型メモリストリングを形成する方法。
  17. 請求項１５に記載の方法であって、
    前記薄膜ストレージトランジスタが、前記ローカルワード線が０ボルトにバイアスされた場合に実質的に空乏状態となるチャネル領域を有する方法。
  18. 請求項１３に記載の方法であって、
    前記データストレージ層が、シリコンリッチな窒化シリコン、シリコンのナノ結晶、ゲルマニウム、及び窒化シリコン又は酸化シリコンが埋め込まれたナノドット材料のうちから選択される１以上の材料を含む方法。
  19. 請求項１３に記載の方法であって、
    前記トンネル誘電体層が、０．０～４．０ｎｍの範囲の厚さを有する方法。
  20. 請求項１３に記載の方法であって、
    前記トンネル誘電体層が、４．０～７．０ｎｍの範囲の厚さを有する方法。
  21. 請求項１３に記載の方法であって、
    前記電荷トラップ層が、２．０～７．０ｎｍの範囲の厚さを有する方法。
  22. 請求項１３に記載の方法であって、
    前記ブロッキング誘電体層が、３．０～８．０ｎｍの範囲の厚さを有する方法。
  23. 請求項１に記載の方法であって、
    前記半導体層は、ドーパントとして、リン、ヒ素、アンチモン、及びビスマスのうちの１つ以上を含む方法。
  24. 請求項１に記載の方法であって、
    前記アクティブストリップの各々に、前記第１の導電層に当接する第１の金属層、及び前記第２の導電層に当接する第２の金属層を形成するステップを更に含む方法。
  25. 請求項１に記載の方法であって、
    前記半導体層の第３の部分と第４の部分との間を分離するために、前記半導体層によって囲まれた空間内に誘電体材料を設けるステップを更に含む方法。
  26. 請求項１に記載の方法であって、
    前記半導体層によって囲まれた空間が、前記半導体層の第３の部分と第４の部分との間にエアギャップを形成する方法。
  27. 請求項１に記載の方法であって、
    前記アクティブストリップの前記半導体層が、前記キャビティを充填しない方法。
  28. 請求項１に記載の方法であって、
    前記犠牲層は、酸化シリコンを含む方法。
  29. 請求項１に記載の方法であって、
    前記犠牲層は、シリコンゲルマニウムを含む方法。
  30. 請求項１に記載の方法であって、
    前記半導体層を熱アニーリングすることにより、前記半導体層を再結晶化させる方法。
  31. 請求項１に記載の方法であって、
    前記第１の導電層及び前記第２の導電層は、それぞれ半導体材料で形成され、
    前記半導体層を熱アニーリングすることにより、前記第１の導電層及び前記第２の導電層中のドーパントが、前記アクティブストリップの前記半導体層の前記第１の部分及び前記第２の部分に拡散し、前記半導体層の前記第１の部分及び前記第２の部分を第１の導電型から第２の導電型に変化させる方法。
    7
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