JP7664101B2

JP7664101B2 - Method for manufacturing printed wiring board

Info

Publication number: JP7664101B2
Application number: JP2021108695A
Authority: JP
Inventors: 道昌高橋; 貴之古野; 貴久平澤
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2021-06-30
Filing date: 2021-06-30
Publication date: 2025-04-17
Anticipated expiration: 2041-06-30
Also published as: JP2023006212A

Description

本明細書によって開示される技術は、プリント配線板の製造方法に関する。 The technology disclosed in this specification relates to a method for manufacturing a printed wiring board.

特許文献１は、絶縁基板と絶縁基板上に形成された渦巻状のコイルパターンとを有するコイルシートを開示する。特許文献１のコイルシートの製造方法は、絶縁基板上に渦巻状の下層の導体パターンを形成することと、導体パターン上に電解めっき膜を追加で形成すること、とを含む。 Patent Document 1 discloses a coil sheet having an insulating substrate and a spiral coil pattern formed on the insulating substrate. The manufacturing method of the coil sheet in Patent Document 1 includes forming a spiral lower layer conductor pattern on the insulating substrate and additionally forming an electrolytic plating film on the conductor pattern.

特開２００９－２４６３６３号公報JP 2009-246363 A

［特許文献１の課題］
特許文献１の技術では、絶縁基板上に導体パターンが形成された後で、導体パターン上に電解めっき膜が形成される。この手法によると完成するコイルパターンの厚みにバラツキが生じると考えられる。コイルパターンを構成する配線間のギャップにバラツキが生じると考えられる。 [Problems of Patent Document 1]
In the technology of Patent Document 1, after a conductor pattern is formed on an insulating substrate, an electrolytic plating film is formed on the conductor pattern. This method is thought to cause variations in the thickness of the completed coil pattern and variations in the gaps between the wirings that make up the coil pattern.

本発明のプリント配線板の製造方法は、樹脂絶縁層上に銅箔を積層することと、前記銅箔上に、第１開口を有する第１エッチングレジストを形成することと、前記第１開口から露出する前記銅箔を除去することで、下地膜を形成することと、前記第１エッチングレジストを除去することと、前記下地膜と前記下地膜から露出する前記樹脂絶縁層上にレジスト膜を塗布することと、前記レジスト膜に前記下地膜を露出する第２開口を形成することで前記レジスト膜からレジスト層を形成することと、前記第２開口から露出する前記下地膜と前記レジスト層上に電解めっき膜を形成することと、前記電解めっき膜上に、前記レジスト層の直上に第３開口を有する第２エッチングレジストを形成することと、前記第３開口から露出する前記電解めっき膜を除去することで、前記下地膜と前記下地膜上の前記電解めっき膜とを含む導体層を形成することと、前記第２エッチングレジストを除去することと、前記レジスト層を除去すること、とを有する。 The method for manufacturing a printed wiring board of the present invention includes laminating a copper foil on a resin insulating layer, forming a first etching resist having a first opening on the copper foil, removing the copper foil exposed from the first opening to form an undercoat film, removing the first etching resist, applying a resist film on the undercoat film and the resin insulating layer exposed from the undercoat film, forming a second opening in the resist film to expose the undercoat film to form a resist layer from the resist film, forming an electrolytic plating film on the undercoat film exposed from the second opening and on the resist layer, forming a second etching resist having a third opening directly above the resist layer on the electrolytic plating film, removing the electrolytic plating film exposed from the third opening to form a conductor layer including the undercoat film and the electrolytic plating film on the undercoat film, removing the second etching resist, and removing the resist layer.

実施形態のプリント配線板の製造方法によると、レジスト層を下地膜間に配置した状態で、第２開口から露出する下地膜上だけでなくレジスト層上にまで電解めっき膜が形成される。そのため、レジスト層が除去された後に完成する導体回路のボトム部分のギャップのバラツキを小さくし得る。また、ベタ層である電解めっき膜が形成された後で、第２エッチングレジストの第３開口から露出する電解めっき膜の除去と、第２エッチングレジスト及びレジスト層の除去によって導体回路が形成されるため、導体回路の厚みのバラツキも小さくし得る。高い占積率の導体層を有するプリント配線板が得られる。安定した性能のプリント配線板が得られる。 According to the embodiment of the method for manufacturing a printed wiring board, with the resist layer disposed between the base films, an electrolytic plating film is formed not only on the base film exposed from the second opening but also on the resist layer. This can reduce the variation in the gap at the bottom of the conductor circuit completed after the resist layer is removed. In addition, after the electrolytic plating film, which is a solid layer, is formed, the conductor circuit is formed by removing the electrolytic plating film exposed from the third opening of the second etching resist and removing the second etching resist and the resist layer, so that the variation in the thickness of the conductor circuit can also be reduced. A printed wiring board having a conductor layer with a high space factor can be obtained. A printed wiring board with stable performance can be obtained.

実施形態のプリント配線板を模式的に示す平面図。FIG. 1 is a plan view illustrating a printed wiring board according to an embodiment. 実施形態のプリント配線板を模式的に示す底面図。FIG. 2 is a bottom view illustrating the printed wiring board according to the embodiment. 実施形態のプリント配線板の一部を模式的に示す断面図。FIG. 2 is a cross-sectional view illustrating a part of a printed wiring board according to an embodiment. 実施形態のプリント配線板の製造方法を模式的に示す断面図。1A to 1C are cross-sectional views each showing a schematic diagram of a method for manufacturing a printed wiring board according to an embodiment. 実施形態のプリント配線板の製造方法を模式的に示す断面図。1A to 1C are cross-sectional views each showing a schematic diagram of a method for manufacturing a printed wiring board according to an embodiment. 実施形態のプリント配線板の製造方法を模式的に示す断面図。1A to 1C are cross-sectional views each showing a schematic diagram of a method for manufacturing a printed wiring board according to an embodiment. 実施形態のプリント配線板の製造方法を模式的に示す断面図。1A to 1C are cross-sectional views each showing a schematic diagram of a method for manufacturing a printed wiring board according to an embodiment. 実施形態のプリント配線板の製造方法を模式的に示す断面図。1A to 1C are cross-sectional views each showing a schematic diagram of a method for manufacturing a printed wiring board according to an embodiment. 実施形態のプリント配線板の製造方法を模式的に示す断面図。1A to 1C are cross-sectional views each showing a schematic diagram of a method for manufacturing a printed wiring board according to an embodiment. 実施形態のプリント配線板の製造方法を模式的に示す断面図。1A to 1C are cross-sectional views each showing a schematic diagram of a method for manufacturing a printed wiring board according to an embodiment. 実施形態のプリント配線板の製造方法を模式的に示す断面図。1A to 1C are cross-sectional views each showing a schematic diagram of a method for manufacturing a printed wiring board according to an embodiment. 実施形態のプリント配線板の製造方法を模式的に示す断面図。1A to 1C are cross-sectional views each showing a schematic diagram of a method for manufacturing a printed wiring board according to an embodiment. 実施形態のプリント配線板の製造方法を模式的に示す断面図。1A to 1C are cross-sectional views each showing a schematic diagram of a method for manufacturing a printed wiring board according to an embodiment.

［実施形態］
図１は実施形態のプリント配線板２を示す平面図である。図２は図１のプリント配線板２を示す底面図である。図１と図２に示されるように、プリント配線板２は、樹脂絶縁層１０と、樹脂絶縁層１０の第１面１０ａ上に形成されている導体層２０と、樹脂絶縁層１０の第２面１０ｂ上に形成されている導体層３０とを有する。実施形態のプリント配線板２は、円筒状に巻くことでモータ用コイル基板として利用される。形成されたモータ用コイル基板を円筒状のヨークの内側に配置し、モータ用コイル基板の内側に回転軸と磁石を配置することによりモータが形成される（図示省略）。 [Embodiment]
Fig. 1 is a plan view showing a printed wiring board 2 of an embodiment. Fig. 2 is a bottom view showing the printed wiring board 2 of Fig. 1. As shown in Figs. 1 and 2, the printed wiring board 2 has a resin insulating layer 10, a conductor layer 20 formed on a first surface 10a of the resin insulating layer 10, and a conductor layer 30 formed on a second surface 10b of the resin insulating layer 10. The printed wiring board 2 of the embodiment is used as a motor coil substrate by winding it into a cylindrical shape. The formed motor coil substrate is placed inside a cylindrical yoke, and a rotating shaft and a magnet are placed inside the motor coil substrate to form a motor (not shown).

樹脂絶縁層１０は、ポリイミド、ポリアミド等の絶縁性を有する樹脂を用いて形成される。樹脂絶縁層１０は可撓性を有している。樹脂絶縁層はフレキシブル基板を形成することができる。樹脂絶縁層１０は第１面１０ａと第２面１０ｂを有している。樹脂絶縁層１０の厚みは１０μｍ以上１００μｍ以下の範囲であり、例えば１２．５μｍである。 The resin insulation layer 10 is formed using an insulating resin such as polyimide or polyamide. The resin insulation layer 10 is flexible. The resin insulation layer can form a flexible substrate. The resin insulation layer 10 has a first surface 10a and a second surface 10b. The thickness of the resin insulation layer 10 is in the range of 10 μm to 100 μm, for example, 12.5 μm.

導体層２０、３０は銅を用いて形成されている。導体層２０、３０は、渦巻状に形成されているコイルである。図１に示されるように、第１面１０ａ上に形成されている導体層２０は、外周から内周に向かって右回りの渦巻状に形成されている。導体層２０の外周側端部２４には、導体層２０と外部を接続する接続コード（図示省略）を接続するための接続端子が形成されている。導体層２０の内周側端部２２には、樹脂絶縁層１０の第１面１０ａと第２面１０ｂの間を貫通する貫通孔１６が形成されている。貫通孔１６内にはビア導体４５が形成されている。貫通孔１６及びビア導体４５については後で図３を参照して詳しく説明される。ビア導体４５により、第１面１０ａ上の導体層２０と第２面１０ｂ上の導体層３０とが電気的に接続されている。 The conductor layers 20 and 30 are formed using copper. The conductor layers 20 and 30 are coils formed in a spiral shape. As shown in FIG. 1, the conductor layer 20 formed on the first surface 10a is formed in a clockwise spiral shape from the outer periphery to the inner periphery. A connection terminal is formed on the outer peripheral end 24 of the conductor layer 20 for connecting a connection cord (not shown) that connects the conductor layer 20 to the outside. A through hole 16 is formed on the inner peripheral end 22 of the conductor layer 20, penetrating between the first surface 10a and the second surface 10b of the resin insulating layer 10. A via conductor 45 is formed in the through hole 16. The through hole 16 and the via conductor 45 will be described in detail later with reference to FIG. 3. The via conductor 45 electrically connects the conductor layer 20 on the first surface 10a and the conductor layer 30 on the second surface 10b.

図２に示されるように、第２面１０ｂ上に形成されている導体層３０は、外周から内周に向かって左回りの渦巻状に形成されている。導体層３０の外周側端部３４には、導体層３０と外部を接続する接続コード（図示省略）を接続するための接続端子が形成されている。導体層３０の内周側端部３２は、上記のビア導体４５を介して導体層２０の内周側端部２２と電気的に接続されている。 As shown in FIG. 2, the conductor layer 30 formed on the second surface 10b is formed in a counterclockwise spiral shape from the outer periphery to the inner periphery. A connection terminal is formed on the outer periphery end 34 of the conductor layer 30 for connecting a connection cord (not shown) that connects the conductor layer 30 to the outside. The inner periphery end 32 of the conductor layer 30 is electrically connected to the inner periphery end 22 of the conductor layer 20 through the above-mentioned via conductor 45.

導体層２０、３０は、同じ面から見て同じ巻き方向の渦巻状に形成されている。第１面１０ａと第２面１０ｂ上の導体層２０、３０は、電気的に直列に接続された１つのコイルとして機能している。図示は省略されるが、第１面１０ａと導体層２０上は樹脂絶縁層で覆われている。同様に第２面１０ｂと導体層３０上は樹脂絶縁層で覆われている。 The conductor layers 20 and 30 are formed in a spiral shape with the same winding direction when viewed from the same surface. The conductor layers 20 and 30 on the first surface 10a and the second surface 10b function as one coil electrically connected in series. Although not shown in the figure, the first surface 10a and the conductor layer 20 are covered with a resin insulating layer. Similarly, the second surface 10b and the conductor layer 30 are covered with a resin insulating layer.

図３はプリント配線板２の一部の断面図である。図３は、図１と図２のＩＩＩ－ＩＩＩ間の断面図である。図３が参照されることで導体層２０、３０の構造が詳しく説明される。図３に示されるように、導体層２０は、第１導体回路２０ａと、第１導体回路２０ａの隣の第２導体回路２０ｂと、第２導体回路２０ｂの隣の第３導体回路２０ｃと、第３導体回路２０ｃの隣の内周側端部２２とを有する。第１導体回路２０ａ、第２導体回路２０ｂ、第３導体回路２０ｃ、内周側端部２２は、コイル（図１）を構成する。第１導体回路２０ａ、第２導体回路２０ｂ、第３導体回路２０ｃ、内周側端部２２は、連続する１本の配線の異なる部分である。同様に導体層３０は、第１導体回路３０ａと、第１導体回路３０ａの隣の第２導体回路３０ｂと、第２導体回路３０ｂの隣の第３導体回路３０ｃと、第３導体回路３０ｃの隣の内周側端部３２とを有する。第１導体回路３０ａ、第２導体回路３０ｂ、第３導体回路３０ｃ、内周側端部３２は、コイル（図２）を構成する。第１導体回路３０ａ、第２導体回路３０ｂ、第３導体回路３０ｃ、内周側端部３２は、連続する１本の配線の異なる部分である。 Figure 3 is a cross-sectional view of a portion of the printed wiring board 2. Figure 3 is a cross-sectional view between III-III in Figures 1 and 2. The structure of the conductor layers 20, 30 will be described in detail with reference to Figure 3. As shown in Figure 3, the conductor layer 20 has a first conductor circuit 20a, a second conductor circuit 20b adjacent to the first conductor circuit 20a, a third conductor circuit 20c adjacent to the second conductor circuit 20b, and an inner peripheral end portion 22 adjacent to the third conductor circuit 20c. The first conductor circuit 20a, the second conductor circuit 20b, the third conductor circuit 20c, and the inner peripheral end portion 22 form a coil (Figure 1). The first conductor circuit 20a, the second conductor circuit 20b, the third conductor circuit 20c, and the inner peripheral end portion 22 are different parts of a single continuous wiring. Similarly, conductor layer 30 has a first conductor circuit 30a, a second conductor circuit 30b adjacent to first conductor circuit 30a, a third conductor circuit 30c adjacent to second conductor circuit 30b, and an inner circumference end portion 32 adjacent to third conductor circuit 30c. First conductor circuit 30a, second conductor circuit 30b, third conductor circuit 30c, and inner circumference end portion 32 form a coil (FIG. 2). First conductor circuit 30a, second conductor circuit 30b, third conductor circuit 30c, and inner circumference end portion 32 are different parts of a single continuous wire.

導体層２０は、下地膜１２ａ～１２ｄと、電解めっき膜４０ａ～４０ｄとを有する。導体層３０は、下地膜１４ａ～１４ｄと、電解めっき膜４１ａ～４１ｄとを有する。以下下地膜１２ａ～１２ｄが区別されずに総称される場合は「下地膜１２」と表される場合がある。電解めっき膜４０ａ～４０ｄ、４１ａ～４１ｄについても同様である。 The conductor layer 20 has base films 12a-12d and electrolytic plating films 40a-40d. The conductor layer 30 has base films 14a-14d and electrolytic plating films 41a-41d. Hereinafter, when base films 12a-12d are referred to collectively without distinction, they may be referred to as "base film 12." The same applies to electrolytic plating films 40a-40d, 41a-41d.

上記の通り、内周側端部２２の下地膜１２ｄと下地膜１２ｄの下の樹脂絶縁層１０には貫通孔１６が設けられている。貫通孔１６内にはビア導体４５が設けられる。ビア導体４５により導体層２０の内周側端部２２と導体層３０の内周側端部３２とが電気的に接続される。 As described above, a through hole 16 is provided in the base film 12d at the inner circumferential end 22 and in the resin insulating layer 10 below the base film 12d. A via conductor 45 is provided in the through hole 16. The via conductor 45 electrically connects the inner circumferential end 22 of the conductor layer 20 and the inner circumferential end 32 of the conductor layer 30.

以下では導体層２０の構成要素が説明される。下地膜１２ａ～１２ｄは、それぞれ、樹脂絶縁層１０の第１面１０ａ上に形成されている銅の薄膜である。下地膜１２ａ～１２ｄは、樹脂絶縁層１０の第１面１０ａ上に予め形成された銅箔１１（後述の図４Ａ参照）から形成されている。下地膜１２ａ～１２ｄは無電解めっき膜であってもよい。下地膜１２ａ～１２ｄの厚みは１μｍ以上１０μｍ以下の範囲であり、例えば３μｍである。下地膜１２ａ～１２ｄの間には、樹脂絶縁層１０の第１面１０ａを露出する下地膜内開口１８が形成される。 The components of the conductor layer 20 are described below. The undercoat films 12a to 12d are each a thin copper film formed on the first surface 10a of the resin insulating layer 10. The undercoat films 12a to 12d are formed from copper foil 11 (see FIG. 4A described later) that is formed in advance on the first surface 10a of the resin insulating layer 10. The undercoat films 12a to 12d may be electroless plated films. The thickness of the undercoat films 12a to 12d is in the range of 1 μm to 10 μm, for example, 3 μm. Between the undercoat films 12a to 12d, an opening 18 in the undercoat film is formed that exposes the first surface 10a of the resin insulating layer 10.

電解めっき膜４０ａ～４０ｄは、下地膜１２ａ～１２ｄ上に形成されている金属層である。電解めっき膜４０ａ～４０ｄは銅で形成される。電解めっき膜４０ｄの一部は貫通孔１６内に充填されてビア導体４５を形成する。電解めっき膜４０ａ～４０ｄの幅は、各電解めっき膜４０ａ～４０ｄの直下の下地膜１２ａ～１２ｄの幅よりも少し狭い。 The electrolytic plating films 40a-40d are metal layers formed on the base films 12a-12d. The electrolytic plating films 40a-40d are made of copper. A portion of the electrolytic plating film 40d fills the through hole 16 to form a via conductor 45. The width of the electrolytic plating films 40a-40d is slightly narrower than the width of the base films 12a-12d directly below each of the electrolytic plating films 40a-40d.

以下では導体層３０の構成要素が説明される。図３に示されるように、下地膜１４ａ～１４ｄは、樹脂絶縁層１０の第２面１０ｂ上に形成されている銅の薄膜である。下地膜１４は樹脂絶縁層１０の第２面１０ｂ上に予め形成されている。下地膜１４ａ～１４ｄは無電解めっき膜であってもよい。下地膜１４ａ～１４ｄの厚みは下地膜１２ａ～１２ｄとほぼ同じである。下地膜１４ａ～１４ｄの間には、樹脂絶縁層１０の第２面１０ｂを露出する下地膜内開口１９が形成される。 The components of the conductor layer 30 are described below. As shown in FIG. 3, the undercoat films 14a-14d are thin copper films formed on the second surface 10b of the resin insulating layer 10. The undercoat film 14 is formed in advance on the second surface 10b of the resin insulating layer 10. The undercoat films 14a-14d may be electroless plated films. The thickness of the undercoat films 14a-14d is approximately the same as that of the undercoat films 12a-12d. Between the undercoat films 14a-14d, an opening 19 is formed in the undercoat film that exposes the second surface 10b of the resin insulating layer 10.

電解めっき膜４１ａ～４１ｄは、下地膜１４ａ～１４ｄ上に形成されている金属層である。電解めっき膜４１ａ～４１ｄは銅で形成される。電解めっき膜４１ａ～４１ｄの厚みは電解めっき膜４０ａ～４０ｄとほぼ同じである。 The electrolytic plating films 41a to 41d are metal layers formed on the base films 14a to 14d. The electrolytic plating films 41a to 41d are made of copper. The thickness of the electrolytic plating films 41a to 41d is approximately the same as that of the electrolytic plating films 40a to 40d.

実施形態では、導体層２０、３０に形成されている第１導体回路２０ａ、３０ａ、第２導体回路２０ｂ、３０ｂ等の導体回路のギャップのバラツキ、厚みのバラツキは、従来に比べて小さい。安定した性能のプリント配線板２が得られる。 In the embodiment, the gap variation and thickness variation of the conductor circuits such as the first conductor circuits 20a, 30a and the second conductor circuits 20b, 30b formed on the conductor layers 20, 30 are smaller than in the past. A printed wiring board 2 with stable performance is obtained.

［実施形態のプリント配線板２の製造方法］
図４Ａ～図４Ｊは実施形態のプリント配線板２の製造方法を示す。図４Ａ～図４Ｊは断面図である。図４Ａは、樹脂絶縁層１０と、第１面１０ａ上に予め設けられた銅箔１１と、第２面１０ｂ上に予め設けられた銅箔１３とを示す。樹脂絶縁層１０は銅箔１１、１３付きのフレキシブル基板である。この時点では銅箔１１、１３は第１面１０ａ、第２面１０ｂの全面を覆っている。 [Method of manufacturing printed wiring board 2 according to embodiment]
Figures 4A to 4J show a method for manufacturing the printed wiring board 2 of the embodiment. Figures 4A to 4J are cross-sectional views. Figure 4A shows the resin insulation layer 10, the copper foil 11 provided in advance on the first surface 10a, and the copper foil 13 provided in advance on the second surface 10b. The resin insulation layer 10 is a flexible substrate with the copper foils 11 and 13. At this point, the copper foils 11 and 13 cover the entire surfaces of the first surface 10a and the second surface 10b.

図４Ｂに示されるように、銅箔１１上に第１エッチングレジスト５０が形成される。第１エッチングレジスト５０は、銅箔１１のうちの下地膜１２ａ～１２ｄが形成されるべき位置（図３参照）の上に形成されている。第１エッチングレジスト５０は、下地膜１２ａ～１２ｄが形成されない範囲に第１開口５２を有している。第１開口５２は銅箔１１を露出する。同様に銅箔１３上に第１エッチングレジスト５１が形成される。第１エッチングレジスト５１は、銅箔１３の下地膜１４ａ～１４ｄが形成されるべき位置（図３参照）の上に形成されている。第１エッチングレジスト５１は、下地膜１４ａ～１４ｄが形成されない範囲に第１開口５３を有している。第１開口５３は銅箔１３を露出する。 As shown in FIG. 4B, a first etching resist 50 is formed on the copper foil 11. The first etching resist 50 is formed on the copper foil 11 at positions where the undercoat films 12a to 12d are to be formed (see FIG. 3). The first etching resist 50 has a first opening 52 in an area where the undercoat films 12a to 12d are not to be formed. The first opening 52 exposes the copper foil 11. Similarly, a first etching resist 51 is formed on the copper foil 13. The first etching resist 51 is formed on the copper foil 13 at positions where the undercoat films 14a to 14d are to be formed (see FIG. 3). The first etching resist 51 has a first opening 53 in an area where the undercoat films 14a to 14d are not to be formed. The first opening 53 exposes the copper foil 13.

図４Ｂに示される途中基板がエッチング液に浸漬される。第１開口５２から露出する銅箔１１と第１開口５３から露出する銅箔１３が選択的に除去される。第１エッチングレジスト５０、５１でカバーされている範囲の銅箔１１、１３のみが残存する。この結果、図４Ｃに示されるように、銅箔１１から下地膜１２ａ～１２ｄが形成される。下地膜１２ａ～１２ｄの間には、第１面１０ａを露出する下地膜内開口１８が形成される。銅箔１３から下地膜１４ａ～１４ｄが形成される。下地膜１４ａ～１４ｄの間には、第２面１０ｂを露出する下地膜内開口１９が形成される。 The intermediate substrate shown in FIG. 4B is immersed in an etching solution. The copper foil 11 exposed from the first opening 52 and the copper foil 13 exposed from the first opening 53 are selectively removed. Only the copper foils 11 and 13 in the areas covered by the first etching resists 50 and 51 remain. As a result, as shown in FIG. 4C, undercoat films 12a to 12d are formed from the copper foil 11. An opening 18 in the undercoat film that exposes the first surface 10a is formed between the undercoat films 12a to 12d. Undercoat films 14a to 14d are formed from the copper foil 13. An opening 19 in the undercoat film that exposes the second surface 10b is formed between the undercoat films 14a to 14d.

図４Ｄに示されるように、第１エッチングレジスト５０、５１が除去される。次に、下地膜１２ｄの上方からレーザーが照射される。図４Ｅに示されるように、下地膜１２ｄと下地膜１２ｄの下の樹脂絶縁層１０を貫通する貫通孔１６が形成される。 As shown in FIG. 4D, the first etching resists 50 and 51 are removed. Next, a laser is irradiated from above the base film 12d. As shown in FIG. 4E, a through hole 16 is formed that penetrates the base film 12d and the resin insulating layer 10 below the base film 12d.

図４Ｆに示されるように、下地膜１２ａ～１２ｄと下地膜１２ａ～１２ｄから露出する第１面１０ａ上にレジスト膜６０が形成される。レジスト膜６０は下地膜内開口１８を充填する。同様に下地膜１４ａ～１４ｄと下地膜１４ａ～１４ｄから露出する第２面１０ｂ上にレジスト膜６１が形成される。レジスト膜６１は下地膜内開口１９を充填する。レジスト膜６０、６１は、液状のレジストを塗布して形成される。液状のレジストは例えばＵＶ硬化型のソルダーレジストである。 As shown in FIG. 4F, a resist film 60 is formed on the undercoating films 12a-12d and the first surface 10a exposed from the undercoating films 12a-12d. The resist film 60 fills the opening 18 in the undercoating film. Similarly, a resist film 61 is formed on the undercoating films 14a-14d and the second surface 10b exposed from the undercoating films 14a-14d. The resist film 61 fills the opening 19 in the undercoating film. The resist films 60 and 61 are formed by applying a liquid resist. The liquid resist is, for example, a UV-curable solder resist.

続いてレジスト膜６１、６１上にマスク（図示しない）が配置され、露光処理が行われる。現像処理が行われる。この結果、図４Ｇに示されるように、レジスト膜６０、６１（図４Ｆ）からレジスト層７０、７１が形成される。レジスト層７０は、下地膜１２ａ～１２ｄを露出する第２開口７２を有する。レジスト層７１は、下地膜１４ａ～１４ｄを露出する第２開口７３を有する。レジスト膜６０、６１に第２開口７２、７３を形成することで、レジスト膜６０、６１からレジスト層７０、７１が形成される。 Next, a mask (not shown) is placed on the resist films 61, 61, and an exposure process is performed. A development process is performed. As a result, as shown in FIG. 4G, resist layers 70, 71 are formed from the resist films 60, 61 (FIG. 4F). The resist layer 70 has a second opening 72 that exposes the base films 12a to 12d. The resist layer 71 has a second opening 73 that exposes the base films 14a to 14d. By forming the second openings 72, 73 in the resist films 60, 61, the resist layers 70, 71 are formed from the resist films 60, 61.

レジスト層７０は下地膜内開口１８を充填している。下地膜内開口１８を充填しているレジスト層７０は下地膜１２上にも延びている。下地膜内開口１８を充填しているレジスト層７０から延びている下地膜１２上のレジスト層７０は下地膜内開口１８を充填しているレジスト層７０を完全に覆っている。レジスト層７０のうち下地膜内開口１８を充填している部分の幅よりも、レジスト層７０のうち下地膜内開口１８より上方に突出する部分の幅が大きい。レジスト層７０のうち下地膜内開口１８より上方の部分の一部は下地膜１２上に形成されている。 The resist layer 70 fills the opening 18 in the undercoat film. The resist layer 70 filling the opening 18 in the undercoat film also extends onto the undercoat film 12. The resist layer 70 on the undercoat film 12 extending from the resist layer 70 filling the opening 18 in the undercoat film completely covers the resist layer 70 filling the opening 18 in the undercoat film. The width of the portion of the resist layer 70 that protrudes above the opening 18 in the undercoat film is greater than the width of the portion of the resist layer 70 that fills the opening 18 in the undercoat film. A portion of the portion of the resist layer 70 above the opening 18 in the undercoat film is formed on the undercoat film 12.

同様にレジスト層７１は下地膜内開口１９を充填している。下地膜内開口１９を充填しているレジスト層７１は下地膜１４上にも延びている。下地膜内開口１９を充填しているレジスト層７１から延びている下地膜１４上のレジスト層７１は下地膜内開口１９を充填しているレジスト層７１を完全に覆っている。レジスト層７１のうち下地膜内開口１９を充填している部分の幅よりも、レジスト層７１のうち下地膜内開口１９より上方に突出する部分の幅が大きい。レジスト層７１のうち下地膜内開口１９より上方の部分の一部は下地膜１４上に形成されている。 Similarly, the resist layer 71 fills the opening 19 in the undercoat film. The resist layer 71 filling the opening 19 in the undercoat film also extends onto the undercoat film 14. The resist layer 71 on the undercoat film 14 extending from the resist layer 71 filling the opening 19 in the undercoat film completely covers the resist layer 71 filling the opening 19 in the undercoat film. The width of the portion of the resist layer 71 that protrudes above the opening 19 in the undercoat film is greater than the width of the portion of the resist layer 71 that fills the opening 19 in the undercoat film. A portion of the portion of the resist layer 71 above the opening 19 in the undercoat film is formed on the undercoat film 14.

図４Ｈに示されるように、電解めっき（パネルめっき）が行われ、第２開口７２から露出する下地膜１２ａ～１２ｄとレジスト層７０上に電解めっき膜４０が形成される。電解めっき４０の一部は貫通孔１６を充填するビア導体４５を形成する。同様に電解めっきによって、第２開口７３から露出する下地膜１４ａ～１４ｄとレジスト層７１上に電解めっき膜４１が形成される。電解めっき膜４０、４１の厚さは５０μｍ以上である。各第２開口７２内を充填する電解めっき膜４０はレジスト層７０の上端よりも上方まで形成され、隣の第２開口７２内を充填する電解めっき膜４０と一体に形成される。同様に、各開口７３内を充填する電解めっき膜４１はレジスト層７１の上端よりも上方まで形成され、隣の開口７３内を充填する電解めっき膜４１と一体に形成される。この時点では電解めっき膜４０、４１はベタ層である。 As shown in FIG. 4H, electrolytic plating (panel plating) is performed, and an electrolytic plating film 40 is formed on the undercoat films 12a-12d and resist layer 70 exposed from the second opening 72. A portion of the electrolytic plating 40 forms a via conductor 45 filling the through hole 16. Similarly, electrolytic plating forms an electrolytic plating film 41 on the undercoat films 14a-14d and resist layer 71 exposed from the second opening 73. The thickness of the electrolytic plating films 40, 41 is 50 μm or more. The electrolytic plating film 40 filling each second opening 72 is formed above the upper end of the resist layer 70, and is formed integrally with the electrolytic plating film 40 filling the adjacent second opening 72. Similarly, the electrolytic plating film 41 filling each opening 73 is formed above the upper end of the resist layer 71, and is formed integrally with the electrolytic plating film 41 filling the adjacent opening 73. At this point, the electrolytic plating films 40, 41 are solid layers.

図４Ｉに示されるように、電解めっき膜４０上に第２エッチングレジスト８０が形成される。第２エッチングレジスト８０は、各レジスト層７０の直上の位置に第３開口８２を有している。各第３開口８２は電解めっき膜４０を露出する。同様に電解めっき膜４１上に第２エッチングレジスト８１が形成される。第２エッチングレジスト８１は、各レジスト層７１の直上の位置に第３開口８３を有している。各第３開口８３は電解めっき膜４１を露出する。 As shown in FIG. 4I, a second etching resist 80 is formed on the electrolytic plating film 40. The second etching resist 80 has a third opening 82 directly above each resist layer 70. Each third opening 82 exposes the electrolytic plating film 40. Similarly, a second etching resist 81 is formed on the electrolytic plating film 41. The second etching resist 81 has a third opening 83 directly above each resist layer 71. Each third opening 83 exposes the electrolytic plating film 41.

図４Ｉに示される途中基板がエッチング液に浸漬される。第３開口８２から露出する電解めっき膜４０が選択的に除去される。この結果、図４Ｊに示されるように、第３開口８２からレジスト層７０が露出する。一体に形成されていた電解めっき膜４０（図４Ｉ参照）が分断され、電解めっき膜４０ａ～４０ｄが形成される。下地膜１２ａ～１２ｄと、下地膜１２ａ～１２ｄ上の電解めっき膜４０ａ～４０ｄとにより、第１導体回路２０ａ、第２導体回路２０ｂ、第３導体回路２０ｃ、内周側端部２２が形成される。導体層２０が形成される。 The intermediate substrate shown in FIG. 4I is immersed in an etching solution. The electrolytic plating film 40 exposed from the third opening 82 is selectively removed. As a result, the resist layer 70 is exposed from the third opening 82 as shown in FIG. 4J. The integrally formed electrolytic plating film 40 (see FIG. 4I) is divided, and electrolytic plating films 40a-40d are formed. The first conductive circuit 20a, the second conductive circuit 20b, the third conductive circuit 20c, and the inner peripheral end portion 22 are formed by the base films 12a-12d and the electrolytic plating films 40a-40d on the base films 12a-12d. The conductor layer 20 is formed.

同様に第３開口８３から露出する電解めっき膜４１が選択的に除去される。図４Ｊに示されるように、第３開口８３からレジスト層７１が露出する。一体に形成されていた電解めっき膜４１（図４Ｉ参照）が分断され、電解めっき膜４１ａ～４１ｄが形成される。下地膜１４ａ～１４ｄと、下地膜１４ａ～１４ｄ上の電解めっき膜４１ａ～４１ｄとにより、第１導体回路３０ａ、第２導体回路３０ｂ、第３導体回路３０ｃ、内周側端部３２が形成される。導体層３０が形成される。 Similarly, the electrolytic plating film 41 exposed from the third opening 83 is selectively removed. As shown in FIG. 4J, the resist layer 71 is exposed from the third opening 83. The electrolytic plating film 41 (see FIG. 4I), which was formed integrally, is divided to form electrolytic plating films 41a-41d. The first conductor circuit 30a, the second conductor circuit 30b, the third conductor circuit 30c, and the inner peripheral end portion 32 are formed by the base films 14a-14d and the electrolytic plating films 41a-41d on the base films 14a-14d. The conductor layer 30 is formed.

その後、第２エッチングレジスト８０、８１が除去される。露出しているレジスト層７０、７１が除去される。この結果、実施形態のプリント配線板２（図３）が得られる。 Then, the second etching resists 80 and 81 are removed. The exposed resist layers 70 and 71 are removed. As a result, the printed wiring board 2 (Figure 3) of the embodiment is obtained.

実施形態の製造方法によると、レジスト層７０、７１が下地膜１２、１４間に配置された状態で、第２開口７２、７３から露出する下地膜１２、１４上だけでなくレジスト層７０、７１上にまで電解めっき膜４０、４１が形成される（図４Ｈ）。そのため、レジスト層７０、７１が除去された後に完成する導体回路２０ａ～２０ｃ、２２、３０ａ～３０ｃ、３２（図３）のボトム部分のギャップのバラツキを小さくし得る。また、ベタ層である電解めっき膜４０、４１（図４Ｈ、図４Ｉ）が形成された後で、第２エッチングレジスト８０、８１の第３開口８２、８３から露出する電解めっき膜４０、４１の除去と、第２エッチングレジスト８０、８１及びレジスト層７０、７１の除去によって導体回路２０ａ～２０ｃ、２２、３０ａ～３０ｃ、３２が形成されるため、導体回路２０ａ～２０ｃ、２２、３０ａ～３０ｃ、３２の厚みのバラツキも小さくなり得る。高い占積率の導体層２０、３０を有するプリント配線板２が得られる。安定した性能のプリント配線板２が得られる。 According to the manufacturing method of the embodiment, with the resist layers 70, 71 disposed between the undercoating films 12, 14, the electrolytic plating films 40, 41 are formed not only on the undercoating films 12, 14 exposed from the second openings 72, 73 but also on the resist layers 70, 71 (FIG. 4H). This can reduce the variation in the gap at the bottom of the conductor circuits 20a-20c, 22, 30a-30c, 32 (FIG. 3) that are completed after the resist layers 70, 71 are removed. In addition, after the solid electrolytic plating films 40, 41 (FIGS. 4H, 4I) are formed, the electrolytic plating films 40, 41 exposed from the third openings 82, 83 of the second etching resists 80, 81 are removed, and the second etching resists 80, 81 and resist layers 70, 71 are removed to form the conductor circuits 20a-20c, 22, 30a-30c, 32, which can reduce the variation in thickness of the conductor circuits 20a-20c, 22, 30a-30c, 32. A printed wiring board 2 having conductor layers 20, 30 with a high space factor is obtained. A printed wiring board 2 with stable performance is obtained.

２：プリント配線板
１０：樹脂絶縁層
１１、１３：銅箔
１２ａ～１２ｄ、１４ａ～１４ｄ：下地膜
１８、１９：下地膜内開口
２０、３０：導体層
４０ａ～４０ｄ（４０）、４１ａ～４１ｄ（４１）：電解めっき膜
５０、５１：第１エッチングレジスト
５２、５３：第１開口
６０、６１：レジスト膜
７０、７１：レジスト層
７２、７３：第２開口
８０、８１：第２エッチングレジスト
８２、８３：第３開口
2: Printed wiring board 10: Resin insulating layer 11, 13: Copper foil 12a-12d, 14a-14d: Base film 18, 19: Opening in base film 20, 30: Conductor layer 40a-40d (40), 41a-41d (41): Electrolytic plating film 50, 51: First etching resist 52, 53: First opening 60, 61: Resist film 70, 71: Resist layer 72, 73: Second opening 80, 81: Second etching resist 82, 83: Third opening

Claims

laminating a copper foil on a resin insulating layer;
forming a first etching resist having a first opening on the copper foil;
removing the copper foil exposed from the first opening to form a base film;
removing the first etching resist;
applying a resist film onto the base film and onto the resin insulating layer exposed from the base film;
forming a resist layer from the resist film by forming a second opening in the resist film to expose the base film;
forming an electrolytic plating film on the undercoat film and the resist layer exposed from the second opening;
forming a second etching resist having a third opening directly above the resist layer on the electrolytic plating film;
removing the electrolytic plating film exposed from the third opening to form a conductor layer including the base film and the electrolytic plating film on the base film;
removing the second etching resist;
and removing the resist layer.

The method for manufacturing a printed wiring board according to claim 1, wherein the thickness of the electrolytic plating film on the base film is 50 μm or more.

In the method for manufacturing a printed wiring board according to claim 1, removing the electrolytic plating film exposed from the third opening includes exposing the resist layer.

The method for manufacturing a printed wiring board according to claim 1, wherein forming the base film includes forming an opening in the base film that exposes the resin insulating layer in the base film, and forming the second opening in the resist layer includes filling the opening in the base film with the resist layer.

The method for manufacturing a printed wiring board according to claim 4, wherein the resist layer filling the opening in the base film extends onto the base film.