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JP7664425B2 - 半導体構造及びその製造方法 - Google Patents
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JP7664425B2 - 半導体構造及びその製造方法 - Google Patents

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Description

（関連出願への相互参照）
本出願は、出願番号が２０２１１１２４３３４１．８であり、出願日が２０２１年１０月２５日である中国特許出願に基づいて提出され、該中国特許出願の優先権を主張し、該中国特許出願の全ての内容が参照により本出願に組み込まれる。
本出願は、半導体分野に関し、特に半導体構造及びその製造方法に関する。
ダイナミックメモリの集積密度がより高い方向に発展するにつれて、ダイナミックメモリアレイ構造におけるトランジスタの配列方式及びどのようにダイナミックメモリアレイ構造における単一の機能素子のサイズを縮小するかを研究すると同時に、小さいサイズの機能素子が半導体構造全体の電気的性能に与える影響も考慮する必要がある。
垂直なゲートオールアラウンド（ＧＡＡ：Ｇａｔｅ-Ａｌｌ-Ａｒｏｕｎｄ）トランジスタ構造をダイナミックメモリの選択トランジスタ（ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）として利用する場合、その占有面積は４Ｆ２（Ｆ：所定のプロセス条件下で取得可能な最小パターンサイズ）に達することができ、原則としてより高い密度効率を実現することができるが、隣接する小さいサイズの機能素子間の間隔が小さいため、隣接する機能素子間の相互作用効果は制御しにくく、それによって半導体構造全体の電気的性能に影響を与える。
本出願の実施例は、半導体構造及びその製造方法を提供し、少なくとも半導体構造の電気的性能を向上させるのに有利である。
本出願の実施例の一態様は、半導体構造を提供し、該半導体構造は、間隔を空けて配列されたビット線と半導体チャネルとを含む基板であって、前記ビット線は第１方向に沿って延び、前記半導体チャネルは前記ビット線の上面の一部に位置し、前記ビット線の上面に垂直な方向において、前記半導体チャネルは順次配列された第１領域、第２領域及び第３領域を含む、基板と、隣接する前記ビット線の間に位置し、前記半導体チャネルの表面に位置する誘電体層と、前記第２領域の前記誘電体層を取り囲んで第２方向に沿って延びる第１ゲート層であって、前記第１方向は前記第２方向と異なる、第１ゲート層と、前記第３領域の前記誘電体層を取り囲む第２ゲート層であって、前記ビット線の上面に垂直な方向において、前記第２ゲート層は前記第１ゲート層と間隔を空けて設けられる、第２ゲート層と、同じビット線上の隣接する前記半導体チャネルの間に位置し、隣接する前記誘電体層に位置する前記第１ゲート層と前記第２ゲート層とを隔離する絶縁層と、を含む。
いくつかの実施例では、前記半導体チャネルの側壁に垂直な平面において、前記第１ゲート層に取り囲まれた前記半導体チャネルは第１断面を有し、前記第２ゲート層に取り囲まれた前記半導体チャネルは第２断面を有し、前記第１断面の面積は前記第２断面の面積よりも大きい。
いくつかの実施例では、前記ビット線が前記半導体チャネルに指向する方向において、前記第１ゲート層の長さは前記第２ゲート層の長さよりも大きい。
いくつかの実施例では、前記半導体チャネルの側壁に垂直な方向において、前記第１ゲート層の厚さは前記第２ゲート層の厚さよりも大きい。
いくつかの実施例では、単一の前記第１ゲート層は前記第２方向に沿って延び、隣接する前記ビット線上の隣接する前記半導体チャネルを取り囲み、単一の前記第２ゲート層は単一の前記半導体チャネルのみを取り囲む。
いくつかの実施例では、前記第２ゲート層内にランタン系元素のうちの少なくとも１つ及び／又はジルコニウム元素が含まれる。
いくつかの実施例では、前記半導体構造は、前記第２ゲート層の前記ビット線から遠く離れた表面に位置し、及び前記第３領域の前記誘電体層の表面の一部に位置する電気接触構造をさらに含む。
いくつかの実施例では、前記半導体構造は、少なくとも前記絶縁層の底面に正対する前記ビット線内に位置する金属半導体化合物構造をさらに含む。
いくつかの実施例では、前記絶縁層の両側に位置する前記半導体チャネルが前記絶縁層に指向する方向に沿って、前記金属半導体化合物構造の深さは徐々に増大する。
いくつかの実施例では、前記半導体チャネルの側壁に垂直な平面において、前記第１領域の前記半導体チャネルの断面積、前記第２領域の前記半導体チャネルの断面積、及び前記第３領域の前記半導体チャネルの断面積は順次減少する。
いくつかの実施例では、前記誘電体層は、隣接する前記ビット線間に位置し、隣接する前記ビット線上の前記第１領域の前記半導体チャネル間に位置する第１誘電体層と、前記第１領域の前記半導体チャネルの側壁と前記第１領域の前記第１誘電体層の側壁とに位置する第２誘電体層と、前記第２領域の前記半導体チャネルの側壁を取り囲む第３誘電体層と、前記第３領域の前記半導体チャネルの側壁を取り囲んで前記半導体チャネルの上面に位置する第４誘電体層と、を含む。
いくつかの実施例では、前記第１ゲート層は、少なくとも前記第１誘電体層の上面の一部と前記第２誘電体層の上面の一部とに位置し、前記第２ゲート層は、少なくとも前記第３誘電体層の上面の一部に位置する。
いくつかの実施例では、前記絶縁層は、隣接する前記半導体チャネルの前記誘電体層の間と前記第１ゲート層の間に位置し、前記第２方向に沿って延びる第１絶縁層であって、前記第１絶縁層の上面が前記第３領域の上面よりも低くない、第１絶縁層と、前記第１ゲート層の上面に位置し、前記第１絶縁層と前記第２ゲート層との間に位置する第２絶縁層と、前記第２ゲート層の上面に位置し、前記第２絶縁層と前記誘電体層との間に位置する第３絶縁層と、を含む。
本出願のいくつかの実施例によれば、本出願の実施例の別の態様は、半導体構造の製造方法をさらに提供し、該半導体構造の製造方法は、基板を提供するステップであって、前記基板は、間隔を空けて配列されたビット線と半導体チャネルを含み、前記ビット線は第１方向に沿って延び、前記半導体チャネルは前記ビット線の上面の一部に位置し、前記ビット線の上面に垂直な方向において、前記半導体チャネルは順次配列された第１領域、第２領域及び第３領域を含む、ステップと、誘電体層を形成するステップであって、前記誘電体層は隣接する前記ビット線の間に位置し、前記半導体チャネルの表面に位置する、ステップと、第１ゲート層を形成するステップであって、前記第１ゲート層は前記第２領域の前記誘電体層を取り囲む、ステップと、第２ゲート層を形成するステップであって、前記第２ゲート層は前記第３領域の前記誘電体層を取り囲み、前記ビット線の上面に垂直な方向において、前記第２ゲート層は前記第１ゲート層と間隔を空けて設けられる、ステップと、絶縁層を形成するステップであって、前記絶縁層は同じビット線上の隣接する前記半導体チャネルの間に位置する、ステップと、を含む。
いくつかの実施例では、基板を提供するステップは、初期基板を提供するステップであって、前記初期基板内に前記第１方向に沿って延びる初期第１誘電体層を有する、ステップと、前記初期基板と前記初期第１誘電体層をパターニングし、間隔を空けて配列された前記ビット線と前記半導体チャネル、及び隣接するビット線間に位置する前記初期第１誘電体層を形成するステップであって、前記初期第１誘電体層の上面は前記半導体チャネルの上面よりも低くなく、前記半導体チャネルの側壁、前記初期第１誘電体層の側壁及び前記ビット線の上面の一部によってトレンチを形成し、前記トレンチは第２方向に沿って延びる、ステップと、を含む。
いくつかの実施例では、前記誘電体層、前記第１ゲート層、前記第２ゲート層及び前記絶縁層を形成するステップは、隣接する前記ビット線の間及び隣接する前記ビット線上の前記第１領域の前記半導体チャネルの間に第１誘電体層を形成するステップと、前記第１領域の前記トレンチの側壁に第２誘電体層を形成するステップと、第１絶縁層を形成するステップであって、前記第１絶縁層は前記トレンチ内に位置し、隣接する前記第２誘電体層を隔離し、前記第１絶縁層の上面は前記半導体チャネルの上面よりも低くない、ステップと、前記第２領域の前記トレンチの側壁に第３誘電体層と前記第１ゲート層を形成するステップであって、前記第３誘電体層の上面は前記第１ゲート層の上面よりも高い、ステップと、第２絶縁層を形成するステップであって、前記第２絶縁層は前記第１絶縁層と前記第３誘電体層との間に位置する、ステップと、前記第３領域の前記トレンチの側壁に第４誘電体層と前記第２ゲート層を形成するステップであって、前記第４誘電体層の上面は前記第２ゲート層の上面よりも高い、ステップと、第３絶縁層を形成するステップであって、前記第３絶縁層は前記第２絶縁層と前記第４誘電体層との間に位置し、前記第１誘電体層、前記第２誘電体層、前記第３誘電体層及び前記第４誘電体層は共に前記誘電体層を構成し、前記第１絶縁層、前記第２絶縁層及び前記第３絶縁層は共に前記絶縁層を構成する、ステップと、を含む。
いくつかの実施例では、前記第１誘電体層、前記第２誘電体層及び前記第１絶縁層を形成するステップは、前記トレンチの側壁に初期第２誘電体層を形成するステップであって、隣接する前記初期第２誘電体層間に第１間隔を有する、ステップと、前記第１間隔に前記第１絶縁層を形成するステップと、前記第１絶縁層をマスクとして前記初期第１誘電体層及び前記初期第２誘電体層をエッチングし、前記第１誘電体層及び第２誘電体層を形成するステップと、を含む。
いくつかの実施例では、前記第１絶縁層を形成する前に、かつ、前記初期第２誘電体層を形成した後、前記初期第２誘電体層によって露出される前記ビット線の上面の一部に対して金属ケイ素化処理を行い、金属半導体化合物構造を形成する。
いくつかの実施例では、前記第３誘電体層、前記第１ゲート層及び前記第２絶縁層を形成するステップは、前記第２領域と前記第３領域の前記半導体チャネルの側壁に初期第３誘電体層を形成するステップであって、前記初期第３誘電体層と前記第１絶縁層との間に第２間隔を有する、ステップと、前記第２領域の前記第２間隔の一部に前記第１ゲート層を形成するステップと、残りの前記第２間隔に前記第２絶縁層を形成するステップと、前記第２絶縁層をマスクとして前記初期第３誘電体層をエッチングし、前記第３誘電体層を形成するステップと、を含む。
いくつかの実施例では、前記第４誘電体層、前記第２ゲート層及び前記第３絶縁層を形成するステップは、前記第３領域の側壁に第４誘電体層を形成するステップであって、前記第４誘電体層と前記第２絶縁層との間に第３間隔を有する、ステップと、前記第３間隔の一部に前記第２ゲート層を形成するステップと、残りの前記第３間隔に前記第３絶縁層を形成するステップと、を含む。
いくつかの実施例では、前記第２ゲート層を形成した後、前記第３絶縁層を形成する前に、前記第２ゲート層内にランタン系元素のうちの少なくとも１つ及び／又はジルコニウム元素をドープするステップをさらに含む。
いくつかの実施例では、前記製造方法は、電気接触構造を形成するステップをさらに含み、前記電気接触構造を形成するステップは、前記絶縁層をパターニングして前記第２ゲート層を露出させ、通孔を形成するステップと、前記通孔に前記電気接触構造を形成するステップと、を含む。
本出願の実施例によって提供される技術的解決策は少なくとも以下の利点を有する。
上記の技術的解決策では、基板内に垂直なＧＡＡトランジスタが形成され、ビット線が基板内に埋め込まれて半導体チャネルの下方に位置するため、３次元積み重ねられた半導体構造を構成することができ、トランジスタは、半導体構造の集積密度を向上させるために４Ｆ２の配列方式に達する。また、第１ゲート層と第２ゲート層は、第１ゲート層と第２ゲート層の半導体チャネルに対する制御能力が互いに補い合うように、同じ半導体チャネルをそれぞれ制御するように設計され、一方のゲート層の半導体チャネルに対する制御能力が低いためＧＩＤＬが過大になる場合、他方のゲート層の半導体チャネルに対する制御により該不足を補い、第１ゲート層と第２ゲート層全体の半導体チャネルに対する良好な制御能力を保証するのに有利であり、それによって半導体構造におけるＧＩＤＬを低減させるのに有利であり、半導体構造全体の電気的性能を向上させる。
本出願の実施例による半導体構造に対応する構造的模式図である。 本出願の実施例による半導体構造に対応する構造的模式図である。 本出願の実施例による半導体構造に対応する構造的模式図である。 本出願の実施例による半導体構造に対応する構造的模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。 本出願の実施例による半導体構造の製造方法における１ステップに対応する断面構造の模式図である。
１つ又は複数の実施例は、それに対応する図面における図によって例示的に説明され、これらの例示的な説明は、実施例に対する限定を構成せず、特に断らない限り、図面における図は縮尺の制限を構成しない。
背景技術から分かるように、半導体構造の電気的性能を向上させる必要がある。
関連技術のＧＡＡトランジスタ構造では、１つの半導体チャネルが１つのゲート層に対応し、ゲート層に電圧を印加することで半導体チャネルのオン又はオフを制御する。しかしながら、より高い集積密度を実現するために、ゲート電極層と半導体層との間の間隔が小さくなり、ゲート電極層自体のサイズも小さくなるため、いずれもゲート誘起ドレインリーク電流（ＧＩＤＬ：ｇａｔｅ-ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）を増大させ、半導体チャネルのオン／オフ比を低減させる。その結果、ゲート電極層が半導体チャネルのオフを制御しにくくなり、それによって半導体構造の電気的性能を低減させる。
以下、図面を参照して本出願の各実施例について詳細に説明する。しかしながら、当業者であれば、本出願の各実施例において、読者が本出願をよりよく理解するために多くの技術的詳細が提案されることを理解することができる。しかし、これらの技術的詳細や、以下の各実施例に基づく様々な変更及び修正がなくても、本出願によって保護が要求される技術的解決策を実現することができる。
本出願の実施例は、半導体構造を提供し、以下、図面を参照して本出願の実施例によって提供される半導体構造について詳細に説明する。図１～図４は、本出願の実施例による半導体構造に対応する構造的模式図である。ここで、図１は本出願の実施例による半導体構造の上面模式図であり、図２は図１に示す半導体構造の第１断面方向ＡＡ１に沿った断面模式図であり、図３は図１に示す半導体構造の第２断面方向ＢＢ１に沿った断面模式図であり、図４は半導体構造における第１ゲート層が半導体チャネルを取り囲む及び第２ゲート層が半導体チャネルを取り囲む断面模式図である。
図１～図４を参照すると、半導体構造は、間隔を空けて配列されたビット線１０１と半導体チャネル１０２とを含む基板１００と、誘電体層１０３と、第１ゲート層１０４と、第２ゲート層１０５と、絶縁層１０６と、を含む。ビット線１０１は第１方向Ｘに沿って延びる。半導体チャネル１０２はビット線１０１の上面の一部に位置し、ビット線１０１の上面に垂直な方向Ｚにおいて、半導体チャネル１０２は順次配列された第１領域Ｉ、第２領域ＩＩ及び第３領域ＩＩＩを含む。誘電体層１０３は、隣接するビット線１０１の間に位置し、半導体チャネル１０２の表面に位置する。第１ゲート層１０４は、第２領域ＩＩの誘電体層１０３を取り囲んで第２方向Ｙに沿って延び、第１方向Ｘは第２方向Ｙと異なる。第２ゲート層１０５は、第３領域ＩＩＩの誘電体層１０３を取り囲み、ビット線１０１の上面に垂直な方向において、第２ゲート層１０５は第１ゲート層１０４と間隔を空けて設けられる。絶縁層１０６は、同じビット線１０１上の隣接する半導体チャネル１０２の間に位置し、隣接する誘電体層１０３に位置する第１ゲート層１０４と第２ゲート層１０５とを隔離する。
半導体チャネル１０２、半導体チャネル１０２の側壁を取り囲む誘電体層１０３、第１ゲート層１０４及び第２ゲート層１０５は垂直なＧＡＡトランジスタを構成し、基板１００はベース１１０を含み、ビット線１０１はベース１１０とＧＡＡトランジスタとの間に位置するため、３次元積み重ねられた半導体構造を構成することができ、半導体構造の集積密度の向上に有利である。
説明すべきこととして、第１領域Ｉ及び第３領域ＩＩＩはいずれもＧＡＡトランジスタのソース又はドレインとすることができ、第１ゲート層１０４及び第２ゲート層１０５はいずれもＧＡＡトランジスタのオン又はオフを制御するために用いられる。
いくつかの実施例では、引き続き図１を参照すると、第１方向Ｘは第２方向Ｙに垂直であるため、半導体チャネル１０２が４Ｆ２（Ｆ：所定のプロセス条件下で取得可能な最小パターンサイズ）の配列方式を呈することになり、半導体構造の集積密度の向上に有利である。他の実施例では、第１方向は第２方向と交差し、両者の間の角度は９０°でなくてもよい。
説明すべきこととして、基板１００内に間隔を空けて配列された複数のビット線１０１を有し、各ビット線１０１は少なくとも１つの第１領域Ｉと接触することができ、図２では４つの相互に隔離されたビット線１０１、及び各ビット線１０１が４つの第１領域Ｉと接触することを例とし、実際の応用では、電気的需要に応じて、ビット線１０１の数及び各ビット線１０１と接触する第１領域Ｉの数を合理的に設定することができる。
以下、図１～図４を参照して半導体構造についてより詳細に説明する。
いくつかの実施例では、基板１００の材料タイプは、元素半導体材料又は結晶状態無機化合物半導体材料であってもよい。元素半導体材料はシリコン又はゲルマニウムであってもよい。結晶状態無機化合物半導体材料は、炭化ケイ素、ゲルマニウム化ケイ素、ヒ化ガリウム又はガリウム化インジウムなどであってもよい。
いくつかの実施例では、図２及び図３を参照すると、基板１００はビット線１０１と半導体チャネル１０２を含み、基板１００、ビット線１０１及び半導体チャネル１０２は同じ半導体元素を有することができ、そうすると、半導体チャネル１０２とビット線１０１は同じ膜層構造によって形成されてもよく、該膜層構造は、半導体チャネル１０２とビット線１０１が一体構造となるように、半導体元素で構成され、それによって半導体チャネル１０２とビット線１０１との間の界面状態欠陥を改善し、半導体構造の電気的性能を改善する。ここで、半導体元素は、シリコン、炭素、ゲルマニウム、砒素、ガリウム、インジウムのうちの少なくとも１つを含むことができ、後続でビット線１０１と半導体チャネル１０２の両方がシリコン元素を含むことについて例示的に説明する。
いくつかの実施例では、図２及び図３を参照すると、半導体構造は、少なくとも絶縁層１０６の底面に正対するビット線１０１内に位置する金属半導体化合物構造１１１をさらに含むことができる。
金属半導体化合物構造１１１は、金属化されない半導体材料に比べて比較的小さな抵抗率を有するため、半導体チャネル１０２に比べて、金属半導体化合物構造１１１を含むビット線１０１の抵抗率がより小さく、それによってビット線１０１自体の抵抗を低減させ、ビット線１０１と第１領域Ｉの半導体チャネル１０２との間の接触抵抗を低減させるのに有利であり、半導体構造の電気的性能をさらに改善する。また、ビット線１０１の抵抗率はさらに、ベース１１０の抵抗率より小さい。
説明すべきこととして、いくつかの実施例では、第１領域Ｉの直下に位置するビット線１０１の領域の材料は半導体材料であってもよく、第１領域Ｉによって覆われないビット線１０１の部分の領域の材料は金属半導体化合物である。理解可能なこととして、素子サイズの継続的な縮小又は製造プロセスパラメータの調整に伴い、第１領域Ｉの直下に位置するビット線１０１の部分の領域の材料は半導体材料であり、第１領域Ｉの直下に位置するビット線１０１の残りの領域の材料は金属半導体化合物であってもよく、ここでの「残りの領域」の位置は「部分の領域」の周辺に位置する。
例えば、図２を参照すると、ビット線１０１における複数の金属半導体化合物構造１１１の間が相互に連通してビット線１０１の一部を形成し、金属半導体化合物構造１１１はビット線１０１内に部分的に位置し、第１領域Ｉの半導体チャネル１０２内に部分的に位置してもよい。他の実施例では、同じビット線における複数の金属半導体化合物構造の間は相互に隔離されてもよい。
図２では楕円形に似た破線枠で限定される基板１００の領域を金属半導体化合物構造１１１とし、実際の応用では、隣接する金属半導体化合物構造１１１の間の相互に接触する領域の大きさについて制限しない。他の実施例では、全厚さのビット線は金属半導体化合物構造１１１であってもよい。
いくつかの実施例では、引き続き図２を参照すると、単一の金属半導体化合物構造１１１について、絶縁層１０６の両側に位置する半導体チャネル１０２が絶縁層１０６に指向する方向に沿って、即ちＣ１及びＣ２方向に沿って、金属半導体化合物構造１１１の深さは徐々に増大する。半導体元素がシリコンであることを例として、金属半導体化合物構造１１１の材料は、ケイ化コバルト、ケイ化ニッケル、ケイ化モリブデン、ケイ化チタン、ケイ化タングステン、ケイ化タンタル、又はケイ化白金のうちの少なくとも１つを含む。
いくつかの実施例では、半導体チャネル１０２内にドープ元素を有することができ、半導体チャネル１０２の導電性の向上に有利であり、それによって第１領域Ｉと第３領域ＩＩＩとの間の導通電圧を低減させるのに有利であり、即ちＧＡＡトランジスタにおけるソースとドレインとの間の導通電圧を低減させる。ここで、ドープ元素はＰ型ドープ元素又はＮ型ドープ元素であり、具体的に、Ｎ型ドープ元素は砒素元素、リン元素又はアンチモン元素のうちの少なくとも１つであってもよく、Ｐ型ドープ元素は、ホウ素元素、インジウム元素、又はガリウム元素のうちの少なくとも１つであってもよい。
いくつかの実施例では、ＧＡＡトランジスタは、ジャンクションレストランジスタであってもよく、即ち、第１領域Ｉ、第２領域ＩＩ、及び第３領域ＩＩＩにおけるドープ元素のタイプが同じである。ここで、「ジャンクションレス」とは、ＰＮジャンクションがないことを意味し、即ち第１領域Ｉ、第２領域ＩＩ及び第３領域ＩＩＩにおけるドープ元素のドープ濃度が同じであり、このような利点は、以下の両方を含む。一方では、第１領域Ｉと第３領域ＩＩＩを追加的にドープする必要はなく、それによって第１領域Ｉと第３領域ＩＩＩのドーピングプロセスを制御しにくい問題を回避し、特にトランジスタのサイズがさらに縮小するにつれて、第１領域Ｉと第３領域ＩＩＩを追加的にドープすると、ドープ濃度はさらに制御しにくい。他方では、素子はジャンクションレストランジスタであるため、超急峻なソースドレイン濃度勾配ドーピングプロセスを用いて、ナノスケールの範囲内で超急峻なＰＮジャンクションを製造する現象を回避するのに有利であるため、ドーピング突然変異による閾値電圧ドリフト及びリーク電流の増加などの問題を回避することができ、また、短チャネル効果の抑制にも有利であり、したがって、半導体構造の集積密度と電気的性能とのさらなる向上に寄与する。理解可能なこととして、ここでの追加のドーピングとは、第１領域Ｉ及び第３領域ＩＩＩのドープ元素タイプが第２領域ＩＩのドープ元素タイプと異なるために行われるドーピングを意味する。
引き続き図２及び図３を参照すると、半導体チャネル１０２の側壁に垂直な平面において、第１ゲート層１０４に取り囲まれた半導体チャネル１０２は第１断面を有し、第２ゲート層１０５に取り囲まれた半導体チャネル１０２は第２断面を有し、第１断面の面積は第２断面の面積よりも大きい。このようにして、第２ゲート層１０５に取り囲まれた半導体チャネル１０２の断面積がより小さいため、第２ゲート層１０５の半導体チャネル１０２に対する制御能力を向上させるのに有利であり、即ち必要な閾値電圧が小さいほど、ＧＡＡトランジスタのオン又はオフを制御しやすくなり、第２ゲート層１０５の半導体チャネル１０２に対する制御能力を調整することにより、第１ゲート層１０４の半導体チャネル１０２に対する制御能力の不安定性を補うのにも有利であり、それによって全体的に半導体チャネル１０２に対する良好な制御能力を保証し、半導体構造全体の電気的性能を向上させる。
また、第１ゲート層１０４と第２ゲート層１０５の半導体チャネル１０２に対する制御能力は互いに補い合い、一方のゲート層の半導体チャネル１０２に対するオフ能力の欠如は大きなＧＩＤＬをもたらし、例えば、ＧＩＤＬの場合、他方のゲート層を高めて半導体チャネル１０２に対するオフを実現することで、第１ゲート層１０４と第２ゲート層１０５全体の半導体チャネル１０２に対する良好な制御能力を保証し、それによって半導体構造におけるＧＩＤＬを低減させるのに有利であり、半導体構造全体の電気的性能を向上させる。
ここで、第１断面の面積と第２断面の面積との比は１．５～２．５であってもよい。
いくつかの実施例では、図２及び図３を参照すると、半導体チャネル１０２の側壁に垂直な平面において、第１領域Ｉの半導体チャネル１０２の断面積、第２領域ＩＩの半導体チャネル１０２の断面積、及び第３領域ＩＩＩの半導体チャネル１０２の断面積は順次減少してもよい。
引き続き図２及び図３を参照すると、誘電体層１０３は、隣接するビット線１０１間に位置し、隣接するビット線１０１上の第１領域Ｉの半導体チャネル１０２間に位置する第１誘電体層１１３と、第１領域Ｉの半導体チャネル１０２の側壁と第１領域Ｉの第１誘電体層１１３の側壁とに位置する第２誘電体層１２３と、第２領域ＩＩの半導体チャネル１０２の側壁を取り囲む第３誘電体層１３３と、第３領域ＩＩＩの半導体チャネル１０２の側壁を取り囲んで半導体チャネル１０２の上面に位置する第４誘電体層１４３と、を含むことができる。
ここで、隣接するビット線１０１間に位置する第１誘電体層１１３は、隣接するビット線１０１間の電気的絶縁を実現するために用いられ、隣接するビット線１０１上の第１領域Ｉの半導体チャネル１０２間に位置する第１誘電体層１１３、第２誘電体層１２３及び絶縁層１０６は、第１方向Ｘに沿って間隔をあけて配置された及び／又は第２方向Ｙに沿って間隔をあけて配置された第１領域Ｉの半導体チャネル１０２間の電気的絶縁を実現するために共に機能し、第２領域ＩＩの半導体チャネル１０２の側壁を取り囲む第３誘電体層１３３は、第１ゲート層１０４と第２領域ＩＩの半導体チャネル１０２を隔離するために用いられてもよく、第３領域ＩＩＩの半導体チャネル１０２の表面を取り囲む第４誘電体層１４３と絶縁層１０６は、第１方向Ｘに沿って間隔をあけて配置された及び／又は第２方向Ｙに沿って間隔をあけて配置された第３領域ＩＩＩの半導体チャネル１０２間の電気的絶縁を実現するために共に機能する。
いくつかの実施例では、図２に示す第３誘電体層１３３はさらに、第２誘電体層１２３の側壁の一部に位置してもよいため、第１ゲート層１０４と半導体チャネル１１２との間の絶縁をさらに保証するのに有利である。第４誘電体層１４３はさらに、第３誘電体層１３３の側壁の一部に位置してもよいため、第２ゲート層１０５と半導体チャネル１１２との間の絶縁をさらに保証するのに有利である。
いくつかの実施例では、図２及び図３に示す第１誘電体層１１３の材料、第２誘電体層１２３の材料、第３誘電体層１３３の材料、及び第４誘電体層１４３の材料は同じであってもよく、例えば、すべて酸化ケイ素である。他の実施例では、第１誘電体層の材料、第２誘電体層の材料、第３誘電体層の材料、及び第４誘電体層の材料は異なってもよく、４つがいずれも絶縁効果の良い材料であることを満たすだけでよい。
いくつかの実施例では、図２及び図３を参照すると、第１領域Ｉ、第２領域ＩＩ及び第３領域ＩＩＩの半導体チャネル１０２の断面積は順次減少するため、第４誘電体層１４３のベース１１０への正投影外周が第３誘電体層１３３のベース１１０への正投影外周に位置し、第３誘電体層１３３のベース１１０への正投影外周が第２誘電体層１２３と第１誘電体層１１３のベース１１０への組み合わせられた正投影外周に位置する。ここで、第１ゲート層１０４は、少なくとも第１誘電体層１１３の上面の一部と第２誘電体層１２３の上面の一部とに位置し、第２ゲート層１０５は、少なくとも第３誘電体層１３３の上面の一部に位置する。このようにして、第１ゲート層１０４と第２ゲート層１０５が方向Ｚにおいて正対することを回避するのに有利であり、即ち第１ゲート層１０４のベース１１０への正投影が第２ゲート層１０５のベース１１０への正投影内に位置することを回避し、第１ゲート層１０４と第２ゲート層１０５との間の相互干渉を低減させるのに有利である。
いくつかの実施例では、図２、図３及び図４を参照すると、単一の第１ゲート層１０４は第２方向Ｙに沿って延び、隣接するビット線１０１上の隣接する半導体チャネル１０２を取り囲み、単一の第２ゲート層１０５は単一の半導体チャネル１０２のみを取り囲み、ここで、第３誘電体層１３３のベース１１０への正投影外周は、第２ゲート層１０５のベース１１０への正投影外周と重なることができ、隣接する第２ゲート層１０５間は絶縁層１０６によって隔離される。ここで、第１ゲート層１０４の材料と第２ゲート層１０５の材料とは、いずれも多結晶シリコン、窒化チタン、窒化タンタル、銅、又はタングステンのうちの少なくとも１つを含むことができる。
いくつかの実施例では、図２及び図３を参照すると、第１ゲート層１０４のビット線１０１から離れる上面と第２ゲート層１０５のビット線１０１に近い底面との間の垂直距離は２０ｎｍ～６０ｎｍであってもよい。このようにして、第１ゲート層１０４と第２ゲート層１０５との間に大きな寄生容量が発生することを回避し、第１ゲート層１０４と第２ゲート層１０５との間の相互干渉を低減させるのに有利であり、それによって第１ゲート層１０４と第２ゲート層１０５の半導体チャネル１０２に対する良好な制御能力を保証するのに有利である。
いくつかの実施例では、図２、図３及び図４を参照すると、ビット線１０１が半導体チャネル１０２に指向する方向において、第１ゲート層１０４の長さは第２ゲート層１０５の長さよりも大きい。このようにして、第１ゲート層１０４の半導体チャネル１０２に対する大きな取り囲み面積を保証するのに有利であり、第１ゲート層１０４の半導体チャネル１０２に対する制御能力を向上させるのに有利である。ここで、第１ゲート層１０４の長さと第２ゲート層１０５の長さとの比は１．５～４である。
いくつかの実施例では、図４を参照すると、半導体チャネル１０２の側壁に垂直な方向において、第１ゲート層１０４の厚さは第２ゲート層１０５の厚さよりも大きい。このようにして、第１ゲート層１０４自体の体積を増大させるのに有利であり、それによって第１ゲート層１０４自体の小さな抵抗を保証するのに有利であり、第１ゲート層１０４の半導体チャネル１０２に対する制御能力を向上させる。ここで、第１ゲート層１０４の厚さと第２ゲート層１０５の厚さとの比は１．２～２である。
いくつかの実施例では、図２、図３及び図４に示す第２ゲート層１０５内にランタン系元素のうちの少なくとも１つ及び／又はジルコニウム元素が含まれる。このようにして、第２ゲート層１０５自体の電気的性能を向上させるのに有利であり、それによって第２ゲート層１０５の半導体チャネル１０２に対する制御能力を向上させる。また、第２ゲート層１０５のサイズが第１ゲート層１０４のサイズよりも小さい場合、第２ゲート層１０５内にランタン系元素のうちの少なくとも１つ及び／又はジルコニウム元素をドープして第２ゲート層１０５の導電性を向上させることで、サイズの差異による第１ゲート層１０４と第２ゲート層１０５との導電性の差異を補い、第１ゲート層１０４と第２ゲート層１０５の半導体チャネル１０２に対する制御能力の差異を低減させ、それによって半導体構造全体の安定性を向上させる。
いくつかの実施例では、図２を参照すると、絶縁層１０６は、隣接する半導体チャネル１０２の誘電体層１０３の間と第１ゲート層１０４の間に位置し、第２方向Ｙに沿って延びる第１絶縁層１１６であって、第１絶縁層１１６の上面が第３領域ＩＩＩの上面よりも低くない第１絶縁層１１６と、第１ゲート層１０４の上面に位置し、第１絶縁層１１６と第２ゲート層１０５との間に位置する第２絶縁層１２６と、第２ゲート層１０５の上面に位置し、第２絶縁層１２６と誘電体層１０３との間に位置する第３絶縁層１３６と、を含む。
ここで、第１絶縁層１１６、第２絶縁層１２６及び第３絶縁層１３６は、隣接する半導体チャネル１０２間の電気的絶縁、隣接する第１ゲート層１０４間の電気的絶縁、及び隣接する第２ゲート層１０５間の電気的絶縁を実現するために共に機能する。また、第１ゲート層１０４の上面に位置する第２絶縁層１２６は、第１ゲート層１０４と他の導電構造との間の電気的絶縁を実現することができ、第２ゲート層１０５の上面に位置する第３絶縁層１３６は、第２ゲート層１０５と他の導電構造との間の電気的絶縁を実現することができる。
いくつかの実施例では、図２に示す第１絶縁層１１６の材料、第２絶縁層１２６の材料、及び第３絶縁層１３６の材料は、同じであってもよく、例えば、すべて窒化ケイ素である。他の実施例では、第１絶縁層の材料、第２絶縁層の材料、及び第３絶縁層の材料は異なってもよく、３つがいずれも絶縁効果の良好な材料であることを満たすだけでよく、また、同じエッチングプロセスについて、絶縁層の材料と誘電体層の材料との間に高いエッチング選択比を有する。
いくつかの実施例では、図１及び図２を参照すると、半導体構造は、第２ゲート層１０５のビット線１０１から離れる一部の表面に位置し、及び一部の第３領域ＩＩＩの誘電体層１０３の表面に位置する電気接触構造１０７をさらに含むことができる。例えば、電気接触構造１０７は、第２ゲート層１０５の上面の一部と、該上面の一部に沿って下向きの第２ゲート層１０５の側壁の一部とに位置してもよく、さらに、第４誘電体層１４３の上面の一部と、該上面の一部に沿って下向きの第４誘電体層１４３の側壁の一部とに位置する。
ここで、電気接触構造１０７は第２ゲート層１０５の電位を制御するために用いられ、いくつかの実施例では、電気接触構造１０７を直接介して第２ゲート層１０５に電圧を印加することができ、そうすると、各第２ゲート層１０５は単独で制御される。他の実施例では、パターニングされた導電層（図示せず）を形成し、導電層により異なる電気接触構造を接続することで、同じ電圧により異なる第２ゲート層を制御することもでき、実際の応用では、電気需要を高め、同じ導電層に接続される電気接続構造の数を制御することができる。
いくつかの実施例では、図１及び図２を参照すると、半導体構造は、電気接触構造１０７の側壁を取り囲むバリア層１０８と、隣接するバリア層１０８の間に位置し、露出された誘電体層１０３の上面と絶縁層１０６の上面を覆うマスク層１１８と、をさらに含むことができる。ここで、バリア層１０８の材料は酸化ケイ素であってもよく、マスク層１１８の材料はフォトレジストであってもよい。
以上に記述するように、同じ半導体チャネル１０２の側壁に第１ゲート層１０４と第２ゲート層１０５が取り囲まれ、第１ゲート層１０４と第２ゲート層１０５は同じ半導体チャネル１０２に対応し、該半導体チャネル１０２をそれぞれ制御し、このようにして、第１ゲート層１０４と第２ゲート層１０５の半導体チャネル１０２に対する制御能力は互いに補い合い、例えば、第１ゲート層１０４の半導体チャネル１０２に対する制御能力が低いためＧＩＤＬが過大になる場合、第２ゲート層１０５の半導体チャネル１０２に対する制御により該不足を補うことで、第１ゲート層１０４と第２ゲート層１０５全体の半導体チャネル１０２に対する良好な制御能力を保証し、さらに、半導体構造におけるＧＩＤＬの低減に有利であり、第１ゲート層１０４及び第２ゲート層１０５に印加される電圧を調節することで、半導体チャネル１０２のオン／オフ比を高め、半導体チャネル１０２のオン／オフを制御する感度を全体的に高め、半導体構造全体の電気的性能を向上させるのに有利である。
本出願の実施例は、上記の半導体構造を形成するための半導体構造の製造方法をさらに提供する。
図５～図１８は、本出願の実施例に提供される半導体構造の製造方法における各ステップに対応する断面構造の模式図であり、以下、図面を参照して本出願の実施例に提供される半導体構造の製造方法について詳細に説明し、上記の実施例と同様又は対応する部分については、以下では詳細な説明を省略する。
説明すべきこととして、半導体構造の製造方法のステップを説明しやすくて明確に示すために、図５～図１８はいずれも半導体構造の局所構造模式図である。ここで、図６は図５に示す構造の第１断面方向ＡＡ１に沿った断面模式図であり、図７は図５に示す構造の第２断面方向ＢＢ１に沿った断面模式図である。説明すべきこととして、後続で記述の必要に応じて、第１断面方向ＡＡ１に沿った断面模式図、第２断面方向ＢＢ１に沿った断面模式図のうちの１つ又は２つを設定する。
図５～図７を参照すると、半導体構造の製造方法は、基板１００を提供するステップであって、基板１００は、間隔を空けて配列されたビット線１０１と半導体チャネル１０２を含み、ビット線１０１は第１方向Ｘに沿って延び、半導体チャネル１０２はビット線１０１の上面の一部に位置し、ビット線１０１の上面に垂直な方向Ｚにおいて、半導体チャネル１０２は順次配列された第１領域Ｉ、第２領域ＩＩ及び第３領域ＩＩＩを含む、ステップと、誘電体層１０３を形成するステップであって、誘電体層１０３は隣接するビット線１０１の間に位置し、半導体チャネル１０２の表面に位置する、ステップと、を含む。
説明すべきこととして、第１領域Ｉ及び第３領域ＩＩＩはいずれも後続で形成される半導体チャネル１０２を有するＧＡＡトランジスタのソース又はドレインとすることができ、第２領域ＩＩの一部は後続で形成されるＧＡＡトランジスタの第１ゲート層１０４に対応し、第３領域ＩＩＩの一部は後続で形成されるＧＡＡトランジスタの第２ゲート層１０５に対応する。
いくつかの実施例では、基板１００を提供するステップは、以下のステップを含むことができる。
初期基板（図示せず）を提供し、初期基板内に第１方向Ｘに沿って延びる初期第１誘電体層（図示せず）を有する。図５～図７を参照すると、初期基板と初期第１誘電体層をパターニングし、間隔を空けて配列されたビット線１０１と半導体チャネル１０２、及び隣接するビット線１０１間に位置する初期第１誘電体層を形成し、初期第１誘電体層の上面は半導体チャネル１０２の上面よりも低くなく、半導体チャネル１０２の側壁、初期第１誘電体層の側壁及びビット線１０１の上面の一部によってトレンチ１０９を形成し、トレンチ１０９は第２方向Ｙに沿って延びる。
ここで、初期基板の材料タイプは、元素半導体材料又は結晶状態無機化合物半導体材料であってもよい。元素半導体材料はシリコン又はゲルマニウムであってもよい。結晶状態無機化合物半導体材料は、炭化ケイ素、ゲルマニウム化ケイ素、ヒ化ガリウム又はガリウム化インジウムなどであってもよい。初期基板は、ビット線１０１及び半導体チャネル１０２を形成する基礎であり、初期基板と初期第１誘電体層をパターニングしてビット線１０１と半導体チャネル１０２を形成すると同時に、ベース１１０をさらに形成する。
ここで、初期基板及び初期第１誘電体層をパターニングする方法は、自己整列多重露光技術（ＳＡＱＰ：Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）又は自己整列二重イメージング技術（ＳＡＤＰ：Ｓｅｌｆ－ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）を含む。
いくつかの実施例では、初期基板に対してドーピング処理及びアニーリング処理をさらに行うことができ、初期基板内にＮ型ドープ元素又はＰ型ドープ元素がドープされるようにし、初期基板を基として形成される半導体チャネル１０２の導電性を向上させるのに有利であり、それによって第１領域Ｉと第３領域ＩＩＩとの間の導通電圧を低減させるのに有利であり、即ち後続で形成されるＧＡＡトランジスタにおけるソースとドレインとの間の導通電圧を低減させる。また、初期基板内にＮ型ドープ元素又はＰ型ドープ元素がドープされるようにすることで、初期基板を基として形成されるビット線１０１の導電性を向上させるのに有利であり、それによって第１領域Ｉとビット線１０１との間の接触抵抗を低減させ、半導体構造の電気的性能を向上させる。
ここで、ドープ元素はＰ型ドープ元素又はＮ型ドープ元素であり、具体的に、Ｎ型ドープ元素は砒素元素、リン元素又はアンチモン元素のうちの少なくとも１つであってもよく、Ｐ型ドープ元素は、ホウ素元素、インジウム元素、又はガリウム元素のうちの少なくとも１つであってもよい。
図８～図１８を参照すると、半導体構造の製造方法は、第１ゲート層１０４を形成するステップであって、第１ゲート層１０４は第２領域ＩＩの誘電体層１０３を取り囲むステップと、第２ゲート層１０５を形成するステップであって、第２ゲート層１０５は第３領域ＩＩＩの誘電体層１０３を取り囲み、ビット線１０１の上面に垂直な方向Ｚにおいて、第２ゲート層１０５が第１ゲート層１０４と間隔を空けて設けられるステップと、絶縁層１０６を形成するステップであって、絶縁層１０６は同じビット線１０１上の隣接する半導体チャネル１０２の間に位置するステップと、をさらに含む。
いくつかの実施例では、図５を参照すると、半導体チャネル１０２の側壁、初期第１誘電体層の側壁及びビット線１０１の上面の一部によってトレンチ１０９を形成する場合、誘電体層、第１ゲート層、第２ゲート層及び絶縁層を形成するステップは、以下のステップを含むことができる。
図８～図１０を参照すると、隣接するビット線１０１の間及び隣接するビット線１０１上の第１領域Ｉの半導体チャネル１０２の間に図３に示す第１誘電体層１１３を形成し、第１領域Ｉのトレンチ１０９の側壁に図２に示す第２誘電体層１２３を形成し、第１絶縁層１１６を形成し、第１絶縁層１１６はトレンチ１０９内に位置し、隣接する第２誘電体層１２３を隔離し、第１絶縁層１１６の上面は半導体チャネル１０２の上面よりも低くない。
ここで、第１絶縁層１１６の上面は半導体チャネル１０２の上面よりも低くないため、後続で第１絶縁層１１６と第２領域ＩＩ及び第３領域ＩＩＩの半導体チャネル１０２との間に第２間隔を形成するのに有利であり、後続で自己整列の方式により第２間隔にサイズが正確な第１ゲート層と第２ゲート層を形成することができ、エッチングプロセスが必要なくサイズ精度の高い第１ゲート層と第２ゲート層を形成することができ、第１ゲート層と第２ゲート層の形成工程（ステップ）を簡略化するのに有利であり、また、第２間隔のサイズを調整することで、小さいサイズの第１ゲート層と第２ゲート層を取得することができる。
いくつかの実施例では、図２及び図３に示す第１誘電体層１１３、第２誘電体層１２３及び第１絶縁層１１６を形成するステップは、以下のステップを含むことができる。
図８を参照すると、図５に示すトレンチ１０９の側壁に初期第２誘電体層１６３を形成し、隣接する初期第２誘電体層１６３間に第１間隔を有する。いくつかの実施例では、以下のプロセスステップによって初期第２誘電体層１６３を形成することができる。堆積プロセスを行い、半導体チャネル１０２の上面と露出されたすべての側壁を覆う表面を形成し、さらに初期第１誘電体層の露出された上面と側壁に形成される。ここで、初期第２誘電体層１６３の材料は酸化ケイ素を含む。
引き続き図８を参照すると、第１間隔に第１絶縁層１１６を形成する。いくつかの実施例では、以下のプロセスステップによって第１絶縁層１１６を形成することができる。初期第２誘電体層１６３の上面を覆い、第１間隔を満杯に充填する第１絶縁膜を形成し、第１絶縁膜に対して初期第２誘電体層１６３が露出するまで化学機械平坦化処理を行い、残りの第１絶縁膜を第１絶縁層１１６とする。ここで、第１絶縁層１１６の材料は窒化ケイ素を含む。ここで、初期第１誘電体層の材料は初期第２誘電体層１６３の材料と同じであり、後続で同じ除去ステップによって初期第１誘電体層の一部と初期第２誘電体層１６３の一部を除去し、第２間隔を形成するのに有利である。
いくつかの実施例では、引き続き図８を参照すると、第１絶縁層１１６を形成する前に、初期第２誘電体層１６３を形成した後、初期第２誘電体層１６３によって露出されるビット線１０１の上面の一部に対して金属ケイ素化処理を行い、金属半導体化合物構造１１１を形成する。ここで、金属半導体化合物構造１１１は金属化されない半導体材料に比べて、比較的小さな抵抗率を有するため、半導体チャネル１０２に比べて、金属半導体化合物構造１１１を含むビット線１０１の抵抗率がより小さく、それによってビット線１０１自体の抵抗を低減させ、ビット線１０１と第１領域Ｉの半導体チャネル１０２との間の接触抵抗を低減させるのに有利であり、半導体構造の電気的性能をさらに改善する。
いくつかの実施例では、図８を参照すると、初期第２誘電体層１６３によって露出されるビット線１０１の上面の一部に対して金属ケイ素化処理を行うステップは、ビット線１０１の露出する上面に金属層（図示せず）を形成するステップであって、金属層は金属半導体化合物構造１１１に金属元素を提供するステップを含むことができる。ここで、金属層の材料は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル、又は白金のうちの少なくとも１つを含む。他の実施例では、ビット線の露出する上面に対して金属ケイ素化処理を行わず、ビット線の露出する上面に直接第１絶縁層を形成してもよい。
図８及び図９～図１０を参照すると、半導体構造の製造方法は、第１絶縁層１１６をマスクとして初期第１誘電体層及び初期第２誘電体層１６３をエッチングし、第１誘電体層１１３及び第２誘電体層１２３を形成するステップをさらに含む。
図１１～図１８を参照すると、半導体構造の製造方法は、第２領域ＩＩの図５に示すトレンチ１０９の側壁に第３誘電体層１３３と第１ゲート層１０４を形成するステップであって、第３誘電体層１３３の上面は第１ゲート層１０４の上面よりも高いステップと、第２絶縁層１２６を形成するステップであって、第２絶縁層１２６は第１絶縁層１１６と第３誘電体層１３３との間に位置するステップと、第３領域ＩＩＩのトレンチ１０９の側壁に第４誘電体層１４３と第２ゲート層１０５を形成するステップであって、第４誘電体層１４３の上面は第２ゲート層１０５の上面よりも高いステップと、第３絶縁層１３６を形成するステップであって、第３絶縁層１３６は第２絶縁層１２６と第４誘電体層１４３との間に位置し、第１誘電体層１１３、第２誘電体層１２３、第３誘電体層１３３及び第４誘電体層１４３は共に誘電体層１０３を構成し、第１絶縁層１１６、第２絶縁層１２６及び第３絶縁層１３６は共に絶縁層１０６を構成するステップと、をさらに含む。
いくつかの実施例では、図２及び図３に示す第３誘電体層１３３、第１ゲート層１０４及び第２絶縁層１２６を形成するステップは、以下のステップを含むことができる。
図１１～図１３を参照すると、第２領域ＩＩ及び第３領域ＩＩＩの半導体チャネル１０２の側壁に初期第３誘電体層１７３を形成し、初期第３誘電体層１７３と第１絶縁層１１６との間に第２間隔１２９を有する。いくつかの実施例では、以下のプロセスステップによって初期第３誘電体層１７３を形成することができる。露出された第２領域ＩＩ及び第３領域ＩＩＩの半導体チャネル１０２の表面に対して熱酸化処理を行い、初期第３誘電体層１７３を形成する。ここで、初期第３誘電体層１７３の材料は酸化ケイ素である。他の実施例では、堆積プロセスにより第２領域及び第３領域の半導体チャネルの表面を覆う初期第３誘電体層を形成することもできる。
図１２及び図１３を参照すると、第２領域ＩＩの第２間隔１２９に第１ゲート層１０４を形成する。ここで、第１ゲート層１０４を形成するステップは、図１１及び図１２を参照すると、初期第１ゲート層１１４を形成するステップであって、初期第１ゲート層１１４は第２間隔１２９を満杯に充填し、初期第３誘電体層１７３の上面に位置するステップと、第３領域ＩＩＩの半導体チャネル１０２の側壁を取り囲み、第２領域ＩＩの半導体チャネル１０２の側壁を部分的に取り囲み及び初期第３誘電体層１７３の上面に位置する初期第１ゲート層１１４をエッチングして除去し、残りの初期第１ゲート層１１４を第１ゲート層１０４とするステップであって、第１ゲート層１０４は第２領域ＩＩの半導体チャネル１０２の側壁の一部のみを取り囲むステップと、を含むことができる。
図１２及び図１４を参照すると、残りの第２間隔１２９に第２絶縁層１２６を形成する。いくつかの実施例では、以下のプロセスステップによって第２絶縁層１２６を形成することができる。堆積プロセスを行い、残りの第２間隔１２９（図１２参照）を満杯に充填し、初期第３誘電体層１７３の上面を覆う第２絶縁膜を形成し、第２絶縁膜及び第１絶縁層１１６に対して化学機械研磨を初期第３誘電体層１７３が露出するまで行い、残りの第２絶縁膜を第２絶縁層１２６とする。ここで、第２絶縁膜の材料は窒化ケイ素を含む。
図１４及び図１５を参照すると、第２絶縁層１２６をマスクとして初期第３誘電体層１７３をエッチングし、第３誘電体層１３３を形成する。ここで、第３誘電体層１３３を形成するステップでは、半導体チャネル１０２の上面だけでなく、第３領域ＩＩＩの半導体チャネル１０２の側壁も露出し、第４誘電体層と第２ゲート層の後続の形成のために準備する。いくつかの実施例では、方向Ｚにおいて、初期第３誘電体層１７３をエッチングする深さは１０ｎｍ～３０ｎｍであってもよい。
いくつかの実施例では、図２及び図３に示す第４誘電体層１４３、第２ゲート層１０５及び第３絶縁層１３６を形成するステップは、以下のステップを含むことができる。
引き続き図１５を参照すると、第３領域ＩＩＩの側壁に第４誘電体層１４３を形成し、第４誘電体層１４３と第２絶縁層１２６との間に第３間隔１３９を有し、第３間隔１３９の一部に第２ゲート層１０５を形成する。いくつかの例では、第４誘電体層１４３はさらに、第３領域ＩＩＩの上面に形成され、以下のプロセスステップによって第４誘電体層１４３を形成することができる。第３領域ＩＩＩの半導体チャネル１０２表面に対して熱酸化処理を行い、第４誘電体層１４３を形成する。ここで、第４誘電体層１４３の材料は酸化ケイ素である。他の実施例では、堆積プロセスにより第３領域の半導体チャネルの表面を覆う第４誘電体層を形成することもできる。
ここで、第２ゲート層１０５を形成するステップは、初期第２ゲート層（図示せず）を形成するステップであって、初期第２ゲート層は第３間隔１３９を充填し、第４誘電体層１４３の上面に位置するステップと、第３領域ＩＩＩの半導体チャネル１０２の側壁を取り囲んで第４誘電体層１４３の上面に位置する初期第２ゲート層の一部をエッチングし、残りの初期第２ゲート層を第２ゲート層１０５とするステップと、を含むことができ、第２ゲート層１０５は、第３領域ＩＩＩの半導体チャネル１０２の側壁の一部のみを取り囲む。
図１７を参照すると、残りの第３間隔１３９（図１５参照）に第３絶縁層１３６を形成する。いくつかの実施例では、以下のプロセスステップによって第３絶縁層１３６を形成することができる。堆積プロセスを行い、残りの第３間隔１３９を満杯に充填し、第４誘電体層１４３の上面を覆う第３絶縁膜を形成し、第３絶縁膜及び第１絶縁層１１６に対して化学機械研磨を第４誘電体層１４３が露出するまで行い、残りの第３絶縁膜を第３絶縁層１３６とする。ここで、第３絶縁層１３６の材料は窒化ケイ素であってもよい。
いくつかの実施例では、図２及び図３を参照すると、第２ゲート層１０５を形成した後、第３絶縁層１３６を形成する前に、製造方法は、第２ゲート層１０５内にランタン系元素のうちの少なくとも１つ及び／又はジルコニウム元素をドープすることをさらに含むことができる。このようにして、第２ゲート層１０５自体の電気的性能を向上させるのに有利であり、それによって第２ゲート層１０５の半導体チャネル１０２に対する制御能力を向上させる。また、第２ゲート層１０５のサイズが第１ゲート層１０４のサイズより小さい場合、第２ゲート層１０５内にランタン元素及び／又はジルコニウム元素をドープすることで第２ゲート層１０５の導電性を向上させ、それによってサイズの差異による第１ゲート層１０４と第２ゲート層１０５との導電性の差異を補い、第１ゲート層１０４と第２ゲート層１０５の半導体チャネル１０２に対する制御能力の差異を低減させ、それによって半導体構造全体の安定性を向上させる。
ここで、以下のプロセスステップによって第２ゲート層１０５内にランタン系元素のうちの少なくとも１つ及び／又はジルコニウム元素をドープすることができる。図１６を参照すると、残りの第３間隔１３９（図１５参照）に拡散層１４９を形成し、次に、知られる半導体構造が位置する環境の温度を高め、拡散層１４９における金属元素の熱拡散作用を利用して金属元素を第２ゲート層１０５内にドープする。説明すべきこととして、第２ゲート層１０５における金属元素のドープ深さは、半導体構造が位置する環境の温度の上昇に伴って増大する。ここで、拡散層１４９の材料は、酸化ランタン、酸化スカンジウム又は酸化セリウム等のランタン系酸化物又は酸化ジルコニウムのうちの少なくとも１つであってもよい。
第２ゲート層１０５内にランタン系元素のうちの少なくとも１つ及び／又はジルコニウム元素をドープするプロセスが終了した後、残りの拡散層１４９を除去し、第２ゲート層１０５を露出し、後続で第２ゲート層１０５の上面に第３絶縁層１３６を形成するために準備する。
いくつかの実施例では、図１８及び図１～図４を参照すると、第３絶縁層１３６を形成した後、製造方法は、絶縁層１０６をパターニングして第２ゲート層１０５を露出し、通孔１５９を形成するステップと、通孔１５９に電気接触構造１０８を形成するステップと、をさらに含むことができる。
いくつかの実施例では、電気接触構造１０８を形成するステップは、以下のステップを含むことができる。図２、図３及び図１８を参照すると、絶縁層１０６と第４誘電体層１４３とによって共通して構成される上面に開口を有するマスク層１１８を形成し、方向Ｚにおいて、開口の一部が第２ゲート層１０５の一部と正対するため、マスク層１１８をマスクとして絶縁層１０６をエッチングするとき、第２ゲート層１０５の一部を露出し、通孔１５９を形成する。説明すべきこととして、図２を参照すると、通孔１５９を形成した後、電気接触構造１０８を形成する前に、通孔１５９の側壁にバリア層１０８をさらに形成してもよい。ここで、バリア層１０８の材料は酸化ケイ素であってもよく、マスク層１１８の材料はフォトレジストであってもよい。
以上に記述するように、第１絶縁層１１６と第２領域ＩＩ及び第３領域ＩＩＩの半導体チャネル１０２との間に第２間隔１２９を形成することで、自己整列の方式により第２間隔にサイズが正確な第１ゲート層１０４と第２ゲート層１０５を形成するのに有利であり、エッチングプロセスが必要なくサイズ精度の高い第１ゲート層１０４と第２ゲート層１０５を形成することができ、また、第２間隔のサイズを調整することで、小さいサイズの第１ゲート層１０４と第２ゲート層１０５を取得することができる。また、同じ半導体チャネル１０２の側壁の異なる領域に第１ゲート層１０４と第２ゲート層１０５をそれぞれ形成するため、第１ゲート層１０４と第２ゲート層１０５の半導体チャネル１０２に対する制御能力が互いに補い合うようにし、それによって第１ゲート層１０４と第２ゲート層１０５全体の半導体チャネル１０２に対する良好な制御能力を保証し、それによって半導体構造におけるＧＩＤＬを低減させるのに有利であり、半導体構造全体の電気的性能を向上させる。
当業者であれば、上述の各実施例が本出願を実現する具体的な実施例であるが、実際の応用では、本出願の精神及び範囲から逸脱することなく形式的に及び細部にわたってそれに対して様々の変更を行うことができることを理解することができる。いかなる当業者は、本出願の精神及び範囲から逸脱することなく、それぞれ変更及び修正を行うことができるため、本出願の保護範囲は特許請求の範囲に限定される範囲に準拠すべきである。
本出願の実施例は、半導体構造及びその製造方法を提供し、半導体構造は、間隔を空けて配列されたビット線と半導体チャネルとを含む基板と、誘電体層と、第１ゲート層と、第２ゲート層と、絶縁層と、を含み、ビット線は第１方向に沿って延び、半導体チャネルはビット線の上面の一部に位置し、ビット線の上面に垂直な方向において、半導体チャネルは順次配列された第１領域、第２領域及び第３領域を含む。誘電体層は、隣接するビット線の間に位置し、半導体チャネルの表面に位置する。第１ゲート層は、第２領域の誘電体層を取り囲んで第２方向に沿って延び、第１方向は第２方向と異なる。第２ゲート層は、第３領域の誘電体層を取り囲み、ビット線の上面に垂直な方向において、第２ゲート層は第１ゲート層と間隔を空けて設けられる。絶縁層は、同じビット線上の隣接する半導体チャネルの間に位置し、隣接する誘電体層に位置する第１ゲート層と第２ゲート層とを隔離する。
上記の技術的解決策では、基板内に垂直なＧＡＡトランジスタが形成され、ビット線が基板内に埋め込まれて半導体チャネルの下方に位置するため、３次元積み重ねられた半導体構造を構成することができ、トランジスタは、半導体構造の集積密度を向上させるために４Ｆ２の配列方式に達する。また、第１ゲート層と第２ゲート層は、第１ゲート層と第２ゲート層の半導体チャネルに対する制御能力が互いに補い合うように、同じ半導体チャネルをそれぞれ制御するように設計され、一方のゲート層の半導体チャネルに対する制御能力が低いためＧＩＤＬが過大になる場合、他方のゲート層の半導体チャネルに対する制御により該不足を補い、第１ゲート層と第２ゲート層全体の半導体チャネルに対する良好な制御能力を保証するのに有利であり、それによって半導体構造におけるＧＩＤＬを低減させるのに有利であり、半導体構造全体の電気的性能を向上させる。

Claims (16)

  1. 半導体構造であって、
    間隔を空けて配列されたビット線と半導体チャネルとを含む基板であって、前記ビット線は第１方向に沿って延び、前記半導体チャネルは、前記ビット線の上面の一部に位置し、前記ビット線の上面に垂直な方向において、前記半導体チャネルは順次配列された第１領域、第２領域及び第３領域を含む、基板と、
    隣接する前記ビット線の間に位置し、前記半導体チャネルの表面に位置する誘電体層と、
    前記第２領域の前記誘電体層を取り囲んで第２方向に沿って延びる第１ゲート層であって、前記第１方向は前記第２方向と異なる、第１ゲート層と、
    前記第３領域の前記誘電体層を取り囲む第２ゲート層であって、前記ビット線の上面に垂直な方向において、前記第２ゲート層は前記第１ゲート層と間隔を空けて設けられる、第２ゲート層と、
    同じビット線上の隣接する前記半導体チャネルの間に位置し、隣接する前記誘電体層に位置する前記第１ゲート層と前記第２ゲート層とを隔離する絶縁層と、を含み、
    単一の前記第１ゲート層は前記第２方向に沿って延び、隣接する前記ビット線上の隣接する前記半導体チャネルを取り囲み、単一の前記第２ゲート層は単一の前記半導体チャネルのみを取り囲む、半導体構造。
  2. 前記半導体チャネルの側壁に垂直な平面において、前記第１ゲート層に取り囲まれた前記半導体チャネルは第１断面を有し、前記第２ゲート層に取り囲まれた前記半導体チャネルは第２断面を有し、前記第１断面の面積は前記第２断面の面積よりも大きく、
    前記ビット線が前記半導体チャネルに指向する方向において、前記第１ゲート層の長さは前記第２ゲート層の長さよりも大きく、
    及び／又は
    前記半導体チャネルの側壁に垂直な方向において、前記第１ゲート層の厚さは前記第２ゲート層の厚さよりも大きい、
    請求項１に記載の半導体構造。
  3. 前記第２ゲート層内にランタン系元素のうちの少なくとも１つ及び／又はジルコニウム元素が含まれる、
    請求項１に記載の半導体構造。
  4. 前記第２ゲート層の前記ビット線から遠く離れた表面に位置し、及び前記第３領域の前記誘電体層の表面の一部に位置する電気接触構造をさらに含み、及び／又は、
    少なくとも前記絶縁層の底面に正対する前記ビット線内に位置する金属半導体化合物構造をさらに含む、
    請求項１に記載の半導体構造。
  5. 前記絶縁層の両側に位置する前記半導体チャネルが前記絶縁層に指向する方向に沿って、前記金属半導体化合物構造の深さは徐々に増大する、請求項４に記載の半導体構造。
  6. 前記半導体チャネルの側壁に垂直な平面において、前記第１領域の前記半導体チャネルの断面積、前記第２領域の前記半導体チャネルの断面積、及び前記第３領域の前記半導体チャネルの断面積は順次減少する、
    請求項１に記載の半導体構造。
  7. 前記誘電体層は、
    隣接する前記ビット線間に位置し、隣接する前記ビット線上の前記第１領域の前記半導体チャネル間に位置する第１誘電体層と、
    前記第１領域の前記半導体チャネルの側壁と前記第１領域の前記第１誘電体層の側壁とに位置する第２誘電体層と、
    前記第２領域の前記半導体チャネルの側壁を取り囲む第３誘電体層と、
    前記第３領域の前記半導体チャネルの側壁を取り囲んで前記半導体チャネルの上面に位置する第４誘電体層と、を含む、
    請求項６に記載の半導体構造。
  8. 前記第１ゲート層は、少なくとも前記第１誘電体層の上面の一部と前記第２誘電体層の上面の一部とに位置し、前記第２ゲート層は、少なくとも前記第３誘電体層の上面の一部に位置する、
    請求項７に記載の半導体構造。
  9. 前記絶縁層は、
    隣接する前記半導体チャネルの前記誘電体層の間と前記第１ゲート層の間に位置し、前記第２方向に沿って延びる第１絶縁層であって、前記第１絶縁層の上面が前記第３領域の上面よりも低くない、第１絶縁層と、
    前記第１ゲート層の上面に位置し、前記第１絶縁層と前記第２ゲート層との間に位置する第２絶縁層と、
    前記第２ゲート層の上面に位置し、前記第２絶縁層と前記誘電体層との間に位置する第３絶縁層と、を含む、
    請求項１に記載の半導体構造。
  10. 半導体構造の製造方法であって、
    基板を提供するステップであって、前記基板は、間隔を空けて配列されたビット線と半導体チャネルを含み、前記ビット線は第１方向に沿って延び、前記半導体チャネルは前記ビット線の上面の一部に位置し、前記ビット線の上面に垂直な方向において、前記半導体チャネルは順次配列された第１領域、第２領域及び第３領域を含む、ステップと、
    誘電体層を形成するステップであって、前記誘電体層は隣接する前記ビット線の間に位置し、前記半導体チャネルの表面に位置する、ステップと、
    第１ゲート層を形成するステップであって、前記第１ゲート層は前記第２領域の前記誘電体層を取り囲む、ステップと、
    第２ゲート層を形成するステップであって、前記第２ゲート層は前記第３領域の前記誘電体層を取り囲み、前記ビット線の上面に垂直な方向において、前記第２ゲート層は前記第１ゲート層と間隔を空けて設けられる、ステップと、
    絶縁層を形成するステップであって、前記絶縁層は同じビット線上の隣接する前記半導体チャネルの間に位置する、ステップと、を含み、
    前記基板を提供するステップは、
    初期基板を提供するステップであって、前記初期基板内に前記第１方向に沿って延びる初期第１誘電体層を有する、ステップと、
    前記初期基板と前記初期第１誘電体層をパターニングし、間隔を空けて配列された前記ビット線と前記半導体チャネル、及び隣接するビット線間に位置する前記初期第１誘電体層を形成するステップであって、前記初期第１誘電体層の上面は前記半導体チャネルの上面よりも低くなく、前記半導体チャネルの側壁、前記初期第１誘電体層の側壁及び前記ビット線の上面の一部によってトレンチを形成し、前記トレンチは第２方向に沿って延びる、ステップと、を含み、
    前記誘電体層、前記第１ゲート層、前記第２ゲート層及び前記絶縁層を形成するステップは、
    隣接する前記ビット線の間及び隣接する前記ビット線上の前記第１領域の前記半導体チャネルの間に第１誘電体層を形成するステップと、
    前記第１領域の前記トレンチの側壁に第２誘電体層を形成するステップと、
    第１絶縁層を形成するステップであって、前記第１絶縁層は前記トレンチ内に位置し、隣接する前記第２誘電体層を隔離し、前記第１絶縁層の上面は前記半導体チャネルの上面よりも低くない、ステップと、
    前記第２領域の前記トレンチの側壁に第３誘電体層と前記第１ゲート層を形成するステップであって、前記第３誘電体層の上面は前記第１ゲート層の上面よりも高い、ステップと、
    第２絶縁層を形成するステップであって、前記第２絶縁層は前記第１絶縁層と前記第３誘電体層との間に位置する、ステップと、
    前記第３領域の前記トレンチの側壁に第４誘電体層と前記第２ゲート層を形成するステップであって、前記第４誘電体層の上面は前記第２ゲート層の上面よりも高い、ステップと、
    第３絶縁層を形成するステップであって、前記第３絶縁層は前記第２絶縁層と前記第４誘電体層との間に位置し、前記第１誘電体層、前記第２誘電体層、前記第３誘電体層及び前記第４誘電体層は共に前記誘電体層を構成し、前記第１絶縁層、前記第２絶縁層及び前記第３絶縁層は共に前記絶縁層を構成する、ステップと、を含む、
    半導体構造の製造方法。
  11. 前記第１誘電体層、前記第２誘電体層及び前記第１絶縁層を形成するステップは、
    前記トレンチの側壁に初期第２誘電体層を形成するステップであって、隣接する前記初期第２誘電体層間に第１間隔を有する、ステップと、
    前記第１間隔に前記第１絶縁層を形成するステップと、
    前記第１絶縁層をマスクとして前記初期第１誘電体層及び前記初期第２誘電体層をエッチングし、前記第１誘電体層及び第２誘電体層を形成するステップと、を含む、
    請求項１０に記載の半導体構造の製造方法。
  12. 前記第１絶縁層を形成する前に、かつ、前記初期第２誘電体層を形成した後、前記初期第２誘電体層によって露出される前記ビット線の上面の一部に対して金属ケイ素化処理を行い、金属半導体化合物構造を形成する、
    請求項１１に記載の半導体構造の製造方法。
  13. 前記第３誘電体層、前記第１ゲート層及び前記第２絶縁層を形成するステップは、
    前記第２領域と前記第３領域の前記半導体チャネルの側壁に初期第３誘電体層を形成するステップであって、前記初期第３誘電体層と前記第１絶縁層との間に第２間隔を有する、ステップと、
    前記第２領域の前記第２間隔の一部に前記第１ゲート層を形成するステップと、
    残りの前記第２間隔に前記第２絶縁層を形成するステップと、
    前記第２絶縁層をマスクとして前記初期第３誘電体層をエッチングし、前記第３誘電体層を形成するステップと、を含む、
    請求項１０に記載の半導体構造の製造方法。
  14. 前記第４誘電体層、前記第２ゲート層及び前記第３絶縁層を形成するステップは、
    前記第３領域の側壁に第４誘電体層を形成するステップであって、前記第４誘電体層と前記第２絶縁層との間に第３間隔を有する、ステップと、
    前記第３間隔の一部に前記第２ゲート層を形成するステップと、
    残りの前記第３間隔に前記第３絶縁層を形成するステップと、を含む、
    請求項１０に記載の半導体構造の製造方法。
  15. 前記第２ゲート層を形成した後、前記第３絶縁層を形成する前に、前記第２ゲート層内にランタン系元素のうちの少なくとも１つ及び／又はジルコニウム元素をドープするステップをさらに含む、
    請求項１４に記載の半導体構造の製造方法。
  16. 電気接触構造を形成するステップをさらに含み、前記電気接触構造を形成するステップは、
    前記絶縁層をパターニングして前記第２ゲート層を露出させ、通孔を形成するステップと、
    前記通孔に前記電気接触構造を形成するステップと、を含む、
    請求項１０に記載の半導体構造の製造方法。
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