JP7666002B2

JP7666002B2 - 炭化珪素半導体装置および炭化珪素半導体装置の検査方法

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Publication number: JP7666002B2
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Inventors: 陽平鹿児山; 真樹宮里
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Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の検査方法に関する。

従来、ＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を有するＭＯＳ型炭化珪素（ＳｉＣ）半導体装置では、ベース領域とドリフト領域とのｐｎ接合で形成される寄生ｐｎダイオード（ボディダイオード（ＢＤ：ＢｏｄｙＤｉｏｄｅ））の通電により積層欠陥（ＳＦ：ＳｔａｃｋｉｎｇＦａｕｌｔ）が成長し、積層欠陥が成長した部分でドリフト抵抗が高くなるため、オン電圧が大きくなることが知られている。

積層欠陥の検出方法として、炭化珪素からなる出発基板上にエピタキシャル層を成長させた半導体ウェハに対して、表（ひょう）面電極形成前または素子構造形成前に、炭化珪素のバンドギャップよりもエネルギーの大きいレーザー光を照射して積層欠陥を予め成長させ、このレーザー光の照射中に半導体ウェハから放射される特定波長の光の強度に基づいて積層欠陥の位置を特定する方法が提案されている（例えば、特許文献１，２参照）。

下記特許文献１，２では、半導体ウェハの状態で積層欠陥の位置情報を取得し、当該積層欠陥の位置情報に基づいて、半導体ウェハから積層欠陥を含むように個片化された半導体チップを不良チップとして除外している。積層欠陥の別の検出方法として、製品（半導体チップ）完成後にボディダイオードを通電して積層欠陥を成長させ、通電前後での特性変動の大きいすべての半導体チップを不良チップとして除外する方法が公知である。

これらの積層欠陥の検出方法において、半導体ウェハへのレーザー光の照射条件やボディダイオードの通電条件は、さまざまな大きさ（単位セル（素子の機能単位）のセル幅）の各ＭＯＳ型半導体装置において、それぞれ、レーザー光の照射やボディダイオードの通電によって積層欠陥を検出するために十分な大きさになるまで積層欠陥を成長させることができる条件に適宜設定される。

また、積層欠陥の総面積（総表面積）に対するＭＯＳ型半導体装置のオン電圧の増加量がドリフト領域の不純物濃度に依存し、不純物濃度の高いｎ⁺型出発基板やｎ型コンタクトエピタキシャル層で積層欠陥による悪影響が小さいことが開示されている（例えば、非特許文献１参照）。また、下記非特許文献１には、ＭＯＳ型半導体装置の動作温度を高くするほど、積層欠陥による悪影響が小さくなることが開示されている。

特開２００９－０８８５４７号公報特開２０１４－０２２５０３号公報

エス・アサダ（Ｓ．Ａｓａｄａ）、外２名、エフェクツオブスタッキングフォールツオンエレクトロントランスポートイン４Ｈ－ＳｉＣｎ－タイプエピレイヤーズアンダーユニポーラオペレーションエヴァリュエイティドバイＴＣＡＤシミュレーション（Ｅｆｆｅｃｔｓｏｆｓｔａｃｋｉｎｇｆａｕｌｔｓｏｎｅｌｅｃｔｒｏｎｔｒａｎｓｐｏｒｔｉｎ４Ｈ－ＳｉＣｎ－ｔｙｐｅｅｐｉｌａｙｅｒｓｕｎｄｅｒｕｎｉｐｏｌａｒｏｐｅｒａｔｉｏｎｅｖａｌｕａｔｅｄｂｙＴＣＡＤｓｉｍｕｌａｔｉｏｎ）、ジャパニーズジャーナルオブアプライドフィジクス（ＪａｐａｎｅｓｅＪｏｕｒｎａｌｏｆＡｐｐｌｉｅｄＰｈｙｓｉｃｓ）、応用物理学会（ＴｈｅＪａｐａｎＳｏｃｉｅｔｙｏｆＡｐｐｌｉｅｄＰｈｙｓｉｃｓ）、２０２０年、第５９巻、ｐ．５４００３－１～５４００３－６

しかしながら、従来の積層欠陥の検出方法（例えば上記特許文献１，２）では、電子と正孔との再結合エネルギーにより積層欠陥に変換される基底面転位（ＢＰＤ：ＢａｓａｌＰｌａｎｅＤｉｓｌｏｃａｔｉｏｎ）が半導体ウェハに多く存在する場合、半導体ウェハ中の積層欠陥の個数が多くなる。このため、不良チップとして除外する半導体チップの個数が多くなり、歩留まりが非常に悪くなるという問題がある。

この発明は、上述した従来技術による問題点を解消するため、歩留まりを改善させることができる炭化珪素半導体装置および炭化珪素半導体装置の検査方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板に、活性領域が設けられている。前記半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域において前記半導体基板のおもて面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記第２半導体領域と前記第１半導体領域とのｐｎ接合を通過する電流が流れる素子構造が設けられている。使用環境温度が１００℃以上の所定範囲内である。耐圧が１．２ｋＶかつ前記使用環境温度が１５０℃以上で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が１０％以下、耐圧が１．２ｋＶかつ前記使用環境温度が１５０℃未満で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が５％以下、耐圧が３．３ｋＶかつ前記使用環境温度が１５０℃以上で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が１５％以下、耐圧が３．３ｋＶかつ前記使用環境温度が１５０℃未満で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が１０％以下のいずれかに設定した。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ｐｎ接合によるボディダイオードの通電前後でのオン電圧の増加率は最大で３％であることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域の不純物濃度は８×１０¹⁵／ｃｍ³以下であり、前記使用環境温度が２７５℃未満であることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域の不純物濃度は４×１０¹⁵／ｃｍ³以下であり、前記使用環境温度が２００℃未満であることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、耐圧が１．２ｋＶであり、前記第１半導体領域の不純物濃度は７×１０¹⁵／ｃｍ³以上８×１０¹⁵／ｃｍ³以下である。前記使用環境温度が１５０℃以上２７５℃未満であり、前記半導体基板の積層欠陥の総面積の比率を、前記活性領域の面積に対して１０％以下に設定したことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、耐圧が３．３ｋＶであり、前記第１半導体領域の不純物濃度は２×１０¹⁵／ｃｍ³以上４×１０¹⁵／ｃｍ³以下である。前記使用環境温度が１５０℃以上２００℃未満であり、前記半導体基板の積層欠陥の総面積の比率を、前記活性領域の面積に対して１５％以下に設定したことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域の不純物濃度に基づいて耐圧が設定されることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記使用環境温度が３００℃以下の所定範囲内であることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記素子構造は、前記ｐｎ接合と、第１導電型の第３半導体領域と、ゲート絶縁膜と、ゲート電極と、を有する。前記第３半導体領域は、前記半導体基板のおもて面と前記第２半導体領域との間に選択的に設けられている。前記ゲート絶縁膜は、前記第２半導体領域の、前記第３半導体領域と前記第１半導体領域との間の領域に接して設けられている。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側に設けられている。第１電極は、前記第２半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられていることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の検査方法は、炭化珪素からなる半導体基板に、炭化珪素からなる半導体基板に設けられた活性領域と、前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、前記活性領域において前記半導体基板のおもて面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、前記第２半導体領域と前記第１半導体領域とのｐｎ接合を通過する電流が流れる素子構造と、を備え、使用環境温度が１００℃以上の所定範囲内である炭化珪素半導体装置の検査方法であって、次の特徴を有する。前記使用環境温度以下の検査温度環境下で、前記ｐｎ接合に順方向に電流を流す第１工程を行う。前記第１工程の後、前記半導体基板の積層欠陥を検出する第２工程を行う。前記半導体基板の積層欠陥の総面積を算出する第３工程を行う。積層欠陥の総面積が所定範囲にある前記半導体基板を良品と選別する第４工程を行う。前記第４工程では、耐圧を高く設定するほど、前記所定範囲の上限値を大きく設定する。

また、この発明にかかる炭化珪素半導体装置の検査方法は、上述した発明において、前記第４工程では、前記検査温度を高く設定するほど、前記所定範囲の上限値を大きく設定することを特徴とする。

また、この発明にかかる炭化珪素半導体装置の検査方法は、上述した発明において、前記第１工程では、前記検査温度が所定の基準温度未満であり、前記第４工程では、前記所定範囲の比率を、前記活性領域の面積に対して０％以上１５％以下とすることを特徴とする。

また、この発明にかかる炭化珪素半導体装置の検査方法は、上述した発明において、前記ｐｎ接合に印加される電圧の前記第１工程の前後の増加率は、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率と比例関係にある。前記増加率を分子とする前記比例関係の比例係数は、前記使用環境温度に反比例して小さくなる。前記第４工程の前に、前記比例係数がゼロとなる前記使用環境温度を前記基準温度として取得することを特徴とする。

また、この発明にかかる炭化珪素半導体装置の検査方法は、上述した発明において、前記第４工程の前に、前記半導体基板の積層欠陥の総面積に対する前記ｐｎ接合に印加される電圧の前記第１工程の前後の増加率が３％以下となる前記所定範囲を取得することを特徴とする。

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の検査方法によれば、従来にて不良品としていた炭化珪素半導体装置を良品とすることができるため、歩留まりを改善させることができるという効果を奏する。

実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１の活性領域の動作時の状態を示す断面図である。実験例１の電圧・電流特性を示す特性図である。実験例１の電圧・電流特性を示す特性図である。実験例１のＶｏｎ増加率を示す図表である。実験例２のオン電圧の温度依存性を示す特性図である。実験例２のボディダイオード通電前のオン電圧を示す図表である。実験例２のボディダイオード通電前後のＶｏｎ増加量およびＶｏｎ増加率を示す図表である。実験例２のＶｏｎ増加量の温度依存性を示す特性図である。実験例２のＶｏｎ増加率の温度依存性を示す特性図である。実験例３のオン電圧と積層欠陥面積との関係を示す特性図である。実験例３のオン電圧と積層欠陥面積との関係を示す特性図である。実験例４のΔＶｏｎ／ＳＦ面積比の温度依存性を示す特性図である。参照例のドリフト抵抗と積層欠陥との関係を示す特性図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の検査方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。さらに、各温度の数値についてばらつきを考慮して±５℃までを含むのがよい。

（実施の形態）
実施の形態にかかる炭化珪素半導体装置の検査方法について、トレンチゲート構造のＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：ＭＯＳゲートを備えたＭＯＳ型電界効果トランジスタ）を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の活性領域の動作時の状態を示す断面図である。図２の（ａ），（ｂ）には、それぞれＭＯＳＦＥＴのオン時および当該ＭＯＳＦＥＴのボディダイオード（ＢＤ）通電時を示す。

最初に、実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１，２に示す実施の形態にかかる炭化珪素半導体装置１０は、活性領域４１において炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）３０のおもて面側に、ｐ型ベース領域（第２半導体領域）４とｎ^-型ドリフト領域（第１半導体領域）２ｂとのｐｎ接合を通過して半導体基板３０の裏面からおもて面に向かう方向（ｐｎ接合の逆方向）に電流（ドリフト電流）が流れるＭＯＳゲート（素子構造）を有する縦型ＭＯＳＦＥＴである。炭化珪素半導体装置１０の使用環境温度は、例えば１００℃以上３００℃以下の所定範囲内である。

半導体基板３０は、炭化珪素からなるｎ⁺型出発基板３１のおもて面上にｎ型バッファ領域２ａ、ｎ^-型ドリフト領域２ｂおよびｐ型ベース領域４となる各エピタキシャル層３２～３４を順にエピタキシャル成長させてなる。半導体基板３０の、ｐ型エピタキシャル層３４側の主面をおもて面とし、ｎ⁺型出発基板３１側の主面を裏面とする。活性領域４１は、ＭＯＳＦＥＴがオン状態のときに主電流（ドリフト電流）が流れる領域であり、ＭＯＳＦＥＴの同一構造の複数の単位セルが隣接して配置される。活性領域４１は、例えば、略矩形状の平面形状を有し、半導体基板３０の略中央に配置される。

エッジ終端領域４２は、活性領域４１と半導体基板３０の端部（チップ端部）との間の領域であり、活性領域４１の周囲を略矩形状に囲む。エッジ終端領域４２は、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域４２には、一般的な耐圧構造（不図示）が配置される。耐圧とは、炭化珪素半導体装置１０が誤動作や破壊を起こさない限界の電圧（耐電圧）である。炭化珪素半導体装置１０の全体の耐圧は、例えば、活性領域４１の耐圧で決まり、エッジ終端領域４２よりも活性領域４１で高くなるように設定される。

ｎ⁺型出発基板３１に基底面転位が存在する場合、ｐ型ベース領域４とｎ^-型ドリフト領域２ｂとのｐｎ接合に半導体基板３０のおもて面から裏面に向かう順方向に電流が流れたときに（後述するＢＤ通電時）、ｎ⁺型出発基板３１の基底面転位からエピタキシャル層３２～３４に、ＭＯＳＦＥＴのオン電圧またはオン抵抗が増加する（特性劣化）要因となる積層欠陥（ＳＦ）３５（ハッチング部分）が成長する。オン電圧とは、炭化珪素半導体装置１０をオンさせるために必要な下限側のドレイン・ソース間電圧（ｐ型ベース領域４とｎ^-型ドリフト領域２ｂとのｐｎ接合に印加される電圧）である。

炭化珪素半導体装置１０の耐圧もしくは使用環境温度が高いほど、またその両方により、積層欠陥３５による悪影響が小さくなるため、活性領域４１の面積（表面積）に対する半導体基板３０の積層欠陥３５の総面積（総表面積：以下、積層欠陥面積とする）の比率を大きく設定可能である（図１１，１２参照）。炭化珪素半導体装置１０の使用環境温度の上限値は、半導体基板３０周囲のワイヤやはんだ層、樹脂ケース等の周辺部材（不図示）の耐熱温度で決まる。炭化珪素自体は３００℃を超える温度でも耐え得るため、周辺部材の耐熱温度によっては炭化珪素半導体装置１０の使用環境温度が３００℃超であってもよい。

さらに、炭化珪素半導体装置１０の使用環境温度が後述する所定温度（以下、判定基準温度とする）以上である場合（図１３参照）、半導体基板３０に積層欠陥３５が存在していたとしても、炭化珪素半導体装置１０のオン電圧が増加しない。このため、積層欠陥３５の有無によらず炭化珪素半導体装置１０は良品である。したがって、炭化珪素半導体装置１０の使用環境温度が判定基準温度以上である場合、半導体基板３０の積層欠陥面積は、半導体基板３０の全面積や活性領域４１の全面積と同じ（すなわち半導体基板３０や活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率の適正範囲の上限値が１００％）であってもよい。

判定基準温度は、１００℃を超える温度であり、耐圧を高く設定するほど低く設定することができる。例えば、耐圧が１．２ｋＶ以上である場合、判定基準温度は２７５℃程度以下である。耐圧が３．３ｋＶ以上である場合、判定基準温度は２００℃程度である。耐圧が３．３ｋＶを超える場合、ｎ^-型ドリフト領域２ｂの不純物濃度や厚さによっては、判定基準温度は２００℃未満（例えば１５０℃程度）であってもよい。耐圧は、ｎ^-型ドリフト領域２ｂの不純物濃度（ドーピング濃度）に基づいて設定され、ｎ^-型ドリフト領域２ｂの不純物濃度を低くするほど高くなる。

具体的には、ｎ^-型ドリフト領域２ｂの不純物濃度は、例えば、耐圧が１．２ｋＶ以上程度である場合に８×１０¹⁵／ｃｍ³以下程度であり、耐圧が３．３ｋＶ以上程度である場合に４×１０¹⁵／ｃｍ³以下程度である。より具体的には、耐圧が１．２ｋＶ程度である場合、ｎ^-型ドリフト領域２ｂの不純物濃度は例えば７×１０¹⁵／ｃｍ³以上８×１０¹⁵／ｃｍ³以下程度であり、例えば７．４×１０¹⁵／ｃｍ³程度である。耐圧が３．３ｋＶ程度である場合、ｎ^-型ドリフト領域２ｂの不純物濃度は例えば２×１０¹⁵／ｃｍ³以上４×１０¹⁵／ｃｍ³以下程度であり、例えば２．９×１０¹⁵／ｃｍ³程度である。

一方、炭化珪素半導体装置１０の使用環境温度が判定基準温度未満である場合、半導体基板３０の積層欠陥面積の比率が活性領域４１の面積に対して例えば０％以上１５％以下程度（適正範囲）であれば、積層欠陥３５を含む炭化珪素半導体装置１０であっても良品と判定可能である（図１１，１２参照）。良品とは、使用環境温度でのボディダイオードの通電前後でのオン電圧Ｖｏｎの増加率（以下、Ｖｏｎ増加率（オン電圧増加の相対値）とする。Ｖｏｎ増加率［％］＝ボディダイオードの通電前後のオン電圧の増加量／ボディダイオードの通電前のオン電圧×１００％）が例えば３％以下程度となる炭化珪素半導体装置１０である。

炭化珪素半導体装置１０のＶｏｎ増加率は適宜設定可能である。判定基準温度は、炭化珪素半導体装置１０の素子構造（例えば耐圧等）によって異なる。このため、炭化珪素半導体装置１０の素子構造に応じて、判定基準温度が決定される。炭化珪素半導体装置１０の使用環境温度が判定基準温度未満である場合、炭化珪素半導体装置１０のＶｏｎ増加率（もしくは後述するＶｏｎ増加量）が所定値以下となるように、炭化珪素半導体装置１０の素子構造および使用環境温度に応じて、活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率が決定される。

具体的には、例えば、耐圧が１．２ｋＶである場合、炭化珪素半導体装置１０の使用環境温度が１５０℃以上かつ判定基準温度未満程度であると、半導体基板３０の積層欠陥面積の比率が活性領域４１の面積に対して例えば１０％以下程度（適正範囲）であれば、炭化珪素半導体装置１０を良品と判定可能である。また、耐圧が１．２ｋＶである場合、炭化珪素半導体装置１０の使用環境温度が例えば１５０℃未満程度であると、半導体基板３０の積層欠陥面積の比率が活性領域４１の面積に対して例えば５％以下程度（適正範囲）であれば、炭化珪素半導体装置１０を良品と判定可能である。

耐圧が３．３ｋＶである場合、炭化珪素半導体装置１０の使用環境温度が例えば１５０℃以上かつ判定基準温度未満程度であると、半導体基板３０の積層欠陥面積の比率が活性領域４１の面積に対して例えば１５％以下程度（適正範囲）であれば、炭化珪素半導体装置１０を良品と判定可能である。また、耐圧が３．３ｋＶである場合、炭化珪素半導体装置１０の使用環境温度が例えば１５０℃未満程度であると、半導体基板３０の積層欠陥面積の比率が活性領域４１の面積に対して例えば１０％以下程度（適正範囲）であれば、炭化珪素半導体装置１０を良品と判定可能である。

半導体材料とシリコン（Ｓｉ）とした場合のＭＯＳＦＥＴの使用環境温度の上限値（シリコンの耐熱温度）が１５０℃である。このため、本実施の形態にかかる炭化珪素半導体装置１０は、使用環境温度が１５０℃以上となる場合に有用である。また、上述したように、耐圧が高くなるほど、積層欠陥３５による悪影響が小さくなる（図１１，１２参照）、このため、１．２ｋＶ以上の高耐圧においては、ｎ^-型ドリフト領域２ｂの不純物濃度を適宜調整することで、炭化珪素半導体装置１０の使用環境温度が１００℃以上、好ましくは１２５℃以上において本実施の形態の効果が得られると推測される。

ｎ⁺型出発基板３１は、ｎ⁺型ドレイン領域１である。ｎ型バッファ領域２ａは、ｎ⁺型出発基板３１上に、ｎ型低濃度エピタキシャル層と、当該ｎ型低濃度エピタキシャル層よりも不純物濃度の高いｎ型高濃度エピタキシャル層と、を順に積層した２層構造であってもよい。ｎ型バッファ領域２ａは、ｐ型ベース領域４とｎ^-型ドリフト領域２ｂとのｐｎ接合界面で発生したホール（正孔）がｎ型バッファ領域２ａ内で再結合してｎ⁺型出発基板３１に到達することを防止する機能を有する。ｎ型バッファ領域２ａは、ｎ⁺型出発基板３１からエピタキシャル層３２～３４での積層欠陥３５の成長を抑制する機能を有する。

ｎ型バッファ領域２ａは設けられていなくてもよい。ｎ型バッファ領域２ａを設けない場合、ｎ⁺型出発基板３１のおもて面上にｎ^-型ドリフト領域２ｂとなるｎ^-型エピタキシャル層３３がエピタキシャル成長される。ｎ^-型ドリフト領域２ｂは、ｎ^-型エピタキシャル層３３の、後述するｎ型電流拡散領域３、第１，２ｐ⁺型領域２１，２２およびｎ⁺型領域２３を除く部分である。ｎ^-型ドリフト領域２ｂは、ｎ型電流拡散領域３、第１，２ｐ⁺型領域２１，２２およびｎ⁺型領域２３とｎ型バッファ領域２ａとの間に、これらの領域に接して設けられている。

ｐ型ベース領域４は、ｐ型エピタキシャル層３４の、後述するｎ⁺⁺型ソース領域（第３半導体領域）５および後述するｐ⁺⁺型コンタクト領域６を除く部分である。ｐ型ベース領域４は、半導体基板３０のおもて面とｎ^-型ドリフト領域２ｂとの間に設けられている。ｎ^-型ドリフト領域２ｂとｐ型ベース領域４との間に、これらの領域に接して、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：ＣｕｒｒｅｎｔＳｐｒｅａｄｉｎｇＬａｙｅｒ）であるｎ型電流拡散領域３が設けられてもよい。ｎ型電流拡散領域３は、後述するトレンチ７の底面よりもｎ⁺型ドレイン領域１側に深い位置に達する。

ＭＯＳゲートは、ｐ型ベース領域４、ｎ⁺⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９からなるトレンチゲート構造であり、ＭＯＳＦＥＴの単位セルごとに配置される。ｎ⁺⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、半導体基板３０のおもて面とｐ型ベース領域４との間にそれぞれ選択的に設けられ、ｐ型ベース領域４に接し、かつ半導体基板３０のおもて面に露出されている。半導体基板３０のおもて面に露出とは、後述する層間絶縁膜１１のコンタクトホールで後述するソース電極１３に接することである。

ｐ⁺⁺型コンタクト領域６は設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域６に代えて、ｐ型ベース領域４が半導体基板３０のおもて面に露出される。第１，２ｐ⁺型領域２１，２２およびｎ⁺型領域２３は、トレンチ７の底面よりもｎ⁺型ドレイン領域１側に深い位置に設けられている。第１，２ｐ⁺型領域２１，２２は、トレンチ７の底面にかかる電界を緩和させる機能を有する。第１ｐ⁺型領域２１は、ｐ型ベース領域４と離れて設けられ、深さ方向にトレンチ７の底面に対向する。第１ｐ⁺型領域２１は、図示省略する部分でソース電極１３に電気的に接続されていてもよい。

第１ｐ⁺型領域２１は、トレンチ７の底面を囲み、トレンチ７の底面に露出されてもよい。トレンチ７の底面に露出とは、トレンチ７の底面でゲート絶縁膜８に接することである。第２ｐ⁺型領域２２は、互いに隣り合うトレンチ７間に、第１ｐ⁺型領域２１およびトレンチ７と離れて設けられ、かつｐ型ベース領域４に接する。ｎ⁺型領域２３は、第２ｐ⁺型領域２２とｎ^-型ドリフト領域２ｂとの間に、これらの領域に接して設けられている。ｎ⁺型領域２３により、トレンチ７の底面の第１ｐ⁺型領域２１で確保される耐圧が、互いに隣り合うトレンチ７間の第２ｐ⁺型領域２２で確保される耐圧よりも高くなる。

トレンチ７は、ｎ⁺⁺型ソース領域５およびｐ型ベース領域４を貫通してｎ型電流拡散領域３（ｎ型電流拡散領域３が設けられていない場合はｎ^-型ドリフト領域２ｂ）に達する。トレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９が設けられている。すべての単位セルの各ゲート電極９はゲートパッド（電極パッド：不図示）に電気的に接続される。層間絶縁膜１１はゲート電極９を覆う。層間絶縁膜１１と後述するソースパッド１４との間の全面に、例えばソースパッド１４側からゲート電極９側への金属原子の拡散を防止するバリアメタル１２が設けられてもよい。

ソース電極（第１電極）１３は、層間絶縁膜１１のコンタクトホールに露出するｎ⁺⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６（ｐ⁺⁺型コンタクト領域６を設けない場合はｐ型ベース領域４）に接し、ｐ型ベース領域４、ｎ⁺⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６に電気的に接続されている。ソースパッド（電極パッド：第１電極）１４は、層間絶縁膜１１のコンタクトホールを埋め込むように、半導体基板３０のおもて面の略全面に設けられている。ドレイン電極（第２電極）１５は、半導体基板３０の裏面（ｎ⁺型出発基板３１の裏面）全面に設けられ、ｎ⁺型ドレイン領域１に電気的に接続されている。

上述した実施の形態にかかる炭化珪素半導体装置１０は、使用環境温度が１００℃以上と高いため、半導体基板３０の温度が下がらないように、半導体基板３０からの放熱を抑制した構成を有する。半導体基板３０からの放熱を抑制した構成とは、例えば半導体基板３０を実装したＤＣＢ（ＤｉｒｅｃｔＣｏｐｐｅｒＢｏｎｄｉｎｇ）基板などの絶縁基板に放熱フィン等の放熱手段を接合しないなどである。また、実施の形態にかかる炭化珪素半導体装置１０は、出荷前や実装前に後述する所定の検査温度環境下でのボディダイオード通電によるスクリーニング検査によって良品か否かに選別される。

実施の形態にかかる炭化珪素半導体装置１０の動作について説明する。ソースパッド１４に対して正の電圧（ドレイン・ソース間電圧Ｖｄｓ）がドレイン電極１５に印加された状態で、ゲート電極９にゲート閾値電圧以上のゲート電圧が印加されると、ｐ型ベース領域４のトレンチ７に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ⁺型ドレイン領域１からｎ型バッファ領域２ａ、ｎ^-型ドリフト領域２ｂおよびチャネルを通ってｎ⁺⁺型ソース領域５へ向かうドレイン・ソース間電流Ｉｄｓが流れ、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）がオンする（図２（ａ））。

一方、ソースパッド１４に対して正の電圧がドレイン電極１５に印加された状態が、ゲート電極９にゲート閾値電圧未満のゲート電圧が印加されたときに、第１，２ｐ⁺型領域２１，２２およびｐ型ベース領域４と、ｎ型電流拡散領域３、ｎ⁺型領域２３、ｎ^-型ドリフト領域２ｂおよびｎ型バッファ領域２ａと、のｐｎ接合が逆バイアスされることでドレイン・ソース間電流Ｉｄｓが流れなくなり、ＭＯＳＦＥＴはオフ状態を維持する。当該ｐｎ接合から空乏層が広がり、当該ｐｎ接合よりもソース電極１３側に位置するトレンチ７の底面のゲート絶縁膜８にかかる電界が緩和される。

また、ＭＯＳＦＥＴのオフ時に、ソースパッド１４に対して負の電圧（ボディダイオードの順方向電圧Ｖｆ）をドレイン電極１５に印加することで、第１，２ｐ⁺型領域２１，２２およびｐ型ベース領域４と、ｎ型電流拡散領域３、ｎ⁺型領域２３、ｎ^-型ドリフト領域２ｂおよびｎ型バッファ領域２ａと、のｐｎ接合で形成される寄生ｐｎダイオード（ボディダイオード：ＢＤ）に順方向電流Ｉｆが流れる（図２（ｂ））。ＭＯＳＦＥＴのボディダイオードに順方向電流Ｉｆが流れたとき（ＢＤ通電時）に半導体基板３０の内部に積層欠陥３５（図１参照）が成長し、ＭＯＳＦＥＴのオン電圧Ｖｏｎが大きくなる。

そこで、炭化珪素半導体装置１０（製品）の出荷前または実装前に、良品となる炭化珪素半導体装置１０を選別するスクリーニング検査を行う。具体的には、まず、炭化珪素半導体装置１０の使用環境温度（使用環境温度に幅がある場合は下限値）以下の検査温度環境下でボディダイオードを予め通電して、半導体基板３０に積層欠陥３５を成長させる（第１工程）。次に、一般的なフォトルミネッセンス（ＰＬ：ＰｈｏｔｏＬｕｍｉｎｅｓｃｅｎｃｅ）法により、半導体基板３０の積層欠陥３５を発光させて観測することで、半導体基板３０において積層欠陥３５の位置および大きさを検出する（第２工程）。

次に、半導体基板３０のおもて面側から見た積層欠陥３５（図１のハッチング部分参照）の大きさ（長さおよび幅）に基づいて、半導体基板３０の積層欠陥面積を算出する（第３工程）。半導体基板３０の積層欠陥面積とは、半導体基板３０のおもて面側から見た各積層欠陥３５の表面積（≒長さ×幅）の合計値である。次に、例えば、炭化珪素半導体装置１０の使用環境温度でのＶｏｎ増加率と、活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率と、の関係（後述する図１１，１２参照）に基づいて、炭化珪素半導体装置１０の使用環境温度での活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率の上述した適正範囲（所定範囲）を取得する。

この適正範囲は、炭化珪素半導体装置１０のボディダイオード通電前後のオン電圧の増加量（以下、Ｖｏｎ増加量（オン電圧増加の絶対値）とする）に基づいて取得してもよい。炭化珪素半導体装置１０の使用環境温度でのＶｏｎ増加率（もしくはＶｏｎ増加量）と、活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率と、の関係は、例えばシミュレーションまたは実験等により予め取得される。このとき、例えば、判定基準温度を取得してもよい。そして、活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率が上記適正範囲内にある炭化珪素半導体装置１０を良品として選別する（第４工程）。

また、上述したように、炭化珪素半導体装置１０の使用環境温度が判定基準温度以上であれば、すべての炭化珪素半導体装置１０を良品とすればよい。判定基準温度は、例えば、所定耐圧の炭化珪素半導体装置１０のＶｏｎ増加率を活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率で除算した値（以下、ΔＶｏｎ／ＳＦ面積比とする：後述する図１１，１２の近似直線の比例係数）の温度依存性（後述する図１３参照）に基づいて、シミュレーションや実験等により予め取得される。ΔＶｏｎ／ＳＦ面積比がゼロとなる使用環境温度を、判定基準温度として取得する。

（実験例１）
ＭＯＳＦＥＴのオン電圧と積層欠陥３５との関係について検証した。図３，４は、実験例１の電圧・電流特性を示す特性図である。図５は、実験例１のＶｏｎ増加率を示す図表である。上述した実施の形態にかかる炭化珪素半導体装置１０（図１参照）のＭＯＳゲートを備えたＭＯＳＦＥＴ（以下、実験例１とする）を、室温（２５℃）および１５０℃の温度環境下で動作させたときのドレイン・ソース間電圧Ｖｄｓとドレイン・ソース間電流Ｉｄｓとの関係をそれぞれ図３，４に示す。図３，４ともに、積層欠陥３５が存在する試料（積層欠陥あり）と、積層欠陥３５が存在しない試料（積層欠陥なし）と、を示す。

図３，４の実験例１の積層欠陥あり・積層欠陥なしの試料ともに、耐圧を１．２ｋＶとし、ゲート電圧を１５Ｖとした。この実験例１のドレイン・ソース間電流Ｉｄｓが３０Ａのときのドレイン・ソース間電圧Ｖｄｓの増加率（横向きの両矢印で示す部分）を図５に示す。ドレイン・ソース間電圧Ｖｄｓの増加率は、積層欠陥ありの試料のドレイン・ソース間電圧Ｖｄｓから積層欠陥なしの試料のドレイン・ソース間電圧Ｖｄｓを減算した差分の、積層欠陥ありの試料のドレイン・ソース間電圧Ｖｄｓに対する比率であり、ＭＯＳＦＥＴのボディダイオード通電前後のオン電圧Ｖｏｎの増加率（Ｖｏｎ増加率）である。

図５に示す結果から、室温環境下でのドレイン・ソース間電圧Ｖｄｓの増加率は２７％（≒（３．８４Ｖ－３．０３Ｖ）／３．０３Ｖ）であったのに対し、１５０℃の温度環境下でのドレイン・ソース間電圧Ｖｄｓの増加率は１４％（≒（４．３３Ｖ－３．８０Ｖ）／３．８０Ｖ）であった。１５０℃の温度環境下においては、室温環境下と比べて、ドレイン・ソース間電圧Ｖｄｓの増加率を半分程度に抑制することができることが確認された。したがって、半導体基板３０に積層欠陥３５が存在したとしても、ＭＯＳＦＥＴの使用環境温度を高くすることで、積層欠陥３５の悪影響を低減させることができることが確認された。

（実験例２）
ＭＯＳＦＥＴのオン電圧と使用環境温度との関係について検証した。図６は、実験例２のオン電圧の温度依存性を示す特性図である。図７は、実験例２のボディダイオード（ＢＤ）通電前のオン電圧を示す図表である。図８は、実験例２のボディダイオード通電前後のＶｏｎ増加量およびＶｏｎ増加率を示す図表である。上述した実施の形態にかかる炭化珪素半導体装置１０（図１参照）のＭＯＳゲートを備えたＭＯＳＦＥＴ（以下、実験例２とする）のオン電圧と使用環境温度との関係を図６に示す。図６には、実験例２の２つ試料（以下、試料１，２とする）のオン電圧Ｖｏｎを示す。

実験例２の試料１，２ともに、耐圧を１．２ｋＶとし、使用環境温度（オン電圧測定時およびボディダイオード通電時の環境温度）を室温（２５℃）、５０℃、１００℃および１５０℃とした。実験例２の試料１，２は、同一の半導体ウェハから切断され、ボディダイオード通電により積層欠陥３５が成長した半導体チップ（半導体基板３０）である。図６の横軸および縦軸はそれぞれ実験例２の使用環境温度およびオン電圧である。実験例２の試料１，２のボディダイオード通電前のオン電圧の温度依存性を図７に示し、そのＶｏｎ増加量およびＶｏｎ増加率を図８に示す。

図６～８に示す結果から、ボディダイオード通電により半導体基板３０に積層欠陥３５が成長すると、オン電圧が増加することが確認された。また、Ｖｏｎ増加率およびＶｏｎ増加量ともにＭＯＳＦＥＴの使用環境温度に依存し、使用環境温度が高くなるほど、オン電圧が増加しにくい（Ｖｏｎ増加率およびＶｏｎ増加量が小さくなる）ことが確認された。例えば、実験例２の試料１，２ともに、使用環境温度が１５０℃の場合、使用環境温度が２５℃の場合と比べてＶｏｎ増加率（もしくはＶｏｎ増加量）が半分程度まで小さくなることが確認された。

図９は、実験例２のＶｏｎ増加量の温度依存性を示す特性図である。図１０は、実験例２のＶｏｎ増加率の温度依存性を示す特性図である。図９，１０の横軸は実験例２の使用環境温度であり、図９，１０の縦軸はそれぞれ図８の実験例２のＶｏｎ増加量およびＶｏｎ増加率である。図９，１０に示す実験例２の試料１，２の各データ点の近似直線に基づいて、それぞれＶｏｎ増加量が０ＶおよびＶｏｎ増加率が０％となる使用環境温度を外挿した。その結果、ＭＯＳＦＥＴの使用環境温度が３００℃程度であるときに、オン電圧が増加しない（Ｖｏｎ増加量＝０Ｖ、Ｖｏｎ増加率＝０％となる）ことが確認された。

したがって、ＭＯＳＦＥＴを可能な限り高温度の温度環境下で使用すれば、半導体基板３０に積層欠陥３５が発生したとしても、オン電圧が増加しないか、またはオン電圧が無視できる程度にしか増加しないことが確認された。ＭＯＳＦＥＴの使用環境温度は、上述したようにＭＯＳＦＥＴの周辺部材（ワイヤ、はんだ層、樹脂ケース）の耐熱温度に基づいて決定される。また、ＭＯＳＦＥＴのオン電圧が増加しない（すなわちＶｏｎ増加量が０ＶおよびＶｏｎ増加率が０％となる）使用環境温度は、素子構造（具体的にはｎ^-型ドリフト領域２ｂの不純物濃度：上記非特許文献１参照）に依存する。

（実験例３）
ＭＯＳＦＥＴのオン電圧と積層欠陥面積との関係について検証した。図１１，１２は、実験例３のオン電圧と積層欠陥面積との関係を示す特性図である。上述した実施の形態にかかる炭化珪素半導体装置１０（図１参照）のＭＯＳゲートを備えたＭＯＳＦＥＴ（以下、実験例３とする）について、Ｖｏｎ増加率と、活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率と、の関係を図１１，１２に示す。図１１，１２には、横軸に活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率（ＳＦ面積［％］）を示し、縦軸にＶｏｎ増加率（ΔＶｏｎ［％］）を示す。

図１１，１２ともに、使用環境温度の異なる複数の試料を示す。図１１の実験例３は、耐圧を１．２ｋＶとし、チップサイズ（半導体基板３０のサイズ）を３．８ｍｍ²とし、使用環境温度を室温（２５℃）、５０℃、１００℃および１５０℃とした。図１２の実験例３は、耐圧を３．３ｋＶとし、チップサイズを７．６ｍｍ×６．７ｍｍとし、使用環境温度を室温および１５０℃とした。図１１，１２の実験例３の各試料ともに、Ｖｏｎ増加率は、活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率が４０％以下である場合に当該積層欠陥面積の比率に比例して大きくなることが確認された。

具体的には、図１１の実験例３の各試料の近似直線の比例係数（傾き）は、室温、５０℃、１００℃および１５０℃においてそれぞれ０．８４、０．８３、０．７０および０．４５であった。図１２の実験例３の各試料の近似直線の比例係数は、室温および１５０℃においてそれぞれ０．９０および０．２６であった。各試料の近似直線の比例係数は、Ｖｏｎ増加率ΔＶｏｎを、活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率（ＳＦ面積比）で除算したものである。図１１，１２の実験例３ともに、使用環境温度が高くなるほど、比例係数（＝ΔＶｏｎ／ＳＦ面積比）が小さくなる。

例えば、図１１，１２の各実験例３において、使用環境温度が１５０℃の場合、使用環境温度が２５℃の場合と比べて比例係数がそれぞれ０．５倍程度および０．３倍程度になることが確認された。比例係数が小さいほど、積層欠陥３５による悪影響が小さくなる。すなわち、ＭＯＳＦＥＴの使用環境温度を高くするほど、活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率を高くすることができる。この比例関係はチップサイズに依存しない。また、耐圧が高くなるほど、活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率を高くすることができることが確認された。

（実験例４）
活性領域４１の面積に対する半導体基板３０の積層欠陥面積の比率に対するＶｏｎ増加率の温度依存性について検証した。図１３は、実験例４のΔＶｏｎ／ＳＦ面積比の温度依存性を示す特性図である。図１３は、図１１，１２の各試料の近似直線の比例係数（ΔＶｏｎ／ＳＦ面積比：縦軸）を使用環境温度（横軸）に対してプロットしたものである。

図１３に示すように、ΔＶｏｎ／ＳＦ面積比は使用環境温度に対して負の相関がある。図１３の実験例３の各試料のデータ点の近似直線（実線部分）に基づいて、ΔＶｏｎ／ＳＦ面積比がゼロとなる使用環境温度（＝判定基準温度）を外挿して取得する（破線部分）。使用環境温度が判定基準温度以上となる温度環境下においては、ＭＯＳＦＥＴのオン電圧は増加しない。例えば、耐圧１．２ｋＶでは、ΔＶｏｎ／ＳＦ面積比がゼロとなる２７５℃（符号５１の矢印で示す部分）が判定基準温度である。耐圧３．３ｋＶでは、ΔＶｏｎ／ＳＦ面積比がゼロとなる２００℃（符号５２の矢印で示す部分）が判定基準温度である。

（参照例）
ＭＯＳＦＥＴのドリフト抵抗（ドリフト領域の抵抗）と積層欠陥３５との関係について説明する。図１４は、参照例のドリフト抵抗と積層欠陥との関係を示す特性図である。図１４は、上記非特許文献１の図９である。図１４の横軸は、ＭＯＳＦＥＴの使用環境温度に相当する。図１４の縦軸は、積層欠陥３５が存在しないＭＯＳＦＥＴのドリフト抵抗に対する、積層欠陥３５が存在するＭＯＳＦＥＴのドリフト抵抗の比率（以下、単にドリフト抵抗の比率とする）ｒである。図１４には、ドリフト領域の不純物濃度の異なる複数の試料（ＭＯＳＦＥＴ）を示す。

図１４に示すように、上記非特許文献１には、すべての試料において、ＭＯＳＦＥＴの使用環境温度が高くなるほど、ドリフト抵抗の比率ｒが小さくなることが開示されている。ドリフト抵抗の比率ｒは、ＭＯＳＦＥＴの使用環境温度が５７４Ｋ（＝３００℃）（符号５３の縦線で示す箇所）のときに１になる。すなわち、ＭＯＳＦＥＴの使用環境温度が５７４Ｋであるときに、積層欠陥３５が存在するＭＯＳＦＥＴのドリフト抵抗は、積層欠陥３５が存在しないＭＯＳＦＥＴのドリフト抵抗と等しくなる。したがって、ＭＯＳＦＥＴの使用環境温度によっては、積層欠陥３５の悪影響を受けない構成とすることができることがわかる。

本実施の形態にかかる炭化珪素半導体装置１０（半導体基板３０）の検査方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーションなどのコンピュータや、データベースサーバー、ウェブサーバーで実行することにより実現することができる。このプログラムを実行することで得られた積層欠陥３５の検出結果、および半導体基板３０の積層欠陥面積やＶｏｎ増加率（もしくはＶｏｎ増加量）の算出結果と、この検出結果および算出結果を得るために予め取得した情報と、はコンピュータで読み取り可能な記憶媒体（不図示）に記憶される。

また、このプログラムはコンピュータで読み取り可能な記録媒体に記録され、コンピュータやサーバーによって記録媒体から読み出されることによって実行される。記録媒体とは、ソリッドステートドライブ（ＳＳＤ：ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）、ハードディスクドライブ（ＨＤＤ：ＨａｒｄＤｉｓｋＤｒｉｖｅ）、ブルーレイディスク（ＢＤ：Ｂｌｕ－ｒａｙ（登録商標）Ｄｉｓｃ）、フレキシブルディスク、ＵＳＢフラッシュメモリ、ＣＤ－ＲＯＭ、ＭＯ、ＤＶＤなどである。また、このプログラムは、インターネットなどのネットワークを介して配布することが可能な伝送媒体であってもよい。

以上、説明したように、実施の形態によれば、使用環境温度を１００℃以上の所定範囲内とし、使用環境温度以下の検査温度の温度環境下でボディダイオードを通電して半導体基板（半導体チップ）に積層欠陥を予め成長させる。そして、半導体基板の積層欠陥の総面積が所定範囲内となる炭化珪素半導体装置（素子構造が形成された半導体基板：製品）を良品として選別する。耐圧もしくは使用環境温度、またはその両方が高いほど、半導体基板の積層欠陥の総面積を大きく設定することができ、従来（例えば上記特許文献１，２）にて不良品としていた炭化珪素半導体装置を良品とすることができる。

例えば、ボディダイオード通電前後のオン電圧の増加率（Ｖｏｎ増加率）が３％以上となる炭化珪素半導体装置を不良品として除去すると仮定する。この場合、良品として選別されたＶｏｎ増加率が３％未満でかつ使用環境温度を１５０℃とした炭化珪素半導体装置は、室温環境下で使用すると、Ｖｏｎ増加率が９％以上となる。すなわち、使用環境温度を１５０℃とすることで、室温環境下で使用する場合にＶｏｎ増加率が３％以上９％未満となることで不良品として除去していた炭化珪素半導体装置を、１５０℃の温度環境下で使用する場合には良品とすることができる。

したがって、耐圧もしくは使用環境温度、またはその両方が高いほど、炭化珪素半導体装置の良品の選別条件が緩和されるため、歩留まりを改善させることができる。実施の形態によれば、使用環境温度が１００℃以上となる電車や自動車、放射線の多い空間（宇宙空間、原子力発電機内）で用いる部品に有用である。現状では、炭化珪素半導体装置に放熱手段を設けない構成とすることで、炭化珪素半導体装置はオン時から５分間程度で１００℃以上になる。このため、炭化珪素半導体装置の使用時に、半導体基板の積層欠陥の総面積を当該炭化珪素半導体装置の検査時とほぼ同じ面積に維持することができる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、トレンチゲート構造に代えて、プレーナゲート構造のＭＯＳゲートとしてもよい。また、半導体基板の内部に形成されたｐｎ接合に順方向に電流が流れたときに積層欠陥が成長する素子構造を備えた他の炭化珪素半導体装置（例えばｐｎ接合ダイオードなど）にも適用可能である。また、メイン半導体素子と同一の半導体基板に当該メイン半導体素子の保護・制御するための回路部を搭載する場合など、半導体基板に複数の素子構造が形成されていてもよい。また、例えば、上述した実施の形態において、炭化珪素半導体装置の各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の検査方法は、半導体基板の内部のｐｎ接合で寄生ｐｎダイオード（ボディダイオード）が形成される炭化珪素半導体装置に有用であり、特にＭＯＳＦＥＴやｐｎダイオードに適している。

１ｎ⁺型ドレイン領域
２ａｎ型バッファ領域
２ｂｎ^-型ドリフト領域
３ｎ型電流拡散領域
４ｐ型ベース領域
５ｎ⁺⁺型ソース領域
６ｐ⁺⁺型コンタクト領域
７トレンチ
８ゲート絶縁膜
９ゲート電極
１０炭化珪素半導体装置
１１層間絶縁膜
１２バリアメタル
１３ソース電極
１４ソースパッド
１５ドレイン電極
２１，２２ｐ⁺型領域
２３ｎ⁺型領域
３０半導体基板（半導体チップ）
３１ｎ⁺型出発基板
３２ｎ型エピタキシャル層
３３ｎ^-型エピタキシャル層
３４ｐ型エピタキシャル層
３５積層欠陥

Claims

炭化珪素からなる半導体基板に設けられた活性領域と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記活性領域において前記半導体基板のおもて面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域と前記第１半導体領域とのｐｎ接合を通過する電流が流れる素子構造と、を備えた炭化珪素半導体装置であって、
使用環境温度が１００℃以上の所定範囲内であり、
耐圧が１．２ｋＶかつ前記使用環境温度が１５０℃以上で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が１０％以下、
耐圧が１．２ｋＶかつ前記使用環境温度が１５０℃未満で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が５％以下、
耐圧が３．３ｋＶかつ前記使用環境温度が１５０℃以上で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が１５％以下、
耐圧が３．３ｋＶかつ前記使用環境温度が１５０℃未満で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が１０％以下のいずれかに設定したことを特徴とする炭化珪素半導体装置。
前記ｐｎ接合によるボディダイオードの通電前後でのオン電圧の増加率は最大で３％であることを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第１半導体領域の不純物濃度は８×１０ ¹⁵ ／ｃｍ ³ 以下であり、
前記使用環境温度が２７５℃未満であることを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第１半導体領域の不純物濃度は４×１０ ¹⁵ ／ｃｍ ³ 以下であり、
前記使用環境温度が２００℃未満であることを特徴とする請求項３に記載の炭化珪素半導体装置。
耐圧が１．２ｋＶであり、
前記第１半導体領域の不純物濃度は７×１０ ¹⁵ ／ｃｍ ³ 以上８×１０ ¹⁵ ／ｃｍ ³ 以下であり、
前記使用環境温度が１５０℃以上２７５℃未満であり、
前記半導体基板の積層欠陥の総面積の比率を、前記活性領域の面積に対して１０％以下に設定したことを特徴とする請求項１に記載の炭化珪素半導体装置。
耐圧が３．３ｋＶであり、
前記第１半導体領域の不純物濃度は２×１０ ¹⁵ ／ｃｍ ³ 以上４×１０ ¹⁵ ／ｃｍ ³ 以下であり、
前記使用環境温度が１５０℃以上２００℃未満であり、
前記半導体基板の積層欠陥の総面積の比率を、前記活性領域の面積に対して１５％以下に設定したことを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第１半導体領域の不純物濃度に基づいて耐圧が設定されることを特徴とする請求項１～６のいずれか一つに記載の炭化珪素半導体装置。
前記使用環境温度が３００℃以下の所定範囲内であることを特徴とする請求項１に記載の炭化珪素半導体装置。
前記素子構造は、
前記ｐｎ接合と、
前記半導体基板のおもて面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記第２半導体領域の、前記第３半導体領域と前記第１半導体領域との間の領域に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側に設けられたゲート電極と、を有し、
前記第２半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
前記半導体基板の裏面に設けられた第２電極と、を備えることを特徴とする請求項１～８のいずれか一つに記載の炭化珪素半導体装置。
炭化珪素からなる半導体基板に設けられた活性領域と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記活性領域において前記半導体基板のおもて面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域と前記第１半導体領域とのｐｎ接合を通過する電流が流れる素子構造と、を備え、使用環境温度が１００℃以上の所定範囲内である炭化珪素半導体装置の検査方法であって、
前記使用環境温度以下の所定の検査温度の温度環境下で、前記ｐｎ接合に順方向に電流を流す第１工程と、
前記第１工程の後、前記半導体基板の積層欠陥を検出する第２工程と、
前記半導体基板の積層欠陥の総面積を算出する第３工程と、
積層欠陥の総面積が所定範囲にある前記半導体基板を良品と選別する第４工程と、
を含み、
前記第４工程では、耐圧を高く設定するほど、前記所定範囲の上限値を大きく設定することを特徴とする炭化珪素半導体装置の検査方法。
前記第４工程では、前記検査温度を高く設定するほど、前記所定範囲の上限値を大きく設定することを特徴とする請求項１０に記載の炭化珪素半導体装置の検査方法。
前記第１工程では、前記検査温度が所定の基準温度未満であり、
前記第４工程では、前記所定範囲の比率を、前記活性領域の面積に対して０％以上１５％以下とすることを特徴とする請求項１１に記載の炭化珪素半導体装置の検査方法。
前記ｐｎ接合に印加される電圧の前記第１工程の前後の増加率は、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率と比例関係にあり、
前記増加率を分子とする前記比例関係の比例係数は、前記使用環境温度に反比例して小さくなり、
前記第４工程の前に、前記比例係数がゼロとなる前記使用環境温度を前記基準温度として取得することを特徴とする請求項１２に記載の炭化珪素半導体装置の検査方法。
前記第４工程の前に、前記半導体基板の積層欠陥の総面積に対する前記ｐｎ接合に印加される電圧の前記第１工程の前後の増加率が３％以下となる前記所定範囲を取得することを特徴とする請求項１０～１２のいずれか一つに記載の炭化珪素半導体装置の検査方法。