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JP7669772B2 - 炭化珪素半導体装置の製造方法 - Google Patents
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JP7669772B2 - 炭化珪素半導体装置の製造方法 - Google Patents

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Description

この発明は、炭化珪素半導体装置の製造方法に関する。
従来、炭化珪素（ＳｉＣ）を半導体材料とした炭化珪素半導体装置（半導体チップ）の信頼性を評価するにあたって、結晶欠陥検査装置（例えばレーザーテック株式会社製のＳｉＣウェハ欠陥検査／レビュー装置ＳＩＣＡ８８）によって半導体ウェハ（ＳｉＣウェハ）の表面および内部の結晶欠陥を検出することで、半導体ウェハから切断されて個片化される複数の半導体チップ中の不良チップを選別している。結晶欠陥検査装置によって検出された結晶欠陥を含む半導体チップは、電気特性試験の結果に関係なく、または電気特性試験を行うことなく、すべて例外なく不良チップとしている。
従来の炭化珪素半導体装置の製造方法について説明する。図７は、従来の炭化珪素半導体装置の製造方法の概要を示すフローチャートである。まず、炭化珪素を半導体材料とした半導体ウェハ（ＳｉＣウェハ）を用意する（ステップＳ１０１）。半導体ウェハは、炭化珪素からなる出発ウェハ上にエピタキシャル層をエピタキシャル成長させてなるエピタキシャルウェハである。次に、半導体ウェハのエピタキシャル層表面（主面）に、半導体ウェハの結晶欠陥の位置（ウェハ表面に平行な方向の座標）を特定するためのマーク（以下、位置特定マークとする）を形成する（ステップＳ１０２）。
次に、結晶欠陥検査装置によって半導体ウェハのエピタキシャル層の結晶欠陥を検出し、ステップＳ１０２の処理で形成した位置特定マークに基づいて当該結晶欠陥の位置情報等を取得する（ステップＳ１０３）。ステップＳ１０３の処理では、エピタキシャル層のエピタキシャル成長中に発生する、異物混入やカーボン（Ｃ）インクルージョンに起因するダウンフォールおよびラージピットと、ポリタイプ（結晶多形）インクルージョンに起因する三角欠陥と、貫通らせん転位（ＴＳＤ：Ｔｈｒｅａｄｉｎｇ Ｓｃｒｅｗ Ｄｉｓｌｏｃａｔｉｏｎ）に起因するフランク型欠陥およびキャロット型欠陥と、が検出される。
次に、半導体ウェハの各チップ領域（半導体チップとなる領域）に所定の素子構造を形成するための各種プロセスを行う（ステップＳ１０４）。次に、半導体ウェハを切断（ダイシング）して、半導体ウェハの各チップ領域を個々の半導体チップ（ＳｉＣチップ）に個片化する（ステップＳ１０５）。次に、ステップＳ１０３の処理で取得した位置情報に基づいて、ステップＳ１０３の処理で検出された結晶欠陥を完全に含まない半導体チップを良品（良チップ）候補として選別する（ステップＳ１０６）。ステップＳ１０３の処理で検出された結晶欠陥を１つでも含む半導体チップは不良チップとして除去される。
次に、ステップＳ１０６の処理で良品候補とした各半導体チップについて、それぞれ所定の通電試験を行って電気特性を検査し（ステップＳ１０７）、ステップＳ１０７の結果に基づいて、予め取得した良品規格を満たすか否かを判定する（ステップＳ１０８）。良品規格とは、炭化珪素半導体装置の所定耐量および所定の信頼性を確保可能な諸特性の限界値であり、予め取得される。その後、ステップＳ１０８の結果に基づいて、良品規格を満たす半導体チップを良品（良チップ）として選別することで（ステップＳ１０９）、炭化珪素半導体装置の評価が完了する。
従来の炭化珪素半導体装置の製造方法として、定格電圧を印加して行う第１耐圧試験で良品と判定された半導体チップのうち、活性領域にマイクロパイプを含まない半導体チップについてはアバランシェ試験によって電気特性を評価し、活性領域にマイクロパイプを含む半導体チップについては定格電圧よりも高電圧を印加して行う第２耐圧試験によって電気特性を評価する方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、第１耐圧試験で良品と判定された半導体チップについて、マイクロパイプの有無によって異なる試験を行って評価した結果に応じて使用用途を振り分けている。
特開２０２０－０３１０７６号公報
しかしながら、上述した従来の炭化珪素半導体装置の製造方法（図７参照）では、結晶欠陥検査装置によって検出された結晶欠陥を１つでも含む半導体チップはすべて不良チップとして除去される。このため、ステップＳ１０６の処理において不良チップとして除去される半導体チップの中には、良品として使用可能な電気特性を有する半導体チップが含まれている。このように良品として使用可能な半導体チップを不良チップとして除去しているため、良品率が低下して、チップコストの上昇を招いている。
この発明は、上述した従来技術による課題を解消するため、良品率を向上させることができる炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、炭化珪素からなる出発基板上にエピタキシャル層をエピタキシャル成長させてなる半導体チップに作製された炭化珪素半導体装置の製造方法であって、次の特徴を有する。前記出発基板となる炭化珪素からなる出発ウェハ上に前記エピタキシャル層をエピタキシャル成長させてなる半導体ウェハを用意する前工程を行う。前記エピタキシャル層の結晶欠陥を検出する検出工程を行う。前記半導体ウェハに所定の素子構造を形成する形成工程を行う。
前記形成工程の後、前記半導体ウェハをダイシングして前記半導体チップに個片化する切断工程を行う。前記検出工程で検出された前記結晶欠陥のうちの所定の前記結晶欠陥を含まない前記半導体チップを良品候補として選別する第１選別工程を行う。前記第１選別工程で選別された前記半導体チップの電気特性を検査する検査工程を行う。前記検査工程の結果と予め取得した所定の規格とに基づいて、前記第１選別工程で選別された前記半導体チップから良品となる前記半導体チップを選別する第２選別工程を行う。前記第１選別工程では、前記結晶欠陥を含まない前記半導体チップと、前記結晶欠陥がキャロット型欠陥のみである前記半導体チップと、前記結晶欠陥がフランク型欠陥のみである前記半導体チップと、前記結晶欠陥がフランク型欠陥とキャロット型欠陥のみである前記半導体チップと、を良品候補として選別する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１選別工程では、異物欠陥および三角欠陥を含まない前記半導体チップを良品候補として選別することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１選別工程では、良品候補として選別していない残りの前記半導体チップを不良チップとすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記所定の規格として、前記結晶欠陥を含まない前記半導体チップの電気特性を基準として設定された第１規格を取得する。前記第２選別工程では、前記第１選別工程で選別されたすべての前記半導体チップに同一の前記第１規格を適用することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記所定の規格として、前記結晶欠陥を含まない前記半導体チップの電気特性を基準として設定された第１規格と、前記結晶欠陥を含む前記半導体チップの電気特性を基準として設定された１つ以上の第２規格と、を取得する。前記第２選別工程では、前記第１選別工程で選別された前記半導体チップのうち、前記結晶欠陥を含む前記半導体チップに前記第２規格を適用することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２規格は、前記半導体チップに含まれる前記結晶欠陥の大きさ、個数、種類および位置に基づいて設定されることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記前工程と前記検出工程との間に、前記半導体ウェハの表面に位置特定マークを形成する工程をさらに含むことを特徴とする。
上述した発明によれば、検出工程で検出した結晶欠陥のうち所定種類の結晶欠陥（拡張欠陥）のみを含む半導体チップについては、結晶欠陥を含まない半導体チップと同様に良品か否かの規格判定を行う。これによって、従来方法（図７参照）において不良チップとしていた半導体チップの一部を良品とすることができる。
本発明にかかる炭化珪素半導体装置の製造方法によれば、良品率を向上させることができ、チップコストを低減させることができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の製造方法による半導体ウェハをおもて面側から見た状態を示す平面図である。 図１の半導体ウェハから切断された半導体チップをおもて面側から見たレイアウトを示す平面図である。 図２の活性領域の断面構造の例を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 図４のステップＳ３の処理で検出可能な結晶欠陥の形状を模式的に示す説明図である。 図４のステップＳ７の判定基準の例を示す図表である。 従来の炭化珪素半導体装置の製造方法の概要を示すフローチャートである。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の製造方法は、例えば、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）や、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）に適用しているが、ｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）に適用してもよい。
図１は、実施の形態にかかる炭化珪素半導体装置の製造方法による半導体ウェハをおもて面側から見た状態を示す平面図である。図２は、図１の半導体ウェハから切断された半導体チップをおもて面側から見たレイアウトを示す平面図である。図２には、図１の半導体ウェハ５０の１つのチップ領域５１の切断後の状態を示している。図３は、図２の活性領域の断面構造の例を示す断面図である。図３には、実施の形態にかかる炭化珪素半導体装置の製造方法による炭化珪素半導体装置の例として、トレンチゲート構造のｎチャネル型の縦型ＭＯＳＦＥＴを示す。
図２，３に示す実施の形態にかかる炭化珪素半導体装置１０は、一般的な製造方法（後述する図４のステップＳ４，Ｓ５の処理に相当）により、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体ウェハ５０の各チップ領域５１（図１参照）にそれぞれ作製（製造）され、当該チップ領域５１を半導体チップ（半導体基板）３０に個片化してなる。半導体ウェハ５０は、炭化珪素からなるｎ+型出発ウェハ５５（図５参照、ダイシング後に図３のｎ+型出発基板３１となる部分）上にエピタキシャル層５６（図５参照、ダイシング後に図３のエピタキシャル層３５となる部分）をエピタキシャル成長させてなる。
半導体ウェハ５０は、面方位を示す例えばオリエンテーションフラット（エッジ端の一部に設けられた直線状の切り欠け）５４またはノッチ（エッジ端の一部に設けられたＶ字状の切り欠け：不図示）を有していてもよい。半導体ウェハ５０の各チップ領域５１がダイシングライン５２に沿ってそれぞれ切断（ダイシング）されることで個々の半導体チップ３０に個片化される。同一の半導体ウェハ５０から個片化されたすべての半導体チップ３０は、同一のエピタキシャル層３５（図３参照）を有し、同一工程で形成された同一の素子構造（ここではトレンチゲート構造：図３参照）を有する。
チップ領域５１は、略矩形状の平面形状を有し、半導体ウェハ５０の略中央部にマトリクス状に複数配置されている。ダイシングライン５２は、チップ領域５１の周囲を格子状に囲む。ダイシングライン５２は、半導体ウェハ５０の主面（図５のエピタキシャル層５６側の表面）に形成された溝である。ダイシングライン５２内には、半導体ウェハ５０の表面に平行な方向の位置（座標）を特定するためのマーク（位置特定マーク：不図示）が形成されている。位置特定マークは、各チップ領域５１の位置や、後述する図４のステップＳ３の処理で検出される結晶欠陥の位置を特定するための目印である。
位置特定マークは、例えばダイシングライン５２内において半導体ウェハ５０の主面（図５のエピタキシャル層５６側の表面）にエッチングにより形成された所定の平面形状（例えば十字状）の凸部または凹部である。位置特定マークは、半導体ウェハ５０の無効領域５３に設けられていてもよい。無効領域５３とは、半導体ウェハ５０の最も外側のチップ領域５１と半導体ウェハ５０の端部との間の、半導体チップ３０として用いられない部分である。位置特定マークとして、チップ領域５１に形成される素子構造の各部の位置合わせ（アライメント）のためのアライメントマークを用いてもよい。
図２，３に示す実施の形態にかかる炭化珪素半導体装置１０は、活性領域４１において、炭化珪素からなる半導体チップ３０のおもて面側に、トレンチゲート構造を備えたｎチャネル型の縦型ＭＯＳＦＥＴである。活性領域４１は、ＭＯＳＦＥＴがオン状態のときに主電流（ドリフト電流）が流れる領域であり、ＭＯＳＦＥＴの同一構造の複数の単位セル（素子の機能単位）が隣接して配置される。図３には、ＭＯＳＦＥＴの１つの単位セルを示す。活性領域４１は、例えば半導体チップ３０の略中央に配置され、エッジ終端領域４２に周囲を囲まれている。
エッジ終端領域４２は、活性領域４１と半導体チップ３０の端部との間の領域である。エッジ終端領域４２は、半導体チップ３０のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域４２には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造またはガードリング等の耐圧構造（不図示）が配置されている。耐圧とは、リーク電流が過度に増大せず、炭化珪素半導体装置１０が誤動作や破壊を起こさない限界の電圧である。
トレンチゲート構造は、ｐ型ベース領域４、ｎ+型ソース領域５、ｐ++型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。半導体チップ３０は、炭化珪素からなるｎ+型出発基板３１のおもて面上にｎ型バッファ領域２ａ、ｎ-型ドリフト領域２ｂおよびｐ型ベース領域４となる各エピタキシャル層３２～３４（図３には、これらのエピタキシャル層をまとめて符号３５で示す）を順にエピタキシャル成長させてなる。半導体チップ３０の、エピタキシャル層３５側の主面をおもて面とし、ｎ+型出発基板３１側の主面（ｎ+型出発基板３１の裏面）を裏面とする。
ｎ+型出発基板３１は、ｎ+型ドレイン領域１である。ｎ型バッファ領域２ａは、ｐ型ベース領域４とｎ-型ドリフト領域２ｂとのｐｎ接合界面で発生したホール（正孔）がｎ型バッファ領域２ａ内で再結合してｎ+型出発基板３１に到達することを防止する機能を有する。また、ｎ型バッファ領域２ａは、ｎ+型出発基板３１からエピタキシャル層３５への転位の伝搬によってエピタキシャル層３３，３４中に積層欠陥（後述する図５の三角欠陥６２、フランク型欠陥６４ａ、キャロット型欠陥６４ｂ）が拡張することを抑制する機能を有する。ｎ型バッファ領域２ａは設けられていなくてもよい。
ｎ-型ドリフト領域２ｂは、ｐ型ベース領域４とｎ型バッファ領域２ａ（ｎ型バッファ領域２ａを設けない場合はｎ+型ドレイン領域１）との間に、これらの領域に接して設けられている。ｐ型ベース領域４とｎ-型ドリフト領域２ｂとの間に、ｎ型電流拡散領域３およびｐ+型領域２１，２２が設けられてもよい。この場合、ｎ-型ドリフト領域２ｂは、ｎ-型エピタキシャル層３３の、ｎ型電流拡散領域３およびｐ+型領域２１，２２を除く部分である。ｎ型電流拡散領域３およびｐ+型領域２１，２２は、トレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に設けられる。
ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｐ+型領域２１，２２は、トレンチ７の底面のゲート絶縁膜８にかかる電界を緩和させる機能を有する。ｐ+型領域２１は、ｐ型ベース領域４と離れて設けられ、深さ方向にトレンチ７の底面に対向する。ｐ+型領域２１は、トレンチ７の底面に達していてもよい。ｐ+型領域２２は、互いに隣り合うトレンチ７間に、ｐ+型領域２１およびトレンチ７と離れて設けられ、かつｐ型ベース領域４に接する。
ｐ型ベース領域４は、半導体チップ３０のおもて面とｎ-型ドリフト領域２ｂとの間に設けられている。ｐ型ベース領域４は、ｐ型エピタキシャル層３４の、ｎ+型ソース領域５およびｐ++型コンタクト領域６を除く部分である。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、半導体チップ３０のおもて面とｐ型ベース領域４との間にそれぞれ選択的に設けられている。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、ｐ型ベース領域４に接し、かつ後述する層間絶縁膜１１のコンタクトホールにおいてオーミック電極１３にオーミック接触している。
ｐ++型コンタクト領域６は設けられていなくてもよい。ｐ++型コンタクト領域６が設けられていない場合、ｐ++型コンタクト領域６に代えて、ｐ型ベース領域４がオーミック電極１３にオーミック接触する。これらｎ型電流拡散領域３、ｐ+型領域２１，２２、ｎ+型ソース領域５およびｐ++型コンタクト領域６は、イオン注入により形成された拡散領域であり、エピタキシャル層３５の内部に選択的に設けられている。トレンチ７は、ｎ+型ソース領域５およびｐ型ベース領域４を貫通してｎ型電流拡散領域３（ｎ型電流拡散領域３が設けられていない場合はｎ-型ドリフト領域２ｂ）に達する。
トレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９が設けられている。層間絶縁膜１１は、半導体チップ３０のおもて面に設けられ、ゲート電極９を覆う。層間絶縁膜１１と後述するおもて面電極１４との間の全面に、例えばおもて面電極１４側からゲート電極９側への金属原子の拡散を防止するバリアメタル１２が設けられてもよい。オーミック電極１３は、層間絶縁膜１１のコンタクトホールにおいて半導体チップ３０のおもて面上に設けられたシリサイド膜である。オーミック電極１３は、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。
おもて面電極１４は、層間絶縁膜１１のコンタクトホールを埋め込むように、活性領域４１において半導体チップ３０のおもて面の略全面に設けられている。おもて面電極１４は、オーミック電極１３を介してｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。バリアメタル１２、オーミック電極１３およびおもて面電極１４は、ソース電極として機能する。裏面電極１５は、半導体チップ３０の裏面（ｎ+型出発基板３１の裏面）全面に設けられ、ｎ+型ドレイン領域１に電気的に接続されている。裏面電極１５は、ドレイン電極として機能する。
次に、実施の形態にかかる炭化珪素半導体装置１０の製造方法について説明する。図４は、実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図５は、図４のステップＳ３の処理で検出可能な結晶欠陥の形状を模式的に示す説明図である。図５には、（ａ）に結晶欠陥が形成された状態での半導体ウェハ５０の断面を示し、（ｂ）～（ｆ）に半導体ウェハ５０に形成される起因の異なる複数の結晶欠陥を示す。図６は、図４のステップＳ８の判定基準の例を示す図表である。図６には、炭化珪素半導体装置１０の良品規格をリーク電流値で設定した場合の判定基準を示す。
まず、炭化珪素を半導体材料とした半導体ウェハ（ＳｉＣウェハ）５０を用意する（ステップＳ１：前工程）。半導体ウェハ５０は、炭化珪素からなるｎ + 型出発ウェハ５５（図３のｎ+型出発基板３１に相当）上にエピタキシャル層５６（図３のエピタキシャル層３５に相当）をエピタキシャル成長させてなる（図５参照）。ステップＳ１の処理においては、炭化珪素からなるｎ + 型出発ウェハ５５を用意して半導体ウェハ５０を作製してもよいし、半導体ウェハ５０自体を購入してもよい。次に、半導体ウェハ５０の主面（エピタキシャル層５６側の表面）に位置特定マーク（不図示）を形成する（ステップＳ２）。
ステップＳ２の処理においては、フォトリソグラフィおよびエッチングにより、ダイシングライン５２内において半導体ウェハ５０の主面に位置特定マーク（不図示）を形成する。位置特定マークは、半導体ウェハ５０の結晶欠陥の位置（ウェハ表面に平行な方向の座標）を特定するための基準となる。ステップＳ１の処理において用意した半導体ウェハ５０にダイシングライン５２が形成されていない場合には、ステップＳ１の処理の後、ステップＳ２の処理の前に、フォトリソグラフィおよびエッチングにより、半導体ウェハ５０の主面にダイシングライン５２（図１参照）を形成すればよい。
次に、結晶欠陥検査装置によって半導体ウェハ５０のエピタキシャル層５６の表面および内部の結晶欠陥の種類、大きさ（長さや表面積等）および位置情報を検出して取得する（ステップＳ３：検出工程）。結晶欠陥検査装置とは、例えばレーザーテック株式会社製のＳｉＣウェハ欠陥検査／レビュー装置ＳＩＣＡ８８である。ステップＳ３の処理で検出される結晶欠陥は、エピタキシャル層５６に形成される異物欠陥６１、三角欠陥６２および拡張欠陥６４である（図５参照）。これらの結晶欠陥の大きさおよび位置情報は、例えばステップＳ２の処理で形成した位置特定マークに基づいて取得する。
異物欠陥６１は、エピタキシャル層５６のエピタキシャル成長中の異物（原料ガスの分解による副生成物等）混入に起因するダウンフォール６１ａ（図５（ｂ））や、エピタキシャル層５６のエピタキシャル成長中のカーボン（Ｃ）インクルージョンに起因するラージピット６１ｂである（図５（ｃ））。三角欠陥６２は、エピタキシャル成長中のポリタイプ（結晶多形）インクルージョンに起因して新たに形成されるポリタイプの三角形状の積層欠陥である（図５（ｄ））。異物欠陥６１および三角欠陥６２は、炭化珪素半導体装置１０の耐量、信頼性および電気特性の著しい低下を引き起こすキラー欠陥である。
拡張欠陥６４は、エピタキシャル層５６のエピタキシャル成長時にｎ + 型出発ウェハ５５内の貫通らせん転位（ＴＳＤ）が伝搬され拡張することでエピタキシャル層５６中の基底面または結晶面（ＴＳＤの転位線の向き（Ｃ軸に平行な方向）に直交し、バーガーズベクトルｂ＝＜１１－２０＞に平行な結晶面）に形成される積層欠陥を有するフランク型欠陥またはキャロット型欠陥である。フランク型欠陥は、１層の積層欠陥を有する。キャロット型欠陥は、貫通らせん転位から伝搬した複数の部分転位間に立体的に形成された積層欠陥を有する。拡張欠陥６４は、炭化珪素半導体装置１０のリーク電流を増大させる虞がある。
次に、半導体ウェハ５０の各チップ領域５１に所定の素子構造（図１，３参照）を形成するための各種プロセスを行う（ステップＳ４：形成工程）。このとき、後述するステップＳ６の処理後に不良チップとなるチップ領域５１に素子構造を形成しなくてもよい。次に、半導体ウェハを切断（ダイシング）して、半導体ウェハ５０の各チップ領域５１を個々の半導体チップ３０（ＳｉＣチップ：図２参照）に個片化する（ステップＳ５：切断工程）。次に、ステップＳ３の処理で取得した情報に基づいて、所定の結晶欠陥を含まない半導体チップ３０を良品候補として選別し、残りの半導体チップ３０を不良チップとして除去する（ステップＳ６：第１選別工程）。
具体的には、ステップＳ６の処理において、異物欠陥６１および三角欠陥６２を含まない半導体チップ３０を良品候補として選別する。すなわち、異物欠陥６１、三角欠陥６２および拡張欠陥６４のすべてを含まない半導体チップ３０と、拡張欠陥６４（フランク型欠陥６４ａもしくはキャロット型欠陥６４ｂ、またはその両方）のみを含む半導体チップ３０と、が良品候補として選別される。拡張欠陥６４は、リーク電流を増大させるが、電気特性への悪影響が比較的小さい。拡張欠陥６４のみを含む半導体チップ３０には、結晶欠陥を含まない半導体チップ３０と同じ良品規格を満たす半導体チップ３０が存在することが本発明者により確認されている。
拡張欠陥６４のみを含む半導体チップ３０は、拡張欠陥６４の大きさ、個数および種類や半導体チップ３０の面内の位置を問わず、すべて良品候補となる。一方、キラー欠陥である異物欠陥６１および三角欠陥６２をいずれか１つでも含む半導体チップ３０は、結晶欠陥を含まない半導体チップ３０と同じ良品規格を満たさない確率が高いため、ステップＳ６以降の工程を行わずに不良チップとして除去する。このようにステップＳ６の処理においてキラー欠陥を含む半導体チップ３０を取り除くことで、後述するステップＳ７の総処理時間を短くすることができ、スループットを向上させることができる。
次に、ステップＳ６の処理で良品候補とした各半導体チップ３０について、それぞれ所定の通電試験を行って電気特性を検査する（ステップＳ７：検査工程）。ステップＳ７においては、後述するステップＳ８の処理で良品規格と比較するため、良品規格を取得したときと同じ通電試験を行って電気特性を取得する。良品規格とは、炭化珪素半導体装置１０の所定耐量および所定の信頼性を確保可能な諸特性の限界値（上限値・下限値またはその両方）であり、耐量評価のための電気特性を測定する１つ以上の試験と、信頼性評価のための１つ以上の試験と、を例えば予備試験として行って得たすべての結果のうちの一番厳しい条件で設定される。
良品規格をリーク電流値（ＳＢＤの場合は逆回復電流Ｉｒ、ＭＯＳＦＥＴの場合はドレイン電流Ｉｄｓｓの電流値）で設定する場合、耐量評価のための電気特性とは、例えば、順方向サージ電流耐量（ＩＦＳＭ耐量）、逆回復耐量、アバランシェ耐量、逆バイアス安全動作領域（ＲＢＳＯＡ：Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅｔｙ Ｏｐｅｒａｔｉｏｎ Ａｒｅａ）、および、短絡電流遮断時の安全動作領域（ＳＣＳＯＡ：Ｓｈｏｒｔ Ｃｉｒｃｕｉｔ Ｓａｆｅ Ｏｐｅｒａｔｉｏｎ Ａｒｅａ）である。この場合、良品規格の上限値は、定格となるときのリーク電流値である。
また、良品規格をリーク電流値で設定する場合、耐量評価のための電気特性とは、例えば、連続通電時の順方向サージ電流耐量、連続通電寿命、連続通電時の逆回復耐量、連続通電時のアバランシェ耐量、連続通電時のＲＢＳＯＡ、および、連続通電時のＳＣＳＯＡである。この場合、良品規格は、これらの電気特性の設計値からの変動量が所定比率（例えば２０％）以下となるときのリーク電流値の範囲である。ＭＯＳＦＥＴにおいては、さらに、良品規格をリーク電流値で設定する場合、耐量評価のための電気特性とは、ゲート絶縁膜８（図３参照）の絶縁破壊耐量である。なお、良品規格をリーク電流値で設定する場合の耐量評価のための電気特性は、あくまで例示に過ぎず、上記に示した例に限るものではなく、その他のものであってもよい。上記に示した例、あるいは、それ以外のものを状況に応じて適宜用いることができる。
ゲート絶縁膜８の絶縁破壊耐量とは、例えば、タイムゼロ絶縁破壊（ＴＺＤＢ：Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）耐量、ドレインおよびソースを接地した状態でのゲート電圧印加による経時絶縁破壊（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄａｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）耐量、および、ソースを接地した状態でのドレインに所定電圧（例えば１２００Ｖ）印加およびゲート電圧印加による経時絶縁破壊（ＤＴＤＤＢ）耐量である。この場合、良品規格は、ゲート絶縁膜８の絶縁破壊耐量の設計値からの変動量が所定比率（例えば２０％）以下となるときのリーク電流値（ドレイン電流Ｉｄｓｓの電流値）の範囲である。なお、ゲート絶縁膜８の絶縁破壊耐量は、あくまで例示に過ぎず、上記に示した例に限るものではなく、その他のものであってもよい。上記に示した例、あるいは、それ以外のものを状況に応じて適宜用いることができる。
また、良品規格をリーク電流値で設定する場合、信頼性評価のための試験とは、例えば、高温下での高電圧印加により電気特性を評価する高温高電圧印加試験、高温高湿下での高電圧印加により電気特性を評価する高温高湿高電圧印加試験、断続的に通電して自己発熱と冷却とを交互に繰り返すことで熱疲労による動作寿命を評価するパワーサイクル（Ｐｏｗｅｒ Ｃｙｃｌｅ）試験、および、低温下での高電圧印加により電気特性を評価する低温高電圧印加試験である。この場合、良品規格は、これらの試験で得た電気特性の設計値からの変動量が所定比率（例えば２０％）以下となるときのリーク電流値の範囲である。なお、良品規格をリーク電流値で設定する場合の信頼性評価のための試験は、上記した例に限るものではない。あくまで例示に過ぎず、上記に示した例に限るものではなく、その他のものであってもよい。上記に示した例、あるいは、それ以外のものを状況に応じて適宜用いることができる。
ここでは説明を省略するが、上述した耐量評価および信頼性評価のための試験の他に、耐量や信頼性に影響しない条件を確認または評価するための他の各種試験を行う。これら他の試験は、半導体ウェハ５０の状態で行っても支障のない場合には、ステップＳ４の処理後、ステップＳ５の処理前のタイミングで行ってもよいし、ステップＳ６の処理後に半導体チップ３０に対して行ってもよい。ステップＳ７においては、半導体ウェハ５０の状態で行うことが難しい試験や、所定温度になるまで加熱または冷却する場合など半導体ウェハ５０の状態で行うと時間がかかる試験を行えばよい。
次に、ステップＳ７の結果と予め取得した良品規格とに基づいて、良品候補の半導体チップ３０の規格判定を行う（ステップＳ８）。ステップＳ８の処理においては、良品候補のすべての半導体チップ３０に１つの良品規格（第１規格）が適用される。拡張欠陥６４のみを含む半導体チップ３０に、結晶欠陥を含まない半導体チップ３０に適用する良品規格（第１規格）と異なる条件の良品規格（第２規格）を適用してもよい。その後、ステップＳ８の結果に基づいて、良品規格を満たす半導体チップ３０を良品（良チップ）として選別することで（ステップＳ９：第２選別工程）、炭化珪素半導体装置１０の評価が完了する。
上述した実施の形態にかかる炭化珪素半導体装置１０の製造方法において、半導体チップ３０に含まれる結晶欠陥の大きさ、個数、種類および半導体チップ３０の面内の位置（活性領域４１、エッジ終端領域４２）等に基づいて複数の良品規格（第２規格）を用意してもよい（図６参照）。図６には、結晶欠陥Ａ，Ｂ，Ｃのための良品規格をそれぞれ用意した場合を示すが、良品規格の個数は増減可能である。これら複数の良品規格は、適用する結晶欠陥を含む半導体チップの電気特性に応じて設定される。複数の良品規格を用意することで、各良品規格を満たす半導体チップ３０をそれぞれ用途ごと振り分けることができる。
また、複数の良品規格を用意する場合、ステップＳ６を省略して、ステップＳ７の処理において、半導体ウェハ５０から切断されたすべての半導体チップ３０の電気特性を検査してもよい。この場合、良品規格を用意する結晶欠陥（図６では結晶欠陥をＡ，Ｂ，Ｃ）として、拡張欠陥６４（フランク型欠陥６４ａ、キャロット型欠陥６４ｂ）に加えて、三角欠陥６２、拡張欠陥６４および異物欠陥６１、さらに半導体ウェハ５０の表面のスクラッチ（傷：不図示）や、欠陥転位や異物を起点に表面にステップバンチングによる凹凸が生じて形成される三角形状の積層欠陥である大三角欠陥（不図示）を追加してもよい。
また、結晶欠陥を含む半導体チップに適用する良品規格（リーク電流の電流値）を、例えば１０ｍＡ程度の大電流を流して行う耐圧試験に基づいて設定してもよい。なお、通常の耐圧試験で流す電流は１ｍＡ程度である。ＭＯＳＦＥＴにおいて、結晶欠陥を含む半導体チップに適用する良品規格を、ゲート閾値電圧Ｖｔｈの変動量が±１００ｍＶ以内となるリーク電流値の範囲としてもよい。結晶欠陥の有無によらず、良品規格を、リーク電流値に代えて、ゲート漏れ電流Ｉｇｓｓの電流値や、順方向電圧Ｖｆ，逆回復電圧Ｖｒ（耐圧）、オン電圧Ｖｏｎ、ゲート閾値電圧Ｖｔｈまたはブレークダウン電圧ＢＶｄｓｓの電圧値で設定してもよい。
複数の良品規格を用意する場合、例えば、次のように良品規格を設定する。結晶欠陥Ａを含むと耐量や信頼性が若干低下する場合、結晶欠陥Ａを含む半導体チップ３０には、結晶欠陥を含まない半導体チップ３０（結晶欠陥なし）に適用する良品規格と比べて若干厳しい良品規格を適用する。結晶欠陥Ｂを含んでも耐量や信頼性が良品とほぼ変わらない場合、結晶欠陥Ｂを含む半導体チップ３０には、結晶欠陥を含まない半導体チップ３０と同じ良品規格を適用する。結晶欠陥Ｃを含むと耐量や信頼性が著しく低下する場合、結晶欠陥Ｃを含む半導体チップ３０には、結晶欠陥を含まない半導体チップ３０に適用する良品規格と比べて厳しい良品規格にする。
なお、本実施の形態で説明した炭化珪素半導体装置１０の製造方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーションなどのコンピュータや、データベースサーバー、ウェブサーバーで実行することにより実現することができる。このプログラムや予め取得した炭化珪素半導体装置１０の良品規格は、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ハードディスク、ブルーレイディスク（ＢＤ：Ｂｌｕ－ｒａｙ（登録商標） Ｄｉｓｃ）、フレキシブルディスク、ＵＳＢフラッシュメモリ、ＣＤ－ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータやサーバーによって記録媒体から読み出されることによって実行される。また、このプログラムは、インターネットなどのネットワークを介して配布することが可能な伝送媒体であってもよい。
以上、説明したように、実施の形態によれば、半導体ウェハのエピタキシャル層中の結晶欠陥（異物欠陥、三角欠陥および拡張欠陥）を検出し、当該結晶欠陥の種類や位置に基づいて、所定の結晶欠陥（ここでは異物欠陥および三角欠陥）を含まない半導体チップを良品候補として選別する。結晶欠陥を含まない半導体チップだけでなく、上記所定の結晶欠陥以外の結晶欠陥（ここでは拡張欠陥）を含む半導体チップについても良品候補とし、これら良品候補の中から、予め取得した良品規格に基づいて良品を選別する。
従来方法（図７参照）では、検出された結晶欠陥を含む半導体チップのすべてを例外なく不良チップとして除去しているのに対し、実施の形態によれば、拡張欠陥のみを含む半導体チップについては、結晶欠陥を含まない半導体チップと同様に電気特性の検査および良品規格判定を行う。これによって、従来方法において不良チップとしていた半導体チップの一部を良品とすることができる。このため、良品率を向上させることができ、チップコストを低減させることができる。
また、実施の形態によれば、半導体ウェハの状態で結晶欠陥の種類および位置を取得することで、半導体ウェハのダイシング後、半導体チップの電気特性の検査を行う前に、電気特性を著しく低下させる確率の高いキラー欠陥（異物欠陥および三角欠陥）を含む半導体チップを、電気特性を検査することなく不良チップとして除去することができる。半導体チップの電気特性を検査する処理の総処理時間を短くすることができ、スループットを向上させることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ステップＳ６の処理において良品候補とする半導体チップに含まれていてもよい結晶欠陥をフランク型欠陥およびキャロット型欠陥としたが、これに限らず、結晶欠陥を含まない半導体チップと同じ良品規格を満たす可能性のある結晶欠陥であれば、良品候補とする半導体チップに含まれていてもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。また、ダイシング前の半導体ウェハの状態で、半導体チップの電気特性の検査の一部または全部を実施してもよい。また、良品規格としては、耐量や信頼性に関する電気特性であれば、あらゆる電気特性を採用可能である。
以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、６インチの半導体ウェハから半導体チップ（炭化珪素半導体装置）を量産する場合に有用であり、特にＳＢＤやＭＯＳＦＥＴに適している。
１ ｎ+型ドレイン領域
２ａ ｎ型バッファ領域
２ｂ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素半導体装置
１１ 層間絶縁膜
１２ バリアメタル
１３ オーミック電極
１４ おもて面電極
１５ 裏面電極
２１，２２ ｐ+型領域
３０ 半導体チップ
３１ ｎ+型出発基板
３２ ｎ型エピタキシャル層
３３ ｎ-型エピタキシャル層
３４ ｐ型エピタキシャル層
３５，５６ エピタキシャル層
４１ 活性領域
４２ エッジ終端領域
５０ 半導体ウェハ
５１ 半導体ウェハのチップ領域
５２ 半導体ウェハのダイシングライン
５３ 半導体ウェハの無効領域
５５ ｎ + 型出発ウェハ
６１ 異物欠陥
６１ａ ダウンフォール
６１ｂ ラージピット
６２ 三角欠陥
６４ 拡張欠陥
６４ａ フランク型欠陥
６４ｂ キャロット型欠陥

Claims (7)

  1. 炭化珪素からなる出発基板上にエピタキシャル層をエピタキシャル成長させてなる半導体チップに作製された炭化珪素半導体装置の製造方法であって、
    前記出発基板となる炭化珪素からなる出発ウェハ上に前記エピタキシャル層をエピタキシャル成長させてなる半導体ウェハを用意する前工程と、
    前記エピタキシャル層の結晶欠陥を検出する検出工程と、
    前記半導体ウェハに所定の素子構造を形成する形成工程と、
    前記形成工程の後、前記半導体ウェハをダイシングして前記半導体チップに個片化する切断工程と、
    前記検出工程で検出された前記結晶欠陥のうちの所定の前記結晶欠陥を含まない前記半導体チップを良品候補として選別する第１選別工程と、
    前記第１選別工程で選別された前記半導体チップの電気特性を検査する検査工程と、
    前記検査工程の結果と予め取得した所定の規格とに基づいて、前記第１選別工程で選別された前記半導体チップから良品となる前記半導体チップを選別する第２選別工程と、
    を含み、
    前記第１選別工程では、前記結晶欠陥を含まない前記半導体チップと、前記結晶欠陥がキャロット型欠陥のみである前記半導体チップと、前記結晶欠陥がフランク型欠陥のみである前記半導体チップと、前記結晶欠陥がフランク型欠陥とキャロット型欠陥のみである前記半導体チップと、を良品候補として選別することを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記第１選別工程では、異物欠陥および三角欠陥を含まない前記半導体チップを良品候補として選別することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記第１選別工程では、良品候補として選別していない残りの前記半導体チップを不良チップとすることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
  4. 前記所定の規格として、前記結晶欠陥を含まない前記半導体チップの電気特性を基準として設定された第１規格を取得し、
    前記第２選別工程では、前記第１選別工程で選別されたすべての前記半導体チップに同一の前記第１規格を適用することを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  5. 前記所定の規格として、
    前記結晶欠陥を含まない前記半導体チップの電気特性を基準として設定された第１規格と、
    前記結晶欠陥を含む前記半導体チップの電気特性を基準として設定された１つ以上の第２規格と、を取得し、
    前記第２選別工程では、前記第１選別工程で選別された前記半導体チップのうち、前記結晶欠陥を含む前記半導体チップに前記第２規格を適用することを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  6. 前記第２規格は、前記半導体チップに含まれる前記結晶欠陥の大きさ、個数、種類および位置に基づいて設定されることを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 前記前工程と前記検出工程との間に、前記半導体ウェハの表面に位置特定マークを形成する工程をさらに含むことを特徴とする請求項１～６のいずれか一つに記載の炭化珪素半導体装置の製造方法。
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