JP7675512B2 - Image forming device - Google Patents
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Description
本発明は画像形成装置に関する。 The present invention relates to an image forming device.
電子写真方式の現像装置は現像スリーブに現像電圧を印加することでトナーによる静電潜像を現像する。一般に、現像電圧は、直流電圧に交流電圧(矩形波)を重畳させることで生成される。交流電圧の正の振幅(Vp+)と負の振幅(Vp-)を異なる値にすると、画質が向上することが知られている。このような交流電圧の波形は偏デューティ波形と呼ばれる。Vp+:|Vp-|は、偏デューティ比と呼ばれ、4:6から3:7が採用される。Vp+の印加時間taとVp-の印加時間tbとの比としては偏デューティ比の逆比が採用される。たとえば、Vp+:|Vp-|が4:6である場合、ta:tbは6:4である。これにより、直流電圧を変動させることなく、交流電圧を出力することが可能となる。さらに、矩形波を間欠的に出力する(例:2周期にわたり矩形波を出力し、次の3周期では矩形波の出力を停止することを繰り返す)ことも、画質を向上させる(特許文献1)。 The electrophotographic developing device develops an electrostatic latent image made of toner by applying a developing voltage to the developing sleeve. In general, the developing voltage is generated by superimposing an AC voltage (square wave) on a DC voltage. It is known that image quality improves when the positive amplitude (Vp+) and negative amplitude (Vp-) of the AC voltage are different values. Such an AC voltage waveform is called a biased duty waveform. Vp+:|Vp-| is called a biased duty ratio, and 4:6 to 3:7 is adopted. The inverse ratio of the biased duty ratio is adopted as the ratio between the application time ta of Vp+ and the application time tb of Vp-. For example, when Vp+:|Vp-| is 4:6, ta:tb is 6:4. This makes it possible to output an AC voltage without fluctuating the DC voltage. Furthermore, intermittently outputting a square wave (for example, outputting a square wave for two periods and stopping the output of the square wave for the next three periods, and repeating this) also improves image quality (Patent Document 1).
ところで、金属異物が感光ドラムと現像器との間に入ってしまうことがある。この場合、放電現象が発生し、リングマークと呼ばれる異常画像が発生することがある。交流電圧のピーク値が高くなるほど、リングマークは発生しやすくなる。オーバーシュートを低減する手法として、現像電圧の出力部にダンピング抵抗を配置することが考えられる。 However, metal foreign matter can get caught between the photosensitive drum and the developing unit. When this happens, a discharge phenomenon occurs, which can result in an abnormal image known as a ring mark. The higher the peak value of the AC voltage, the more likely the ring mark is to occur. One method for reducing overshoot is to place a damping resistor in the output section of the developing voltage.
しかし、交流電圧の偏デューティ比に大きな偏りを持たせた場合(例:2:8)、Vp-の印加時間tbがより短くなってしまう。これは、Vp-を目標電圧に立ち下げることを困難にする。これを解決すべく、ダンピング抵抗の抵抗値を低くすると、今度は、Vp+にオーバーシュートが発生してしまう。Vp+のオーバーシュートを抑制するためにダンピング抵抗の抵抗値を高くすると、Vp-が目標電圧に到達できなくなってしまう。つまり、二律背反する課題が存在している。そこで、本発明は、オーバーシュートの低減と、交流電圧の振幅値を目標値に到達させることとの両方を達成することを目的とする。 However, if the AC voltage has a large bias in its duty ratio (e.g., 2:8), the application time tb of Vp- becomes shorter. This makes it difficult to bring Vp- down to the target voltage. If the resistance value of the damping resistor is lowered to solve this problem, then an overshoot occurs in Vp+. If the resistance value of the damping resistor is increased to suppress the overshoot of Vp+, Vp- will not be able to reach the target voltage. In other words, there are contradictory issues. Therefore, the present invention aims to achieve both the reduction of overshoot and the achievement of the amplitude value of the AC voltage reaching the target value.
本発明は、たとえば、
感光体と、
前記感光体を一様に帯電させる帯電手段と、
帯電させられた前記感光体を露光することにより静電潜像を形成する露光手段と、
前記静電潜像をトナーにより現像することでトナー画像を形成する現像手段と、
前記トナー画像をシートに転写する転写手段と、
前記現像手段に印加される現像電圧を生成する電源と、を有し、
前記電源は、
トランスと、
前記トランスの一次側に設けられ、前記現像手段に前記現像電圧として正負の振幅値が異なる交流電圧を出力するための駆動回路と、
前記トランスの二次側に設けられ、前記駆動回路の動作により前記トランスの二次側に発生する前記交流電圧の極性に応じて抵抗値が切り替わる抵抗回路と、を有し、
前記抵抗回路は、少なくとも一つの抵抗素子と、前記少なくとも一つの抵抗素子に対して並列に接続された整流素子を有し、前記交流電圧の極性が第一極性であるときに抵抗値が第1の値になり、前記交流電圧の極性が第二極性であるときに抵抗値が前記第1の値より小さい第2の値となり、前記交流電圧の極性が前記第二極性であるときに前記整流素子に電流が流れ、前記交流電圧の極性が前記第一極性であるときに前記整流素子に電流が流れないように構成されていることを特徴とする画像形成装置を提供する。
The present invention relates to, for example,
A photoconductor;
A charging means for uniformly charging the photoconductor;
an exposure means for forming an electrostatic latent image by exposing the charged photoconductor;
a developing unit for developing the electrostatic latent image with a toner to form a toner image;
a transfer means for transferring the toner image to a sheet;
a power source that generates a development voltage applied to the developing means;
The power source includes:
Transformer and
a drive circuit provided on a primary side of the transformer for outputting AC voltages having different positive and negative amplitude values as the developing voltage to the developing means;
a resistor circuit provided on a secondary side of the transformer, the resistor circuit having a resistance value that changes depending on a polarity of the AC voltage generated on the secondary side of the transformer by an operation of the drive circuit,
The resistance circuit has at least one resistance element and a rectifying element connected in parallel to the at least one resistance element, and is configured such that when the polarity of the AC voltage is a first polarity, the resistance value becomes a first value, and when the polarity of the AC voltage is a second polarity, the resistance value becomes a second value smaller than the first value, and when the polarity of the AC voltage is the second polarity, a current flows through the rectifying element, and when the polarity of the AC voltage is the first polarity, no current flows through the rectifying element .
本発明によれば、オーバーシュートの低減と、交流電圧の振幅値を目標値に到達させることとの両方が達成される。 The present invention achieves both a reduction in overshoot and the amplitude value of the AC voltage reaching a target value.
以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。 The following embodiments are described in detail with reference to the attached drawings. Note that the following embodiments do not limit the invention according to the claims. Although the embodiments describe multiple features, not all of these multiple features are necessarily essential to the invention, and multiple features may be combined in any manner. Furthermore, in the attached drawings, the same reference numbers are used for the same or similar configurations, and duplicate explanations are omitted.
<画像形成装置>
図1は電源装置10を備えた画像形成装置100の概略構成を示す図である。画像形成装置100は、イエロー、マゼンタ、シアン、ブラックの4色のトナーを用いてカラー画像を形成するために、四つの画像像形成ステーションを有している。図1において、参照符号の数字の後に付されたa~dの文字はそれぞれイエロー、マゼンタ、シアン、ブラックを示している。なお、各画像形成ステーションの構成に違いはないため、a~dの文字は以下の説明では省略される。
<Image forming apparatus>
Fig. 1 is a diagram showing a schematic configuration of an
感光体1はドラム状の像担持体である。帯電器2は感光体1の表面を一様に帯電させる。帯電器2には電源装置10により生成された帯電電圧を印加される。露光装置3は一様に帯電した感光体1の表面に画像情報に応じたレーザー光を照射して静電潜像を形成する。露光装置3の回転多面鏡はスキャナモータによって駆動され、レーザー光で感光体上を走査する。現像器4は静電潜像にトナーを付着させて現像してトナー画像を形成する。現像器4は現像スリーブを有している。現像スリーブには現像を促すための高圧の現像電圧が印加される。この現像電圧は電源装置10により生成される。一次転写ローラ6は感光体1に担持されているトナー画像を中間転写ベルト5に転写する。一次転写ローラ6には一次転写を促すための高圧の一次転写電圧が電源装置10から印加されてもよい。なお、シートPは給紙ローラ9によって搬送路へ給紙される。二次転写ローラ7は中間転写ベルト5に担持されているトナー画像をシートPに転写する。定着器8はシートP上に転写されたトナー画像に熱と圧力を加えて定着させる。
The
<現像電圧の課題>
図2は従来技術の課題を説明する図である。図2が示すように、現像電圧は交流成分と直流成分とを重畳させることで生成されている。VRLは、ダンピンク抵抗の抵抗値が相対的に低い場合の現像電圧を示している。現像電圧を立ち上げたときに、正の振幅VP+にオーバーシュートが発生してしまう。VRHは、ダンピンク抵抗の抵抗値が相対的に高い場合の現像電圧を示している。現像電圧を立ち上げたときに、負の振幅VP-が目標値まで立ち下がらないことがわかる。このように、ダンピンク抵抗の抵抗値が一定値である場合、オーバーシュートが発生するか、または、負の振幅VP-が目標値まで立ち下がらなくなってしまう。
<Issues with developing voltage>
FIG. 2 is a diagram for explaining the problems of the conventional technology. As shown in FIG. 2, the development voltage is generated by superimposing an AC component and a DC component. VRL indicates the development voltage when the resistance value of the damping resistor is relatively low. When the development voltage is increased, an overshoot occurs in the positive amplitude VP+. VRH indicates the development voltage when the resistance value of the damping resistor is relatively high. It can be seen that when the development voltage is increased, the negative amplitude VP- does not fall to the target value. In this way, when the resistance value of the damping resistor is constant, an overshoot occurs or the negative amplitude VP- does not fall to the target value.
<電源装置>
図3は電源装置10に含まれる現像電圧の生成回路を示している。コントローラ300は現像器4に印加され正の振幅Vp+と負の振幅値Vp-の指令値を制御回路301に設定する。制御回路301は、コントローラ300からの指令値にしたがって、交流生成回路310、および電圧発生回路330、340を駆動する。Vinは電源装置10に動作電圧(例:24V)を供給する電源である。交流生成回路310は、現像電圧の交流成分を生成する回路である。たとえば、交流生成回路310は、スイッチ素子Q1、Q2、Q3、Q4により構成されるHブリッジ回路であってもよい。直流電源Vdcは現像電圧の直流成分を生成する回路である。
<Power supply>
FIG. 3 shows a developing voltage generating circuit included in the
図3が示すように、Hブリッジ回路の負荷はトランスT1の一次巻線とコンデンサC1である。スイッチ素子Q1、Q2、Q3、Q4は、たとえば、電界効果トランジスタ(FET)である。コンデンサC1の一端はトランスT1の一端Tbに接続されている。コンデンサC1は、交流成分の正の振幅と負の振幅との不平衡を吸収する。 As shown in FIG. 3, the load of the H-bridge circuit is the primary winding of the transformer T1 and the capacitor C1. The switch elements Q1, Q2, Q3, and Q4 are, for example, field effect transistors (FETs). One end of the capacitor C1 is connected to one end Tb of the transformer T1. The capacitor C1 absorbs the imbalance between the positive and negative amplitudes of the AC component.
スイッチ素子Q1のドレインには電圧発生回路330により生成された電圧Vaが印加される。スイッチ素子Q1のゲートは制御回路301に接続されている。スイッチ素子Q1のソースはトランスT1の一次巻線の他端Taと、スイッチ素子Q2のドレインとに接続されている。スイッチ素子Q1は、制御回路301から出力される駆動信号にしたがって、一次巻線の他端Taに印加される電圧をオンオフする。
A voltage Va generated by a
スイッチ素子Q2のドレインはトランスT1の他端Taと、スイッチ素子Q1のソースに接続されている。スイッチ素子Q2のソースはグランドに接続されている。スイッチ素子Q2のゲートは制御回路301に接続されている。スイッチ素子Q2は、トランスT1の他端Taの電位を強制的にグランド電位に切り替えることができる。
The drain of the switch element Q2 is connected to the other end Ta of the transformer T1 and the source of the switch element Q1. The source of the switch element Q2 is connected to ground. The gate of the switch element Q2 is connected to the
スイッチ素子Q3のソースはコンデンサC1の他端とスイッチ素子Q4のドレインとに接続されている。つまり、スイッチ素子Q3のソースはコンデンサC1を介してトランスの一端Tbに接続されている。スイッチ素子Q3のドレインは電圧発生回路340から電圧Vbを印加されている。スイッチ素子Q3のゲートは制御回路301に接続されている。スイッチ素子Q3は、トランスT1の一次巻線の一端Tbに印加される電圧をオンオフする。
The source of the switch element Q3 is connected to the other end of the capacitor C1 and the drain of the switch element Q4. That is, the source of the switch element Q3 is connected to one end Tb of the transformer via the capacitor C1. The drain of the switch element Q3 is applied with a voltage Vb from the
スイッチ素子Q4のドレインはスイッチ素子Q3のソースと、コンデンサC1の他端とに接続されている。スイッチ素子Q4のソースはグランドに接続されている。スイッチ素子Q4のゲートは制御回路301に接続されている。スイッチ素子Q4は、トランスT1の一次巻線の他端Tbの電位を強制的にグランド電位に切り替えることができる。
The drain of the switch element Q4 is connected to the source of the switch element Q3 and the other end of the capacitor C1. The source of the switch element Q4 is connected to ground. The gate of the switch element Q4 is connected to the
電圧発生回路330は、トランジスタQ5とコンデンサC2とを有している。トランジスタQ5のコレクタは電源Vinに接続されている。トランジスタQ5のエミッタはコンデンサC2の+端子とスイッチ素子Q1のドレインとに接続されている。コンデンサC2の-端子は接地されている。トランジスタQ5のベースは制御回路301に接続されている。制御回路301がトランジスタQ5を駆動することで、電圧Vaを目標電圧に維持する。つまり、トランジスタQ5は電圧制御素子として機能する。コンデンサC2は電圧Vaを安定化させる電解コンデンサである。
The
電圧発生回路340は、トランジスタQ6とコンデンサC3とを有している。トランジスタQ6のコレクタは電源Vinに接続されている。トランジスタQ6のエミッタはコンデンサC3の+端子とスイッチ素子Q3のドレインとに接続されている。コンデンサC3の-端子は接地されている。トランジスタQ6のベースは制御回路301に接続されている。制御回路301がトランジスタQ6を駆動することで、電圧Vbを目標電圧に維持する。つまり、トランジスタQ6は電圧制御素子として機能する。コンデンサC3は電圧Vbを安定化させる電解コンデンサである。
The
トランスT1の二次巻線の一端はダンピング抵抗回路320の入力部に接続されている。トランスT1の二次巻線の他端は直流電源Vdcに接続されている。ダンピング抵抗回路320は可変抵抗回路である。ダンピング抵抗回路320の出力部は、容量性負荷である現像器4に接続されている。現像器4と感光体1との間には空隙があるため、この空隙が容量を生む。そのため、現像器4は容量性負荷と呼ばれる。図3が示すように、ダンピング抵抗回路320は、ダンピング抵抗R1~R3および高圧ダイオードD1を有している。
One end of the secondary winding of the transformer T1 is connected to the input of the damping
制御回路301はスイッチ素子Q1~Q4のオンオフおよびトランジスタQ5、Q6のベース電圧をそれぞれ独立に制御する。制御回路301は、指令値(Vp+、Vp-)に対し、n2*Va=n1*Vp+を満たす電圧VaがコンデンサC2の電位となるように、トランジスタQ5のベース電圧を制御する。ここで、n1はトランスT1の一次巻線の巻数である。n2はトランスT1の二次巻線の巻数である。制御回路301は、n2*Vb=n1*Vp-を満たす電圧VbがコンデンサC3の電位となるように、トランジスタQ6のベース電圧を制御する。制御回路301は以下の式を充たすように、印加時間ta、tbを導出する。
Va:Vb(=Vp+:|Vp-|) = tb:ta・・・・・(1)
t = ta + tb・・・・・(2)
ここでtは交流成分の周期である。たとえば、制御回路301は電圧Vaと電圧Vbとの比が、印加時間tbと印加時間taとの比に一致するように、印加時間ta、tbを求める。印加時間taにおいて、トランスT1の一次巻線の一端Tbから他端Taに向かって電流が流れるように、一次巻線に電圧が印加される。印加時間tbでは、トランスT1の一次巻線の他端Taから一端Tbに電流が流れるよう、一次巻線に電圧が印加される。制御回路301は、スイッチ素子Q2、Q3の各ゲートに印加時間taにわたりON信号を与える。これにより、印加時間taにおいては、スイッチ素子Q2、Q3が導通する。なお、スイッチ素子Q1、Q4の各ゲートに印加時間taにわたりOFF信号を与える。これにより、印加時間taにおいては、スイッチ素子Q1、Q4が導通しない。一方、制御回路301は、スイッチ素子Q1、Q4の各ゲートに印加時間tbにわたりON信号を与える。これにより、印加時間tbにおいては、スイッチ素子Q1、Q4が導通する。なお、スイッチ素子Q2、Q3の各ゲートに印加時間tbにわたりOFF信号を与える。これにより、印加時間tbにおいては、スイッチ素子Q2、Q3が導通しない。これにより、交流成分の波形が目標となる波形になる。
The
Va:Vb(=Vp+: |Vp-|) = tb:ta...(1)
t = ta + tb...(2)
Here, t is the period of the AC component. For example, the
制御回路301はスイッチ素子Q1、Q3の各ゲートにブランク時間tblankだけON信号を与える。一方、制御回路301はスイッチ素子Q2、Q4の各ゲートにブランク時間tblankだけOFF信号を与える。これにより、スイッチ素子Q1、Q3が導通し、スイッチ素子Q2、Q4が導通せず、トランスT1の二次側の出力電圧が0Vになる。その結果、現像器4に交流成分が印加されない「ブランクパルス期間」が生成される。なお、交流成分が現像器4に印加されている期間は矩形波期間と呼ばれてもよい。
The
本実施例では、矩形波期間とブランクパルス期間とが交互に繰り返される。この場合、ブランクパルス期間から矩形波期間に切り替わったときに、矩形波期間における波形を所定波形に形成することが難しい。そこで、本実施例では、ブランク時間tblankにおいて、コンデンサC1には電圧Vbと電圧Vaとの電位差が定常的に印加されている。ブランクパルス期間を設けずに常に矩形波を出力する比較例の波形と比較しても、本実施例の矩形波の波形は同等のもととなる。 In this embodiment, square wave periods and blank pulse periods are repeated alternately. In this case, when switching from the blank pulse period to the square wave period, it is difficult to form the waveform in the square wave period into a predetermined waveform. Therefore, in this embodiment, during the blank time tblank, the potential difference between voltage Vb and voltage Va is steadily applied to capacitor C1. The waveform of the square wave in this embodiment is equivalent to that of a comparative example that does not have a blank pulse period and always outputs a square wave.
一例として、Vp+=200V、Vp-=-800V、n2/n1=40、t=100usが仮定される。単位usはマイクロ秒を示す。さらに、Va=5V、Vb=20V、ta=80us、tb=20us、tblank=300usであることが仮定される。この場合、偏デューティ比が2:8である矩形波が2周期(200us)にわたり出力され、次に3周期(300us)はブランク時間tblankに設定される。 As an example, assume that Vp+ = 200V, Vp- = -800V, n2/n1 = 40, and t = 100us. The unit us indicates microseconds. It is further assumed that Va = 5V, Vb = 20V, ta = 80us, tb = 20us, and tblank = 300us. In this case, a square wave with a partial duty ratio of 2:8 is output for two periods (200us), and then the blank time tblank is set for three periods (300us).
<ダンピング抵抗回路>
図3が示すように、トランスT1の出力端はダンピング抵抗回路320に接続されている。ダンピング抵抗回路320において、ダンピング抵抗R1、R2、R3が直列回路を形成している。高圧ダイオードD1のアノードはダンピング抵抗R2とダンピング抵抗R3との接続点に接続されている。高圧ダイオードD1のカソードはダンピング抵抗R1とダンピング抵抗R2との接続点に接続されている。これにより、現像電圧の振幅が正の場合、点Paから点Pbに向かう方向に電流Iab流れる。このとき高圧ダイオードD1のカソードの電位がアノードの電位よりも高くなる。よって、高圧ダイオードD1への電流は流れない。一方、現像電圧の振幅が負の場合、点Pbから点Paに向かって電流Ibaが流れる。電流Ibaによってダンピング抵抗R2の両端に発生する電圧が、高圧ダイオードD1の順方向電圧以上になると、高圧ダイオードD1に電流Ibaが流れる。ダンピング抵抗R2に流れる電流はもはや増えなくなる。よって、現像電圧の振幅が負の場合、出力電流は、ダンピング抵抗R1、高圧ダイオードD1、およびダンピング抵抗R3により形成される電流経路を流れる。現像電圧の振幅が正の場合、ダンピング抵抗回路320の抵抗値は、R1+R2+R3となる。現像電圧の振幅が負の場合、ダンピング抵抗回路320の抵抗値は、R1+R3となる。
<Damping resistor circuit>
As shown in FIG. 3, the output terminal of the transformer T1 is connected to the damping
ここでは、R1=R2=R3=10kΩであることが仮定される。現像電圧が正の場合、ダンピング抵抗回路320の抵抗値は30kΩである。現像電圧が負の場合、ダンピング抵抗回路320の抵抗値は20kΩとなる。つまり、ダンピング抵抗回路320は、現像電圧の極性に応じて抵抗値が変化する可変抵抗回路である。
Here, it is assumed that R1 = R2 = R3 = 10 kΩ. When the development voltage is positive, the resistance value of the damping
本実施例では高圧ダイオードD1がダンピング抵抗R2に対して並列に接続されている。高圧ダイオードD1は他の位置に接続されてもよい。図4(A)によれば、高圧ダイオードD1はダンピング抵抗R1に対して並列に接続されている。図4(B)によれば、高圧ダイオードD1はダンピング抵抗R3に対して並列に接続されている。ところで、ダンピング抵抗R1,R2,R3はそれぞれ発熱する。なぜなら、ダンピング抵抗R1,R2,R3は波形のリンギングを熱に変換することで、リンギングを抑えるからである。ダンピング抵抗R2は、ダンピング抵抗R1,R3から熱を受けるため、ダンピング抵抗R2の温度がダンピング抵抗R1,R3の温度よりも高くなる。そのため、高圧ダイオードD1がダンピング抵抗R2に対して並列に接続されている場合、ダンピング抵抗R2の温度を低減することが可能となる。 In this embodiment, the high-voltage diode D1 is connected in parallel to the damping resistor R2. The high-voltage diode D1 may be connected in another position. According to FIG. 4(A), the high-voltage diode D1 is connected in parallel to the damping resistor R1. According to FIG. 4(B), the high-voltage diode D1 is connected in parallel to the damping resistor R3. Incidentally, the damping resistors R1, R2, and R3 each generate heat. This is because the damping resistors R1, R2, and R3 convert the ringing of the waveform into heat to suppress the ringing. The damping resistor R2 receives heat from the damping resistors R1 and R3, so the temperature of the damping resistor R2 becomes higher than the temperatures of the damping resistors R1 and R3. Therefore, when the high-voltage diode D1 is connected in parallel to the damping resistor R2, it is possible to reduce the temperature of the damping resistor R2.
図4(C)が示すように、高圧ダイオードD1はスイッチ素子SWに置換されてもよい。この場合、制御回路301は現像電圧の極性を取得し、この極性に応じて、スイッチ素子SWをオンオフする信号をスイッチ素子SWに出力する。スイッチ素子SWは、リレーであってもよいし、半導体スイッチであってもよい。なお、現像電圧の極性を制御回路301に入力するには、現像電圧を分圧して検知電圧に変換する分圧抵抗と、検知電圧を制御回路301に伝達するフォトカプラとが必要となるだろう。これと比較して、高圧ダイオードD1は、部品点数を削減し、制御回路301の処理負荷を軽減できる。
As shown in FIG. 4C, the high-voltage diode D1 may be replaced with a switch element SW. In this case, the
本実施例ではダンピング抵抗として、三つの10kΩの抵抗が採用されている。しかし、これは一例に過ぎない。図4(D)が示すように、それぞれ抵抗値が5kΩである四つのダンピング抵抗R11、R12、R14、R15と、抵抗値が10kΩであるダンピング抵抗R13と、を有する直列回路が採用されてもよい。図4(D)ではダンピング抵抗R13に対して高圧ダイオードD1が並列に接続されている。このように、現像電圧の極性に応じてダンピング抵抗回路320の抵抗値を変更できるのであれば、ダンピング抵抗回路320の回路構成は任意である。
In this embodiment, three 10 kΩ resistors are used as the damping resistors. However, this is merely one example. As shown in FIG. 4(D), a series circuit may be used having four damping resistors R11, R12, R14, and R15, each with a resistance value of 5 kΩ, and a damping resistor R13 with a resistance value of 10 kΩ. In FIG. 4(D), a high-voltage diode D1 is connected in parallel to the damping resistor R13. In this way, as long as the resistance value of the damping
<タイミングチャート>
図5は本実施例におけるスイッチ素子Q1、Q2、Q3、Q4がONとなるタイミング、現像電圧の波形および出力電流の波形を示している。図5において、現像電圧における破線は図3に示された点Paの波形である。同様に、現像電圧における実線は図3に示された点Pbの波形である。つまり、現像電圧における実線はダンピング抵抗R1~R3の効果を示している。
<Timing chart>
Fig. 5 shows the timing when the switch elements Q1, Q2, Q3, and Q4 are turned ON, the waveform of the developing voltage, and the waveform of the output current in this embodiment. In Fig. 5, the dashed line in the developing voltage is the waveform at point Pa shown in Fig. 3. Similarly, the solid line in the developing voltage is the waveform at point Pb shown in Fig. 3. In other words, the solid line in the developing voltage shows the effect of the damping resistors R1 to R3.
時刻t0は現像電圧が出力される前のタイミングである。このとき、スイッチ素子Q1、Q3はそれぞれONである。スイッチ素子Q2、Q4はそれぞれOFFである。現像電圧は、直流成分である電圧Vdcである。 Time t0 is the timing before the development voltage is output. At this time, switch elements Q1 and Q3 are both ON. Switch elements Q2 and Q4 are both OFF. The development voltage is a voltage Vdc, which is a DC component.
時刻t1で、スイッチ素子Q1がONからOFFに切り替えられ、スイッチ素子Q2がOFFからONに切り替えられる。これにより現像電圧は交流成分を含み、振幅がVp+に立ち上がる。時刻t1から時刻t2までが印加時間taである。印加時間taでは、ダンピング抵抗回路320の抵抗値は、R1+R2+R3=30kΩとなる。これにより、Vp+のオーバーシュートが抑制されている。
At time t1, switch element Q1 is switched from ON to OFF, and switch element Q2 is switched from OFF to ON. This causes the development voltage to contain an AC component, and the amplitude rises to Vp+. The application time ta is from time t1 to time t2. During application time ta, the resistance value of the damping
時刻t2で、スイッチ素子Q1、Q4がそれぞれOFFからONに切り替えられる。スイッチ素子Q2、Q3はONからOFFに切り替えられる。これにより、現像電圧は負の振幅Vp-に立ち下がる。時刻t2から時刻t3までが印加時間tbである。印加時間tbでは、ダンピング抵抗回路320の抵抗値は、R1+R3である20kΩになる。つまり、印加時間taの抵抗値よりも印加時間tbの抵抗値が低いため、Vp+の立ち上がり(勾配)と比較して、Vp-の立下り(勾配)は急峻となる。本実施例では交流成分は2周期(時刻t1から時刻t5までの期間)にわたり出力される。そのため、時刻t3で、スイッチ素子Q2、Q3がOFFからONに切り替えられ、スイッチ素子Q1、Q4がONからOFFに切り替えられる。これにより、ダンピング抵抗回路320の抵抗値は30kΩに戻される。現像電圧はVp+に立ち上がる。時刻t4でスイッチ素子Q1、Q4がOFFからONに切り替えられ、スイッチ素子Q2、Q3がONからOFFに切り替えられる。また、ダンピング抵抗回路320の抵抗値は20kΩに切り替えられる。現像電圧はVp-まで立ち下がる。
At time t2, the switch elements Q1 and Q4 are switched from OFF to ON. The switch elements Q2 and Q3 are switched from ON to OFF. As a result, the developing voltage falls to a negative amplitude Vp-. The application time tb is from time t2 to time t3. At application time tb, the resistance value of the damping
時刻t5から時刻t6までの期間はブランク時間tblankである。よって、スイッチ素子Q1はONを維持し、スイッチ素子Q3はOFFからONに切り替えられ、スイッチ素子Q2はOFFを維持し、スイッチ素子Q4はONからOFFに切り替えられる。その結果、現像電圧はVdcに維持される。ダンピング抵抗回路320の抵抗値は30kΩとなる。その後、時刻t6から時刻t7は、再び印加時間taとなる。
The period from time t5 to time t6 is blank time tblank. Therefore, switch element Q1 remains ON, switch element Q3 is switched from OFF to ON, switch element Q2 remains OFF, and switch element Q4 is switched from ON to OFF. As a result, the development voltage is maintained at Vdc. The resistance value of the damping
本実施例では、現像電圧の極性に応じてダンピング抵抗回路320の抵抗値が変化することで、オーバーシュートを低減しつつ、現像電圧を目標電圧まで十分に制御することが可能となる。
In this embodiment, the resistance value of the damping
本実施例では|Vp-|>Vp+であることが仮定されているため、現像電圧が負の電圧となる期間において現像電圧が正の電圧となる期間よりもダンピング抵抗回路320の抵抗値が削減されている。|Vp-|<Vp+である場合、現像電圧が正の電圧となる期間において現像電圧が負の電圧となる期間よりもダンピング抵抗回路320の抵抗値が削減されてもよい。
In this embodiment, it is assumed that |Vp-|>Vp+, so the resistance value of the damping
図5が示すように、本実施例では交流成分の波形として偏デューティ型のブランクパルスが採用されている。しかし、ブランクパルスの無い偏デューティ型に、本実施例の技術思想が適用されてもよい。交流生成回路の一例として、Hブリッジ回路が説明された。プッシュプル回路など、交流電圧を生成できる回路であれば、同様に採用可能である。 As shown in FIG. 5, in this embodiment, a biased duty blank pulse is used as the waveform of the AC component. However, the technical idea of this embodiment may be applied to a biased duty type without a blank pulse. An H-bridge circuit has been described as an example of an AC generating circuit. Any circuit that can generate an AC voltage, such as a push-pull circuit, can be similarly used.
発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。 The invention is not limited to the above-described embodiment, and various modifications and variations are possible without departing from the spirit and scope of the invention. Therefore, the following claims are appended to disclose the scope of the invention.
<実施例から導き出される技術思想>
[観点1]
図1が示すように、帯電器2は感光体を一様に帯電させる帯電手段の一例である。露光装置3は感光体を露光することで静電潜像を形成する露光手段の一例である。現像器4は、静電潜像をトナーにより現像してトナー画像を形成する現像手段の一例である。一次転写ローラ6、中間転写ベルト5および二次転写ローラ7はトナー画像をシートに転写する転写手段の一例である。電源装置10は、現像手段に印加される現像電圧を生成する電源の一例である。図3が示すように、トランスT1は現像手段に正負の振幅値が異なる交流電圧を出力する交流電圧出力回路(例:交流生成回路310、トランスT1)の一例である。ダンピング抵抗回路320は、交流電圧出力回路と現像手段との間に配置された抵抗回路の一例である。高圧ダイオードD1およびスイッチ素子SWは交流電圧が抵抗回路に印加されることで抵抗回路に流れる電流の極性に応じて、抵抗回路の抵抗値を切り替える切替手段の一例である。これにより、オーバーシュートの低減と、交流電圧の振幅値を目標値に到達させることとの両方が達成される。
<Technical ideas derived from the examples>
[Point 1]
As shown in FIG. 1, the charger 2 is an example of a charging means for uniformly charging the photoconductor. The exposure device 3 is an example of an exposure means for forming an electrostatic latent image by exposing the photoconductor. The developer 4 is an example of a developing means for developing the electrostatic latent image with toner to form a toner image. The primary transfer roller 6, the
[観点2]
図3や図4(A)ないし図4(D)が示すように、抵抗回路は、少なくとも一つの抵抗素子を有している。切替手段は、少なくとも一つの抵抗素子に対して並列に接続された整流素子(例:高圧ダイオードD1または半導体スイッチ)を有してもよい。
[Point 2]
3 and 4A to 4D, the resistance circuit has at least one resistance element. The switching means may have a rectifying element (e.g., a high-voltage diode D1 or a semiconductor switch) connected in parallel to the at least one resistance element.
[観点3]
抵抗回路は、第一抵抗または第一抵抗群(例:R1,R3,R11,R12,R14,R15)と、当該第一抵抗または第一抵抗群に対して直列に接続された第二抵抗または第二抵抗群(例:R2,R13)とを有してもよい。切替手段は、第二抵抗または第二抵抗群(例:R2,R13)に対して並列に接続された整流素子を有してもよい。
[Point 3]
The resistor circuit may include a first resistor or a first group of resistors (e.g., R1, R3, R11, R12, R14, R15) and a second resistor or a second group of resistors (e.g., R2, R13) connected in series to the first resistor or the first group of resistors. The switching means may include a rectifying element connected in parallel to the second resistor or the second group of resistors (e.g., R2, R13).
[観点4]
図3および図4(A)ないし図4(C)が示すように、抵抗回路は、直列に接続された第一抵抗と、第二抵抗と、第三抵抗とを有してもよい。切替手段は、第一抵抗、第二抵抗および第三抵抗のうちの少なくとも一つの抵抗に対して並列に接続された整流素子を有してもよい。
[Point 4]
3 and 4(A) to 4(C), the resistor circuit may include a first resistor, a second resistor, and a third resistor connected in series, and the switching means may include a rectifying element connected in parallel to at least one of the first resistor, the second resistor, and the third resistor.
[観点5]
図3および図4(A)ないし図4(C)が示すように、第二抵抗は、第一抵抗と第三抵抗との間に接続されてもよい。図3および図4(C)が示すように、整流素子は、第二抵抗に対して並列に接続されていてもよい。
[Point 5]
As shown in Figures 3 and 4(A) to 4(C), the second resistor may be connected between the first resistor and the third resistor, and as shown in Figures 3 and 4(C), the rectifying element may be connected in parallel to the second resistor.
[観点6]
整流素子は、抵抗回路に流れる電流の極性が第一極性であるときに、電流を流すように構成されてもよい。整流素子は、抵抗回路に流れる電流の極性が第二極性であるときに、電流を流さないように構成されてもよい。
[Point 6]
The rectifying element may be configured to pass a current when a polarity of a current flowing through the resistive circuit is a first polarity. The rectifying element may be configured to not pass a current when a polarity of a current flowing through the resistive circuit is a second polarity.
[観点7、8]
抵抗回路の抵抗値は、抵抗回路に流れる電流の極性が第一極性(例:負極性)であるときに第一抵抗値(例:20kΩ)となってもよい。一方、抵抗回路に流れる電流の極性が第二極性(例:正極性)であるときに、第一抵抗値よりも大きな第二抵抗値(例:30kΩ)となってもよい。なお、これらの抵抗値は、オーバーシュートを低減しつつ、現像電圧の十分な立下りを実現できる値であればよい。上記の実施例では電流の極性が正極性であるときにオーバーシュートが発生しやすいことが前提とされている。しかし、電流の極性が負極性であるときにオーバーシュートが発生しやすいことが前提とされている場合にも、本発明は適用可能である。つまり、電流の極性が負極性であるときに抵抗値が大きく制御され、電流の極性が正極性である場合に抵抗値が小さく制御されればよい。
[
The resistance value of the resistor circuit may be a first resistance value (e.g., 20 kΩ) when the polarity of the current flowing through the resistor circuit is a first polarity (e.g., negative polarity). On the other hand, when the polarity of the current flowing through the resistor circuit is a second polarity (e.g., positive polarity), the resistance value may be a second resistance value (e.g., 30 kΩ) larger than the first resistance value. Note that these resistance values may be values that can realize a sufficient fall of the development voltage while reducing the overshoot. In the above embodiment, it is assumed that an overshoot is likely to occur when the polarity of the current is positive polarity. However, the present invention is also applicable to cases where it is assumed that an overshoot is likely to occur when the polarity of the current is negative polarity. In other words, it is sufficient that the resistance value is controlled to be large when the polarity of the current is negative polarity, and the resistance value is controlled to be small when the polarity of the current is positive polarity.
[観点9~11]
整流素子はダイオードであってもよい。整流素子は交流電圧の極性に応じてONとOFFが切り替わるスイッチ素子であってもよい。スイッチ素子はFETなどのトランジスタであってもよい。スイッチ素子はリレーであってもよい。
[
The rectifying element may be a diode. The rectifying element may be a switch element that switches between ON and OFF depending on the polarity of the AC voltage. The switch element may be a transistor such as an FET. The switch element may be a relay.
[観点12]
交流生成回路310は交流電圧を生成する生成回路の一例である。交流電圧は矩形波であってもよい。
[Point 12]
The
[観点13~17]
現像電圧の正の振幅と現像電圧の負の振幅とが異なってもよい。現像電圧の負の振幅は、現像電圧の正の振幅よりも大きくてもよい。現像電圧の一周期のうち、現像電圧が正である期間の長さと現像電圧が負である期間の長さとが異なっていてもよい。現像電圧が負である期間の長さは、現像電圧が正である期間の長さよりも短くてもよい。これらの条件はトナー画像の品質を改善することがある。
[Points 13 to 17]
The positive amplitude of the developing voltage may be different from the negative amplitude of the developing voltage. The negative amplitude of the developing voltage may be greater than the positive amplitude of the developing voltage. In one cycle of the developing voltage, the length of the period during which the developing voltage is positive may be different from the length of the period during which the developing voltage is negative. The length of the period during which the developing voltage is negative may be shorter than the length of the period during which the developing voltage is positive. These conditions may improve the quality of the toner image.
[観点17、18]
制御回路301は、第一期間において現像電圧を出力し、第二期間において現像電圧を出力しない出力制御回路として機能してもよい。この点はブランク時間tblankに関して説明されたとおりである。生成回路はHブリッジ回路を含んでもよいが、プッシュプル回路などを含んでもよい。また、交流電圧出力回路はトランスと、このトランスに接続されるHブリッジ回路を含むものであってもよい。
[Points 17 and 18]
The
[観点19]
図3が示すように、Hブリッジ回路は、第一スイッチ素子、第二スイッチ素子、第三スイッチ素子、第四スイッチ素子により構成されてもよい。トランスT1の一次巻線の第一端子は、第一スイッチ素子と第三スイッチ素子との中点に接続されていてもよい。トランスT1の一次巻線の第二端子は、第二スイッチ素子と第四スイッチ素子との中点に接続されていてもよい。一次巻線に第一電圧(例:Va)を印加する際に第一スイッチ素子と第四スイッチ素子とがオンとなり、第二スイッチ素子と第三スイッチ素子とがオフとなる。一次巻線に第二電圧(例:Vb)を印加する際に第一スイッチ素子と第四スイッチ素子とがオフとなり、第二スイッチ素子と第三スイッチ素子とがオンとなる。
[Point 19]
As shown in Fig. 3, the H-bridge circuit may be configured with a first switch element, a second switch element, a third switch element, and a fourth switch element. A first terminal of a primary winding of the transformer T1 may be connected to a midpoint between the first switch element and the third switch element. A second terminal of the primary winding of the transformer T1 may be connected to a midpoint between the second switch element and the fourth switch element. When a first voltage (e.g., Va) is applied to the primary winding, the first switch element and the fourth switch element are turned on, and the second switch element and the third switch element are turned off. When a second voltage (e.g., Vb) is applied to the primary winding, the first switch element and the fourth switch element are turned off, and the second switch element and the third switch element are turned on.
[観点20]
電源Vinは直流電圧を供給する直流電圧源の一例である。電圧発生回路330は直流電圧から第一電圧を生成する第一発生器の一例である。電圧発生回路340は直流電圧から第二電圧を生成する第二発生器の一例である。第一発生器は、第一トランジスタ(例:Q5)と第一コンデンサ(例:C2)とを有してもよい。第一トランジスタは、第一コンデンサに対して直流電圧が印加される時間を制御することで、第一コンデンサの両端に生じる電圧を第一電圧に制御する。第二発生器は、第二トランジスタ(例:Q6)と第二コンデンサ(例:C3)とを有してもよい。第二トランジスタは、第二コンデンサに対して直流電圧が印加される時間を制御することで、第二コンデンサの両端に生じる電圧を第に電圧に制御する。
[Point 20]
The power supply Vin is an example of a DC voltage source that supplies a DC voltage. The
[観点21]
直流電源Vdcは、直流電圧を生成する直流電圧出力回路の一例である。交流生成回路310(交流電圧出力回路)は、直流電圧に対して交流電圧を重畳させて現像電圧を生成するように構成されていてもよい。
[Point 21]
The DC power supply Vdc is an example of a DC voltage output circuit that generates a DC voltage. The AC generating circuit 310 (AC voltage output circuit) may be configured to generate a development voltage by superimposing an AC voltage on a DC voltage.
[その他]
電源装置10は、容量性負荷に正負の振幅値が異なる交流電圧を出力するトランスと、トランスと容量性負荷との間に配置された抵抗回路とを有する。とりわけ、電源装置10は、交流電圧が抵抗回路に印加されることで抵抗回路に流れる電流の極性に応じて、抵抗回路の抵抗値を切り替える切替手段を有してもよい。電源装置10は、画像形成装置以外の電子機器の電源として利用されてもよい。
[others]
The
1:感光体、2:帯電器、3:露光装置、4:現像器、5:中間転写ベルト、10:電源装置、T1:トランス、320:ダンピング抵抗回路、D1:高圧ダイオード 1: photoconductor, 2: charger, 3: exposure device, 4: developer, 5: intermediate transfer belt, 10: power supply, T1: transformer, 320: damping resistor circuit, D1: high voltage diode
Claims (17)
前記感光体を一様に帯電させる帯電手段と、
帯電させられた前記感光体を露光することにより静電潜像を形成する露光手段と、
前記静電潜像をトナーにより現像することでトナー画像を形成する現像手段と、
前記トナー画像をシートに転写する転写手段と、
前記現像手段に印加される現像電圧を生成する電源と、を有し、
前記電源は、
トランスと、
前記トランスの一次側に設けられ、前記現像手段に前記現像電圧として正負の振幅値が異なる交流電圧を出力するための駆動回路と、
前記トランスの二次側に設けられ、前記駆動回路の動作により前記トランスの二次側に発生する前記交流電圧の極性に応じて抵抗値が切り替わる抵抗回路と、を有し、
前記抵抗回路は、少なくとも一つの抵抗素子と、前記少なくとも一つの抵抗素子に対して並列に接続された整流素子を有し、前記交流電圧の極性が第一極性であるときに抵抗値が第1の値になり、前記交流電圧の極性が第二極性であるときに抵抗値が前記第1の値より小さい第2の値となり、前記交流電圧の極性が前記第二極性であるときに前記整流素子に電流が流れ、前記交流電圧の極性が前記第一極性であるときに前記整流素子に電流が流れないように構成されていることを特徴とする画像形成装置。 A photoconductor;
A charging means for uniformly charging the photoconductor;
an exposure means for forming an electrostatic latent image by exposing the charged photoconductor;
a developing unit for developing the electrostatic latent image with a toner to form a toner image;
a transfer means for transferring the toner image to a sheet;
a power source that generates a development voltage applied to the developing means;
The power source includes:
Transformer and
a drive circuit provided on a primary side of the transformer for outputting AC voltages having different positive and negative amplitude values as the developing voltage to the developing means;
a resistor circuit provided on a secondary side of the transformer, the resistor circuit having a resistance value that changes depending on a polarity of the AC voltage generated on the secondary side of the transformer by an operation of the drive circuit,
the resistance circuit has at least one resistance element and a rectifying element connected in parallel to the at least one resistance element, and is configured such that when the polarity of the AC voltage is a first polarity, the resistance value becomes a first value, and when the polarity of the AC voltage is a second polarity, the resistance value becomes a second value smaller than the first value, and when the polarity of the AC voltage is the second polarity, a current flows through the rectifying element, and when the polarity of the AC voltage is the first polarity, no current flows through the rectifying element , characterized in that
前記整流素子は、前記少なくとも一つの抵抗素子である前記第二抵抗に対して並列に接続されていることを特徴とする請求項3に記載の画像形成装置。 the second resistor is connected between the first resistor and the third resistor;
4. The image forming apparatus according to claim 3 , wherein the rectifying element is connected in parallel to the second resistor which is the at least one resistive element .
前記トランスの一次巻線の第一端子は、第一スイッチ素子と第三スイッチ素子との中点に接続されており、
前記トランスの前記一次巻線の第二端子は、第二スイッチ素子と第四スイッチ素子との中点に接続されており、
前記一次巻線に第一電圧を印加する際に前記第一スイッチ素子と前記第四スイッチ素子とがオンとなり、前記第二スイッチ素子と前記第三スイッチ素子とがオフとなり、
前記一次巻線に第二電圧を印加する際に前記第一スイッチ素子と前記第四スイッチ素子とがオフとなり、前記第二スイッチ素子と前記第三スイッチ素子とがオンとなることを特徴とする請求項14に記載の画像形成装置。 the H-bridge circuit is composed of a first switch element, a second switch element, a third switch element, and a fourth switch element,
a first terminal of a primary winding of the transformer is connected to a midpoint between a first switch element and a third switch element;
a second terminal of the primary winding of the transformer is connected to a midpoint between a second switch element and a fourth switch element;
When a first voltage is applied to the primary winding, the first switch element and the fourth switch element are turned on, and the second switch element and the third switch element are turned off,
15. The image forming apparatus according to claim 14, wherein when a second voltage is applied to the primary winding, the first switch element and the fourth switch element are turned off, and the second switch element and the third switch element are turned on.
前記直流電圧から前記第一電圧を生成する第一発生器と、
前記直流電圧から前記第二電圧を生成する第二発生器と、をさらに有し、
前記第一発生器は、第一トランジスタと第一コンデンサとを有し、前記第一トランジスタは、前記第一コンデンサに対して前記直流電圧が印加される時間を制御することで、前記第一コンデンサの両端に生じる電圧を前記第一電圧に制御し、
前記第二発生器は、第二トランジスタと第二コンデンサとを有し、前記第二トランジスタは、前記第二コンデンサに対して前記直流電圧が印加される時間を制御することで、前記第二コンデンサの両端に生じる電圧を前記第二電圧に制御するように構成されていることを特徴とする請求項15に記載の画像形成装置。 A DC voltage source for supplying a DC voltage;
a first generator that generates the first voltage from the DC voltage;
a second generator for generating the second voltage from the DC voltage;
the first generator includes a first transistor and a first capacitor, and the first transistor controls a time during which the DC voltage is applied to the first capacitor to control a voltage generated across the first capacitor to the first voltage;
16. The image forming apparatus according to claim 15, wherein the second generator has a second transistor and a second capacitor, and the second transistor is configured to control a voltage generated across the second capacitor to the second voltage by controlling a time for which the DC voltage is applied to the second capacitor.
前記電源は、前記直流電圧に対して前記交流電圧を重畳させて前記現像電圧を生成するように構成されていることを特徴とする請求項1ないし16のいずれか一項に記載の画像形成装置。 the power supply further includes a DC voltage output circuit provided on a secondary side of the transformer and generating a DC voltage;
17. The image forming apparatus according to claim 1, wherein the power source is configured to generate the developing voltage by superimposing the AC voltage on the DC voltage.
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