JP7675796B2 - 表示装置 - Google Patents

Description

本明細書は、表示装置に関し、より詳細には、輝点不良を改善した表示装置に関する。

コンピュータのモニタやＴＶ、携帯電話等に使用される表示装置には、自ら光を発光する有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ；ＯＬＥＤ）等と、別途の光源を要する液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）等がある。

表示装置は、コンピュータのモニタ及びＴＶだけではなく、個人携帯機器までその適用範囲が多様になっており、広い表示面積を有しながらも減少した体積及び重さを有する表示装置についての研究が進行している。

一方、表示装置は、画面を構成する最小単位である複数のサブ画素を含み、複数のサブ画素は、発光素子及び発光素子を駆動するための駆動トランジスタを含む。ただし、複数のサブ画素それぞれの駆動トランジスタの特性偏差が存在するか、発光素子の劣化等によってサブ画素間の輝度が不均一であり得る。そこで、複数のサブ画素それぞれに複数のトランジスタ及びキャパシタを追加してサブ画素間の偏差を内部的にセンシング及び補償することができる。

本明細書が解決しようとする課題は、スイッチングトランジスタのターン－オフ時、キックバック現象により駆動トランジスタのソース電極とドレイン電極との間のノード電圧の変動を低減した表示装置を提供することである。

本明細書が解決しようとする他の課題は、保持期間であるとき、キックバック現象により駆動トランジスタのゲート－ソース間電圧が変動することを最小化した表示装置を提供することである。

本明細書が解決しようとするまた他の課題は、保持期間であるとき、駆動トランジスタから漏れ電流を低減した表示装置を提供することである。

本明細書が解決しようとするまた他の課題は、駆動トランジスタのゲート電極の電圧変動及びそれによる輝点不良を低減した表示装置を提供することである。

本明細書の課題は、以上において言及した課題に制限されず、言及されていないまた他の課題は、下記の記載から当業者に明確に理解され得るだろう。

前述したような課題を解決するために、本明細書の一実施例に係る表示装置は、基板と、前記基板上の複数のサブ画素と、前記複数のサブ画素のうちの１つのサブピクセル上の発光素子と、前記サブ画素上に設けられ、前記発光素子を駆動する画素回路とを含み、前記画素回路は、デュアルゲート構造を有するゲート電極、ソース電極、及びドレイン電極を含み、高電位電源配線及び前記発光素子の間に接続された駆動トランジスタと、前記駆動トランジスタの前記ソース電極及び前記ドレイン電極の間のノードと前記高電位電源配線との間に接続されたキャパシタとを含む。従って、第５ノードの電圧変動を緩衝するキャパシタを形成して、駆動トランジスタのゲート－ソース間電圧変動を低減することができる。

一実施形態では、表示装置は、基板と、基板上の複数のサブ画素と、複数のサブ画素のうちのサブ画素上の発光素子と、サブ画素上に設けられ、発光素子を動作させるように構成された画素回路とを備え、画素回路は、アクティブ層と、アクティブ層上のゲート電極と、アクティブ層に電気的に接続されるソース電極とドレイン電極とを含む駆動トランジスタであって、高電位電源線と発光素子との間に接続される駆動トランジスタと、高電位電源線に接続される第１のキャパシタ電極と、駆動トランジスタのソース電極とドレイン電極との間のノードに接続される第２のキャパシタ電極とを含むキャパシタであって、第１のキャパシタ電極はアクティブ層の一部と重なる、キャパシタとを備える。

その他の実施例の具体的な事項は、詳細な説明及び図面に含まれている。

本明細書は、スイッチングトランジスタがターン－オフされるとき、キックバック現象により駆動トランジスタのゲート電極の電圧の変動を低減することができる。

本明細書は、駆動トランジスタから発光素子に供給される駆動電流の変動を低減することができる。

本明細書は、保持期間中、駆動トランジスタのゲート－ソース間電圧変動を低減することができる。

本明細書は、保持期間中、駆動トランジスタのゲート電極の電圧の減少を低減することができる。

本明細書は、保持期間中、駆動トランジスタのゲート電極の電圧変動を低減し、発光期間で輝点不良を低減することができる。

本明細書に係る効果は、以上において例示された内容により制限されず、さらに多様な効果が本明細書内に含まれている。

本明細書の一実施例に係る表示装置の平面図である。 本明細書の一実施例に係る表示装置のサブ画素の回路図である。 本明細書の一実施例に係る表示装置のサブ画素の駆動タイミングダイアグラムである。 シングルゲート構造のトランジスタとデュアルゲート構造のトランジスタのオフ電流を比較したグラフである。 本明細書の一実施例に係る表示装置の概略的な断面図である。 比較例に係る表示装置の概略的な断面図である。 比較例及び本明細書の一実施例に係る表示装置の第５ノードの電圧変化を示した波形図である。 比較例及び本明細書の一実施例に係る表示装置の第２ノードの電圧変化を示した波形図である。

本明細書の利点及び特徴、そして、それらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すると、明確になるだろう。しかし、本明細書は、以下において開示される実施例に制限されるものではなく、互いに異なる多様な形状に具現され、単に、本実施例は、本明細書の開示が完全なものとなるようにし、本明細書の属する技術の分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。

本明細書の実施例を説明するための図面に開示された形状、面積、比率、角度、個数等は、例示的なものであるので、本明細書が図示された事項に制限されるものではない。明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。また、本明細書を説明するにあたって、関連した公知技術についての具体的な説明が本明細書の要旨を不要に濁す恐れがあると判断される場合、その詳細な説明は省略する。本明細書上において言及された「含む」、「有する」、「なされる」等が使用される場合、「～だけ」が使用されない以上、他の部分が加えられ得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

構成要素を解釈するにあたって、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

位置関係についての説明である場合、例えば、「～上に」、「～上部に」、「～下部に」、「～隣に」等と二部分の位置関係が説明される場合、「すぐ」または「直接」が使用されない以上、二部分の間に一つ以上の他の部分が位置してもよい。

素子または層が他の素子または層の「上（ｏｎ）」と称されるものは、他の素子のすぐ上または中間に他の層または他の素子を介在した場合をいずれも含む。

また、第１、第２等が多様な構成要素を述べるために使用されるが、これらの構成要素は、これらの用語により制限されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。従って、以下において言及される第１構成要素は、本明細書の技術的思想内で第２構成要素であってもよい。

明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。

図面で示された各構成の面積及び厚さは、説明の便宜のために示されたものであり、本明細書は、示された構成の面積及び厚さに必ずしも限定されるものではない。

本明細書の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動及び駆動が可能であり、各実施例が互いに対して独立して実施可能であってもよく、関連関係で共に実施してもよい。

以下においては、添付の図面を参照して、本明細書の多様な実施例を詳細に説明する。

図１は、本明細書の一実施例に係る表示装置の平面図である。図１においては、説明の便宜のために、表示装置１００の多様な構成要素のうち基板１１０及び複数のサブ画素ＳＰだけを示した。

基板１１０は、表示装置１００に含まれた多様な構成要素を支持するための構成であり、絶縁物質からなり得る。例えば、基板１１０は、ガラスまたは樹脂等からなり得る。また、基板１１０は、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、アクリロニトリル－ブタジエン－スチレン共重合体（ＡＢＳ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルスルホン（ＰＥＳ）、ポリアリレート（ＰＡＲ）、ポリスルホン（ＰＳＦ）、あるいはシクロオレフィンコポリマー、環状オレフィンコポリマー（ＣＯＣ）、トリアセチルセルロース（ＴＡＣ）フィルム、ポリビニルアルコール（ＰＶＡ）フィルム、ポリスチレン（ＰＳ）などのように高分子またはプラスチックを含んでなってもよく、フレキシビリティ（ｆｌｅｘｉｂｉｌｉｔｙ）を有する物質からなってもよい。

基板１１０は、表示領域ＡＡ及び非表示領域ＮＡを含む。

表示領域ＡＡは、複数のサブ画素ＳＰが配置され、映像が表示される領域である。複数のサブ画素ＳＰそれぞれは、光を発光する個別単位であり、複数のサブ画素ＳＰそれぞれには、発光素子及び画素回路が形成され得る。発光素子は、表示装置１００の種類によって変わり得る。例えば、表示装置１００が有機発光表示装置である場合、発光素子は、アノード、有機層及びカソードを含む有機発光素子であってよい。その他にも、発光素子として、マイクロＬＥＤ（ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、量子ドット（Ｑｕａｎｔｕｍ ｄｏｔ、ＱＤ）が含まれた量子ドット発光素子（Ｑｕａｎｔｕｍ ｄｏｔ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＱＬＥＤ）等がさらに使用されてもよい。発光素子は、無機発光ダイオードによって構成されてもよい。

非表示領域ＮＡは、映像が表示されない領域である。非表示領域ＮＡは、表示領域ＡＡに隣接している。より具体的には、非表示領域ＮＡは、表示領域ＡＡを囲むように表示領域ＡＡに隣接している。表示領域ＡＡに配置されたサブ画素ＳＰを駆動するための多様な配線、駆動ＩＣ等が配置される領域である。例えば、非表示領域ＮＡには、ゲートドライバＩＣ、データドライバＩＣのような多様なＩＣ及び駆動回路等が配置され得る。一方、非表示領域ＮＡは、基板１１０の背面、即ち、サブ画素ＳＰがない面に位置されるか省略されてもよく、図面に示されたものに制限されない。

以下においては、図２及び図３を参照して、複数のサブ画素ＳＰについてより詳細に説明する。

図２は、本明細書の一実施例に係る表示装置のサブ画素の回路図である。図３は、本明細書の一実施例に係る表示装置のサブ画素の駆動タイミングダイアグラムである。

図２を参照すると、複数のサブ画素ＳＰそれぞれは、発光素子ＥＬと発光素子ＥＬを駆動する画素回路を含む。画素回路は、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、駆動トランジスタＤＴ、第１キャパシタＣ１及び第２キャパシタＣ２を含むみ。これは、６個のトランジスタと２個のキャパシタが含まれるため、「６Ｔ２Ｃ」構造と呼ぶことができる。本開示の実施形態はこれに限定されない。例えば、より多くのトランジスタやキャパシタが含まれてもよいし、一部のトランジスタやキャパシタが省略され、または、他のトランジスタやキャパシタと組み合わされてもよい。

そして、複数のサブ画素ＳＰそれぞれは、第１スキャン信号Ｓｃａｎ１を供給する第１スキャン配線、第２スキャン信号Ｓｃａｎ２を供給する第２スキャン配線、データ電圧Ｖｄａｔａを供給するデータ配線、発光制御信号ＥＭを供給する発光制御配線、基準電圧Ｖｒｅｆを供給する基準配線、初期化電圧Ｖｉｎｉを供給する初期化配線、高電位電源電圧ＶＤＤを供給する高電位電源配線、及び低電位電源電圧ＶＳＳを供給する低電位電源配線に接続されている。

一方、複数のサブ画素ＳＰの複数のトランジスタは、互いに異なるタイプのトランジスタからなり得る。例えば、複数のトランジスタのうち一つのトランジスタは、酸化物半導体をアクティブ層とするトランジスタであってよい。酸化物半導体物質は、オフ電流（ｏｆｆ－ｃｕｒｒｅｎｔ）が低いのでターン－オン（ｔｕｒｎ ｏｎ）時間が短く、ターン－オフ（ｔｕｒｎ ｏｆｆ）時間を長く維持するスイッチングトランジスタに適している。

他の例を挙げて、複数のトランジスタのうち他の一つのトランジスタは、低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ、ＬＴＰＳ）をアクティブ層とするトランジスタであってよい。ポリシリコン物質は、移動度が高くて、消費電力が低く信頼性に優れるので、駆動トランジスタ等に適し得る。

そして、複数のトランジスタは、ＮタイプのトランジスタまたはＰタイプのトランジスタであってよい。Ｎタイプのトランジスタは、キャリアが電子であるので、ソース電極からドレイン電極に電子が流れることができ、電流は、ドレイン電極からソース電極に流れることができる。Ｐタイプのトランジスタは、キャリアが正孔であるので、ソース電極からドレイン電極に正孔が流れることができ、電流は、ソース電極からドレイン電極に流れることができる。例えば、複数のトランジスタのうち一つのトランジスタは、Ｎタイプのトランジスタであってよく、複数のトランジスタのうち他の一つのトランジスタは、Ｐタイプのトランジスタであってよい。

以下においては、複数のトランジスタがＰタイプのトランジスタであるものと仮定して説明するが、これに制限されるものではない。

まず、第１トランジスタＴ１は、ゲート電極、ソース電極及びドレイン電極を含む。第１トランジスタＴ１のゲート電極は、第１スキャン配線に接続され、ソース電極とドレイン電極は、データ配線と第１ノードＮ１との間に接続される。第１トランジスタＴ１は、ローレベルの第１スキャン信号Ｓｃａｎ１によりターン－オンされ、データ電圧Ｖｄａｔａを第１ノードＮ１に伝達できる。

第２トランジスタＴ２は、ゲート電極、ソース電極及びドレイン電極を含む。第２トランジスタＴ２のゲート電極は、第２スキャン配線に接続され、ソース電極及びドレイン電極は、第２ノードＮ２と第３ノードＮ３にそれぞれ接続される。一実施形態では、図２に示すように、第２トランジスタＴ２はデュアルゲート構造を有する。第２トランジスタＴ２は、ローレベルの第２スキャン信号Ｓｃａｎ２によりターン－オンされ、第２ノードＮ２と第３ノードＮ３を一緒に電気的に接続できる。そこで、駆動トランジスタＤＴは、ターン－オンされた第２トランジスタＴ２によりダイオードコネクションされ得、駆動トランジスタＤＴの閾値電圧をセンシングできる。

第３トランジスタＴ３は、ゲート電極、ソース電極及びドレイン電極を含む。第３トランジスタＴ３のゲート電極は、発光制御配線（例えば発光配線）に接続され、ソース電極及びドレイン電極は、基準配線と第１ノードＮ１に接続される。第３トランジスタＴ３は、ローレベルの発光制御信号ＥＭによりターン－オンされ、基準電圧Ｖｒｅｆを第１ノードＮ１に伝達できる。

第４トランジスタＴ４は、ゲート電極、ソース電極及びドレイン電極を含む。第４トランジスタＴ４のゲート電極は、発光制御配線に接続され、ソース電極は、第３ノードＮ３に接続され、ドレイン電極は、第４ノードＮ４に接続される。第４トランジスタＴ４は、ローレベルの発光制御信号ＥＭによりターン－オンされ、第３ノードＮ３と第４ノードＮ４を電気的に接続でき、駆動電流を発光素子ＥＬ側に伝達できる。

第５トランジスタＴ５は、ゲート電極、ソース電極及びドレイン電極を含む。第５トランジスタＴ５のゲート電極は、第２スキャン配線に接続され、ソース電極は、初期化配線に接続され、ドレイン電極は、第４ノードＮ４に接続される。第５トランジスタＴ５は、ローレベルの第２スキャン信号Ｓｃａｎ２によりターン－オンされ、初期化電圧Ｖｉｎｉを第４ノードＮ４に伝達できる。

駆動トランジスタＤＴは、ゲート電極、ソース電極及びドレイン電極を含む。第１駆動トランジスタＤＴのゲート電極は、第２ノードＮ２に接続され、ソース電極は、高電位電源配線に接続され、ドレイン電極は、第３ノードＮ３に接続される。一実施形態では、図２に示すように、第１駆動トランジスタＤＴはデュアルゲート構造を有する。駆動トランジスタＤＴは、ゲート－ソース間電圧Ｖｇｓによって発光素子に印加される駆動電流を制御できる。

第１キャパシタＣ１は、複数の第１キャパシタ電極を含む。１つの第１キャパシタ電極は、第１ノードＮ１に接続され、他の第１キャパシタ電極は、駆動トランジスタＤＴのゲート電極であり第２ノードＮ２に電気的に接続され得る。第１キャパシタＣ１には、駆動トランジスタＤＴの閾値電圧が反映されたデータ電圧Ｖｄａｔａが充電され、駆動トランジスタＤＴのゲート電極の電圧を一フレームの間一定に維持させることができる。

第２キャパシタＣ２は、複数の第２キャパシタ電極を含む。１つの第２キャパシタ電極は、高電位電源配線に接続され、他の第２キャパシタ電極は、第５ノードＮ５に接続される。第２キャパシタは、第２トランジスタＴ２のターン－オフまたはターン－オン動作時、駆動トランジスタＤＴのゲート電極の電圧の変動を低減でき、より詳細な説明は、図５乃至図７ｂを参照して後述する。

発光素子ＥＬは、アノード及びカソードを含む。発光素子ＥＬのアノードは、第４ノードＮ４に接続され、カソードは、低電位電源電圧ＶＳＳが供給される低電位電源配線に接続される。従って、発光素子ＥＬは、駆動トランジスタＤＴからアノードに伝達された駆動電流に基づいて発光できる。

図３を参照すると、サブ画素ＳＰは、第１期間Δｔ１、第２期間Δｔ２、第３期間Δｔ３及び第４期間Δｔ４の順に動作できる。第１期間Δｔ１は初期化期間であり、第２期間Δｔ２は初期化期間の後のサンプリング期間であり、第３期間Δｔ３はサンプリング期間の後の維持期間であり、第４期間Δｔ４はサンプリング期間の後の発光期間であってよい。

まず、初期化期間である第１期間Δｔ１であるとき、発光制御配線でローレベルの発光制御信号ＥＭが出力され、ハイレベルの第１スキャン信号Ｓｃａｎ１が第１スキャン配線に出力され、第２スキャン配線にローレベルの第２スキャン信号Ｓｃａｎ２が出力されて、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５がターン－オンされ、第１トランジスタがターン－オフされる。ターン－オンされた第３トランジスタＴ３を通して第１ノードＮ１は基準電圧Ｖｒｅｆに初期化され得、ターン－オンされた第５トランジスタＴ５を通して第４ノードＮ４は初期化電圧Ｖｉｎｉに初期化され得る。そして、第４ノードＮ４に伝達された初期化電圧Ｖｉｎｉは、ターン－オンされた第４トランジスタＴ４及び第２トランジスタＴ２を通して第３ノードＮ３及び第２ノードＮ２に伝達され、第３ノードＮ３及び第２ノードＮ２もまた初期化電圧Ｖｉｎｉに初期化され得る。従って、第１期間Δｔ１の間、各ノードの電圧を初期化できる。

次いで、サンプリング期間である第２期間Δｔ２であるとき、第１スキャン配線にローレベルの第１スキャン信号Ｓｃａｎ１が出力され、発光制御配線にハイレベルの発光制御信号ＥＭが出力される、ローレベルの第２スキャン信号Ｓｃａｎ２が第２スキャン配線に出力される。ローレベルの第１スキャン信号Ｓｃａｎ１により第１トランジスタＴ１がターン－オンされ、データ電圧Ｖｄａｔａが第１ノードＮ１に伝達され得る。そして、ハイレベルの発光制御信号ＥＭが出力され、第３トランジスタＴ３及び第４トランジスタＴ４はターン－オフされ得る。最後に、ターン－オンされた第２トランジスタＴ２により駆動トランジスタＤＴはダイオードコネクション状態となり得、高電位電源電圧ＶＤＤと閾値電圧の差電圧がサンプリングされて第２ノードＮ２に供給され得る。従って、第２期間Δｔ２の間、駆動トランジスタＤＴの閾値電圧をセンシングし、第５トランジスタＴ５はターン－オンされ、発光素子ＥＬを初期化できる。

次に、維持期間である第３期間Δｔ３であるとき、第１スキャン配線にハイレベルの第１スキャン信号Ｓｃａｎ１が出力され、第２スキャン配線にもハイレベルの第２スキャン信号Ｓｃａｎ２が出力されて、第１トランジスタＴ１、第２トランジスタＴ２及び第５トランジスタＴ５はターン－オフされ、ハイレベルの発光制御信号ＥＮが発光制御線に出力され、第３トランジスタＴ３及び第４トランジスタＴ４がターン－オフされ得る。第３期間Δｔ３であるストレージキャパシタにより以前の第２期間Δｔ２の間入力されたデータ電圧Ｖｄａｔａが維持され得る。第３期間Δｔ３は、第２期間Δｔ２と発光期間である第４期間Δｔ４との間に時間差を置いて第２期間Δｔ２と第４期間Δｔ４が重ならないようにする期間である。

最後に、発光期間である第４期間Δｔ４であるとき、発光制御配線にローレベルの発光制御信号ＥＭが出力される。ターン－オンされた第３トランジスタＴ３を通して第１ノードＮ１に基準電圧Ｖｒｅｆが印加され、第１ノードＮ１の電圧が基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔａの差電圧となり、第２ノードＮ２は第１キャパシタＣ１を介して第１ノードＮ１に接続され、このような電圧変動が第２ノードＮ２にも反映され得る。第４期間Δｔ４であるとき、駆動トランジスタＤＴのゲート－ソース間電圧Ｖｇｓが、データ電圧Ｖｄａｔａから基準電圧Ｖｒｅｆを引いて、閾値電圧Ｖｔｈを足した値（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔｈ）に設定され、駆動電流を制御できる。そして、ターン－オンされた第４トランジスタＴ４を通して駆動トランジスタＤＴから駆動電流を発光素子ＥＬに供給して発光素子ＥＬが発光できる。

一方、本明細書の一実施例に係る表示装置１００においては、駆動トランジスタＤＴをデュアルゲート（ｄｕａｌ ｇａｔｅ）構造のトランジスタに構成し、一対のゲートがアクティブ層ＡＣＴ上に配置され、駆動トランジスタＤＴでオフ電流（ｏｆｆ－ｃｕｒｒｅｎｔ）による輝点不良を最小化することができる。

図４は、シングルゲート構造のトランジスタとデュアルゲート構造のトランジスタのオフ電流を比較したグラフである。

まず、ターン－オフ状態のトランジスタでも微細に電流が流れ得る。即ち、トランジスタは、ターン－オフ状態であるとき、オフ電流が流れ得る。このようなオフ電流によってサブ画素ＳＰで表示しようとする輝度よりさらに高い輝度で映像が表示されるか、発光すべきでないサブ画素ＳＰが発光する輝点不良が発生し得る。

図４を参照すると、トランジスタが約－２Ｖ付近でオフされる場合、－２Ｖより低い電圧領域でも微細に電流が流れることを確認することができる。そして、ゲート電極を一つだけ有するシングルゲート構造のトランジスタよりゲート電極を二つ有するデュアルゲート構造のトランジスタでのオフ電流が全般的にさらに低いことを確認することができる。

デュアルゲート構造のトランジスタでは、二つのゲート電極で電流を制御するため、一つのゲート電極だけで電流を制御するシングルゲート構造のトランジスタより電流の流れをより容易に制御できる。また、デュアルゲート構造のトランジスタでは、アクティブ層に一対のチャネルが形成され、ジャンクション（ｊｕｎｃｔｉｏｎ）部、即ち、アクティブ層のソース領域及びドレイン領域とチャネル領域の接合面であるジャンクション部の個数が増加し得る。例えば、ソース電極とドレイン電極との間でアクティブ層にドーピングされていない領域とドーピングされた領域の接合がさらに形成され、ジャンクション部の個数が増加し得る。このとき、漏れ電流は、ジャンクション部にかかる電場により生成される欠乏領域が大きくなりながらトンネリングされるキャリアにより発生し得る。そこで、デュアルゲート構造のトランジスタでは、ジャンクション部の個数が増加してジャンクション部それぞれにかかる電場の強度が弱化し得、特に、ドレイン電極が接続されるドレイン領域のジャンクション部にかかる電場の強度を弱化させて欠乏領域を減少させることができ、キャリアのトンネリングによる漏れ電流を低減できる。従って、シングルゲート構造のトランジスタと比較すると、デュアルゲート構造のトランジスタでは、オフ電流が減少し得る。

従って、本明細書の一実施例に係る表示装置１００においては、駆動トランジスタＤＴをデュアルゲート構造のトランジスタに構成して漏れ電流を低減し、輝点不良を最小化することができる。

一方、駆動トランジスタＤＴがデュアルゲート構造に構成されることで、駆動トランジスタＤＴのソース電極及びドレイン電極の間に第５ノードＮ５が形成され得る。ただし、第２トランジスタＴ２のターン－オフ時、キックバック（Ｋｉｃｋ－ｂａｃｋ）現象で第２トランジスタＴ２の周辺の電圧が変動し得、例えば、駆動トランジスタＤＴのソース電極とドレイン電極との間の第５ノードＮ５の電圧が変動し得る。例えば、第２トランジスタＴ２がＰタイプのトランジスタである場合、第２トランジスタＴ２のターン－オフ時、周辺電圧は上昇する方向に変動し得る。そして、第５ノードＮ５に隣接した第２ノードＮ２は、第５ノードＮ５とカップリングされて電圧が変動し得、これによって漏れ電流が流れる問題点が発生した。そこで、本明細書の一実施例に係る表示装置１００においては、第２キャパシタＣ２を追加して第５ノードＮ５の電圧と第２ノードＮ２の電圧が変動することを最小化することができる。

図５は、本明細書の一実施例に係る表示装置の概略的な断面図である。図６は、比較例に係る表示装置の概略的な断面図である。図７ａは、比較例及び本明細書の一実施例に係る表示装置の第５ノードの電圧変化を示した波形図である。図７ｂは、比較例及び本明細書の一実施例に係る表示装置の第２ノードの電圧変化を示した波形図である。図５及び図６においては、説明の便宜のために、駆動トランジスタＤＴの概略的な断面構造を示している。

比較例に係る表示装置１０は、本明細書の一実施例に係る表示装置１００と比較して、第２キャパシタＣ２を除く残りの構成を同一に含む。即ち、比較例に係る表示装置１０のサブ画素ＳＰは、第２キャパシタＣ２を含まず、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、駆動トランジスタＤＴ、第１キャパシタＣ１及び発光素子ＥＬを含む。

まず、図５を参照すると、本明細書の一実施例に係る表示装置１００は、基板１１０、バッファ層１１１、ゲート絶縁層１１２、層間絶縁層１１３、駆動トランジスタＤＴ及び第２キャパシタＣ２を含む。

基板１１０上にバッファ層１１１が配置される。バッファ層１１１は、基板１１０を通した水分または不純物の浸透を低減できる。バッファ層１１１は、例えば、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。ただし、バッファ層１１１は、基板１１０の種類やトランジスタの種類によって省略されてもよく、これに制限されない。

バッファ層１１１上に駆動トランジスタＤＴが配置される。駆動トランジスタＤＴは、アクティブ層ＡＣＴ、一対のゲート電極ＧＥ（例えば複数のゲート電極）、ソース電極ＳＥ及びドレイン電極ＤＥを含む。

バッファ層１１１上にアクティブ層ＡＣＴが配置される。アクティブ層ＡＣＴは、酸化物半導体、非晶質シリコンまたはポリシリコンのような半導体物質からなり得る。酸化物半導体は、リーク電流を防止する効果に優れ、製造コストが比較的安価な材料とすることができる。酸化物半導体は、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、チタン（Ｔｉ）等の金属酸化物や、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、チタン（Ｔｉ）等の金属とその酸化物との組合せを用いることができる。具体的には、酸化物半導体としては、酸化亜鉛（ＺｎＯ）、酸化亜鉛－酸化スズ（ＺＴＯ）、酸化亜鉛－酸化インジウム（ＺＩＯ）、酸化インジウム（ＩｎＯ）、酸化チタン（ＴｉＯ）、インジウム－ガリウム－酸化亜鉛（ＩＧＺＯ）、インジウム－亜鉛－酸化スズ（ＩＺＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、インジウムガリウム－酸化スズ（ＩＧＴＯ）、インジウムガリウム酸化物（ＩＧＯ）などを挙げることができるが、これらに限定されるものではない。本発明の多結晶半導体材料は、電子や正孔などのキャリアの移動速度が速いため移動度が高く、消費電力が低く信頼性に優れる。また、非晶質半導体は、アモルファスシリコン（Ｓｉ）であってもよい。しかしながら、本開示は、これらに制限されない。

アクティブ層ＡＣＴ上にゲート絶縁層１１２が配置される。ゲート絶縁層１１２は、アクティブ層ＡＣＴとゲート電極ＧＥを絶縁させるための絶縁層であり、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、またはシリコンオキシナイトライド（ＳｉＯＮｘ）の単一層または複層で構成され得るが、これに制限されない。ソース電極ＳＥとドレイン電極ＤＥとの間に接続されたアクティブ層ＡＣＴは、第５ノードＮ５に対応し得る。

ゲート絶縁層１１２上に一対のゲート電極ＧＥが配置される。一対のゲート電極ＧＥは、図５に示すように、互いに間隔をあけて配置されている。一対のゲート電極ＧＥは、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。一対のゲート電極ＧＥは、第２ノードＮ２に対応し得る。

一対のゲート電極ＧＥ上に層間絶縁層１１３が配置される。層間絶縁層１１３には、ソース電極ＳＥ及びドレイン電極ＤＥそれぞれがアクティブ層ＡＣＴに接続するためのコンタクトホールが形成される。層間絶縁層１１３は、層間絶縁層１１３の下部の構成を保護するための絶縁層であり、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）またはシリコンオキシナイトライド（ＳｉＯＮｘ）の単一層または複層で構成され得るが、これに制限されない。

層間絶縁層１１３上にアクティブ層ＡＣＴと電気的に接続されるソース電極ＳＥ及びドレイン電極ＤＥが配置される。ソース電極ＳＥ及びドレイン電極ＤＥは、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。このとき、図面に示されてはいないが、ソース電極ＳＥは、高電位電源配線と電気的に接続され得る。

基板１１０上に第２キャパシタＣ２が配置される。第２キャパシタＣ２は、基板１１０とバッファ層１１１との間に配置された第２－１キャパシタ電極Ｃ２ａ及びバッファ層１１１上に配置された第２－２キャパシタ電極Ｃ２ｂを含む。第２－１キャパシタ電極Ｃ２ａは、基板１１０とバッファ層１１１との間に配置され、高電位電源配線と電気的に接続され得る。第２－２キャパシタ電極Ｃ２ｂは、駆動トランジスタＤＴのソース電極ＳＥとドレイン電極ＤＥとの間のアクティブ層ＡＣＴの一部分であり、一対のゲート電極ＧＥの間の領域に重畳し得る。即ち、第２－２キャパシタ電極Ｃ２ｂは、アクティブ層ＡＣＴと一体になされ得る。従って、第２－２キャパシタ電極Ｃ２ｂを構成するアクティブ層ＡＣＴの部分は、一対のゲート電極ＧＥと重ならない。第２－１キャパシタ電極Ｃ２ａは、バッファ層１１１を挟んで第２－２キャパシタ電極Ｃ２ｂ（例えば、アクティブ層ＡＣＴの一部）と重畳して第２キャパシタＣ２をなすことができる。

図６を参照すると、比較例に係る表示装置１０は、本明細書の一実施例に係る表示装置１００と比較して第２キャパシタＣ２を含まない点を除けば、他の構成は実質的に同一である。比較例に係る表示装置１０は、基板１１０、バッファ層１１１、ゲート絶縁層１１２、層間絶縁層１１３及び駆動トランジスタＤＴを含み、基板１１０とバッファ層１１１との間に配置された別途のキャパシタ電極は含まない。

一方、第２トランジスタＴ２のようなスイッチングトランジスタは、ターン－オフ時、周囲ノードの電圧が歪んでターゲット輝度を出力できないキックバック現象が発生し得る。例えば、第２トランジスタＴ２がターン－オン状態からターン－オフ状態になる第３期間Δｔ３となるとき、キックバック現象により駆動トランジスタＤＴのゲート電極ＧＥの電圧が変動する問題点が発生した。具体的に、第２トランジスタＴ２がターン－オフ状態になる瞬間、駆動トランジスタＤＴのソース電極ＳＥとドレイン電極ＤＥとの間の第５ノードＮ５の電圧が瞬間的に高電位電源電圧ＶＤＤより高い電圧に上昇し得る。

この場合、第５ノードＮ５の電圧が高電位電源電圧ＶＤＤより高くなり、第５ノードＮ５から高電位電源配線側に向かって漏れ電流が流れるようになって、また第５ノードＮ５の電圧が減少する方向に変動し得る。このような漏れ電流によりソース電極側の電圧が上昇して駆動トランジスタＤＴのゲート－ソース間電圧Ｖｇｓが増加し、結局、輝点不良が発生し得る。

そして、第５ノードＮ５、即ち、駆動トランジスタＤＴのソース電極ＳＥとドレイン電極ＤＥとの間の領域は、駆動トランジスタＤＴのゲート電極ＧＥと隣接した領域であるので、ゲート電極ＧＥであり第２ノードＮ２の電圧が共に変動し得る。第５ノードＮ５と第２ノードＮ２が互いに隣接するように配置されて一種のキャパシタをなすことができ、第５ノードＮ５と第２ノードＮ２がカップリングされて第５ノードＮ５の電圧変動に従って第２ノードＮ２の電圧が変動し得る。

このような第５ノードＮ５の電圧変動が発生する第３期間Δｔ３は、以前の第２期間Δｔ２に印加されたデータ電圧Ｖｄａｔａを維持すべき期間である。しかし、第５ノードＮ５の電圧変動及び第５ノードＮ５にカップリングされた第２ノードＮ２の電圧変動によりサブ画素ＳＰで発光される光の輝度が設計とは異なり高くなるか、発光すべきでないサブ画素ＳＰで光を発光する輝点不良が発生し得る。

図７ａを参照すると、比較例に係る表示装置１０においては、第２トランジスタＴ２がターン－オフされる第３期間Δｔ３が始まる瞬間、キックバック現象により第５ノードＮ５の電圧が上昇し得る。そして、瞬間的に高電位電源電圧ＶＤＤより高い電圧を有するようになった第５ノードＮ５から高電位電源配線側に漏れ電流が流れて第５ノードＮ５の電圧が次第に減少し得る。従って、キックバック現象により第５ノードＮ５の電圧は瞬間的に上昇してから次第に減少し得、最終的には第５ノードＮ５の電圧が減少し得る。

図７ｂを参照すると、第５ノードＮ５と隣接した第２ノードＮ２は、第５ノードＮ５とカップリングされて第２ノードＮ２の電圧もまた第３期間Δｔ３が始まるとき、瞬間的に上昇してから減少し得る。従って、第２トランジスタＴ２がターン－オフされるとき、キックバック現象により第５ノードＮ５の電圧が変動し、第２ノードＮ２の電圧も第５ノードＮ５とカップリングされて変動し、第４期間Δｔ４で最終的に流れる駆動電流もまた変わるようになる。

従って、第５ノードＮ５の電圧及び第５ノードＮ５にカップリングされた第２ノードＮ２の電圧が減少して駆動トランジスタＤＴのゲート－ソース間電圧Ｖｇｓが増加し得、第４期間Δｔ４で発光素子ＥＬに供給される駆動電流が既存に設計した駆動電流より増加して発光素子ＥＬで発光される光の輝度が実際に表示しようとするものより増加するか、低階調を表示するサブ画素ＳＰで低階調の表現が難しくなって全体的な表示品質が低下し得る。

これに対して、本明細書の一実施例に係る表示装置１００においては、第５ノードＮ５に第２キャパシタＣ２が接続され、キックバック現象により第５ノードＮ５の電圧が変動することを低減できる。第２キャパシタＣ２は、安定した直流電源である高電位電源配線と第５ノードＮ５を接続して、キックバック現象により第５ノードＮ５の電圧が変動することを緩衝できる。即ち、第５ノードＮ５に接続された第２キャパシタＣ２は、第５ノードＮ５の電圧を維持するように機能できる。そこで、第２キャパシタＣ２は、第３期間Δｔ３で駆動トランジスタＤＴのゲート－ソース間電圧Ｖｇｓがキックバック現象により上昇せず一定に維持されるようにすることができる。

比較例に係る表示装置１０と比較したとき、本明細書の一実施例に係る表示装置１００においては、第２トランジスタＴ２がターン－オフされる第３期間Δｔ３が始まる瞬間、第５ノードＮ５の電圧変動幅が減少したことを確認することができる。そして、第５ノードＮ５の電圧変動幅が減少し、第２ノードＮ２の電圧変動幅もまた減少し得る。そこで、本明細書の一実施例に係る表示装置１００においては、駆動トランジスタＤＴのゲート－ソース間電圧Ｖｇｓの変動が低減されて発光素子ＥＬに既存に供給しようとした駆動電流をそのまま供給できる。従って、本明細書の一実施例に係る表示装置１００は、第５ノードＮ５の電圧変動を低減するように構成された第２キャパシタＣ２を含んでキックバック現象により駆動トランジスタＤＴのゲート－ソース間電圧Ｖｇｓが上昇すること及びそれによる輝点不良を最小化することができる。

本明細書の実施例に係る表示装置は、下記のように説明され得る。

本明細書の一実施例に係る表示装置は、複数のサブ画素が定義された基板、複数のサブ画素それぞれに配置された発光素子、及び複数のサブ画素それぞれに配置され、発光素子を駆動する画素回路を含み、画素回路は、高電位電源配線と発光素子との間に接続されたデュアルゲート構造の駆動トランジスタ、及び駆動トランジスタのソース電極とドレイン電極との間の第５ノードと高電位電源配線との間に接続された第２キャパシタを含む。

本明細書の他の特徴によれば、画素回路は、データ配線と第１ノードとの間に接続された第１トランジスタ、駆動トランジスタのゲート電極と接続された第２ノードと第１ノードとの間に接続された第１キャパシタ、駆動トランジスタのドレイン電極と接続された第３ノードと第２ノードとの間に接続された第２トランジスタ、第１ノードと基準配線との間に接続された第３トランジスタ、発光素子のアノードと接続された第４ノードと第３ノードとの間に接続された第４トランジスタ、及び第４ノードと初期化配線との間に接続された第５トランジスタをさらに含むことができる。

本明細書のまた他の特徴によれば、第２トランジスタ及び駆動トランジスタは、Ｐタイプのトランジスタであってよい。

本明細書のまた他の特徴によれば、第２ノード及び第５ノードはカップリングされ、第５ノードの電圧変動によって第２ノードの電圧が変動するように構成され得る。

本明細書のまた他の特徴によれば、画素回路は、初期化期間、サンプリング期間、保持期間及び発光期間の順に駆動されるように構成され、第２トランジスタは、サンプリング期間でターン－オンされ、保持期間でターン－オフされ得る。

本明細書のまた他の特徴によれば、第２キャパシタは、保持期間で第２トランジスタのターン－オフ時、キックバック（Ｋｉｃｋ－ｂａｃｋ）による第５ノードの電圧変動を低減するように構成され得る。

本明細書のまた他の特徴によれば、第２キャパシタは、保持期間の間、第２ノードの電圧変動を低減するように構成され得る。

本明細書のまた他の特徴によれば、第２キャパシタは、保持期間の間、駆動トランジスタのゲート－ソース間電圧Ｖｇｓを一定に維持するように構成され得る。

本明細書のまた他の特徴によれば、第２キャパシタは、互いに重畳する第２－１キャパシタ電極及び第２－２キャパシタ電極を含み、駆動トランジスタは、アクティブ層、アクティブ層上に配置された一対のゲート電極、一対のゲート電極上に配置され、アクティブ層と電気的に接続されたソース電極及びドレイン電極を含み、第２－１キャパシタ電極は、高電位電源配線に電気的に接続され、第２－２キャパシタ電極は、アクティブ層に電気的に接続され得る。

本明細書のまた他の特徴によれば、第２－１キャパシタ電極と駆動トランジスタのアクティブ層との間に配置されたバッファ層、及び駆動トランジスタのアクティブ層と駆動トランジスタの一対のゲート電極との間に配置されたゲート絶縁層をさらに含み、第２－２キャパシタ電極は、アクティブ層中、駆動トランジスタのゲート電極の間の領域に重畳するアクティブ層の一部分であり、第２－２キャパシタ電極は、バッファ層を挟んで第２－１キャパシタ電極と重畳して第２キャパシタをなすことができる。

本明細書のまた他の特徴によれば、一対のゲート電極は、第２ノードに対応し、アクティブ層は、第５ノードに対応し得る。

以上、添付の図面を参照して、本明細書の実施例をさらに詳細に説明したが、本明細書は、必ずしもこのような実施例に限定されるものではなく、本明細書の技術思想を外れない範囲内で多様に変形実施され得る。従って、本明細書に開示された実施例は、本明細書の技術思想を制限するためのものではなく、説明するためのものであり、このような実施例によって本明細書の技術思想の範囲が制限されるものではない。それゆえ、以上において記述した実施例は、全ての面で例示的なものであり、制限的ではないものと理解すべきである。

１００ 表示装置
１１０ 基板
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ

Claims (22)

1. 基板と、
   前記基板上の複数のサブ画素と、
   前記複数のサブ画素のうちの１つのサブ画素上の発光素子と、
   前記サブ画素上に設けられ、前記発光素子を駆動する画素回路とを含み、
   前記画素回路は、
   アクティブ層、前記アクティブ層上の一対のゲート電極、及び前記一対のゲート電極上に設けられ前記アクティブ層と電気的に接続されたソース及びドレイン電極を含み、高電位電源配線及び前記発光素子の間に接続された駆動トランジスタと、
   前記駆動トランジスタの前記ソース電極及び前記ドレイン電極の間のノードと前記高電位電源配線との間に接続されたキャパシタとを含む、表示装置。
2. 前記画素回路は、
   データ配線線と第１ノードとの間に接続された第１トランジスタと、
   前記第１ノードと第２ノードとの間に接続され、前記駆動トランジスタの前記ゲート電極が前記第２ノードに接続された他のキャパシタと、
   前記第２ノードと第３ノードとの間に接続され、前記駆動トランジスタの前記ドレイン電極が前記第３ノードに接続された第２トランジスタと、
   前記第１ノードと基準配線との間に接続された第３トランジスタと、
   前記第３ノードと第４ノードとの間に接続され、前記発光素子のアノードが前記第４ノードに接続された第４トランジスタと、
   第４のノードと初期化配線との間に接続された第５トランジスタとを含む、請求項１に記載の表示装置。
3. 前記画素回路は、
   前記第１トランジスタは第１スキャン配線に接続されたゲート電極を有し、前記第２トランジスタは第２スキャン配線に接続されたゲート電極を有し、前記第３トランジスタは発光制御配線に接続されたゲート電極を有し、前記第４トランジスタは前記発光制御配線に接続されたゲート電極を有し、前記第５トランジスタは前記第２スキャン配線に接続されたゲート電極を有する請求項２に記載の表示装置。
4. 前記第２トランジスタ及び前記駆動トランジスタのそれぞれは、Ｐタイプのトランジスタである、請求項２に記載の表示装置。
5. 前記第２ノード及び前記ノードは容量結合され、前記ノードの電圧変動によって前記第２ノードの電圧が変動する、請求項３に記載の表示装置。
6. 前記画素回路は、初期化期間、前記初期化期間の後のサンプリング期間、前記サンプリング期間の後の保持期間及び前記サンプリング期間の後の発光期間の順に駆動されるように構成され、
   前記第２トランジスタは、前記サンプリング期間でターン－オンされ、前記保持期間でターン－オフされる、請求項４に記載の表示装置。
7. 前記初期化期間において、前記第１ノードの電圧は前記基準配線を介して供給される電圧として初期化され、前記第２ノード、前記第３ノード及び前記第４ノードのそれぞれの電圧は初期化配線を介して供給される電圧として初期化され、
   前記サンプリング期間において、前記駆動トランジスタの閾値電圧をサンプリングし、前記発光素子を初期化し、
   保持期間において、前記他のキャパシタは、データ配線を介して供給されるデータ電圧を保持し、
   発光期間において、ターン－オンである前記第４トランジスタを介して前記発光素子に駆動電流が流される、請求項６に記載の表示装置。
8. 前記キャパシタは、前記保持期間で前記第２トランジスタのターン－オフ時、キックバック（Ｋｉｃｋ－ｂａｃｋ）による前記ノードの電圧変動を低減する、請求項６に記載の表示装置。
9. 前記キャパシタは、前記保持期間の間、前記第２ノードの電圧変動を低減する、請求項８に記載の表示装置。
10. 前記キャパシタは、前記保持期間の間、前記駆動トランジスタのゲート－ソース間電圧を一定に維持する、請求項８に記載の表示装置。
11. 前記キャパシタは、互いに重畳する第１キャパシタ電極及び第２キャパシタ電極を含み、
    前記第１キャパシタ電極は、前記高電位電源配線に電気的に接続され、前記第２キャパシタ電極は、前記アクティブ層に電気的に接続される、請求項２に記載の表示装置。
12. 前記第１キャパシタ電極及び前記駆動トランジスタの前記アクティブ層の間のバッファ層と、
    前記駆動トランジスタの前記アクティブ層及び前記駆動トランジスタの前記一対のゲート電極の間のゲート絶縁層とをさらに含み、
    前記第２キャパシタ電極は、前記アクティブ層中、前記一対の駆動トランジスタのゲート電極に重畳しない前記アクティブ層の一部分であり、
    前記キャパシタは、前記バッファ層を挟んで前記第１キャパシタ電極と重畳する前記第２キャパシタ電極及び前記第１キャパシタ電極を含む、請求項１１に記載の表示装置。
13. 前記一対のゲート電極は、前記第２ノードに対応し、
    前記アクティブ層は、前記ノードに対応する、請求項１２に記載の表示装置。
14. 基板と、
    前記基板上の複数のサブ画素と、
    前記複数のサブ画素のうちの１つのサブ画素に設けられる発光素子と、
    前記サブ画素上に設けられ、前記発光素子を駆動する画素回路とを含み、
    前記画素回路は、
    アクティブ層と、前記アクティブ層上の一対のゲート電極と、前記一対のゲート電極上に設けられ前記アクティブ層に電気的に接続されたソース電極及びドレイン電極とを有し、高電位電源配線及び前記発光素子の間に接続された駆動トランジスタと、
    前記高電位電源配線に接続された第１キャパシタ電極と、前記駆動トランジスタのソース電極及びドレイン電極の間のノードに接続された第２キャパシタ電極とを有し、前記第１キャパシタ電極は前記アクティブ層の一部と重なるキャパシタとを含む、表示装置。
15. 前記一対のゲート電極の前記ゲート電極は互いに離間し、前記第２キャパシタ電極は前記アクティブ層のうち前記第１キャパシタ電極に重なる部分である、請求項１４に記載の表示装置。
16. 前記第１キャパシタ電極に重なる前記アクティブ層の部分は、前記一対のゲート電極と重ならない、請求項１５に記載の表示装置。
17. 前記アクティブ層の一部は前記駆動トランジスタの前記ソース電極と前記ドレイン電極との間のノードである、請求項１６に記載の表示装置。
18. 前記キャパシタの前記第１キャパシタ電極と前記駆動トランジスタの前記アクティブ層との間のバッファ層と、
    前記駆動トランジスタの前記アクティブ層と前記一対のゲート電極との間のゲート絶縁層とをさらに含む、請求項１６に記載の表示装置。
19. 前記画素回路は、さらに、
    データ配線に接続されたソース電極、第１ノードに接続されたドレイン電極、第１スキャン信号を供給する第１スキャン配線に接続されるゲート電極を有する第１トランジスタと、
    前記第１ノードに接続された第１キャパシタ電極、第２ノードに接続された第２キャパシタ電極を含み、前記駆動トランジスタの前記ゲート電極は前記第２ノードにおいて前記第２キャパシタ電極に接続された他のキャパシタと、
    前記他のキャパシタの前記第２キャパシタ電極及び前記第２ノードにおいて前記駆動トランジスタの前記ゲート電極に接続されたソース電極、第３ノードにおいて前記駆動トランジスタの前記ドレイン電極に接続されたドレイン電極、第２スキャン信号を供給する第２スキャン配線に接続されたゲート電極を有する第２トランジスタと、
    前記第１ノードにおいて前記第１トランジスタの前記ドレイン電極及び前記他のキャパシタの前記第１キャパシタ電極に接続されたソース電極、基準電圧を供給する基準配線に接続されたドレイン電極、発光信号を供給する発光配線に接続されたゲート電極を含む第３トランジスタと、
    前記第３ノードにおいて前記第２トランジスタの前記ドレイン電極及び前記駆動トランジスタの前記ドレイン電極に接続されたソース電極、第４ノードにおいて前記発光素子のアノード電極に接続されたドレイン電極、前記第３トランジスタの前記ゲート電極及び前記発光配線に接続されたゲート電極を有する第４トランジスタと、
    前記第４トランジスタの前記ドレイン電極及び前記第４ノードの前記発光素子の前記アノード電極に接続されたソース電極、初期化電圧を供給する初期化配線に接続されたドレイン電極、前記第２トランジスタの前記ゲート電極及び前記第２スキャン配線に接続されたゲート電極を有する第５トランジスタとを含む請求項１４に記載の表示装置。
20. 前記第２トランジスタ及び前記駆動トランジスタは、Ｐ型トランジスタである請求項１９に記載の表示装置。
21. 前記画素回路は、初期化期間、前記初期化期間の後のサンプリング期間、前記サンプリング期間の後の保持期間、前記サンプリング期間の後の発光期間の順に動作るように構成され、
    前記サンプリング期間において前記第２トランジスタがターン－オンし、前記保持期間において前記第２トランジスタがターン－オフする請求項１９に記載の表示装置。
22. 前記キャパシタは、前記保持期間において前記第２トランジスタがターン－オフとなることに応じて、前記駆動トランジスタの前記ソース電極及び前記ドレイン電極の間の前記ノードの電圧の変動を低減する請求項２１に記載の表示装置。