JP7679376B2 - 半導体装置 - Google Patents

Description

この出願は、２０２０年６月２６日に日本国特許庁に提出された特願２０２０－１１０９００号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。

特許文献１は、半導体基板、ｎ型のドリフト領域、ｐ型のボディ領域、複数のトレンチゲート構造、複数のトレンチソース構造、ｎ型の複数のソース領域、および、ｐ型の複数のボディコンタクト領域を備えた半導体装置を開示している。ドリフト領域は、半導体基板の表層部に形成されている。ボディ領域は、ドリフト領域の表層部に形成されている。複数のトレンチゲート構造は、ドリフト領域に至るように半導体基板に間隔を空けて形成され、一方方向に延びるストライプ状に配列されている。

複数のトレンチソース構造は、半導体基板において近接する２つのトレンチゲート構造の間の領域にそれぞれ形成され、トレンチゲート構造に沿って延びるストライプ状に配列されている。各ソース領域は、ボディ領域の表層部において各トレンチゲート構造に沿って形成されている。各ボディコンタクト領域は、ボディ領域の表層部において各トレンチソース構造に沿って形成され、各ソース領域に接続されている。

米国特許出願公開第２０１７／００４０４２３号明細書

本発明の一実施形態は、微細化に寄与できる半導体装置を提供する。

本発明の一実施形態は、主面を有する半導体チップと、前記主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域の表層部に形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記ソース領域および前記ボディ領域を横切り、前記ドリフト領域に至るように前記主面に形成され、第１方向に間隔を空けて配列された複数のトレンチソース構造と、前記ボディ領域に電気的に接続されるように前記ボディ領域の表層部において近接する２つの前記トレンチソース構造の間の領域に形成された第２導電型のボディ接続領域と、前記ソース領域に電気的に接続されるように前記ボディ領域の表層部において前記ボディ接続領域とは異なる領域で近接する２つの前記トレンチソース構造の間の領域に形成された第１導電型のソース接続領域と、を含む、半導体装置を提供する。

本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

図１は、本発明の第１実施形態に係るＳｉＣ半導体装置を示す平面図である。 図２は、図１に示す電極のレイアウトを示す平面図である。 図３は、図１に示すＳｉＣチップの第１主面のレイアウトを示す平面図である。 図４は、図３に示す構造の一要部を拡大した平面図である。 図５は、図３に示す構造の別の要部を拡大した平面図である。 図６は、図４に示すVI-VI線に沿う断面図である。 図７は、図４に示すVII-VII線に沿う断面図である。 図８は、図４に示すVIII-VIII線に沿う断面図である。 図９は、図４に示すIX-IX線に沿う断面図である。 図１０は、図５に示すX-X線に沿う断面図である。 図１１は、図４に対応し、本発明の第２実施形態に係るＳｉＣ半導体装置の構造を説明するための平面図である。 図１２は、図４に対応し、本発明の第３実施形態に係るＳｉＣ半導体装置の構造を説明するための平面図である。 図１３は、図４に対応し、本発明の第４実施形態に係るＳｉＣ半導体装置の構造を説明するための平面図である。 図１４は、図４に対応し、本発明の第５実施形態に係るＳｉＣ半導体装置の構造を説明するための平面図である。 図１５は、図４に対応し、本発明の第６実施形態に係るＳｉＣ半導体装置の構造を説明するための平面図である。 図１６は、図１５に示すXVI-XVI線に沿う断面図である。 図１７は、図６に対応し、本発明の第７実施形態に係るＳｉＣ半導体装置の構造を説明するための断面図である。 図１８は、図６に対応し、本発明の第８実施形態に係るＳｉＣ半導体装置の構造を説明するための断面図である。

図１は、本発明の第１実施形態に係るＳｉＣ半導体装置１を示す平面図である。図２は、図１に示す電極のレイアウトを示す平面図である。図３は、図１に示すＳｉＣチップ２の第１主面３のレイアウトを示す平面図である。図４は、図３に示す構造の一要部を拡大した平面図である。図５は、図３に示す構造の別の要部を拡大した平面図である。図６は、図４に示すVI-VI線に沿う断面図である。図７は、図４に示すVII-VII線に沿う断面図である。図８は、図４に示すVIII-VIII線に沿う断面図である。図９は、図４に示すIX-IX線に沿う断面図である。図１０は、図５に示すX-X線に沿う断面図である。

図１～図１０を参照して、ＳｉＣ半導体装置１は、この形態（this embodiment）では、六方晶のＳｉＣ単結晶からなるＳｉＣチップ２を含む電子部品である。また、ＳｉＣ半導体装置１は、この形態では、ＳｉＣ－ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体スイッチングデバイスである。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、ＳｉＣチップ２が４Ｈ－ＳｉＣ単結晶からなる例を示すが、他のポリタイプを除外するものではない。

ＳｉＣチップ２は、直方体形状に形成されている。ＳｉＣチップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３は、機能デバイスが形成されるデバイス面である。第２主面４は、機能デバイスが形成されない非デバイス面である。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（具体的には長方形状）に形成されている。

第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面に面している。ｃ面は、ＳｉＣ単結晶のシリコン面（（０００１）面）およびカーボン面（（０００－１）面）を含む。第１主面３はシリコン面に面し、第２主面４はカーボン面に面していることが好ましい。第１主面３および第２主面４は、ｃ面に対してオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。オフ角は、２°以上４．５°以下であることが特に好ましい。

第２主面４は、研削痕およびアニール痕（具体的にはレーザ照射痕）のいずれか一方または双方を有する粗面からなっていてもよい。アニール痕は、非晶質化したＳｉＣ、および／または、金属とシリサイド化（合金化）したＳｉＣ（具体的にはＳｉ）を含んでいてもよい。第２主面４は、少なくともアニール痕を有するオーミック面からなることが好ましい。

第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第１側面５Ａおよび第２側面５Ｂは、ＳｉＣチップ２の短辺を形成している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１側面５Ａおよび第２側面５Ｂは、ＳｉＣチップ２の長辺を形成している。

この形態では、第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向である。つまり、第１側面５Ａおよび第２側面５Ｂは、ＳｉＣ単結晶のａ面によって形成され、第３側面５Ｃおよび第４側面５Ｄは、ＳｉＣ単結晶のｍ面によって形成されている。

第１～第４側面５Ａ～５Ｄは、ダイシングブレードによる切削によって形成された研削痕を有する研削面からなっていてもよいし、レーザ光照射によって形成された改質層を有する劈開面からなっていてもよい。改質層は、具体的には、ＳｉＣチップ２の結晶構造の一部が別の性質に改質した領域からなる。つまり、改質層は、密度、屈折率または機械的強度（結晶強度）、もしくは、その他の物理的特性がＳｉＣチップ２とは異なる性質に改質された領域からなる。改質層は、非晶質層（アモルファス層）、溶融再硬化層、欠陥層、絶縁破壊層または屈折率変化層のうちの少なくとも１つの層を含んでいてもよい。

第１～第４側面５Ａ～５Ｄが劈開面からなる場合、第１側面５Ａおよび第２側面５Ｂは、オフ角に起因する傾斜角を有する傾斜面を形成していてもよい。オフ角に起因する傾斜角は、法線方向Ｚを０°としたとき、当該法線方向Ｚに対する角度である。第１側面５Ａおよび第２側面５Ｂは、法線方向Ｚに対してＳｉＣ単結晶のｃ軸方向（［０００１］方向）に沿って延びる傾斜面を形成していてもよい。

オフ角に起因する傾斜角は、オフ角とほぼ等しい。オフ角に起因する傾斜角は、０°を超えて１０°以下（好ましくは２°以上４．５°以下）であってもよい。第３側面５Ｃおよび第４側面５Ｄは、オフ方向（ａ軸方向）に延びているため、オフ角に起因する傾斜角を有さない。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙ（ａ軸方向）および法線方向Ｚに平面的に延びている。第３側面５Ｃおよび第４側面５Ｄは、具体的には、第１主面３および第２主面４に対してほぼ垂直に形成されている。

ＳｉＣ半導体装置１は、ＳｉＣチップ２の第２主面４の表層部に形成されたｎ型（第１導電型）のドレイン領域６（第１半導体領域）を含む。ドレイン領域６は、ＭＩＳＦＥＴのドレインを形成している。ドレイン領域６は、第２主面４の表層部の全域に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、ドレイン領域６は、第２主面４および第１～第４側面５Ａ～５Ｄの一部を有している。

ドレイン領域６は、厚さ方向にほぼ一定のｎ型不純物濃度を有している。ドレイン領域６のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。ドレイン領域６の厚さは、５μｍ以上３００μｍ以下であってもよい。ドレイン領域６の厚さは、典型的には、５０μｍ以上２５０μｍ以下である。ドレイン領域６の厚さは、第２主面４の研削によって調整される。ドレイン領域６は、この形態では、ｎ型の半導体基板（ＳｉＣ基板）によって形成されている。

ＳｉＣ半導体装置１は、ＳｉＣチップ２の第１主面３の表層部に形成されたｎ型のドリフト領域７（第２半導体領域）を含む。ドリフト領域７は、第１主面３の表層部の全域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。つまり、ドリフト領域７は、第１主面３および第１～第４側面５Ａ～５Ｄの一部を有している。ドリフト領域７は、ドレイン領域６に電気的に接続され、ドレイン領域６と共にＭＩＳＦＥＴのドレインを形成している。

ドリフト領域７は、ドレイン領域６のｎ型不純物濃度未満のｎ型不純物濃度を有している。ドリフト領域７のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。ドリフト領域７の厚さは、５μｍ以上２０μｍ以下であってもよい。ドリフト領域７は、この形態では、ｎ型のエピタキシャル層（ＳｉＣエピタキシャル層）によって形成されている。

ドリフト領域７は、第２主面４（ドレイン領域６）側から第１主面３に向けてｎ型不純物濃度が増加（具体的には漸増）する濃度勾配を有していることが好ましい。つまり、ドリフト領域７は、第２主面４側に位置する低濃度領域８、および、第１主面３側に位置し、低濃度領域８よりも高濃度な高濃度領域９を有していることが好ましい。高濃度領域９は、第１主面３から露出している。低濃度領域８のｎ型不純物濃度は、１．０×１０^１５ｃｍ^－３以上１．０×１０^１７ｃｍ^－３以下であってもよい。高濃度領域９のｎ型不純物濃度は、１．０×１０^１６ｃｍ^－３以上１．０×１０^１８ｃｍ^－３以下であってもよい。

ＳｉＣ半導体装置１は、ＳｉＣチップ２においてドレイン領域６およびドリフト領域７の間に介在するｎ型のバッファ領域１０（第３半導体領域）を含む。バッファ領域１０は、ドレイン領域６のｎ型不純物濃度からドリフト領域７のｎ型不純物濃度に向けてｎ型不純物濃度が低下（具体的には漸減）する濃度勾配を有している。バッファ領域１０は、ドレイン領域６およびドリフト領域７の間の全域に介在し、第１～第４側面５Ａ～５Ｄから露出している。つまり、バッファ領域１０は、第１～第４側面５Ａ～５Ｄの一部を有している。

バッファ領域１０は、ドレイン領域６およびドリフト領域７に電気的に接続され、ドレイン領域６およびドリフト領域７と共にＭＩＳＦＥＴのドレインを形成している。バッファ領域１０の厚さは、１μｍ以上１０μｍ以下であってもよい。バッファ領域１０は、この形態では、ｎ型のエピタキシャル層（ＳｉＣエピタキシャル層）によって形成されている。

ＳｉＣ半導体装置１は、第１主面３に設定されたアクティブ領域１１を含む。アクティブ領域１１は、機能デバイスとしてのＭＩＳＦＥＴが形成される領域である。アクティブ領域１１は、この形態では、第１主面３に１つだけ設定されている。つまり、ＳｉＣ半導体装置１は、この形態では、単一のアクティブ領域１１を含むディスクリートデバイスからなる。

アクティブ領域１１は、第１～第４側面５Ａ～５Ｄから内方に間隔を空けて第１主面３の中央部に設定されている。アクティブ領域１１は、第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状に設定されている。アクティブ領域１１は、この形態では、平面視において第１側面５Ａに沿う辺の中央部において、第１主面３の内方部に向けて窪んだ凹部１１ａを有している。

ＳｉＣ半導体装置１は、第１主面３に設定された外側領域１２を含む。外側領域１２は、機能デバイスが形成されない領域であり、アクティブ領域１１の外側に設定されている。外側領域１２は、環状領域１２ａおよびパッド領域１２ｂを含む。環状領域１２ａは、平面視において第１～第４側面５Ａ～５Ｄに沿って帯状に延び、アクティブ領域１１を取り囲む環状（具体的には四角環状）に設定されている。パッド領域１２ｂは、アクティブ領域１１の凹部１１ａに整合するように、環状領域１２ａにおいて第１側面５Ａに沿う部分からアクティブ領域１１に向かって凸状に突出している。

ＳｉＣ半導体装置１は、アクティブ領域１１において第１主面３の表層部に形成されたｐ型（第２導電型）のボディ領域２１を含む。ボディ領域２１は、ＭＩＳＦＥＴのボディダイオードの一部を形成している。ボディ領域２１のｐ型不純物濃度は、１．０×１０^１６ｃｍ^－３以上１．０×１０^１８ｃｍ^－３以下であってもよい。

ボディ領域２１は、具体的には、アクティブ領域１１の全域においてドリフト領域７の表層部に形成されている。ボディ領域２１は、さらに具体的には、高濃度領域９の表層部に形成され、ドリフト領域７の一部を挟んでドレイン領域６（バッファ領域１０）に対向している。ボディ領域２１は、外側領域１２のパッド領域１２ｂにおいて第１主面３の表層部にも形成されていてもよい。

ＳｉＣ半導体装置１は、ボディ領域２１の表層部に形成されたｎ型のソース領域２２を含む。ソース領域２２は、ＭＩＳＦＥＴのソースを形成している。ソース領域２２は、ドリフト領域７（高濃度領域９）のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ソース領域２２のｎ型不純物濃度は、１．０×１０^１８ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下であってもよい。

ソース領域２２は、平面視においてボディ領域２１の周縁から内方に間隔を空けて形成されている。ソース領域２２は、ボディ領域２１の底部から第１主面３側に間隔を空けて形成されている。ソース領域２２は、ボディ領域２１内においてドリフト領域７（高濃度領域９）とＭＩＳＦＥＴのチャネルを形成する。

ＳｉＣ半導体装置１は、アクティブ領域１１において第１主面３に形成されたトレンチ絶縁ゲート型のＭＩＳＦＥＴを含む。ＳｉＣ半導体装置１は、具体的には、第１主面３に形成された複数のトレンチゲート構造２３を含む。複数のトレンチゲート構造２３は、ＭＩＳＦＥＴのゲートを形成している。複数のトレンチゲート構造２３は、平面視において第１方向Ｘに延びる帯状（長方形状）にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。

これにより、複数のトレンチゲート構造２３は、平面視において第１方向Ｘに延びるストライプ状に形成されている。複数のトレンチゲート構造２３は、アクティブ領域１１において第１方向Ｘにそれぞれ延びる台地状の複数のメサ部２４を第１主面３に区画している。つまり、複数のトレンチゲート構造２３は、１つのメサ部２４を挟み込む態様で、第２方向Ｙに複数のメサ部２４と交互に形成されている。

複数のトレンチゲート構造２３は、平面視において第１主面３の中央部を第２方向Ｙに通過するラインを横切るように第１方向Ｘに延びていることが好ましい。複数のトレンチゲート構造２３の第１方向Ｘの両端部は、平面視においてボディ領域２１の周縁およびソース領域２２の周縁の間に位置していることが好ましい。

複数のトレンチゲート構造２３は、第１幅Ｗ１をそれぞれ有している。第１幅Ｗ１は、各トレンチゲート構造２３が延びる方向に直交する方向（つまり第２方向Ｙ）の幅である。第１幅Ｗ１は、０．１μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。

複数のトレンチゲート構造２３は、第２方向Ｙに第１間隔Ｐ１を空けて形成されている。第１間隔Ｐ１は、第２方向Ｙに近接する２つのトレンチゲート構造２３の間の距離である。第１間隔Ｐ１は、第１幅Ｗ１を超えている（Ｗ１＜Ｐ１）ことが好ましい。第１間隔Ｐ１は、０．４μｍ以上５μｍ以下であってもよい。第１間隔Ｐ１は、０．８μｍ以上３μｍ以下であることが好ましい。

各トレンチゲート構造２３は、第１深さＤ１を有している。第１深さＤ１は、０．１μｍ以上３μｍ以下であってもよい。第１深さＤ１は、０．５μｍ以上２μｍ以下であることが好ましい。各トレンチゲート構造２３のアスペクト比Ｄ１／Ｗ１は、１以上５以下であることが好ましい。アスペクト比Ｄ１／Ｗ１は、第１幅Ｗ１に対する第１深さＤ１の比である。アスペクト比Ｄ１／Ｗ１は、１．５以上であることが特に好ましい。

各トレンチゲート構造２３は、側壁および底壁を含む。各トレンチゲート構造２３の側壁のうち長辺を形成する部分は、ＳｉＣ単結晶のａ面によって形成されている。各トレンチゲート構造２３の側壁のうち短辺を形成する部分は、ＳｉＣ単結晶のｍ面によって形成されている。各トレンチゲート構造２３の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。

各トレンチゲート構造２３は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。各トレンチゲート構造２３は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。各トレンチゲート構造２３の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、各トレンチゲート構造２３の底壁は、第１主面３に平行な平坦面を有していてもよい。

各トレンチゲート構造２３は、ボディ領域２１およびソース領域２２を横切ってドリフト領域７に至るように第１主面３に形成されている。各トレンチゲート構造２３は、具体的には、ドリフト領域７の底部から第１主面３側に間隔を空けて形成され、ドリフト領域７の一部を挟んでドレイン領域６（バッファ領域１０）に対向している。各トレンチゲート構造２３は、この形態では、高濃度領域９に形成され、高濃度領域９の一部を挟んで低濃度領域８に対向している。各トレンチゲート構造２３の側壁は、ドリフト領域７、ボディ領域２１およびソース領域２２に接している。各トレンチゲート構造２３の底壁は、ドリフト領域７に接している。

複数のトレンチゲート構造２３は、ゲートトレンチ２５、ゲート絶縁膜２６およびゲート電極２７をそれぞれ含む。以下、１つのトレンチゲート構造２３が説明される。ゲートトレンチ２５は、トレンチゲート構造２３の側壁および底壁を形成している。以下では、ゲートトレンチ２５の側壁および底壁が、まとめて「壁面（内壁および外壁）」と称されることがある。

ゲートトレンチ２５の開口エッジ部は、第１主面３からゲートトレンチ２５に向かって斜め下り傾斜している。開口エッジ部は、第１主面３およびゲートトレンチ２５の側壁の接続部である。開口エッジ部は、この形態では、ＳｉＣチップ２に向かって窪んだ湾曲状に形成されている。開口エッジ部は、ゲートトレンチ２５の内方に向かう湾曲状に形成されていてもよい。

ゲート絶縁膜２６は、ゲートトレンチ２５の内壁に膜状に形成され、ゲートトレンチ２５内においてリセス空間を区画している。ゲート絶縁膜２６は、ゲートトレンチ２５の内壁においてドリフト領域７、ボディ領域２１およびソース領域２２を被覆している。ゲート絶縁膜２６は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含む。ゲート絶縁膜２６は、この形態では、酸化シリコン膜からなる単層構造を有している。

ゲート絶縁膜２６は、第１部分２８、第２部分２９および第３部分３０を含む。第１部分２８は、ゲートトレンチ２５の側壁を被覆している。第２部分２９は、ゲートトレンチ２５の底壁を被覆している。第３部分３０は、開口エッジ部を被覆している。第３部分３０は、この形態では、開口エッジ部においてゲートトレンチ２５の内方に向けて湾曲状に膨出している。

第１部分２８の厚さは、１０ｎｍ以上１００ｎｍ以下であってもよい。第２部分２９は、第１部分２８の厚さを超える厚さを有していてもよい。第２部分２９の厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。第３部分３０は、第１部分２８の厚さを超える厚さを有している。第３部分３０の厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。むろん、一様な厚さを有するゲート絶縁膜２６が形成されていてもよい。

ゲート電極２７は、ゲート絶縁膜２６を挟んでゲートトレンチ２５に埋設されている。ゲート電極２７には、ゲート電位が印加される。ゲート電極２７は、ボディ領域２１に形成されるチャネルのオンオフを制御する。ゲート電極２７は、導電性ポリシリコンからなることが好ましい。ゲート電極２７は、この形態では、ｎ型不純物が添加されたｎ型ポリシリコンを含む。

ゲート電極２７は、ゲート絶縁膜２６を挟んで、ドリフト領域７、ボディ領域２１およびソース領域２２に対向している。ゲート電極２７は、ゲートトレンチ２５から露出した電極面を有している。ゲート電極２７の電極面は、ゲートトレンチ２５の底壁に向かって窪んだ湾曲状に形成され、ゲート絶縁膜２６の第３部分３０によって狭められている。

ＳｉＣ半導体装置１は、アクティブ領域１１において第１主面３に形成された複数のトレンチソース構造３３を含む。複数のトレンチソース構造３３は、第１主面３において近接する２つのトレンチゲート構造２３の間の領域（つまりメサ部２４）に各トレンチゲート構造２３から間隔を空けてそれぞれ形成されている。各メサ部２４には、３個以上のトレンチソース構造３３が形成されていることが好ましい。

複数のトレンチソース構造３３は、具体的には、各メサ部２４において、第１方向Ｘに延びる帯状にそれぞれ形成され、第１方向Ｘに間隔を空けて形成されている。つまり、複数のトレンチソース構造３３は、近接する２つのトレンチゲート構造２３の対向方向に交差（具体的には直交）する方向に互いに対向している。換言すると、近接する２つのトレンチゲート構造２３は第２方向Ｙに互いに対向する一方、近接する２つのトレンチソース構造３３は第１方向Ｘに互いに対向している。

各メサ部２４に形成された複数のトレンチソース構造３３は、１つのトレンチゲート構造２３を挟んで隣のメサ部２４に形成された複数のトレンチソース構造３３に一対一の対応関係で対向している。つまり、複数のトレンチソース構造３３は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。各トレンチソース構造３３は、平面視において四角形状に形成されている。各トレンチソース構造３３は、具体的には、平面視において第１方向Ｘに延びる長方形状（帯状）に形成されている。

複数のトレンチソース構造３３は、第２幅Ｗ２をそれぞれ有している。第２幅Ｗ２は、各トレンチソース構造３３が延びる方向に直交する方向（つまり第２方向Ｙ）の幅である。第１幅Ｗ１は、０．１μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。第２幅Ｗ２は、第１幅Ｗ１を超えていてもよいし（Ｗ１＜Ｗ２）、第１幅Ｗ１以下（Ｗ１≧Ｗ２）であってもよい。第２幅Ｗ２は、この形態では、第１幅Ｗ１とほぼ等しい。第２幅Ｗ２は、第１幅Ｗ１の値の±１０％以内の範囲の値を有していることが好ましい。

複数のトレンチソース構造３３は、トレンチ長さＬをそれぞれ有している。トレンチ長さＬは、各トレンチソース構造３３が延びる方向（つまり第１方向Ｘ）の長さである。トレンチ長さＬは任意であり、各メサ部２４の長さや、各メサ部２４に形成されるトレンチソース構造３３の個数に応じて調整される。

トレンチ長さＬは、第２幅Ｗ２以上、かつ、第２幅Ｗ２の１０倍以下であってもよい（Ｗ２≦Ｌ≦１０×Ｗ２）。トレンチ長さＬは、第２幅Ｗ２の５倍以下（Ｌ≦５×Ｗ２）であることが好ましい。トレンチ長さＬは、第１間隔Ｐ１以上（Ｐ１≦Ｌ）であってもよいし、第１間隔Ｐ１未満（Ｐ１＞Ｌ）であってもよい。トレンチ長さＬは、この形態では、第１間隔Ｐ１を超えて第１間隔Ｐ１の２倍以下（Ｐ１＜Ｌ≦２×Ｐ１）である。

各トレンチソース構造３３は、第２深さＤ２を有している。第２深さＤ２は、トレンチゲート構造２３の第１深さＤ１の１．５倍以上３倍以下であることが好ましい。第２深さＤ２は、０．５μｍ以上１０μｍ以下であってもよい。第２深さＤ２は、５μｍ以下であることが好ましい。各トレンチソース構造３３のアスペクト比Ｄ２／Ｗ２は、１以上５以下であることが好ましい。アスペクト比Ｄ２／Ｗ２は、２以上であることが特に好ましい。アスペクト比Ｄ２／Ｗ２は、第２幅Ｗ２に対する第２深さＤ２の比である。むろん、第２深さＤ２は、トレンチゲート構造２３の第１深さＤ１とほぼ等しくてもよい。

複数のトレンチソース構造３３は、各メサ部２４において、第１方向Ｘに第２間隔Ｐ２を空けて形成されている。第２間隔Ｐ２は、第１方向Ｘに近接する２つのトレンチソース構造３３の間の距離である。第２間隔Ｐ２は、第１間隔Ｐ１以下（Ｐ２≦Ｐ１）であってもよい。第２間隔Ｐ２は、第１間隔Ｐ１未満（Ｐ２＜Ｐ１）であることが好ましい。第２間隔Ｐ２は、第１間隔Ｐ１の４分の１以上（１／４×Ｐ１≦Ｐ２）であることが特に好ましい。

第２間隔Ｐ２は、各トレンチゲート構造２３の第１幅Ｗ１以上（Ｗ１≦Ｐ２）であってもよいし、第１幅Ｗ１未満（Ｗ１＞Ｐ２）であってもよい。第２間隔Ｐ２は、各トレンチソース構造３３の第２幅Ｗ２以上（Ｗ２≦Ｐ２）であってもよいし、第２幅Ｗ２未満（Ｗ１＞Ｐ２）であってもよい。第２間隔Ｐ２は、トレンチ長さＬ以下であってもよい（Ｐ２≦Ｌ）。第２間隔Ｐ２は、トレンチ長さＬ未満であることが好ましい（Ｐ２＜Ｌ）。第２間隔Ｐ２は、０．４μｍ以上５μｍ以下であってもよい。第２間隔Ｐ２は、０．８μｍ以上３μｍ以下であることが好ましい。

複数のトレンチソース構造３３は、第２方向Ｙに第３間隔Ｐ３を空けて形成されている。第３間隔Ｐ３は、第２方向Ｙに近接する２つのトレンチソース構造３３の間の距離である。第３間隔Ｐ３は、０．４μｍ以上５μｍ以下であってもよい。第３間隔Ｐ３は、０．８μｍ以上３μｍ以下であることが好ましい。第３間隔Ｐ３は、第１間隔Ｐ１を超えていてもよいし（Ｐ１＜Ｐ３）、第１間隔Ｐ１以下（Ｐ１≧Ｐ３）であってもよい。

複数のトレンチソース構造３３は、各メサ部２４において、各メサ部２４の一部からそれぞれなる複数のセグメント部３４を区画している。複数のセグメント部３４は、この形態では、各メサ部２４において第１方向Ｘに沿って交互に配列された複数の第１セグメント部３４Ａおよび複数の第２セグメント部３４Ｂを含む。複数の第１セグメント部３４Ａは半導体領域が形成される領域であり、複数の第２セグメント部３４Ｂは複数の第１セグメント部３４Ａとは異なる半導体領域が形成される領域である。

各メサ部２４に区画された複数の第１セグメント部３４Ａは、１つのトレンチゲート構造２３を挟んで隣のメサ部２４に区画された複数の第１セグメント部３４Ａに一対一の対応関係で第２方向Ｙに対向している。各メサ部２４に区画された複数の第２セグメント部３４Ｂは、１つのトレンチゲート構造２３を挟んで隣のメサ部２４に区画された複数の第２セグメント部３４Ｂに一対一の対応関係で第２方向Ｙに対向している。

各トレンチソース構造３３は、側壁および底壁を含む。各トレンチソース構造３３の側壁のうち第１方向Ｘに延びる部分（長辺を形成する部分）は、ＳｉＣ単結晶のａ面によって形成されている。各トレンチソース構造３３の側壁のうち第２方向Ｙに延びる部分（短辺を形成する部分）は、ＳｉＣ単結晶のｍ面によって形成されている。各トレンチソース構造３３の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。

各トレンチソース構造３３は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。各トレンチソース構造３３は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。各トレンチソース構造３３の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、各トレンチソース構造３３の底壁は、第１主面３に平行な平坦面を有していてもよい。

各トレンチソース構造３３は、ボディ領域２１およびソース領域２２を横切ってドリフト領域７に至るように第１主面３に形成されている。各トレンチソース構造３３は、具体的には、ドリフト領域７の底部から第１主面３側に間隔を空けて形成され、ドリフト領域７の一部を挟んでドレイン領域６（バッファ領域１０）に対向している。各トレンチソース構造３３は、この形態では、高濃度領域９に形成され、高濃度領域９の一部を挟んで低濃度領域８に対向している。

各トレンチソース構造３３の側壁は、ドリフト領域７、ボディ領域２１およびソース領域２２に接している。各トレンチソース構造３３の底壁は、ドリフト領域７に接している。各トレンチソース構造３３は、この形態では、各トレンチゲート構造２３よりも深く形成されている。つまり、各トレンチソース構造３３の底壁は、各トレンチゲート構造２３の底壁に対してドリフト領域７（高濃度領域９）の底部側に位置している。

複数のトレンチソース構造３３は、ソーストレンチ３５、ソース絶縁膜３６およびソース電極３７をそれぞれ含む。以下、１つのトレンチソース構造３３について説明する。ソーストレンチ３５は、トレンチソース構造３３の側壁および底壁を形成している。以下では、ソーストレンチ３５の側壁および底壁が、まとめて「壁面（内壁および外壁）」と称されることがある。

ソーストレンチ３５の開口エッジ部は、第１主面３からソーストレンチ３５に向かって斜め下り傾斜している。開口エッジ部は、第１主面３およびソーストレンチ３５の側壁の接続部である。開口エッジ部は、この形態では、ＳｉＣチップ２に向かって窪んだ湾曲状に形成されている。開口エッジ部は、ソーストレンチ３５の内方に向かう湾曲状に形成されていてもよい。

ソース絶縁膜３６は、ソーストレンチ３５の内壁に膜状に形成され、ソーストレンチ３５内においてリセス空間を区画している。ソース絶縁膜３６は、ソーストレンチ３５の内壁においてドリフト領域７、ボディ領域２１およびソース領域２２を被覆している。ソース絶縁膜３６は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含む。ソース絶縁膜３６は、この形態では、酸化シリコン膜からなる単層構造を有している。

ソース絶縁膜３６は、第１部分３８、第２部分３９および第３部分４０を含む。第１部分３８は、ソーストレンチ３５の側壁を被覆している。第２部分３９は、ソーストレンチ３５の底壁を被覆している。第３部分４０は、開口エッジ部を被覆している。第３部分４０は、この形態では、開口エッジ部においてソーストレンチ３５の内方に向けて湾曲状に膨出している。

第１部分３８の厚さは、１０ｎｍ以上１００ｎｍ以下であってもよい。第２部分３９は、第１部分３８の厚さを超える厚さを有していてもよい。第２部分３９の厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。第３部分４０は、第１部分３８の厚さを超える厚さを有している。第３部分４０の厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。むろん、一様な厚さを有するソース絶縁膜３６が形成されていてもよい。

ソース電極３７は、ソース絶縁膜３６を挟んでソーストレンチ３５に埋設されている。ソース電極３７には、ソース電位（たとえば基準電位）が印加される。ソース電極３７は、ゲート電極２７と同一材料からなることが好ましい。つまり、ソース電極３７は、導電性ポリシリコンからなることが好ましい。ソース電極３７は、この形態では、ｎ型不純物が添加されたｎ型ポリシリコンを含む。

ソース電極３７は、ソース絶縁膜３６を挟んで、ドリフト領域７、ボディ領域２１およびソース領域２２に対向している。ソース電極３７には、ソース電位が印加される。ソース電極３７は、ソーストレンチ３５から露出した電極面を有している。ソース電極３７の電極面は、ソーストレンチ３５の底壁に向かって窪んだ湾曲状に形成され、ソース絶縁膜３６の第３部分３０によって狭められている。

ＳｉＣ半導体装置１は、ボディ領域２１の表層部において近接する２つのトレンチソース構造３３によって区画された領域に形成されたｐ型の複数のボディ接続領域５１を含む。各ボディ接続領域５１は、ボディ領域２１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。各ボディ接続領域５１のｐ型不純物濃度は、１．０×１０^１８ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下であってもよい。

複数のボディ接続領域５１は、ボディ領域２１にそれぞれ電気的に接続されている。複数のボディ接続領域５１は、具体的には、複数の第１セグメント部３４Ａにおいてボディ領域２１の表層部にそれぞれ形成されている。各ボディ接続領域５１は、各第１セグメント部３４Ａにおいてソース領域２２のｎ型不純物をｐ型不純物によって相殺する態様で形成され、ボディ領域２１に電気的に接続されている。

各ボディ接続領域５１は、第１方向Ｘに近接する少なくとも一方のトレンチソース構造３３に接していることが好ましい。各ボディ接続領域５１は、この形態では、第１方向Ｘに近接する２つのトレンチソース構造３３の側壁に接している。つまり、各ボディ接続領域５１は、各第１セグメント部３４Ａにおいて、一方側のトレンチソース構造３３のソース絶縁膜３６を挟んでソース電極３７に対向し、他方側のトレンチソース構造３３のソース絶縁膜３６を挟んでソース電極３７に対向している。各ボディ接続領域５１は、第１方向Ｘに近接する２つのトレンチソース構造３３の底壁から第１主面３側に間隔を空けて形成されている。各ボディ接続領域５１は、具体的には、各トレンチソース構造３３の深さ方向の中間部から第１主面３側に間隔を空けて形成されている。

各ボディ接続領域５１は、平面視においてトレンチソース構造３３よりも幅広に形成され、両サイドに位置するトレンチゲート構造２３のいずれか一方または双方に向けて張り出している。各ボディ接続領域５１は、この形態では、平面視において各第１セグメント部３４Ａの全域に形成され、一方側のトレンチゲート構造２３および他方側のトレンチゲート構造２３に向けて張り出している。

各ボディ接続領域５１は、平面視において、第１主面３からソース領域２２の一部を露出させるように、第２方向Ｙに関して近接する２つのトレンチゲート構造２３から内方に間隔を空けて形成されている。各ボディ接続領域５１は、この形態では、隣り合う複数の第２セグメント部３４Ｂから第１セグメント部３４Ａ側に間隔を空けて形成されている。したがって、各ボディ接続領域５１は、複数の第２セグメント部３４Ｂの全域を露出させている。

各ボディ接続領域５１は、第２方向Ｙに第３幅Ｗ３を有している。第３幅Ｗ３は、複数のトレンチゲート構造２３の第１間隔Ｐ１未満（Ｗ３＜Ｐ１）である。第３幅Ｗ３は、各トレンチソース構造３３の第２幅Ｗ２以上（Ｗ２≦Ｗ３）であることが好ましい。むろん、第３幅Ｗ３は、第２幅Ｗ２未満（Ｗ２＞Ｗ３）であってもよい。

ＳｉＣ半導体装置１は、ボディ領域２１の表層部においてボディ接続領域５１とは異なる領域で近接する２つのトレンチソース構造３３によって区画された領域に形成されたｎ型の複数のソース接続領域５２を含む。各ソース接続領域５２は、ドリフト領域７（高濃度領域９）のｎ型不純物濃度を超えるｎ型不純物濃度を有している。各ソース接続領域５２のｎ型不純物濃度は、１．０×１０^１８ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下であってもよい。

複数のソース接続領域５２は、ソース領域２２にそれぞれ電気的に接続されている。複数のソース接続領域５２は、具体的には、第２セグメント部３４Ｂに形成されている。つまり、複数のソース接続領域５２は、複数のボディ接続領域５１とは別のセグメント部３４に形成されている。また、複数のソース接続領域５２は、各メサ部２４において複数のボディ接続領域５１と複数のトレンチソース構造３３を挟んで交互に形成されている。

各ソース接続領域５２は、この形態では、平面視において各第２セグメント部３４Ｂの全域に形成されている。各ソース接続領域５２は、各第２セグメント部３４Ｂにおいて、一方側のトレンチソース構造３３のソース絶縁膜３６を挟んでソース電極３７に対向し、他方側のトレンチソース構造３３のソース絶縁膜３６を挟んでソース電極３７に対向している。また、各ソース接続領域５２は、トレンチソース構造３３を挟んで第１方向Ｘに各ボディ接続領域５１に対向している。

各ソース接続領域５２は、この形態では、ソース領域２２の一部を利用して形成されている。したがって、各ソース接続領域５２は、ソース領域２２のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有している。むろん、各ソース接続領域５２は、ソース領域２２のｎ型不純物濃度を超えるｎ型不純物濃度を有していてもよい。各ソース接続領域５２は、ｎ型不純物によって相殺されたｐ型不純物を部分的に含み、全体としてドリフト領域７（高濃度領域９）のｎ型不純物濃度を超えるｎ型不純物濃度を有していてもよい。この場合、各ソース接続領域５２のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度未満であってもよい。

このように、各メサ部２４を第１方向Ｘに横切る断面では、複数のトレンチソース構造３３、複数のボディ接続領域５１および複数のソース接続領域５２が第１方向Ｘに一列に並んで形成されている。また、第１セグメント部３４Ａを第２方向Ｙに横切る断面では、複数のトレンチゲート構造２３、複数のボディ接続領域５１および複数のソース領域２２が第２方向Ｙに一列に並んで形成されている。

また、第２セグメント部３４Ｂを第２方向Ｙに横切る断面では、複数のトレンチゲート構造２３、複数のソース接続領域５２および複数のソース領域２２が第２方向Ｙに一列に並んで形成されている。つまり、ＳｉＣ半導体装置１は、各メサ部２４において、各トレンチソース構造３３に交差する方向（つまり第２方向Ｙ）に隣接するボディ接続領域５１およびソース接続領域５２を有さない。

換言すると、複数のソース接続領域５２は、複数のトレンチソース構造３３によって複数のボディ接続領域５１からそれぞれ分離配置され、複数のボディ接続領域５１に直接接続された部分を有していない。複数のソース接続領域５２は、ソース領域２２を介して複数のボディ接続領域５１に電気的に接続されている。

ＳｉＣ半導体装置１は、ドリフト領域７において複数のトレンチソース構造３３の壁面に沿う領域に形成されたｐ型の複数のトレンチ接続領域５３を含む。各トレンチ接続領域５３は、ボディ領域２１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。各トレンチ接続領域５３のｐ型不純物濃度は、１．０×１０^１８ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下であってもよい。

複数のトレンチ接続領域５３は、複数のボディ接続領域５１にそれぞれ電気的に接続されている。各トレンチ接続領域５３は、具体的には、各ボディ接続領域５１から近接するトレンチソース構造３３の壁面に引き出された領域からなる。この形態では、２つのトレンチ接続領域５３が、各ボディ接続領域５１から一方側のトレンチソース構造３３の壁面および他方側のトレンチソース構造３３の壁面に向けて引き出されている。つまり、各トレンチ接続領域５３は、各ボディ接続領域５１のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有している。また、複数のトレンチ接続領域５３は、平面視において複数のトレンチソース構造３３に対して一対一の対応関係でそれぞれ形成されている。

各トレンチ接続領域５３は、この形態では、平面視においてトレンチソース構造３３の中間部を横切るように第１方向Ｘに延びている。各トレンチ接続領域５３は、トレンチソース構造３３の壁面の一部を露出させるように、トレンチソース構造３３の壁面を部分的に被覆している。各トレンチ接続領域５３は、具体的には、各第２セグメント部３４Ｂから各第１セグメント部３４Ａ側に間隔を空けて形成されている。

したがって、各トレンチ接続領域５３は、トレンチソース構造３３の第２セグメント部３４Ｂ側の端部（側壁および底壁）を露出させている。また、各トレンチ接続領域５３は、ソース接続領域５２（第２セグメント部３４Ｂ）を露出させている。各トレンチ接続領域５３は、第２方向Ｙに関して第１主面３からソース領域２２の一部を露出させるように、近接する２つのトレンチゲート構造２３から内方に間隔を空けて形成されている。

各トレンチ接続領域５３は、ドリフト領域７において各トレンチソース構造３３の側壁および底壁を被覆している。各トレンチ接続領域５３は、各トレンチソース構造３３の側壁のうち第１セグメント部３４Ａを区画する部分においてボディ接続領域５１に接続されている。

各トレンチ接続領域５３の底部は、ドリフト領域７の底部から第１主面３側に間隔を空けて形成され、ドリフト領域７の一部を挟んでドレイン領域６（バッファ領域１０）に対向している。各トレンチ接続領域５３は、この形態では、高濃度領域９に形成され、高濃度領域９の一部を挟んで低濃度領域８に対向している。各トレンチ接続領域５３は、ソース絶縁膜３６を挟んでソース電極３７に対向している。

ＳｉＣ半導体装置１は、ドリフト領域７において複数のトレンチソース構造３３の壁面に沿う領域にそれぞれ形成されたｐ型の複数のウェル領域５４を含む。各ウェル領域５４は、各トレンチ接続領域５３のｐ型不純物濃度未満のｐ型不純物濃度を有している。各ウェル領域５４のｐ型不純物濃度は、１．０×１０^１６ｃｍ^－３以上１．０×１０^１８ｃｍ^－３以下であってもよい。

複数のウェル領域５４は、複数のトレンチソース構造３３に対して一対一の対応関係でそれぞれ形成されている。各ウェル領域５４は、平面視において各トレンチソース構造３３に沿って延びる帯状に形成されている。各ウェル領域５４は、トレンチゲート構造２３からトレンチソース構造３３側に間隔を空けて形成され、トレンチゲート構造２３を露出させている。

各ウェル領域５４は、各トレンチソース構造３３の側壁および底壁を被覆している。各ウェル領域５４は、ドリフト領域７（高濃度領域９）の底部から第１主面３側に間隔を空けて形成され、ドリフト領域７の一部を挟んでドレイン領域６（バッファ領域１０）に対向している。各ウェル領域５４は、この形態では、高濃度領域９に形成され、高濃度領域９の一部を挟んで低濃度領域８に対向している。

各ウェル領域５４は、各トレンチソース構造３３の全周に亘って各トレンチソース構造３３の側壁を被覆している。つまり、各ウェル領域５４は、第１セグメント部３４Ａおよび第２セグメント部３４Ｂに位置する部分を含む。各ウェル領域５４は、各トレンチ接続領域５３を挟んで各トレンチソース構造３３を被覆している。つまり、各ウェル領域５４は、各トレンチソース構造３３を直接被覆する部分、および、各トレンチ接続領域５３を挟んで各トレンチソース構造３３を被覆する部分を含む。各ウェル領域５４は、各トレンチソース構造３３の側壁を被覆する部分においてボディ領域２１に接続されている。

各ウェル領域５４のうち各トレンチソース構造３３の底壁を被覆する部分の厚さは、各ウェル領域５４のうち各トレンチソース構造３３の側壁を被覆する部分の厚さを超えていることが好ましい。各ウェル領域５４においてトレンチソース構造３３の側壁を被覆する部分の厚さは、トレンチソース構造３３の側壁の法線方向の厚さである。各ウェル領域５４においてトレンチソース構造３３の底壁を被覆する部分の厚さは、トレンチソース構造３３の底壁の法線方向の厚さである。

複数のウェル領域５４において複数のトレンチソース構造３３の底壁を被覆する部分は、ほぼ一定の深さで形成されている。複数のウェル領域５４は、ドリフト領域７（高濃度領域９）とｐｎ接合部を形成し、トレンチゲート構造２３（ゲートトレンチ２５）に向けて空乏層を拡げる。複数のウェル領域５４は、トレンチ絶縁ゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づけ、ＳｉＣチップ２内の電界を緩和する。

複数のウェル領域５４は、近接するトレンチゲート構造２３の底壁に空乏層がオーバラップするように形成されていることが好ましい。また、複数のウェル領域５４は、近接するトレンチソース構造３３の底壁に空乏層がオーバラップするように形成されていることが好ましい。複数のウェル領域５４の間に介在する高濃度領域９は、ＪＦＥＴ（Junction Field Effect Transistor）抵抗を削減する。複数のウェル領域５４の直下に位置する高濃度領域９は、電流拡がり抵抗を削減する。低濃度領域８は、このような構造において、ＳｉＣチップ２の耐圧を高める。

ＳｉＣ半導体装置１は、第１方向Ｘに関して、ドリフト領域７において複数のトレンチゲート構造２３の両端部の壁面に沿う領域にそれぞれ形成されたｐ型の複数のゲートウェル領域５５を含む。各ゲートウェル領域５５は、各トレンチ接続領域５３のｐ型不純物濃度未満のｐ型不純物濃度を有している。各ゲートウェル領域５５のｐ型不純物濃度は、１．０×１０^１６ｃｍ^－３以上１．０×１０^１８ｃｍ^－３以下であってもよい。各ゲートウェル領域５５は、各ウェル領域５４のｐ型不純物濃度とほぼ等しいことが好ましい。

複数のゲートウェル領域５５は、少なくともボディ領域２１の周縁部およびソース領域２２の周縁部の間の領域にそれぞれ形成されている。各ゲートウェル領域５５は、平面視において各トレンチゲート構造２３に沿って延びる帯状に形成されている。各ゲートウェル領域５５は、トレンチソース構造３３からトレンチゲート構造２３側に間隔を空けて形成され、トレンチゲート構造２３のうちソース領域２２に沿う部分を露出させている。

各ゲートウェル領域５５は、各トレンチゲート構造２３の側壁および底壁を被覆している。各ゲートウェル領域５５は、ドリフト領域７（高濃度領域９）の底部から第１主面３側に間隔を空けて形成され、ドリフト領域７の一部を挟んでドレイン領域６（バッファ領域１０）に対向している。各ゲートウェル領域５５は、この形態では、高濃度領域９に形成され、高濃度領域９の一部を挟んで低濃度領域８に対向している。各ゲートウェル領域５５は、各トレンチゲート構造２３の側壁を被覆する部分においてボディ領域２１に接続されている。

複数のゲートウェル領域５５の底部は、複数のウェル領域５４の底部に対してトレンチゲート構造２３の底壁側に位置している。各ゲートウェル領域５５のうち各トレンチゲート構造２３の底壁を被覆する部分の厚さは、各ゲートウェル領域５５のうち各トレンチゲート構造２３の側壁を被覆する部分の厚さを超えていることが好ましい。各ゲートウェル領域５５においてトレンチゲート構造２３の側壁を被覆する部分の厚さは、トレンチゲート構造２３の側壁の法線方向の厚さである。各ゲートウェル領域５５においてトレンチゲート構造２３の底壁を被覆する部分の厚さは、トレンチゲート構造２３の底壁の法線方向の厚さである。

複数のゲートウェル領域５５の底部において複数のトレンチゲート構造２３の底壁を被覆する部分は、ほぼ一定の深さで形成されている。複数のゲートウェル領域５５は、ドリフト領域７（高濃度領域９）とｐｎ接合部を形成し、トレンチゲート構造２３およびトレンチソース構造３３に向けて空乏層を拡げる。複数のゲートウェル領域５５は、トレンチ絶縁ゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づけ、ＳｉＣチップ２内の電界を緩和する。

ＳｉＣ半導体装置１は、第１主面３を被覆する層間絶縁膜６０を含む。層間絶縁膜６０は、この形態では、第１主面３側からこの順に積層された第１絶縁膜６１および第２絶縁膜６２を含む積層構造を有している。

第１絶縁膜６１は、第１主面３に沿って膜状に形成され、複数のゲート絶縁膜２６および複数のソース絶縁膜３６に連なっている。第１絶縁膜６１は、複数のゲート電極２７および複数のソース電極３７を露出させている。第１絶縁膜６１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含む。第１絶縁膜６１は、この形態では、酸化シリコン膜の一例としてのＮＳＧ（Nondoped Silicate Glass）膜を含む。第１絶縁膜６１の厚さは、１０ｎｍ以上３００ｎｍ以下であってもよい。

第２絶縁膜６２は、第１絶縁膜６１に沿って膜状に形成され、複数のトレンチゲート構造２３および複数のトレンチソース構造３３を選択的に被覆している。第２絶縁膜６２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含む。第２絶縁膜６２は、この形態では、酸化シリコン膜の一例としてのＰＳＧ（Phosphor Silicate Glass）膜を含む。第２絶縁膜６２の厚さは、５０ｎｍ以上５００ｎｍ以下であってもよい。第２絶縁膜６２の厚さは、第１絶縁膜６１の厚さを超えていることが好ましい。

層間絶縁膜６０は、複数のゲート開口６３、複数の第１ソース開口６４、複数の第２ソース開口６５および複数の第３ソース開口６６を含む。ゲート開口６３は、トレンチゲート構造２３用の開口である。第１ソース開口６４は、トレンチソース構造３３用の開口である。第２ソース開口６５は、ボディ接続領域５１用の開口である。第３ソース開口６６は、ソース接続領域５２用の開口である。

複数のゲート開口６３は、複数のトレンチゲート構造２３の両端部側にそれぞれ形成され、複数のトレンチゲート構造２３（具体的にはゲート電極２７）を一対一の対応関係でそれぞれ露出させている。各ゲート開口６３の平面形状は任意であり、各ゲート開口６３は、正方形状、長方形状、円形状等に形成されていてもよい。

複数の第１ソース開口６４は、複数のトレンチソース構造３３（具体的にはソース電極３７）を一対一の対応関係でそれぞれ露出させている。各第１ソース開口６４は、平面視において各トレンチソース構造３３の側壁によって取り囲まれた領域内に形成されている。各第１ソース開口６４は、具体的には、各トレンチソース構造３３の側壁から内方に間隔を空けて形成され、ソース電極３７のみを露出させている。各第１ソース開口６４の平面形状は任意であり、各第１ソース開口６４は、正方形状、長方形状、円形状等に形成されていてもよい。

複数の第２ソース開口６５は、複数のボディ接続領域５１を一対一の対応関係でそれぞれ露出させている。各メサ部２４についてみると、複数の第２ソース開口６５は、複数の第１ソース開口６４から第１方向Ｘに間隔を空けて形成され、第１方向Ｘに複数の第１ソース開口６４にそれぞれ対向している。各第２ソース開口６５の平面形状は任意であり、各第２ソース開口６５は、正方形状、長方形状、円形状等に形成されていてもよい。

複数の第３ソース開口６６は、複数のソース接続領域５２を一対一の対応関係でそれぞれ露出させている。各メサ部２４についてみると、複数の第３ソース開口６６は、複数の第１ソース開口６４および複数の第２ソース開口６５から第１方向Ｘに間隔を空けて形成され、第１方向Ｘに複数の第１ソース開口６４および複数の第２ソース開口６５にそれぞれ対向している。

各第３ソース開口６６の平面形状は任意であり、各第３ソース開口６６は、正方形状、長方形状、円形状等に形成されていてもよい。各メサ部２４についてみると、複数の第１ソース開口６４、複数の第２ソース開口６５および複数の第３ソース開口６６は、平面視において複数のトレンチソース構造３３を第１方向Ｘに結ぶライン上に間隔を空けて配列されている。

ＳｉＣ半導体装置１は、層間絶縁膜６０の上に配置されたゲート主面電極７１を含む。ゲート主面電極７１は導線（たとえばボンディングワイヤ）に外部接続される外部端子であり、ゲート主面電極７１にはゲート電位が印加される。ゲート主面電極７１は、複数のトレンチゲート構造２３（ゲート電極２７）に電気的に接続され、入力されたゲート電位（ゲート信号）を複数のトレンチゲート構造２３（ゲート電極２７）に伝達する。

ゲート電位は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。ゲート主面電極７１は、パッド領域１２ｂの上に配置されている。ゲート主面電極７１は、層間絶縁膜６０を挟んでパッド領域１２ｂに対向している。ゲート主面電極７１は、この形態では、平面視において第１主面３に平行な４辺を有する四角形状に形成されている。

ＳｉＣ半導体装置１は、ゲート主面電極７１から層間絶縁膜６０の上に引き出されたゲート配線電極７２を含む。ゲート配線電極７２は、ゲート主面電極７１に印加されたゲート電位を他の領域に伝達する。ゲート配線電極７２は、平面視において複数の方向からアクティブ領域１１を区画するように帯状に延びている。ゲート配線電極７２は、この形態では、平面視において３つの方向からアクティブ領域１１を区画するように、第１側面５Ａ、第３側面５Ｃおよび第４側面５Ｄに沿って帯状に延びている。

ゲート配線電極７２は、平面視において複数のトレンチゲート構造２３の両端部に交差（具体的には直交）している。ゲート配線電極７２は、層間絶縁膜６０の上から複数のゲート開口６３に入り込み、複数のゲート電極２７に電気的に接続されている。これにより、ゲート主面電極７１に印加されたゲート電位が、ゲート配線電極７２を介して複数のトレンチゲート構造２３に伝達される。

ＳｉＣ半導体装置１は、ゲート主面電極７１およびゲート配線電極７２から間隔を空けて層間絶縁膜６０の上に配置されたソース主面電極７３を含む。ソース主面電極７３は導線（たとえばボンディングワイヤ）に外部接続される外部端子であり、ソース主面電極７３にはソース電位が印加される。

ソース主面電極７３は、複数のトレンチソース構造３３（ソース電極３７）、複数のボディ接続領域５１および複数のソース接続領域５２に電気的に接続され、入力されたソース電位を複数のトレンチソース構造３３（ソース電極３７）、複数のボディ接続領域５１および複数のソース接続領域５２に伝達する。ソース電位は、基準電位（たとえばグランド電位）であってもよい。

ソース主面電極７３は、具体的には、層間絶縁膜６０においてゲート主面電極７１およびゲート配線電極７２によって区画された領域に配置され、アクティブ領域１１に対向している。ソース主面電極７３は、この形態では、平面視においてゲート主面電極７１に整合するように、第１側面５Ａに沿う辺の中央部から内方部に向けて窪んだ凹部７３ａを有している。ソース主面電極７３は、複数のトレンチゲート構造２３の全ておよび複数のトレンチソース構造３３の全てに対向している。

ソース主面電極７３は、層間絶縁膜６０の上から複数の第１ソース開口６４、複数の第２ソース開口６５および複数の第３ソース開口６６に入り込み、複数のソース電極３７、複数のボディ接続領域５１および複数のソース接続領域５２に電気的に接続されている。これにより、ソース主面電極７３に印加されたソース電位が、複数のソース電極３７、複数のボディ接続領域５１および複数のソース接続領域５２に伝達される。

ソース電位は、複数のボディ接続領域５１および複数のソース接続領域５２を介して、ボディ領域２１、ソース領域２２、複数のトレンチ接続領域５３、複数のウェル領域５４および複数のゲートウェル領域５５に伝達される。各メサ部２４についてみると、ソース主面電極７３は、複数のトレンチソース構造３３を第１方向Ｘに結ぶライン上で、複数のトレンチソース構造３３、複数のボディ接続領域５１および複数のソース接続領域５２に電気的に接続されている。

ゲート主面電極７１、ゲート配線電極７２およびソース主面電極７３は、層間絶縁膜６０側からこの順に積層された第１電極膜７４および第２電極膜７５を含む積層構造をそれぞれ有している。

第１電極膜７４は、層間絶縁膜６０に沿って膜状に形成されている。第１電極膜７４は、この形態では、Ｔｉ系金属膜からなる。第１電極膜７４は、チタン膜および窒化チタン膜のうちの少なくとも１種を含む。第１電極膜７４は、チタン膜または窒化チタン膜からなる単層構造を有していてもよい。第１電極膜７４は、この形態では、第１主面３側からこの順に積層されたチタン膜および窒化チタン膜を含む積層構造を有している。

第２電極膜７５は、第１電極膜７４の主面に沿って膜状に形成されている。第１電極膜７４は、Ｃｕ系金属膜またはＡｌ系金属膜からなる。第１電極膜７４は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１種を含んでいてもよい。第１電極膜７４は、この形態では、ＡｌＣｕ合金膜からなる単層構造を有している。

ＳｉＣ半導体装置１は、層間絶縁膜６０の上において、ゲート主面電極７１、ゲート配線電極７２およびソース主面電極７３を選択的に被覆する最上絶縁膜８０を含む。最上絶縁膜８０は、ゲート配線電極７２の全域を被覆し、ゲート主面電極７１を露出させる第１パッド開口８１、および、ソース主面電極７３を露出させる第２パッド開口８２を有している。

第１パッド開口８１の平面形状、および、第２パッド開口８２の平面形状は任意である。最上絶縁膜８０は、第１～第４側面５Ａ～５Ｄから内方に間隔を空けて形成され、第１～第４側面５Ａ～５Ｄとの間で層間絶縁膜６０を露出させるダイシングストリート８３を区画している。ダイシングストリート８３の幅は、１μｍ以上５０μｍ以下であってもよい。ダイシングストリート８３の幅は、ダイシングストリート８３が延びる方向に直交する方向の幅である。

最上絶縁膜８０は、この形態では、層間絶縁膜６０側からこの順に積層された無機絶縁膜８４および有機絶縁膜８５を含む積層構造を有している。無機絶縁膜８４は、比較的高い緻密度を有する無機絶縁体からなり、水分（湿気）に対するバリア性（遮蔽性）を有している。無機絶縁膜８４は、外部からの水分（湿気）を遮蔽し、不所望な酸化からＳｉＣチップ２、ゲート主面電極７１、ゲート配線電極７２、ソース主面電極７３等を保護する。無機絶縁膜８４は、パッシベーション膜と称されてもよい。

無機絶縁膜８４は、複数の絶縁膜を含む積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。無機絶縁膜８４は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含むことが好ましい。無機絶縁膜８４は、複数の酸化シリコン膜を含む積層構造、複数の窒化シリコン膜を含む積層構造、または、複数の酸窒化シリコン膜を含む積層構造を有していてもよい。

無機絶縁膜８４は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも２種を任意の順序で積層させた積層構造を有していてもよい。無機絶縁膜８４は、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなる単層構造を有していてもよい。無機絶縁膜８４は、この形態では、窒化シリコン膜からなる単層構造を有している。つまり、無機絶縁膜８４は、層間絶縁膜６０とは異なる絶縁体からなる。無機絶縁膜８４の厚さは、０．１μｍ以上５μｍ以下であってもよい。無機絶縁膜８４の厚さは、１μｍ以上３μｍ以下であることが好ましい。

有機絶縁膜８５は、無機絶縁膜８４の硬度よりも低い硬度を有している。換言すると、有機絶縁膜８５は、無機絶縁膜８４の弾性率よりも小さい弾性率を有し、外力に対する緩衝材として機能する。有機絶縁膜８５は、外力からＳｉＣチップ２、ゲート主面電極７１、ゲート配線電極７２、ソース主面電極７３等を保護する。

有機絶縁膜８５は、感光性樹脂を含むことが好ましい。感光性樹脂は、ネガティブタイプまたはポジティブタイプであってもよい。有機絶縁膜８５は、ポリイミド膜、ポリアミド膜およびポリベンゾオキサゾール膜のうちの少なくとも１つを含んでいてもよい。有機絶縁膜８５は、この形態では、ポリベンゾオキサゾール膜を含む。有機絶縁膜８５の厚さは、１μｍ以上５０μｍ以下であってもよい。有機絶縁膜８５の厚さは、無機絶縁膜８４の厚さを超えていることが好ましい。有機絶縁膜８５の厚さは、５μｍ以上２０μｍ以下であることが好ましい。

ＳｉＣ半導体装置１は、第２主面４を被覆するドレイン電極９１を含む。ドレイン電極９１は、第２主面４の全域を被覆し、第１～第４側面５Ａ～５Ｄに連なっている。ドレイン電極９１は、ドレイン領域６（第２主面４）に電気的に接続されている。ドレイン電極９１は、具体的には、ドレイン領域６（第２主面４）とオーミック接触を形成している。

ドレイン電極９１は、この形態では、第２主面４側からこの順に積層されたＴｉ膜９２、Ｎｉ膜９３、Ｐｄ膜９４、Ａｕ膜９５およびＡｇ膜９６を含む。ドレイン電極９１は、少なくともＴｉ膜９２を含んでいればよく、Ｎｉ膜９３、Ｐｄ膜９４、Ａｕ膜９５およびＡｇ膜９６の有無はそれぞれ任意である。ドレイン電極９１は、一例として、Ｔｉ膜９２、Ｎｉ膜９３およびＡｕ膜９５を含む積層構造を有していてもよい。

以上、ＳｉＣ半導体装置１は、ＳｉＣチップ２（半導体チップ）、ｎ型のドリフト領域７、ｐ型のボディ領域２１、ｎ型のソース領域２２、複数のトレンチソース構造３３、ｐ型のボディ接続領域５１、および、ｎ型のソース接続領域５２を含む。ＳｉＣチップ２は、第１主面３を有している。ドリフト領域７は、第１主面３の表層部に形成されている。ボディ領域２１は、ドリフト領域７の表層部に形成されている。ソース領域２２は、ボディ領域２１の表層部に形成されている。

複数のトレンチソース構造３３は、ソース領域２２およびボディ領域２１を横切り、ドリフト領域７に至るように第１主面３に形成され、第１方向Ｘに間隔を空けて第１主面３に配列されている。ボディ接続領域５１は、ボディ領域２１に電気的に接続されるようにボディ領域２１の表層部において近接する２つのトレンチソース構造３３の間の領域に形成されている。ソース接続領域５２は、ソース領域２２に電気的に接続されるようにボディ領域２１の表層部においてボディ接続領域５１とは異なる領域で近接する２つのトレンチソース構造３３の間の領域に形成されている。

このＳｉＣ半導体装置１によれば、トレンチソース構造３３、ボディ接続領域５１およびソース接続領域５２が第１方向Ｘに並んで形成されている。したがって、第１方向Ｘに交差する第２方向Ｙに隣接するようにボディ接続領域５１およびソース接続領域５２を形成せずに済む。

これにより、トレンチソース構造３３、ボディ接続領域５１およびソース接続領域５２に起因する第２方向Ｙの大型化を抑制できる。また、第２方向Ｙにボディ接続領域５１およびソース接続領域５２を隣接させる必要がないので、ボディ接続領域５１のアライメントマージンおよびソース接続領域５２のアライメントマージンをそれぞれ緩和できる。よって、微細化に寄与できるＳｉＣ半導体装置１を提供できる。

ソース接続領域５２は、トレンチソース構造３３を挟んで第１方向Ｘにボディ接続領域５１に対向していることが好ましい。複数のトレンチソース構造３３は、第１方向Ｘに延びる帯状にそれぞれ形成されていることが好ましい。

ボディ接続領域５１は、ボディ領域２１のｐ型不純物濃度を超えるｐ型不純物濃度を有していることが好ましい。ソース領域２２は、ドリフト領域７のｎ型不純物濃度を超えるｎ型不純物濃度を有していることが好ましい。ソース接続領域５２は、ドリフト領域７のｎ型不純物濃度を超えるｎ型不純物濃度を有していることが好ましい。ソース接続領域５２は、ソース領域２２の一部を利用して形成されていることが好ましい。

複数のボディ接続領域５１が形成され、複数のソース接続領域５２が形成されていることが好ましい。この場合、複数のソース接続領域５２は、第１方向Ｘに沿って複数のボディ接続領域５１と交互に形成されていることが好ましい。この構造によれば、ＭＩＳＦＥＴの電気的特性に関して、複数のボディ接続領域５１および複数のソース接続領域５２に起因する面内ばらつきを抑制できる。

ＳｉＣ半導体装置１は、複数のトレンチゲート構造２３を含むことが好ましい。複数のトレンチゲート構造２３は、ソース領域２２およびボディ領域２１を横切り、ドリフト領域７に至るように第１主面３に形成され、第１方向Ｘにそれぞれ延び、第１方向Ｘに交差する第２方向Ｙに間隔を空けて第１主面３に配列されていることが好ましい。この場合、複数のトレンチソース構造３３は、近接する２つのトレンチゲート構造２３の間で第１方向Ｘに間隔を空けて第１主面３に配列されていることが好ましい。

この構造によれば、近接する２つのトレンチゲート構造２３の間において、トレンチソース構造３３、ボディ接続領域５１およびソース接続領域５２が第１方向Ｘに並んで形成されている。つまり、ボディ接続領域５１およびソース接続領域５２は、近接する２つのトレンチゲート構造２３の間において第２方向Ｙに隣接していない。これにより、近接する２つのトレンチゲート構造２３の間の距離を狭めることができる。よって、微細化に寄与できるＳｉＣ半導体装置１を提供できる。

この構造において、ボディ接続領域５１は、複数のトレンチゲート構造２３から間隔を空けて形成されていることが好ましい。各トレンチソース構造３３は、各トレンチゲート構造２３よりも深く形成されていることが好ましい。複数のトレンチゲート構造２３は、第２方向Ｙに第１間隔Ｐ１を空けて配列され、複数のトレンチソース構造３３は、第１方向Ｘに第１間隔Ｐ１未満の第２間隔Ｐ２（Ｐ２＜Ｐ１）を空けて配列されていることが好ましい。

複数のトレンチゲート構造２３は、具体的には、第１方向Ｘにそれぞれ延びる複数のメサ部２４を第１主面３に区画している。一方、複数のトレンチソース構造３３は、メサ部２４においてメサ部２４の一部からそれぞれなる複数のセグメント部３４を区画している。この構造において、ボディ接続領域５１はセグメント部３４に形成され、ソース接続領域５２はボディ接続領域５１が形成されたセグメント部３４とは異なるセグメント部３４に形成されている。この構造によれば、ボディ接続領域５１の形成部をセグメント部３４に定め、ソース接続領域５２の形成部をセグメント部３４に定めることができる。よって、ボディ接続領域５１およびソース接続領域５２を適切にそれぞれ形成できる。

この場合、複数のセグメント部３４は、第１方向Ｘに沿って交互に配列された複数の第１セグメント部３４Ａおよび複数の第２セグメント部３４Ｂを含むことが好ましい。この構造において、複数のボディ接続領域５１が複数の第１セグメント部３４Ａに形成され、複数のソース接続領域５２が複数の第２セグメント部３４Ｂに形成されていることが好ましい。この構造によれば、ＭＩＳＦＥＴの電気的特性に関して、複数のボディ接続領域５１および複数のソース接続領域５２に起因する面内ばらつきを抑制できる。

ＳｉＣ半導体装置１は、ｐ型のトレンチ接続領域５３を含むことが好ましい。トレンチ接続領域５３は、ボディ領域２１のｐ型不純物濃度を超えるｐ型不純物濃度を有していることが好ましい。トレンチ接続領域５３は、ドリフト領域７の表層部においてボディ接続領域５１から少なくとも１つのトレンチソース構造３３の壁面に沿う領域に引き出されていることが好ましい。

この構造によれば、ボディ接続領域５１に印加された電位（具体的にはソース電位）を、トレンチ接続領域５３を介してトレンチソース構造３３側の領域に伝達させることができる。トレンチ接続領域５３は、トレンチソース構造３３の側壁および底壁を被覆していることが好ましい。また、トレンチ接続領域５３は、トレンチソース構造３３の壁面の一部を露出させるようにトレンチソース構造３３の壁面を部分的に被覆していることが好ましい。

ＳｉＣ半導体装置１は、ｐ型のウェル領域５４を含むことが好ましい。ウェル領域５４は、ボディ接続領域５１のｐ型不純物濃度未満のｐ型不純物濃度を有していることが好ましい。ウェル領域５４は、ドリフト領域７の表層部においてトレンチ接続領域５３を被覆するように少なくとも１つのトレンチソース構造３３の壁面に沿う領域に形成されていることが好ましい。この構造によれば、ウェル領域５４によって耐圧を向上させることができる。ウェル領域５４は、トレンチ接続領域５３を挟んでトレンチソース構造３３を被覆する部分、および、トレンチソース構造３３を直接被覆する部分を有していることが好ましい。

ＳｉＣ半導体装置１は、ソース主面電極７３を含むことが好ましい。ソース主面電極７３は、第１主面３の上に形成され、トレンチソース構造３３、ボディ接続領域５１およびソース接続領域５２を結ぶライン上で、トレンチソース構造３３、ボディ接続領域５１およびソース接続領域５２に電気的に接続されていることが好ましい。

ＳｉＣ半導体装置１は、層間絶縁膜６０を含むことが好ましい。層間絶縁膜６０は、第１主面３を被覆し、トレンチソース構造３３、ボディ接続領域５１およびソース接続領域５２を露出させる複数の開口を有していることが好ましい。この場合、ソース主面電極７３は、複数の開口内においてトレンチソース構造３３、ボディ接続領域５１およびソース接続領域５２に電気的に接続されていることが好ましい。

層間絶縁膜６０は、この形態では、トレンチソース構造３３を露出させる第１ソース開口６４、ボディ接続領域５１を露出させる第２ソース開口６５、および、ソース接続領域５２を露出させる第３ソース開口６６を含む。ソース主面電極７３は、層間絶縁膜６０の上から第１ソース開口６４、第２ソース開口６５および第３ソース開口６６に入り込み、トレンチソース構造３３、ボディ接続領域５１およびソース接続領域５２に電気的に接続されている。

ＳｉＣ半導体装置１は、別の観点からも微細化に寄与した構造を有している。つまり、ＳｉＣ半導体装置１は、ＳｉＣチップ２（半導体チップ）、ｎ型のドリフト領域７、ｐ型のボディ領域２１、ｎ型のソース領域２２、複数のトレンチゲート構造２３、トレンチソース構造３３、ｐ型のボディ接続領域５１、および、ｎ型のソース接続領域５２を含む。ＳｉＣチップ２は、第１主面３を有している。ドリフト領域７は、第１主面３の表層部に形成されている。ボディ領域２１は、ドリフト領域７の表層部に形成されている。ソース領域２２は、ボディ領域２１の表層部に形成されている。

複数のトレンチゲート構造２３は、第１方向Ｘにそれぞれ延び、第１方向Ｘに交差する第２方向Ｙに間隔を空けて配列され、ソース領域２２およびボディ領域２１を横切ってドリフト領域７に至るように第１主面３に形成されている。トレンチソース構造３３は、近接する２つのトレンチゲート構造２３の間でソース領域２２およびボディ領域２１を横切ってドリフト領域７に至るように第１主面３に形成されている。トレンチソース構造３３は、第１方向Ｘの一方側の一端部、および、第１方向Ｘの他方側の他端部を有している。

ボディ接続領域５１は、ボディ領域２１に電気的に接続されるようにボディ領域２１の表層部においてトレンチソース構造３３の一端部側の領域に形成されている。ソース接続領域５２は、ソース領域２２に電気的に接続されるようにボディ領域２１の表層部においてトレンチソース構造３３の他端部側の領域に形成されている。

この構造によれば、近接する２つのトレンチゲート構造２３の間において、トレンチソース構造３３、ボディ接続領域５１およびソース接続領域５２が第１方向Ｘに並んで形成されている。つまり、ボディ接続領域５１およびソース接続領域５２は、メサ部２４において第２方向Ｙに隣接していない。これにより、近接する２つのトレンチゲート構造２３の間の距離を狭めることができる。また、ボディ接続領域５１のアライメントマージンおよびソース接続領域５２のアライメントマージンをそれぞれ緩和できる。よって、微細化に寄与できるＳｉＣ半導体装置１を提供できる。

図１１は、図４に対応し、本発明の第２実施形態に係るＳｉＣ半導体装置１０１の構造を説明するための平面図である。以下、ＳｉＣ半導体装置１に対して述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。

図１１を参照して、複数のメサ部２４は、この形態では、第２方向Ｙに交互に配列された複数の第１メサ部２４Ａおよび複数の第２メサ部２４Ｂを含む。各第１メサ部２４Ａでは、複数の第１セグメント部３４Ａおよび複数の第２セグメント部３４Ｂが第１方向Ｘに沿って交互に配列されている。

各第２メサ部２４Ｂでは、複数の第１セグメント部３４Ａおよび複数の第２セグメント部３４Ｂが第１方向Ｘに沿って交互に配列されている。各第２メサ部２４Ｂの複数の第１セグメント部３４Ａは、第２方向Ｙに各第１メサ部２４Ａの複数の第２セグメント部３４Ｂに対向している。各第２メサ部２４Ｂの複数の第２セグメント部３４Ｂは、第２方向Ｙに各第１メサ部２４Ａの複数の第１セグメント部３４Ａに対向している。

複数のボディ接続領域５１は、ボディ領域２１の表層部において近接する２つのトレンチソース構造３３によって区画された領域に形成されている。複数のボディ接続領域５１は、具体的には、各第１メサ部２４Ａおよび各第２メサ部２４Ｂにおいて複数の第１セグメント部３４Ａにそれぞれ形成されている。

一方、ソース接続領域５２は、ボディ領域２１の表層部においてボディ接続領域５１とは異なる領域で近接する２つのトレンチソース構造３３によって区画された領域に形成されている。複数のソース接続領域５２は、具体的には、各第１メサ部２４Ａおよび各第２メサ部２４Ｂにおいて複数の第２セグメント部３４Ｂにそれぞれ形成されている。つまり、各第２メサ部２４Ｂの複数のボディ接続領域５１は、第２方向Ｙに各第１メサ部２４Ａの複数のソース接続領域５２に対向している。また、各第２メサ部２４Ｂの複数のソース接続領域５２は、第２方向Ｙに各第１メサ部２４Ａの複数のボディ接続領域５１に対向している。

以上、ＳｉＣ半導体装置１０１によっても、ＳｉＣ半導体装置１に対して述べられた効果と同様の効果が奏される。

図１２は、図４に対応し、本発明の第３実施形態に係るＳｉＣ半導体装置１１１の構造を説明するための平面図である。以下、ＳｉＣ半導体装置１に対して述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。

図１２を参照して、複数のメサ部２４は、この形態では、第２方向Ｙに交互に配列された複数の第１メサ部２４Ａおよび複数の第２メサ部２４Ｂを含む。各第１メサ部２４Ａでは、複数のトレンチソース構造３３が第１方向Ｘに間隔を空けて配列されている。複数のトレンチソース構造３３は、各第１メサ部２４Ａにおいて複数のセグメント部３４を区画している。各第１メサ部２４Ａの複数のセグメント部３４は、第１方向Ｘに沿って交互に配列された複数の第１セグメント部３４Ａおよび複数の第２セグメント部３４Ｂを含む。

各第２メサ部２４Ｂでは、複数のトレンチソース構造３３が第１方向Ｘに間隔を空けて配列されている。各第２メサ部２４Ｂの複数のトレンチソース構造３３は、第２方向Ｙに各第１メサ部２４Ａの複数のセグメント部３４に対向するように各第１メサ部２４Ａの複数のトレンチソース構造３３に対して第１方向Ｘにずれて配列されている。各第２メサ部２４Ｂの複数のトレンチソース構造３３は、この形態では、各第１メサ部２４Ａの複数のトレンチソース構造３３に対して第１方向Ｘにハーフピッチ分だけずれて配列されている。つまり、複数のトレンチソース構造３３は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されている。

複数のトレンチソース構造３３は、各第２メサ部２４Ｂにおいて複数のセグメント部３４を区画している。各第２メサ部２４Ｂの複数のセグメント部３４は、第１方向Ｘに沿って交互に配列された複数の第１セグメント部３４Ａおよび複数の第２セグメント部３４Ｂを含む。各第２メサ部２４Ｂの複数の第１セグメント部３４Ａは、第２方向Ｙに各第１メサ部２４Ａの複数のトレンチソース構造３３にそれぞれ対向している。各第２メサ部２４Ｂの複数の第２セグメント部３４Ｂは、第２方向Ｙに各第１メサ部２４Ａの複数のトレンチソース構造３３にそれぞれ対向している。

複数のボディ接続領域５１は、ボディ領域２１の表層部において近接する２つのトレンチソース構造３３によって区画された領域に形成されている。複数のボディ接続領域５１は、具体的には、各第１メサ部２４Ａおよび各第２メサ部２４Ｂにおいて複数の第１セグメント部３４Ａにそれぞれ形成されている。つまり、各第１メサ部２４Ａの複数のボディ接続領域５１は、第２方向Ｙに各第２メサ部２４Ｂの複数のトレンチソース構造３３に対向している。また、各第２メサ部２４Ｂの複数のボディ接続領域５１は、第２方向Ｙに各第１メサ部２４Ａの複数のトレンチソース構造３３に対向している。

一方、複数のソース接続領域５２は、ボディ領域２１の表層部においてボディ接続領域５１とは異なる領域で近接する２つのトレンチソース構造３３によって区画された領域に形成されている。複数のソース接続領域５２は、具体的には、各第１メサ部２４Ａおよび各第２メサ部２４Ｂにおいて複数の第２セグメント部３４Ｂにそれぞれ形成されている。つまり、各第１メサ部２４Ａの複数のソース接続領域５２は、第２方向Ｙに各第２メサ部２４Ｂの複数のトレンチソース構造３３に対向している。また、各第２メサ部２４Ｂの複数のソース接続領域５２は、第２方向Ｙに各第１メサ部２４Ａの複数のトレンチソース構造３３に対向している。

複数のトレンチ接続領域５３は、第１実施形態の場合と同様の態様で形成されている。複数のトレンチ接続領域５３は、第２方向Ｙに複数のソース接続領域５２（第２セグメント部３４Ｂ）に対向していることが好ましい。

以上、ＳｉＣ半導体装置１１１によっても、ＳｉＣ半導体装置１に対して述べられた効果と同様の効果が奏される。

図１３は、図４に対応し、本発明の第４実施形態に係るＳｉＣ半導体装置１２１の構造を説明するための平面図である。以下、ＳｉＣ半導体装置１に対して述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。

図１３を参照して、複数のボディ接続領域５１は、ボディ領域２１の表層部において近接する２つのトレンチソース構造３３によって区画された領域に形成されている。複数のボディ接続領域５１は、具体的には、複数のセグメント部３４において一方側のトレンチソース構造３３から他方側のトレンチソース構造３３側に間隔を空けてボディ領域２１の表層部にそれぞれ形成されている。各ボディ接続領域５１は、第１方向Ｘに他方側のトレンチソース構造３３に接している。つまり、各ボディ接続領域５１は、各セグメント部３４において、他方側のトレンチソース構造３３のソース絶縁膜３６を挟んでソース電極３７に対向している。

一方、複数のソース接続領域５２は、ボディ領域２１の表層部においてボディ接続領域５１とは異なる領域で近接する２つのトレンチソース構造３３によって区画された領域に形成されている。各ソース接続領域５２は、具体的には、各ボディ接続領域５１と併存するように、各ボディ接続領域５１と同じセグメント部３４に形成されている。

複数のソース接続領域５２は、具体的には、複数のセグメント部３４において他方側のトレンチソース構造３３から一方側のトレンチソース構造３３側に間隔を空けてボディ領域２１の表層部にそれぞれ形成されている。複数のソース接続領域５２は、複数のボディ接続領域５１に第１方向Ｘから隣接している。各ソース接続領域５２は、第１方向Ｘに一方側のトレンチソース構造３３に接している。各ソース接続領域５２は、各セグメント部３４において一方側のトレンチソース構造３３のソース絶縁膜３６を挟んでソース電極３７に対向している。

複数のトレンチ接続領域５３は、複数のボディ接続領域５１から近接するトレンチソース構造３３の壁面にそれぞれ引き出されている。この形態では、１つのトレンチ接続領域５３が、各ボディ接続領域５１から近接するトレンチソース構造３３の壁面に向けて引き出されている。つまり、複数のトレンチ接続領域５３は、平面視において複数のトレンチソース構造３３に対して一対一の対応関係でそれぞれ形成されている。各トレンチ接続領域５３は、この形態では、平面視においてトレンチソース構造３３の中間部を横切っている。

各トレンチ接続領域５３は、トレンチソース構造３３の壁面の一部を露出させるように、トレンチソース構造３３の壁面を部分的に被覆している。各トレンチ接続領域５３は、具体的には、各ソース接続領域５２側のセグメント部３４から各ボディ接続領域５１側のセグメント部３４に間隔を空けて形成されている。

したがって、各トレンチ接続領域５３は、ソース接続領域５２を露出させている。また、各トレンチ接続領域５３は、トレンチソース構造３３のソース接続領域５２側の端部（側壁および底壁）を露出させている。各トレンチ接続領域５３は、第２方向Ｙに関して第１主面３からソース領域２２の一部を露出させるように、近接する２つのトレンチゲート構造２３から内方に間隔を空けて形成されている。

層間絶縁膜６０は、この形態では、第３ソース開口６６を有さず、複数の第１ソース開口６４および複数の第２ソース開口６５を含む。各第２ソース開口６５は、この形態では、ボディ接続領域５１およびソース接続領域５２用の開口として形成されている。つまり、各第２ソース開口６５は、各セグメント部３４に対して一対一の対応関係で形成され、各ボディ接続領域５１および各ソース接続領域５２を露出させている。

各メサ部２４についてみると、複数の第２ソース開口６５は、複数の第１ソース開口６４から第１方向Ｘに間隔を空けて形成され、第１方向Ｘに複数の第１ソース開口６４にそれぞれ対向している。各第２ソース開口６５の平面形状は任意であり、各第２ソース開口６５は、正方形状、長方形状、円形状等に形成されていてもよい。

以上、ＳｉＣ半導体装置１２１によっても、ＳｉＣ半導体装置１に対して述べられた効果と同様の効果が奏される。むろん、１つのセグメント部３４にボディ接続領域５１およびソース接続領域５２が併存した構造は、第２～第３実施形態にも適用できる。

図１４は、図４に対応し、本発明の第５実施形態に係るＳｉＣ半導体装置１３１の構造を説明するための平面図である。以下、ＳｉＣ半導体装置１に対して述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。

図１４を参照して、ＳｉＣ半導体装置１３１に係る層間絶縁膜６０では、第１ソース開口６４、第２ソース開口６５および第３ソース開口６６が一体的に形成されている。つまり、層間絶縁膜６０は、複数のメサ部２４に沿って第１方向Ｘにそれぞれ延びる複数のライン状のソース開口１３２を有している。

各ソース開口１３２は、各メサ部２４において複数のトレンチソース構造３３（ソース電極３７）、複数のボディ接続領域５１および複数のソース接続領域５２を一括して露出させている。この場合、ソース主面電極７３は、層間絶縁膜６０の上から複数のソース開口１３２に入り込み、複数のメサ部２４のトレンチソース構造３３、ボディ接続領域５１およびソース接続領域５２に電気的に接続される。

以上、ＳｉＣ半導体装置１３１によっても、ＳｉＣ半導体装置１に対して述べられた効果と同様の効果が奏される。むろん、層間絶縁膜６０が複数のソース開口１３２を有する構造は、第２～第４実施形態にも適用できる。第４実施形態では、複数の第１ソース開口６４および複数の第２ソース開口６５に代えて、ソース開口１３２が採用されることが好ましい。

図１５は、図４に対応し、本発明の第６実施形態に係るＳｉＣ半導体装置１４１の構造を説明するための平面図である。図１６は、図１５に示すXVI-XVI線に沿う断面図である。以下、ＳｉＣ半導体装置１に対して述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。

図１５および図１６を参照して、ＳｉＣ半導体装置１４１は、ＳｉＣ半導体装置１に係るトレンチソース構造３３とは異なる構造からなるトレンチソース構造３３を有している。各トレンチソース構造３３のソーストレンチ３５は、具体的には、開口側の第１トレンチ部３５ａおよび底壁側の第２トレンチ部３５ｂを含む。第１トレンチ部３５ａは、第２方向Ｙに関して第１トレンチ幅ＷＴ１を有している。第１トレンチ幅ＷＴ１は、トレンチソース構造３３の第２幅Ｗ２である。第１トレンチ部３５ａは、底壁側に向かって第１トレンチ幅ＷＴ１が狭まる先細り形状に形成されていてもよい。

第１トレンチ部３５ａは、ボディ領域２１およびソース領域２２を露出させている。第１トレンチ部３５ａは、ゲートトレンチ２５の底壁に対して第１主面３側の領域に形成されていることが好ましい。つまり、第１トレンチ部３５ａの深さは、トレンチゲート構造２３の第１深さＤ１未満であることが好ましい。むろん、第１トレンチ部３５ａは、トレンチゲート構造２３よりも深く形成されていてもよい。第１トレンチ部３５ａの深さは、０．１μｍ以上２μｍ以下であってもよい。

第２トレンチ部３５ｂは、ドリフト領域７を露出させている。第２トレンチ部３５ｂは、第１トレンチ部３５ａに連通し、第１トレンチ部３５ａからドリフト領域７（高濃度領域９）の底部に向けて延びている。第２トレンチ部３５ｂは、この形態では、トレンチゲート構造２３の底壁を横切っている。第２トレンチ部３５ｂは、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。第２トレンチ部３５ｂは、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。

第１トレンチ部３５ａを基準としたときの第２トレンチ部３５ｂの深さは、トレンチゲート構造２３の第１深さＤ１を超えていることが好ましい。第２トレンチ部３５ｂは、第２方向Ｙに関して第１トレンチ幅ＷＴ１未満の第２トレンチ幅ＷＴ２（ＷＴ２＜ＷＴ１）を有している。第２トレンチ幅ＷＴ２は、０．５μｍ以上３μｍ未満であってもよい。

ソース絶縁膜３６は、ソーストレンチ３５の内壁に膜状に形成され、ソーストレンチ３５内においてリセス空間を区画している。ソース絶縁膜３６は、具体的には、第１トレンチ部３５ａを露出させる窓部３６ａを有し、第２トレンチ部３５ｂ内においてリセス空間を区画している。

ソース絶縁膜３６は、この形態では、第１部分３８および第２部分３９を含み、第３部分４０を含まない。第１部分３８は、ソーストレンチ３５（第２トレンチ部３５ｂ）の側壁を被覆し、ソーストレンチ３５の開口部側（第１トレンチ部３５ａ側）で窓部３６ａを区画している。第２部分３９は、ソーストレンチ３５（第２トレンチ部３５ｂ）の底壁を被覆している。

第１部分３８の厚さは、１０ｎｍ以上２５０ｎｍ以下であってもよい。第２部分３９は、第１部分３８の厚さを超える厚さを有していてもよい。第２部分３９の厚さは、５０ｎｍ以上５００ｎｍ以下であってもよい。むろん、一様な厚さを有するソース絶縁膜３６が形成されていてもよい。

ソース電極３７は、ソース絶縁膜３６を挟んでソーストレンチ３５に埋設されている。ソース電極３７は、具体的には、ソース絶縁膜３６を挟んで第１トレンチ部３５ａおよび第２トレンチ部３５ｂに埋設され、窓部３６ａから露出した第１トレンチ部３５ａに接するコンタクト部３７ａを有している。

コンタクト部３７ａは、窓部３６ａにおいてボディ領域２１およびソース領域２２に電気的に接続されている。つまり、コンタクト部３７ａは、ソーストレンチ３５内においてボディ領域２１およびソース領域２２をソース接地している。ソース電極３７は、ソーストレンチ３５から露出した電極面を有している。ソース電極３７の電極面は、ソーストレンチ３５の底壁に向かって窪んだ湾曲状に形成されている。

各ボディ接続領域５１は、各セグメント部３４（第１セグメント部３４Ａ）において第１トレンチ部３５ａから露出するソース電極３７のコンタクト部３７ａに電気的に接続されている。これにより、各ボディ接続領域５１は、ＳｉＣチップ２内においてソース接地されている。各ボディ接続領域５１は、第２トレンチ部３５ｂの一部を被覆し、ソース絶縁膜３６の一部を挟んでソース電極３７に対向していてもよい。

各ソース接続領域５２は、各セグメント部３４（第２セグメント部３４Ｂ）において第１トレンチ部３５ａから露出するソース電極３７のコンタクト部３７ａに電気的に接続されている。これにより、各ソース接続領域５２は、ＳｉＣチップ２内においてソース接地されている。各ソース接続領域５２は、第２トレンチ部３５ｂの一部を被覆し、ソース絶縁膜３６の一部を挟んでソース電極３７に対向していてもよい。

各トレンチ接続領域５３は、各トレンチソース構造３３の第１トレンチ部３５ａおよび第２トレンチ部３５ｂを被覆している。各トレンチ接続領域５３は、第１トレンチ部３５ａから露出するソース電極３７のコンタクト部３７ａに電気的に接続されている。これにより、各トレンチ接続領域５３は、ＳｉＣチップ２内においてソース接地されている。各トレンチ接続領域５３は、第２トレンチ部３５ｂ側においてソース絶縁膜３６の一部を挟んでソース電極３７に対向している。

各ウェル領域５４は、この形態では、ボディ領域２１、ソース領域２２、ボディ接続領域５１、ソース接続領域５２およびトレンチ接続領域５３を介してソース電極３７（コンタクト部３７ａ）に電気的に接続されている。

他の構造については前述のＳｉＣ半導体装置１と同様であるので、それらの説明は省略される。以上、ＳｉＣ半導体装置１４１によってもＳｉＣ半導体装置１に対して述べられた効果と同様の効果が奏される。また、ＳｉＣ半導体装置１４１では、ソース電極３７がソーストレンチ３５の開口側の領域においてソーストレンチ３５の側壁から露出したコンタクト部３７ａを有している。

また、ＳｉＣ半導体装置１４１は、ソース電極３７のコンタクト部３７ａに電気的に接続されたボディ接続領域５１を含む。これにより、ＳｉＣチップ２内においてボディ接続領域５１をソース接地させることができる。また、ＳｉＣ半導体装置１４１は、ソース電極３７のコンタクト部３７ａに電気的に接続されたソース接続領域５２を含む。これにより、ＳｉＣチップ２内においてソース接続領域５２をソース接地させることができる。

このように、ＳｉＣ半導体装置１４１によれば、ソース接地すべき半導体領域を、ソース電極３７のコンタクト部３７ａによってＳｉＣチップ２内においてソース接地させることができる。この形態では、ボディ領域２１、ソース領域２２、ボディ接続領域５１、ソース接続領域５２、トレンチ接続領域５３およびウェル領域５４がＳｉＣチップ２内においてソース電極３７に電気的に接続されている。このような構造は、アクティブ領域１１内の構造物のアライメントマージンを緩和する上で有効である。ＳｉＣ半導体装置１４１に係るトレンチソース構造３３は、第２～第５実施形態にも適用できる。

図１７は、図６に対応し、本発明の第７実施形態に係るＳｉＣ半導体装置１５１の構造を説明するための断面図である。以下、ＳｉＣ半導体装置１に対して述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。

図１７を参照して、ＳｉＣ半導体装置１５１では、ソース絶縁膜３６が、第１部分３８および第２部分３９を含み、第３部分４０を含まない。ソース絶縁膜３６の第１部分３８は、ソーストレンチ３５の開口端から第１主面３の表層部を露出させるように、ソーストレンチ３５の開口端から底壁側に間隔を空けてソーストレンチ３５の側壁を被覆している。ソース電極３７の側壁の一部は、ソーストレンチ３５の開口端においてソース絶縁膜３６から露出している。

ソース領域２２は、ソーストレンチ３５の開口端においてソーストレンチ３５の側壁から露出していてもよい。ボディ接続領域５１は、ソーストレンチ３５の開口端においてソーストレンチ３５の側壁から露出していてもよい。ソース接続領域５２は、ソーストレンチ３５の開口端においてソーストレンチ３５の側壁から露出していてもよい。トレンチ接続領域５３は、ソーストレンチ３５の開口端においてソーストレンチ３５の側壁から露出していてもよい。

各第１ソース開口６４は、この形態では、トレンチソース構造３３の第２幅Ｗ２を超える開口幅Ｗｏｐ（Ｗ２＜Ｗｏｐ）を有している。開口幅Ｗｏｐは、第２方向Ｙに沿う第１ソース開口６４の幅である。各第１ソース開口６４は、少なくともソース領域２２、ソース電極３７およびトレンチ接続領域５３を露出させていることが好ましい。各第１ソース開口６４は、ボディ接続領域５１、ソース接続領域５２を露出させていてもよい。

各第２ソース開口６５は、第１ソース開口６４と同様に、トレンチソース構造３３の第２幅Ｗ２を超える開口幅Ｗｏｐを有していてもよい。各第３ソース開口６６は、第１ソース開口６４と同様に、トレンチソース構造３３の第２幅Ｗ２を超える開口幅Ｗｏｐを有していてもよい。

ソース主面電極７３は、層間絶縁膜６０の上から複数の第１ソース開口６４、複数の第２ソース開口６５および複数の第３ソース開口６６に入り込み、複数のソース領域２２、複数のソース電極３７、複数のボディ接続領域５１、複数のソース接続領域５２および複数のトレンチ接続領域５３に電気的に接続されている。ソース主面電極７３（具体的には第１電極膜７４）は、各ソーストレンチ３５内においてソース電極３７の側壁の一部を被覆している。

以上、ＳｉＣ半導体装置１５１によってもＳｉＣ半導体装置１に対して述べられた効果と同様の効果が奏される。第１ソース開口６４、第２ソース開口６５および第３ソース開口６６が、トレンチソース構造３３の第２幅Ｗ２を超える開口幅Ｗｏｐをそれぞれ有している形態は、第１実施形態の他、第２～第６実施形態にも適用できる。たとえば、第５実施形態に係るＳｉＣ半導体装置１３１では、ライン状のソース開口１３２がトレンチソース構造３３の第２幅Ｗ２を超える開口幅Ｗｏｐを有していてもよい。

図１８は、図６に対応し、本発明の第８実施形態に係るＳｉＣ半導体装置１６１の構造を説明するための断面図である。以下、ＳｉＣ半導体装置１に対して述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。

図１８を参照して、ＳｉＣ半導体装置１６１は、ｐ型不純物が添加されたｐ型ポリシリコンを含むゲート電極２７を含む。ゲート電極２７は、具体的には、ｐ型ポリシリコンからなる。ゲート電極２７のｐ型ポリシリコンのｐ型不純物濃度は、１．０×１０^１８ｃｍ^－３以上１．０×１０^２２ｃｍ^－３以下であってもよい。ゲート電極２７のシート抵抗は、１０Ω／□以上５００Ω／□以下であってもよい。

ＳｉＣ半導体装置１６１は、ゲート電極２７と同一の導電材料を含むソース電極３７を含む。つまり、ソース電極３７は、ｐ型不純物が添加されたｐ型ポリシリコンを含む。ソース電極３７は、具体的には、ｐ型ポリシリコンからなる。ソース電極３７のｐ型ポリシリコンのｐ型不純物濃度は、１．０×１０^１８ｃｍ^－３以上１．０×１０^２２ｃｍ^－３以下であってもよい。ソース電極３７のシート抵抗は、１０Ω／□以上５００Ω／□以下であってもよい。

ＳｉＣ半導体装置１６１は、ゲート電極２７を被覆する第１低抵抗層１６２を含む。第１低抵抗層１６２は、ゲートトレンチ２５内においてゲート電極２７を被覆している。つまり、第１低抵抗層１６２は、トレンチゲート構造２３の一部を形成している。第１低抵抗層１６２は、ゲートトレンチ２５内においてゲート絶縁膜２６に接している。第１低抵抗層１６２は、ゲート絶縁膜２６の角部（つまり第３部分３０）に接していることが好ましい。

第１低抵抗層１６２は、ゲート電極２７のシート抵抗未満のシート抵抗を有する導電材料を含む。第１低抵抗層１６２のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。第１低抵抗層１６２は、１０μΩ・ｃｍ以上１１０μΩ・ｃｍ以下の比抵抗を有していることが好ましい。第１低抵抗層１６２は、この形態では、ゲート電極２７の表層部が金属とシリサイド化したポリサイド層（具体的にはｐ型ポリサイド層）からなる。つまり、第１低抵抗層１６２は、ゲート電極２７の表層部において当該ゲート電極２７と一体的に形成され、ゲート電極２７の電極面を形成している。

第１低抵抗層１６２は、ＴｉＳｉ、ＴｉＳｉ_２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ_２、ＭｏＳｉ_２およびＷＳｉ_２のうちの少なくとも１つを含んでいてもよい。第１低抵抗層１６２は、ＮｉＳｉ、ＣｏＳｉ_２およびＴｉＳｉ_２のうちの少なくとも１つを含むことが好ましい。第１低抵抗層１６２は、ＣｏＳｉ_２からなることが特に好ましい。

ＳｉＣ半導体装置１６１は、ソース電極３７を被覆する第２低抵抗層１６３を含む。第２低抵抗層１６３は、ソーストレンチ３５内においてソース電極３７を被覆している。つまり、第２低抵抗層１６３は、トレンチソース構造３３の一部を形成している。第２低抵抗層１６３は、ソーストレンチ３５内においてソース絶縁膜３６に接している。第２低抵抗層１６３は、ソース絶縁膜３６の角部（つまり第３部分４０）に接していることが好ましい。

第２低抵抗層１６３は、ソース電極３７のシート抵抗未満のシート抵抗を有する導電材料を含む。第２低抵抗層１６３のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。第２低抵抗層１６３は、１０μΩ・ｃｍ以上１１０μΩ・ｃｍ以下の比抵抗を有していることが好ましい。第２低抵抗層１６３は、この形態では、ソース電極３７の表層部が金属とシリサイド化したポリサイド層（具体的にはｐ型ポリサイド層）からなる。つまり、第２低抵抗層１６３は、ソース電極３７の表層部において当該ソース電極３７と一体的に形成され、ソース電極３７の電極面を形成している。

第２低抵抗層１６３は、ＴｉＳｉ、ＴｉＳｉ_２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ_２、ＭｏＳｉ_２およびＷＳｉ_２のうちの少なくとも１つを含んでいてもよい。第２低抵抗層１６３は、ＮｉＳｉ、ＣｏＳｉ_２およびＴｉＳｉ_２のうちの少なくとも１つを含むことが好ましい。第２低抵抗層１６３は、ＣｏＳｉ_２からなることが特に好ましい。第２低抵抗層１６３は、第１低抵抗層１６２と同一材料からなることが好ましい。

以上、ＳｉＣ半導体装置１６１によってもＳｉＣ半導体装置１に対して述べられた効果と同様の効果が奏される。また、ＳｉＣ半導体装置１６１は、ｐ型ポリシリコンを含むゲート電極２７、および、ゲート電極２７を被覆する第１低抵抗層１６２を含む。

ｐ型ポリシリコンを含むゲート電極２７によれば、ｎ型ポリシリコンの場合と比較して、ゲートトレンチ２５内のシート抵抗が増加する一方、ゲート閾値電圧Ｖｔｈを１Ｖ程度増加させることができる。第１低抵抗層１６２によれば、ゲート閾値電圧Ｖｔｈの低下を抑制しながら、ゲートトレンチ２５内の寄生抵抗を低下させることができる。よって、ＳｉＣ半導体装置１６１によれば、ゲート閾値電圧Ｖｔｈを増加させながら、ゲートトレンチ２５内の寄生抵抗を削減できる。

ＳｉＣ半導体装置１６１に係る第１低抵抗層１６２および第２低抵抗層１６３は、第１実施形態の他、第２～第７実施形態にも適用できる。第１低抵抗層１６２および第２低抵抗層１６３が第６実施形態に係るＳｉＣ半導体装置１４１に適用された場合、第２低抵抗層１６３は、ソース電極３７と共に第１トレンチ部３５ａに接するコンタクト部３７ａを形成する。つまり、第２低抵抗層１６３は、ソーストレンチ３５内においてボディ領域２１およびソース領域２２をソース接地する。

本発明の実施形態は、さらに他の形態で実施できる。たとえば、前述の各実施形態では、第１方向ＸがＳｉＣ単結晶のｍ軸方向であり、第２方向ＹがＳｉＣ単結晶のａ軸方向である例が説明されたが、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。つまり、第１側面５Ａおよび第２側面５Ｂ（ＳｉＣチップ２の２つの短辺）はＳｉＣ単結晶のｍ面によって形成され、第３側面５Ｃおよび第４側面５Ｄ（ＳｉＣチップ２の２つの長辺）はＳｉＣ単結晶のａ面によって形成されてもよい。この場合、オフ方向はＳｉＣ単結晶のａ軸方向であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、第１方向Ｘに係るｍ軸方向をａ軸方向に置き換え、第２方向Ｙに係るａ軸方向をｍ軸方向に置き換えることによって得られる。

前述の各実施形態において、ゲート主面電極７１の上に端子電極としてのゲートパッド電極が形成され、ソース主面電極７３の上に端子電極としてのソースパッド電極が形成されてもよい。この場合、ゲートパッド電極は、ゲート主面電極７１を被覆するＮｉめっき膜を含むことが好ましい。ゲートパッド電極は、Ｎｉめっき膜側からこの順に積層されたＰｄめっき膜およびＡｕめっき膜を含んでいてもよい。また、ソースパッド電極は、ソース主面電極７３を被覆するＮｉめっき膜を含むことが好ましい。ソースパッド電極は、Ｎｉめっき膜側からこの順に積層されたＰｄめっき膜およびＡｕめっき膜を含んでいてもよい。

前述の各実施形態において、ＳｉＣチップ２に代えてＳｉ単結晶からなるＳｉチップが採用されてもよい。つまり、前述の各実施形態に係るＳｉＣ半導体装置１、１０１、１１１、１２１、１３１、１４１、１５１、１６１に代えて、Ｓｉ半導体装置が採用されてもよい。

前述の各実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である例が説明されたが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。

前述の各実施形態において、ｎ型のドレイン領域６に代えてｐ型のコレクタ領域が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。この場合の具体的な構成は、前述の説明において、ＭＩＳＦＥＴの「ソース」をＩＧＢＴの「エミッタ」に置き換え、ＭＩＳＦＥＴの「ドレイン」をＩＧＢＴの「コレクタ」に置き換えることによって得られる。

以下、この明細書および図面から抽出される特徴の例を示す。以下の［Ａ１］～［Ａ２０］および［Ｂ１］～［Ｂ２０］は、微細化に寄与できる半導体装置を提供する。

［Ａ１］主面（３）を有する半導体チップ（２）と、前記主面（３）の表層部に形成された第１導電型（ｎ型）のドリフト領域（７）と、前記ドリフト領域（７）の表層部に形成された第２導電型（ｐ型）のボディ領域（２１）と、前記ボディ領域（２１）の表層部に形成された第１導電型（ｎ型）のソース領域（２２）と、前記ソース領域（２２）および前記ボディ領域（２１）を横切り、前記ドリフト領域（７）に至るように前記主面（３）に形成され、第１方向（Ｘ）に間隔を空けて配列された複数のトレンチソース構造（３３）と、前記ボディ領域（２１）に電気的に接続されるように前記ボディ領域（２１）の表層部において近接する２つの前記トレンチソース構造（３３）の間の領域に形成された第２導電型（ｐ型）のボディ接続領域（５１）と、前記ソース領域（２２）に電気的に接続されるように前記ボディ領域（２１）の表層部において前記ボディ接続領域（５１）とは異なる領域で近接する２つの前記トレンチソース構造（３３）の間の領域に形成された第１導電型（ｎ型）のソース接続領域（５２）と、を含む、半導体装置。

［Ａ２］前記ソース接続領域（５２）は、前記トレンチソース構造（３３）を挟んで前記第１方向（Ｘ）に前記ボディ接続領域（５１）に対向している、Ａ１に記載の半導体装置。

［Ａ３］複数の前記トレンチソース構造（３３）は、前記第１方向（Ｘ）に延びる帯状にそれぞれ形成されている、Ａ１またはＡ２に記載の半導体装置。

［Ａ４］前記ボディ接続領域（５１）は、前記ボディ領域（２１）の不純物濃度を超える不純物濃度を有している、Ａ１～Ａ３のいずれか一つに記載の半導体装置。

［Ａ５］前記ソース領域（２２）は、前記ドリフト領域（７）の不純物濃度を超える不純物濃度を有し、前記ソース接続領域（５２）は、前記ドリフト領域（７）の不純物濃度を超える不純物濃度を有している、Ａ１～Ａ４のいずれか一つに記載の半導体装置。

［Ａ６］前記ソース接続領域（５２）は、前記ソース領域（２２）の一部を利用して形成されている、Ａ１～Ａ５のいずれか一つに記載の半導体装置。

［Ａ７］複数の前記ボディ接続領域（５１）が形成され、複数の前記ソース接続領域（５２）が形成されている、Ａ１～Ａ６のいずれか一つに記載の半導体装置。

［Ａ８］複数の前記ソース接続領域（５２）は、前記第１方向（Ｘ）に沿って複数の前記ボディ接続領域（５１）と交互に形成されている、Ａ７に記載の半導体装置。

［Ａ９］前記ソース領域（２２）および前記ボディ領域（２１）を横切り、前記ドリフト領域（７）に至るように前記主面（３）に形成され、前記第１方向（Ｘ）にそれぞれ延び、前記第１方向（Ｘ）に交差する第２方向（Ｙ）に間隔を空けて前記主面（３）に配列された複数のトレンチゲート構造（２３）をさらに含み、複数の前記トレンチソース構造（３３）は、近接する２つの前記トレンチゲート構造（２３）の間で前記第１方向（Ｘ）に間隔を空けて配列されている、Ａ１～Ａ８のいずれか一つに記載の半導体装置。

［Ａ１０］前記ボディ接続領域（５１）は、複数の前記トレンチゲート構造（２３）から間隔を空けて形成されている、Ａ９に記載の半導体装置。

［Ａ１１］各前記トレンチソース構造（３３）は、各前記トレンチゲート構造（２３）よりも深く形成されている、Ａ９またはＡ１０に記載の半導体装置。

［Ａ１２］複数の前記トレンチゲート構造（２３）は、前記第１方向（Ｘ）にそれぞれ延びる複数のメサ部（２４）を前記主面（３）に区画し、複数の前記トレンチソース構造（３３）は、前記メサ部（２４）において前記メサ部（２４）の一部からなる複数のセグメント部（３４）を区画し、前記ボディ接続領域（５１）は、前記セグメント部（３４）に形成され、前記ソース接続領域（５２）は、前記ボディ接続領域（５１）が形成された前記セグメント部（３４）とは異なる前記セグメント部（３４）に形成されている、Ａ９～Ａ１１のいずれか一つに記載の半導体装置。

［Ａ１３］複数の前記セグメント部（３４）は、前記第１方向（Ｘ）に沿って交互に配列された複数の第１セグメント部（３４Ａ）および複数の第２セグメント部（３４Ｂ）を含み、複数の前記ボディ接続領域（５１）が、複数の前記第１セグメント部（３４Ａ）に形成され、複数の前記ソース接続領域（５２）が、複数の前記第２セグメント部（３４Ｂ）に形成されている、Ａ１２に記載の半導体装置。

［Ａ１４］複数の前記トレンチゲート構造（２３）は、前記第２方向（Ｙ）に第１間隔（Ｐ１）を空けて配列され、複数の前記トレンチソース構造（３３）は、前記第１方向（Ｘ）に前記第１間隔（Ｐ１）未満の第２間隔（Ｐ２）を空けて配列されている、Ａ９～Ａ１３のいずれか一つに記載の半導体装置。

［Ａ１５］前記ドリフト領域（７）の表層部において前記ボディ接続領域（５１）から少なくとも１つの前記トレンチソース構造（３３）の壁面に沿う領域に引き出された第２導電型（ｐ型）のトレンチ接続領域（５３）をさらに含む、Ａ１～Ａ１４のいずれか一つに記載の半導体装置。

［Ａ１６］前記トレンチ接続領域（５３）は、前記トレンチソース構造（３３）の側壁および底壁を被覆している、Ａ１５に記載の半導体装置。

［Ａ１７］前記トレンチ接続領域（５３）は、前記トレンチソース構造（３３）の壁面の一部を露出させるように前記トレンチソース構造（３３）の壁面を部分的に被覆している、Ａ１５またはＡ１６に記載の半導体装置。

［Ａ１８］前記ドリフト領域（７）の表層部において前記トレンチ接続領域（５３）を被覆するように少なくとも１つの前記トレンチソース構造（３３）の壁面に沿う領域に形成され、前記ボディ接続領域（５１）よりも不純物濃度の低い第２導電型（ｐ型）のウェル領域（５４）をさらに含む、Ａ１５～Ａ１７のいずれか一つに記載の半導体装置。

［Ａ１９］前記ウェル領域（５４）は、前記トレンチ接続領域（５３）を挟んで前記トレンチソース構造（３３）を被覆する部分、および、前記トレンチソース構造（３３）を直接被覆する部分を有している、Ａ１８に記載の半導体装置。

［Ａ２０］前記主面（３）の上に形成され、前記トレンチソース構造（３３）、前記ボディ接続領域（５１）および前記ソース接続領域（５２）を結ぶライン上で、前記トレンチソース構造（３３）、前記ボディ接続領域（５１）および前記ソース接続領域（５２）に電気的に接続されたソース主面電極（７３）をさらに含む、Ａ１～Ａ１９のいずれか一つに記載の半導体装置。

［Ｂ１］主面（３）を有するＳｉＣチップ（２）と、前記主面（３）の表層部に形成された第１導電型（ｎ型）のドリフト領域（７）と、前記ドリフト領域（７）の表層部に形成された第２導電型（ｐ型）のボディ領域（２１）と、前記ボディ領域（２１）の表層部に形成された第１導電型（ｎ型）のソース領域（２２）と、前記主面（３）に沿う第１方向（Ｘ）にそれぞれ延び、前記第１方向（Ｘ）に交差する第２方向（Ｙ）に間隔を空けて配列され、前記ソース領域（２２）および前記ボディ領域（２１）を貫通するように前記主面（３）に形成された複数のトレンチゲート構造（２３）と、近接する２つの前記トレンチゲート構造（２３）の間で前記ソース領域（２２）および前記ボディ領域（２１）を貫通するように前記主面（３）に形成され、前記第１方向（Ｘ）の一方側の一端部、および、前記第１方向（Ｘ）の他方側の他端部を有するトレンチソース構造（３３）と、前記ボディ領域（２１）に電気的に接続されるように前記ボディ領域（２１）の表層部において前記トレンチソース構造（３３）の一端部側の領域に形成された第２導電型（ｐ型）のボディ接続領域（５１）と、前記ソース領域（２２）に電気的に接続されるように前記ボディ領域（２１）の表層部において前記トレンチソース構造（３３）の他端部側の領域に形成された第１導電型（ｎ型）のソース接続領域（５２）と、を含む、ＳｉＣ半導体装置。

［Ｂ２］前記ソース接続領域（５２）は、前記トレンチソース構造（３３）を挟んで前記第１方向（Ｘ）に前記ボディ接続領域（５１）に対向している、Ｂ１に記載のＳｉＣ半導体装置。

［Ｂ３］前記ボディ接続領域（５１）は、複数の前記トレンチゲート構造（２３）から間隔を空けて形成されている、Ｂ１またはＢ２に記載のＳｉＣ半導体装置。

［Ｂ４］前記ボディ接続領域（５１）は、前記ボディ領域（２１）の不純物濃度を超える不純物濃度を有している、Ｂ１～Ｂ３のいずれか一つに記載のＳｉＣ半導体装置。

［Ｂ５］前記ソース領域（２２）は、前記ドリフト領域（７）の不純物濃度を超える不純物濃度を有し、前記ソース接続領域（５２）は、前記ドリフト領域（７）の不純物濃度を超える不純物濃度を有している、Ｂ１～Ｂ４のいずれか一つに記載のＳｉＣ半導体装置。

［Ｂ６］前記ソース接続領域（５２）は、前記ソース領域（２２）の一部を利用して形成されている、Ｂ１～Ｂ５のいずれか一つに記載のＳｉＣ半導体装置。

［Ｂ７］前記トレンチソース構造（３３）は、前記第１方向（Ｘ）に延びる帯状に形成されている、Ｂ１～Ｂ６のいずれか一つに記載のＳｉＣ半導体装置。

［Ｂ８］前記トレンチソース構造（３３）は、前記トレンチゲート構造（２３）よりも深く形成されている、Ｂ１～Ｂ７のいずれか一つに記載のＳｉＣ半導体装置。

［Ｂ９］複数の前記トレンチソース構造（３３）が、複数の前記トレンチゲート構造（２３）の間において前記第１方向（Ｘ）に間隔を空けて配列され、前記ボディ接続領域（５１）は、前記ボディ領域（２１）の表層部において近接する２つの前記トレンチソース構造（３３）によって区画された領域に形成され、前記ソース接続領域（５２）は、前記ボディ領域（２１）の表層部において前記ボディ接続領域（５１）とは異なる領域で近接する２つの前記トレンチソース構造（３３）によって区画された領域に形成されている、Ｂ１～Ｂ８のいずれか一つに記載のＳｉＣ半導体装置。

［Ｂ１０］複数の前記トレンチゲート構造（２３）は、前記第２方向（Ｙ）に第１間隔（Ｐ１）を空けて配列され、複数の前記トレンチソース構造（３３）は、前記第１方向（Ｘ）に前記第１間隔（Ｐ１）以下の第２間隔（Ｐ２）を空けて配列されている、Ｂ９に記載のＳｉＣ半導体装置。

［Ｂ１１］前記第２間隔（Ｐ２）は、各前記トレンチソース構造（３３）の前記第１方向（Ｘ）の長さ（Ｌ）未満である、Ｂ１０に記載のＳｉＣ半導体装置。

［Ｂ１２］前記主面（３）の表層部において前記ボディ接続領域（５１）に電気的に接続されるように前記ドリフト領域（７）において前記トレンチソース構造（３３）の壁面に沿う領域に形成された第２導電型（ｐ型）のトレンチ接続領域（５３）をさらに含む、Ｂ１～Ｂ１１のいずれか一つに記載のＳｉＣ半導体装置。

［Ｂ１３］前記トレンチ接続領域（５３）は、前記ボディ領域（２１）の不純物濃度を超える不純物濃度を有している、Ｂ１２に記載のＳｉＣ半導体装置。

［Ｂ１４］前記トレンチ接続領域（５３）は、前記トレンチソース構造（３３）の側壁および底壁を被覆している、Ｂ１２またはＢ１３に記載のＳｉＣ半導体装置。

［Ｂ１５］前記トレンチ接続領域（５３）は、前記トレンチソース構造（３３）の壁面の一部を露出させるように前記トレンチソース構造（３３）の壁面を部分的に被覆している、Ｂ１２～Ｂ１４のいずれか一つに記載のＳｉＣ半導体装置。

［Ｂ１６］前記ドリフト領域（７）において前記トレンチ接続領域（５３）を被覆するように前記トレンチソース構造（３３）の壁面に沿う領域に形成され、前記トレンチ接続領域（５３）の不純物濃度未満の不純物濃度を有する第２導電型（ｐ型）のウェル領域（５４）をさらに含む、Ｂ１２～Ｂ１５のいずれか一つに記載のＳｉＣ半導体装置。

［Ｂ１７］前記ウェル領域（５４）は、前記トレンチ接続領域（５３）を挟んで前記トレンチソース構造（３３）を被覆する部分、および、前記トレンチソース構造（３３）を直接被覆する部分を有している、Ｂ１６に記載のＳｉＣ半導体装置。

［Ｂ１８］前記主面（３）の上に形成され、前記トレンチソース構造（３３）、前記ボディ接続領域（５１）および前記ソース接続領域（５２）を結ぶライン上で、前記トレンチソース構造（３３）、前記ボディ接続領域（５１）および前記ソース接続領域（５２）に電気的に接続されたソース主面電極（７３）をさらに含む、Ｂ１～Ｂ１７のいずれか一つに記載のＳｉＣ半導体装置。

［Ｂ１９］前記トレンチソース構造（３３）、前記ボディ接続領域（５１）および前記ソース接続領域（５２）を露出させる１つまたは複数の開口（６４、６５、６６、１３２）を有し、前記主面（３）を被覆する層間絶縁膜（６０）をさらに含み、前記ソース主面電極（７３）は、前記層間絶縁膜（６０）の上に形成され、１つまたは複数の前記開口（６４、６５、６６、１３２）内において前記トレンチソース構造（３３）、前記ボディ接続領域（５１）および前記ソース接続領域（５２）に電気的に接続されている、Ｂ１８に記載のＳｉＣ半導体装置。

本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。

１ ＳｉＣ半導体装置（半導体装置）
２ ＳｉＣチップ（半導体チップ）
３ 第１主面
７ ドリフト領域
２１ ボディ領域
２２ ソース領域
２３ トレンチゲート構造
２４ メサ部
３３ トレンチソース構造
３４ セグメント部
３４Ａ 第１セグメント部
３４Ｂ 第２セグメント部
５１ ボディ接続領域
５２ ソース接続領域
５３ トレンチ接続領域
５４ ウェル領域
７３ ソース主面電極
１０１ ＳｉＣ半導体装置（半導体装置）
１１１ ＳｉＣ半導体装置（半導体装置）
１２１ ＳｉＣ半導体装置（半導体装置）
１３１ ＳｉＣ半導体装置（半導体装置）
１４１ ＳｉＣ半導体装置（半導体装置）
１５１ ＳｉＣ半導体装置（半導体装置）
１６１ ＳｉＣ半導体装置（半導体装置）
Ｐ１ 第１間隔
Ｐ２ 第２間隔
Ｘ 第１方向
Ｙ 第２方向

Claims (20)

1. 主面を有する半導体チップと、
   前記主面の表層部に形成された第１導電型のドリフト領域と、
   前記ドリフト領域の表層部に形成された第２導電型のボディ領域と、
   前記ボディ領域の表層部に形成された第１導電型のソース領域と、
   前記ソース領域および前記ボディ領域を横切り、前記ドリフト領域に至るように前記主面に形成され、第１方向に間隔を空けて配列された複数のトレンチソース構造と、
   前記ボディ領域に電気的に接続されるように前記ボディ領域の表層部において近接する２つの前記トレンチソース構造の間の領域に形成された第２導電型のボディ接続領域と、
   前記ソース領域に電気的に接続されるように前記ボディ領域の表層部において前記ボディ接続領域とは異なる領域で近接する２つの前記トレンチソース構造の間の領域に形成された第１導電型のソース接続領域と、を含む、半導体装置。
2. 前記ソース接続領域は、前記トレンチソース構造を挟んで前記第１方向に前記ボディ接続領域に対向している、請求項１に記載の半導体装置。
3. 複数の前記トレンチソース構造は、前記第１方向に延びる帯状にそれぞれ形成されている、請求項１または２に記載の半導体装置。
4. 前記ボディ接続領域は、前記ボディ領域の不純物濃度を超える不純物濃度を有している、請求項１～３のいずれか一項に記載の半導体装置。
5. 前記ソース領域は、前記ドリフト領域の不純物濃度を超える不純物濃度を有し、
   前記ソース接続領域は、前記ドリフト領域の不純物濃度を超える不純物濃度を有している、請求項１～４のいずれか一項に記載の半導体装置。
6. 前記ソース接続領域は、前記ソース領域の一部を利用して形成されている、請求項１～５のいずれか一項に記載の半導体装置。
7. 複数の前記ボディ接続領域が形成され、
   複数の前記ソース接続領域が形成されている、請求項１～６のいずれか一項に記載の半導体装置。
8. 複数の前記ソース接続領域は、前記第１方向に沿って複数の前記ボディ接続領域と交互に形成されている、請求項７に記載の半導体装置。
9. 前記ソース領域および前記ボディ領域を横切り、前記ドリフト領域に至るように前記主面に形成され、前記第１方向にそれぞれ延び、前記第１方向に交差する第２方向に間隔を空けて前記主面に配列された複数のトレンチゲート構造をさらに含み、
   複数の前記トレンチソース構造は、近接する２つの前記トレンチゲート構造の間で前記第１方向に間隔を空けて配列されている、請求項１～８のいずれか一項に記載の半導体装置。
10. 前記ボディ接続領域は、複数の前記トレンチゲート構造から間隔を空けて形成されている、請求項９に記載の半導体装置。
11. 各前記トレンチソース構造は、各前記トレンチゲート構造よりも深く形成されている、請求項９または１０に記載の半導体装置。
12. 複数の前記トレンチゲート構造は、前記第１方向にそれぞれ延びる複数のメサ部を前記主面に区画し、
    複数の前記トレンチソース構造は、前記メサ部において前記メサ部の一部からなる複数のセグメント部を区画し、
    前記ボディ接続領域は、前記セグメント部に形成され、
    前記ソース接続領域は、前記ボディ接続領域が形成された前記セグメント部とは異なる前記セグメント部に形成されている、請求項９～１１のいずれか一項に記載の半導体装置。
13. 複数の前記セグメント部は、前記第１方向に沿って交互に配列された複数の第１セグメント部および複数の第２セグメント部を含み、
    複数の前記ボディ接続領域が、複数の前記第１セグメント部に形成され、
    複数の前記ソース接続領域が、複数の前記第２セグメント部に形成されている、請求項１２に記載の半導体装置。
14. 複数の前記トレンチゲート構造は、前記第２方向に第１間隔を空けて配列され、
    複数の前記トレンチソース構造は、前記第１方向に前記第１間隔未満の第２間隔を空けて配列されている、請求項９～１３のいずれか一項に記載の半導体装置。
15. 前記ドリフト領域の表層部において前記ボディ接続領域から少なくとも１つの前記トレンチソース構造の壁面に沿う領域に引き出された第２導電型のトレンチ接続領域をさらに含む、請求項１～１４のいずれか一項に記載の半導体装置。
16. 前記トレンチ接続領域は、前記トレンチソース構造の側壁および底壁を被覆している、請求項１５に記載の半導体装置。
17. 前記トレンチ接続領域は、前記トレンチソース構造の壁面の一部を露出させるように前記トレンチソース構造の壁面を部分的に被覆している、請求項１５または１６に記載の半導体装置。
18. 前記ドリフト領域の表層部において前記トレンチ接続領域を被覆するように少なくとも１つの前記トレンチソース構造の壁面に沿う領域に形成され、前記ボディ接続領域よりも不純物濃度の低い第２導電型のウェル領域をさらに含む、請求項１５～１７のいずれか一項に記載の半導体装置。
19. 前記ウェル領域は、前記トレンチ接続領域を挟んで前記トレンチソース構造を被覆する部分、および、前記トレンチソース構造を直接被覆する部分を有している、請求項１８に記載の半導体装置。
20. 前記主面の上に形成され、前記トレンチソース構造、前記ボディ接続領域および前記ソース接続領域を結ぶライン上で、前記トレンチソース構造、前記ボディ接続領域および前記ソース接続領域に電気的に接続されたソース主面電極をさらに含む、請求項１～１９のいずれか一項に記載の半導体装置。

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