JP7683310B2

JP7683310B2 - 半導体装置

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Publication number: JP7683310B2
Application number: JP2021082801A
Authority: JP
Inventors: 淳平高石; 祐介増元
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2021-05-14
Filing date: 2021-05-14
Publication date: 2025-05-27
Anticipated expiration: 2041-05-14
Also published as: WO2022239550A1; JP2022175970A; US20240021721A1

Description

本発明は、半導体基板の表面電極に電気接続部材が接続された半導体装置に関するものである。

この電気接続部材は、半導体素子の表面電極を外部の回路に接続するとともに、放熱によって半導体素子の温度上昇を低減する役割を担っている。

このような電気接続部材を備える半導体装置では、半導体素子のうち、電気接続部材に接続された部分と、その外側の部分との間に熱抵抗差が生じる。そして、この熱抵抗差が電流正帰還を助長することで耐量が低下し、素子破壊が起こるおそれがある。これについて、電気接続部材の外側のセルを間引くことで、熱集中を緩和する技術が提案されている（例えば、特許文献１参照）。

特許第４９８４４８５号公報

しかしながら、このようにセルを間引くと、通常動作時のオン抵抗が上がり、電力損失が大きくなる。

本発明は上記点に鑑みて、オン抵抗の増加を抑制しつつ耐量を向上させることが可能な半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体装置であって、基板（１１）、基板の表面側に形成された表面電極（１９）、基板の裏面側に形成された裏面電極（２０）、および基板の表面側に形成された複数のゲート電極（１７）を有し、複数のゲート電極への電圧の印加によって、表面電極と裏面電極との間の通電と遮断とが制御される半導体素子（４）と、複数のゲート電極に印加する電圧を出力する駆動回路（２６）と複数のゲート電極とを接続する接続回路（２７）を有する制御回路（２４）と、半導体素子の表面側に載置され、表面電極に電気的に接続された電気接続部材（６）と、を備え、複数のゲート電極は、第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）を含んでおり、半導体素子のセル領域（７）のうち、第１ゲート電極に電圧が印加されることによって表面電極と裏面電極との間に電流が流れる領域を第１セル領域（７ａ）とし、第２ゲート電極に電圧が印加されることによって表面電極と裏面電極との間に電流が流れる領域を第２セル領域（７ｂ）として、半導体素子および制御回路は、第１セル領域および第２セル領域に流れる電流を遮断する際に、第１セル領域と第２セル領域との間で電流遮断の時間差が生じる構成とされており、第１ゲート電極および第２ゲート電極は、それぞれストライプ状に形成されており、複数の第１ゲート電極のかたまりと、１つまたは複数の第２ゲート電極のかたまりとが交互に並んでいる。

これによれば、通常動作時には第１、第２セル領域の両方を動作させ、電流の遮断時には一方のセル領域で先に電流を遮断して擬似的にセルの数を減らすことができる。したがって、通常動作時のオン抵抗の増加を抑制しつつ、遮断時の電流正帰還による温度上昇を低減し、半導体素子の耐量を向上させることができる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかる半導体装置の側面図である。第１実施形態にかかる半導体装置の上面図である。図２のIII－III断面図である。第１実施形態にかかる半導体装置を用いた負荷駆動回路の回路図である。半導体素子および制御回路の回路図である。ゲート電圧とドレイン電流との関係を示す図である。第２実施形態にかかる半導体装置の上面図である。第３実施形態にかかる半導体装置の上面図である。第４実施形態にかかる半導体装置の上面図である。第５実施形態における半導体素子および制御回路の回路図である。第５実施形態における半導体素子および制御回路の回路図である。第６実施形態における半導体素子および制御回路の回路図である。第６実施形態における半導体素子および制御回路の回路図である。第７実施形態における半導体素子の断面図である。第７実施形態における半導体素子および制御回路の回路図である。第８実施形態における半導体素子および制御回路の回路図である。他の実施形態にかかる半導体装置の上面図である。他の実施形態にかかる半導体装置の上面図である。他の実施形態にかかる半導体装置の側面図である。他の実施形態にかかる半導体装置の上面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。図１に示す本実施形態の半導体装置１は、例えば車両ＥＣＵ等の電気負荷に電力を供給する負荷駆動回路で用いられるものである。ＥＣＵはElectronic Control Unitの略である。半導体装置１は、リードフレーム２と、はんだ３と、半導体素子４と、はんだ５と、電気接続部材６とを備えている。

リードフレーム２は、半導体素子４を支持する板状の部材であり、銅等の導電性材料で構成されている。リードフレーム２の表面には、はんだ３によって半導体素子４の裏面が接合されている。

半導体素子４は、ＭＯＳＦＥＴ、ＩＧＢＴ等の、電圧印加により通電・遮断状態を制御するスイッチング素子である。ＭＯＳＦＥＴはMetal Oxide Semiconductor Field Effect Transistorの略である。ＩＧＢＴはInsulated Gate Bipolar Transistorの略である。

本実施形態では、半導体素子４が、表面側にソース電極およびゲート電極が形成され、裏面にドレイン電極が形成されたトレンチゲート型のＤＭＯＳ素子である場合について説明する。ＤＭＯＳはDouble-Diffused MOSFETの略である。半導体素子４の表面には、はんだ５によって電気接続部材６の裏面が接合されている。

電気接続部材６は、半導体素子４のソース電極をリードフレーム２の図示しないリード部に接続するものであり、銅等の導電性材料で構成されている。また、電気接続部材６は、半導体素子４の熱を放散させ、半導体素子４の温度上昇を抑制するための役割も備えている。本実施形態の電気接続部材６は、放熱板、ヒートスプレッダ、クリップ等と呼ばれるものであり、矩形板状の端部が半導体素子４の表面側に載置されている。

半導体素子４の詳細な構成について説明する。図２に示すように、半導体素子４は、四角形状のセル領域７を囲むように外周領域８が配置された構造とされている。セル領域７には、図３に示すトレンチゲート型のＤＭＯＳが多数形成されており、外周領域８には、後述するゲート電極１７に接続されたゲートパッド９が形成されている。

はんだ５および電気接続部材６は、セル領域７の一部の領域を覆うように配置されており、主にこの領域、すなわち、半導体素子４のうち電気接続部材６の下部に位置する部分において放熱が行われる。この放熱が行われる領域を放熱領域１０とする。本実施形態では、放熱領域１０はセル領域７の内周部における矩形状の領域とされている。

図３に示すように、半導体素子４は、基板１１と、ｎ型エピタキシャル層１２と、ｐ型高不純物層１３と、ｎ^＋型ソース領域１４と、トレンチ１５と、ゲート絶縁膜１６と、ゲート電極１７と、層間絶縁膜１８と、ソース電極１９と、ドレイン電極２０とを備えている。

基板１１は、例えばシリコンで構成されている。基板１１の表面にはｎ型エピタキシャル層１２が形成されている。半導体素子４では、ｎ型エピタキシャル層１２の上にＤＭＯＳ等を構成する各部が形成されている。

ｎ型エピタキシャル層１２の表層部には、ｐ型高不純物層１３が形成されている。ｐ型高不純物層１３は、ｎ型エピタキシャル層１２の表面から所定深さまでｐ型不純物をイオン注入することで形成される。ｐ型高不純物層１３は、ｐ型ボディ層として機能するとともにＭＯＳＦＥＴのチャネルを形成するｐ型チャネル層としても機能する。

ｐ型高不純物層１３の表層部の一部には、ｎ^＋型ソース領域１４が形成されている。ｎ^＋型ソース領域１４は、ｐ型高不純物層１３の表面から所定深さまでｎ型不純物をイオン注入することで形成される。ｎ^＋型ソース領域１４は複数形成されており、複数のｎ^＋型ソース領域１４は、基板１１の表面と平行な一方向を長手方向として、ストライプ状に形成されている。

半導体素子４のうちｎ^＋型ソース領域１４が形成された部分には、トレンチ１５が形成されている。トレンチ１５は、ｎ^＋型ソース領域１４およびｐ型高不純物層１３を貫通してｎ型エピタキシャル層１２に達するように形成されている。トレンチ１５は、ｎ^＋型ソース領域１４に対応して複数形成されており、複数のトレンチ１５は、ｎ^＋型ソース領域１４と同方向を長手方向として、ストライプ状に形成されている。

トレンチ１５の内壁面には、酸化膜等によってゲート絶縁膜１６が形成されている。基板１１の表面側には、ゲート絶縁膜１６の表面においてトレンチ１５を埋め込むように、ゲート電極１７が形成されている。ゲート電極１７は、図示しないゲート配線層によってゲートパッド９に接続されている。

後述するように、半導体素子４の表面、裏面にはソース電極１９、ドレイン電極２０が形成されている。そして、ゲートパッド９および図示しないゲート配線層を介してゲート電極１７にゲート電圧が印加されると、ｐ型高不純物層１３のうちトレンチ１５の側面に接する部分にチャネルが形成され、ソース電極１９とドレイン電極２０との間にドレイン電流が流れる。

ゲート電極１７はｎ^＋型ソース領域１４、トレンチ１５に対応して複数形成されており、複数のゲート電極１７は第１ゲート電極１７ａと第２ゲート電極１７ｂとを含んでいる。セル領域７のうち、第１ゲート電極１７ａに電圧を印加することによってソース電極１９とドレイン電極２０との間に電流が流れる領域を第１セル領域７ａとする。また、セル領域７のうち、第２ゲート電極１７ｂに電圧を印加することによってソース電極１９とドレイン電極２０との間に電流が流れる領域を第２セル領域７ｂとする。

図２に示すように、第１ゲート電極１７ａおよび第２ゲート電極１７ｂは、交互に並ぶようにストライプ状に形成されている。そして、第１セル領域７ａおよび第２セル領域７ｂは、第１ゲート電極１７ａおよび第２ゲート電極１７ｂの延設方向に沿って、交互に並ぶようにストライプ状に形成されている。

外周領域８には複数のゲートパッド９が形成されている。第１ゲート電極１７ａと第２ゲート電極１７ｂは別々のゲートパッド９に接続されており、第１ゲート電極１７ａと第２ゲート電極１７ｂとを互いに異なる経路で後述する駆動回路２６に接続することが可能とされている。

ゲート電極１７上には、層間絶縁膜１８が形成されている。層間絶縁膜１８には、ゲート電極１７を覆い、ｐ型高不純物層１３およびｎ^＋型ソース領域１４の表面を露出させるように、コンタクトホールが設けられている。ソース電極１９は、層間絶縁膜１８を覆い、層間絶縁膜１８のコンタクトホールを介してｐ型高不純物層１３およびｎ^＋型ソース領域１４と接するように、基板１１の表面側に形成されている。ソース電極１９は、表面電極に相当する。

ソース電極１９は、セル領域７全体に形成されており、外縁部が図示しない保護膜によって覆われている。外縁部よりも内側の領域は保護膜から露出しており、この領域が外部接続用のソースパッドとされる。半導体素子４は、このソースパッドにおいて、はんだ５を介して電気接続部材６に電気的に接続されている。そして、ソース電極１９からはんだ５を介して電気接続部材６に熱が移動することで、半導体素子４の温度上昇が抑制される。

基板１１の裏面側、すなわちｎ型エピタキシャル層１２とは反対側の面には、ドレイン電極２０が形成されている。ドレイン電極２０は、裏面電極に相当する。このような構造により、セル領域７におけるＭＯＳＦＥＴが構成されており、ゲート電極１７への電圧の印加によって、ソース電極１９とドレイン電極２０との間の通電と遮断とが制御される。

半導体装置１を用いた負荷駆動回路について説明する。図４に示す負荷駆動回路は、電源から電気負荷に供給される電流のオンとオフを半導体素子４によって切り替えるように構成されている。負荷駆動回路は、半導体素子４と、電源２１と、配線２２と、負荷２３と、制御回路２４とで構成されている。

電源２１は、配線２２によって半導体素子４のドレイン電極２０に接続されている。半導体素子４のソース電極１９には、負荷２３が接続されている。図４に示すダイオード２５は、半導体素子４のｎ型エピタキシャル層１２とｐ型高不純物層１３とで構成された寄生ダイオードである。半導体素子４のゲート電極１７は、制御回路２４に接続されている。

制御回路２４は、複数のゲート電極１７に電圧を印加するものであり、駆動回路２６と、接続回路２７とで構成されている。駆動回路２６は、複数のゲート電極１７に印加する電圧を出力するものである。駆動回路２６は、接続回路２７を介して複数のゲート電極１７に接続されている。半導体装置１は、制御回路２４のうち接続回路２７を備えている。駆動回路２６については、半導体装置１に備えられていてもよいし、半導体装置１の外部に設けられていてもよい。

半導体素子４および制御回路２４は、第１セル領域７ａおよび第２セル領域７ｂに流れる電流を遮断する際に、第１セル領域７ａと第２セル領域７ｂとの間で電流遮断の時間差が生じる構成とされている。

具体的には、半導体素子４および制御回路２４は、第１セル領域７ａおよび第２セル領域７ｂに流れる電流を遮断する際に、第１セル領域７ａにおいて第２セル領域７ｂよりも先にドレイン電流が遮断される構成とされている。そして、第１セル領域７ａは、半導体素子４のうち電気接続部材６の下部に位置する部分の外側を含むように形成されており、第２セル領域７ｂは、半導体素子４のうち電気接続部材６の下部に位置する部分を含むように形成されている。

図２に示すように、本実施形態では、半導体素子４のうち電気接続部材６の下部に位置する部分、すなわち放熱領域１０と、放熱領域１０の外側とにおいて、第１セル領域７ａと第２セル領域７ｂの両方が形成されている。

本実施形態では、接続回路２７は第１セル領域７ａと第２セル領域７ｂとの間に導通抵抗の差が生じるように構成されており、これにより電流遮断の時間差が生じるようになっている。具体的には、第１ゲート電極１７ａと第２ゲート電極１７ｂは、接続回路２７によって、異なる経路で駆動回路２６に接続されている。そして、接続回路２７のうち第１ゲート電極１７ａと駆動回路２６とを接続する部分と、第２ゲート電極１７ｂと駆動回路２６とを接続する部分とで、抵抗値の差が設けられている。

例えば、図４に示すように、接続回路２７は、第１ゲート電極１７ａと駆動回路２６とを短絡する回路と、第２ゲート電極１７ｂと駆動回路２６とを抵抗体２８を介して接続する回路とで構成されている。

あるいは、図５に示すように、第１ゲート電極１７ａと駆動回路２６とは抵抗体２９を介して接続されており、第２ゲート電極１７ｂと駆動回路２６とは抵抗体３０を介して接続されている。そして、抵抗体２９、抵抗体３０の抵抗値をそれぞれＲ１、Ｒ２として、Ｒ１＜Ｒ２とされている。抵抗体２９、抵抗体３０は、それぞれ第１抵抗体、第２抵抗体に相当する。

このように、第２ゲート電極１７ｂのゲート抵抗値を第１ゲート電極１７ａよりも大きくすることで、駆動回路２６から複数のゲート電極１７に印加する電圧をオフにしたときに、第１セル領域７ａのドレイン電流が第２セル領域７ｂよりも先に遮断される。すなわち、半導体素子４上のセルが擬似的に間引かれた状態になる。

図６は、第１セル領域７ａのみを動作させた場合と、第１セル領域７ａおよび第２セル領域７ｂの両方を動作させた場合のゲート電圧とドレイン電流との関係を示す。図６において、実線、破線は、それぞれ第１セル領域７ａのみを動作させた場合の室温時、高温時のゲート電圧とドレイン電流との関係を示す。一点鎖線、二点鎖線は、それぞれ第１セル領域７ａおよび第２セル領域７ｂの両方を動作させた場合の室温時、高温時のゲート電圧とドレイン電流との関係を示す。

図６の矢印で示すように、第１セル領域７ａのみを動作させた場合、すなわちセルを擬似的に間引いた場合には、遮断時の動作領域において、第１セル領域７ａ、第２セル領域７ｂの両方を動作させた場合に比べて、室温時と高温時のドレイン電流の差が小さくなる。このように、セルを間引くことで、室温時と高温時のドレイン電流の差が小さくなり、電流正帰還による温度上昇を低減することができる。

半導体素子４と負荷２３との間で地絡が発生すると、駆動回路２６は半導体素子４へ制御信号を送り、ゲート電極１７の電圧を下げることで、負荷２３へ供給される電流を遮断する。このとき、半導体素子４において、放熱領域１０の内側と外側との間に熱抵抗差があるため、この熱抵抗差が電流正帰還を助長することで耐量が低下し、素子破壊が起こるおそれがある。これについて、放熱領域１０の外側におけるセルの数を減らすことで、熱集中を緩和し、電流正帰還による温度上昇を低減する方法がある。しかしながら、このようにセルを間引くと、通常動作時のオン抵抗が上がり、電力損失が大きくなる。

これに対して、本実施形態では、通常動作時には第１セル領域７ａと第２セル領域７ｂの両方を動作させている。そして、ドレイン電流の遮断時には一方のセル領域が先に遮断されるようにして、擬似的にセルの数を減らしている。したがって、通常動作時のオン抵抗の増加を抑制しつつ、遮断時の電流正帰還による温度上昇を低減し、半導体素子４の耐量を向上させることができる。

また、上記実施形態によれば、以下のような効果を得ることができる。

（１）半導体素子４および制御回路２４は、第１セル領域７ａおよび第２セル領域７ｂに流れる電流を遮断する際に、第１、第２セル領域７ａ、７ｂ間の導通抵抗の差によって、第１セル領域７ａにおいて第２セル領域７ｂよりも先に電流が遮断される構成とされている。

そして、電気接続部材６は、基板１１の表面側の一部を覆うように載置されており、第１セル領域７ａは、半導体素子４のうち電気接続部材６の下部に位置する部分の外側を含むように形成されている。また、第２セル領域７ｂは、半導体素子４のうち電気接続部材６の下部に位置する部分を含むように形成されている。

このように、先にドレイン電流が遮断される第１セル領域７ａを放熱領域１０の外側に配置することで、電流正帰還による温度上昇をさらに低減することができる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して第１セル領域７ａ、第２セル領域７ｂの配置を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態では、半導体素子４のうち電気接続部材６の下部に位置する部分には、第１セル領域７ａおよび第２セル領域７ｂのうち第２セル領域７ｂのみが形成されている。半導体素子４のうち電気接続部材６の下部に位置する部分の外側には、第１セル領域７ａおよび第２セル領域７ｂの両方が形成されている。

具体的には、図７に示すように、放熱領域１０では第２セル領域７ｂがストライプ状に形成されており、放熱領域１０の外側では第１セル領域７ａと第２セル領域７ｂとが交互にストライプ状に形成されている。

本実施形態は、第１実施形態と同様の構成および作動からは第１実施形態と同様の効果を得ることができる。

（１）半導体素子４のうち電気接続部材６の下部に位置する部分には、第１セル領域７ａおよび第２セル領域７ｂのうち第２セル領域７ｂのみが形成されている。また、半導体素子４のうち電気接続部材６の下部に位置する部分の外側には、第１セル領域７ａおよび第２セル領域７ｂが形成されている。これにより、放熱領域１０の外部でのみ遮断時にセルの数が擬似的に減るため、電流正帰還による温度上昇を効率的に低減することができる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対して第１セル領域７ａ、第２セル領域７ｂの数を変更したものであり、その他については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。

本実施形態では、複数の第１セル領域７ａと１つの第２セル領域７ｂとが交互にストライプ状に形成されている。具体的には、図８に示すように、放熱領域１０の外側において、３つの第１セル領域７ａのかたまりと１つの第２セル領域７ｂとが交互に並んでいる。

本実施形態は、第１、第２実施形態と同様の構成および作動からは第１、第２実施形態と同様の効果を得ることができる。

（１）複数の第１セル領域７ａと１つの第２セル領域７ｂとが交互に並んでいる。このような構成では、半導体素子４が微細な構造である場合に、１つの第１セル領域７ａと１つの第２セル領域７ｂとが交互に並んだ構成に比べて、半導体素子４の製造が容易になる。

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対して接続回路２７の配置を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態では、接続回路２７は、半導体素子４のうちセルが配置されていない領域に形成されている。具体的には、図９に示すように、接続回路２７は、外周領域８のうちセル領域７およびゲートパッド９から離れた場所に配置されている。

（１）接続回路２７は、半導体素子４のうちセルが配置されていない領域に形成されている。このように、半導体素子４のセルと接続回路２７とを１つの基板上に形成することで、半導体装置１を用いた回路の構成が簡素化される。

（第５実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対して接続回路２７の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態では、ツェナーダイオードを用いて第１セル領域７ａと第２セル領域７ｂとの間に電流遮断の時間差を生じさせている。

例えば、図１０に示すように、接続回路２７は抵抗体２９、３０に加えて双方向のツェナーダイオード３１を備えている。Ｒ１とＲ２は互いに等しい値とされている。なお、Ｒ１とＲ２とが互いに等しいことには、これらが完全に等しいことだけでなく、略等しいことも含まれる。

第２ゲート電極１７ｂとドレイン電極２０とは、ツェナーダイオード３１を介して接続されている。第２ゲート電極１７ｂからドレイン電極２０の電位を見たときのツェナーダイオード３１のブレークダウン電圧は、半導体素子４の通常動作時に第２ゲート電極１７ｂに印加される電圧よりも大きくされている。

このような構成では、遮断時に第１セル領域７ａでゲート電圧が下がる一方、第２セル領域７ｂではツェナーダイオード３１により電圧が与えられるため、第２セル領域７ｂでは第１セル領域７ａよりも遮断が遅くなる。

あるいは、図１１に示すように、接続回路２７は抵抗体２９、３０に加えて双方向のツェナーダイオード３２、３３を備えている。Ｒ１とＲ２は互いに等しい値とされている。第１ゲート電極１７ａとドレイン電極２０とは、ツェナーダイオード３２を介して接続されており、第２ゲート電極１７ｂとドレイン電極２０とは、ツェナーダイオード３３を介して接続されている。

第１ゲート電極１７ａからドレイン電極２０の電位を見たときのツェナーダイオード３２のブレークダウン電圧は、半導体素子４の通常動作時に第１ゲート電極１７ａに印加される電圧よりも大きい。また、第２ゲート電極１７ｂからドレイン電極２０の電位を見たときのツェナーダイオード３３のブレークダウン電圧は、半導体素子４の通常動作時に第２ゲート電極１７ｂに印加される電圧よりも大きい。

ツェナーダイオード３３のドレイン電極２０側から見たブレークダウン電圧は、ツェナーダイオード３２のドレイン電極２０側から見たブレークダウン電圧よりも小さい。ツェナーダイオード３２、ツェナーダイオード３３は、第１ツェナーダイオード、第２ツェナーダイオードに相当する。

このような構成では、遮断時にツェナーダイオード３２、３３により第１セル領域７ａ、第２セル領域７ｂの両方で電圧が与えられる。しかしながら、ツェナーダイオード３３のブレークダウン電圧がツェナーダイオード３２よりも小さいため、第２セル領域７ｂでは第１セル領域７ａよりも遮断が遅くなる。

（第６実施形態）
第６実施形態について説明する。本実施形態は、第１実施形態に対して接続回路２７の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態では、遅延回路を用いて第１セル領域７ａと第２セル領域７ｂとの間に電流遮断の時間差を生じさせている。

例えば、図１２に示すように、接続回路２７は抵抗体２９、３０に加えて抵抗体３４、コンデンサ３５を備えている。Ｒ１とＲ２は互いに等しい値とされている。第２ゲート電極１７ｂとソース電極１９とは、抵抗体３４とコンデンサ３５とが直列に接続された回路を介して接続されている。抵抗体３４は第３抵抗体に相当する。

このような構成では、遮断時に第１セル領域７ａでゲート電圧が下がる一方、第２セル領域７ｂでは抵抗体３４、コンデンサ３５で構成された遅延回路により電圧低下が遅れるため、第２セル領域７ｂでは第１セル領域７ａよりも遮断が遅くなる。

あるいは、図１３に示すように、接続回路２７は抵抗体２９、３０に加えて抵抗体３６、コンデンサ３７、抵抗体３８、コンデンサ３９を備えている。Ｒ１とＲ２は互いに等しい値とされている。第１ゲート電極１７ａとソース電極１９とは、抵抗体３６とコンデンサ３７とが直列に接続された回路を介して接続されており、第２ゲート電極１７ｂとソース電極１９とは、抵抗体３８とコンデンサ３９とが直列に接続された回路を介して接続されている。

コンデンサ３９の静電容量は、コンデンサ３７の静電容量よりも大きくされている。抵抗体３６、抵抗体３８はそれぞれ第４抵抗体、第５抵抗体に相当し、コンデンサ３７、コンデンサ３９はそれぞれ第１コンデンサ、第２コンデンサに相当する。

このような構成では、遮断時に抵抗体３６、コンデンサ３７で構成された遅延回路と、抵抗体３８、コンデンサ３９で構成された遅延回路とによって、第１セル領域７ａ、第２セル領域７ｂの両方で電圧低下が遅れる。しかしながら、コンデンサ３９の静電容量がコンデンサ３７よりも大きいため、第２セル領域７ｂでは第１セル領域７ａよりも遮断が遅くなる。

（第７実施形態）
第７実施形態について説明する。本実施形態は、第１実施形態に対して半導体素子４および接続回路２７の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態では、第１ゲート電極１７ａと第２ゲート電極１７ｂとで閾値電圧に差を持たせることで、第１セル領域７ａと第２セル領域７ｂとの間に電流遮断の時間差を生じさせている。

閾値電圧は、ゲート絶縁膜１６の厚さによって調整することができる。すなわち、図１４に示すように、第１ゲート電極１７ａが形成されたトレンチ１５内のゲート絶縁膜１６を、第２ゲート電極１７ｂが形成されたトレンチ１５内のゲート絶縁膜１６よりも厚く形成する。これにより、第１セル領域７ａの閾値電圧が第２セル領域７ｂよりも大きくなる。

このような構成では、第１セル領域７ａと第２セル領域７ｂとを同じ構成の回路で駆動回路２６に接続することができる。例えば、図１５に示すように、接続回路２７は、第１ゲート電極１７ａと第２ゲート電極１７ｂとを駆動回路２６に短絡させる構成とされる。

あるいは、接続回路２７は図５に示す構成とされ、Ｒ１＝Ｒ２とされる。あるいは、接続回路２７は図１１に示す構成とされ、ツェナーダイオード３２、３３のブレークダウン電圧をそれぞれＶｚ１、Ｖｚ２として、Ｒ１＝Ｒ２、Ｖｚ１＝Ｖｚ２とされる。なお、Ｖｚ１とＶｚ２とが互いに等しいことには、これらが完全に等しいことだけでなく、略等しいことも含まれる。

（第８実施形態）
第８実施形態について説明する。本実施形態は、第１実施形態に対して制御回路２４の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態では、駆動回路２６の駆動能力によって、第１セル領域７ａと第２セル領域７ｂとの間に電流遮断の時間差を生じさせている。図１６に示すように、本実施形態では２つの駆動回路２６が配置されている。２つの駆動回路２６をそれぞれ第１駆動回路２６ａ、第２駆動回路２６ｂとする。

第１駆動回路２６ａは接続回路２７によって第１ゲート電極１７ａに短絡されており、第２駆動回路２６ｂは接続回路２７によって第２ゲート電極１７ｂに短絡されている。第１駆動回路２６ａは第２駆動回路２６ｂよりも駆動能力が高くされている。

第１駆動回路２６ａの駆動能力を第２駆動回路２６ｂよりも高くすることで、第１駆動回路２６ａと第２駆動回路２６ｂとで同時にオフ信号を出力した場合には、第１セル領域７ａでは第２セル領域７ｂよりも早くゲート電圧が低下し、ドレイン電流が遮断される。なお、第１セル領域７ａで第２セル領域７ｂよりも早くドレイン電流が遮断されるのであれば、第２駆動回路２６ｂにおいて第１駆動回路２６ａよりも先にオフ信号を出力してもよい。

（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。また、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

上記各実施形態では、半導体素子４がＤＭＯＳ素子である場合について説明したが、半導体素子４が他の半導体素子とされていてもよい。例えば、半導体素子４がＩＧＢＴ素子とされていてもよい。

第１実施形態において、第３実施形態のように第１セル領域７ａと第２セル領域７ｂの数を設定してもよい。第２、第３実施形態において、第４実施形態のように接続回路２７を半導体素子４上に形成してもよい。第２～第４実施形態において、第５、第６実施形態のように接続回路２７を構成してもよい。第２～第４実施形態において、第７実施形態のように半導体素子４を構成してもよい。第２、第３実施形態において、第８実施形態のように駆動回路２６を構成してもよい。

第３実施形態において、２つの第１セル領域７ａと１つの第２セル領域７ｂとを交互に並べてもよい。また、４つ以上の第１セル領域７ａと１つの第２セル領域７ｂとを交互に並べてもよい。また、１つの第１セル領域７ａと複数の第２セル領域７ｂとを交互に並べてもよい。また、複数の第１セル領域７ａと複数の第２セル領域７ｂとを交互に並べてもよい。

図１７、図１８に示すように、放熱領域１０がセル領域７の外周部の一部を含むように電気接続部材６が配置されていてもよい。図１７に示すように、第１セル領域７ａおよび第２セル領域７ｂのうち第２セル領域７ｂのみが放熱領域１０の内部に形成され、第１セル領域７ａのみが放熱領域１０の外部に形成されていてもよい。上記各実施形態では、遮断時にセルを擬似的に間引いたが、図１７に示すように先に遮断される領域を限定することでも、通常動作時のオン抵抗の増加を抑制しつつ、遮断時の電流正帰還による温度上昇を低減することができる。また、放熱領域１０がセル領域７の外周部の一部を含む場合に、図１８に示すように、第１セル領域７ａおよび第２セル領域７ｂのうち第２セル領域７ｂのみが放熱領域１０の内部に形成され、これらの両方が放熱領域１０の外部に形成されていてもよい。

図１９に示すように、電気接続部材６をボンディングワイヤで構成してもよい。この場合に、２つの電気接続部材６をソース電極１９に接続して、図２０に示すように２つの放熱領域１０を形成してもよい。

図２、図７～図９、図１７、図１８では、第１セル領域７ａ、第２セル領域７ｂ、第１ゲート電極１７ａ、第２ゲート電極１７ｂが図の左右方向に延設されているが、これらが図の上下方向に延設されていてもよい。

４半導体素子
６電気接続部材
７ａ第１セル領域
７ｂ第２セル領域
１７ａ第１ゲート電極
１７ｂ第２ゲート電極
２４制御回路

Claims

半導体装置であって、
基板（１１）、前記基板の表面側に形成された表面電極（１９）、前記基板の裏面側に形成された裏面電極（２０）、および前記基板の表面側に形成された複数のゲート電極（１７）を有し、前記複数のゲート電極への電圧の印加によって、前記表面電極と前記裏面電極との間の通電と遮断とが制御される半導体素子（４）と、
前記複数のゲート電極に印加する電圧を出力する駆動回路（２６）と前記複数のゲート電極とを接続する接続回路（２７）を有する制御回路（２４）と、
前記半導体素子の表面側に載置され、前記表面電極に電気的に接続された電気接続部材（６）と、を備え、
前記複数のゲート電極は、第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）を含んでおり、
前記半導体素子のセル領域（７）のうち、前記第１ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第１セル領域（７ａ）とし、前記第２ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第２セル領域（７ｂ）として、
前記半導体素子および前記制御回路は、前記第１セル領域および前記第２セル領域に流れる電流を遮断する際に、前記第１セル領域と前記第２セル領域との間で電流遮断の時間差が生じる構成とされており、
前記第１ゲート電極および前記第２ゲート電極は、それぞれストライプ状に形成されており、
複数の前記第１ゲート電極のかたまりと、１つまたは複数の前記第２ゲート電極のかたまりとが交互に並んでいる半導体装置。
前記半導体素子のうち前記電気接続部材の下部に位置する部分の外側において、前記第１ゲート電極の数は、前記第２ゲート電極の数以上とされている請求項１に記載の半導体装置。
前記電気接続部材は、前記基板の表面側の一部を覆うように載置されており、
前記第１セル領域は、前記半導体素子のうち前記電気接続部材の下部に位置する部分の外側を含むように形成されており、
前記第２セル領域は、前記半導体素子のうち前記電気接続部材の下部に位置する部分を含むように形成されている請求項１または２に記載の半導体装置。
前記半導体素子のうち前記電気接続部材の下部に位置する部分には、前記第１セル領域および前記第２セル領域のうち前記第２セル領域のみが形成されており、
前記半導体素子のうち前記電気接続部材の下部に位置する部分の外側には、前記第１セル領域および前記第２セル領域が形成されている請求項３に記載の半導体装置。
半導体装置であって、
基板（１１）、前記基板の表面側に形成された表面電極（１９）、前記基板の裏面側に形成された裏面電極（２０）、および前記基板の表面側に形成された複数のゲート電極（１７）を有し、前記複数のゲート電極への電圧の印加によって、前記表面電極と前記裏面電極との間の通電と遮断とが制御される半導体素子（４）と、
前記複数のゲート電極に印加する電圧を出力する駆動回路（２６）と前記複数のゲート電極とを接続する接続回路（２７）を有する制御回路（２４）と、
前記半導体素子の表面側に載置され、前記表面電極に電気的に接続された電気接続部材（６）と、を備え、
前記複数のゲート電極は、第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）を含んでおり、
前記半導体素子のセル領域（７）のうち、前記第１ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第１セル領域（７ａ）とし、前記第２ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第２セル領域（７ｂ）として、
前記半導体素子および前記制御回路は、前記第１セル領域および前記第２セル領域に流れる電流を遮断する際に、前記第１セル領域と前記第２セル領域との間で電流遮断の時間差が生じる構成とされており、
前記電気接続部材は、前記基板の表面側の一部を覆うように載置されており、
前記第１セル領域は、前記半導体素子のうち前記電気接続部材の下部に位置する部分の外側を含むように形成されており、
前記第２セル領域は、前記半導体素子のうち前記電気接続部材の下部に位置する部分を含むように形成されており、
前記半導体素子のうち前記電気接続部材の下部に位置する部分には、前記第１セル領域および前記第２セル領域のうち前記第２セル領域のみが形成されており、
前記半導体素子のうち前記電気接続部材の下部に位置する部分の外側には、前記第１セル領域および前記第２セル領域が形成されている半導体装置。
前記駆動回路と前記第１ゲート電極とは、短絡されており、
前記駆動回路と前記第２ゲート電極とは、抵抗体（２８）を介して接続されている請求項１ないし５のいずれか１つに記載の半導体装置。
前記駆動回路と前記第１ゲート電極とは、第１抵抗体（２９）を介して接続されており、
前記駆動回路と前記第２ゲート電極とは、前記第１抵抗体よりも抵抗値の大きい第２抵抗体（３０）を介して接続されている請求項１ないし５のいずれか１つに記載の半導体装置。
前記駆動回路と前記第１ゲート電極とは、第１抵抗体（２９）を介して接続されており、
前記駆動回路と前記第２ゲート電極とは、前記第１抵抗体と抵抗値が等しい第２抵抗体（３０）を介して接続されており、
前記第２ゲート電極と前記裏面電極とは、双方向のツェナーダイオード（３１）を介して接続されており、
前記第２ゲート電極の側から見た前記ツェナーダイオードのブレークダウン電圧は、前記半導体素子の通常動作時に前記第２ゲート電極に印加される電圧よりも大きい請求項１ないし５のいずれか１つに記載の半導体装置。
前記駆動回路と前記第１ゲート電極とは、第１抵抗体（２９）を介して接続されており、
前記駆動回路と前記第２ゲート電極とは、前記第１抵抗体と抵抗値が等しい第２抵抗体（３０）を介して接続されており、
前記第１ゲート電極と前記裏面電極とは、双方向の第１ツェナーダイオード（３２）を介して接続されており、
前記第２ゲート電極と前記裏面電極とは、双方向の第２ツェナーダイオード（３３）を介して接続されており、
前記第１ゲート電極の側から見た前記第１ツェナーダイオードのブレークダウン電圧は、前記半導体素子の通常動作時に前記第１ゲート電極に印加される電圧よりも大きく、
前記第２ゲート電極の側から見た前記第２ツェナーダイオードのブレークダウン電圧は、前記半導体素子の通常動作時に前記第２ゲート電極に印加される電圧よりも大きく、
前記裏面電極の側から見た前記第２ツェナーダイオードのブレークダウン電圧は、前記裏面電極の側から見た前記第１ツェナーダイオードのブレークダウン電圧よりも小さい請求項１ないし５のいずれか１つに記載の半導体装置。
前記駆動回路と前記第１ゲート電極とは、第１抵抗体（２９）を介して接続されており、
前記駆動回路と前記第２ゲート電極とは、前記第１抵抗体と抵抗値が等しい第２抵抗体（３０）を介して接続されており、
前記第２ゲート電極と前記表面電極とは、第３抵抗体（３４）とコンデンサ（３５）とが直列に接続された回路を介して接続されている請求項１ないし５のいずれか１つに記載の半導体装置。
前記駆動回路と前記第１ゲート電極とは、第１抵抗体（２９）を介して接続されており、
前記駆動回路と前記第２ゲート電極とは、前記第１抵抗体と抵抗値が等しい第２抵抗体（３０）を介して接続されており、
前記第１ゲート電極と前記表面電極とは、第４抵抗体（３６）と第１コンデンサ（３７）とが直列に接続された回路を介して接続されており、
前記第２ゲート電極と前記表面電極とは、第５抵抗体（３８）と前記第１コンデンサよりも静電容量が大きい第２コンデンサ（３９）とが直列に接続された回路を介して接続されている請求項１ないし５のいずれか１つに記載の半導体装置。
前記第１ゲート電極は、第１駆動回路（２６ａ）に接続されており、
前記第２ゲート電極は、第２駆動回路（２６ｂ）に接続されており、
前記第１駆動回路の駆動能力は、前記第２駆動回路の駆動能力よりも高い請求項１ないし５のいずれか１つに記載の半導体装置。
前記駆動回路と前記第１ゲート電極および前記第２ゲート電極とは、短絡されており、
前記第１セル領域の閾値電圧は、前記第２セル領域の閾値電圧よりも大きい請求項１ないし５のいずれか１つに記載の半導体装置。
前記駆動回路と前記第１ゲート電極とは、第１抵抗体（２９）を介して接続されており、
前記駆動回路と前記第２ゲート電極とは、前記第１抵抗体と抵抗値が等しい第２抵抗体（３０）を介して接続されており、
前記第１セル領域の閾値電圧は、前記第２セル領域の閾値電圧よりも大きい請求項１ないし５のいずれか１つに記載の半導体装置。
前記駆動回路と前記第１ゲート電極とは、第１抵抗体（２９）を介して接続されており、
前記駆動回路と前記第２ゲート電極とは、前記第１抵抗体と抵抗値が等しい第２抵抗体（３０）を介して接続されており、
前記第１ゲート電極と前記裏面電極とは、双方向の第１ツェナーダイオード（３２）を介して接続されており、
前記第２ゲート電極と前記裏面電極とは、双方向の第２ツェナーダイオード（３３）を介して接続されており、
前記第１ゲート電極の側から見た前記第１ツェナーダイオードのブレークダウン電圧は、前記半導体素子の通常動作時に前記第１ゲート電極に印加される電圧よりも大きく、
前記第２ゲート電極の側から見た前記第２ツェナーダイオードのブレークダウン電圧は、前記半導体素子の通常動作時に前記第２ゲート電極に印加される電圧よりも大きく、
前記裏面電極の側から見た前記第１ツェナーダイオードおよび前記第２ツェナーダイオードのブレークダウン電圧は互いに等しく、
前記第１セル領域の閾値電圧は、前記第２セル領域の閾値電圧よりも大きい請求項１ないし５のいずれか１つに記載の半導体装置。
半導体装置であって、
基板（１１）、前記基板の表面側に形成された表面電極（１９）、前記基板の裏面側に形成された裏面電極（２０）、および前記基板の表面側に形成された複数のゲート電極（１７）を有し、前記複数のゲート電極への電圧の印加によって、前記表面電極と前記裏面電極との間の通電と遮断とが制御される半導体素子（４）と、
前記複数のゲート電極に印加する電圧を出力する駆動回路（２６）と前記複数のゲート電極とを接続する接続回路（２７）を有する制御回路（２４）と、
前記半導体素子の表面側に載置され、前記表面電極に電気的に接続された電気接続部材（６）と、を備え、
前記複数のゲート電極は、第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）を含んでおり、
前記半導体素子のセル領域（７）のうち、前記第１ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第１セル領域（７ａ）とし、前記第２ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第２セル領域（７ｂ）として、
前記半導体素子および前記制御回路は、前記第１セル領域および前記第２セル領域に流れる電流を遮断する際に、前記第１セル領域と前記第２セル領域との間で電流遮断の時間差が生じる構成とされており、
前記駆動回路と前記第１ゲート電極とは、第１抵抗体（２９）を介して接続されており、
前記駆動回路と前記第２ゲート電極とは、前記第１抵抗体と抵抗値が等しい第２抵抗体（３０）を介して接続されており、
前記第１ゲート電極と前記裏面電極とは、双方向の第１ツェナーダイオード（３２）を介して接続されており、
前記第２ゲート電極と前記裏面電極とは、双方向の第２ツェナーダイオード（３３）を介して接続されており、
前記第１ゲート電極の側から見た前記第１ツェナーダイオードのブレークダウン電圧は、前記半導体素子の通常動作時に前記第１ゲート電極に印加される電圧よりも大きく、
前記第２ゲート電極の側から見た前記第２ツェナーダイオードのブレークダウン電圧は、前記半導体素子の通常動作時に前記第２ゲート電極に印加される電圧よりも大きく、
前記裏面電極の側から見た前記第２ツェナーダイオードのブレークダウン電圧は、前記裏面電極の側から見た前記第１ツェナーダイオードのブレークダウン電圧よりも小さい半導体装置。
半導体装置であって、
基板（１１）、前記基板の表面側に形成された表面電極（１９）、前記基板の裏面側に形成された裏面電極（２０）、および前記基板の表面側に形成された複数のゲート電極（１７）を有し、前記複数のゲート電極への電圧の印加によって、前記表面電極と前記裏面電極との間の通電と遮断とが制御される半導体素子（４）と、
前記複数のゲート電極に印加する電圧を出力する駆動回路（２６）と前記複数のゲート電極とを接続する接続回路（２７）を有する制御回路（２４）と、
前記半導体素子の表面側に載置され、前記表面電極に電気的に接続された電気接続部材（６）と、を備え、
前記複数のゲート電極は、第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）を含んでおり、
前記半導体素子のセル領域（７）のうち、前記第１ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第１セル領域（７ａ）とし、前記第２ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第２セル領域（７ｂ）として、
前記半導体素子および前記制御回路は、前記第１セル領域および前記第２セル領域に流れる電流を遮断する際に、前記第１セル領域と前記第２セル領域との間で電流遮断の時間差が生じる構成とされており、
前記第１ゲート電極は、第１駆動回路（２６ａ）に接続されており、
前記第２ゲート電極は、第２駆動回路（２６ｂ）に接続されており、
前記第１駆動回路の駆動能力は、前記第２駆動回路の駆動能力よりも高い半導体装置。
半導体装置であって、
基板（１１）、前記基板の表面側に形成された表面電極（１９）、前記基板の裏面側に形成された裏面電極（２０）、および前記基板の表面側に形成された複数のゲート電極（１７）を有し、前記複数のゲート電極への電圧の印加によって、前記表面電極と前記裏面電極との間の通電と遮断とが制御される半導体素子（４）と、
前記複数のゲート電極に印加する電圧を出力する駆動回路（２６）と前記複数のゲート電極とを接続する接続回路（２７）を有する制御回路（２４）と、
前記半導体素子の表面側に載置され、前記表面電極に電気的に接続された電気接続部材（６）と、を備え、
前記複数のゲート電極は、第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）を含んでおり、
前記半導体素子のセル領域（７）のうち、前記第１ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第１セル領域（７ａ）とし、前記第２ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第２セル領域（７ｂ）として、
前記半導体素子および前記制御回路は、前記第１セル領域および前記第２セル領域に流れる電流を遮断する際に、前記第１セル領域と前記第２セル領域との間で電流遮断の時間差が生じる構成とされており、
前記駆動回路と前記第１ゲート電極および前記第２ゲート電極とは、短絡されており、
前記第１セル領域の閾値電圧は、前記第２セル領域の閾値電圧よりも大きい半導体装置。
半導体装置であって、
基板（１１）、前記基板の表面側に形成された表面電極（１９）、前記基板の裏面側に形成された裏面電極（２０）、および前記基板の表面側に形成された複数のゲート電極（１７）を有し、前記複数のゲート電極への電圧の印加によって、前記表面電極と前記裏面電極との間の通電と遮断とが制御される半導体素子（４）と、
前記複数のゲート電極に印加する電圧を出力する駆動回路（２６）と前記複数のゲート電極とを接続する接続回路（２７）を有する制御回路（２４）と、
前記半導体素子の表面側に載置され、前記表面電極に電気的に接続された電気接続部材（６）と、を備え、
前記複数のゲート電極は、第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）を含んでおり、
前記半導体素子のセル領域（７）のうち、前記第１ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第１セル領域（７ａ）とし、前記第２ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第２セル領域（７ｂ）として、
前記半導体素子および前記制御回路は、前記第１セル領域および前記第２セル領域に流れる電流を遮断する際に、前記第１セル領域と前記第２セル領域との間で電流遮断の時間差が生じる構成とされており、
前記駆動回路と前記第１ゲート電極とは、第１抵抗体（２９）を介して接続されており、
前記駆動回路と前記第２ゲート電極とは、前記第１抵抗体と抵抗値が等しい第２抵抗体（３０）を介して接続されており、
前記第１セル領域の閾値電圧は、前記第２セル領域の閾値電圧よりも大きい半導体装置。
半導体装置であって、
基板（１１）、前記基板の表面側に形成された表面電極（１９）、前記基板の裏面側に形成された裏面電極（２０）、および前記基板の表面側に形成された複数のゲート電極（１７）を有し、前記複数のゲート電極への電圧の印加によって、前記表面電極と前記裏面電極との間の通電と遮断とが制御される半導体素子（４）と、
前記複数のゲート電極に印加する電圧を出力する駆動回路（２６）と前記複数のゲート電極とを接続する接続回路（２７）を有する制御回路（２４）と、
前記半導体素子の表面側に載置され、前記表面電極に電気的に接続された電気接続部材（６）と、を備え、
前記複数のゲート電極は、第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）を含んでおり、
前記半導体素子のセル領域（７）のうち、前記第１ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第１セル領域（７ａ）とし、前記第２ゲート電極に電圧が印加されることによって前記表面電極と前記裏面電極との間に電流が流れる領域を第２セル領域（７ｂ）として、
前記半導体素子および前記制御回路は、前記第１セル領域および前記第２セル領域に流れる電流を遮断する際に、前記第１セル領域と前記第２セル領域との間で電流遮断の時間差が生じる構成とされており、
前記駆動回路と前記第１ゲート電極とは、第１抵抗体（２９）を介して接続されており、
前記駆動回路と前記第２ゲート電極とは、前記第１抵抗体と抵抗値が等しい第２抵抗体（３０）を介して接続されており、
前記第１ゲート電極と前記裏面電極とは、双方向の第１ツェナーダイオード（３２）を介して接続されており、
前記第２ゲート電極と前記裏面電極とは、双方向の第２ツェナーダイオード（３３）を介して接続されており、
前記第１ゲート電極の側から見た前記第１ツェナーダイオードのブレークダウン電圧は、前記半導体素子の通常動作時に前記第１ゲート電極に印加される電圧よりも大きく、
前記第２ゲート電極の側から見た前記第２ツェナーダイオードのブレークダウン電圧は、前記半導体素子の通常動作時に前記第２ゲート電極に印加される電圧よりも大きく、
前記裏面電極の側から見た前記第１ツェナーダイオードおよび前記第２ツェナーダイオードのブレークダウン電圧は互いに等しく、
前記第１セル領域の閾値電圧は、前記第２セル領域の閾値電圧よりも大きい半導体装置。
前記半導体素子および前記制御回路は、前記第１セル領域および前記第２セル領域に流れる電流を遮断する際に、前記第１セル領域において前記第２セル領域よりも先に電流が遮断される構成とされている請求項１ないし２０のいずれか１つに記載の半導体装置。
前記接続回路は、前記半導体素子のうちセルが配置されていない領域に形成されている請求項１ないし２１のいずれか１つに記載の半導体装置。