JP7683466B2

JP7683466B2 - Semiconductor device and its manufacturing method

Info

Publication number: JP7683466B2
Application number: JP2021187096A
Authority: JP
Inventors: 雄太古村
Original assignee: Denso Corp; Toyota Motor Corp; Mirise Technologies Corp
Current assignee: Denso Corp; Toyota Motor Corp; Mirise Technologies Corp
Priority date: 2021-11-17
Filing date: 2021-11-17
Publication date: 2025-05-27
Anticipated expiration: 2041-11-17
Also published as: JP2023074243A

Description

本発明は、イオン注入層を有する半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device having an ion-implanted layer and a method for manufacturing the same.

従来より、イオン注入層を有する半導体装置およびその製造方法が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、ドリフト層を有する半導体基板を備え、半導体基板の一面側にベース層が形成されていると共に、ベース層の表層部にソース領域およびコンタクト領域が形成されている。また、半導体基板には、ソース領域およびベース層を貫通するようにトレンチが形成されている。そして、トレンチにゲート絶縁膜およびゲート電極が配置されることでトレンチゲート構造が構成されている。 A semiconductor device having an ion implantation layer and a manufacturing method thereof have been proposed (see, for example, Patent Document 1). Specifically, this semiconductor device includes a semiconductor substrate having a drift layer, a base layer formed on one side of the semiconductor substrate, and a source region and a contact region formed on the surface layer of the base layer. A trench is also formed in the semiconductor substrate so as to penetrate the source region and the base layer. A gate insulating film and a gate electrode are disposed in the trench to form a trench gate structure.

半導体基板の他面側には、ドレイン領域が配置されている。そして、半導体基板の一面側には、ソース領域およびコンタクト領域と電気的に接続されるように上部電極が配置されている。半導体基板の他面側には、ドレイン領域と電気的に接続されるように下部電極が配置されている。 A drain region is disposed on the other side of the semiconductor substrate. An upper electrode is disposed on one side of the semiconductor substrate so as to be electrically connected to the source region and the contact region. A lower electrode is disposed on the other side of the semiconductor substrate so as to be electrically connected to the drain region.

特開２０１９－４６９０８号公報JP 2019-46908 A

ところで、上記の半導体装置では、ソース領域およびコンタクト領域がイオン注入されて形成されるイオン注入層によって構成される。そして、ソース領域およびコンタクト領域は、上部電極との接触抵抗を低減するため、一面側の不純物濃度を高濃度にすることが望まれる。すなわち、上記の半導体装置では、イオン注入層の少なくとも一部の不純物濃度を高くすることが望まれる。 In the above semiconductor device, the source region and the contact region are formed by an ion implantation layer formed by ion implantation. In order to reduce the contact resistance with the upper electrode, it is desirable to have a high impurity concentration on one side of the source region and the contact region. In other words, in the above semiconductor device, it is desirable to have a high impurity concentration in at least a part of the ion implantation layer.

この場合、ソース領域およびコンタクト領域の一面側の不純物濃度を高濃度にするため、例えば、イオン注入を行う際のドーズ量を多くすることが考えられる。ここで、イオン注入層は、イオン注入を行った後に加熱処理を行うことによって形成され、イオン注入された不純物がイオン注入時に形成される空孔（すなわち、欠陥）に入り込んで活性化されることで構成される。しかしながら、ドーズ量を多くすることで不純物濃度を高濃度にしようとした場合、ドーズ量が少ない場合と比較すれば高濃度にできるものの、活性化率は大きくならないため、形成される欠陥のばらつきによって不純物濃度のばらつきが大きくなる可能性があり、半導体装置の特性がばらつく可能性がある。 In this case, in order to increase the impurity concentration on one side of the source region and the contact region, for example, it is possible to increase the dose amount when performing ion implantation. Here, the ion implantation layer is formed by performing a heat treatment after ion implantation, and is configured by the implanted impurities entering and activating vacancies (i.e., defects) formed during ion implantation. However, when an attempt is made to increase the impurity concentration by increasing the dose amount, although the concentration can be increased compared to when the dose amount is small, the activation rate does not increase, so there is a possibility that the variation in the impurity concentration will increase due to the variation in the defects formed, and the characteristics of the semiconductor device may vary.

また、半導体装置を製造する際、製造工程中に新たな欠陥が導入される可能性がある。このため、上記の半導体装置の製造方法では、導入され得る欠陥のばらつきにより、同じドーズ量でイオン注入したとしても不純物の活性化率が変化してしまい、不純物濃度がばらつくことによって半導体装置の特性がばらつく可能性がある。 In addition, when manufacturing a semiconductor device, there is a possibility that new defects will be introduced during the manufacturing process. Therefore, in the above-mentioned semiconductor device manufacturing method, even if ions are implanted with the same dose, the activation rate of the impurity will change due to the variation in the defects that can be introduced, and the characteristics of the semiconductor device may vary due to the variation in the impurity concentration.

本発明は上記点に鑑み、半導体装置の特性がばらつくことを抑制しつつ、イオン注入層の不純物濃度を高くし易くできる半導体装置およびその製造方法を提供することを目的とする。 In view of the above, the present invention aims to provide a semiconductor device and a manufacturing method thereof that can easily increase the impurity concentration in the ion implantation layer while suppressing variations in the characteristics of the semiconductor device.

上記目的を達成するための請求項１および３では、半導体素子が形成された半導体装置であって、一面（１０ａ）および他面（１０ｂ）を有する半導体基板（１０）と、半導体基板に形成されたイオン注入層（１５、２２、２３）を含んで構成される半導体素子と、を備え、イオン注入層は、希ガス元素と、第１導電型の不純物または第２導電型の不純物を含んで構成されている。
そして、請求項１は、半導体基板の一面上に配置される電極（２９）を有し、半導体基板には、一面側に電極と接続される接続領域（２２、２３）が形成され、接続領域は、イオン注入層で構成され、電極側の部分が電極側と反対側の部分より不純物濃度が高くされており、半導体基板は、第１導電型のドリフト層（１９）と、ドリフト層の表層部に形成された第２導電型のベース層（２１）と、ベース層の表層部に形成され、ドリフト層よりも高不純物濃度とされた接続領域としての第１導電型の第１不純物領域（２２）と、ベース層の表層部に形成され、ベース層よりも高不純物濃度とされた接続領域としての第２導電型の第２不純物領域（２３）と、ドリフト層を挟んでベース層と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の高濃度層（１１）と、を有し、半導体基板の一面が第１不純物領域および第２不純物領域で構成され、電極は、半導体基板の一面上に配置されて第１不純物領域および第２不純物領域と接続されている。
請求項３は、半導体基板は、第１導電型のドリフト層（１９）と、ドリフト層の表層部に形成された第２導電型のベース層（２１）と、ベース層の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（２２）と、ベース層の表層部に形成され、ベース層よりも高不純物濃度とされた第２導電型の第２不純物領域（２３）と、ドリフト層を挟んでベース層と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の高濃度層（１１）と、を有し、ベース層および第１不純物領域を貫通してドリフト層に達するトレンチ（２５）の壁面に形成されたゲート絶縁膜（２６）と、ゲート絶縁膜上に形成されたゲート電極（２７）とを有するトレンチゲート構造と、ドリフト層のうちのトレンチの下方であって、トレンチと離れた状態で形成された第２導電型の第１ディープ層（１５）と、ベース層と第１ディープ層とを接続する第２導電型の第２ディープ層（１８）と、を備え、第１ディープ層は、イオン注入層で構成され、半導体基板の一面側に、一面側と反対側の部分より不純物濃度が高くされた高濃度ピーク（Ｐ）を有する構成とされている。 In order to achieve the above object, claims 1 and 3 provide a semiconductor device having a semiconductor element formed thereon, the semiconductor element including a semiconductor substrate (10) having one surface (10a) and another surface (10b), and an ion implantation layer (15, 22, 23) formed in the semiconductor substrate, the ion implantation layer including a rare gas element and a first conductivity type impurity or a second conductivity type impurity.
The first aspect of the present invention relates to a semiconductor substrate having an electrode (29) disposed on one surface thereof, a connection region (22, 23) connected to the electrode formed on the one surface thereof, the connection region being constituted by an ion implantation layer, and the portion on the electrode side having a higher impurity concentration than the portion on the opposite side to the electrode side , and the semiconductor substrate having a drift layer (19) of a first conductivity type, a base layer (21) of a second conductivity type formed on a surface layer of the drift layer, and a first conductive type as the connection region formed on a surface layer of the base layer and having a higher impurity concentration than the drift layer. The semiconductor device has a first impurity region (22) of a conductivity type, a second impurity region (23) of a second conductivity type as a connection region formed in a surface layer portion of the base layer and having a higher impurity concentration than the base layer, and a high-concentration layer (11) of the first conductivity type or the second conductivity type formed on the opposite side of the drift layer to the base layer and having a higher impurity concentration than the drift layer, one surface of the semiconductor substrate is composed of the first impurity region and the second impurity region, and an electrode is disposed on the one surface of the semiconductor substrate and connected to the first impurity region and the second impurity region.
According to a third aspect of the present invention, the semiconductor substrate has a drift layer (19) of a first conductivity type, a base layer (21) of a second conductivity type formed in a surface layer portion of the drift layer, a first impurity region (22) of the first conductivity type formed in the surface layer portion of the base layer and having a higher impurity concentration than the drift layer, a second impurity region (23) of the second conductivity type formed in the surface layer portion of the base layer and having a higher impurity concentration than the base layer, and a high concentration layer (11) of the first conductivity type or the second conductivity type formed on the opposite side of the drift layer to the base layer and having a higher impurity concentration than the drift layer, The semiconductor device comprises a trench gate structure having a gate insulating film (26) formed on a wall surface of a trench (25) reaching the drift layer and a gate electrode (27) formed on the gate insulating film, a first deep layer (15) of a second conductivity type formed below the trench in the drift layer and separated from the trench, and a second deep layer (18) of the second conductivity type connecting the base layer and the first deep layer, the first deep layer being composed of an ion implantation layer and having a high concentration peak (P) on one side of the semiconductor substrate where the impurity concentration is higher than that of the portion opposite the one side.

これによれば、イオン注入層は、不純物と希ガス元素とを含んで構成されている。このため、各不純物が活性化し易くなり、不純物濃度がばらつくことを抑制できるので半導体装置の特性がばらつくことを抑制できる。また、各不純物が活性化し易くなるため、ドーズ量を多くしなくても不純物濃度を高くできる。 According to this, the ion implantation layer is composed of impurities and rare gas elements. This makes it easier for each impurity to be activated, and it is possible to suppress variations in the impurity concentration, thereby suppressing variations in the characteristics of the semiconductor device. In addition, because each impurity is easier to activate, it is possible to increase the impurity concentration without increasing the dose amount.

また、半導体装置を製造する際には、製造工程時に新たな欠陥が導入され、当該欠陥によって活性化率がばらつき易くなる。しかしながら、イオン注入層は、希ガス元素を含んで構成されているため、不純物の活性化率を希ガス元素の影響が支配的となるようにし易くできる。このため、活性化率を安定化させることができ、半導体装置の特性がばらつくことを抑制できる。 In addition, when manufacturing a semiconductor device, new defects are introduced during the manufacturing process, and these defects tend to cause the activation rate to vary. However, since the ion implantation layer contains a rare gas element, it is easy to make the influence of the rare gas element dominate the activation rate of the impurities. This makes it possible to stabilize the activation rate and suppress variation in the characteristics of the semiconductor device.

また、請求項４は、請求項１に記載の半導体装置の製造方法である。請求項５は、請求項３に記載の半導体装置の製造方法である。そして、請求項４および５は、第１導電型の不純物または第２導電型の不純物と、希ガス元素とをイオン注入して構成層（１５０ａ、２２０ａ、２３０ａ）を形成することと、加熱処理による活性化処理を行うことにより、構成層内の不純物を活性化させてイオン注入層を構成することと、を行う。 Claim 4 relates to a method for manufacturing a semiconductor device according to claim 1. Claim 5 relates to a method for manufacturing a semiconductor device according to claim 3. Claims 4 and 5 form constituent layers (150a, 220a, 230a) by ion-implanting a first conductivity type impurity or a second conductivity type impurity and a rare gas element, and form an ion-implanted layer by activating the impurities in the constituent layers by performing an activation process by heat treatment.

これによれば、イオン注入層が不純物と希ガス元素とを含んで構成される。このため、不純物が活性化し易くなり、不純物濃度がばらつくことを抑制できるので特性がばらつくことを抑制した半導体装置を製造できる。また、各不純物が活性化し易くなるため、ドーズ量を多くしなくても不純物濃度を高くした半導体装置を製造できる。 According to this method, the ion implantation layer is composed of impurities and rare gas elements. This makes it easier for the impurities to be activated, and it is possible to suppress variations in the impurity concentration, making it possible to manufacture a semiconductor device with suppressed variations in characteristics. In addition, because each impurity is easier to activate, it is possible to manufacture a semiconductor device with a high impurity concentration without increasing the dose amount.

また、半導体装置を製造する際には、製造工程時に新たな欠陥が導入され、当該欠陥によって活性化率がばらつき易くなる。しかしながら、希ガス元素を含んでイオン注入層を構成しているため、不純物の活性化率を希ガス元素の影響が支配的となるようにし易くできる。このため、活性化率を安定化させることができ、特性がばらつくことを抑制した半導体装置を製造できる。 In addition, when manufacturing a semiconductor device, new defects are introduced during the manufacturing process, and these defects tend to cause the activation rate to vary. However, since the ion implantation layer is formed containing a rare gas element, it is easy to make the influence of the rare gas element dominate the impurity activation rate. As a result, the activation rate can be stabilized, and a semiconductor device with reduced variation in characteristics can be manufactured.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 The reference symbols in parentheses attached to each component indicate an example of the correspondence between the component and the specific components described in the embodiments described below.

第１実施形態におけるＳｉＣ半導体装置の斜視断面図である。1 is a perspective cross-sectional view of a SiC semiconductor device according to a first embodiment. ソース領域の不純物濃度を示す濃度プロファイルである。2 is a concentration profile showing an impurity concentration in a source region. 第１ディープ層の不純物濃度を示す濃度プロファイルである。4 is a concentration profile showing an impurity concentration in a first deep layer. 図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。2A to 2C are cross-sectional views showing a manufacturing process of the SiC semiconductor device shown in FIG. 図４Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。4B is a cross-sectional view showing a manufacturing process of the SiC semiconductor device subsequent to FIG. 4A. 図４Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。4C is a cross-sectional view showing a manufacturing process of the SiC semiconductor device subsequent to FIG. 4B. 図４Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。4D is a cross-sectional view showing a manufacturing process of the SiC semiconductor device subsequent to FIG. 4C. 図４Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。4D is a cross-sectional view showing a manufacturing process of the SiC semiconductor device subsequent to FIG. 4D. 図４Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。4E is a cross-sectional view showing a manufacturing process of the SiC semiconductor device subsequent to FIG. 4E. 図４Ｆに続くＳｉＣ半導体装置の製造工程を示す断面図である。4F is a cross-sectional view showing a manufacturing process of the SiC semiconductor device subsequent to FIG. 4F. 図４Ｇに続くＳｉＣ半導体装置の製造工程を示す断面図である。4G is a cross-sectional view showing a manufacturing process of the SiC semiconductor device subsequent to FIG. 4G. ソース領域の不純物濃度を示す濃度プロファイルであって、Ａｒをイオン注入した濃度プロファイルと、Ａｒをイオン注入していない濃度プロファイルとを示す図である。FIG. 11 is a diagram showing concentration profiles indicating impurity concentrations in a source region, the concentration profile being obtained by ion-implanting Ar and the concentration profile being obtained by no ion-implanting Ar. 第１ディープ層の不純物濃度を示す濃度プロファイルであって、Ａｒをイオン注入した濃度プロファイルと、Ａｒをイオン注入していない濃度プロファイルとを示す図である。FIG. 13 is a diagram showing concentration profiles indicating impurity concentrations in a first deep layer, the concentration profile being obtained by ion-implanting Ar and the concentration profile being obtained by no ion-implantation of Ar.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 The following describes embodiments of the present invention with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are denoted by the same reference numerals.

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。また、本実施形態では、トレンチゲート構造の反転型のＭＯＳＦＥＴが形成されている炭化珪素（以下では、ＳｉＣともいう）半導体装置について説明する。なお、本実施形態では、ＳｉＣ半導体装置のうちのＭＯＳＦＥＴが形成されているセル領域の構成について説明するが、実際のＳｉＣ半導体装置には、セル領域を囲むように、ＦＬＲ（Field Limiting Ringの略）構造等が形成された外周領域が備えられている。 First Embodiment
The first embodiment will be described with reference to the drawings. The semiconductor device of this embodiment is preferably applied as a device mounted on a vehicle such as an automobile and for driving various electronic devices for the vehicle. In this embodiment, a silicon carbide (hereinafter also referred to as SiC) semiconductor device in which an inversion type MOSFET with a trench gate structure is formed will be described. In this embodiment, the configuration of a cell region in which a MOSFET is formed in a SiC semiconductor device will be described, but an actual SiC semiconductor device is provided with an outer periphery region in which a FLR (abbreviation of Field Limiting Ring) structure or the like is formed so as to surround the cell region.

また、以下では、後述する基板１１の面方向における一方向をＸ軸方向とし、基板の面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向として説明する。なお、本実施形態では、Ｘ軸方向とＹ軸方向とは直交している。また、本実施形態におけるＺ軸方向とは、後述する半導体基板１０の深さ方向に相当しており、後述するドリフト層１９とベース層２１との積層方向にも相当している。 In the following description, one direction in the surface direction of the substrate 11 described later is defined as the X-axis direction, the direction intersecting the one direction in the surface direction of the substrate is defined as the Y-axis direction, and the direction perpendicular to the X-axis direction and the Y-axis direction is defined as the Z-axis direction. In this embodiment, the X-axis direction and the Y-axis direction are perpendicular to each other. In this embodiment, the Z-axis direction corresponds to the depth direction of the semiconductor substrate 10 described later, and also corresponds to the stacking direction of the drift layer 19 and the base layer 21 described later.

ＳｉＣ半導体装置は、図１に示されるように、半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置は、ＳｉＣからなるｎ^＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものであり、高濃度層に相当している。 The SiC semiconductor device is configured using a semiconductor substrate 10 as shown in FIG. 1. Specifically, the SiC semiconductor device includes an n ⁺ type substrate 11 made of SiC. In this embodiment, the substrate 11 has an off angle of 0 to 8° with respect to the (0001) Si surface, an n-type impurity concentration of nitrogen, phosphorus, etc. of 1.0×10 ¹⁹ /cm ³ , and a thickness of about 300 μm. In this embodiment, the substrate 11 constitutes a drain region and corresponds to a high concentration layer.

基板１１の表面上には、ＳｉＣからなるｎ^－型のバッファ層１２が形成されている。バッファ層１２は、基板１１の表面にエピタキシャル成長を行うことによって構成される。そして、バッファ層１２は、ｎ型不純物濃度が、基板１１と、後述する低濃度層１３との間の不純物濃度とされ、厚さが１μｍ程度とされている。 An n ^- type buffer layer 12 made of SiC is formed on the surface of the substrate 11. The buffer layer 12 is formed by epitaxial growth on the surface of the substrate 11. The buffer layer 12 has an n-type impurity concentration between that of the substrate 11 and a low concentration layer 13 described below, and has a thickness of about 1 μm.

バッファ層１２の表面上には、例えば、ｎ型不純物濃度が５．０～１０．０×１０^１５／ｃｍ^３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ^－型の低濃度層１３が形成されている。この低濃度層１３は、不純物濃度がＺ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１３のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。例えば、低濃度層１３は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０^１５／ｃｍ^３程度他の部分よりも高くされるのが好ましい。このような構成にすることにより、低濃度層１３の内部抵抗を低減でき、オン抵抗を低減することができる。 On the surface of the buffer layer 12, for example, an n-type low concentration layer 13 made of SiC is formed, the n ^- type impurity concentration of which is 5.0 to 10.0×10 ¹⁵ /cm ³ and the thickness of which is about 10 to 15 μm. The low concentration layer 13 may have a constant impurity concentration in the Z-axis direction, but it is preferable that the concentration distribution is inclined so that the low concentration layer 13 has a higher concentration on the substrate 11 side than on the side away from the substrate 11. For example, it is preferable that the low concentration layer 13 has an impurity concentration of about 2.0×10 ¹⁵ /cm ³ in a portion about 3 to 5 μm from the surface of the substrate 11 than in other portions. By adopting such a configuration, the internal resistance of the low concentration layer 13 can be reduced, and the on-resistance can be reduced.

低濃度層１３の表層部には、ＪＦＥＴ部１４および第１ディープ層１５が形成されている。本実施形態では、ＪＦＥＴ部１４および第１ディープ層１５は、それぞれＸ軸方向に沿って延設されると共に、Ｙ軸方向において交互に繰り返し並べて配置された線状部分を有している。つまり、ＪＦＥＴ部１４および第１ディープ層１５は、基板１１の表面に対する法線方向において、それぞれＸ軸方向に沿って延設されたストライプ状とされ、それらがＹ軸方向に沿って交互に並べられたレイアウトとなる構成とされている。なお、基板１１の表面に対する法線方向においてとは、言い換えると、基板１１の表面に対する法線方向から視たときということもできる。また、基板１１の表面に対する法線方向とは、後述するドリフト層１９とベース層２１との積層方向に沿った方向でもある。 The JFET section 14 and the first deep layer 15 are formed in the surface layer of the low concentration layer 13. In this embodiment, the JFET section 14 and the first deep layer 15 each extend along the X-axis direction and have linear portions arranged alternately and repeatedly in the Y-axis direction. In other words, the JFET section 14 and the first deep layer 15 are each formed in stripes extending along the X-axis direction in the normal direction to the surface of the substrate 11, and are arranged alternately along the Y-axis direction. In addition, in the normal direction to the surface of the substrate 11, it can also be said that when viewed from the normal direction to the surface of the substrate 11. In addition, the normal direction to the surface of the substrate 11 is also the direction along the stacking direction of the drift layer 19 and the base layer 21 described later.

ＪＦＥＴ部１４は、低濃度層１３よりも高不純物濃度とされたｎ型とされており、深さが０．３～１．５μｍとされている。本実施形態では、ＪＦＥＴ部１４は、ｎ型不純物濃度が７．０×１０^１６～５．０×１０^１７／ｃｍ^３とされている。第１ディープ層１５は、イオン注入にて形成されるイオン注入層によって構成され、希ガス元素とｐ型不純物を含んで構成されている。なお、第１ディープ層１５の不純物濃度については、後述する。 The JFET section 14 is of n-type with a higher impurity concentration than the low concentration layer 13, and has a depth of 0.3 to 1.5 μm. In this embodiment, the JFET section 14 has an n-type impurity concentration of 7.0×10 ¹⁶ to 5.0×10 ¹⁷ /cm ^3. The first deep layer 15 is an ion-implanted layer formed by ion implantation, and contains a rare gas element and a p-type impurity. The impurity concentration of the first deep layer 15 will be described later.

また、本実施形態の第１ディープ層１５は、ＪＦＥＴ部１４より浅く形成されている。つまり、第１ディープ層１５は、底部がＪＦＥＴ部１４内に位置するように形成されている。言い換えると、第１ディープ層１５は、低濃度層１３との間にＪＦＥＴ部１４が位置するように形成されている。 In addition, the first deep layer 15 in this embodiment is formed shallower than the JFET portion 14. In other words, the first deep layer 15 is formed so that its bottom is located within the JFET portion 14. In other words, the first deep layer 15 is formed so that the JFET portion 14 is located between it and the low concentration layer 13.

ＪＦＥＴ部１４および第１ディープ層１５上には、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、コンタクト領域２３等が形成されている。 A current spreading layer 17, a second deep layer 18, a base layer 21, a source region 22, a contact region 23, etc. are formed on the JFET section 14 and the first deep layer 15.

電流分散層１７は、ｎ型とされ、ＪＦＥＴ部１４と繋がるように形成されている。このため、本実施形態では、低濃度層１３、ＪＦＥＴ部１４、および電流分散層１７が繋がり、これらによってドリフト層１９が構成されている。そして、第１ディープ層１５は、ドリフト層１９内に形成された状態となっている。 The current spreading layer 17 is n-type and is formed so as to be connected to the JFET section 14. Therefore, in this embodiment, the low concentration layer 13, the JFET section 14, and the current spreading layer 17 are connected, and these constitute the drift layer 19. The first deep layer 15 is formed within the drift layer 19.

第２ディープ層１８は、ｐ型とされ、厚さが電流分散層１７と等しくされている。また、第２ディープ層１８は、第１ディープ層１５と接続されるように形成されている。 The second deep layer 18 is p-type and has the same thickness as the current spreading layer 17. The second deep layer 18 is also formed so as to be connected to the first deep layer 15.

そして、電流分散層１７および第２ディープ層１８は、ＪＦＥＴ部１４のうちのストライプ状とされた部分や、第１ディープ層１５の長手方向に対して交差する方向に延設されている。本実施形態では、電流分散層１７および第２ディープ層１８は、Ｙ軸方向を長手方向として延設されると共に、Ｘ軸方向において交互に複数本が並べられたレイアウトとされている。なお、電流分散層１７および第２ディープ層１８の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてあり、第２ディープ層１８は、後述するトレンチ２５を挟むように形成されている。 The current spreading layer 17 and the second deep layer 18 extend in a direction intersecting the longitudinal direction of the striped portion of the JFET section 14 and the first deep layer 15. In this embodiment, the current spreading layer 17 and the second deep layer 18 extend in the Y-axis direction as the longitudinal direction, and are arranged in a layout in which multiple layers are arranged alternately in the X-axis direction. The formation pitch of the current spreading layer 17 and the second deep layer 18 is set to match the formation pitch of the trench gate structure described later, and the second deep layer 18 is formed to sandwich the trench 25 described later.

ベース層２１は、ｐ型とされ、電流分散層１７および第２ディープ層１８上に形成されている。このため、第１ディープ層１５は、第２ディープ層１８を介してベース層２１と接続された状態となっている。 The base layer 21 is of p-type and is formed on the current spreading layer 17 and the second deep layer 18. Therefore, the first deep layer 15 is connected to the base layer 21 via the second deep layer 18.

ソース領域２２は、ｎ^＋型とされており、ベース層２１の表層部に形成されている。コンタクト領域２３は、ｐ^＋型とされており、ベース層２１の表層部に形成されている。具体的には、ソース領域２２は、後述するトレンチ２５の側面に接するように形成されており、コンタクト領域２３は、ソース領域２２を挟んで後述するトレンチ２５と反対側に形成されている。なお、本実施形態では、ソース領域２２およびコンタクト領域２３が接続領域に相当し、ソース領域２２が第１不純物領域に相当し、コンタクト領域２３が第２不純物領域に相当している。 The source region 22 is of n ⁺ type and is formed in a surface layer portion of the base layer 21. The contact region 23 is of p ⁺ type and is formed in a surface layer portion of the base layer 21. Specifically, the source region 22 is formed so as to contact a side surface of a trench 25 described later, and the contact region 23 is formed on the opposite side of the source region 22 to the trench 25 described later. In this embodiment, the source region 22 and the contact region 23 correspond to a connection region, the source region 22 corresponds to a first impurity region, and the contact region 23 corresponds to a second impurity region.

ベース層２１は、例えば、ｐ型不純物濃度が３．０×１０^１７／ｃｍ^３以下とされている。また、本実施形態のベース層２１は、例えば、イオン注入等で形成されている。ソース領域２２は、イオン注入にて形成されるイオン注入層によって構成され、希ガス元素とｎ型不純物を含んで構成されている。コンタクト領域２３は、イオン注入にて形成されるイオン注入層によって構成され、希ガス元素とｐ型不純物を含んで構成されている。なお、ソース領域２２およびコンタクト領域２３の不純物濃度については、後述する。 The base layer 21 has a p-type impurity concentration of, for example, 3.0×10 ¹⁷ /cm ³ or less. The base layer 21 of this embodiment is formed by, for example, ion implantation. The source region 22 is formed by an ion implantation layer formed by ion implantation, and contains a rare gas element and an n-type impurity. The contact region 23 is formed by an ion implantation layer formed by ion implantation, and contains a rare gas element and a p-type impurity. The impurity concentrations of the source region 22 and the contact region 23 will be described later.

本実施形態では、以上のように、基板１１、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４、第１ディープ層１５、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、コンタクト領域２３等を含んで半導体基板１０が構成されている。そして、上記のように半導体基板１０が構成されているため、半導体基板１０は、ＳｉＣで構成されているといえる。また、本実施形態では、半導体基板１０の一面１０ａがソース領域２２やコンタクト領域２３で構成され、半導体基板１０の他面１０ｂが基板１１で構成されている。 In this embodiment, the semiconductor substrate 10 is configured to include the substrate 11, buffer layer 12, low concentration layer 13, JFET portion 14, first deep layer 15, current spreading layer 17, second deep layer 18, base layer 21, source region 22, contact region 23, etc., as described above. Since the semiconductor substrate 10 is configured as described above, it can be said that the semiconductor substrate 10 is configured of SiC. In addition, in this embodiment, one surface 10a of the semiconductor substrate 10 is configured of the source region 22 and the contact region 23, and the other surface 10b of the semiconductor substrate 10 is configured of the substrate 11.

半導体基板１０には、ソース領域２２やベース層２１等を貫通して電流分散層１７に達すると共に、底面が電流分散層１７内に位置するように、例えば、幅が１．４～２．０μｍとされたトレンチ２５が形成されている。なお、トレンチ２５は、ＪＦＥＴ部１４および第１ディープ層１５に達しないように形成されている。つまり、トレンチ２５は、底面よりも下方に、トレンチ２５とは離れた状態でＪＦＥＴ部１４および第１ディープ層１５が位置するように形成されている。 A trench 25 having a width of, for example, 1.4 to 2.0 μm is formed in the semiconductor substrate 10 so that it penetrates the source region 22, base layer 21, etc. to reach the current spreading layer 17 and has its bottom surface located within the current spreading layer 17. The trench 25 is formed so that it does not reach the JFET section 14 and the first deep layer 15. In other words, the trench 25 is formed so that the JFET section 14 and the first deep layer 15 are located below the bottom surface and apart from the trench 25.

また、トレンチ２５は、図１中では１本のみしか図示していないが、実際には、Ｙ軸方向に沿って延びるように複数本が延設されると共に、Ｘ軸方向に等間隔で並べられてストライプ状となるように形成されている。つまり、本実施形態では、トレンチ２５は、長手方向が第１ディープ層１５の長手方向と直交するように形成されている。また、トレンチ２５は、ドリフト層１９とベース層２１との積層方向において、第２ディープ層１８に挟まれるように形成されている。 Although only one trench 25 is shown in FIG. 1, in reality, multiple trenches 25 are provided extending along the Y-axis direction and are arranged at equal intervals in the X-axis direction to form a stripe shape. In other words, in this embodiment, the trench 25 is formed so that its longitudinal direction is perpendicular to the longitudinal direction of the first deep layer 15. The trench 25 is also formed so that it is sandwiched between the second deep layers 18 in the stacking direction of the drift layer 19 and the base layer 21.

トレンチ２５には、内壁面にゲート絶縁膜２６が形成され、ゲート絶縁膜２６上には、ドープトＰｏｌｙ－Ｓｉ等によって構成されるゲート電極２７が形成されている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２６は、トレンチ２５の内壁面を熱酸化する、またはＣＶＤ（chemical vapor depositionの略）法を行うことで形成される。そして、ゲート絶縁膜２６は、厚さがトレンチ２５の側面側および底面側で共に１００ｎｍ程度とされている。 A gate insulating film 26 is formed on the inner wall surface of the trench 25, and a gate electrode 27 made of doped Poly-Si or the like is formed on the gate insulating film 26. This forms a trench gate structure. Although not particularly limited, the gate insulating film 26 is formed by thermally oxidizing the inner wall surface of the trench 25 or by carrying out a CVD (short for chemical vapor deposition) method. The gate insulating film 26 has a thickness of about 100 nm on both the side and bottom sides of the trench 25.

なお、ゲート絶縁膜２６は、トレンチ２５の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜２６は、半導体基板１０の一面１０ａの一部も覆うように形成されている。より詳しくは、ゲート絶縁膜２６は、ソース領域２２の表面の一部も覆うように形成されている。言い換えると、ゲート絶縁膜２６には、ゲート電極２７が配置される部分と異なる部分において、ソース領域２２およびコンタクト領域２３を露出させるコンタクトホール２６ａが形成されている。 The gate insulating film 26 is also formed on surfaces other than the inner wall surface of the trench 25. Specifically, the gate insulating film 26 is formed so as to cover a portion of one surface 10a of the semiconductor substrate 10. More specifically, the gate insulating film 26 is formed so as to cover a portion of the surface of the source region 22. In other words, the gate insulating film 26 has contact holes 26a that expose the source region 22 and the contact region 23 in a portion different from the portion where the gate electrode 27 is disposed.

半導体基板１０の一面１０ａ上には、ゲート電極２７やゲート絶縁膜２６等を覆うように、層間絶縁膜２８が形成されている。層間絶縁膜２８は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。 An interlayer insulating film 28 is formed on one surface 10a of the semiconductor substrate 10 so as to cover the gate electrode 27, the gate insulating film 26, etc. The interlayer insulating film 28 is made of BPSG (short for borophosphosilicate glass) or the like.

層間絶縁膜２８には、コンタクトホール２６ａと連通してソース領域２２およびコンタクト領域２３を露出させるコンタクトホール２８ａが形成されている。なお、層間絶縁膜２８に形成されたコンタクトホール２８ａは、ゲート絶縁膜２６に形成されたコンタクトホール２６ａと連通するように形成されており、当該コンタクトホール２６ａと共に１つのコンタクトホールとして機能する。このため、以下では、コンタクトホール２６ａおよびコンタクトホール２８ａを纏めてコンタクトホール２６ｂともいう。そして、コンタクトホール２６ｂのパターンは、任意であり、例えば複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、または、ライン状のものを並べたパターン等が挙げられる。本実施形態では、コンタクトホール２６ｂは、トレンチ２５の長手方向に沿ったライン状とされている。 In the interlayer insulating film 28, a contact hole 28a is formed that communicates with the contact hole 26a and exposes the source region 22 and the contact region 23. The contact hole 28a formed in the interlayer insulating film 28 is formed to communicate with the contact hole 26a formed in the gate insulating film 26, and functions together with the contact hole 26a as one contact hole. For this reason, hereinafter, the contact holes 26a and 28a are collectively referred to as contact holes 26b. The pattern of the contact holes 26b is arbitrary, and examples of the pattern include a pattern in which multiple squares are arranged, a pattern in which rectangular lines are arranged, and a pattern in which lines are arranged. In this embodiment, the contact holes 26b are linear along the longitudinal direction of the trench 25.

層間絶縁膜２８上には、コンタクトホール２６ｂを通じてソース領域２２およびコンタクト領域２３と電気的に接続される上部電極２９が形成されている。なお、本実施形態では、上部電極２９が第１電極に相当している。 An upper electrode 29 is formed on the interlayer insulating film 28 and is electrically connected to the source region 22 and the contact region 23 through the contact hole 26b. In this embodiment, the upper electrode 29 corresponds to the first electrode.

本実施形態の上部電極２９は、Ａｌ（アルミニウム）を主成分とするＡｌ－Ｓｉ層等で構成され、次のようにしてソース領域２２およびコンタクト領域２３と接続されている。具体的には、ソース領域２２およびコンタクト領域２３には、コンタクトホール２６ｂから露出する部分に、Ｎｉ（ニッケル）等の金属を用いて構成された金属シリサイド層３０が形成されている。この金属シリサイド層３０は、ソース領域２２およびコンタクト領域２３と上部電極２９との間の接触抵抗を低減するためのものである。 The upper electrode 29 in this embodiment is composed of an Al-Si layer mainly composed of Al (aluminum) and is connected to the source region 22 and the contact region 23 as follows. Specifically, a metal silicide layer 30 composed of a metal such as Ni (nickel) is formed in the source region 22 and the contact region 23 in the portion exposed from the contact hole 26b. This metal silicide layer 30 is intended to reduce the contact resistance between the source region 22 and the contact region 23 and the upper electrode 29.

そして、金属シリサイド層３０上には、Ｔｉ（チタン）やＴｉＮ（窒化チタン）等で構成されるバリアメタル膜３１が形成されている。なお、バリアメタル膜３１は、コンタクトホール２６ｂの壁面や層間絶縁膜２８の表面にも形成されている。このバリアメタル膜３１は、上部電極２９を構成するＡｌが半導体基板１０側や層間絶縁膜２８側に拡散することを抑制したり、金属シリサイド層３０を構成するＮｉが上部電極２９側に拡散することを抑制するものである。 A barrier metal film 31 made of Ti (titanium), TiN (titanium nitride), or the like is formed on the metal silicide layer 30. The barrier metal film 31 is also formed on the wall surface of the contact hole 26b and the surface of the interlayer insulating film 28. This barrier metal film 31 prevents Al constituting the upper electrode 29 from diffusing to the semiconductor substrate 10 side or the interlayer insulating film 28 side, and prevents Ni constituting the metal silicide layer 30 from diffusing to the upper electrode 29 side.

そして、上部電極２９は、バリアメタル膜３１上に配置されることにより、バリアメタル膜３１および金属シリサイド層３０を介してソース領域２２およびコンタクト領域２３と接続されている。 The upper electrode 29 is disposed on the barrier metal film 31 and is connected to the source region 22 and the contact region 23 via the barrier metal film 31 and the metal silicide layer 30.

半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極３２が形成されている。なお、本実施形態では、下部電極３２が第２電極に相当している。 A lower electrode 32 that is electrically connected to the substrate 11 is formed on the other surface 10b of the semiconductor substrate 10. In this embodiment, the lower electrode 32 corresponds to the second electrode.

本実施形態のＳｉＣ半導体装置では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。なお、本実施形態では、ｎ^－型、ｎ型、ｎ^＋型が第１導電型に相当しており、ｐ型、ｐ^＋型が第２導電型に相当している。 In the SiC semiconductor device of this embodiment, an n-channel inversion type trench gate MOSFET is configured by such a structure. In this embodiment, the n ^- type, n-type, and n ⁺ types correspond to the first conductivity type, and the p-type and p ⁺ types correspond to the second conductivity type.

そして、このようなＳｉＣ半導体装置は、具体的には後述するが、ゲート電極２７に印加されるゲート電圧が絶縁ゲート構造の閾値電圧以上とされると、上部電極２９と下部電極３２との間に電流が流れるオン状態となる。また、このようなＳｉＣ半導体装置は、ゲート電極２７に印加されるゲート電圧が閾値電圧未満とされると、上部電極２９と下部電極３２との間に電流が流れないオフ状態となる。 This type of SiC semiconductor device, which will be described in detail later, is in an ON state in which a current flows between the upper electrode 29 and the lower electrode 32 when the gate voltage applied to the gate electrode 27 is equal to or greater than the threshold voltage of the insulated gate structure. In addition, this type of SiC semiconductor device is in an OFF state in which no current flows between the upper electrode 29 and the lower electrode 32 when the gate voltage applied to the gate electrode 27 is less than the threshold voltage.

次に、本実施形態におけるソース領域２２、コンタクト領域２３、および第１ディープ層１５を構成するイオン注入層の不純物濃度について、具体的に説明する。 Next, the impurity concentrations of the ion-implanted layers that constitute the source region 22, contact region 23, and first deep layer 15 in this embodiment will be specifically described.

本実施形態のソース領域２２は、上記のように、イオン注入層で構成され、希ガス元素と、ｎ型不純物とを含んで構成されている。そして、ソース領域２２は、上部電極２９側（すなわち、金属シリサイド層３０側）の部分の不純物濃度を高くすることにより、上部電極２９との接触抵抗の低減を図ることができる。このため、ソース領域２２は、図２に示されるように、上部電極２９側の部分の不純物濃度が上部電極２９と反対側の部分の不純物濃度よりも高くなる濃度プロファイルとなるように形成されている。言い換えると、ソース領域２２は、Ｚ軸方向（すなわち、深さ方向）において、一面１０ａ（すなわち、金属シリサイド層３０）側の部分の不純物濃度が高くなる濃度プロファイルとなるように形成されている。 As described above, the source region 22 of this embodiment is formed of an ion implantation layer, and is formed to contain a rare gas element and an n-type impurity. The contact resistance of the source region 22 with the upper electrode 29 can be reduced by increasing the impurity concentration in the portion on the upper electrode 29 side (i.e., the metal silicide layer 30 side). For this reason, the source region 22 is formed to have a concentration profile in which the impurity concentration in the portion on the upper electrode 29 side is higher than the impurity concentration in the portion opposite the upper electrode 29, as shown in FIG. 2. In other words, the source region 22 is formed to have a concentration profile in which the impurity concentration in the portion on the one surface 10a (i.e., the metal silicide layer 30) side is higher in the Z-axis direction (i.e., the depth direction).

コンタクト領域２３は、上記のように、イオン注入層で構成され、希ガス元素と、ｐ型不純物とを含んで構成されている。そして、コンタクト領域２３は、特に図示しないが、ソース領域２２と同様に、上部電極２９側の部分の不純物濃度が上部電極２９と反対側の部分の不純物濃度よりも高くなるように形成されている。 As described above, the contact region 23 is composed of an ion implantation layer and contains a rare gas element and a p-type impurity. Although not shown, the contact region 23 is formed in a manner similar to the source region 22 such that the impurity concentration in the portion on the upper electrode 29 side is higher than the impurity concentration in the portion opposite the upper electrode 29.

なお、特に限定されるものではないが、ソース領域２２は、上部電極２９側のｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０^２１／ｃｍ^３以上とされている。コンタクト領域２３は、上部電極２９側のｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０^２１／ｃｍ^３以上とされている。 Although not particularly limited, the source region 22 has an n-type impurity concentration on the upper electrode 29 side, i.e., a surface concentration of, for example, 1.0× ¹⁰ / ^cm3 or more. The contact region 23 has a p-type impurity concentration on the upper electrode 29 side, i.e., a surface concentration of, for example, 1.0× ¹⁰ /cm3 or ^more .

第１ディープ層１５は、上記のように、イオン注入層で構成され、希ガス元素と、ｐ型不純物とを含んで構成されている。そして、第１ディープ層１５は、図３に示されるように、電流分散層１７との境界面側に不純物濃度が最大となり、オフ状態である際に空乏化しない不純物濃度とされた高濃度ピークＰを有する高濃度領域１５ａを備える濃度プロファイルとされている。また、第１ディープ層１５は、高濃度領域１５ａより基板１１側に、Ｚ軸方向に沿って不純物濃度がほぼ変化しない領域を有し、オフ状態である際に空乏化する低濃度領域１５ｂを有する濃度プロファイルとされている。なお、第１ディープ層１５における基板１１側の部分は、不純物濃度の変化の傾きが急峻に大きくなって不純物濃度が急峻に小さくなるが、この部分も空乏化する領域であるために低濃度領域１５ｂとなる。 As described above, the first deep layer 15 is composed of an ion-implanted layer and is composed of a rare gas element and a p-type impurity. As shown in FIG. 3, the first deep layer 15 has a concentration profile including a high-concentration region 15a having a high-concentration peak P, which is an impurity concentration that is maximum at the boundary surface side with the current spreading layer 17 and is not depleted when in the off state. The first deep layer 15 also has a concentration profile including a region on the substrate 11 side from the high-concentration region 15a in which the impurity concentration does not change substantially along the Z-axis direction, and a low-concentration region 15b that is depleted when in the off state. Note that in the portion of the first deep layer 15 on the substrate 11 side, the gradient of the change in impurity concentration becomes steeper and the impurity concentration becomes steeper, but this portion is also a region that is depleted, and therefore becomes the low-concentration region 15b.

そして、このような第１ディープ層１５は、高濃度領域１５ａに空乏化しない領域が構成されるように、高濃度ピークＰの不純物濃度が高くされることが好ましい。高濃度ピークＰは、電流分散層１７よりも高不純物濃度とされ、例えば、１．０×１０^１８／ｃｍ^３以上とされる。 In the first deep layer 15, it is preferable that the impurity concentration of the high concentration peak P is made high so that a non-depleted region is formed in the high concentration region 15a. The high concentration peak P has a higher impurity concentration than the current spreading layer 17, for example, 1.0×10 ¹⁸ /cm ³ or more.

以上が本実施形態におけるＳｉＣ半導体装置の構成である。次に、上記ＳｉＣ半導体装置の作動および効果について説明する。 The above is the configuration of the SiC semiconductor device in this embodiment. Next, the operation and effects of the above-mentioned SiC semiconductor device will be explained.

まず、ＳｉＣ半導体装置では、ゲート電極２７に閾値電圧以上のゲート電圧が印加される前のオフ状態では、ベース層２１に反転層が形成されない。このため、下部電極３２に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域２２からベース層２１内に電子が流れず、ＳｉＣ半導体装置は、上部電極２９と下部電極３２との間に電流が流れないオフ状態となる。 First, in the SiC semiconductor device, in the off state before a gate voltage equal to or greater than the threshold voltage is applied to the gate electrode 27, no inversion layer is formed in the base layer 21. Therefore, even if a positive voltage, for example 1600 V, is applied to the lower electrode 32, electrons do not flow from the source region 22 into the base layer 21, and the SiC semiconductor device is in an off state in which no current flows between the upper electrode 29 and the lower electrode 32.

また、ＳｉＣ半導体装置がオフ状態である場合には、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２６の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、トレンチ２５よりも深い位置に、第１ディープ層１５およびＪＦＥＴ部１４が備えられている。そして、第１ディープ層１５は、高濃度ピークＰが空乏化されない不純物濃度とされている。このため、第１ディープ層１５およびＪＦＥＴ部１４との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２６に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２６が破壊されることを抑制できる。 When the SiC semiconductor device is in the off state, an electric field is applied between the drain and gate, and electric field concentration may occur at the bottom of the gate insulating film 26. However, in the above-mentioned SiC semiconductor device, the first deep layer 15 and the JFET section 14 are provided at a position deeper than the trench 25. The first deep layer 15 has an impurity concentration that does not deplete the high concentration peak P. Therefore, the depletion layer formed between the first deep layer 15 and the JFET section 14 suppresses the rise of the equipotential lines due to the influence of the drain voltage, making it difficult for a high electric field to penetrate into the gate insulating film 26. Therefore, in this embodiment, it is possible to suppress the gate insulating film 26 from being destroyed.

また、第１ディープ層１５における低濃度領域１５ｂは、空乏化される不純物濃度とされている。このため、ＳｉＣ半導体装置がオフ状態である場合には、第１ディープ層１５における低濃度領域１５ｂを含む部分も空乏化される。このため、第１ディープ層１５を形成することによるＳｉＣ半導体装置の耐圧の低下を抑制できる。 In addition, the low concentration region 15b in the first deep layer 15 has an impurity concentration that is depleted. Therefore, when the SiC semiconductor device is in an off state, the portion of the first deep layer 15 that includes the low concentration region 15b is also depleted. Therefore, it is possible to suppress a decrease in the breakdown voltage of the SiC semiconductor device due to the formation of the first deep layer 15.

そして、ゲート電極２７に、閾値電圧以上のゲート電圧、例えば２０Ｖが印加されると、ベース層２１のうちのトレンチ２５に接している表面に反転層が形成される。これにより、上部電極２９と下部電極３２との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、反転層を通過した電子が電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を通過して基板１１へ流れるため、電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を有するドリフト層１９が構成されているといえる。 When a gate voltage equal to or higher than the threshold voltage, for example 20 V, is applied to the gate electrode 27, an inversion layer is formed on the surface of the base layer 21 that contacts the trench 25. This causes a current to flow between the upper electrode 29 and the lower electrode 32, and the SiC semiconductor device is turned on. In this embodiment, electrons that have passed through the inversion layer pass through the current spreading layer 17, the JFET portion 14, and the low concentration layer 13 and flow to the substrate 11, so that a drift layer 19 having the current spreading layer 17, the JFET portion 14, and the low concentration layer 13 is formed.

続いて、本実施形態のＳｉＣ半導体装置の製造方法について図４Ａ～図４Ｈを参照して説明する。なお、図４Ａ～図４Ｈは、図１におけるＹ軸方向を法線方向とする断面図である。 Next, the manufacturing method of the SiC semiconductor device of this embodiment will be described with reference to Figures 4A to 4H. Note that Figures 4A to 4H are cross-sectional views in which the Y-axis direction in Figure 1 is the normal direction.

まず、図４Ａに示されるように、基板１１の表面上に、ＳｉＣからなる、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４が形成された構成基板１００を用意する。言い換えると、ドリフト層１９のうちの基板１１側の部分を含んで構成される構成基板１００を用意する。 First, as shown in FIG. 4A, a component substrate 100 is prepared in which a buffer layer 12, a low concentration layer 13, and a JFET section 14 made of SiC are formed on the surface of a substrate 11. In other words, a component substrate 100 is prepared that includes the portion of the drift layer 19 on the substrate 11 side.

そして、図４Ｂに示されるように、構成基板１００上に図示しないマスクを用いてイオン注入することにより、活性化処理が行われることによって第１ディープ層１５を構成する第１ディープ層構成層１５０を形成する。具体的には、上記図３に示すような高濃度領域１５ａおよび低濃度領域１５ｂを有する第１ディープ層１５が構成されるように、加速エネルギを変更しながら複数回のイオン注入を行って第１ディープ層構成層１５０を形成する。また、第１ディープ層構成層１５０を形成する際には、ｐ型不純物としてのＡｌ等と共に、希ガス元素としてのＡｒ等をイオン注入する。但し、この工程では、希ガス元素をイオン注入した後にｐ型不純物をイオン注入することが好ましい。なお、希ガス元素は、Ｈｅ、Ｎｅ、Ｘｅ、Ｒｎ等であってもよい。また、後述のイオン注入で注入される希ガス元素についても、Ａｒを例に挙げて説明するが、Ｈｅ、Ｎｅ、Ｘｅ、Ｒｎ等であってもよい。 Then, as shown in FIG. 4B, ions are implanted on the constituent substrate 100 using a mask (not shown) to form a first deep layer constituting layer 150 that constitutes the first deep layer 15 by performing an activation process. Specifically, the first deep layer constituting layer 150 is formed by performing ion implantation multiple times while changing the acceleration energy so that the first deep layer 15 having the high concentration region 15a and the low concentration region 15b as shown in FIG. 3 is formed. In addition, when forming the first deep layer constituting layer 150, ions of Ar or the like as a rare gas element are implanted together with Al or the like as a p-type impurity. However, in this process, it is preferable to ion implant the p-type impurity after ion implanting the rare gas element. The rare gas element may be He, Ne, Xe, Rn, or the like. In addition, the rare gas element implanted by the ion implantation described later will be described using Ar as an example, but it may be He, Ne, Xe, Rn, or the like.

続いて、図４Ｃに示されるように、ＪＦＥＴ部１４および第１ディープ層１５上に、電流分散層１７等を形成するための構成層１７ａをエピタキシャル成長させて半導体基板１０を構成する。 Next, as shown in FIG. 4C, a component layer 17a for forming a current spreading layer 17 and the like is epitaxially grown on the JFET section 14 and the first deep layer 15 to form the semiconductor substrate 10.

次に、図４Ｄに示されるように、半導体基板１０の一面１０ａ上に図示しないマスクを用いてｎ型不純物をイオン注入し、活性化処理が行われることによって電流分散層１７を構成する電流分散層構成層１７０を形成する。また、半導体基板１０の一面１０ａ上に図示しないマスクを用いてｐ型不純物をイオン注入し、活性化処理が行われることによって第２ディープ層１８を構成する第２ディープ層構成層１８０を形成する。 Next, as shown in FIG. 4D, n-type impurities are ion-implanted onto one surface 10a of the semiconductor substrate 10 using a mask not shown, and an activation process is performed to form a current spreading layer constituent layer 170 that constitutes the current spreading layer 17. Also, p-type impurities are ion-implanted onto one surface 10a of the semiconductor substrate 10 using a mask not shown, and an activation process is performed to form a second deep layer constituent layer 180 that constitutes the second deep layer 18.

続いて、図４Ｅに示されるように、再び半導体基板１０の一面１０ａ上に図示しないマスクを用いてｐ型不純物をイオン注入し、活性化処理が行われることによってベース層２１を構成するベース層構成層２１０を形成する。また、半導体基板１０の一面１０ａ上に図示しないマスクを用いてｎ型不純物をイオン注入し、活性化処理が行われることによってソース領域２２を構成するソース領域構成層２２０を形成する。さらに、半導体基板１０の一面１０ａ上に図示しないマスクを用いてｐ型不純物をイオン注入し、活性化処理が行われることによってコンタクト領域２３を構成するコンタクト領域構成層２３０を形成する。 Next, as shown in FIG. 4E, p-type impurities are ion-implanted again onto one surface 10a of the semiconductor substrate 10 using a mask not shown, and an activation process is performed to form a base layer constituent layer 210 that constitutes the base layer 21. Furthermore, n-type impurities are ion-implanted onto one surface 10a of the semiconductor substrate 10 using a mask not shown, and an activation process is performed to form a source region constituent layer 220 that constitutes the source region 22. Furthermore, p-type impurities are ion-implanted onto one surface 10a of the semiconductor substrate 10 using a mask not shown, and an activation process is performed to form a contact region constituent layer 230 that constitutes the contact region 23.

この際、ソース領域構成層２２０およびコンタクト領域構成層２３０を形成する際には、上記図２に示すような濃度プロファイルとなるように、加速エネルギを変更しながら複数回のイオン注入を行ってソース領域構成層２２０およびコンタクト領域構成層２３０を形成する。また、ソース領域構成層２２０を形成する際には、ｎ型不純物と共に、希ガス元素としてのＡｒをイオン注入する。同様に、コンタクト領域構成層２３０を形成する際には、ｐ型不純物と共に、希ガス元素としてのＡｒをイオン注入する。 At this time, when forming the source region forming layer 220 and the contact region forming layer 230, ion implantation is performed multiple times while changing the acceleration energy so as to obtain the concentration profile shown in FIG. 2 above, to form the source region forming layer 220 and the contact region forming layer 230. In addition, when forming the source region forming layer 220, Ar is ion-implanted as a rare gas element together with the n-type impurity. Similarly, when forming the contact region forming layer 230, Ar is ion-implanted as a rare gas element together with the p-type impurity.

その後、図４Ｆに示されるように、半導体基板１０に図示しないカーボンマスクを配置し、１７００～１９００°で加熱処理を行って各不純物を活性化させる活性化処理を行う。これにより、第１ディープ層１５、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、およびコンタクト領域２３が形成される。 After that, as shown in FIG. 4F, a carbon mask (not shown) is placed on the semiconductor substrate 10, and a heating process is performed at 1700 to 1900°C to activate each impurity. This forms the first deep layer 15, the current spreading layer 17, the second deep layer 18, the base layer 21, the source region 22, and the contact region 23.

この際、本実施形態では、第１ディープ層構成層１５０、ソース領域構成層２２０、コンタクト領域構成層２３０には、各不純物と共に希ガス元素としてのＡｒがイオン注入されており、結晶性が崩れた状態となっている。なお、ここでのＡｒをイオン注入することで結晶性が崩れるとは、ｐ型不純物またはｎ型不純物をイオン注入することで欠陥が形成される場合と比較すると、Ａｒの方が各不純物よりも原子量が大きいため、結晶性の崩れ（欠陥）が多くなると共に安定した結晶性の崩れとなる。 In this embodiment, the first deep layer forming layer 150, the source region forming layer 220, and the contact region forming layer 230 are ion-implanted with Ar as a rare gas element together with each impurity, resulting in a state of crystallinity collapse. Note that, in this case, the collapse of crystallinity due to ion-implantation of Ar means that, compared to the case where defects are formed by ion-implanting a p-type impurity or an n-type impurity, the atomic weight of Ar is larger than that of each impurity, so the collapse of crystallinity (defects) increases and the collapse of crystallinity becomes stable.

そして、加熱処理を行った際には、上記のように結晶性の崩れが多くなっているため、各不純物は、トラップされ易くなり、活性化し易くなる。なお、Ａｒは、希ガス元素であって活性化し難いため、加熱処理を行った際にトラップされ難い。つまり、Ａｒをイオン注入するのは、各不純物の活性化率を高くするためである。このため、希ガス元素がイオン注入されている部分では、各不純物の活性化率を高くできる。また、希ガス元素がイオン注入されている部分では、各不純物の活性化率を安定化させることができる。言い換えると、希ガス元素がイオン注入されている部分では、各不純物の活性化率をＡｒの注入量に依存させ易くできる。つまり、希ガス元素がイオン注入されている部分では、各不純物の活性化率に対してＡｒの影響が支配的となるようにし易くできる。したがって、本実施形態では、第１ディープ層１５、ソース領域２２、コンタクト領域２３に不純物濃度が高い部分を構成し易くなると共に、不純物濃度がばらつくことを抑制できる。 And, when the heat treatment is performed, the crystallinity is more broken as described above, so that each impurity is more easily trapped and activated. Note that Ar is a rare gas element and is difficult to activate, so it is difficult to trap when the heat treatment is performed. That is, the reason for ion-implanting Ar is to increase the activation rate of each impurity. Therefore, in the portion where the rare gas element is ion-implanted, the activation rate of each impurity can be increased. Also, in the portion where the rare gas element is ion-implanted, the activation rate of each impurity can be stabilized. In other words, in the portion where the rare gas element is ion-implanted, the activation rate of each impurity can be easily made dependent on the amount of Ar implanted. In other words, in the portion where the rare gas element is ion-implanted, the influence of Ar can be easily made dominant over the activation rate of each impurity. Therefore, in this embodiment, it is easy to form a portion with a high impurity concentration in the first deep layer 15, the source region 22, and the contact region 23, and the variation in the impurity concentration can be suppressed.

具体的には、図５に示されるように、ソース領域２２は、Ａｒをイオン注入することにより、不純物濃度が活性化し易くなって不純物濃度を高くできることが確認される。また、特に図示しないが、コンタクト領域２３も同様である。さらに、図６に示されるように、第１ディープ層１５は、Ａｒをイオン注入することにより、高濃度ピークＰの不純物濃度を高くできることが確認される。 Specifically, as shown in FIG. 5, it has been confirmed that the source region 22 can be made to have a high impurity concentration by ion-implanting Ar, as the impurity concentration is easily activated. The same is true for the contact region 23, although not shown. Furthermore, as shown in FIG. 6, it has been confirmed that the first deep layer 15 can have a high impurity concentration at the high-concentration peak P by ion-implanting Ar.

なお、図５中の「Ａｒあり」は、ソース領域２２を構成するためのｎ型不純物をイオン注入する際と同じドーズ量および加速エネルギでＡｒをイオン注入した結果を示している。同様に、図６中の「Ａｒあり」は、第１ディープ層１５を構成するためのｐ型不純物をイオン注入する際と同じドーズ量および加速エネルギでＡｒをイオン注入した結果を示している。また、図５および図６中の「Ａｒあり」と「Ａｒなし」の場合では、各不純物のドーズ量を等しくしている。そして、Ａｒをイオン注入することにより、Ａｒは、半導体基板１０に残存した状態となるが、希ガス元素であって、活性化し難いため、半導体装置の特性にはほとんど影響しない。 In addition, "with Ar" in FIG. 5 indicates the result of ion implantation of Ar with the same dose and acceleration energy as when ion implanting n-type impurities to form the source region 22. Similarly, "with Ar" in FIG. 6 indicates the result of ion implantation of Ar with the same dose and acceleration energy as when ion implanting p-type impurities to form the first deep layer 15. In addition, the dose of each impurity is the same in the cases of "with Ar" and "without Ar" in FIG. 5 and FIG. 6. By ion implanting Ar, Ar remains in the semiconductor substrate 10, but since it is a rare gas element and is difficult to activate, it has almost no effect on the characteristics of the semiconductor device.

続いて、図４Ｇに示されるように、一般的な半導体製造プロセスを行い、トレンチゲート構造を形成すると共に、層間絶縁膜２８を形成する。そして、コンタクトホール２８ｂを形成した後、金属シリサイド層３０を形成するための金属膜をコンタクトホール２８ｂに配置する。続いて、レーザアニール等を行い、金属シリサイド層３０を形成する。 Next, as shown in FIG. 4G, a typical semiconductor manufacturing process is performed to form a trench gate structure and an interlayer insulating film 28. Then, after forming contact holes 28b, a metal film for forming a metal silicide layer 30 is placed in the contact holes 28b. Next, laser annealing or the like is performed to form the metal silicide layer 30.

その後は、図４Ｈに示されるように、バリアメタル膜３１、上部電極２９、下部電極３２を形成することにより、上記ＳｉＣ半導体装置が製造される。 Then, as shown in FIG. 4H, the barrier metal film 31, the upper electrode 29, and the lower electrode 32 are formed to manufacture the SiC semiconductor device.

以上説明した本実施形態によれば、第１ディープ層１５、ソース領域２２、およびコンタクト領域２３は、イオン注入層で構成されており、イオン注入層は、各不純物と希ガス元素とを含んで構成されている。このため、各不純物が活性化し易くなり、不純物濃度がばらつくことを抑制できるのでＳｉＣ半導体装置の特性がばらつくことを抑制できる。また、各不純物が活性化し易くなるため、ドーズ量を多くしなくても不純物濃度を高くできる。 According to the present embodiment described above, the first deep layer 15, the source region 22, and the contact region 23 are composed of ion-implanted layers, and the ion-implanted layers are composed of each impurity and a rare gas element. This makes it easier for each impurity to be activated, and it is possible to suppress variations in the impurity concentration, thereby suppressing variations in the characteristics of the SiC semiconductor device. In addition, because each impurity is easier to be activated, it is possible to increase the impurity concentration without increasing the dose amount.

また、ＳｉＣ半導体装置を製造する際には、製造工程時に新たな欠陥が導入され、当該欠陥によって活性化率がばらつき易くなる。しかしながら、本実施形態では、Ａｒをイオン注入することで敢えて結晶性を崩しており、活性化率に対してＡｒの影響が支配的となるようにし易くできる。このため、活性化率を安定化させることができ、ＳｉＣ半導体装置の特性がばらつくことを抑制できる。 In addition, when manufacturing a SiC semiconductor device, new defects are introduced during the manufacturing process, and these defects tend to cause the activation rate to vary. However, in this embodiment, the crystallinity is intentionally destroyed by ion implantation of Ar, making it easier for the effect of Ar to become dominant on the activation rate. This makes it possible to stabilize the activation rate and suppress variation in the characteristics of the SiC semiconductor device.

（１）本実施形態では、ソース領域２２およびコンタクト領域２３は、上部電極２９側の不純物濃度が高くされている。このため、上部電極２９との接触抵抗を低減できる。 (1) In this embodiment, the source region 22 and the contact region 23 have a higher impurity concentration on the upper electrode 29 side. This reduces the contact resistance with the upper electrode 29.

（２）本実施形態では、第１ディープ層１５は、高濃度領域１５ａにおける高濃度ピークＰの不純物濃度が高くされている。したがって、オフ時に空乏化しない領域を形成し易くできる。 (2) In this embodiment, the first deep layer 15 has a high impurity concentration at the high concentration peak P in the high concentration region 15a. This makes it easier to form a region that is not depleted when the device is off.

（３）本実施形態では、第１ディープ層構成層１５０、ソース領域構成層２２０、およびコンタクト領域構成層２３０を形成する場合には、希ガス元素をイオン注入してから各不純物をイオン注入する。このため、各不純物をイオン注入してから希ガス元素をイオン注入する場合と比較して、希ガス元素をイオン注入することによって各不純物が散乱することを抑制でき、不純物濃度がばらつくことを抑制できる。 (3) In this embodiment, when forming the first deep layer forming layer 150, the source region forming layer 220, and the contact region forming layer 230, the rare gas element is ion-implanted and then each impurity is ion-implanted. Therefore, compared to the case where each impurity is ion-implanted and then the rare gas element is ion-implanted, the ion-implantation of the rare gas element can suppress scattering of each impurity and suppress variation in the impurity concentration.

（４）本実施形態では、半導体基板１０がＳｉＣで構成されている。そして、ＳｉＣで構成される基板１１には初期欠陥が存在するため、半導体基板１０には、初期欠陥に依存する欠陥が存在する。このため、Ａｒをイオン注入して結晶性を崩すことにより、活性化率に対してＡｒの影響が支配的となるようにし易くできる。したがって、活性化率を安定化させることができ、ＳｉＣ半導体装置の特性がばらつくことを抑制できる。 (4) In this embodiment, the semiconductor substrate 10 is made of SiC. Since the substrate 11 made of SiC has initial defects, the semiconductor substrate 10 has defects that depend on the initial defects. Therefore, by ion-implanting Ar to destroy the crystallinity, it is easy to make the effect of Ar dominant on the activation rate. Therefore, the activation rate can be stabilized, and the characteristics of the SiC semiconductor device can be prevented from varying.

（５）本実施形態では、上記のように、Ａｒをイオン注入することにより、活性化率を向上できる。このため、図４Ｆの工程にて加熱処理を行う際、Ａｒをイオン注入していない場合と比較すると、比較的低い温度でも各不純物を十分に活性化させることができる。したがって、温度制御性を向上でき、品質を安定化させることができる。 (5) In this embodiment, as described above, the activation rate can be improved by ion-implanting Ar. Therefore, when performing the heat treatment in the step of FIG. 4F, each impurity can be sufficiently activated even at a relatively low temperature compared to the case where Ar is not ion-implanted. This improves temperature controllability and stabilizes quality.

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 Other Embodiments
Although the present disclosure has been described based on the embodiment, it is understood that the present disclosure is not limited to the embodiment or structure. The present disclosure also encompasses various modifications and modifications within the equivalent range. In addition, various combinations and forms, as well as other combinations and forms including only one element, more than one element, or less than one element, are also within the scope and concept of the present disclosure.

例えば、上記第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ^＋型の基板１１をｐ^＋型のコレクタ層に変更する以外は、上記第１実施形態で説明した縦型ＭＯＳＦＥＴと同様である。 For example, in the first embodiment, an n-channel type trench gate MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type is described as an example. However, this is merely an example, and a semiconductor element of another structure, for example, a p-channel type trench gate MOSFET in which the conductivity type of each component is inverted with respect to the n-channel type, may be used. Furthermore, the semiconductor device may be configured to have an IGBT of a similar structure formed therein in addition to the MOSFET. In the case of the IGBT, it is the same as the vertical MOSFET described in the first embodiment, except that the n ⁺ type substrate 11 in the first embodiment is changed to a p ⁺ type collector layer.

また、上記第１実施形態では、半導体基板１０をＳｉＣで構成した例について説明した。しかしながら、半導体基板１０は、シリコン基板や他の化合物半導体基板等を用いて構成されていてもよい。 In the first embodiment, an example in which the semiconductor substrate 10 is made of SiC has been described. However, the semiconductor substrate 10 may be made of a silicon substrate, another compound semiconductor substrate, or the like.

そして、上記第１実施形態では、第１ディープ層１５がＸ軸方向に沿って延設されている例について説明したが、第１ディープ層１５がＹ軸方向に延設されていてもよい。さらに、上記第１実施形態において、第１ディープ層１５および第２ディープ層１８は形成されていなくてもよい。 In the above first embodiment, an example has been described in which the first deep layer 15 extends along the X-axis direction, but the first deep layer 15 may extend in the Y-axis direction. Furthermore, in the above first embodiment, the first deep layer 15 and the second deep layer 18 may not be formed.

また、上記第１実施形態では、Ａｒを各不純物と同様の条件でイオン注入する例について説明したが、異なる条件でイオン注入するようにしてもよい。例えば、Ａｒのドーズ量を多くすることにより、さらに活性化率を向上できる。 In the first embodiment, an example was described in which Ar was ion-implanted under the same conditions as the impurities, but ions may be implanted under different conditions. For example, the activation rate can be further improved by increasing the dose of Ar.

さらに、上記第１実施形態では、第１ディープ層１５、ソース領域２２、およびコンタクト領域２３が希ガス元素としてのＡｒを含んで構成される例について説明した。しかしながら、Ａｒを含んだイオン注入層とすることで不純物の活性化率を向上できるため、ベース層２１等もＡｒを含んだイオン注入層で構成してもよい。また、ＳｉＣ半導体装置が適用される用途によっては、第１ディープ層１５のみが希ガス元素としてのＡｒを含んで構成されるようにしてもよいし、ソース領域２２およびコンタクト領域２３のみが希ガス元素としてのＡｒを含んで構成されるようにしてもよい。 Furthermore, in the above first embodiment, an example was described in which the first deep layer 15, the source region 22, and the contact region 23 are configured to contain Ar as a rare gas element. However, since the impurity activation rate can be improved by using an ion implantation layer containing Ar, the base layer 21, etc. may also be configured to contain Ar as an ion implantation layer. Also, depending on the application to which the SiC semiconductor device is applied, only the first deep layer 15 may be configured to contain Ar as a rare gas element, or only the source region 22 and the contact region 23 may be configured to contain Ar as a rare gas element.

また、上記第１実施形態では、構成層１７ａを形成した後にイオン注入を行うことで電流分散層１７を形成する例について説明した。しかしながら、電流分散層１７は、エピタキシャル成長で構成層１７ａを配置する際、不純物濃度を調整しながら構成層１７ａを配置することで形成されるようにしてもよい。すなわち、電流分散層１７は、イオン注入ではなく、構成層１７ａを配置する工程で同時に形成されるようにしてもよい。 In the above first embodiment, an example has been described in which the current spreading layer 17 is formed by performing ion implantation after the formation of the constituent layer 17a. However, the current spreading layer 17 may also be formed by disposing the constituent layer 17a while adjusting the impurity concentration when disposing the constituent layer 17a by epitaxial growth. In other words, the current spreading layer 17 may be formed simultaneously in the process of disposing the constituent layer 17a, rather than by ion implantation.

そして、上記第１実施形態において、第１ディープ層１５を形成する前に構成層１７ａを配置して半導体基板１０を構成し、半導体基板１０に対してイオン注入を行うことで第１ディープ層１５等を形成するようにしてもよい。 In the first embodiment, the semiconductor substrate 10 may be constructed by disposing the component layer 17a before forming the first deep layer 15, and the first deep layer 15, etc. may be formed by performing ion implantation into the semiconductor substrate 10.

１０半導体基板
１０ａ一面
１０ｂ他面
１５第１ディープ層（イオン注入層）
２２ソース領域（イオン注入層）
２３コンタクト領域（イオン注入層） 10 Semiconductor substrate 10a One surface 10b Other surface 15 First deep layer (ion implanted layer)
22 Source region (ion implantation layer)
23 Contact region (ion implantation layer)

Claims

A semiconductor device having a semiconductor element formed therein,
A semiconductor substrate (10) having one surface (10a) and another surface (10b);
The semiconductor element includes an ion implantation layer (15, 22, 23) formed on the semiconductor substrate,
the ion implantation layer is configured to contain a rare gas element and a first conductivity type impurity or a second conductivity type impurity ,
An electrode (29) is disposed on one surface of the semiconductor substrate;
The semiconductor substrate has connection regions (22, 23) formed on the one surface side thereof to be connected to the electrodes,
the connection region is formed of the ion implantation layer, and a portion on the electrode side has a higher impurity concentration than a portion on the opposite side to the electrode side;
The semiconductor substrate is
A drift layer (19) of a first conductivity type;
A base layer (21) of a second conductivity type formed on a surface layer portion of the drift layer;
a first impurity region (22) of a first conductivity type as the connection region formed in a surface layer portion of the base layer and having a higher impurity concentration than the drift layer;
a second impurity region (23) of a second conductivity type as the connection region formed in a surface layer portion of the base layer and having a higher impurity concentration than the base layer;
a high-concentration layer (11) of a first conductivity type or a second conductivity type, the high-concentration layer (11) being formed on the opposite side of the drift layer from the base layer and having a higher impurity concentration than the drift layer;
one surface of the semiconductor substrate is composed of the first impurity region and the second impurity region,
The electrode is disposed on one surface of the semiconductor substrate and is connected to the first impurity region and the second impurity region .

a trench gate structure including a gate insulating film (26) formed on a wall surface of a trench (25) that penetrates the base layer and the first impurity region to reach the drift layer, and a gate electrode (27) formed on the gate insulating film;
a first deep layer (15) of a second conductivity type formed below the trench in the drift layer and separated from the trench;
a second deep layer (18) of a second conductivity type connecting the base layer and the first deep layer;
2. The semiconductor device according to claim 1, wherein the first deep layer is composed of the ion implantation layer and has a high concentration peak (P) on one side of the semiconductor substrate in which the impurity concentration is higher than that of the portion opposite the one side.

A semiconductor device having a semiconductor element formed therein,
A semiconductor substrate (10) having one surface (10a) and another surface (10b);
The semiconductor element includes an ion implantation layer (15, 22, 23) formed on the semiconductor substrate,
the ion implantation layer is configured to contain a rare gas element and a first conductivity type impurity or a second conductivity type impurity ,
The semiconductor substrate is
A drift layer (19) of a first conductivity type;
A base layer (21) of a second conductivity type formed on a surface layer portion of the drift layer;
a first impurity region (22) of a first conductivity type formed in a surface layer portion of the base layer and having a higher impurity concentration than the drift layer;
a second impurity region (23) of a second conductivity type formed in a surface layer portion of the base layer and having a higher impurity concentration than the base layer;
a high-concentration layer (11) of a first conductivity type or a second conductivity type, the high-concentration layer (11) being formed on the opposite side of the drift layer from the base layer and having a higher impurity concentration than the drift layer;
a trench gate structure including a gate insulating film (26) formed on a wall surface of a trench (25) that penetrates the base layer and the first impurity region to reach the drift layer, and a gate electrode (27) formed on the gate insulating film;
a first deep layer (15) of a second conductivity type formed below the trench in the drift layer and separated from the trench;
a second deep layer (18) of a second conductivity type connecting the base layer and the first deep layer;
The first deep layer is composed of the ion implantation layer, and the semiconductor substrate is configured to have a high concentration peak (P) on one side thereof where the impurity concentration is higher than that of the portion opposite the one side .

A semiconductor substrate (10) having one surface (10a) and another surface (10b);
a semiconductor element including an ion implantation layer (15, 22, 23) formed on the semiconductor substrate;
the ion implantation layer is configured to contain a rare gas element and a first conductivity type impurity or a second conductivity type impurity ,
An electrode (29) is disposed on one surface of the semiconductor substrate;
The semiconductor substrate has connection regions (22, 23) formed on the one surface side thereof to be connected to the electrodes,
the connection region is formed of the ion implantation layer, and a portion on the electrode side has a higher impurity concentration than a portion on the opposite side to the electrode side ;
The semiconductor substrate is
A drift layer (19) of a first conductivity type;
A base layer (21) of a second conductivity type formed on a surface layer portion of the drift layer;
a first impurity region (22) of a first conductivity type as the connection region formed in a surface layer portion of the base layer and having a higher impurity concentration than the drift layer;
a second impurity region (23) of a second conductivity type as the connection region formed in a surface layer portion of the base layer and having a higher impurity concentration than the base layer;
a high-concentration layer (11) of a first conductivity type or a second conductivity type, the high-concentration layer (11) being formed on the opposite side of the drift layer from the base layer and having a higher impurity concentration than the drift layer;
one surface of the semiconductor substrate is composed of the first impurity region and the second impurity region,
a method for manufacturing a semiconductor device , the electrode being disposed on one surface of the semiconductor substrate and connected to the first impurity region and the second impurity region ,
forming a constituent layer (150a, 220a, 230a) by ion-implanting the first conductivity type impurity or the second conductivity type impurity and the rare gas element;
and performing an activation process by a heat treatment to activate impurities in the constituent layers to form the ion-implanted layer.

A semiconductor substrate (10) having one surface (10a) and another surface (10b);
a semiconductor element including an ion implantation layer (15, 22, 23) formed on the semiconductor substrate;
the ion implantation layer is configured to contain a rare gas element and a first conductivity type impurity or a second conductivity type impurity ,
The semiconductor substrate is
A drift layer (19) of a first conductivity type;
A base layer (21) of a second conductivity type formed on a surface layer portion of the drift layer;
a first impurity region (22) of a first conductivity type formed in a surface layer portion of the base layer and having a higher impurity concentration than the drift layer;
a second impurity region (23) of a second conductivity type formed in a surface layer portion of the base layer and having a higher impurity concentration than the base layer;
a high-concentration layer (11) of a first conductivity type or a second conductivity type, which is formed on the opposite side of the drift layer from the base layer and has a higher impurity concentration than the drift layer;
a trench gate structure including a gate insulating film (26) formed on a wall surface of a trench (25) that penetrates the base layer and the first impurity region to reach the drift layer, and a gate electrode (27) formed on the gate insulating film;
a first deep layer (15) of a second conductivity type formed below the trench in the drift layer and separated from the trench;
a second deep layer (18) of a second conductivity type connecting the base layer and the first deep layer;
a first deep layer formed by the ion implantation layer, the first deep layer having a high concentration peak (P) on one surface side of the semiconductor substrate, the high concentration peak (P) being higher in impurity concentration than a portion of the semiconductor substrate opposite to the one surface side ,
forming a constituent layer (150a, 220a, 230a) by ion-implanting the first conductivity type impurity or the second conductivity type impurity and the rare gas element;
and performing an activation process by a heat treatment to activate impurities in the constituent layers to form the ion-implanted layer.

6. The method for manufacturing a semiconductor device according to claim 4 , wherein in forming the constituent layer, the rare gas element is ion-implanted, and then the first conductivity type impurity or the second conductivity type impurity is ion-implanted.